KR20110029064A - 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법 Download PDF

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KR20110029064A
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Abstract

(과제) SWP에 의해 마스크 패턴을 형성하는 경우에, 반사 방지막의 에칭 공정을 생략하여, 마스크 패턴의 패턴 쓰러짐을 방지할 수 있는 마스크 패턴의 형성 방법을 제공한다.
(해결 수단) 레지스트 패턴열의 표면을 등방적으로(isotropically) 산화 실리콘막으로 피복하는 스텝 S14와, 레지스트 패턴열의 사이를 카본막으로 메움과 함께, 상부를 카본막으로 피복하는 스텝 S15와, 카본막을, 레지스트 패턴열의 상부로부터 제거함과 함께, 레지스트 패턴열의 사이에 잔존하도록 에치백 처리하는 스텝 S16과, 잔존하는 카본막을 제거함과 함께, 레지스트 패턴열의 상부를 피복하는 산화 실리콘막을 에치백 처리하는 스텝 S17과, 레지스트 패턴열을 애싱 처리해, 중앙부와, 중앙부를 양측에서 사이에 끼우는 막측벽부를 갖는, 산화 실리콘막으로 이루어지는 제1 마스크 패턴열을 형성하는 스텝 S18을 갖는다.

Description

마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법 {MASK PATTERN FORMING METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치의 제조 방법 및 그것에 포함되는 마스크 패턴의 형성 방법에 관한 것이다.
반도체 디바이스의 고집적화에 수반하여, 제조 프로세스에 요구되는 배선이나 분리폭의 패턴은 미세화되는 경향에 있다. 이러한 미세한 패턴은, 포토리소그래피(photolithography) 기술을 이용하여 레지스트 패턴열을 형성하고, 레지스트 패턴열을 마스크 패턴으로 이용하여 하지(base)의 각종 박막인 피(被)에칭막을 에칭함으로써 형성된다. 마스크 패턴을 형성하기 위해서는 포토리소그래피 기술이 중요하며, 최근의 반도체 디바이스의 미세화는 포토리소그래피 기술의 해상(resolution) 한계 이하를 요구하기까지에 이르고 있다.
이러한 포토리소그래피 기술의 해상 한계 이하의 미세한 마스크 패턴을 형성하는 방법으로서, 소위 더블 패터닝법(double patterning method)이 있다. 더블 패터닝법은 제1 마스크 패턴 형성 스텝과, 이 제1 마스크 패턴 형성 스텝의 후에 행해지는 제2 마스크 패턴 형성 스텝의 2단계의 패터닝을 행함으로써, 1회의 패터닝으로 마스크 패턴을 형성하는 경우보다도 미세한 라인폭 및 스페이스폭을 갖는 마스크 패턴을 형성하는 것이다.
또한, 더블 패터닝법의 하나로서, 어떤 패턴의 양측에 형성한 막측벽부를 마스크로서 사용하는 SWP(Side Wall Patterning)법에 의해, 원래의 레지스트 패턴열보다도 미세한 피치(pitch)를 갖는 마스크 패턴을 형성하는 방법도 알려져 있다. 이 방법은, 우선 포토레지스트막을 성막하여 라인부가 배열된 레지스트 패턴열을 형성하고, 이 레지스트 패턴열의 표면을 등방적으로(isotropically) 피복하도록 산화 실리콘막 등을 형성한 후, 레지스트 패턴열의 측벽을 피복하는 막측벽부에만 산화 실리콘막이 남도록 에치백하고, 이 후, 레지스트 패턴열을 제거하여 남은 막측벽부인 산화 실리콘막을 마스크 패턴으로 하는 것이다(예를 들면, 특허문헌 1 참조).
일본공개특허공보 2009-99938호
그런데, 상기의 포토리소그래피 기술의 해상 한계 이하의 미세한 마스크 패턴을 SWP의 수법에 의해 형성하는 경우, 다음과 같은 문제가 있었다.
상기한 바와 같은 마스크 패턴의 형성 방법에서는, 레지스트 패턴열을 형성한 후, 포토리소그래피를 위해 레지스트막의 하층으로서 성막되어 있는 BARC(Bottom Anti-Reflecting Coating)막(이하, 「반사 방지막」이라고 함)을 에칭하는 공정을 행한다. 반사 방지막을 에칭하는 공정을 행함으로써, 공정수가 증가하고, 비용이 증대되는 경우가 있다.
또한, 반사 방지막을 에칭할 때에 레지스트막에 대한 반사 방지막의 에칭 레이트의 비(선택비)를 높게 하는 것이 바람직하다. 그 때문에, 반사 방지막으로서 단단한 재료를 이용할 수 없어, 반사 방지막의 재료 선택이 제한되고, 제조 비용이 증대되는 경우가 있다.
또한, 반사 방지막을 에칭하기 쉽게 하기 위해, 반사 방지막의 두께를 두껍게 할 수 없다. 그 때문에, 반사 방지막을, 반사 방지막의 하층의 막인 피에칭막을 에칭할 때의 유효한 하드 마스크로서 기능시킬 수가 없다.
한편, 상기한 바와 같은 마스크 패턴의 형성 방법에 있어서, 반사 방지막의에칭 공정을 행하지 않는 경우에는, 반사 방지막상의 레지스트 패턴열을 피복하도록 산화 실리콘막을 성막하고, 산화 실리콘막이 레지스트 패턴열의 막측벽부로서 남도록 에치백(etch-back)하고, 레지스트 패턴열을 애싱 등에 의해 제거하여 산화 실리콘막의 막측벽부로 이루어지는 패턴을 형성하는 경우가 있다. 그러나, 레지스트 패턴열을 애싱에 의해 제거할 때에, 산화 실리콘막을 에치백했을 때에 노출되어 있었던 반사 방지막도 애싱에 의해 침식되는 경우가 있다. 반사 방지막은 애싱에 의해 막두께 방향뿐만 아니라, 막면에 평행하게 좌우 방향으로 침식되기 때문에, 산화 실리콘막의 막측벽부의 아래의 반사 방지막이 침식되어, 막측벽부로 이루어지는 마스크 패턴이 쓰러지는 소위 패턴 쓰러짐이 발생하는 경우가 있다.
본 발명은 상기의 점을 감안하여 이루어진 것으로, 미세한 마스크 패턴을 SWP의 수법에 의해 형성하는 경우에, 반사 방지막의 에칭 공정을 생략할 수 있고, 반사 방지막을 피에칭막을 에칭할 때의 유효한 마스크 패턴으로 할 수 있어, 막측벽부로 이루어지는 마스크 패턴이 쓰러지는 것을 방지할 수 있는 마스크 패턴의 형성 방법 및 그 마스크 패턴의 형성 방법을 포함하는 반도체 장치의 제조 방법을 제공한다.
상기의 과제를 해결하기 위해 본 발명에서는, 다음에 서술하는 각 수단을 강구한 것을 특징으로 하는 것이다.
본 발명에 따른 마스크 패턴의 형성 방법은, 반사 방지막상에 형성되고, 트리밍된 소정의 라인폭을 갖는 레지스트 패턴열의 표면을, 서로 이웃하는 당해 레지스트 패턴열의 간격이 소정의 치수가 되기까지 등방적으로 산화 실리콘막으로 피복하는 제1 스텝과, 상기 산화 실리콘막으로 피복한 상기 레지스트 패턴열의 서로 이웃하는 열의 사이를 카본막으로 메움과 함께, 상기 산화 실리콘막으로 피복한 상기 레지스트 패턴열의 상부를 상기 카본막으로 피복하는 제2 스텝과, 상기 카본막을, 상기 산화 실리콘막으로 피복한 상기 레지스트 패턴열의 상부로부터 제거함과 아울러, 상기 산화 실리콘막으로 피복한 상기 레지스트 패턴열의 서로 이웃하는 열의 사이에 잔존하도록 상기 카본막을 에치백 처리하는 제3 스텝과, 잔존하는 상기 카본막을 제거함과 함께, 상기 레지스트 패턴열의 상부를 피복하는 상기 산화 실리콘막을 소정의 막두께 치수가 되도록 에치백 처리하는 제4 스텝과, 상기 산화 실리콘막이 제거된 상기 레지스트 패턴열을 애싱 처리하고, 상기 반사 방지막상에, 트리밍된 상기 레지스트 패턴열의 상기 소정의 라인폭과 대략 동일한 스페이스폭으로 배열하고, 소정의 폭 치수를 갖는 중앙부와, 당해 중앙부를 양측으로 사이에 끼워 상기 소정의 막두께 치수를 갖는 막측벽부를 갖는, 산화 실리콘막으로 이루어지는 제1 마스크 패턴열을 형성하는 스텝을 갖는다.
본 발명에 따르면, 미세한 마스크 패턴을 SWP의 수법에 의해 형성하는 경우에, 반사 방지막의 에칭 공정을 생략할 수 있고, 반사 방지막을 피에칭막을 에칭할 때의 유효한 마스크 패턴으로 할 수 있어, 막측벽부로 이루어지는 마스크 패턴이 쓰러지는 것을 방지할 수 있다.
도 1은 제1 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다.
도 2a는 제1 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로(schematically) 나타내는 단면도(그의 1)이다.
도 2b는 제1 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도(그의 2)이다.
도 2c는 제1 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도(그의 3)이다.
도 2d는 제1 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도(그의 4)이다.
도 3은 비교예 1로서의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다.
도 4는 비교예 1로서의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도이다.
도 5는 비교예 2로서의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다.
도 6은 비교예 2로서의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도이다.
도 7은 실시예에서 스텝 S18을 행한 후의 제1 마스크 패턴열을 촬영한 사진 및 사진을 설명하는 도면이다.
도 8은 실시예에서 스텝 S21을 행한 후의 제4 마스크 패턴열을 촬영한 사진 및 사진을 설명하는 도면이다.
도 9는 제2 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다.
도 10a는 제2 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도(그의 1)이다.
도 10b는 제2 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도(그의 2)이다.
도 10c는 제2 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도(그의 3)이다.
도 10d는 제2 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도(그의 4)이다.
도 10e는 제2 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도(그의 5)이다.
도 11은 제2 실시 형태의 변형예에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다.
도 12a는 제2 실시 형태의 변형예에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도(그의 1)이다.
도 12b는 제2 실시 형태의 변형예에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도(그의 2)이다.
(발명을 실시하기 위한 형태)
다음으로, 본 발명을 실시하기 위한 형태에 대해서 도면과 함께 설명한다.
(제1 실시 형태)
도 1 내지 도 6을 참조하여, 본 발명의 제1 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법에 대해서 설명한다.
처음에, 도 1 내지 도 2d를 참조하여, 본 발명의 제1 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법에 대해서 설명한다.
도 1은, 본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다. 도 2a 내지 도 2d는, 본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도이다. 또한, 도 1의, 스텝 S11 내지 스텝 S21의 각각의 공정이 행해진 후의 기판 표면의 구조는, 도 2a(a) 내지 도 2d(k)의 각각의 단면도에서 나타나는 구조에 대응한다.
본 실시 형태에 따른 미세 패턴의 형성 방법은, 도 1에 나타내는 바와 같이, 적층 스텝(스텝 S11), 포토리소그래피 스텝(스텝 S12), 제5 스텝(스텝 S13), 제1 스텝(스텝 S14), 제2 스텝(스텝 S15), 제3 스텝(스텝 S16), 제4 스텝(스텝 S17), 제1 마스크 패턴열 형성 스텝(스텝 S18), 제6 스텝(스텝 S19), 제3 마스크 패턴열 형성 스텝(스텝 S20) 및, 제7 스텝(스텝 S21)을 갖는다.
또한, 스텝 S19까지의 각 스텝을 마스크 패턴의 형성 방법에 포함하는 것으로 하고, 스텝 S20 이후의 각 스텝을 반도체 장치의 제조 방법에 포함하는 것으로 한다.
또한, 도 1에 나타내는 바와 같이, 제5 스텝(스텝 S13)과 제1 스텝(스텝 S14)은, 산화 실리콘막을 성막하는 성막 장치 내에서 연속하여 행해도 좋다. 또한, 제2 스텝(스텝 S15)과 제3 스텝(스텝 S16)은, 카본막을 에치백 처리하는 처리 장치 내에서 연속하여 행해도 좋다.
맨 처음에 스텝 S11의 적층 스텝을 행한다. 스텝 S11에서는, 도 2a(a)에 나타내는 바와 같이, 기판(10)상에, 아래로부터 순서대로 피에칭막(11), 반사 방지막(13) 및, 레지스트막(14)을 순차 형성하여, 적층한다. 피에칭막(11)은, 패턴을 형성함으로써, 그 후의 여러 가지 가공 공정을 행하는 경우의 마스크로서 기능한다. 반사 방지막(13)은, 패턴이 형성되어, 피에칭막(11)의 패턴을 형성하기 위한 마스크로서 기능한다. 또한 반사 방지막(13)은, 그의 위에 형성되는 레지스트막(14)의 포토리소그래피를 행할 때의 반사 방지막(BARC: Bottom Anti-Reflecting Coating)으로서 기능한다.
또한, 기판(10)은 반도체 기판, 예를 들면, 실리콘 기판만을 나타내는 것이 아니라, 반도체 기판 내, 또는 반도체 기판상에 형성된 반도체 소자나 집적 회로 패턴에 대응한 도전막, 이들을 절연하는 층간 절연막이 형성된 구조체를 포함한다고 정의한다.
피에칭막(11)의 재질은, 예를 들면 질화 실리콘, 산화 실리콘, 산질화 실리콘, 어모퍼스 실리콘, 또는 폴리실리콘을 포함하는 막을 이용할 수 있다. 또한, 피에칭막(11)의 두께는, 예를 들면 20∼200㎚로 할 수 있다.
반사 방지막(13)의 재질은, 예를 들면 스핀 온(spin-on)에 의해 성막된 폴리페놀이나 i선 레지스트 등의 포토레지스트를 포함하는 광범한 유기계의 재료를 이용할 수 있다. 또한, 반사 방지막(13)의 두께는, 예를 들면 150∼300㎚로 할 수 있다.
다음으로, 스텝 S12의 포토리소그래피 스텝을 행한다. 스텝 S12에서는, 포토리소그래피 기술을 이용해 레지스트막(14)을 노광, 현상하여, 도 2a(b)에 나타내는 바와 같이, 레지스트막(14)으로 이루어지며, 라인폭(L2), 스페이스폭(S2) 및 높이(H2)를 갖는 패턴(14a)을 형성한다.
레지스트막(14)의 재질은, 예를 들면 ArF 레지스트를 이용할 수 있다. 또한, 높이(H2)는, 특별히 한정되는 것은 아니어서, 예를 들면 50∼200㎚로 할 수 있다. 또한, 라인폭(L2) 및 스페이스폭(S2)은, 모두 예를 들면 60nm로 할 수 있다.
다음으로, 스텝 S13의 제5 스텝을 행한다. 스텝 S13에서는, 레지스트막(14)으로 이루어지는 패턴(14a)의 형상을 소정의 라인폭을 갖도록 슬리밍(sliming) 처리하여, 도 2a(c)에 나타내는 바와 같이, 레지스트 패턴열(14b)을 형성한다.
또한, 슬리밍 처리는 형상을 가공하는 처리에 상당하며, 트리밍 처리라고도 한다.
슬리밍 처리의 방법은 특별히 한정되는 것은 아니다. 또한, 슬리밍 처리의 조건의 일 예는 산소 라디칼, 또는 오존 가스를 포함하는 분위기 중, 온도는 실온∼100℃이다. 또한, 도 2a(b) 및 도 2a(c)에 나타나는 바와 같이, 슬리밍 처리되어 만들어지는 레지스트 패턴열(14b)의 라인폭(L3)은, 슬리밍 처리를 행하기 전의 패턴(14a)의 라인폭(L2)에 비하여 가늘어지기 때문에, 레지스트 패턴열(14b)의 라인폭(L3) 및 스페이스폭(S3)과, 패턴(14a)의 라인폭(L2) 및 스페이스폭(S2)과의 대소 관계는 L3＜L2, S3＞S2가 된다. 라인폭(L3) 및 스페이스폭(S3)의 값은, 예를 들면 L3을 30㎚, S3을 90㎚로 할 수 있다.
또한, 레지스트 패턴열(14b)의 높이(H3)는, 패턴(14a)의 높이(H2)와 대략 동일하거나 또는 작아지는 경우가 있다.
또한, 본 실시 형태에 있어서, 스텝 S13은 스텝 S14를 행하는 성막 장치의 처리 용기 내에서 행해도 좋다.
다음으로, 스텝 S14의 제1 스텝을 행한다. 스텝 S14에서는, 산화 실리콘막(15)을 성막하며, 반사 방지막(13)상에 형성되어, 슬리밍 처리된 소정의 라인폭(L3)을 갖는 레지스트 패턴열(14b)의 표면을, 도 2b(d)에 나타내는 바와 같이, 서로 이웃하는 레지스트 패턴열의 간격이 소정의 치수(S3′)가 되기까지 등방적으로 산화 실리콘막(15)으로 피복한다.
또한, 산화 실리콘막으로서, SiO2막, SiO2막과는 산소와 실리콘의 조성비가 다른 SiOx막, 또는 실리콘과 산소를 주성분으로서 포함하는 다른 조성의 막 중 어느 것이나 좋다. 또한, 산질화 실리콘막(SiON막)을 이용할 수도 있다.
산화 실리콘막(15)의 성막은, 레지스트막(14)이 레지스트 패턴열(14b)로서 남은 상태에서 행하지만, 일반적으로 레지스트막(14)이 고온에 약하기 때문에, 저온(예를 들면 300℃ 이하 정도)에서 행하는 것이 바람직하다. 산화 실리콘막의 성막 방법으로서는, 저온에서 성막할 수 있는 것이면 좋다. 본 실시 형태에서는, 저온에서의 분자층 퇴적(Molecular Layer Deposition, 이하 MLD라고 함), 즉 저온 MLD에 의해 행할 수 있다. 그 결과, 도 2b(d)에 나타내는 바와 같이, 레지스트 패턴열(14b)이 형성되어 있는 장소 및 형성되어 있지 않은 장소를 포함하여, 기판 전면(全面)에 산화 실리콘막(15)이 성막되고, 레지스트 패턴열(14b)의 측면에도 레지스트 패턴열(14b)의 측면을 피복하도록 산화 실리콘막(15)이 성막된다. 이때의 산화 실리콘막(15)의 두께를 D라고 하면, 레지스트 패턴열(14b)의 측면을 피복하는 산화 실리콘막(15)의 폭도 D가 된다. 따라서, 서로 이웃하는 레지스트 패턴열의 간격(S3′)은, S3′＝S3－D×2가 된다. 또한, 산화 실리콘막(15)의 두께(D)를, 예를 들면 30nm로 할 수 있고, S3을 90nm로 할 수 있다. 이 경우, S3′을 30nm로 할 수 있다.
여기에서, 저온 MLD에 의한 성막 공정에 대해서 설명한다.
저온 MLD에 있어서는, 실리콘을 포함하는 원료 가스를 성막 장치의 처리 용기 내로 공급하여 실리콘 원료를 기판상에 흡착시키는 공정과, 산소를 포함하는 가스를 처리 용기 내로 공급하여 실리콘 원료를 산화시키는 공정을 교대로 반복한다.
구체적으로는, 실리콘을 포함하는 원료 가스를 기판상에 흡착시키는 공정에 있어서, 실리콘을 포함하는 원료 가스로서, 1분자 내에 2개의 아미노기를 갖는 아미노실란 가스, 예를 들면 비스터셔리부틸아미노실란(이하, BTBAS라고 함)을, 실리콘 원료 가스의 공급 노즐을 통하여 처리 용기 내로 소정의 시간 공급한다. 이에 따라, 기판상에 BTBAS를 흡착시킨다.
다음으로, 산소를 포함하는 가스를 처리 용기 내에 공급하여, 실리콘 재료를 산화시키는 공정에 있어서는, 산소를 포함하는 가스로서, 예를 들면 고주파 전원을 구비한 플라즈마 생성 기구에 의해 플라즈마화된 O2 가스를, 가스 공급 노즐을 통하여 처리 용기 내로 소정의 시간 공급한다. 이에 따라, 기판상에 흡착된 BTBAS가 산화되어, 산화 실리콘막(15)이 형성된다.
또한, 전술한 실리콘을 포함하는 원료 가스를 기판상에 흡착시키는 공정과, 산소를 포함하는 가스를 처리 용기 내로 공급하여 실리콘 재료를 산화시키는 공정을 전환할 때에, 각각의 공정의 사이에, 직전의 공정에 있어서의 잔류 가스를 제거하기 위해, 처리 용기 내를 진공 배기하면서, 예를 들면 질소 가스 등의 불활성 가스로 이루어지는 퍼지 가스를 처리 용기 내로 공급하는 공정을 소정의 시간 행할 수 있다. 또한, 이 공정은, 처리 용기 내에 잔류하고 있는 가스를 제거할 수 있으면 좋고, 퍼지 가스를 공급하지 않고 모든 가스의 공급을 정지한 상태에서 진공 배기를 계속해서 행할 수 있다.
본 실시 형태에 있어서는, 산화 실리콘막(15)을 성막하기 위한 Si 소스 가스로서 유기 실리콘을 포함하는 소스 가스를 이용한다. 유기 실리콘을 포함하는 Si 소스 가스의 예는, 아미노실란계 프리커서(precursor)이다. 아미노실란계 프리커서의 예는, 1가 또는 2가의 아미노실란계 프리커서이다. 1가 또는 2가의 아미노실란계 프리커서의 구체적인 예는, 예를 들면, BTBAS(비스터셔리부틸아미노실란), BDMAS(비스디메틸아미노실란), BDEAS(비스디에틸아미노실란), DPAS(디프로필아미노실란), BAS(부틸아미노실란) 및, DIPAS(디이소프로필아미노실란)이다.
또한, 아미노실란계 프리커서로서는, 3가의 아미노실란계 프리커서를 이용할 수도 있다. 3가의 아미노실란계 프리커서의 예는, TDMAS(트리디메틸아미노실란)이다.
또한, 유기 실리콘을 포함하는 Si 소스 가스로서는, 아미노실란계 프리커서 외에 에톡시실란계 프리커서를 이용할 수도 있다. 에톡시실란계 프리커서의 예는, 예를 들면, TEOS(테트라에톡시실란)이다.
한편, 산소를 포함하는 가스로서는, O2 가스 외에, NO 가스, N2O 가스, H2O 가스, O3 가스를 이용할 수 있으며, 이들을 고주파 전계에 의해 플라즈마화하여 산화제로서 이용할 수 있다. 이러한 산소를 포함하는 가스의 플라즈마를 이용함으로써, 산화 실리콘막의 성막을 300℃ 이하로 행할 수 있다. 또한, 산소를 포함하는 가스의 가스 유량, 고주파 전원의 전력, 처리 용기 내의 압력을 추가로 조정함으로써, 산화 실리콘막의 성막을 100℃ 이하 또는 실온에서 행할 수 있다.
다음으로, 스텝 S15의 제2 스텝을 행한다. 스텝 S15에서는, 도 2b(e)에 나타내는 바와 같이, 산화 실리콘막(15)으로 피복한 레지스트 패턴열(14b)의 사이를 카본막(16)으로 메움과 아울러, 산화 실리콘막(15)으로 피복한 레지스트 패턴열(14b)의 상부를 카본막(16)으로 피복한다. 카본막(16)의 막두께는, 산화 실리콘막(15)으로 피복한 레지스트 패턴열(14b)의 서로 이웃하는 열의 사이를 카본막(16)으로 메울 수 있는 막두께이면 좋다.
카본막(16)으로서는, 어모퍼스 카본을 포함하는 카본막을 이용할 수 있다. 또한, 스텝 S15의 제2 스텝을, 스텝 S16의 제3 스텝인 카본막을 에치백 처리하는 처리 장치 내에서, 스텝 S16과 연속하여 행할 수 있다.
여기에서, 카본막(16)으로서, 어모퍼스 카본막을 이용하는 경우의 성막 방법에 대해, 카본막(16)을 에치백 처리하는 처리 장치 내에서 행하는 경우에 대해서 설명한다.
어모퍼스 카본막의 성막 처리에 있어서는, 카본 소스 가스 공급관을 통하여 접속된 카본 소스 가스 공급원과, 플라즈마 생성 기구를 갖는 처리 용기를 구비한 처리 장치를 이용한다. 카본 소스 가스 공급원으로부터 카본 소스 가스 공급 배관을 통하여 소정의 카본 소스 가스를 처리 장치의 처리 용기 내로 공급하고, 플라즈마 생성 기구에서 플라즈마화하여, 산화 실리콘막(15)으로 피복된 기판(10)상에 플라즈마 CVD에 의해 어모퍼스 카본막(16)을 성막한다. 이때에, 퍼지 가스 공급관을 통하여 접속된 퍼지 가스 공급원으로부터, 퍼지 가스 공급관을 통하여 희석 가스로서 질소 가스를 처리 용기 내로 공급해도 좋다. 이때의 플라즈마 생성 기구에 있어서의 고주파 전력의 주파수 및 파워는, 필요한 반응성에 따라서 적절히 설정하면 좋다. 플라즈마화된 가스는 반응성이 높기 때문에, 성막 온도를 저하시키는 것이 가능하다. 또한, 플라즈마 생성은 필수가 아니어서, 반응성이 충분한 경우에는, 열 CVD에 의한 성막이어도 좋다.
카본 소스 가스(원료 가스)로서는, 반응에 의해 카본을 성막할 수 있는 것이면 좋고, 전형적으로는 하이드로카본계(CH계) 가스를 포함하는 처리 가스를 이용할 수 있다. 하이드로카본계 가스로서는, 에틸렌(C2H4), 메탄(CH4), 에탄(C2H6), 아세틸렌(C2H2), 부틴(C4H6) 등을 이용할 수 있고, 하이드로카본계 가스 이외의 가스로서는, Ar 가스와 같은 불활성 가스나 수소 가스 등을 이용할 수 있다.
또한, 본 실시 형태에서는, 산화 실리콘막(15)으로 피복된 레지스트 패턴열(14b)의 사이를 메우기 위해, 후술하는 바와 같이, 예를 들면 CH3F 등의 불소를 포함하는 플루오로하이드로카본계 가스, 또는 예를 들면 CF4 등의 플루오로카본계(CF계) 가스, 또는 플루오로하이드로카본계(CHF계) 가스와 플루오로카본계(CF계) 가스와의 혼합 가스를 이용할 수 있다.
어모퍼스 카본막을 성막할 때의 처리 용기 내의 압력은, 6667∼666665Pa이 바람직하다. 또한, 어모퍼스 카본막을 성막할 때의 기판 온도는, 800℃ 이하가 바람직하고, 600∼700℃가 보다 바람직하다.
다음으로, 스텝 S16의 제3 스텝을 행한다. 스텝 S16에서는, 도 2b(f)에 나타내는 바와 같이, 카본막(16)을, 산화 실리콘막(15)으로 피복한 레지스트 패턴열(14b)의 상부로부터 제거함과 함께, 산화 실리콘막(15)으로 피복한 레지스트 패턴열(14b)의 서로 이웃하는 열의 사이에 부호(16a)로서 잔존하도록, 카본막(16)을 에치백 처리한다.
스텝 S16에서 에치백 처리를 행하기 위한 처리 가스로서, 예를 들면, CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와, Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라서 산소를 첨가한 가스 등을 이용하여 행할 수 있다.
또한, 스텝 S16에 있어서의 에치백 처리는 에칭 처리이지만, 카본막(16)의 표면을 두께 방향으로 후퇴시키는 점에서 에치백 처리라고 한다.
다음으로, 스텝 S17의 제4 스텝을 행한다. 스텝 S17에서는, 도 2c(g)에 나타내는 바와 같이, 잔존하는 카본막(16a)을 제거함과 함께, 레지스트 패턴열(14b)의 상부를 피복하는 산화 실리콘막(15)을 소정의 막두께 치수(H4)가 되도록 에치백 처리한다.
또한, 스텝 S17에 있어서의 에치백 처리는 에칭 처리이지만, 산화 실리콘막(15)의 표면을 두께 방향으로 후퇴시키는 점에서, 에치백 처리라고 한다.
도 2c(g)에 나타내는 바와 같이, 레지스트 패턴열(14b)의 상부가 노출되고, 레지스트 패턴열(14b)의 각 열의 사이에, 스텝 S18에서 후술하는 소정의 폭 치수(S3′)를 갖는 중앙부(15a)와, 중앙부(15a)를 양측에서 사이에 끼운 소정의 막두께 치수(H4) 및 폭 치수(D)를 갖는 막측벽부(15b)를 갖는, 산화 실리콘막(15)으로 이루어지는 제1 마스크 패턴열(15c)이 배치된 패턴을 형성한다. 이때, 막측벽부(15b)의 높이 치수인 소정의 막두께 치수(H4)는, 레지스트 패턴열(14b)의 각 패턴열의 높이를 H3이라고 하면, H4＜H3이다.
스텝 S17에 있어서의 에치백 처리는, 예를 들면, CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와, Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라서 산소를 첨가한 가스 등을 이용하여 행할 수 있다.
다음으로, 스텝 S18의 제1 마스크 패턴열 형성 스텝을 행한다. 스텝 S18에서는, 레지스트 패턴열(14b)을 애싱 처리하여, 도 2c(h)에 나타내는 바와 같이, 반사 방지막(13)상에, 전술한 중앙부(15a)와 막측벽부(15b)를 갖는 산화 실리콘막(15)으로 이루어지는 제1 마스크 패턴열(15c)을 형성한다.
제1 마스크 패턴열(15c)의 라인폭은 S3, 스페이스폭은 L3이다. 전술한 바와 같이, 제1 마스크 패턴열(15c)의 라인폭(S3)을 90nm, 스페이스폭(L3)을 30nm로 할 수 있다. 또한, 애싱 처리를 대신하여, 산소, 질소, 수소, 암모니아 등의 플라즈마를 이용한 에칭을 행해도 좋다.
다음으로, 스텝 S19의 제6 스텝(제2 마스크 패턴열 형성 스텝)을 행한다. 스텝 S19에서는, 제1 마스크 패턴열(15c)로부터 중앙부(15a)를 제거함과 아울러, 중앙부(15a)의 양측의 막측벽부(15b)가 잔존하도록 산화 실리콘막(15)을 에치백 처리하여, 도 2c(i)에 나타내는 바와 같이, 막측벽부(15b)로 이루어지는 제2 마스크 패턴열(15b)을 형성한다.
스텝 S19에 있어서의 에치백 처리는, 예를 들면, CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와, Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라서 산소를 첨가한 가스 등을 이용하여 행할 수 있다.
또한, 제2 마스크 패턴열(15b)의 라인폭을 L1, 스페이스폭을 S1이라고 하면, 레지스트 패턴열(14b)의 라인폭(L3)이 30nm, 중앙부(15a)의 폭 치수(S3′)가 30nm, 막측벽부(15b)의 폭 치수(D)가 30nm인 경우, L1＝D, S1＝L3＝S3′이기 때문에, L1을 30nm, S1을 30nm로 할 수 있다.
다음으로, 스텝 S20의 제3 마스크 패턴열 형성 스텝을 행한다. 스텝 S20에서는, 제2 마스크 패턴열(15b)을 이용해 반사 방지막(13)을 에칭하여, 도 2d(j)에 나타내는 바와 같이, 반사 방지막(13)으로 이루어지며, 한 방향으로 연장되는 제3 마스크 패턴열(13a)을 형성한다. 제3 마스크 패턴열(13a)의 라인폭은 L1, 스페이스폭은 S1이다. 또한, 제3 마스크 패턴열(13a)의 상부에, 막측벽부(15b)의 전부 또는 일부가 남는 경우가 있다.
다음으로, 스텝 S21의 제7 스텝(제4 마스크 패턴열 형성 스텝)을 행한다. 스텝 S21에서는, 제3 마스크 패턴열(13a)을 이용해 피에칭막(11)을 가공하여, 도 2d(k)에 나타내는 바와 같이, 제4 마스크 패턴열(11a)을 형성한다. 예를 들면 질화 실리콘을 포함하는 피에칭막(11)의 에칭은, Cl2, Cl2＋HBr, Cl2＋O2, CF4＋O2, SF6, Cl2＋N2, Cl2＋HCl, HBr＋Cl2＋SF6 등의 가스 등의 플라즈마를 이용하여 행할 수 있다.
다음으로, 도 3 및 도 4를 참조하여, 비교예 1과 비교함으로써, 본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 이용하여 미세한 마스크 패턴을 SWP의 수법에 의해 형성하는 경우에, 반사 방지막의 에칭 공정을 생략할 수 있는 작용 효과에 대해서 설명한다.
도 3은, 비교예 1로서의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다. 도 4는, 비교예 1로서의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도이다.
도 3에 나타내는 바와 같이, 비교예 1의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법은, 스텝 S111 내지 스텝 S118의 각 스텝을 갖고, 스텝 S111 내지 스텝 S113의 각각은, 도 1에 나타내는 스텝 S11 내지 스텝 S13의 각각과 동일하다.
그 후, 비교예 1에서는, 도 1의 스텝 S14 이후를 대신하여, 스텝 S114 내지 스텝 S118의 공정을 행한다. 또한, 스텝 S114 내지 스텝 S117의 각 공정이 행해진 후의 기판 표면의 구조는, 도 4(a) 내지 도 4(d)의 각각의 단면도로 나타나는 구조에 대응한다.
스텝 S114에서는, 도 4(a)에 나타내는 바와 같이, 레지스트 패턴열(14b)을 이용해 반사 방지막(13)을 에칭하여, 반사 방지막(13)으로 이루어지는 반사 방지막 패턴열(13b)을 형성한다. 스텝 S115에서는, 도 4(b)에 나타내는 바와 같이, 반사 방지막 패턴열(13b)의 표면을 등방적으로 산화 실리콘막(15)으로 피복한다. 도 4(b)에 나타내는 바와 같이, 스텝 S115에 있어서, 반사 방지막 패턴열(13b)의 상부에 레지스트 패턴열(14b)의 전부 또는 일부가 남아 있어도 좋다. 스텝 S116에서는, 도 4(c)에 나타내는 바와 같이, 산화 실리콘막(15)을 반사 방지막 패턴열(13b)의 상부로부터 제거함과 아울러, 반사 방지막 패턴열(13b)의 막측벽부(15d)로서 잔존하도록, 에치백 처리한다. 스텝 S117에서는, 도 4(d)에 나타내는 바와 같이, 반사 방지막 패턴열(13b)을 애싱 처리하여, 막측벽부(15d)로 이루어지는 마스크 패턴열(15d)을 형성한다.
스텝 S114 내지 스텝 S117의 공정을 행함으로써, 산화 실리콘막(15)의 막측벽부(15d)로 이루어지는 마스크 패턴열(15d)을 형성할 수 있고, 그 후, 막측벽부(15d)로 이루어지는 마스크 패턴열(15d)을 이용해 피에칭막(11)을 가공하여, 피에칭막(11)으로 이루어지는 마스크 패턴열을 형성할 수 있다.
비교예 1에서는, 스텝 S114에 있어서, 레지스트막(14)으로 이루어지는 레지스트 패턴열(14b)을 이용하여 반사 방지막(13)을 에칭한다. 한편, 본 실시 형태에서는, 스텝 S20에 있어서, 산화 실리콘막(15)으로 이루어지는 제2 마스크 패턴열(15b)을 이용하여 반사 방지막(13)을 에칭한다.
본 실시 형태에서는, 포토리소그래피를 행하여 레지스트막을 패터닝한 후, 산화 실리콘막을 성막하기 전의 공정에 있어서, 반사 방지막을 에칭하는 공정을 행할 필요가 없다. 따라서, 포토리소그래피를 행하는 도포 현상 처리 장치로부터, 에칭 장치를 통하지 않고 직접 산화 실리콘막의 성막 장치에 기판을 반송할 수 있다. 즉, 비교예 1과 비교하여 한 공정을 생략할 수 있다. 따라서, 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 행할 때의 제조 비용을 저감할 수 있다.
또한, 비교예 1에서는, 레지스트막에 대한 선택비가 높은 반사 방지막, 예를 들면 레지스트막보다도 부드러운 반사 방지막을 선택하지 않으면 안 되어, 반사 방지막의 재료가 제한되고, 제조 비용을 증대시키는 요인이 된다. 본 실시 형태에서는, 재료 선택의 제한이 없고 일반적인 반사 방지막을 이용할 수 있기 때문에, 제조 비용을 감소시킬 수 있다.
또한, 본 실시 형태에서는, 반사 방지막의 두께의 제한이 없어, 종래보다도 두껍게 할 수 있다. 그 때문에, 피에칭막을 에칭할 때의 유효한 하드 마스크로서 기능시킬 수도 있다. 구체적으로, 비교예 1에서는, 반사 방지막의 막두께가 30nm 정도인 바, 본 실시 형태에서는 80nm 정도까지 증대시킬 수 있다.
다음으로, 본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 이용하여 미세한 마스크 패턴을 SWP의 수법에 의해 형성하는 경우에, 막측벽부로 이루어지는 마스크 패턴이 쓰러지는 것을 방지할 수 있는 작용 효과에 대해서 설명한다.
도 5는, 비교예 2로서의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다. 도 6은 비교예 2로서의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도이다.
도 5에 나타내는 바와 같이, 비교예 2의 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법은, 스텝 S211 내지 스텝 S218의 각 스텝을 갖고, 스텝 S211 내지 스텝 S214의 각각은, 도 1에 나타내는 스텝 S11 내지 스텝 S14의 각각과 동일하다.
그 후, 비교예 2에서는, 도 1의 스텝 S15 이후를 대신하여, 스텝 S215 내지 스텝 S218의 공정을 행한다. 또한, 스텝 S215 및 스텝 S216의 각 공정이 행해진 후의 기판 표면의 구조는, 도 6(a) 및 도 6(b)의 각각의 단면도로 나타나는 구조에 대응한다.
스텝 S215에서는, 도 6(a)에 나타내는 바와 같이, 산화 실리콘막(15)을, 레지스트 패턴열(14b)의 상부로부터 제거함과 아울러, 레지스트 패턴열(14b)의 막측벽부(15e)로서 잔존하도록, 에치백 처리한다. 스텝 S216에서는, 도 6(b)에 나타내는 바와 같이, 레지스트 패턴열(14b)을 애싱 처리하여, 막측벽부(15e)로 이루어지는 제2 마스크 패턴열(15e)을 형성한다.
그 후 행하는 스텝 S217 및 스텝 S218의 각각은, 도 1에 나타내는 스텝 S20 및 스텝 S21의 각각과 동일하다.
비교예 2에서는, 스텝 S215에 있어서, 산화 실리콘막(15)이 에치백 처리되기 때문에, 레지스트 패턴열(14b)의 서로 이웃하는 열의 사이의 영역인 점선으로 둘러싸인 영역I에 있어서 산화 실리콘막(15)이 제거되어, 반사 방지막(13)이 노출된다. 다음으로, 스텝 S216에 있어서, 레지스트 패턴열(14b)을 애싱 처리할 때에, 영역I에 있어서의 노출된 반사 방지막(13)이 산소 함유 가스 플라즈마 등에 애싱되어 침식된다. 반사 방지막(13)의 침식은, 반사 방지막(13)의 막두께 방향뿐만 아니라 막면에 평행인 방향으로도 신전(伸展)하여, 도 6(b)에 나타내는 바와 같이, 산화 실리콘막(15)의 막측벽부(15e)로 이루어지는 제2 마스크 패턴열(15e)의 아래쪽의 반사 방지막(13)도 침식되어, 공동부(cavity; 13c)가 형성된다. 따라서, 막측벽부(15e)로 이루어지는 제2 마스크 패턴열(15e)이 쓰러져 버리는, 소위 패턴 쓰러짐이 발생한다.
한편, 본 실시 형태에서는, 도 2c(g)에 나타내는 상태로부터 스텝 S18(제1 마스크 패턴열 형성 스텝)을 행할 때에, 반사 방지막(13)이 노출되어 있는 영역이 없다. 따라서, 반사 방지막(13)이 침식되어, 막측벽부(15b)로 이루어지는 제2 마스크 패턴열(15b)의 패턴 쓰러짐이 발생하는 일이 없다.
다음으로, 본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 행할 때에, 제5 스텝과 제1 스텝을, 산화 실리콘막을 성막하는 성막 장치 내에서 연속하여 행할 수 있는 작용 효과에 대해서 설명한다.
본 실시 형태에 따른 마스크 패턴의 형성 방법에 있어서는, 스텝 S12(포토리소그래피 스텝)가 행해져, 레지스트막(14)으로 이루어지는 패턴(14a)이 형성된 기판(10)은, 스텝 S14(제1 스텝)의 산화 실리콘막(15)이 성막되는 성막 장치 내에 도입된다. 다음으로, 성막 장치 내에서 산소 함유 가스 플라즈마 또는 오존 가스를 이용해 패턴(14a)의 형상을 트리밍하여 레지스트 패턴열(14b)을 형성하는 제5 스텝이 행해진다. 다음으로, 성막 장치 내에서 계속해서, 슬리밍된 레지스트 패턴열(14b)의 표면을 등방적으로 피복한다.
도 2a(b) 내지 도 2b(d)를 이용하여 전술한 바와 같이, 스텝 S13에 있어서, 레지스트막(14)으로 이루어지는 패턴(14a)의 폭 치수(L2)는, 레지스트 패턴열(14b)의 폭 치수(L3)로 감소한다. 또한, 스텝 S14에 있어서, 레지스트 패턴열(14b)의 폭 치수(L3)는, 레지스트 패턴열(14b)의 각 열의 양측이 막두께(D)를 갖는 산화 실리콘막(15)으로 피복됨으로써, L3′＝L3＋D×2로 증대된다. 또한, 스텝 S13에 있어서의 슬리밍 시간 T13과, 스텝 S14에 있어서의 성막 시간 T14를, 각각 독립적으로 미(微)조정하는 것이 가능하다. 구체적으로는, 스텝 S13에 있어서의 슬리밍양에 따라서 스텝 S14에 있어서의 산화 실리콘막의 성막 시간(MLD의 경우에는, 실리콘 소스 가스와 산소 함유 가스를 반복하여 공급하는 횟수)을 조정하면 좋다.
따라서, 슬리밍 시간 T13과, 성막 시간 T14와의 비율을 독립적으로 미조정할 수 있고, 그 미조정에 의해, 폭 치수(L3)와 막두께(D)를 자유롭게 미조정할 수 있기 때문에, 스텝 S18(제1 마스크 패턴열 형성 스텝)에 있어서의 제1 마스크 패턴열(15c)에 있어서, 중앙부(15a)의 폭 치수(S3′), 막측벽부(15b)의 폭 치수(D), 스페이스폭(L3)을 동일하게 할 수 있다.
다음으로, 본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 행할 때에, 제2 스텝과 제3 스텝을, 카본막을 에치백 처리하는 처리 장치 내에서 연속하여 행하는 것의 작용 효과에 대해서 설명한다.
상기한 바와 같이, 본 실시 형태에서는, 산화 실리콘막(15)으로 피복된 레지스트 패턴열(14b)의 사이를 메우기 위해, CHF계 가스, 또는 CF계 가스, 또는 CHF계 가스와 CF계 가스의 혼합 가스를 이용하는 경우가 있다.
한편, 단순히 CH계 가스를 이용하여 CVD(Chemical Vapor Deposition)법에 의해 성막하는 경우, 일반적으로 CVD법에 있어서는 단차 피복성이 우수하기 때문에, 산화 실리콘막(15)으로 피복된 레지스트 패턴열(14b)의 표면이 등방적으로 피복되어 버려, 산화 실리콘막(15)으로 피복된 레지스트 패턴열(14b)의 서로 이웃하는 열의 사이를 우선적으로 메우는 것은 어렵다.
그러나, 본 실시 형태에서는, 카본막을 에치백 처리하는 에칭 처리 장치 중에서, CHF계 가스 또는 CF계 가스를 플라즈마화하여 이용하면서 카본막을 성막한다. 이에 따라, 카본막을 성막과 동시에 에칭하면서 퇴적할 수 있다. 가스 유량, 처리 용기 내의 압력, 플라즈마화하기 위한 고주파 전원 파워 등을 제어함으로써, 레지스트 패턴열(14b)의 상부에서는 에칭이 지배적이고, 레지스트 패턴열(14b)의 서로 이웃하는 열의 사이에서는 성막이 지배적인 조건을 설정할 수 있다. 따라서, 산화 실리콘막(15)으로 피복된 레지스트 패턴열(14b)의 사이를 메우도록 카본막을 성막할 수 있다.
또한, 이하에 서술하는 바와 같이, 스텝 S15 내지 스텝 S21의 공정을, 연속하여 에칭 처리 장치 내에서 행할 수도 있다.
다음으로, 도 7 및 도 8을 참조하여, 본 실시 형태에 있어서, 피에칭막이 형상 좋게 가공될 수 있는 것에 대해서 설명한다. 이하에서는, 산화 실리콘막(15)으로 이루어지는 제1 마스크 패턴열(15c) 및 피에칭막(11)으로 이루어지는 제4 마스크 패턴열(11a)의 형상의 평가를 행했으므로, 그의 평가 결과에 대해서 설명한다.
실시예 1로서, 도 1에 있어서의 스텝 S11 내지 스텝 S21의 각 공정을 행했다. 실시예 1에 있어서의 스텝 S15 내지 스텝 S21의 각 공정의 조건을 이하에 나타낸다.
(실시예 1)
(A) 스텝 S15(제2 스텝)
처리 가스(가스 유량) : CH3F(50sccm)/CF4(250sccm)
기판 온도 : 가열 없음
성막 장치 내 압력 : 20mTorr
처리 시간 : 60초
고주파 전원 파워(상부 전극/하부 전극) : 600/600W
(B) 스텝 S16(제3 스텝)
처리 가스(가스 유량) : CH4(170sccm)/O2(30sccm)
기판 온도 : 가열 없음
성막 장치 내 압력 : 100mTorr
처리 시간 : 25초
고주파 전원 파워(상부 전극/하부 전극) : 600/100W
(C) 스텝 S17(제4 스텝)
처리 가스(가스 유량) : C4H8(40sccm)/O2(10sccm)
기판 온도 : 가열 없음
성막 장치 내 압력 : 40mTorr
처리 시간 : 40초
고주파 전원 파워(상부 전극/하부 전극) : 600/600W
(D) 스텝 S18(제1 마스크 패턴열 형성 스텝)
처리 가스(가스 유량) : O2(100sccm)
기판 온도 : 가열 없음
성막 장치 내 압력 : 20mTorr
처리 시간 : 20초
고주파 전원 파워(상부 전극/하부 전극) : 600/30W
(E) 스텝 S19(제6 스텝)
처리 가스(가스 유량) : C4H8(30sccm)/CF4(170sccm)
기판 온도 : 가열 없음
성막 장치 내 압력 : 20mTorr
처리 시간 : 20초
고주파 전원 파워(상부 전극/하부 전극) : 600/100W
(F) 스텝 S20(제3 마스크 패턴열 형성 스텝)
처리 가스(가스 유량) : CH3F(50sccm)/CF4(100sccm)
기판 온도 : 가열 없음
성막 장치 내 압력 : 20mTorr
처리 시간 : 10초
고주파 전원 파워(상부 전극/하부 전극) : 600/100W
(G) 스텝 S21(제7 스텝)
처리 가스(가스 유량) : CHF3(90sccm)/CF4(240sccm)/O2(8sccm)
기판 온도 : 가열 없음
성막 장치 내 압력 : 90mTorr
처리 시간 : 45초
고주파 전원 파워(상부 전극/하부 전극) : 300/200W
도 7에, 실시예에서 (D)스텝 S18을 행한 후의 제1 마스크 패턴열(15c)을, 주사형 전자현미경 SEM(Scanning Electron Microscope)을 이용하여 촬영한 사진을 나타낸다. 도 7(a) 및 도 7(b)는, 제1 마스크 패턴열(15c)의 단면을, 각각 정면 및 비스듬히 상방으로부터 촬영한 사진(좌측)과, 사진을 모식적으로 설명하는 도면(우측)을 나타내는 도면이다.
도 7에 나타내는 바와 같이, 실시예에서 (D)스텝 S18을 행한 후, 중앙부(15a)와 막측벽부(15b)를 갖는, 산화 실리콘막(15)으로 이루어지는 제1 마스크 패턴열(15c)이 형상 좋게 형성되어 있는 것이 분명하다.
또한, 도 8에, 실시예에서 (G)스텝 S21을 행한 후의 제4 마스크 패턴열(11a)을, SEM을 이용하여 촬영한 사진을 나타낸다. 도 8(a) 및 도 8(b)는, 제4 마스크 패턴열(11a)의 단면을, 각각 정면 및 비스듬히 상방으로부터 촬영한 사진(좌측)과, 사진을 모식적으로 설명하는 도면(우측)을 나타내는 도면이다.
도 8에 나타내는 바와 같이, 실시예에서 (G)스텝 S21을 행한 후, 피에칭막(11)으로 이루어지는 제4 마스크 패턴열(11a)이 형상 좋게 형성되어 있는 것이 분명하다. 또한, 실시예에 있어서의 제4 마스크 패턴열(11a)의 라인폭은, 대략 10nm이며, 포토리소그래피 기술의 해상 한계보다 훨씬 작은 라인폭을 갖는 마스크 패턴을 형성할 수 있는 것이 분명하다.
여기에서, 제4 마스크 패턴열(11a)이 형상 좋게 형성되는 것은, 도 7에 나타내는 바와 같이, (D)스텝 S18을 행한 후의 제1 마스크 패턴열(15c)의 라인부가 연재하는 방향을 따른 복수의 개소에서의 선폭의 불균일인 LWR(Line Width Roughness)가 작아지기 때문이라고 생각된다. 제1 마스크 패턴열(15c)의 LWR이 작아지면, 제2 마스크 패턴열(15b)이나 제3 마스크 패턴열(13a)의 LWR도 작아져, 그 결과, 제4 마스크 패턴열(11a)의 LWR도 작아지기 때문이다.
이상, 본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법에 따르면, 레지스트 패턴열의 표면을 산화 실리콘막으로 피복하고, 추가로 그의 표면을 카본막으로 피복함으로써, 미세한 마스크 패턴을 SWP의 수법에 의해 형성하는 경우에, 반사 방지막의 에칭의 공정을 생략할 수 있어, 막측벽부로 이루어지는 마스크 패턴이 쓰러지는 것을 방지할 수 있다.
(제2 실시 형태)
다음으로, 도 9 내지 도 10e를 참조하여, 본 발명의 제2 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명한다.
도 9는 본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다. 도 10a 내지 도 10e는, 본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도이다. 또한, 이하의 글 중에서, 앞서 설명한 부분에는 동일한 부호를 붙이고, 설명을 생략하는 경우가 있다(이하의 변형예에 대해서도 동일).
본 실시 형태는, 제1 실시 형태에 따른 마스크 패턴의 형성 방법을 2회 행하여 피에칭막에 홀을 형성하는 점에서, 제1 실시 형태와 상위하다.
본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법은, 도 9에 나타내는 바와 같이, 적층 스텝(스텝 S31), 제4 마스크 패턴열 형성 스텝(스텝 S32), 제5 마스크 패턴열 형성 스텝(스텝 S33), 적층 스텝(스텝 S34), 제6 마스크 패턴열 형성 스텝(스텝 S35) 및, 제7 마스크 패턴열 형성 스텝(스텝 S36)을 갖는다.
맨 처음에 스텝 S31의 적층 스텝을 행한다. 스텝 S31에서는, 도 10a(a-1)에 나타내는 바와 같이, 기판(10)상에, 아래로부터 순서대로 제1 피에칭막(11), 제2 피에칭막(12), 제1 반사 방지막(13) 및, 제1 레지스트막(14)을 순차 형성하여, 적층한다. 기판(10), 제1 피에칭막(11), 제1 반사 방지막(13) 및, 제1 레지스트막(14)은, 제1 실시 형태에 있어서의 기판(10), 피에칭막(11), 반사 방지막(13) 및, 레지스트막(14)과 동일하다.
제2 피에칭막(12)은, 제1 피에칭막(11)에 형성된 패턴과 서로 교차하는 방향으로 패턴을 형성함으로써, 그 후의 여러 가지 가공 공정을 행하는 경우의 마스크로서 기능한다. 제2 피에칭막(12)의 재질은, 예를 들면 질화 실리콘, 산화 실리콘, 산질화 실리콘, 어모퍼스 실리콘, 또는 폴리실리콘을 포함하는 막을 이용할 수 있다. 단, 제1 피에칭막(11)은, 제2 피에칭막(12)에 대하여 선택비가 얻어지는 것이 바람직하다. 따라서, 제2 피에칭막(12)의 재질은 제1 피에칭막(11)의 재질과 다른 것이 바람직하다. 여기에서는, 예를 들면 제1 피에칭막(11)을 질화 실리콘막으로 하고, 제2 피에칭막(12)을 어모퍼스 실리콘으로 할 수 있다.
또한, 제1 피에칭막(11) 및 제2 피에칭막(12)의 두께는, 각각 예를 들면 20∼200nm로 할 수 있다.
다음으로, 스텝 S32의 제4 마스크 패턴열 형성 스텝을 행한다. 스텝 S32에서는, 도 1의 스텝 S12 내지 스텝 S20을 행하여, 제1 반사 방지막(13)으로 이루어지며, 제1 방향으로 연장되는 제4 마스크 패턴열(13a)(도 1에 있어서의 제3 마스크 패턴열에 상당함)을 형성한다. 도 1의 스텝 S12 내지 스텝 S20을 행한 후의 기판 표면의 구조는, 도 10a(b-1) 내지 도 10a(j-1)의 각각의 단면도로 나타나는 구조에 대응한다.
다음으로, 스텝 S33의 제5 마스크 패턴열 형성 스텝을 행한다. 스텝 S33에서는, 도 1의 스텝 S21을 행하여, 제2 피에칭막(12)으로 이루어지며, 제1 방향으로 연장되는 제5 마스크 패턴열(12a)(도 1에 있어서의 제4 마스크 패턴열에 상당함)을 형성한다. 스텝 S33을 행한 후의 기판 표면의 구조는, 도 10a(k-1)의 단면도로 나타나는 구조에 대응한다.
다음으로, 스텝 S34의 적층 스텝을 행한다. 스텝 S34에서는, 도 10b(l-1)에 나타내는 바와 같이, 제1 반사 방지막(13)을 애싱 등에 의해 제거한 후, 도 10b(a-2)에 나타내는 바와 같이, 제5 마스크 패턴열(12a)을 메우도록, 제2 반사 방지막(23) 및 제2 레지스트막(24)을 적층한다. 여기에서 도 10b(l-1)은, 도 10b(l-11)의 평면도의 A-A선을 따른 단면도이다. 또한, 도 10b(a-21)는, 스텝 S34가 행해진 후에 있어서의 도 10b(l-11)의 B-B선을 따른 단면도이며, 도 10b(a-22)는, 스텝 S34가 행해진 후에 있어서의 도 10b(l-11)의 C-C선을 따른 단면도이다.
다음으로, 스텝 S35의 제6 마스크 패턴열 형성 스텝을 행한다. 스텝 S35에서는, 도 1의 스텝 S12 내지 스텝 S20을 행하여, 제2 반사 방지막(23)으로 이루어지며, 제1 방향과 교차하는 제2 방향으로 연장되는 제6 마스크 패턴열(23a)(도 1에 있어서의 제3 마스크 패턴열에 상당함)을 형성한다. 도 1의 스텝 S12 내지 스텝 S20의 각각을 행한 후의 기판 표면의 도 10b(l-11)의 B-B선을 따른 단면의 구조는, 도 10c(b-21) 내지 도 10c(j-21)의 각각의 단면도로 나타나는 구조에 대응한다. 또한, 도 1의 스텝 S12 내지 스텝 S20의 각각을 행한 후의 기판 표면의 도 10b(l-11)의 C-C선을 따른 단면의 구조는, 도 10d(b-22) 내지 도 10d(j-22)의 각각의 단면도로 나타나는 구조에 대응한다.
또한, 도 10c 및 도 10d에 있어서, 제2 레지스트막(24)으로 이루어지는 패턴을 부호 24a로, 패턴(24a)을 슬리밍하여 얻어지는 제2 레지스트막(24)으로 이루어지는 레지스트 패턴열을 부호 24b로, 산화 실리콘막을 부호 25로, 산화 실리콘막으로 이루어지는 막측벽부를 부호 25b로, 산화 실리콘막으로 이루어지는 제1 마스크 패턴열을 부호 25c로, 카본막을 부호 26으로, 잔존하는 카본막을 부호 26a로, 각각 나타낸다.
다음으로, 스텝 S36의 제7 마스크 패턴열 형성 스텝을 행한다. 스텝 S36에서는, 도 10e에 나타내는 바와 같이, 제5 마스크 패턴열(12a) 및 제6 마스크 패턴열(23a)을 이용해 제1 피에칭막(11)을 가공하여, 제1 방향 및 제2 방향으로 배열하는 홀(11b)을 갖는 제7 마스크 패턴열(11b)을 형성한다.
여기에서 도 10e(k-11)을 평면도로 하면, 도 10e(k-21), 도 10e(k-22), 도 10e(k-23) 및, 도 10e(k-24)는, 각각 도 10e(k-11)의 B-B선, C-C선, A-A선 및, D-D선을 따른 단면도이다.
이상의 스텝에 의해, 제1 피에칭막(11)에 제1 방향 및 제2 방향으로 매트릭스 형상으로 배열된 홀(11b)을 형성할 수 있다. 또한, 제1 방향 및 제2 방향은, 90°로 교차해도 좋고, 그 이외의 각도로 교차해도 좋다.
본 실시 형태에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법은, 레지스트 패턴열의 표면을 등방적으로 산화 실리콘막으로 피복하고, 추가로 카본막으로 피복하여, 카본막을 에치백 처리하는 점에 있어서, 제1 실시 형태와 동일하다. 따라서, 본 실시 형태에 있어서도, 반사 방지막의 에칭 공정을 생략할 수 있고, 반사 방지막을 피에칭막을 에칭할 때의 유효한 마스크 패턴으로 할 수 있어, 막측벽부로 이루어지는 마스크 패턴이 쓰러지는 것을 방지할 수 있다.
(제2 실시 형태의 변형예)
다음으로, 도 11 내지 도 12b를 참조하여, 본 발명의 제2 실시 형태의 변형예에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명한다.
도 11은, 본 변형예에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법의 각 공정의 순서를 설명하기 위한 플로우 차트이다. 도 12a 및 도 12b는 본 변형예에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 각 공정에 있어서의 기판 표면의 구조를 모식적으로 나타내는 단면도이다.
본 변형예는, 홀이 아니라 도트(필러)를 형성하는 점에서, 제2 실시 형태와 상위하다.
본 변형예에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법은, 도 11에 나타내는 바와 같이, 적층 스텝(스텝 S41), 제4 마스크 패턴열 형성 스텝(스텝 S42), 제5 마스크 패턴열 형성 스텝(스텝 S43), 적층 스텝(스텝 S44), 제6 마스크 패턴열 형성 스텝(스텝 S45), 제7 마스크 패턴열 형성 스텝(스텝 S46) 및, 제8 마스크 패턴열 형성 스텝(스텝 S47)을 갖는다.
본 변형예에 있어서의 스텝 S41 내지 스텝 S45의 각 스텝은, 제2 실시 형태에 있어서 도 9를 이용하여 설명한 스텝 S31 내지 스텝 S35의 각 스텝과 동일하다. 또한, 스텝 S45를 행한 후의 기판 표면의 도 10b(l-11)의 B-B선 및 C-C선을 따른 단면의 구조는, 도 10c(j-21) 및 도 10d(j-22)의 각각의 단면도에서 나타나는 구조에 대응한다.
그 후, 본 변형예에서는, 스텝 S46의 제7 마스크 패턴열 형성 스텝을 행한다. 스텝 S46에서는, 도 12a에 나타내는 바와 같이, 제6 마스크 패턴열(23a)을 이용해 제5 마스크 패턴열(12a)을 가공하여, 제1 방향 및 제2 방향을 따라 배열하는 도트를 갖는 제7 마스크 패턴열(12b)을 형성한다.
여기에서 도 12a(l－11)를 평면도로 하면, 도 12a(l－21), 도 12a(l－22), 도 12a(l－23) 및, 도 12a(l－24)는, 각각 도 12a(l－11)의 B－B선, C－C선, A－A선 및 D－D선을 따른 단면도이다.
다음으로, 스텝 S47의 제8 마스크 패턴열 형성 스텝을 행한다. 스텝 S47에서는, 도 12b에 나타내는 바와 같이, 제7 마스크 패턴열(12b)을 이용해 제1 피에칭막(11)을 가공하여, 제8 마스크 패턴열(11c)을 형성한다.
여기에서 도 12b(m－11)을 평면도로 하면, 도 12b(m－21), 도 12b(m－22), 도 12b(m－23) 및, 도 12b(m－24)는, 각각 도 12b(m－11)의 B－B선, C－C선, A－A선 및 D－D선을 따른 단면도이다.
또한, 스텝 S47을 행한 후, 제8 마스크 패턴열(11c)의 상부에, 제7 마스크 패턴열(12b)의 전부 또는 일부가 남아 있어도 좋다.
이상의 스텝에 의해, 제1 방향 및 제2 방향으로 매트릭스 형상으로 배열하고, 제1 피에칭막으로 이루어지는 도트(필러)를 형성할 수 있다. 또한, 제1 방향 및 제2 방향은, 90°로 교차해도 좋고, 그 이외의 각도로 교차해도 좋다.
본　변형예에 따른 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법도, 레지스트 패턴열의 표면을 등방적으로 산화 실리콘막으로 피복하고, 추가로 카본막으로 피복하여, 카본막을 에치백 처리하는 점에 있어서, 제1 실시 형태와 동일하다. 따라서, 본　변형예에 있어서도, 반사 방지막의 에칭 공정을 생략할 수 있고, 반사 방지막을 피에칭막을 에칭할 때의 유효한 마스크 패턴으로 할 수 있어, 막측벽부로 이루어지는 마스크 패턴이 쓰러지는 것을 방지할 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대해서 기술했지만, 본 발명은 이러한 특정한 실시 형태에 한정되는 것은 아니며, 특허 청구의 범위 내에 기재된 본 발명의 요지의 범위 내에 있어서, 여러 가지의 변형·변경이 가능하다.
10 : 기판
11 : 피에칭막(제1 피에칭막)
12 : 제2 피에칭막
13 : 반사 방지막(제1 반사 방지막)
14 : 레지스트막(제1 레지스트막)
15, 25 : 산화 실리콘막
16, 26 : 카본막
23 : 제2 반사 방지막
24 : 제2 레지스트막

Claims (23)

  1. 반사 방지막상에 형성되고, 트리밍된 소정의 라인폭을 갖는 레지스트 패턴열의 표면을, 서로 이웃하는 당해 레지스트 패턴열의 간격이 소정의 치수가 되기까지 등방적으로(isotropically) 산화 실리콘막으로 피복하는 제1 스텝과,
    상기 산화 실리콘막으로 피복한 상기 레지스트 패턴열의 서로 이웃하는 열의 사이를 카본막으로 메움과 함께, 상기 산화 실리콘막으로 피복한 상기 레지스트 패턴열의 상부를 상기 카본막으로 피복하는 제2 스텝과,
    상기 카본막을, 상기 산화 실리콘막으로 피복한 상기 레지스트 패턴열의 상부로부터 제거함과 함께, 상기 산화 실리콘막으로 피복한 상기 레지스트 패턴열의 서로 이웃하는 열의 사이에 잔존하도록 상기 카본막을 에치백(etch-back) 처리하는 제3 스텝과,
    잔존하는 상기 카본막을 제거함과 함께, 상기 레지스트 패턴열의 상부를 피복하는 상기 산화 실리콘막을 소정의 막두께 치수가 되도록 에치백 처리하는 제4 스텝과,
    상기 산화 실리콘막이 제거된 상기 레지스트 패턴열을 애싱 처리하여, 상기 반사 방지막상에, 트리밍된 상기 레지스트 패턴열의 상기 소정의 라인폭과 대략 동일한 스페이스폭으로 배열되고, 소정의 폭 치수를 갖는 중앙부와, 당해 중앙부를 양측에서 사이에 끼워 상기 소정의 막두께 치수를 갖는 막측벽부를 갖는, 산화 실리콘막으로 이루어지는 제1 마스크 패턴열을 형성하는 스텝을 갖는 마스크 패턴의 형성 방법.
  2. 제1항에 있어서,
    상기 제2 스텝과, 상기 제3 스텝을, 상기 카본막을 에치백 처리하는 처리 장치 내에서 연속하여 행하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  3. 제2항에 있어서,
    상기 카본막은 어모퍼스 카본을 포함하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  4. 제3항에 있어서,
    상기 제2 스텝에 있어서, CF계 가스, CHF계 가스, 또는 CH계 가스 중 어느 하나를 포함하는 제1 처리 가스를 공급하여, 상기 카본막으로 피복하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  5. 제4항에 있어서,
    상기 제1 처리 가스는 CH3F 또는 CF4를 포함하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 반사 방지막상에 형성되고, 레지스트막으로 이루어지는 패턴의 형상을 트리밍하여 상기 레지스트 패턴열을 형성하는 제5 스텝을 갖고,
    상기 제5 스텝과, 상기 제1 스텝을, 상기 산화 실리콘막을 성막하는 성막 장치 내에서 연속하여 행하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 스텝에 있어서, 실리콘을 포함하는 원료 가스와 산소를 포함하는 가스를 번갈아 공급하여, 상기 레지스트 패턴열의 표면을 산화 실리콘막으로 피복하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제3 스텝에 있어서, CF계 가스, CHF계 가스, CH계 가스, 또는 산소 가스를 포함하는 제2 처리 가스를 공급하여, 상기 카본막을 에치백 처리하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  9. 제8항에 있어서,
    상기 제2 처리 가스는 CF4 또는 산소 가스를 포함하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제4 스텝에 있어서, CF계 가스, CHF계 가스, CH계 가스, 또는 산소 가스를 포함하는 제3 처리 가스를 공급하여, 에치백 처리하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  11. 제10항에 있어서,
    상기 제3 처리 가스는 C4F8 또는 산소 가스를 포함하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  12. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 마스크 패턴열로부터 상기 중앙부를 제거함과 함께, 당해 중앙부의 양측의 상기 막측벽부가 잔존하도록 상기 산화 실리콘막을 에치백 처리하여, 상기 반사 방지막상에, 잔존하는 상기 막측벽부로 이루어지는 제2 마스크 패턴열을 형성하는 제6 스텝을 갖는 마스크 패턴의 형성 방법.
  13. 제12항에 있어서,
    상기 제6 스텝에 있어서, CF계 가스, CHF계 가스, 또는 CH계 가스 중 어느 하나를 포함하는 제4 처리 가스를 공급하여, 상기 산화 실리콘막을 에치백 처리하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  14. 제13항에 있어서,
    상기 제4 처리 가스는, C4F8 또는 CF4를 포함하는 것을 특징으로 하는 마스크 패턴의 형성 방법.
  15. 제12항에 있어서,
    상기 제2 마스크 패턴열을 이용해 상기 반사 방지막을 에칭하여, 적어도 상기 반사 방지막으로 이루어지고, 제1 방향으로 연장되는 제3 마스크 패턴열을 형성하는 스텝을 갖는 마스크 패턴의 형성 방법.
  16. 기판 위에, 피에칭막, 반사 방지막 및, 레지스트막을 적층하는 스텝과,
    포토리소그래피 기술을 이용하여 상기 레지스트막으로 이루어지는 패턴을 형성하는 스텝과,
    제15항에 기재된 마스크 패턴의 형성 방법을 행하여, 상기 제3 마스크 패턴열을 형성하는 스텝과,
    상기 제3 마스크 패턴열을 이용해 상기 피에칭막을 가공하여, 제4 마스크 패턴열을 형성하는 제7 스텝을 갖는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 피에칭막은, 질화 실리콘, 산화 실리콘, 산질화 실리콘, 어모퍼스 실리콘, 또는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 제7 스텝에 있어서, CF계 가스, CHF계 가스, CH계 가스, 또는 산소 가스를 포함하는 제5 처리 가스를 공급하여, 상기 피에칭막을 가공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제5 처리 가스는, CHF3, CF4 또는 산소 가스를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 기판 위에, 제1 피에칭막, 제2 피에칭막 및, 제1 반사 방지막을 적층하는 스텝과,
    제15항에 기재된 상기 반사 방지막이 상기 제1 반사 방지막인 제15항에 기재된 마스크 패턴의 형성 방법을 행하여, 상기 제3 마스크 패턴열이 연장되는 상기 제1 방향으로 연장되는 제4 마스크 패턴열을 형성하는 스텝과,
    상기 제4 마스크 패턴열을 이용해 상기 제 2 피에칭막을 가공하여, 제5 마스크 패턴열을 형성하는 스텝과,
    상기 제5 마스크 패턴열을 메우도록 제2 반사 방지막을 적층하는 스텝과,
    제15항에 기재된 상기 반사 방지막이 상기 제2 반사 방지막인 제15항에 기재된 마스크 패턴의 형성 방법을 행하여, 상기 제3 마스크 패턴열이 연장되는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제6 마스크 패턴열을 형성하는 스텝과,
    상기 제5 마스크 패턴열 및 상기 제6 마스크 패턴열을 이용해 상기 제1 피에칭막을 가공하여, 상기 제1 방향 및 상기 제2 방향으로 배열되는 홀을 갖는 제7 마스크 패턴열을 형성하는 스텝을 갖는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 제1 방향과 상기 제2 방향이 이루는 각도가 90°인 반도체 장치의 제조 방법.
  22. 기판 위에, 제1 피에칭막, 제2 피에칭막 및, 제1 반사 방지막을 적층하는 스텝과,
    제15항에 기재된 상기 반사 방지막이 상기 제1 반사 방지막인 제15항에 기재된 마스크 패턴의 형성 방법을 행하여, 상기 제3 마스크 패턴열이 연장되는 상기 제1 방향으로 연장되는 제4 마스크 패턴열을 형성하는 스텝과,
    상기 제4 마스크 패턴열을 이용해 상기 제2 피에칭막을 가공하여, 제5 마스크 패턴열을 형성하는 스텝과,
    상기 제5 마스크 패턴열을 메우도록 제2 반사 방지막을 적층하는 스텝과,
    제15항에 기재된 상기 반사 방지막이 상기 제2 반사 방지막인 제15항에 기재된 마스크 패턴의 형성 방법을 행하여, 상기 제3 마스크 패턴열이 연장되는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제6 마스크 패턴열을 형성하는 스텝과,
    상기 제6 마스크 패턴열을 이용해 상기 제5 마스크 패턴열을 가공하여, 상기 제1 방향과 상기 제2 방향을 따라서 배열되는 도트를 갖는 제7 마스크 패턴열을 형성하는 스텝과,
    상기 제7 마스크 패턴열을 이용해 상기 제1 피에칭막을 가공하여, 제8 마스크 패턴열을 형성하는 스텝을 갖는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제1 방향과 상기 제2 방향이 이루는 각도가 90°인 반도체 장치의 제조 방법.
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