KR20220152671A - 반도체 장치의 제조 방법 - Google Patents
반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20220152671A KR20220152671A KR1020210059862A KR20210059862A KR20220152671A KR 20220152671 A KR20220152671 A KR 20220152671A KR 1020210059862 A KR1020210059862 A KR 1020210059862A KR 20210059862 A KR20210059862 A KR 20210059862A KR 20220152671 A KR20220152671 A KR 20220152671A
- Authority
- KR
- South Korea
- Prior art keywords
- mask
- pattern
- photoresist pattern
- layer
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 231
- 238000004519 manufacturing process Methods 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000005530 etching Methods 0.000 claims abstract description 43
- 238000009832 plasma treatment Methods 0.000 claims abstract description 32
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 26
- 239000011737 fluorine Substances 0.000 claims abstract description 26
- YUOWTJMRMWQJDA-UHFFFAOYSA-J tin(iv) fluoride Chemical compound [F-].[F-].[F-].[F-].[Sn+4] YUOWTJMRMWQJDA-UHFFFAOYSA-J 0.000 claims abstract description 26
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 23
- 238000001459 lithography Methods 0.000 claims description 6
- 239000007789 gas Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000000059 patterning Methods 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 125000004429 atom Chemical group 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920006254 polymer film Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000013589 supplement Substances 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000003618 dip coating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- VTGARNNDLOTBET-UHFFFAOYSA-N gallium antimonide Chemical compound [Sb]#[Ga] VTGARNNDLOTBET-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 150000003498 tellurium compounds Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 기판 상에 제1 마스크층을 형성하고, 제1 마스크층 상에 하부층을 형성하고, 하부층 상에 주석(Sn)을 포함하는 제1 포토 레지스트 패턴을 형성하고, 플루오르(F) 원소를 이용한 플라즈마 처리 공정을 통해, 제1 포토 레지스트 패턴의 적어도 일부를 플루오르화 주석을 포함하는 제2 포토 레지스트 패턴으로 변환시키고, 제2 포토 레지스트 패턴을 마스크로 이용하여 하부층을 식각하여 하부 패턴을 형성하고, 제1 마스크층을 식각하여 제1 마스크 패턴을 형성하고, 제1 마스크 패턴을 포함하는 마스크 패턴을 마스크로 이용하여 기판의 적어도 일부를 식각하는 것을 포함한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있고, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 따라서, 고도로 스케일링된 고집적 반도체 장치의 패턴들은 미세한 선폭을 가지고 미세한 피치로 이격될 수 있다.
DPT(Double Patterning)의 활용 범위를 넘어선 패터닝이 필요하게 되었고, 이를 극복하기 위한 방법으로 EUV(Extreme Ultraviolet) 패터닝 기술이 도입되고 있다. 다만, EUV 패터닝을 통해 미세 패턴을 구현해야 하기 때문에, 노광되어 패턴이 형성될 포토 레지스트의 두께가 얇아야 될 필요성이 있다.
현재 포토 레지스트의 두께는 하부 막질을 충분히 식각할 수 있을만큼 충분하지 않고, 포토 레지스트 자체도 식각 선택비가 부족하다. 포토 레지스트의 부족한 식각 내성 및 두께를 보상해 주기 위해 예를 들어, 포토 레지스트 패턴 상에 실리콘 산화물(SiO2) 등의 막질이 추가적으로 형성되는 공정이 수행되고 있다.
본 발명이 해결하고자 하는 과제는, 주석(Sn)을 포함하는 포토 레지스트 패턴에 플루오르(F) 원소를 포함하는 가스를 이용한 플라즈마 처리 공정을 수행하여, 포토 레지스트 패턴을 플루오르화 주석(SnFx)을 포함하는 포토 레지스트 패턴으로 변환시킴으로써, 포토 레지스트 패턴의 식각 내성을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.
이로 인해, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 식각 내성이 향상된 포토 레지스트 패턴을 이용하여 효과적으로 미세 패턴을 형성할 수 있다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 포토 레지스트 패턴의 식각 내성을 향상시킴으로써, 포토 레지스트 패턴의 식각 내성을 보완하기 위해 포토 레지스트 패턴 상에 추가적인 층이 형성되는 공정을 생략할 수 있어 공정을 단순화시킬 수 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 몇몇 실시예는, 기판 상에 제1 마스크층을 형성하고, 제1 마스크층 상에 하부층을 형성하고, 하부층 상에 주석(Sn)을 포함하는 제1 포토 레지스트 패턴을 형성하고, 플루오르(F) 원소를 이용한 플라즈마 처리 공정을 통해, 제1 포토 레지스트 패턴의 적어도 일부를 플루오르화 주석을 포함하는 제2 포토 레지스트 패턴으로 변환시키고, 제2 포토 레지스트 패턴을 마스크로 이용하여 하부층을 식각하여 하부 패턴을 형성하고, 제1 마스크층을 식각하여 제1 마스크 패턴을 형성하고, 제1 마스크 패턴을 포함하는 마스크 패턴을 마스크로 이용하여 기판의 적어도 일부를 식각하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 다른 몇몇 실시예는, 기판 상에 제1 마스크층을 형성하고, 제1 마스크층 상에 제2 마스크층을 형성하고, 제2 마스크층 상에 하부층을 형성하고, 하부층 상에 주석(Sn)을 포함하는 제1 포토 레지스트 패턴을 형성하고, 플루오르(F) 원소를 이용한 플라즈마 처리 공정을 통해, 제1 포토 레지스트 패턴의 적어도 일부를 플루오르화 주석을 포함하는 제2 포토 레지스트 패턴으로 변환시키고, 제2 포토 레지스트 패턴을 마스크로 이용하여 하부층을 식각하여 하부 패턴을 형성하고, 하부 패턴을 마스크로 이용하여 제2 마스크층을 식각하여 제2 마스크 패턴을 형성하고, 제2 마스크 패턴을 마스크로 이용하여 제1 마스크층을 식각하여 제1 마스크 패턴을 형성하고, 제1 마스크 패턴 및 제2 마스크 패턴을 포함하는 마스크 패턴을 이용하여 기판의 적어도 일부를 식각하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법의 또 다른 몇몇 실시예는, 기판 상에 제1 마스크층을 형성하고, 제1 마스크층 상에 하부층을 형성하고, 극자외선(EUV)을 이용한 리소그래피 공정을 통해, 하부층 상에 주석(Sn)을 포함하는 제1 포토 레지스트 패턴을 형성하고, 플루오르(F) 원소를 이용한 플라즈마 처리 공정을 통해, 제1 포토 레지스트 패턴을 전체적으로 플루오르화 주석을 포함하는 제2 포토 레지스트 패턴으로 변환시키고, 제2 포토 레지스트 패턴을 마스크로 이용하여 하부층을 식각하여 하부 패턴을 형성하고, 제1 마스크층을 식각하여 제1 마스크 패턴을 형성하고, 제1 마스크 패턴을 포함하는 마스크 패턴을 마스크로 이용하여 기판의 적어도 일부를 식각하는 것을 포함하되, 제2 포토 레지스트 패턴이 형성된 후에, 제2 포토 레지스트 패턴의 상면 및 측벽 각각과 접하는 추가적인 층이 형성되지 않는다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 2 내지 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8 및 도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10은 본 발명의 또 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 11 내지 도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16 및 도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18은 본 발명의 또 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 19 내지 도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 23 내지 도 25는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2 내지 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8 및 도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10은 본 발명의 또 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 11 내지 도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16 및 도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18은 본 발명의 또 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 19 내지 도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 23 내지 도 25는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 7을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 2 내지 도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 마스크층(110), 제2 마스크층(120), 제3 마스크층(130), 하부층(under layer)(140) 및 제1 포토 레지스트 패턴(150)이 순차적으로 적층될 수 있다(S110).
기판(100)은 패터닝 공정을 통해 미세 패턴이 형성되는 구조물일 수 있다. 예를 들어, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 갈륨 비소, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또한, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있고, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있다. 또한, 기판(100)은 절연 물질 또는 도전성 물질을 포함할 수 있다. 즉, 기판(100)은 패터닝 공정을 통해 미세 패턴의 형성이 요구되는 구조물이면 제한되지 않는다.
제1 마스크층(110)은 기판(100) 상에 형성될 수 있다. 제1 마스크층(110)은 예를 들어, 스핀 코팅 공정, 딥 코팅(dip coating) 공정, 스프레이 코팅(spray coating) 등의 도포 공정에 의해 기판(100) 상에 형성될 수 있다.
제1 마스크층(110)은 예를 들어, 실리콘 산질화물(SiON)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 마스크층(110)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN) 중 실리콘 산탄질화물(SiOCN) 적어도 하나를 포함할 수 있다. 또한, 또 다른 몇몇 실시예에서, 제1 마스크층(110)은 탄소(C) 원자, 수소(H) 원자 및 산소(O) 원자 중 적어도 하나를 포함하는 고분자막 일 수 있다.
제2 마스크층(120)은 제1 마스크층(110) 상에 형성될 수 있다. 제2 마스크층(120)은 예를 들어, 스핀 코팅 공정에 의해 제1 마스크층(110) 상에 형성될 수 있다. 제2 마스크층(120)은 예를 들어, 스핀 온 하드마스크(SOH; spin-on hardmask)를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 마스크층(130)은 제2 마스크층(120) 상에 형성될 수 있다. 제3 마스크층(130)은 예를 들어, 스핀 코팅 공정에 의해 제2 마스크층(120) 상에 형성될 수 있다.
제3 마스크층(130)은 예를 들어, 실리콘 산질화물(SiON)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제3 마스크층(130)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN) 중 실리콘 산탄질화물(SiOCN) 적어도 하나를 포함할 수 있다. 또한, 또 다른 몇몇 실시예에서, 제3 마스크층(130)은 탄소(C) 원자, 수소(H) 원자 및 산소(O) 원자 중 적어도 하나를 포함하는 고분자막 일 수 있다.
하부층(140)은 제3 마스크층(130) 상에 형성될 수 있다. 하부층(140)은 예를 들어, 스핀 코팅 공정에 의해 제3 마스크층(130) 상에 형성될 수 있다. 하부층(140)은 예를 들어, 폴리머를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 포토 레지스트 패턴(150)은 하부층(140) 상에 형성될 수 있다(S120). 제1 포토 레지스트 패턴(150)은 극자외선(EUV, Extreme Ultraviolet)을 이용한 리소그래피 공정을 통해 하부층(140) 상에 형성될 수 있다. 제1 포토 레지스트 패턴(150)은 예를 들어, 주석(Sn)을 포함할 수 있다.
예를 들어, 제1 포토 레지스트 패턴(150)은 수평 방향(DR1)으로 서로 이격된 복수의 구조물을 포함할 수 있다. 제1 포토 레지스트 패턴(150)의 수직 방향(DR2)의 높이(h1)는 예를 들어, 10nm 내지 50nm의 범위를 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1 및 도 3을 참조하면, 제1 포토 레지스트 패턴(150)에 플라즈마 처리 공정(P)이 수행될 수 있다. 플라즈마 처리 공정(P)은 플루오르(F) 원소를 포함하는 가스를 이용하여 수행될 수 있다. 플라즈마 처리 공정(P)에 이용되는 가스는 예를 들어, SF6, CF4, CHF3, CH2F2, CH3F 및 NF3 중 적어도 하나를 포함할 수 있다.
플라즈마 처리 공정(P)은 예를 들어, 1mmTorr 내지 50mmTorr 범위의 챔버 압력, 100W 내지 2000W 범위의 RF 파워, 척 전극에 가해지는 0V 내지 100V 범위의 바이아스(bias) 전압, 10sccm(standard cubic centimeters per minute) 내지 500sccm 범위의 플라즈마 처리 가스의 유량, 3초 내지 60초 범위의 플라즈마 처리 시간의 공정 조건에서 수행될 수 있다.
플루오르(F) 원소를 이용한 플라즈마 처리 공정(P)을 통해, 제1 포토 레지스트 패턴(150)의 적어도 일부가 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(160)으로 변환될 수 있다. 즉, 제1 포토 레지스트 패턴(150)에 포함된 주석(Sn)이 플라즈마 처리 공정(P)에 이용되는 가스에 포함된 플루오르(F) 원소와 결합하여 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(160)으로 변환될 수 있다. 여기에서 x는 예를 들어, 2 또는 4 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
예를 들어, 플루오르(F) 원소를 이용한 플라즈마 처리 공정(P)을 통해, 주석(Sn)을 포함하는 제1 포토 레지스트 패턴(150)은 전체적으로 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(160)으로 변환될 수 있다(S130). 제2 포토 레지스트 패턴(160)에 포함된 플루오르화 주석(SnFx)의 농도는 표면이 내부보다 높을 수 있다.
플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(160)은 주석(Sn)을 포함하는 제1 포토 레지스트 패턴(150)보다 상대적으로 높은 식각 내성을 가질 수 있다. 플루오르화 주석(SnFx)은 결합력이 상대적으로 높고, 휘발성이 상대적으로 낮아 상대적으로 높은 식각 내성을 가질 수 있다.
제2 포토 레지스트 패턴(160)이 형성된 후에, 제2 포토 레지스트 패턴(160) 상에 추가적인 층이 형성되지 않는다. 예를 들어, 제2 포토 레지스트 패턴(160)이 형성된 후에, 제2 포토 레지스트 패턴(160)의 상면 및 측벽 각각과 접하는 추가적인 층이 형성되지 않는다.
이는 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(160)이 상대적으로 높은 식각 내성을 가짐으로써, 제2 포토 레지스트 패턴(160) 상에 별도의 추가적인 층을 형성하지 않고도 마스크로서의 충분한 기능을 수행할 수 있기 때문이다. 또한, 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(160)이 상대적으로 높은 식각 내성을 가짐으로써, 제2 포토 레지스트 패턴(160)의 수직 방향(DR2)의 높이(도 2의 h1)가 상대적으로 작게 형성될 수 있다.
도 1, 도 4 내지 도 6을 참조하면, 하부층(140), 제3 마스크층(130), 제2 마스크층(120) 및 제1 마스크층(110)을 순차적으로 식각하여 마스크 패턴(170)이 형성될 수 있다(S140).
구체적으로, 도 4를 참조하면, 제2 포토 레지스트 패턴(160)을 마스크로 이용하여 하부층(도 3의 140)이 식각되어 하부 패턴(145)이 형성될 수 있다. 하부 패턴(145)이 형성되는 동안, 제2 포토 레지스트 패턴(160)의 일부가 식각될 수 있다. 도 4에는 하부 패턴(145)이 형성되는 동안, 제2 포토 레지스트 패턴(160)의 상부만이 식각되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 제2 포토 레지스트 패턴(160)의 측벽의 일부도 식각될 수 있다.
이어서, 제2 포토 레지스트 패턴(160) 및 하부 패턴(145)을 마스크로 이용하여 제3 마스크층(도 3의 130)이 식각되어 제3 마스크 패턴(135)이 형성될 수 있다. 제3 마스크 패턴(135)이 형성되는 동안, 제2 포토 레지스트 패턴(160)의 일부가 추가적으로 식각될 수 있다. 도 4에는 제3 마스크 패턴(135)이 형성되는 동안, 제2 포토 레지스트 패턴(160)의 상부만이 식각되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 제2 포토 레지스트 패턴(160)의 측벽의 일부 및 하부 패턴(145)의 측벽의 일부도 식각될 수 있다.
도 5를 참조하면, 제2 포토 레지스트 패턴(160)의 적어도 일부, 하부 패턴(145) 및 제3 마스크 패턴(135)을 마스크로 이용하여 제2 마스크층(120)이 식각되어 제2 마스크 패턴(125)이 형성될 수 있다.
예를 들어, 제2 마스크 패턴(125)이 형성되는 동안, 제2 포토 레지스트 패턴(160) 및 하부 패턴(145)이 식각될 수 있다. 또한, 제2 마스크 패턴(125)이 형성되는 동안, 제3 마스크 패턴(135)의 일부가 식각될 수 있다. 도 5에는 제2 마스크 패턴(125)이 형성되는 동안, 제3 마스크 패턴(135)의 상부만이 식각되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 제3 마스크 패턴(135)의 측벽의 일부도 식각될 수 있다.
도 6을 참조하면, 제3 마스크 패턴(135)의 적어도 일부 및 제2 마스크 패턴(125)을 마스크로 이용하여 제1 마스크층(110)이 식각되어 제1 마스크 패턴(115)이 형성될 수 있다.
예를 들어, 제1 마스크 패턴(115)이 형성되는 동안, 제3 마스크 패턴(135)이 식각될 수 있다. 또한, 제1 마스크 패턴(115)이 형성되는 동안, 제2 마스크 패턴(125)의 일부가 식각될 수 있다. 도 6에는 제1 마스크 패턴(115)이 형성되는 동안, 제2 마스크 패턴(125)의 상부만이 식각되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 제2 마스크 패턴(125)의 측벽의 일부도 식각될 수 있다.
도 1 및 도 7을 참조하면, 제2 마스크 패턴(125) 및 제1 마스크 패턴(115)을 포함하는 마스크 패턴(170)을 마스크로 이용하여 기판(100)의 적어도 일부가 식각될 수 있다(S150). 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 마스크 패턴(170)은 제1 마스크 패턴(115)을 포함할 수 있다. 이러한 패터닝 공정을 통해, 기판(100)에 미세 패턴이 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 주석(Sn)을 포함하는 제1 포토 레지스트 패턴(150)에 플루오르(F) 원소를 포함하는 가스를 이용한 플라즈마 처리 공정(P)을 수행하여, 제1 포토 레지스트 패턴(150)을 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(160)으로 변환시킴으로써, 제2 포토 레지스트 패턴(160)의 식각 내성을 향상시킬 수 있다.
이로 인해, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 식각 내성이 향상된 제2 포토 레지스트 패턴(160)을 이용하여 효과적으로 미세 패턴을 형성할 수 있다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 제2 포토 레지스트 패턴(160)의 식각 내성을 향상시킴으로써, 제2 포토 레지스트 패턴(160)의 식각 내성을 보완하기 위해 제2 포토 레지스트 패턴(160) 상에 추가적인 층이 형성되는 공정을 생략할 수 있어 공정을 단순화시킬 수 있다.
이하에서, 도 2, 도 8 및 도 9를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1 내지 도 7에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 8 및 도 9는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2를 참조하면, 기판(100) 상에 제1 마스크층(110), 제2 마스크층(120), 제3 마스크층(130), 하부층(140) 및 제1 포토 레지스트 패턴(150)이 순차적으로 적층될 수 있다.
도 8을 참조하면, 제1 포토 레지스트 패턴(도 2의 150)에 플루오르(F) 원소를 포함하는 가스를 이용한 플라즈마 처리 공정(P)이 수행될 수 있다.
플루오르(F) 원소를 이용한 플라즈마 처리 공정(P)을 통해, 제1 포토 레지스트 패턴(도 2의 150)의 표면이 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(260)으로 변환될 수 있다.
예를 들어, 플루오르(F) 원소를 이용한 플라즈마 처리 공정(P)을 통해, 주석(Sn)을 포함하는 제1 포토 레지스트 패턴(도 2의 150)의 상면 및 측벽이 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(260)으로 변환될 수 있다. 제2 포토 레지스트 패턴(260)으로 변환되지 않은 제1 포토 레지스트 패턴의 나머지 부분(250)은 제2 포토 레지스트 패턴(260)에 의해 둘러싸일 수 있다.
제2 포토 레지스트 패턴(260)이 형성된 후에, 제2 포토 레지스트 패턴(260) 상에 추가적인 층이 형성되지 않는다. 예를 들어, 제2 포토 레지스트 패턴(260)이 형성된 후에, 제2 포토 레지스트 패턴(260)의 상면 및 측벽 각각과 접하는 추가적인 층이 형성되지 않는다.
제2 포토 레지스트 패턴(260)의 수직 방향(DR2)의 높이(h2)는 제1 포토 레지스트 패턴(도 2의 150)의 수직 방향(DR2)의 높이(h1)와 동일할 수 있다. 즉, 하부층(140)의 상면으로부터 제2 포토 레지스트 패턴(260)의 상면까지의 수직 방향(DR2)의 높이(h2)는 제1 포토 레지스트 패턴(도 2의 150)의 수직 방향(DR2)의 높이(h1)와 동일할 수 있다.
도 9를 참조하면, 제1 포토 레지스트 패턴의 나머지 부분(250) 및 제2 포토 레지스트 패턴(260)을 마스크로 이용하여 하부층(도 8의 140)이 식각되어 하부 패턴(145)이 형성될 수 있다. 하부 패턴(145)이 형성되는 동안, 제2 포토 레지스트 패턴(260)의 일부 및 제1 포토 레지스트 패턴의 나머지 부분(250)의 일부가 식각될 수 있다.
이어서, 제1 포토 레지스트 패턴의 나머지 부분(250), 제2 포토 레지스트 패턴(260) 및 하부 패턴(145)을 마스크로 이용하여 제3 마스크층(도 8의 130)이 식각되어 제3 마스크 패턴(135)이 형성될 수 있다. 제3 마스크 패턴(135)이 형성되는 동안, 제1 포토 레지스트 패턴의 나머지 부분(250)의 일부 및 제2 포토 레지스트 패턴(260)의 일부가 추가적으로 식각될 수 있다. 이어서, 도 5 내지 도 7에 도시된 제조 공정을 수행하여 기판(100)에 미세 패턴이 형성될 수 있다.
이하에서, 도 10 내지 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1 내지 도 7에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 11 내지 도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10 및 도 11을 참조하면, 기판(100) 상에 제1 마스크층(110), 제2 마스크층(120) 및 하부층(140)이 순차적으로 적층될 수 있다(S210).
이어서, 제1 포토 레지스트 패턴(350)이 하부층(140) 상에 형성될 수 있다(S220). 제1 포토 레지스트 패턴(350)은 극자외선(EUV)을 이용한 리소그래피 공정을 통해 하부층(140) 상에 형성될 수 있다. 제1 포토 레지스트 패턴(350)은 예를 들어, 주석(Sn)을 포함할 수 있다.
도 10 및 도 12를 참조하면, 제1 포토 레지스트 패턴(도 11의 350)에 플루오르(F) 원소를 포함하는 가스를 이용한 플라즈마 처리 공정(P)이 수행될 수 있다.
플루오르(F) 원소를 이용한 플라즈마 처리 공정(P)을 통해, 주석(Sn)을 포함하는 제1 포토 레지스트 패턴(도 11의 350)이 전체적으로 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(360)으로 변환될 수 있다(S230). 제2 포토 레지스트 패턴(360)에 포함된 플루오르화 주석(SnFx)의 농도는 표면이 내부보다 높을 수 있다.
제2 포토 레지스트 패턴(360)이 형성된 후에, 제2 포토 레지스트 패턴(360) 상에 추가적인 층이 형성되지 않는다. 예를 들어, 제2 포토 레지스트 패턴(360)이 형성된 후에, 제2 포토 레지스트 패턴(360)의 상면 및 측벽 각각과 접하는 추가적인 층이 형성되지 않는다.
도 10, 도 13 및 도 14를 참조하면, 하부층(140), 제2 마스크층(120) 및 제1 마스크층(110)을 순차적으로 식각하여 마스크 패턴(170)이 형성될 수 있다(S240).
구체적으로, 도 13을 참조하면, 제2 포토 레지스트 패턴(360)을 마스크로 이용하여 하부층(도 12의 140)이 식각되어 하부 패턴(145)이 형성될 수 있다. 하부 패턴(145)이 형성되는 동안, 제2 포토 레지스트 패턴(360)의 일부가 식각될 수 있다.
이어서, 제2 포토 레지스트 패턴(360) 및 하부 패턴(145)을 마스크로 이용하여 제2 마스크층(도 12의 120)이 식각되어 제2 마스크 패턴(125)이 형성될 수 있다. 제2 마스크 패턴(125)이 형성되는 동안, 제2 포토 레지스트 패턴(360)의 일부가 추가적으로 식각될 수 있다.
도 14를 참조하면, 제2 포토 레지스트 패턴(360)의 적어도 일부, 하부 패턴(145) 및 제2 마스크 패턴(125)을 마스크로 이용하여 제1 마스크층(110)이 식각되어 제1 마스크 패턴(115)이 형성될 수 있다.
예를 들어, 제1 마스크 패턴(115)이 형성되는 동안, 제2 포토 레지스트 패턴(360) 및 하부 패턴(145)이 식각될 수 있다. 또한, 제1 마스크 패턴(115)이 형성되는 동안, 제2 마스크 패턴(125)의 일부가 식각될 수 있다.
도 10 및 도 15를 참조하면, 제2 마스크 패턴(125) 및 제1 마스크 패턴(115)을 포함하는 마스크 패턴(170)을 마스크로 이용하여 기판(100)의 적어도 일부가 식각될 수 있다(S250). 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 마스크 패턴(170)은 제1 마스크 패턴(115)을 포함할 수 있다. 이러한 패터닝 공정을 통해, 기판(100)에 미세 패턴이 형성될 수 있다.
이하에서, 도 11, 도 16 및 도 17을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 10 내지 도 15에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 16 및 도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 11을 참조하면, 기판(100) 상에 제1 마스크층(110), 제2 마스크층(120), 하부층(140) 및 제1 포토 레지스트 패턴(350)이 순차적으로 적층될 수 있다.
도 16을 참조하면, 제1 포토 레지스트 패턴(도 11의 350)에 플루오르(F) 원소를 포함하는 가스를 이용한 플라즈마 처리 공정(P)이 수행될 수 있다.
플루오르(F) 원소를 이용한 플라즈마 처리 공정(P)을 통해, 제1 포토 레지스트 패턴(도 11의 350)의 표면이 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(460)으로 변환될 수 있다.
예를 들어, 플루오르(F) 원소를 이용한 플라즈마 처리 공정(P)을 통해, 주석(Sn)을 포함하는 제1 포토 레지스트 패턴(도 11의 350)의 상면 및 측벽이 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(460)으로 변환될 수 있다. 제2 포토 레지스트 패턴(460)으로 변환되지 않은 제1 포토 레지스트 패턴의 나머지 부분(450)은 제2 포토 레지스트 패턴(460)에 의해 둘러싸일 수 있다.
제2 포토 레지스트 패턴(460)이 형성된 후에, 제2 포토 레지스트 패턴(460) 상에 추가적인 층이 형성되지 않는다. 예를 들어, 제2 포토 레지스트 패턴(460)이 형성된 후에, 제2 포토 레지스트 패턴(460)의 상면 및 측벽 각각과 접하는 추가적인 층이 형성되지 않는다.
제2 포토 레지스트 패턴(460)의 수직 방향(DR2)의 높이(h2)는 제1 포토 레지스트 패턴(도 11의 350)의 수직 방향(DR2)의 높이(h1)와 동일할 수 있다. 즉, 하부층(140)의 상면으로부터 제2 포토 레지스트 패턴(460)의 상면까지의 수직 방향(DR2)의 높이(h2)는 제1 포토 레지스트 패턴(도 11의 350)의 수직 방향(DR2)의 높이(h1)와 동일할 수 있다.
도 17을 참조하면, 제1 포토 레지스트 패턴의 나머지 부분(450) 및 제2 포토 레지스트 패턴(460)을 마스크로 이용하여 하부층(도 16의 140)이 식각되어 하부 패턴(145)이 형성될 수 있다. 하부 패턴(145)이 형성되는 동안, 제2 포토 레지스트 패턴(460)의 일부 및 제1 포토 레지스트 패턴의 나머지 부분(450)의 일부가 식각될 수 있다.
이어서, 제1 포토 레지스트 패턴의 나머지 부분(450), 제2 포토 레지스트 패턴(460) 및 하부 패턴(145)을 마스크로 이용하여 제2 마스크층(도 16의 120)이 식각되어 제2 마스크 패턴(125)이 형성될 수 있다. 제2 마스크 패턴(125)이 형성되는 동안, 제1 포토 레지스트 패턴의 나머지 부분(450)의 일부 및 제2 포토 레지스트 패턴(460)의 일부가 추가적으로 식각될 수 있다. 이어서, 도 14 및 도 15에 도시된 제조 공정을 수행하여 기판(100)에 미세 패턴이 형성될 수 있다.
이하에서, 도 18 내지 도 22를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1 내지 도 7에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 18은 본 발명의 또 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 19 내지 도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 및 도 19를 참조하면, 기판(100) 상에 제1 마스크층(110) 및 하부층(140)이 순차적으로 적층될 수 있다(S310).
이어서, 제1 포토 레지스트 패턴(550)이 하부층(140) 상에 형성될 수 있다(S220). 제1 포토 레지스트 패턴(550)은 극자외선(EUV)을 이용한 리소그래피 공정을 통해 하부층(140) 상에 형성될 수 있다. 제1 포토 레지스트 패턴(550)은 예를 들어, 주석(Sn)을 포함할 수 있다.
도 18 및 도 20을 참조하면, 제1 포토 레지스트 패턴(도 19의 550)에 플루오르(F) 원소를 포함하는 가스를 이용한 플라즈마 처리 공정(P)이 수행될 수 있다.
플루오르(F) 원소를 이용한 플라즈마 처리 공정(P)을 통해, 주석(Sn)을 포함하는 제1 포토 레지스트 패턴(도 19의 550)이 전체적으로 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(560)으로 변환될 수 있다(S330). 제2 포토 레지스트 패턴(560)에 포함된 플루오르화 주석(SnFx)의 농도는 표면이 내부보다 높을 수 있다.
제2 포토 레지스트 패턴(560)이 형성된 후에, 제2 포토 레지스트 패턴(560) 상에 추가적인 층이 형성되지 않는다. 예를 들어, 제2 포토 레지스트 패턴(560)이 형성된 후에, 제2 포토 레지스트 패턴(560)의 상면 및 측벽 각각과 접하는 추가적인 층이 형성되지 않는다.
도 18 및 도 21을 참조하면, 하부층(140) 및 제1 마스크층(110)을 순차적으로 식각하여 마스크 패턴(570)이 형성될 수 있다(S340).
구체적으로, 도 21을 참조하면, 제2 포토 레지스트 패턴(560)을 마스크로 이용하여 하부층(도 20의 140)이 식각되어 하부 패턴(145)이 형성될 수 있다. 하부 패턴(145)이 형성되는 동안, 제2 포토 레지스트 패턴(560)의 일부가 식각될 수 있다.
이어서, 제2 포토 레지스트 패턴(560) 및 하부 패턴(145)을 마스크로 이용하여 제1 마스크층(도 20의 110)이 식각되어 제1 마스크 패턴(115)이 형성될 수 있다. 제1 마스크 패턴(115)이 형성되는 동안, 제2 포토 레지스트 패턴(560)의 일부가 추가적으로 식각될 수 있다.
제2 포토 레지스트 패턴(560)을 마스크로 이용한 식각 공정을 통해, 기판(100) 상에 제2 포토 레지스트 패턴(560)의 일부, 하부 패턴(145) 및 제1 마스크 패턴(115)을 포함하는 마스크 패턴(570)이 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 마스크 패턴(570)은 하부 패턴(145) 및 제1 마스크 패턴(115)만을 포함할 수 있다. 또한, 또 다른 몇몇 실시예에서, 마스크 패턴(570)은 제1 마스크 패턴(115)만을 포함할 수 있다.
도 18 및 도 22를 참조하면, 제2 포토 레지스트 패턴(560), 하부 패턴(145) 및 제1 마스크 패턴(115)을 포함하는 마스크 패턴(570)을 마스크로 이용하여 기판(100)의 적어도 일부가 식각될 수 있다(S350). 이러한 패터닝 공정을 통해, 기판(100)에 미세 패턴이 형성될 수 있다.
이하에서, 도 19, 도 23 내지 도 25를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 18 내지 도 22에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 19를 참조하면, 기판(100) 상에 제1 마스크층(110), 하부층(140) 및 제1 포토 레지스트 패턴(550)이 순차적으로 적층될 수 있다.
도 23을 참조하면, 제1 포토 레지스트 패턴(도 19의 550)에 플루오르(F) 원소를 포함하는 가스를 이용한 플라즈마 처리 공정(P)이 수행될 수 있다.
플루오르(F) 원소를 이용한 플라즈마 처리 공정(P)을 통해, 제1 포토 레지스트 패턴(도 19의 550)의 표면이 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(660)으로 변환될 수 있다.
예를 들어, 플루오르(F) 원소를 이용한 플라즈마 처리 공정(P)을 통해, 주석(Sn)을 포함하는 제1 포토 레지스트 패턴(도 19의 550)의 상면 및 측벽이 플루오르화 주석(SnFx)을 포함하는 제2 포토 레지스트 패턴(660)으로 변환될 수 있다. 제2 포토 레지스트 패턴(660)으로 변환되지 않은 제1 포토 레지스트 패턴의 나머지 부분(650)은 제2 포토 레지스트 패턴(660)에 의해 둘러싸일 수 있다.
제2 포토 레지스트 패턴(660)이 형성된 후에, 제2 포토 레지스트 패턴(660) 상에 추가적인 층이 형성되지 않는다. 예를 들어, 제2 포토 레지스트 패턴(660)이 형성된 후에, 제2 포토 레지스트 패턴(660)의 상면 및 측벽 각각과 접하는 추가적인 층이 형성되지 않는다.
제2 포토 레지스트 패턴(660)의 수직 방향(DR2)의 높이(h2)는 제1 포토 레지스트 패턴(도 19의 550)의 수직 방향(DR2)의 높이(h1)와 동일할 수 있다. 즉, 하부층(140)의 상면으로부터 제2 포토 레지스트 패턴(660)의 상면까지의 수직 방향(DR2)의 높이(h2)는 제1 포토 레지스트 패턴(도 19의 550)의 수직 방향(DR2)의 높이(h1)와 동일할 수 있다.
도 24를 참조하면, 제1 포토 레지스트 패턴의 나머지 부분(650) 및 제2 포토 레지스트 패턴(660)을 마스크로 이용하여 하부층(도 23의 140)이 식각되어 하부 패턴(145)이 형성될 수 있다. 하부 패턴(145)이 형성되는 동안, 제2 포토 레지스트 패턴(660)의 일부 및 제1 포토 레지스트 패턴의 나머지 부분(650)의 일부가 식각될 수 있다.
이어서, 제1 포토 레지스트 패턴의 나머지 부분(650), 제2 포토 레지스트 패턴(660) 및 하부 패턴(145)을 마스크로 이용하여 제1 마스크층(도 23의 110)이 식각되어 제1 마스크 패턴(115)이 형성될 수 있다. 제1 마스크 패턴(115)이 형성되는 동안, 제1 포토 레지스트 패턴의 나머지 부분(650)의 일부 및 제2 포토 레지스트 패턴(660)의 일부가 추가적으로 식각될 수 있다.
제1 포토 레지스트 패턴의 나머지 부분(650) 및 제2 포토 레지스트 패턴(660)을 마스크로 이용한 식각 공정을 통해, 기판(100) 상에 제1 포토 레지스트 패턴의 나머지 부분(650)의 일부, 제2 포토 레지스트 패턴(660)의 일부, 하부 패턴(145) 및 제1 마스크 패턴(115)을 포함하는 마스크 패턴(670)이 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 마스크 패턴(670)은 하부 패턴(145) 및 제1 마스크 패턴(115)만을 포함할 수 있다. 또한, 또 다른 몇몇 실시예에서, 마스크 패턴(670)은 제1 마스크 패턴(115)만을 포함할 수 있다.
도 25를 참조하면, 제1 포토 레지스트 패턴의 나머지 부분(650), 제2 포토 레지스트 패턴(660), 하부 패턴(145) 및 제1 마스크 패턴(115)을 포함하는 마스크 패턴(670)을 마스크로 이용하여 기판(100)의 적어도 일부가 식각될 수 있다. 이러한 패터닝 공정을 통해, 기판(100)에 미세 패턴이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
P: 플라즈마 처리 공정
110: 제1 마스크층 115: 제1 마스크 패턴
120: 제2 마스크층 125: 제2 마스크 패턴
130: 제3 마스크층 135: 제3 마스크 패턴
140: 하부층 145: 하부 패턴
150: 제1 포토 레지스트 패턴 160: 제2 포토 레지스트 패턴
170: 마스크 패턴
110: 제1 마스크층 115: 제1 마스크 패턴
120: 제2 마스크층 125: 제2 마스크 패턴
130: 제3 마스크층 135: 제3 마스크 패턴
140: 하부층 145: 하부 패턴
150: 제1 포토 레지스트 패턴 160: 제2 포토 레지스트 패턴
170: 마스크 패턴
Claims (20)
- 기판 상에 제1 마스크층을 형성하고,
상기 제1 마스크층 상에 하부층을 형성하고,
상기 하부층 상에 주석(Sn)을 포함하는 제1 포토 레지스트 패턴을 형성하고,
플루오르(F) 원소를 이용한 플라즈마 처리 공정을 통해, 상기 제1 포토 레지스트 패턴의 적어도 일부를 플루오르화 주석을 포함하는 제2 포토 레지스트 패턴으로 변환시키고,
상기 제2 포토 레지스트 패턴을 마스크로 이용하여 상기 하부층을 식각하여 하부 패턴을 형성하고,
상기 제1 마스크층을 식각하여 제1 마스크 패턴을 형성하고,
상기 제1 마스크 패턴을 포함하는 마스크 패턴을 마스크로 이용하여 상기 기판의 적어도 일부를 식각하는 것을 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 제1 마스크층 상에 상기 하부층을 형성하는 것은,
상기 제1 마스크층 상에 제2 마스크층을 형성하고,
상기 제2 마스크층 상에 상기 하부층이 형성되는 것을 더 포함하는 반도체 장치의 제조 방법. - 제 2항에 있어서,
상기 제1 마스크층 상에 상기 하부층을 형성하는 것은,
상기 제2 마스크층 상에 제3 마스크층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법. - 제 2항에 있어서,
상기 마스크 패턴은 상기 제2 마스크층이 식각되어 형성된 제2 마스크 패턴을 더 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 마스크 패턴은 상기 하부 패턴을 더 포함하는 반도체 장치의 제조 방법. - 제 5항에 있어서,
상기 마스크 패턴은 상기 제2 포토 레지스트 패턴의 적어도 일부를 더 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 제2 포토 레지스트 패턴을 형성하는 것은,
상기 제1 포토 레지스트 패턴이 제2 포토 레지스트 패턴으로 전체적으로 변환되는 것을 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 제2 포토 레지스트 패턴을 형성하는 것은,
상기 제1 포토 레지스트 패턴의 상면 및 측벽이 상기 제2 포토 레지스트 패턴으로 변환되고, 변환되지 않은 상기 제1 포토 레지스트 패턴의 나머지 부분은 상기 제2 포토 레지스트 패턴에 의해 둘러싸이는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 제1 포토 레지스트 패턴의 수직 방향의 높이는 10nm 내지 50nm 인 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 제1 포토 레지스트 패턴은 극자외선(EUV)을 이용한 리소그래피 공정을 통해 형성된 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 제2 포토 레지스트 패턴이 형성된 후에, 상기 제2 포토 레지스트 패턴의 상면 및 측벽 각각과 접하는 추가적인 층이 형성되지 않는 반도체 장치의 제조 방법. - 기판 상에 제1 마스크층을 형성하고,
상기 제1 마스크층 상에 제2 마스크층을 형성하고,
상기 제2 마스크층 상에 하부층을 형성하고,
상기 하부층 상에 주석(Sn)을 포함하는 제1 포토 레지스트 패턴을 형성하고,
플루오르(F) 원소를 이용한 플라즈마 처리 공정을 통해, 상기 제1 포토 레지스트 패턴의 적어도 일부를 플루오르화 주석을 포함하는 제2 포토 레지스트 패턴으로 변환시키고,
상기 제2 포토 레지스트 패턴을 마스크로 이용하여 상기 하부층을 식각하여 하부 패턴을 형성하고,
상기 하부 패턴을 마스크로 이용하여 상기 제2 마스크층을 식각하여 제2 마스크 패턴을 형성하고,
상기 제2 마스크 패턴을 마스크로 이용하여 상기 제1 마스크층을 식각하여 제1 마스크 패턴을 형성하고,
상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 포함하는 마스크 패턴을 이용하여 상기 기판의 적어도 일부를 식각하는 것을 포함하는 반도체 장치의 제조 방법. - 제 12항에 있어서,
상기 제2 마스크층 상에 상기 하부층을 형성하는 것은,
상기 제2 마스크층 상에 제3 마스크층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법. - 제 13항에 있어서,
상기 제2 마스크 패턴을 형성하는 것은,
상기 제2 포토 레지스트 패턴 및 상기 하부 패턴을 마스크로 이용하여 상기 제3 마스크층을 식각하여 제3 마스크 패턴을 형성하고,
상기 제2 포토 레지스트 패턴의 적어도 일부, 상기 하부 패턴 및 상기 제3 마스크 패턴을 마스크로 이용하여 상기 제2 마스크층을 식각하는 것을 포함하는 반도체 장치의 제조 방법. - 제 14항에 있어서,
상기 제1 마스크 패턴을 형성하는 것은,
상기 제3 마스크 패턴의 적어도 일부 및 상기 제2 마스크 패턴을 마스크로 이용하여 상기 제1 마스크층을 식각하는 것을 포함하는 반도체 장치의 제조 방법. - 제 12항에 있어서,
상기 제2 포토 레지스트 패턴을 형성하는 것은,
상기 제1 포토 레지스트 패턴이 제2 포토 레지스트 패턴으로 전체적으로 변환되는 것을 포함하는 반도체 장치의 제조 방법. - 제 12항에 있어서,
상기 제2 포토 레지스트 패턴을 형성하는 것은,
상기 제1 포토 레지스트 패턴의 상면 및 측벽이 상기 제2 포토 레지스트 패턴으로 변환되고, 변환되지 않은 상기 제1 포토 레지스트 패턴의 나머지 부분은 상기 제2 포토 레지스트 패턴에 의해 둘러싸이는 반도체 장치의 제조 방법. - 제 12항에 있어서,
상기 제1 마스크 패턴을 형성하는 것은,
상기 제2 포토 레지스트 패턴의 적어도 일부, 상기 하부 패턴 및 상기 제2 마스크 패턴을 마스크로 이용하여 상기 제1 마스크층을 식각하는 것을 포함하는 반도체 장치의 제조 방법. - 기판 상에 제1 마스크층을 형성하고,
상기 제1 마스크층 상에 하부층을 형성하고,
극자외선(EUV)을 이용한 리소그래피 공정을 통해, 상기 하부층 상에 주석(Sn)을 포함하는 제1 포토 레지스트 패턴을 형성하고,
플루오르(F) 원소를 이용한 플라즈마 처리 공정을 통해, 상기 제1 포토 레지스트 패턴을 전체적으로 플루오르화 주석을 포함하는 제2 포토 레지스트 패턴으로 변환시키고,
상기 제2 포토 레지스트 패턴을 마스크로 이용하여 상기 하부층을 식각하여 하부 패턴을 형성하고,
상기 제1 마스크층을 식각하여 제1 마스크 패턴을 형성하고,
상기 제1 마스크 패턴을 포함하는 마스크 패턴을 마스크로 이용하여 상기 기판의 적어도 일부를 식각하는 것을 포함하되,
상기 제2 포토 레지스트 패턴이 형성된 후에, 상기 제2 포토 레지스트 패턴의 상면 및 측벽 각각과 접하는 추가적인 층이 형성되지 않는 반도체 장치의 제조 방법. - 제 19항에 있어서,
상기 제1 마스크층 상에 상기 하부층을 형성하는 것은,
상기 제1 마스크층 상에 제2 마스크층을 형성하고,
상기 제2 마스크층 상에 상기 하부층이 형성되는 것을 더 포함하는 반도체 장치의 제조 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210059862A KR20220152671A (ko) | 2021-05-10 | 2021-05-10 | 반도체 장치의 제조 방법 |
US17/532,163 US20220359200A1 (en) | 2021-05-10 | 2021-11-22 | Methods for fabricating semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210059862A KR20220152671A (ko) | 2021-05-10 | 2021-05-10 | 반도체 장치의 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20220152671A true KR20220152671A (ko) | 2022-11-17 |
Family
ID=83901528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020210059862A KR20220152671A (ko) | 2021-05-10 | 2021-05-10 | 반도체 장치의 제조 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20220359200A1 (ko) |
KR (1) | KR20220152671A (ko) |
-
2021
- 2021-05-10 KR KR1020210059862A patent/KR20220152671A/ko active Search and Examination
- 2021-11-22 US US17/532,163 patent/US20220359200A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20220359200A1 (en) | 2022-11-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7235478B2 (en) | Polymer spacer formation | |
JP5122106B2 (ja) | 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法 | |
KR101164897B1 (ko) | 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법 | |
US7067435B2 (en) | Method for etch-stop layer etching during damascene dielectric etching with low polymerization | |
US20230170218A1 (en) | Directional Deposition for Semiconductor Fabrication | |
JPS6365625A (ja) | エッチング方法 | |
CN112262227B (zh) | 正形碳膜沉积 | |
US20040192062A1 (en) | Process to pattern thick TiW metal layers using uniform and selective etching | |
KR100464430B1 (ko) | 하드 마스크를 이용한 알루미늄막 식각 방법 및 반도체소자의 배선 형성 방법 | |
US9230812B2 (en) | Method for forming semiconductor structure having opening | |
JP2639369B2 (ja) | 半導体装置の製造方法 | |
KR20220152671A (ko) | 반도체 장치의 제조 방법 | |
CN103050396B (zh) | 多层介质刻蚀方法 | |
KR19990063182A (ko) | 에칭방법 | |
JP2012174976A (ja) | パターンの形成方法 | |
US9728421B2 (en) | High aspect ratio patterning of hard mask materials by organic soft masks | |
US10937659B2 (en) | Method of anisotropically etching adjacent lines with multi-color selectivity | |
US6794294B1 (en) | Etch process that resists notching at electrode bottom | |
JP2006032721A (ja) | 半導体装置の製造方法 | |
KR20000045442A (ko) | 반도체소자의 콘택 형성방법 | |
KR20070000719A (ko) | 반도체 소자의 비트라인콘택 형성방법 | |
US20230077092A1 (en) | Method of fabricating semiconductor device and patterning semiconductor structure | |
JPH07135198A (ja) | エッチング方法 | |
CN116995032A (zh) | 半导体结构的形成方法 | |
JP2000223476A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination |