KR101263666B1 - 반도체 장치의 콘택홀 형성방법 - Google Patents

반도체 장치의 콘택홀 형성방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치의 콘택홀 형성방법은 절연막이 형성된 반도체 기판상에 마스크 패턴을 형성하는 제1단계; 상기 마스크의 벽면 및 상부에 불화탄소 함유 플라즈마를 이용하여 제1 보호막을 증착하는 제2단계; 상기 제1 보호막을 식각 마스크로 하여 불화탄소 함유 플라즈마를 이용하여 상기 절연막을 식각하여 콘택홀을 형성하는 제3단계; 및 상기 제1보호막과 콘택홀 벽에 불화탄소 함유 플라즈마를 이용하여 제2 보호막을 증착하는 제4단계를 포함하고, 상기 제1단계의 마스크 패턴은 무정형탄소막(amorphous carbon layer, ACL) 이며, 상기 제3단계와 상기 제4단계는 순차적으로 2회 이상 반복하는 것을 특징으로 한다.

Description

반도체 장치의 콘택홀 형성방법 {METHOD FOR FABRICATING CONTACT HOLE FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 콘택홀 형성방법에 관한 것이다. 보다 구체적으로 본 발명은 콘택홀 직경을 수십나노미터로 최소화할 수 있고, 종횡비가 높은 콘택홀 형성방법에 관한 것이다.
반도체 장치의 제조 공정이 복잡해지고 집적도가 증가함에 따라서 기판 상에 형성되는 개별 반도체 소자들이 더욱 미세한 패턴으로 형성되어야 한다. 특히 층간절연막을 사이에 두고 형성되는 도전성 물질층들을 연결하기 위해서 형성해야 하는 비어홀이나 기판의 일부영역을 노출시켜야 하는 콘택홀 등의 폭을 더욱 감소시킬 것을 필요로 한다. 이를 위해 100 nm이하의 선폭, 높은 종횡비(aspect ratio), 높은 비등방성(anisotropy)의 패턴 제조를 위한 식각 기술을 요구하고 있다. 100nm 이하의 선폭을 갖는 콘택홀을 식각하기 위해서는 식각 보호막으로 사용되는 마스크의 선폭을 정교하게 조절해야 한다. 그러나 마스크의 패터닝에 널리 사용되는 광학적 lithography는 물리적인 한계가 있으며, 이로 인해 100 nm이하의 패터닝에는 적용이 불가능하다는 단점이 있다.
이러한 단점을 개선하기 위해 이중패턴기술, 다중층을 갖는 포토레지스트 증착, 폴리 실리콘 마스크를 이용한 식각 방법, EUV를 이용한 PR 패터닝 등과 같은 공정이 개발되고 있다. 그러나 이러한 공정들은 공정이 복잡하며 공정비용이 높을 뿐만 아니라, 종횡비(aspect ratio)가 충분하지 않으며, 특히 마스크 상단부의 직경은 증가하는 반면 식각 깊이가 깊어질수록 홀이 좁아지는 narrowing 현상이 발생하는 문제가 있다.
따라서 복잡한 공정이나 새로운 설비를 적용하지 않고도 광학적 lithography을 사용하면서 수십 나노미터 수준의 직경을 갖고 높은 종횡비(aspect ratio), 높은 비등방성(anisotropy) 과 narrowing 현상을 개선할 수 있는 콘택홀 형성방법에 대한 개발이 필요한 실정이다.
본 발명의 하나의 목적은 콘택홀 식각이 진행되는 동안 콘택홀 직경이 식각전 마스크 직경보다 증가하는 현상을 제어할 수 있는 콘택홀 형성방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 증착시간을 조절함으로써 콘택홀의 직경을 조절할 수 있는 콘택홀 형성방법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 복잡한 공정이나 새로운 설비를 적용하지 않고도 광학적 lithography을 사용하면서 100 nm이하의 선폭, 높은 종횡비(aspect ratio) 및높은 비등방성(anisotropy)을 갖는 콘택홀 형성방법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 narrowing 현상이 개선된 콘택홀 형성방법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 반도체 소자의 집적도 및 신뢰성을 향상시킬 수 있는 콘택홀 형성방법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 장비의존도가 높지 않고 기존의 플라즈마 식각을 이용하여 공정비용을 감소할 수 있는 콘택홀 형성방법을 제공하기 위한 것이다.
본 발명의 하나의 관점은 반도체 장치의 콘택홀 형성방법에 관한 것이다. 상기 방법은 절연막이 형성된 반도체 기판상에 마스크 패턴을 형성하는 제1단계; 상기 마스크의 벽면 및 상부에 불화탄소 함유 플라즈마를 이용하여 제1 보호막을 증착하는 제2단계; 상기 제1 보호막을 식각 마스크로 하여 불화탄소 함유 플라즈마를 이용하여 상기 절연막을 식각하여 콘택홀을 형성하는 제3단계; 및 상기 제1보호막과 콘택홀 벽에 불화탄소 함유 플라즈마를 이용하여 제2 보호막을 증착하는 제4단계; 를 포함하고, 상기 제1단계의 마스크 패턴은 무정형탄소막(amorphous carbon layer, ACL) 이며, 상기 제3단계와 상기 제4단계는 순차적으로 2회 이상 반복하는 것을 특징으로 한다.
구체예에서 상기 제3단계와 상기 제4단계는 순차적으로 10회~50회 반복할 수 있다.
구체예에서 상기 불화탄소 함유 플라즈마는 유도결합플라즈마(ICP)일 수 있다.
구체예에서, 상기 불화탄소 함유 플라즈마는 플라즈마 밀도가 1011 내지 1012/cm3 일 수 있다.
구체예에서, 상기 제2단계, 상기 제3단계 및 상기 제4단계에서 플라즈마 바이어스 전압을 각각 V2, V3 및 V4라고 할 때 V3 < V2 < V4일 수 있다.
구체예에서, 상기 제2단계, 상기 제3단계 및 상기 제4단계에서 불화탄소 함유 플라즈마에 사용되는 가스는 Cx Fy 계, CaHbFc 계 또는 이들의 조합일 수 있다.
구체예에서, 상기 제3단계에서 불화탄소 함유 플라즈마에 사용되는 가스는 산소를 더 포함할 수 있다.
본 발명은 복잡한 공정이나 새로운 설비를 적용하지 않고도 광학적 lithography을 사용하면서 100 nm이하의 선폭, 높은 종횡비(aspect ratio) 및 높은 비등방성(anisotropy)을 가지며, narrowing 현상이 개선된 콘택홀 형성방법을 제공하는 발명의 효과를 갖는다.
제1도는 본 발명의 하나의 구체예에 따른 콘택홀 형성방법의 공정도이다.
제2도는 본 발명의 하나의 구체예에 따른 콘택홀을 형성하는 과정을 도시한 단면도이다.
제3도 (a)는 실시예 1에서 ACL 마스크 의 SEM 사진이며, (b)는 실시예 1에서 제조된 콘택홀의 SEM 사진이다.
제4도는 비교예 1에서 제조된 콘택홀의 SEM 사진이다.
제5도는 비교예 2에서 제조된 콘택홀의 SEM 사진이다.
제6도는 비교예 3에서 제조된 콘택홀의 SEM 사진이다.
이하, 본 발명의 구체예를 상세히 설명하기로 한다. 다만, 이는 예시로서 제시되는 것으로, 이에 의해 본 발명이 제한되지는 않으며 본 발명은 후술할 청구항의 범주에 의해 정의될 뿐이다. 또한 도면에서 발명을 구성하는 구성요소들의 크기는 명세서의 명확성을 위하여 과장되어 기술된 것일 뿐, 그에 제한되는 것은 아니다.
도 1은 본 발명의 하나의 구체예에 따른 콘택홀 형성방법의 공정도이다.
S1 단계에서는 절연막이 형성된 반도체 기판상에 무정형탄소막(amorphous carbon layer, ACL) 마스크 패턴을 형성하고, S2 단계에서는 상기 마스크의 벽면 및 상부에 불화탄소 함유 플라즈마를 이용하여 제1 보호막을 증착한다. 이후, S3 단계에서는 상기 제1 보호막을 식각 마스크로 하여 불화탄소 함유 플라즈마를 이용하여 상기 절연막을 식각하여 콘택홀을 형성하고, S4 단계에서는 상기 제1보호막과 콘택홀 벽에 불화탄소 함유 플라즈마를 이용하여 제2 보호막을 증착한다. 상기 S3 및 S4 단계를 반복 수행한다. 구체예에서 상기 S3와 상기 S4단계는 순차적으로 2회 이상 반복할 수 있다. 바람직하게는, 상기 S3와 상기 S4단계는 순차적으로 10회~50회 반복할 수 있다. 이와 같이 상기 S3와 상기 S4단계를 반복 수행함으로서, 100 nm이하의 선폭과 높은 종횡비(aspect ratio)를 갖는 콘택홀을 형성할 수 있다.
도 2는 본 발명의 하나의 구체예에 따른 콘택홀을 형성하는 과정을 도시한 단면도이다.
도 2(a)에 도시된 바와 같이, 기판(10) 상에 피식각층인 절연막(20)을 형성한다. 상기 절연막(20)은 산화막으로 형성할 수 있다. 이후 상기 절연막(20)상에 무정형탄소막(ACL)으로 이루어진 마스크 패턴(30)을 형성한다.
본 발명에서는 마스크 패턴으로 종래의 포토레지스트가 아니라 무정형탄소막(ACL)을 적용한다. 이와 같이 ACL 마스크를 적용함으로서, 식각 깊이에 따른 콘택홀의 직경(w2a) 변화를 최소화되어 narrowing 현상을 개선할 수 있는 것이다.
상기 콘택홀을 정의하는 ACL 마스크 패턴은 통상의 공지된 방법으로 수행할 수 있다.
다음으로 도 2(b)에 도시된 바와 같이, 상기 ACL 마스크(30)의 벽면 및 상부에 불화탄소 함유 플라즈마를 이용하여 제1 보호막(40)을 증착한다.
상기 불화탄소 함유 플라즈마에 사용되는 가스는 Cx Fy 계, CaHbFc 계 또는 이들의 조합을 포함할 수 있다. 이와 같이 불화탄소계 가스를 적용함으로서, 식각 저항력이 우수하고 콘택홀 직경조절이 용이하며, 100 nm이하의 선폭이 가능한 콘택홀을 형성할 수 있는 것이다. 구체예에서는 불화탄소계 가스와 Ar, He, Xe 및 Kr 등의 비활성가스를 혼합하여 적용될 수 있다. 예를 들면 상기 비활성 가스는 60 내지 80 부피%로 포함될 수 있다.
또한, 상기 불화탄소 함유 플라즈마는 바람직하게는 유도결합플라즈마(ICP)를 적용한다. 이와 같이 유도결합플라즈마(ICP)를 적용함으로서, 직진성을 유도하고 높은 비등방성 식각이 가능한 것이다.
바람직하게는, 상기 불화탄소 함유 플라즈마는 플라즈마 밀도가 1011 내지 1012/cm3 일 수 있다. 상기 범위에서 이방성이 우수하다.
이 경우, 마스크 벽면과 상부에 증착되는 보호막의 단차 덮음률(step coverage)를 증가시키기 위해 bias power를 인가하여 바닥면의 증착은 최소화하고 벽면과 상부의 증착은 최대화한다. 예를 들면, 소스파워(source power)는 80~250 W, 바람직하게는 100~200 W로 한다. 바이어스(bias) 전압은 -300 내지 -500 V, 바람직하게는 -350 내지 -450V이다. 압력은 10 내지 30 mTorr, 바람직하게는 15 내지 28 mTorr이다. 상기 범위에서 바닥면의 증착은 최소화하고 벽면과 상부의 증착은 최대화할 수 있다.
상기 불화탄소 함유 플라즈마를 이용하여 증착된 제1 보호막(40)은 후 공정인 식각공정에서 마스크로 사용된다.
다음에 도 2(c)에 도시된 바와 같이, 상기 제1 보호막(40)을 식각 마스크로 하여 불화탄소 함유 플라즈마를 이용하여 상기 절연막(20)을 식각하여 콘택홀을 형성한다. 이 경우 제1 보호막(40)이 마스크와 같이 보호막 역할을 하기 때문에 식각된 콘택홀의 직경(w2c)은 식각 전 마스크의 직경(w2a)보다 감소되어 있다. 상기 식각은 마스크 상부의 faceting 을 최소화하여 식각한다. 이를 위해 faceting에 기여하는 활성라디칼의 양을 조절하여 식각하는 것이 바람직하다. 상기 활성라디칼의 양의 조절은 낮은 source power 및 낮은 공정압력 하에서 첨가 가스의 유량을 조절하여 달성될 수 있다. 예를 들면 소스파워는 50 내지 120 W, 바람직하게는 70 내지 90W이다. 바이어스 전압은 -1350 내지 -850, 바람직하게는 -1250 내지 -1000 V일 수 있다. 또한, 압력은 1 내지 15 mTorr, 바람직하게는 3 내지 12 mTorr 일 수 있다. 가스유량은 총 20 내지 50 sccm일 수 있다. 상기 범위에서 마스크 상부의 faceting 을 최소화할 수 있다.
이때 상기 불화탄소 함유 플라즈마는 산소를 더 포함할 수 있다. 예를 들면 상기 산소눈 혼합가스중 20 부피%이하, 바람직하게는 1 내지 15 부피 %로 포함될 수 있다.
또한 Ar, He, Xe 및 Kr 등의 비활성가스도 혼합하여 적용될 수 있다. 예를 들면 상기 비활성 가스는 60 내지 80 부피%로 포함될 수 있다.
이후, 도 2(d)에 도시된 바와 같이, 상기 제1보호막(40)과 콘택홀 벽에 불화탄소 함유 플라즈마를 이용하여 제2 보호막(41)을 증착한다. 이 경우도 콘택홀 바닥면에 증착되는 양은 최소화 하면서 마스크 벽면 및 상부에만 증착이 진행될 수 있도록 증착시간 조절하여 진행한다. 예를 들면 소스파워는 80~250 W, 바람직하게는 100~200 W로 한다. 바이어스 전압은 -10 내지 10, 바람직하게는 -5 내지 -5 V일 수 있다. 또한, 압력은 10 내지 30 mTorr, 바람직하게는 15 내지 28 mTorr 일 수 있다. 상기 범위에서 콘택홀 바닥면에 증착되는 양은 최소화 하면서 마스크 벽면 및 상부에만 증착될 수 있다.
한 구체예에서, 상기 제2단계, 상기 제3단계 및 상기 제4단계에서 플라즈마 바이어스 전압을 각각 V2, V3 및 V4라고 할 때 V3 < V2 < V4일 수 있다.
또한 상기 식각단계와 제2 보호막(41)을 증착하는 단계는 순차적으로 반복하여 수행할 수 있다. 이와 같이 순환식각함으로서, 마스크의 선택비를 높일 수 있다.
예를 들면 상기 순환공정은 10회~50회, 바람직하게는 12 내지 30회 수행할 수 있다.
이하, 본 발명의 바람직한 실시예를 통해 본 발명의 구성 및 작용을 더욱 상세히 설명하기로 한다. 다만, 이는 본 발명의 바람직한 예시로 제시된 것이며 어떠한 의미로도 이에 의해 본 발명이 제한되는 것으로 해석될 수는 없다.
여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략하기로 한다.
실시예 1
반도체 기판상에 실리콘 산화막을 2 ㎛을 도포하고, 상기 실리콘 산화막에 콘택홀을 정의하는 무정형탄소막(ACL) 패턴을 형성하였다. ACL 마스크 의 SEM 사진은 도 3 (a)에 나타내었다. 이때 콘택홀 직경(w1)은 70 nm 이고 두께는 553 nm이었다. 다음에 불화탄소 함유 플라즈마(소스파워(source power): 150 W, 바이어스(bias) 전압: -400 V, 압력: 25 mTorr, 가스유량: C4F6/CH2F2/Ar=6/3/31sccm(총 40sccm), 온도: 5 ℃, 반응시간: 7초)를 이용하여 상기 마스크의 벽면 및 상부에 제1 보호막을 증착하였다. 이후, 상기 제1 보호막을 식각 마스크로 하여 불화탄소 함유 플라즈마(소스파워: 80 W, 바이어스 전압: -1150 V, 압력: 10 mTorr, 가스유량: C4F6/CH2F2/Ar/O2=6/1/28/5sccm(총 40sccm), 온도: 5℃, 반응시간: 40초)를 이용하여 상기 절연막을 식각하여 콘택홀을 형성하였다. 다음에 불화탄소 함유 플라즈마(소스파워: 150 W, 바이어스 전압: 0 V, 압력: 25 mTorr, 가스유량: C4F6/CH2F2/Ar=6/1/28sccm(총 35sccm), 온도: 5℃, 반응시간: 5초)를 이용하여 상기 제1보호막과 콘택홀 벽에 제2 보호막을 증착하였다. 이후 상기 증착과 제2보호막 형성의 순환공정은 16회 반복하였다. 제조된 콘택홀의 SEM 사진은 도 3 (b)에 나타내었다. 수치 단위는 nm 이다.
비교예 1
마스크 패턴을 ACL이 아닌 포토레지스트를 적용한 것을 제외하고는 상기 실시예 1과 동일하게 수행하였다. 제조된 콘택홀의 SEM 사진은 도 4에 나타내었다. 수치 단위는 nm 이다. 마스크 상단부의 직경은 증가하고, 식각 깊이가 깊어질수록 홀이 좁아지는 narrowing 현상이 발생한 것을 알 수 있다.
비교예 2
증착과 제2보호막 형성의 순환공정을 반복하지 않은 것을 제외하고는 상기 실시예 1과 동일하게 수행하였다. 제조된 콘택홀의 SEM 사진은 도 5에 나타내었다. 수치 단위는 nm 이다. 도 5에 나타난 바와 같이 컨택홀 상단 부분의 직경이 넓고 벌어지는 bowing 현상이 발생한 것으로 관측되었다.
비교예 3
증착과 제2보호막 형성의 순환공정을 반복하지 않은 것을 제외하고는 상기 비교예 1과 동일하게 수행하였다. 제조된 콘택홀의 SEM 사진은 도 6에 나타내었다. 수치 단위는 nm 이다. 마스크 상단의 직경 및 홀의 직경이 비교예 1보다 현저히 넓은 것을 알 수 있다.
10 : 기판 20: 절연막
30 : ACL 마스크 40 : 제1보호막
41: 제2 보호막

Claims (7)

  1. 절연막이 형성된 반도체 기판상에 마스크 패턴을 형성하는 제1단계;
    상기 마스크의 벽면 및 상부에 불화탄소 함유 플라즈마를 이용하여 제1 보호막을 증착하는 제2단계;
    상기 제1 보호막을 식각 마스크로 하여 불화탄소 함유 플라즈마를 이용하여 상기 절연막을 식각하여 콘택홀을 형성하는 제3단계; 및
    상기 제1보호막과 콘택홀 벽에 불화탄소 함유 플라즈마를 이용하여 제2 보호막을 증착하는 제4단계;
    를 포함하고, 상기 제1단계의 마스크 패턴은 무정형탄소막(amorphous carbon layer, ACL) 이며, 상기 제3단계와 상기 제4단계는 순차적으로 2회 이상 반복하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 제3단계와 상기 제4단계는 순차적으로 10회 내지 50회 반복하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  3. 제1항에 있어서, 상기 불화탄소 함유 플라즈마는 유도결합플라즈마(ICP)인 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  4. 제1항에 있어서, 상기 불화탄소 함유 플라즈마는 플라즈마 밀도가 1011 내지 1012/cm3 인 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  5. 제1항에 있어서, 상기 제2단계, 상기 제3단계 및 상기 제4단계에서 플라즈마 바이어스 전압을 각각 V2, V3 및 V4라고 할 때 V3 < V2 < V4인 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  6. 제1항에 있어서, 상기 제2단계, 상기 제3단계 및 상기 제4단계에서 불화탄소 함유 플라즈마에 사용되는 가스는 Cx Fy 계, CaHbFc 계 또는 이들의 조합인 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
  7. 제1항에 있어서, 상기 제3단계에서 불화탄소 함유 플라즈마에 사용되는 가스는 산소를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
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Citations (1)

* Cited by examiner, † Cited by third party
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135478A (ja) * 2007-11-02 2009-06-18 Applied Materials Inc 基板上に高アスペクト比の特徴部を形成する方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539172B1 (ko) * 2014-01-20 2015-07-24 아주대학교산학협력단 플라즈마 식각을 이용한 원뿔형 나노 구조물 형성 방법 및 원뿔형 나노 구조물

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