KR20110028316A - 전계 효과 반도체 장치 및 그 제조 방법 - Google Patents

전계 효과 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

IGFET(20)의 반도체 기본체(21)는, 드레인 영역(34 및 35)과, P형의 제1 바디 영역(36)과, P-형의 제2 바디 영역(37)과, N형의 제1 소스 영역(38)과, N+형의 제2 소스 영역(39)을 가지며, IGFET 셀을 구성하는 복수의 쌍의 트렌치(31)를 더 가진다. 트렌치(31) 내에 게이트 절연막(25)과 게이트 전극(24)이 배치되고 있다. 소스 전극(23)은 제2 바디 영역(37)에 쇼트키 접촉하고 있다. 제2 드레인 영역(35)과 제1 바디 영역(36)의 PN 접합(43)은 반도체 기본체의 일방의 주면에 노출하고 있다. 트렌치(31)의 외측에도 제1 바디 영역(36)과, 제2 바디 영역(37)과, 제1 소스 영역(38)이 설치되고, N형의 보호 반도체 영역(40)이 설치되고 있다. 트렌치(31)는 IGFET의 소형화 및 낮은 온 저항화에 기여하고 있다. 트렌치(31)보다도 외측에서의 제2 바디 영역(3)과 소스 전극(23)의 사이의 접촉 면적의 저감에 의해 IGFET의 역내압 향상이 도모되고 있다.

Description

전계 효과 반도체 장치 및 그 제조 방법{FIELD EFFECT SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 역방향 전압이 인가되었을 때의 도통을 저지하기 위한 쇼트키 접합을 수반하는 IGFET(절연 게이트 전계 효과 트랜지스터), 또는 이에 유사한 전계 효과 반도체 장치 및 그 제조 방법에 관한 것이다.
전류 용량의 큰 IGFET는 전기 회로의 스위치 등으로서 사용된다. 전형적인 IGFET의 소스 전극은 소스 영역에 오믹 접촉하는 동시에 바디 영역(베이스 영역)에도 오믹 접촉한다. 따라서, 드레인 전극과 소스 전극의 사이에 바디 영역의 채널을 통과하는 전류 통로 외에 드레인 영역과 바디 영역의 사이의 PN 접합에 기초하는 기생 다이오드 또는 바디 다이오드 또는 내장 다이오드를 통과하는 전류 통로가 생긴다. IGFET가 N 채널형인 경우에는, 드레인 전극의 전위가 소스 전극의 전위보다도 높을 때에 상기 기생 다이오드는 역바이어스 상태로 되어, 여기를 통과하는 전류 통로가 형성되지 않는다. 그러나, IGFET가 사용되는 전기 회로의 요구로 드레인 전극의 전위가 소스 전극의 전위보다도 낮아지는 일이 있다. 이 경우에는 기생 다이오드가 순 바이어스 상태로 되어, 여기를 전류가 흐른다. 이러한 IGFET를 인버터 회로(DC-AC 변환 회로)의 스위치로서 사용하면, 기생 다이오드를 통해서 회생 전류를 흘릴 수 있으므로 좋은 상황이다.
그러나, 기생 다이오드를 통과하는 전류의 저지를 요구하는 전기 회로도 있다. 이 요구에 따르기 위해서 기생 다이오드의 극성(방향)과 반대의 극성(방향)을 가지는 외부 다이오드를 IGFET에 직렬로 접속하는 것이 알려져 있다. 이 외부 다이오드는 역류 저지 다이오드로서 기능하기 위해서, 드레인 전극의 전위가 소스 전극의 전위보다도 낮아졌을 때에 IGFET에 전류가 흐르는 것을 저지한다. 그러나, 만약, 외부 다이오드를 IGFET와 동일한 반도체 기판에 형성하면, 반도체 기판의 치수가 필연적으로 커지고, 반도체 장치가 고비용이 된다. 또한, 외부 다이오드를 IGFET와 다른 반도체 기판에 형성하면, IGFET와 외부 다이오드를 조합한 전기 회로가 대형이 되고, 비용이 높아지게 된다. 또한, 외부 다이오드에 IGFET와 동일한 전류가 흐르므로, 여기에서의 전력 손실이 생긴다. 또한, 외부 다이오드를 IGFET에 직렬로 접속했을 경우에는, 드레인 전극의 전위가 소스 전극의 전위보다도 낮을 때, 즉 역방향 전압이 IGFET에 인가되고 있을 때에 IGFET의 전류를 제어하는 것이 불가능하게 된다.
상기의 외부 다이오드에 의해 생기는 문제를 해결하는 것을 목적으로 하여 소스 전극을 바디 영역에 쇼트키 접촉시킨 평면형 구조의 IGFET가 일본특허공개 평7-15009호공보(특허 문헌 1)에 개시되어 있다. 도 1에 특허 문헌 1의 기술 사상에 따르는 평면형 구조의 IGFET가 도시되고, 도 2에 도 1의 IGFET의 등가 회로가 도시된다.
도 1의 평면형 구조의 IGFET는, 실리콘 반도체 기판(1)과, 드레인 전극(2)과, 소스 전극(3)과, 게이트 전극(4)과, 게이트 절연막(5)를 구비하고 있다. 반도체 기본체(1)는, N+형 반도체로 이루어지는 고불순물 농도의 제1 드레인 영역(6)과, N-형 반도체로 이루어지는 저불순물 농도의 제2 드레인 영역(또는 드리프트 영역)(7)과, P형 반도체로 이루어지는 고불순물 농도의 제1 바디 영역(또는 베이스 영역)(8)과, P-형 반도체로 이루어지는 저불순물 농도의 제2 바디 영역(또는 베이스 영역)(9)과, N+형 반도체로 이루어지는 고불순물 농도의 소스 영역(10)으로 이루어지고, 서로 대향하고 있는 제1 및 제2 주면(1a, 1b)을 가진다. 드레인 전극(2)은 제2 주면(1b)에서 제1 드레인 영역(6)에 오믹(저저항) 접촉하고, 소스 전극(3)은 제1 주면(1a)에서 N+형의 소스 영역(10)에 오믹 접촉하는 동시에 P-형의 제2 바디 영역(9)에 쇼트키 접촉하고 있다. 게이트 전극(4)은 게이트 절연막(5)을 통해서 P형의 제1 바디 영역(8) 및 P-형의 제2 바디 영역(9)에 대향하고 있다.
도 1의 드레인 전극(2)의 전위가 소스 전극(3)의 전위보다도 높아지도록 드레인·소스간에 전압을 인가하고, 게이트 전극(4)과 소스 전극(3)의 사이에 IGFET를 온으로 할 수 있는 전압을 인가하면, 도 1에 점선으로 도시된 바와 같이, 제1 바디 영역(8)과 제2 바디 영역(9)의 표면에 N형 채널(11)이 형성되고, 드레인 전극(2), 제1 드레인 영역(6), 제2 드레인 영역(7), 채널(11), N+형 소스 영역(10) 및 소스 전극(3)의 경로에서 드레인 전류가 흐른다.
도 2의 등가 회로에 도시된 바와 같이, 도 1의 IGFET는, FET 스위치(Q1) 외에, 제1 및 제2 PN 접합 다이오드(D1, D2)와 쇼트키 배리어 다이오드(D3)를 가진다. 제1 다이오드(D1)는 N-형의 제2 드레인 영역(7)과 P형의 제1 바디 영역(8)의 사이의 PN 접합에 기초하는 기생(내장) 다이오드이고, 제2 PN 접합 다이오드(D2)는 P-형의 제2 바디 영역(9)과 N+형 소스 영역(10)의 사이의 PN 접합에도 기초하는 기생(내장) 다이오드이다. 쇼트키 배리어 다이오드(D3)는 소스 전극(3)과 P-형의 제2 바디 영역(9)의 사이의 쇼트키 접합에 기초하는 다이오드이다. 제1 PN 접합 다이오드(D1)는 드레인 전극(2)의 전위가 소스 전극(3)의 전위보다도 높을 때에 역바이어스로 되는 극성을 가지고, FET 스위치(Q1)에 대해서 역병렬로 접속되고 있다. 제2 PN 접합 다이오드(D2)는 제1 PN 접합 다이오드(D1)와 반대의 극성을 가지고 제1 PN 접합 다이오드(D1)에 직렬로 접속되고 있다. 쇼트키 배리어 다이오드(D3)를 갖지 않는 종래의 전형적인 IGFET에서는, 쇼트키 배리어 다이오드(D3)의 부분이 단락 상태이므로, 제2 PN 접합 다이오드(D2)는 아무런 기능도 가지지 않아, 등가 회로에 도시되지 않는다. 쇼트키 배리어 다이오드(D3)는 제1 PN 접합 다이오드(D1)와 반대의 극성을 가지고, 제1 PN 접합 다이오드(D1)에 직렬로 접속되고, 제2 PN 접합 다이오드(D2)에 병렬로 접속되고 있다.
도 1 및 도 2의 IGFET에서, 드레인 전극(2)의 전위가 소스 전극(3)의 전위 보다도 높을 때에는 제1 PN 접합 다이오드(D1)가 역바이어스 상태로 되고, 쇼트키 배리어 다이오드(D3)가 순방향 바이어스 상태로 되므로, 전형적인 종래의 IGFET와 같은 동작이 가능하게 된다. 반대로 드레인 전극(2)의 전위가 소스 전극(3)의 전위 보다도 낮을 때에는, 쇼트키 배리어 다이오드(D3) 및 제2 PN 접합 다이오드(D2)가 역바이어스 상태로 되므로, IGFET의 채널(11) 이외의 부분을 흐르는 역방향 전류가 저지된다.
그런데, 도 1의 평면형 구조의 종래의 IGFET는 다음의 문제점을 가진다.
(1) 소스 전극(3)과 P-형의 제2 바디 영역(9)의 사이의 쇼트키 배리어에 기초하는 전위차(약 0.5 V)에 의해 P-형의 제2 바디 영역(9)의 전위가 N+형 소스 영역(10)의 전위보다도 높아진다. 이 때문에, 드레인 전극(2)의 전위가 소스 전극(3)의 전위보다도 높을 때에, N+형 소스 영역(10)으로부터 P-형의 제2 바디 영역(9)에의 전자의 주입이 생긴다. 이 전자의 주입에 기초하여 드레인 전극(2)과 소스 전극(3)의 사이에 흐르는 전류는 누설 전류로 된다. 드레인·소스간의 내압은 누설 전류의 크기에 기초하여 결정되므로, 상기의 누설 전류가 커지면, 드레인·소스간의 내압의 저하를 부른다.
(2) 상기의 누설 전류는, N+형 소스 영역(10)의 제2 바디 영역(9)에 인접하는 부분의 불순물 농도를 낮게 하는 것에 의해 억제된다. N+형 소스 영역(10)은 불순물 확산에 의해 형성되므로, N+형 소스 영역(10)의 N형 불순물 농도는 반도체 기본체(1)의 제1 주면(1a)로부터 제2 주면(1b)으로 향하는 것에 따라 낮아진다. 여기에서, N+형 소스 영역(10)을 깊게 형성하는 것에 의해 N+형 소스 영역(10)의 제2 바디 영역(9)에 인접하는 부분의 불순물 농도를 낮게 하는 것이 고려된다. 그러나, N+형 소스 영역(10)을 깊게 형성하면, 제1 및 제2 바디 영역(8, 9)도 필연적으로 깊게 형성해야 한다. 제1 및 제2 바디 영역(8, 9) 및 소스 영역(10)을 깊게 형성하면, P형 및 N형 불순물의 횡방향으로의 확산이 생겨, 이것 등의 표면적이 필연적으로 커져, 반도체 기판(1)의 면적(칩 면적)이 쇼트키 배리어 다이오드를 갖지 않는 종래의 전형적인 평면형 구조의 IGFET의 면적의 예를 들면 약 1.7배가 되어, 소형화가 불가능하게 된다. 또한, 제1 및 제2 바디 영역(8, 9) 및 소스 영역(10)을 깊게 형성하면, 제2 드레인 영역(7)의 제1 주면(1a)에 노출하는 면으로부터 N+형의 제1 드레인 영역(6)까지의 거리가, 종래의 쇼트키 배리어 다이오드를 갖지 않는 전형적인 평면형 구조의 IGFET의 거리에 비해 예를 들면 약 1.5배가 된다. 이에 의해, 도 1의 쇼트키 배리어 다이오드를 가지는 평면형 구조의 IGFET의 온시에서의 드레인 전극(2)과 소스 전극(3)의 사이의 저항(온 저항)이 종래의 쇼트키 배리어 다이오드를 갖지 않는 전형적인 평면형 구조의 IGFET의 온 저항의 예를 들면 약 4배가 된다. 이 때문에, 도 1에 도시된 구조의 평면형 구조의 IGFET는 실용화되어 있지 않다.
본 출원인은, 미공개의 PCT 출원 PCT/JP2007/73232에서, 상기 문제점을 해결하기 위해서, 쌍을 이루는 트렌치의 안에 쇼트키 배리어 다이오드를 가지는 IGFET 셀을 형성하는 것을 제안했다. 그러나, 이 PCT 출원에는, 소스 전위가 드레인 전위보다도 높은 전압 즉 역방향 전압이 소스 전극과 드레인 전극의 사이에 인가되고 있을 때의 반도체 기본체(기판)의 주변부에서의 내압을 향상시키는 기술이 개시되지 않았다.
일본특허공개 평7-15009호
본 발명의 목적은, 소스 전극이 바디 영역에 쇼트키 접촉하고 있는 형식의 IGFET 또는 이에 유사한 전계 효과 반도체 장치의 온 저항의 저감 및 역방향 전압이 인가되고 있을 때의 내압 향상을 도모하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따르는 전계 효과 반도체 장치는,
(a) 제1 주면과 상기 제1 주면에 대해서 평행하게 연장하는 제2 주면을 가지고, 상기 제1 주면으로부터 상기 제2 주면에 도달하지 않는 깊이를 가지며, 상기 제2 주면으로 향해 연장되는 적어도 한 쌍의 트렌치를 포함하는 반도체 기본체와,
(b) 상기 반도체 기본체의 상기 제2 주면에 노출한 면 및 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치 보다도 외측에 노출한 면을 가지고, 상기 한 쌍의 트렌치에 인접하게 배치된 제1 전도형의 드레인 영역과,
(c) 상기 한 쌍의 트렌치의 상호간에 상기 드레인 영역에 인접하게 배치된 셀 부분, 상기 반도체 기본체의 상기 한 쌍의 트렌치보다도 외측에서 상기 드레인 영역에 인접하게 배치되고 제1 평균 불순물 농도를 가지고 있는 제1 외측 부분과, 상기 제1 외측 부분 보다도 외측에서 상기 드레인 영역에 인접하게 배치되고 상기 제1 평균 불순물 농도보다도 낮은 제2 평균 불순물 농도를 가지고 있는 제2 외측 부분을 포함하는 제2 전도형의 제1 바디 영역과,
(d) 상기 제1 평균 불순물 농도보다도 낮은 평균 불순물 농도를 가지고 상기 한 쌍의 트렌치의 상호간에 상기 제1 바디 영역에 인접하게 배치되고 상기 반도체 기본체의 상기 제1 주면에 노출한 면을 가지는 쇼트키 배리어 다이오드 형성용 셀 부분, 및 상기 제1 평균 불순물 농도보다도 낮은 평균 불순물 농도를 가지고 상기 한 쌍의 트렌치보다도 외측에서 상기 제1 바디 영역에 인접하게 배치되고 상기 반도체 기본체의 상기 제1 주면에 노출한 면을 가지는 쇼트키 배리어 다이오드 형성용 외측 부분을 포함하는 제2 전도형의 제2 바디 영역과,
(e) 상기 한 쌍의 트렌치의 상호간에 상기 제2 바디 영역의 상기 쇼트키 배리어 다이오드 형성용 셀 부분 및 상기 트렌치의 양쪽 모두에 인접하도록 배치되고 상기 반도체 기본체의 상기 일방의 주면에 노출한 면을 가지는 셀 부분, 및 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치 보다도 외측에서 상기 트렌치와 상기 제2 바디 영역의 상기 쇼트키 배리어 다이오드 형성용 외측 부분의 양쪽 모두에 인접하도록 배치되고 상기 반도체 기본체의 상기 일방의 주면에 노출한 면을 가지고 있는 외측 부분을 포함하는 제1 전도형의 소스 영역과,
(f) 상기 제2 바디 영역의 상기 쇼트키 배리어 다이오드 형성용 외측 부분 보다도 외측에 배치되고 상기 쇼트키 배리어 다이오드 형성용 외측 부분에 인접하고 상기 반도체 기본체의 상기 일방의 주면에 노출한 표면을 가지고 있는 제1 전도형의 쇼트키 배리어 다이오드 보호 반도체 영역과,
(g) 상기 반도체 기본체의 상기 제2 주면에서 상기 드레인 영역에 오믹 접촉하고 있는 드레인 전극과,
(h) 상기 반도체 기본체의 상기 제1 주면에서 상기 소스 영역과 상기 쇼트키 배리어 다이오드 보호 반도체 영역의 양쪽 모두에 오믹 접촉하고 상기 제2 바디 영역의 상기 쇼트키 배리어 다이오드 형성용 셀 부분과 상기 쇼트키 배리어 다이오드 형성용 외측 부분과의 양쪽 모두에 쇼트키 접촉하고 있는 소스 전극과,
(i) 상기 트렌치 안에 형성된 게이트 절연막과,
(j) 상기 트렌치 안에 배치되고 상기 게이트 절연막을 통해서 상기 반도체 기본체가 적어도 상기 제1 바디 영역에 대향하고 있는 게이트 전극을 포함한다.
바람직하게는, 상기 드레인 영역은, 상기 드레인 영역은, (a) 상기 반도체 기본체의 상기 제2 주면에 노출하는 면을 가지고 있는 제1 전도형의 제1 드레인 영역과, (b) 상기 제1 드레인 영역과 상기 한 쌍의 트렌치의 양쪽 모두에 인접하게 배치되고 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치 보다도 외측에 노출한 면을 가지고 상기 제1 드레인 영역보다도 낮은 제1 전도형 불순물 농도를 가지고 있는 제2 드레인 영역으로 이루어지고, 상기 반도체 기본체의 상기 트렌치는 상기 제2 드레인 영역에 도달하지만 상기 제1 드레인 전극에 도달하지 않는 깊이를 가지고, 상기 드레인 전극은 상기 제1 드레인 영역에 오믹 접촉하고 있다.
바람직하게는, 상기 제1 바디 영역의 상기 제1 외측 부분은, 상기 제1 외측 부분과 상기 드레인 영역의 사이의 PN 접합이 상기 반도체 기본체의 상기 제1 주면에 대해서 평행하게 연장하도록 형성되고, 상기 제1 바디 영역의 상기 제2 외측 부분은, 상기 제2 외측 부분과 상기 드레인 영역의 사이의 PN 접합과 상기 반도체 기본체의 상기 제1 주면의 사이의 거리가 상기 제1 외측 부분으로부터 멀어짐에 따라 서서히 짧아지도록 형성된다.
바람직하게는, 상기 제2 바디 영역은, 상기 제1 바디 영역과 상기 소스 영역의 사이의 전부에 배치되고, 상기 트렌치에 인접하고, 상기 제1 바디 영역과 상기 보호 반도체 영역의 사이의 전부에 배치되고 있다.
바람직하게는, 상기 제2 바디 영역은, 상기 트렌치에 인접하지 않게 형성되고, 상기 소스 영역은 상기 제1 바디 영역과 상기 제2 바디 영역의 양쪽 모두에 인접하고, 상기 보호 반도체 영역은 상기 제1 바디 영역과 상기 제2 바디 영역의 양쪽 모두에 인접하고 있다.
바람직하게는, 상기 소스 영역의 상기 셀 부분은, 상기 한 쌍의 트렌치의 일방에 인접하는 일방 부분과 상기 한 쌍의 트렌치의 타방에 인접하는 타방 부분으로 분할되고, 상기 제2 바디 영역의 상기 셀 부분은 상기 소스 영역의 상기 셀 부분의 상기 일방 부분과 상기 타방 부분의 사이에 상기 반도체 기본체의 상기 제1 주면에 노출하고 있다.
바람직하게는, 상기 소스 영역의 상기 셀 부분은, 상기 제2 바디 영역과 상기 트렌치의 양쪽 모두에 인접하며 상기 반도체 기본체의 상기 제1 주면에 노출한 면을 가지고 있는 제1 소스 영역과, 상기 제1 소스 영역에 인접하며 상기 제1 소스 영역 보다도 높은 불순물 농도를 가지는 상기 반도체 기본체의 상기 제1 주면에 노출한 면을 가지고 있는 제2 소스 영역으로 이루어진다.
바람직하게는, 상기 소스 전극은 상기 제2 바디 영역의 상기 외측 부분의 복수 개소에 한정적으로 쇼트키 접촉하고 있다.
바람직하게는, 상기 제2 바디 영역의 상기 외측 부분은 복수 개소로 분할되고 있다.
바람직하게는, 상기 제2 바디 영역의 상기 외측 부분에 대한 상기 소스 전극의 쇼트키 접촉 폭(W2)은, 상기 제2 바디 영역의 상기 셀 부분에 대한 상기 소스 전극의 쇼트키 접촉 폭(W1)의 1/10 ~ 10배이다.
바람직하게는, 상기 제2 바디 영역의 상기 외측 부분에 대한 상기 소스 전극의 쇼트키 접촉 폭(W2)은, 0.1μm ~ 20μm이다.
바람직하게는, 상기 제2 바디 영역의 상기 외측 부분에 대한 상기 소스 전극의 쇼트키 접촉 면적은, 상기 제2 바디 영역의 상기 셀 부분에 대한 상기 소스 전극의 쇼트키 접촉 면적의 1/10 ~ 10배이다.
본 발명에 따르는 전계 효과 반도체 장치 제조 방법은,
(a) 서로 대향하는 제1 및 제2 주면을 가지며, 드레인 영역을 얻기 위한 제1 전도형을 가지고 있는 반도체 기본체를 준비하는 공정과,
(b) 상기 반도체 기본체의 상기 제1 주면의 외측 영역을 덮는 마스크를 형성하는 공정과,
(c) 상기 마스크를 사용해 제2 전도형 불순물을 상기 반도체 기본체에 선택적으로 확산시키는 것에 의해 제1 바디 영역을 형성하고, 상기 반도체 기본체에서의 제2 전도형 불순물이 확산되지 않은 부분으로 이루어지는 드레인 영역을 얻는 공정과,
(d) 상기 반도체 기본체의 상기 제1 주면으로부터 상기 제2 주면으로 향해 연장하고, 상기 드레인 영역에 도달하는 깊이를 가지고 있는 적어도 한 쌍의 트렌치를 형성하는 공정과,
(e) 상기 트렌치의 측면으로 게이트 절연막을 형성하는 공정과,
(f) 상기 반도체 기본체의 적어도 상기 제1 바디 영역에 대해서 상기 게이트 절연막을 통해서 대향하고 있는 게이트 전극을 상기 트렌치의 안에 형성하는 공정과,
(g) 상기 트렌치의 형성 전 또는 후에, 상기 반도체 기본체의 상기 제1 주면으로부터 제1 전도형 불순물을 선택적이고 전도형이 반전하지 않는 범위의 농도로 확산시키고, 상기 제1 바디 영역의 평균 불순물 농도 보다도 낮은 평균 불순물 농도를 가지며, 상기 한 쌍의 트렌치의 상호 간에 상기 제1 바디 영역에 인접하여 배치되고 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치의 상호간의 중앙에 노출한 면을 가지는 쇼트키 배리어 다이오드 형성용 셀 부분, 및 상기 제1 바디 영역의 평균 불순물 농도보다도 낮은 평균 불순물 농도를 가지고 상기 한 쌍의 트렌치의 외측에서 상기 제1 바디 영역에 인접하게 배치되고, 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치 보다도 외측에 노출한 면을 가지는 쇼트키 배리어 다이오드 형성용 외측 부분으로 이루어지는 제2 전도형의 제2 바디 영역을 형성하는 공정과,
(h) 상기 트렌치의 형성 전 또는 후에, 상기 반도체 기본체의 상기 제1 주면으로부터 제1 전도형 불순물을 선택적으로 확산시켜, 상기 한 쌍의 트렌치의 상호간에 상기 제2 바디 영역의 상기 셀 부분과 상기 트렌치의 양쪽 모두에 인접하도록 배치되고 상기 반도체 기본체의 상기 일방의 주면에 노출한 면을 가지는 셀 부분, 및 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치 보다도 외측에서 상기 트렌치와 상기 제2 바디 영역의 상기 외주 부분의 양쪽 모두에 인접하도록 배치되고 상기 반도체 기본체의 상기 일방의 주면에 노출한 면을 가지는 외측 부분으로 이루어지는 소스 영역을 형성 공정과,
(i) 상기 소스 영역의 형성과 동시 또는 별도로, 상기 반도체 기본체의 상기 제1 주면으로부터 제1 전도형 불순물을 선택적으로 확산시켜, 상기 소스 영역의 상기 외측 부분보다도 상기 트렌치로부터 멀어진 위치로 상기 제2 바디 영역의 상기 외주 부분에 인접하도록 배치되고 상기 반도체 기본체의 상기 일방의 주면에 노출한 면을 가지는 보호 반도체 영역을 형성하는 공정과,
(j) 상기 반도체 기본체의 상기 제2 주면에 상기 드레인 영역에 대해서 오믹 접촉하고 있는 드레인 전극을 형성하는 공정과,
(k) 상기 반도체 기본체의 상기 제1 주면에, 상기 소스 영역과 상기 보호 반도체 영역의 양쪽 모두에 오믹 접촉하고, 상기 제2 바디 영역에 쇼트키 접촉하고 있는 소스 전극을 형성하는 공정을 포함한다.
본 발명의 전계 효과 반도체 장치는 전술의 PCT 출원과 같이 다음의 (1), (2)의 효과가 있는 외에, 다음의 (3), (4)의 효과를 가진다.
(1) 채널(전류 통로)이 트렌치에 따라 세로 방향으로 형성되고, 쌍을 이루는 트렌치 상호 간에 제한되어 제1 및 제2 바디 영역(베이스 영역)의 셀 부분, 및 소스 영역의 셀 부분이 배치되고 있다. 따라서, IGFET 또는 이에 유사한 전계 효과 반도체 장치의 소형화를 도모할 수 있다.
(2) 쌍을 이루는 트렌치 상호 간에 드레인 영역이 반도체 기본체의 제1 주면에 노출하지 않는 구성이므로, 쌍을 이루는 트렌치 사이에서의 드레인 영역의 두께를 도 1의 종래의 IGFET에 비해 작게 할 수 있어 IGFET 또는 이에 유사한 전계 효과 반도체 장치의 온 저항을 저감할 수 있다. 즉, 본 발명에 의하면, 채널과 드레인 전극의 사이의 거리를 도 1의 종래의 IGFET에 비해 짧게 할 수 있어, 전계 효과 반도체 장치의 온 저항을 저감할 수 있다.
(3) 제1 바디 영역이 드레인 영역 안에 섬 형상으로 형성되어, 이 단부가 반도체 기본체의 제1 주면에 노출하고, 제1 바디 영역과 드레인 영역과의 PN 접합 단부도 반도체 기본체의 제1 주면에 노출한다. 이 때문에, 제1 바디 영역과 드레인 영역의 PN 접합의 노출 단부를 용이하고 양호하게 보호할 수 있어, 전계 효과 반도체 장치의 내압 향상을 도모할 수 있다.
(4) N형의 보호 반도체 영역 및 N형의 소스 영역의 외측 부분이, 제2 바디 영역의 쇼트키 배리어 다이오드 형성용 외측 부분의 가드 링으로서 기능하고, 쇼트키 배리어 다이오드 형성용 외측 부분과 소스 전극으로 형성되는 쇼트키 배리어 다이오드를 역방향 전압으로부터 양호하게 보호할 수 있다.
본 발명의 바람직한 실시예에 의하면, 제2 바디 영역의 외측 부분에 대한 소스 전극의 쇼트키 접촉의 면적 또는 폭이 제한되기 위하여, 드레인 전극과 소스 전극의 사이가 오프로 제어되고, 소스 전극의 전위가 드레인 전극의 전위보다도 높은 역방향 전압이 소스 전극과 드레인 전극과의 사이에 인가되고 있을 때에, 제2 바디 영역의 외측 부분의 쇼트키 접촉면으로부터 방출되는 다수 캐리어(예를 들면 홀)의 양이 억제된다. 이 결과, 역방향 전압이 인가되고 있을 때에의 전계 효과 반도체 장치의 외측 부분의 내압이 높아진다.
도 1은 종래의 IGFET를 나타내는 단면도이다.
도 2는 도 1의 IGFET의 등가 회로도이다.
도 3은 본 발명의 실시예 1에 따르는 IGFET의 일부를, 도 4의 A-A선에 상당하는 부분으로 도시하는 단면도이다.
도 4는 도 3의 반도체 기본체의 제1 주면을 나타내는 평면도이다.
도 5는 도 3의 IGFET의 등가 회로와 그 구동 회로를 나타내는 회로도이다.
도 6은 도 3의 IGFET의 제조 개시시의 반도체 기본체를 나타내는 단면도이다.
도 7은 도 6의 반도체 기본체에 P형의 제1 바디 영역을 형성한 상태를 나타내는 단면도이다.
도 8은 트렌치를 형성한 반도체 기본체를 나타내는 단면도이다.
도 9는 트렌치 안에 게이트 절연막과 게이트 전극을 형성한 반도체 기본체를 나타내는 단면도이다.
도 10은 도 3의 구조의 IGFET에서 제2 바디 영역의 쇼트키 배리어 다이오드 형성용 외측 부분의 쇼트키 접촉면의 폭을 바꾸었을 때의 역방향 전압과 리크 전류와의 관계를 나타내는 특성도이다.
도 11은 도 3의 구조의 IGFET에서 제2 바디 영역의 쇼트키 배리어 다이오드 형성용 외측 부분의 쇼트키 접촉면의 폭과 IGFET의 브레이크 다운 전압의 관계를 나타내는 도면이다.
도 12는 본 발명의 실시예 2의 IGFET의 일부를 나타내는 평면도이다.
도 13은 도 12의 IGFET의 B-B선을 나타내는 단면도이다.
도 14는 본 발명의 실시예 3의 IGFET의 일부를 나타내는 평면도이다.
도 15는 도 14의 IGFET의 C-C선을 나타내는 단면도이다.
도 16은 본 발명의 실시예 4의 IGFET를 나타내는 단면도이다.
도 17은 본 발명의 실시예 5의 IGFET를 나타내는 단면도이다.
도 18은 변형된 패턴의 셀용 트렌치를 가지는 반도체 기본체를 나타내는 평면도이다.
도 19는 다른 변형된 패턴의 셀용 트렌치를 가지는 반도체 기본체를 나타내는 평면도이다.
다음으로, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
실시예 1
도 3에 도시된 본 발명의 실시예 1에 따르는 쇼트키 배리어 다이오드를 포함한 세로형 절연 게이트 전계 효과 트랜지스터 즉 세로형 IGFET(20)는, 트렌치 구조 IGFET라고 부를 수도 있는 것이며, 크게 나누어 반도체 기본체(21)와, 드레인 전극(22)과, 소스 전극(23)과, 게이트 전극(24)과, 게이트 절연막(25)과, 보호 절연막(26)과, 분리 절연막(27)으로 이루어진다.
반도체 기본체(21)는 반도체 기판이라고 부를 수도 있는 것이며, 실리콘 기판으로 이루어지고, 도 3에 도시된 바와 같이 제1 주면(28)과 이에 대향하는 제2 주면(29)을 가지며, 더욱이, 소정의 깊이를 가져 제1 주면(28)으로부터 제2 주면(29)에 향해 연장하는 트렌치(도랑)(30)를 가진다. 반도체 기본체(21)는, 도 4에 도시된 바와 같이, 평면적으로 볼 때, 제1, 제2, 제3 및 제4 변(101, 102, 103, 104)을 가지는 사각형으로 형성된다. 이 실시예 1의 트렌치(도랑)(30)는, 반도체 기본체(21)를 복수의 셀로 분할하기 위한 복수의 셀용 트렌치(31)와, 그 복수의 셀용 트렌치(31)를 서로 연결하기 위한 제1 및 제2 연결 트렌치(32, 33)로 이루어진다. 복수의 셀용 트렌치(31)는, 평면적으로 볼 때 띠모양 패턴을 가지고, 도 4로부터 분명한 바와 같이 반도체 기본체(21)의 제2 및 제4 변(102, 104)에 대해서 평행하게 배치되며, 서로 평행하게 배치된다. 제1 연결 트렌치(32)는 평면적으로 볼 때 띠모양 패턴을 가지고, 반도체 기본체(21)의 제1 변(101)에 평행하게 배치되며, 복수의 셀용 트렌치(31)의 일단을 서로 연결하고 있다. 제2 연결 트렌치(33)는 평면적으로 볼 때 띠모양 패턴을 가지고, 반도체 기본체(21)의 제3의 변(103)에 평행하게 배치되며, 복수의 셀용 트렌치(31)의 타단을 서로 연결하고 있다. 서로 대향하는 한 쌍의 셀용 트렌치(31)에 의해 1개의 IGFET 셀(단위 IGFET)이 구성된다. 따라서, IGFET를 구성하기 위해서는 적어도 한 쌍의 셀용 트렌치(31)가 필요하다.
이 실시예의 제1 및 제2 연결 트렌치(32, 33) 중에 각 셀용 트렌치(31)와 같이 게이트 절연막(25) 및 게이트 전극(24)이 배치되고 있다. 이 게이트 전극(24)을 수반한 제1 및 제2 연결 트렌치(32, 33)는, 평면적으로 볼 때 반도체 기본체(21)의 제1 변(101)으로부터 제3 변(103)으로 향해 직선적으로 연장하는 각 셀용 트렌치(31)의 일단 근방 및 타단 부근에 공핍층을 양호하게 형성하도록 기여한다. 그러나, 제1 및 제2 연결 트렌치(32, 33)를 생략하고, 각 셀용 트렌치(31)를 반도체 기본체(21)의 제1 변(101) 및 제3 변(103)에 이르도록 변형할 수도 있다.
또한, 제1 및 제2 연결 트렌치(32, 33)를 생략하고, 이 대신에 복수의 셀용 트렌치(31)를 둘러싸는 환상의 외주 트렌치를 설치할 수도 있다. 또한, 도 4의 제1 및 제2 연결 트렌치(32, 33)와, 복수의 셀용 트렌치(31) 중에서 가장 왼쪽으로 배치된 1개의 트렌치(31)와, 가장 오른쪽으로 배치된 1개의 트렌치(31)의 조합을 외주 트렌치라고 부를 수도 있다.
반도체 기본체(21)는, 크게 나누어 N+형 반도체로 이루어지는 높은 N형 불순물 농도를 가지는 제1 드레인 영역(34)과, 제1 드레인 영역(34)보다도 N형 불순물 농도가 낮은 N-형 반도체로 이루어지는 제2 드레인 영역(35)과, 베이스 영역이라고 부를 수도 있는 P형 반도체로 이루어지는 제1 바디 영역(36)과, 제1 바디 영역(베이스 영역)(36)보다도 낮은 P형 불순물 농도를 가지는 P-형 반도체로 이루어지는 제2 바디 영역(37)과, N형 반도체로 이루어지는 비교적 불순물 농도가 낮은 제1 소스 영역(38)과, 제1 소스 영역(38)보다도 높은 N형 불순물 농도를 가지는 N+형 반도체로 이루어지는 제2 소스 영역(39)과, 트렌치(30)보다도 외측에 배치되고 제1 소스 영역(38)과 실질적으로 동일한 N형 불순물 농도를 가지는 쇼트키 배리어 다이오드 보호 반도체 영역(40)을 가지고 있다. 반도체 기본체(21)는, 도 3에서 설명 상상 쇄선으로 구획되는 복수의 셀용 트렌치(31)을 포함한 중앙 부분(41)과, 그 중앙 부분(41)보다도 외측의 외주 부분(42)을 가진다. 다음으로, 반도체 기본체(21)의 각 영역을 자세하게 설명한다.
N+형(제1 전도형)의 제1 드레인 영역(34)은, 반도체 기본체(21)의 제2 주면(29)에 노출하고, 비교적 높은 N형 불순물 농도(예를 들면 1×1019 cm-3 ~ 1×1020 cm-3)를 가지며, 반도체 기본체(21)의 제2 주면(29)과 트렌치(30)의 간격보다도 작은 제1 두께(T1)를 가지고 있다. 제1 드레인 영역(34)의 두께는 도 3에서 쇄선으로 구획해 나타내는 반도체 기본체(21)의 중앙 부분(41)과 외주 부분(42)의 어디에서도 동일하다.
N-형의 제2 드레인 영역(35)은, 드리프트 영역으로 불릴 수 있는 부분이며, 제1 드레인 영역(34)에 인접하게 배치되는 IGFET의 고내압화를 위하여 제1 드레인 영역(34)보다도 낮은 불순물 농도(예를 들면 1×1015 cm-3 ~ 1×1017 cm-3)를 가지고 있다. 반도체 기본체(21)의 중앙 부분(41)에서의 N-형의 제2 드레인 영역(35)의 제2 두께(T2)는, 셀용 트렌치(31)와 제1 드레인 영역(34)의 간격(T0)이상(같거나 크게)으로 설정되어 있다. 이 제2 드레인 영역(35)는, 복수의 셀용 트렌치(31)을 포함한 반도체 기본체(21)의 중앙 부분(41)에서는 제1 주면(28)에 노출하고 있지 않고, 반도체 기본체(21)의 복수의 셀용 트렌치(31)보다도 외측의 부분(42)에서 제1 바디 영역(36)을 둘러싸도록 제1 주면(28)에 노출한 면을 가지고 있다. 이와 같이 제2 드레인 영역(35)을 반도체 기본체(21)의 중앙 부분(41)에 노출시키지 않는 구조로 하면, 인접한 2개의 셀용 트렌치(31)의 상호 간격을 좁게 할 수 있어 IGFET의 소형화를 도모할 수 있다. 불순물 농도가 낮은 제2 드레인 영역(35)은 바이폴라 트랜지스터의 주지의 고저항 컬렉터 영역과 같이 기능한다.
복수의 셀용 트렌치(31)의 각각은, 반도체 기본체(21)의 제1 주면(28)으로부터 제2 주면(29)으로 향해 연장하고, N-형의 제2 드레인 영역(35)에 조금 먹혀들고 있다. 그러나, 이 셀용 트렌치(31)를, 제2 드레인 영역(35)에 먹혀들어 가는 깊이로 형성하는 대신에, 제2 드레인 영역(35)과 제1 바디 영역(36)의 경계에서 끝나는 깊이로 형성할 수 있다. 따라서, 이 셀용 트렌치(31)는, N-형의 제2 드레인 영역(35)에는 도달하지만, 제1 드레인 영역(34)에는 도달하지 않게 형성된다. 만약, 제1 드레인 영역(34)이 생략되고 제2 드레인 영역(35)에 드레인 전극(22)이 접속되었을 경우에는, 이 셀용 트렌치(31)는, N-형의 제2 드레인 영역(35)에는 도달하지만, 드레인 전극(22)에는 도달하지 않게 형성된다.
또한, 서로 평행한 제1 및 제2 주면(28, 29)에 대해서 셀용 트렌치(31)는 실질적으로 수직으로 연장한다. 1개의 IGFET 셀(미소 IGFET)은 1개의 쌍의 셀용 트렌치(31)의 상호간에 형성된다. 도 3에는 1개의 쌍의 셀용 트렌치(31)가 도시되고 있을 뿐이지만, 실제로는 도 4로부터 분명한 바와 같게 복수의 쌍의 셀용 트렌치(31)가 설치되고 있으므로, 복수의 쌍의 셀용 트렌치(31)로 구획된 복수의 IGFET 셀이 존재한다.
P형의 제1 바디 영역(36)은 베이스 영역이라고 부를 수도 있는 것이며, N-형의 제2 드레인 영역(35)에 인접하여 배치되고 트렌치(30)(셀용 트렌치(31) 및 쌍을 이루는 연결 트렌치(32, 33)의 모두)에도 인접하고 있다. 더욱 상세하게는, 이 실시예의 제1 바디 영역(36)은, 반도체 기본체(21)의 제1 주면(28) 즉 N-형의 제2 드레인 영역(35)의 표면으로부터 P형 불순물을 선택 확산하는 것에 의해 N-형의 제2 드레인 영역(35)안에 섬 형상에 형성되고 있다. 따라서, 제2 드레인 영역(35)과 제1 바디 영역(36)과의 사이의 PN 접합(43)은, 반도체 기본체(21)의 제1 주면(28)에 대해서 평행한 평탄 부분과, 그 평탄 부분으로부터 제1 주면(28)에 이르는 만곡 부분을 가진다.
P형의 제1 바디 영역(36)은, 쌍을 이루는 셀용 트렌치(31)의 상호간에 배치되고 제2 드레인 영역(35)과의 사이에 평탄한 PN 접합을 형성하고 있는 셀 부분(44)과, 셀용 트렌치(31)보다도 외측에 배치되고 제2 드레인 영역(35)과의 사이에 평탄한 PN 접합을 형성하고 있는 제1 외측 부분(45)과, 셀용 트렌치(31)로부터 제1 외측 부분(45)보다도 떨어져 배치되고 제1 외측 부분(45)보다도 낮은 평균 불순물 농도를 가지며 제2 드레인 영역(35)과의 사이에 만곡한 PN 접합을 형성하고 있는 제2 외측 부분(46)을 가지고 있다. 도 3에서, P형의 제1 바디 영역(36)의 제1 외측 부분(45)과 제2 외측 부분(46)은 쇄선으로 구획되어 나타나고 있다.
P형의 제1 바디 영역(36)은, 도 7에 도시된 바와 같이 반도체 기본체(21)의 제1 주면(28)상에 형성된 불순물 선택 확산용 마스크(47)의 개구(48)를 통해서 P형 불순물(예를 들면 붕소)을 열확산하는 것에 의해 형성되고 있다. 따라서, 제1 바디 영역(36)의 P형의 불순물 농도는, 반도체 기본체(21)의 제1 주면(28)으로부터 제1 바디 영역(36)과 N-형의 제2 드레인 영역(35)의 사이의 PN 접합(43)에 가까워짐에 따라 서서히 저하한다. 또한, 마스크(47)로 덮인 부분에 상당하는 도 3에 나타내는 제1 바디 영역(36)의 제2 외측 부분(46)의 P형의 평균 불순물 농도는, 제1 바디 영역(36)의 셀 부분(44) 및 제1 외측 부분(45)의 P형의 평균 불순물 농도 보다도 낮아진다. 예를 들면, 제1 바디 영역(36)의 셀 부분(44) 및 제1 외측 부분(45)의 P형의 평균 불순물 농도는, 2×1016 cm-3 ~ 2×1017 cm-3이며, 제1 바디 영역(36)의 제2 외측 부분(46)의 P형의 평균 불순물 농도는, 셀 부분(44) 및 제1 외측 부분(45)보다도 조금 낮은 1×1016 cm-3 ~ 1×1017 cm-3이다. 또한, 제1 바디 영역(36)의 셀 부분(44) 및 제1 외측 부분(45)의 P형 불순물의 평균 농도는, 게이트 도전체(24)와 소스 전극(23)의 사이에 역치 이상의 게이트 제어 전압이 인가되었을 때에 점선으로 도시하는 N형 채널(49)이 제1 바디 영역(36)에 발생하도록 결정되고 있다.
제1 바디 영역(36)과 제2 드레인 영역(35)의 사이의 PN 접합(43)에 의해 도 5에 나타내는 제1 PN 접합 다이오드(D1)가 형성되고 있다. 제1 바디 영역(36)의 셀 부분(44) 및 제1 외측 부분(45)에서의 반도체 기본체(21)의 제1 주면(28)으로부터 PN 접합(43)까지의 두께는, 반도체 기본체(21)의 중앙 부분(41)에서의 제2 드레인 영역(35)의 두께(T2) 보다도 두껍게 설정되고 있다. 제1 바디 영역(36)의 제2 외측 부분(46)에서의 반도체 기본체(21)의 제1 주면(28)로부터 PN 접합(43)까지의 두께는, 외측으로 향해 서서히 작아지고 있다.
P-형의 제2 바디 영역(37)은, 제2 베이스 영역 또는 쇼트키 배리어 다이오드 형성용 반도체 영역이라고 불릴 수도 있는 것이며, P형 불순물을 제1 바디 영역(36)의 셀 부분(44) 및 제1 외측 부분(45)보다도 낮은 농도로 포함하고 제1 바디 영역(36)에 인접하여 배치되고 있다. 이 제2 바디 영역(37)은, 반도체 기본체(21)의 제1 주면(28)의 쌍을 이루는 셀용 트렌치(31)의 상호간의 중앙에 노출한 면을 가지는 쇼트키 배리어 다이오드 형성용 셀 부분(50)과, 반도체 기본체(21)의 제1 주면(28)의 셀용 트렌치(31)보다도 외측 측에 노출한 면을 가지는 쇼트키 배리어 다이오드 형성용 외측 부분(51)을 가진다. 이 실시예에서는, 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 셀 부분(50)과 쇼트키 배리어 다이오드 형성용 외측 부분(51)이 셀용 트렌치(31)에도 인접하고 있지만, 셀용 트렌치(31)에 인접하지 않게 형성할 수도 있다. P-형의 제2 바디 영역(37)은, 이것과 소스 전극(23)의 쇼트키 접합에 의해 예를 들면 역내압(소스 전위가 드레인 전위보다도 높은 역전압이 소스·드레인 사이에 인가되고 있을 때의 내압)이 10V 이상의 쇼트키 배리어 다이오드를 얻기 위하여 설치되고 있다. 역내압을 10V 이상의 쇼트키 배리어 다이오드를 얻기 위하여, P-형의 제2 바디 영역(37)의 표면의 불순물 농도는, 제1 바디 영역(36)의 셀 부분(44) 및 제1 외측 부분(45)의 평균 불순물 농도보다도 낮은 값(예를 들면 1×1015 cm-3 ~ 2×1016 cm-3)으로 결정되고 있다. P-형의 제2 바디 영역(37)과 소스 전극(23)의 쇼트키 접합에 의해 형성된 쇼트키 배리어 다이오드는, 도 5에서 D3으로 도시되고 있다. 쇼트키 배리어 다이오드 형성용 셀 부분(50)과 소스 전극(23)의 쇼트키 접합에 의해 쇼트키 배리어 다이오드가 형성되는 것과 동시에 쇼트키 배리어 다이오드 형성용 외측 부분(51)과 소스 전극(23)의 쇼트키 접합에 의해도 쇼트키 배리어 다이오드가 형성된다. 이것 등의 쇼트키 배리어 다이오드는 서로 병렬 접속되고 있으므로, 병렬 접속된 복수의 쇼트키 배리어 다이오드를 모아서 도 5에서는 1개의 D3로 나타나고 있다. IGFET가 온 제어되고 있을 때에는, P-형의 제2 바디 영역(37)에도 셀용 트렌치(31)에 따라 채널(49)이 생긴다.
도 3의 IGFET(20)에서는, 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 셀 부분(50)에 대해서 소스 전극(23)이 제1 폭(W1)으로 쇼트키 접촉하고 있는 동시에, 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)에 대해서 소스 전극(23)이 제2 폭(W2)으로 쇼트키 접촉하고 있다. 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)이 소스 전극(23)에 접촉하고 있는 제2 폭(W2) 또는 면적이 IGFET의 내압에 깊게 관계하고 있는 것이, 본원 발명자에 의해 해명되었다. 이 제2 폭(W2) 또는 면적과 IGFET의 역내압의 관계의 상세는후술한다.
N형의 제1 소스 영역(38)은, P-형의 제2 바디 영역(37)과 셀용 트렌치(31)의 양쪽 모두에 인접하고, 반도체 기본체(21)의 제1 주면(28)에 노출한 면을 가진다. 즉, N형의 제1 소스 영역(38)은, P-형의 제2 바디 영역(37) 안에 섬 형상으로 형성되고 있다. 더욱 상세하게는, N형의 제1 소스 영역(38)은, 쌍을 이루는 셀용 트렌치(31)의 상호간에 배치되고, 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 셀 부분(50)에 의해 좌우로 분할된 쌍의 부분으로 이루어지는 셀 부분(52)과, 반도체 기본체(21)의 복수의 셀용 트렌치(31) 내의 가장 외측의 셀용 트렌치보다도 외측에 배치된 외측 부분(53)을 가진다. N형의 제1 소스 영역(38)의 셀 부분(52)은, P-형의 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 셀 부분(50)과 셀용 트렌치(31)의 양쪽 모두에 인접하고, 반도체 기본체(21)의 제1 주면(28)에 노출한 면을 가진다. N형의 제1 소스 영역(38)의 외측 부분(53)은 P-형의 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)과 복수의 셀용 트렌치(31) 중의 가장 외측의 셀용 트렌치의 양쪽 모두에 인접하고, 반도체 기본체(21)의 제1 주면(28)에 노출한 면을 가진다. 또한, N형의 제1 소스 영역(38)의 외측 부분(53)은, N형의 보호 반도체 영역(40)과 같은 쇼트키 배리어 다이오드를 보호하는 가드 링으로서의 기능도 가지므로, 쇼트키 배리어 다이오드 보호 반도체 영역이라고 부를 수도 있다.
N형의 제1 소스 영역(38)과 제2 바디 영역(37)의 PN 접합에 의해 도 5에 도시된 제2 PN 접합 다이오드(D2)가 형성되고 있다. 제2 PN 접합 다이오드(D2)는 쇼트키 배리어 다이오드(D3)와 같거나 그 이상의 역내압을 가지도록 형성된다. 따라서, N형의 제1 소스 영역(38)의 N형 불순물 농도는, 제2 PN 접합 다이오드(D2)에 요구된 역내압을 얻을 수 있는 값(예를 들면 1×1016 cm-3 ~ 1×1018 cm-3)으로 결정 된다.
N+형의 제2 소스 영역(39)은, 제1 소스 영역(38)과 셀용 트렌치(31)의 양쪽 모두에 인접하고, 반도체 기본체(21)의 제1 주면(28)에 노출한 면을 가진다. 즉, N+형의 제2 소스 영역(39)은, 제1 소스 영역(38) 안에 섬 형상으로 형성되고 있다. 더욱 상세하게는, N+형의 제2 소스 영역(39)은, 쌍을 이루는 셀용 트렌치(31)의 상호간에 배치되고, 제1 소스 영역(38)과 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 셀 부분(50)에 의해 좌우로 분할된 쌍의 부분으로 이루어지는 셀 부분(54)과, 반도체 기본체(21)의 셀용 트렌치(31)보다도 외측에 배치된 외측 부분(55)을 가진다. N+형의 제2 소스 영역(39)의 셀 부분(54)은, 제1 소스 영역(38)의 셀 부분(52)과 셀용 트렌치(31)의 양쪽 모두에 인접하고, 반도체 기본체(21)의 제1 주면(28)에 노출한 면을 가진다. N+형의 제2 소스 영역(39)의 외측 부분(55)은 제1 소스 영역(38)의 외측 부분(53) 및 복수의 셀용 트렌치(31) 내의 가장 외측의 셀용 트렌치에 인접하고, 반도체 기본체(21)의 제1 주면(28)에 노출한 면을 가진다. N+형의 제2 소스 영역(39)은 소스 전극(3)을 양호하게 접속시키기 위한 것이며, 제1 소스 영역(38)보다도 높은 N형 불순물 농도(예를 들면 1×1018 cm-3 ~ 1×1020 cm-3)를 가진다.
N형의 쇼트키 배리어 다이오드 보호 반도체 영역(40)은, 가드 링이라고 부를 수 있는 것이고, 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)의 소스 전극(23)에 대한 쇼트키 접촉면(폭 W2의 쇼트키 접촉면)보다도 외측에서 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51) 안에 섬 형상으로 형성되고 있다. 더욱 상세하게는, 이 N형의 쇼트키 배리어 다이오드 보호 반도체 영역(40)은, 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)에 인접하여 배치되고, 반도체 기본체(21)의 제1 주면(28)에 노출한 면을 가지고 있다. 쇼트키 배리어 다이오드 보호 반도체 영역(40)의 노출 표면의 일부는 소스 전극(23)의 단부로 덮여 있다. N형의 쇼트키 배리어 다이오드 보호 반도체 영역(40)과 P-형의 쇼트키 배리어 다이오드 형성용 외측 부분(51)의 사이의 PN 접합의 단은 반도체 기본체(21)의 제1 주면(28)에 노출하고 있다. 이 N형의 쇼트키 배리어 다이오드 보호 반도체 영역(40)은, N형의 제1 소스 영역(38)과 동시에 형성된 것이고, 동일한 N형 불순물 농도를 가져, 드레인 전극(22)과 소스 전극(23)의 사이에 역방향 전압이 인가되었을 때에, 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)과 소스 전극(3)에 의해 형성되는 쇼트키 배리어 다이오드를 보호하여 쇼트키 배리어 다이오드의 내압을 향상시키는 기능 즉 가드 링 기능을 가진다. 도 3의 실시예에서는, N형의 쇼트키 배리어 다이오드 보호 반도체 영역(40) 안에 N+형의 제2 소스 영역(39)에 대응하는 것이 설치되지 않지만, 이것을 설치할 수도 있다.
소스 전극(23)은 반도체 기본체(21)의 제1 주면(28) 위에 배치되어, 제1 및 제2 소스 영역(38, 39), 및 N형의 쇼트키 배리어 다이오드 보호 반도체 영역(40)에 오믹 접촉하고, 제2 바디 영역(37)에 쇼트키 접촉하고 있다. 이 소스 전극(3)은 예를 들면 Ti(티탄) 층과, 이 Ti(티탄) 층 위에 배치한 Al(알루미늄) 층 또는 Al 실리사이드층으로 이루어지고, 설명적으로 나타내는 소스 단자(S)에 접속되고 있다.
드레인 전극(22)은, 예를 들면 Al 등의 금속으로 이루어지고, 반도체 기본체(21)의 제2 주면(29)에서 N+형의 제1 드레인 영역(34)에 오믹 접촉하고, 설명적으로 나타내는 드레인 단자(D)에 접속되고 있다.
게이트 절연막(25)은, 실리콘 산화막으로 이루어지고, 셀용 트렌치(31)의 벽면에 형성되고 있다. 게이트 전극(24)은, 셀용 트렌치(31) 안에 충전된 불순물 도프의 다결정 실리콘으로 이루어진다. 불순물이 도프된 다결정 실리콘은 도전성을 가지므로, 금속과 같이 게이트 전극(24)으로서 기능한다. 물론 게이트 전극(24)을 금속으로 형성할 수도 있다. 도 3에서 소스 전극(23)과 게이트 전극(24)의 사이에 분리 절연막(27)이 배치되어 양자가 전기적으로 절연되고 있다. 이 게이트 전극(24)은 설명적으로 나타나고 있는 게이트 단자(G)에 전기적으로 접속되고 있다. 게이트 전극(24)의 게이트 단자(G)에 대한 접속은, 소스 전극(23)으로 덮이지 않은 반도체 기본체(21)의 제1 주면(28)상의 일부를 사용해 수행되고 있다.
보호 절연막(26)은 반도체 기본체(21)의 제1 주면(28)의 소스 전극(23)으로 덮이지 않은 부분에 설치되어, 제2 드레인 영역(35)과 제1 바디 영역(36)의 사이의 PN 접합(43), 및 N형의 쇼트키 배리어 다이오드 보호 반도체 영역(40)과 제2 바디 영역(37)의 사이의 PN 접합을 보호하고 있다. 또한, 보호 절연막(26)을 분리 절연막(27)과 동일 재료로 동시에 형성할 수도 있다.
IGFET(20)와 그 제어 회로로 이루어지는 전기 회로가 도 5에 원리적으로 도시된다. 도 5에 도시된 도 3의 IGFET(20)의 등가 회로는 도 2에 도시된 종래의 쇼트키 배리어 다이오드를 따른 IGFET와 동일하고, FET 스위치(Q1)와 제1 및 제2 PN 접합 다이오드(기생 다이오드)(D1, D2)와, 쇼트키 배리어 다이오드(기생 다이오드)( D3)로 이루어진다. 도 3의 PN 접합(43)에 상당하는 제1 PN 접합 다이오드(D1)는 드레인 단자(D)와 소스 단자(S)의 사이에 역방향 극성을 가지고 접속되고 있다. 제2 바디 영역(37)과 제1 소스 영역(38) 그리고 쇼트키 배리어 다이오드 보호 반도체 영역(40)의 사이의 PN 접합에 상당하는 제2 PN 접합 다이오드(D2), 및 쇼트키 배리어 다이오드 형성용 셀 부분(50)과 소스 전극(26)의 사이의 쇼트키 접합 그리고 쇼트키 배리어 다이오드 형성용 외측 부분(53)과 소스 전극(26)의 사이의 쇼트키 접합에 상당하는 쇼트키 배리어 다이오드(D3)는, 드레인 단자(D)와 소스 단자(S)와의 사이에 제1 PN 접합 다이오드(D1)를 통해서 순방향 극성을 가지고 접속되고 있다. 또한, 여기에서, 순방향 극성이란 드레인 단자(D)의 전위가 소스 단자(S)의 전위보다도 높을 때에 다이오드가 순방향 바이어스되는 극성이며, 역방향 극성이란 드레인 단자(D)의 전위가 소스 단자(S)의 전위보다도 높을 때에 다이오드가 역바이어스되는 극성이다.
IGFET(20)를 구동하기 위해서, 제1 직류 전원(+E)과 제2 직류 전원(-E)이 설치되어, 제1 직류 전원(+E)의 정단자가 제1 스위치(S1)를 통해서 드레인 단자(D)에 접속되고, 부단자가 부하(60)를 통해서 소스 단자(S)에 접속되고 있다. 또한, 제2 직류 전원(-E)의 정단자가 제2 스위치(S2)와 부하(60)를 통해서 소스 단자(S)에 접속되고, 부단자가 드레인 단자에 접속되고 있다. 따라서, 제1 스위치(S1)가 온인 때에, 드레인 단자(D)의 전위가 소스 단자(S)의 전위보다도 높아지는 정방향 전압이 IGFET(20)에 인가되어, 제2 스위치(S2)가 온인 때에, 소스 단자(S)의 전위가 드레인 단자(D)의 전위보다도 높은 역방향 전압이 IGFET(20)에 인가된다. 또한, 제1 및 제2 직류 전원(+E, -E)과, 제1 및 제2 스위치(S1, S2)의 부분을 교류 전원 또는 쌍방향 전압 발생 회로로 치환할 수도 있다.
소스 단자(S)와 게이트 단자(G)의 사이에 게이트 제어 회로(61)가 접속되고 있다. 게이트 제어 회로(61)는 게이트 제어 전원(Eg)과, 게이트 스위치(Sg)로 이루어진다. 게이트 스위치(Sg)는 예를 들면 트랜지스터로 이루어지고, 이것이 온이 되면 게이트 단자(G)에 게이트 제어 전원(Eg)의 전압이 인가된다. 또한, 게이트 제어 전원(Eg)의 전압 진폭이 변화하면, IGFET(20)의 드레인 전류가 변화한다.
도 5의 IGFET(20)의 제어 회로는, IGFET(20)의 쌍방향 온·오프 동작(교류 스위치 동작) 및 쌍방향의 전류 제어 동작을 가능하게 하기 위해서 제1 및 제2 보조 스위치(Sa, Sb)를 가진다. 제1 보조 스위치(Sa)는 소스 단자(S)와 게이트 단자(G)의 사이에 접속되고 있다. 제2 보조 스위치(Sb)는 게이트 단자(G)와 드레인 단자(D)의 사이에 접속되고 있다. 제1 및 제2 보조 스위치(Sa, Sb)는 기계적 스위치로 나타나고 있지만, 트랜지스터 등의 제어 가능한 전자 스위치로 구성하는 것이 바람직하다.
제1 보조 스위치(Sa)는, 제1 스위치(S1)가 온 상태로 제어되어 드레인 단자(D)의 전위가 소스 단자(S)의 전위보다도 높아지는 동시에 게이트 스위치(Sg)가 오프 상태인 때에, 온 제어된다. 제1 보조 스위치(Sa)가 온이 되면, 소스 단자(S)와 게이트 단자(G)의 사이가 단락되어, 게이트 단자(G)가 소스 단자(S)와 동전위로 되고, 도 3으로 점선으로 도시하는 채널(49)을 확실히 닫을 수 있어, 즉 소멸시킬 수 있어, 드레인 전류가 확실히 차단된다. 따라서, 드레인·소스간에 정방향 전압이 인가되고 있는 기간의 IGFET(20)의 내압은, 제1 PN 접합 다이오드(D1)의 내압에 실질적으로 같아진다.
제2 스위치(S2)가 온 상태이고, IGFET(20)의 소스 단자(S)의 전위가 드레인 단자(D)의 전위보다 높아지고 있고, 제어 스위치(Sg)가 오프 제어되고 있을 때에, 제2 보조 스위치(Sb)가 온 제어되면, 드레인 단자(D)와 게이트 단자(G)의 사이가 제2 보조 스위치(Sb)로 단락된다. 이에 의해, IGFET(20)는 오프 상태로 유지되어 드레인 전류가 흐르지 않는다. 이와 같이 IGFET(20)에 역방향 전압이 인가되고 있는 상태에서는, 제2 PN 접합 다이오드(D2) 및 쇼트키 배리어 다이오드(D3)가 역바이어스 상태로 되고, 역방향 전압이 인가되고 있을 때의 IGFET(20)의 내압은 제2 PN 접합 다이오드(D2) 및 쇼트키 배리어 다이오드(D3)의 내압으로 결정된다.
제1 및 제2 보조 스위치(Sa, Sb)의 양쪽이 오프인 때에는, 드레인 단자(D)의 전위가 소스 단자(S)의 전위보다도 높을 때와 소스 단자(S)의 전위가 드레인 단자(D)의 전위보다 높을 때의 어느 것에 있어서도, 게이트 제어 회로(60)의 제어 신호에 의해 드레인 전류를 제어할 수 있다. 즉, 게이트 단자(G)와 소스 단자(S)의 사이에 게이트 전원(Eg)으로부터 임계값 이상의 전압을 인가하면, 제1 및 제2 바디 영역(37, 38)에 채널(49)이 형성되어, 드레인 단자(D)와 소스 단자(S)의 사이가 도통 상태로 된다. 또한, 게이트 전원(Eg)의 전압 진폭을 바꾸는 것에 의해 드레인 전류의 크기를 바꿀 수 있다.
도 5에서 게이트 제어 회로(61)는 게이트 스위치(Sg)를 가지고 있지만, 이 게이트 스위치(Sg)를 생략하고 게이트 전원(게이트 신호원)(Eg)을 소스 단자(S)와 게이트 단자(G)의 사이에 항상 접속할 수 있다.
이상의 설명으로부터 분명한 바와 같이, 본 실시예의 IGFET(20)를 쌍방향 스위치로서 사용할 수 있다.
도 3, 및 도 6 ~ 도 9를 참조하여 도 3에 도시된 IGFET(20)의 제조 방법의 일례를 설명한다. 또한, 설명을 용이하게 하기 위해서 도 6 ~ 도 9의 반도체 기본체(21)의 완성 전의 각 반도체 영역과 완성 후의 각 반도체 영역에 동일한 참조 부호가 부여된다.
우선, 도 6에 도시된 바와 같이, 도 3의 N+형 반도체로 이루어지는 제1 드레인 영역(34)과 N-형 반도체로 이루어지는 제2 드레인 영역(35)을 얻기 위한 반도체 영역을 가지는 실리콘 반도체 기본체(21)를 준비한다. N+형의 제1 드레인 영역(34)은 반도체 기본체(21)의 제2 주면(29)로부터의 N형 불순물의 확산에 의해 형성되고 있다. 그러나, N+형의 제1 드레인 영역(34)을 에피택셜 성장으로 형성할 수도 있다.
다음으로, 도 7에 도시된 바와 같이, 반도체 기본체(21)의 제1 주면(28) 상에 개구(48)을 가지는 불순물 선택 확산용 마스크(47)를 형성하고, 이 마스크(47)의 개구(48)를 통해 P형 불순물(예를 들면 붕소)을 열확산하는 것에 의해 N-형의 제2 드레인 영역(35)에 인접하는 제1 바디 영역(36)을 섬 형상으로 형성한다. N-형의 제2 드레인 영역(35)과 P형의 제1 바디 영역(36)의 사이의 PN 접합(43)은, 반도체 기본체(21)의 중앙 부분에서 제1 주면(28)에 대해서 평행하고 평탄하지만, 단부에서 만곡하고 있다. 이미 설명한 바와 같이 제1 바디 영역(36)의 마스크(47)로 덮여 있는 제2 외측 부분(46)의 P형의 평균 불순물 농도는 마스크(47)로 덮이지 않은 부분의 그것보다도 낮다.
다음으로, 반도체 기본체(21)의 제1 주면(28) 측에서의 주지의 이방성 에칭에 의해 도 8에 도시된 셀용 트렌치(31) 및 도 4에 도시된 제1 및 제2 연결 트렌치(32, 33)로 이루어지는 트렌치(30)를 형성한다. 이 트렌치(30)는 N-형의 제2 드레인 영역(35)에 이르도록 형성한다. 또한, 트렌치(30)를 형성하는 공정을 도 3에 도시된 제2 바디 영역(37)을 형성한 후, 또는 제1 소스 영역(38)을 형성한 후, 또는 제2 소스 영역(39)을 형성한 후로 옮길 수 있다.
다음으로, 실리콘으로 이루어지는 반도체 기판(21)에 대해서 열산화 처리를 실시하여, 도 9에 도시된 바와 같이 실리콘 산화물로 이루어지는 게이트 절연막(25)을 트렌치(30)의 벽면에 형성하고, 더하여 도전성을 가지는 다결정 실리콘으로 이루어지는 게이트 전극(24)을 트렌치(30) 안에 형성한다. 또한, 도 9에서는 게이트 전극(24)의 상면이 반도체 기본체(21)의 제1 주면(28)에 일치하고 있지만, 이것을 제1 주면(28)보다도 낮게, 또는 높게 할 수도 있다.
다음으로, P형의 제1 바디 영역(36)의 표면 즉 반도체 기본체(21)의 제1 주면(28)으로부터 N형 불순물(예를 들면 인)을 전도형이 N형으로 반전하지 않는 정도의 농도로 선택적으로 확산하여 도 3에 도시된 바와 같이 P-형의 제2 바디 영역(37)을 형성한다. 이 N형 불순물의 확산에 의해 P형의 제1 바디 영역(36)의 P형 불순물이 상쇄되어 제1 바디 영역(36)보다도 낮은 P형 불순물 농도를 가지는 제2 바디 영역(37)을 얻을 수 있다.
다음으로, 제2 바디 영역(37) 안에 선택적으로 N형 불순물(예를 들면 인)을 선택적으로 확산하여, 도 3에 도시된 바와 같이 N형의 제1 소스 영역(38) 및 보호 반도체 영역(40)을 형성한다. 제1 소스 영역(38)의 형성에 의해, P-형의 제2 바디 영역(37)의 확산의 깊이가 부분적으로 더욱 깊어진다.
다음으로, 제1 소스 영역(38) 안에 N형 불순물(예를 들면 비소)을 선택적으로 확산하여 도 3에 도시된 N+형의 제2 소스 영역(39)을 형성한다.
그 후, 도 3에 도시된 절연막(26, 27), 드레인 전극(22) 및 소스 전극(23)을 형성하여 IGFET를 완성시킨다.
다음으로, IGFET(20)의 내압에 대하여 설명한다. IGFET(20)가 오프 상태이고, 소스 전극(23)의 전위가 드레인 전극(22)의 전위보다도 높을 때에는, 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 셀 부분(50)과 소스 전극(23)으로 구성되는 쇼트키 배리어 다이오드 및 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(53)과 소스 전극(23)으로 구성되는 쇼트키 배리어 다이오드에 역바이어스 전압이 인가된다. 소스 전극(23)과 쇼트키 배리어 다이오드 형성용 셀 부분(50)과 쇼트키 접합면으로부터 쇼트키 배리어 다이오드 형성용 셀 부분(50)에 홀(정공)이 방출되어, 소스 전극(23)과 쇼트키 배리어 다이오드 형성용 외주측 부분(53)의 쇼트키 접합으로부터 쇼트키 배리어 다이오드 형성용 외측 부분(53)에도 홀이 방출된다. P형의 제1 및 제2 바디 영역(36, 37)의 홀 양이 적을 때는, 제2 드레인 영역(35)으로부터 제1 바디 영역(36)에 전도도 변조가 생기는 레벨의 전자의 주입은 생기지 않는다. 홀에 기초하는 소스 전극(23)과 드레인 전극(22)의 사이의 누설 전류(Ileak)는 소스 전극(23)과 드레인 전극(22)의 사이에 인가되는 역방향 전압(VR)의 값의 변화에 따라 도 10에 도시된 바와 같이 변화한다. 역방향 전압(VR)이 IGFET의 브레이크 다운 전압(VBD)에 이르면, 누설 전류(Ileak)는 급격하게 증대한다. 역방향 전압(VR)를 영으로부터 브레이크 다운 전압(VBD)에 향해 서서히 높였을 때에, 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(53) 및 제1 바디 영역(36)의 외측 부분(45)에서의 홀 전류 즉 누설 전류(Ileak)는 도 3에서 화살표(62)로 나타낸 바와 같이 횡방향으로 흐른다.
이 누설 전류(Ileak)를 더욱 자세하게 설명한다. P형의 제1 바디 영역(36)의 제2 외측 부분(46)과 N-형의 제2 드레인 영역(35)의 불순물 농도의 차이는 P형의 제1 바디 영역(36)의 제1 외측 부분(45)과 N-형의 제2 드레인 영역(35)의 불순물 농도의 차이보다도 작다. 또한, P형의 제1 바디 영역(36)의 제2 외측 부분(46)과 N-형의 제2 드레인 영역(35)의 PN 접합의 장벽은, P형의 제1 바디 영역(36)의 제1 외측 부분(45)과 N-형의 제2 드레인 영역(35)의 PN 접합의 장벽보다도 작다(낮다). 이 때문에, 전술의 홀 전류 즉 리크 전류(Ileak)는, 도 3의 PN 접합(43) 안에서 장벽이 작은(낮은) 부분, 즉 P형의 제1 바디 영역(36)의 제2 외측 부분(46)과 N-형의 제2 드레인 영역(35)의 PN 접합에 향해 흐른다.
이 때문에, IGFET의 브레이크 다운 전에는, 소스 전극(23), 쇼트키 배리어 다이오드 형성용 외측 부분(51), 제1 바디 영역(36)의 제1 외측 부분(45), 제2 외측 부분(46), 제2 드레인 영역(35), 제1 드레인 영역(34) 및 드레인 전극(22)의 경로에서 리크 전류(Ileak)가 흐른다. 역방향 전압이 높아지는 것에 따라 리크 전류(Ileak)도 커지고, 제1 바디 영역(36)의 제1 및 제2 외측 부분(45, 46)의 횡방향의 전압 강하가 커지고, 제1 바디 영역(36)의 횡방향의 전압 강하가 PN 접합(43)의 임계값(약 0.6 V) 이상이 되면, PN 접합(43)이 온 상태로 되어, 제2 드레인 영역(35)으로부터 전자가 P형의 제1 바디 영역(36)에 주입되어, 제1 바디 영역(36) 및 제2 바디 영역(37)에 전도도 변조가 생기고, 반도체 기본체(21)의 중앙 부분(41) 및 외측 부분(42)이 단번에 브레이크 다운하여 리크 전류(Ileak)가 증대한다.
제1 바디 영역(36)의 셀 부분(44) 및 제1 외측 부분(45)를 통과하는 리크 전류도 있지만, P형의 제1 바디 영역(36)의 셀 부분(44) 및 제1 외측 부분(45)과 N-형의 제2 드레인 영역(35)의 사이의 각 PN 접합의 장벽은 P형의 제1 바디 영역(36)의 제2 외측 부분(46)과 N-형의 제2 드레인 영역(35)의 사이의 PN 접합의 장벽보다도 크기(높기) 때문에, 제1 바디 영역(36)의 제2 외측 부분(46)보다도 먼저 제1 바디 영역(36)의 셀 부분(44) 및 제1 외측 부분(45)에서 브레이크 다운이 생기지 않는다.
도 3에서 화살표(62)로 도시된 홀 전류(리크 전류)가 억제되면, 브레이크 다운 전압(VBD) 즉 역내압이 향상한다. 본 실시예에서는, 소스 전극(23)과 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(53)의 쇼트키 접합 폭(W2)을 소정 범위로 제한하는 것에 의해 화살표(62)로 도시된 홀 전류 즉 전류(Ileak)를 억제하여, IBFET(20)의 역내압 향상을 도모하고 있다.
쇼트키 접합 폭(W2)의 범위는, 쌍을 이루는 셀용 트렌치(31)의 상호 간격이 3 ~ 8μm인 경우에, 바람직하게는 0.1 ~ 20μm이다. 도 10으로부터 분명한 바와 같이, 쇼트키 접합 폭(W2)이 8μm인 경우의 브레이크 다운 전압(VBD)이 15.7V인데 대해, 쇼트키 접합 폭(W2)가 4μm인 경우의 브레이크 다운 전압(VBD)이 18.4V이다.
도 11에 쌍을 이루는 셀용 트렌치(31)의 상호 간격이 5μm, 소스 전극(23)과 제2 바디 영역(37)을 형성할 때의 N형 불순물(예를 들면 인)의 주입량을 1.25×1013 cm-2로 했을 경우에의 제2 쇼트키 접합 폭(W2)의 변화와 전압(VBD)와의 관계가 나타나고 있다. 이 관계로부터 분명한 바와 같이 쇼트키 접합 폭(W2)이 20μm 보다도 작을수록 브레이크 다운 전압(VBD)의 개선 효과가 커져, 특히 쇼트키 접합 폭(W2)가 6μm이하로 되면 IGFET의 브레이크 다운 전압(VBD)의 개선 효과가 현저하게 커진다. 또한, 쇼트키 접합 폭(W2)이 너무 작아지면, 제조상의 W2의 불균형에 의해, 쇼트키 접합 폭(W2)이 제로로 될 우려가 있다. 쇼트키 접합 폭(W2)이 제로가 되는 것은, 쇼트키 배리어 다이오드 형성용 외측 부분(53)이 소멸하는 것을 의미한다. 이 때문에, 제1 및 제2 소스 영역(38, 39) 및 N형의 보호 반도체 영역(40)으로 이루어지는 N층과, 쇼트키 배리어 다이오드 형성용 외측 부분(53) 및 제1 바디 영역(35)으로 이루어지는 P층과, 제1 및 제2 드레인 영역(34, 35)으로 이루어지는 N층에 의해 NPN 트랜지스터 구조 부분이 반도체 기본체(21)의 외측 부분(42)에 생기고, IGFET(20)의 역내압 저하가 생긴다. 따라서, 제2 쇼트키 접합 폭(W2)은 0.1μm이상인 것이 바람직하다. 또한, 도 11에 도시된 바와 같이 제2 쇼트키 접합 폭(W2)가 20μm이상으로 되면, 반도체 기본체(21)의 사이즈의 증대를 초래할 뿐만 아니고, IGFET(20)의 역내압 개선 효과가 그다지 기대할 수 없다.
또한, 도 11에는 쌍을 이루는 셀용 트렌치(31)의 상호 간격이 5μm인 경우에서의 제2 쇼트키 접합 폭(W2)과 브레이크 다운 전압(VBD)의 관계가 나타나고 있지만, 상기 상호 간격을 4μm 등으로 바꾸었을 경우도 도 11과 같은 제2 쇼트키 접합 폭(W2)과 브레이크 다운 전압(VBD)의 관계를 얻을 수 있는 것이 확인되고 있다. 또한, 제2 바디 영역(37)을 형성하는 경우의 N형 불순물(예를 들면 인)의 주입량을 바꾸었을 경우도 도 11과 같은 제2 쇼트키 접합 폭(W2)과 브레이크 다운 전압(VBD)의 관계를 얻을 수 있는 것이 확인되고 있다. 또한, 도 11은 실온(20℃)에서의 브레이크 다운 전압(VBD)의 측정 결과이지만, 100℃ 또는 150℃과 같이 높은 경우에서도, 제2 쇼트키 접합 폭(W2)을 작게 하는 것에 의해 브레이크 다운 전압(VBD)이 높게 이루어지는 것이 확인되고 있다.
또한, 제2 쇼트키 접촉 폭(W2)은, 제1 쇼트키 접촉 폭(W1)의 1/10 ~ 10배인 것이 바람직하고, 1/10배 이상이고 1배 보다도 작은 것이 더욱 바람직한 것으로 확인되고 있다.
또한, 제2 바디 영역(37)의 외주 부분(51)에 대해서 소스 전극(23)이 쇼트키 접촉하고 있는 부분의 면적은, 제2 바디 영역(37)의 셀 부분(50)이 소스 전극(23)이 쇼트키 접촉하고 있는 부분의 면적의 1/10 ~ 10배인 것이 바람직하고, 1/10배 이상이고 1배 보다도 작은 것이 더욱 바람직한 것으로 확인되고 있다.
상술한 바로부터 분명한 바와 같이, 본 실시예의 IGFET는, 전술의 PCT 출원의 IGFET와 같이 다음의 (1), (2), (3), (4), (5)의 효과가 가지는 것 외에, 다음의 (6), (7), (8)의 효과를 가진다.
(1) 제1 PN 접합 다이오드(D1)에 대해서 반대 극성(방향성)을 가지는 쇼트키 배리어 다이오드(D3)가 형성되고 있으므로, 소스 전극(23)의 전위가 드레인 전극(22)의 전위보다도 높을 때에, 반도체 기판체(21)의 채널(49) 이외의 부분을 통과하여 흐르는 전류가 쇼트키 배리어 다이오드(D3)로 저지된다. 따라서, 한 방향에만 전류가 흐르는 IGFET를 제공할 수 있다.
(2) 게이트·소스간 전압에 의한 채널(49)의 전류 제어를 소스 전극(23)의 전위가 드레인 전극(22)의 전위보다도 낮은 기간과 높은 기간의 양쪽 모두로 실시할 수 있다.
(3) 제2 드레인 영역(35)은 반도체 기본체(21)의 중앙 부분(41)에서 제1 주면(28)에 노출하고 있지 않다. 이 때문에, 채널(49)의 하단으로부터 N+형의 제1 드레인 영역(34)까지의 거리가 비교적 짧아진다. 환언하면, 도 3의 제2 드레인 영역(35)에서의 전류 통로의 길이를, 도 1의 종래 예의 제2 드레인 영역(7)에서의 전류 통로의 길이 보다도 짧게 할 수 있다. 이에 의해, 본 실시예의 IGFET의 온 저항을 도 1의 종래의 IGFET의 온 저항의 예를 들면 약 1/4으로 할 수 있다.
(4) 셀 부분에서, N+형의 제2 소스 영역(39)보다도 N형 불순물 농도가 낮은 N형의 제1 소스 영역(38)을 설치한 것과, 도 1의 종래 구조에 비해 셀 부분으로 PN 접합(43)의 면적이 작아진 것에 의해, N-형의 제2 드레인 영역(35)과 P형의 제1 바디 영역(36)과 P-형의 제2 바디 영역(37)과 N형의 제1 소스 영역(38)으로 이루어지는 NPN 기생 트랜지스터가 도통 상태로 될 가능성이 낮아진다. 만약, 기생 트랜지스터가 도통 상태로 되면, IGFET가 파괴될 우려가 있다. 또한, IGFET가 파괴에 이르지 않는 전류에서도, 기생 트랜지스터를 흐르는 전류는 누설 전류이므로, IGFET의 내압 저하를 부른다.
(5) 한 쌍의 셀 트렌치(31) 중에 IGFET 셀을 구성하는 것에 의해, IGFET의 가로폭을 도 1의 종래의 평면형 구조의 경우의 그것보다도 저감할 수 있다.
(6) 반도체 기본체(21)의 쌍을 이루는 셀용 트렌치(31)보다도 외측의 외측 부분(42)에 제1 및 제2 드레인 영역(34, 35), 제1 및 제2 바디 영역(36, 37), 제1 및 제2 소스 영역(38, 39), 및 N형의 보호 반도체 영역(40)을 설치하여, 제2 드레인 영역(35)을 반도체 기본체(21)의 제1 주면(28)에 노출시켰으므로, 제2 드레인 영역(35)과 제1 바디 영역(36)의 사이의 PN 접합을 절연막(26)에 의해 용이하고 양호하게 보호할 수 있다.
(7) 소스 전극(23)과 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(53)의 쇼트키 접합 폭(W2)이 바람직하게는 0.1μm ~ 20μm의 범위, 더욱 바람직하게는 0.1 ~ 0.6μm로 제한되고 있으므로, 도 3에서 화살표(6)로 가리키는 홀 전류(리크 전류)를 억제할 수 있어 IGFET(20)의 브레이크 다운 전압(VBD)을 높일 수, 즉 IGFET(20)의 내압을 높일 수 있다.
(8) N형의 보호 반도체 영역(40) 및 N형의 제1 소스 영역(38)의 외측 부분(51)이 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(53)의 가드 링으로서 기능하여, 쇼트키 배리어 다이오드 형성용 외측 부분(53)과 소스 전극(23)으로 형성되는 쇼트키 배리어 다이오드를 역방향 전압으로부터 양호하게 보호할 수 있다.
실시예 2
다음으로, 도 12 및 도 13을 참조하여 실시예 2의 IGFET를 설명한다. 단, 실시예 2를 나타내는 도 12 및 도 13, 그리고 후술하는 다른 실시예 및 변형예를 나타내는 도 14 ~ 도 19에서 도3 ~ 도 4와 실질적으로 동일한 부분에는 동일한 참조 부호를 부여하고, 그 설명을 생략한다.
도 12는 실시예 2의 IGFET의 외측 부분의 일부를 나타내는 평면도이며, 도 13은 도 12의 B-B선을 나타내는 단면도이다. 또한, 도 12의 B-B선은 도 3의 셀용 트렌치(31)와 같은 것에 대해서 평행이다. 이 실시예 2의 IGFET는, 도 3 및 도 4의 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)을 약간 변형한 제2 바디 영역(37')의 쇼트키 배리어 다이오드 형성용 외측 부분(51')과, 도 3 및 도 4의 N형의 보호 반도체 영역(40)을 약간 변형한 N형의 보호 반도체 영역(40')과, 절연막(71)을 설치하고, 그 외는 도 3 및 도 4의 IGFET와 동일하게 형성한 것이다. 도 12 및 도 13에 나타내는 실시예 2의 IGFET의 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)의 반도체 기본체(21)에서의 노출 표면은 도 12의 B-B선 방향에서 N형의 보호 반도체 영역(40')에 의해 단속되고 있다. 또한, 단속된 쇼트키 배리어 다이오드 형성용 외주 부분(51)의 노출 표면의 상호간부터 반도체 기본체(21)의 표면에 노출하고 있는 N형의 보호 반도체 영역(40') 위에 절연막(71)이 배치되고 있다. 또한, 도 12 및 도 13에서 생략되는 반도체 기판(21)의 중앙 부분(셀 영역)은 도 3과 동일하게 형성되고 있다. 추가된 복수의 절연막(71)은, 평면적으로 볼 때 제2 바디 영역(37')의 쇼트키 배리어 다이오드 형성용 외측 부분(51')의 노출 표면이 연장할 방향 즉 셀용 트렌치(31)이 얀장할 방향으로 소정의 상호 간격을 가지고 배치되고 있다. 제2 바디 영역(37')의 쇼트키 배리어 다이오드 형성용 외측 부분(51')은 절연막(71)의 상호간에 소스 전극(23)과 쇼트키 접합 되고 있다. 제2 바디 영역(37')의 쇼트키 배리어 다이오드 형성용 외측 부분(51')의 쇼트키 접합 폭(W2)이 도 3과 동일한 경우에는, 도 12 및 도 13의 IGFET의 쇼트키 배리어 다이오드 형성용 외측 부분(51')의 소스 전극(23)에 대한 접촉 면적은 도 3의 그것보다도 작다. 쇼트키 배리어 다이오드 형성용 외측 부분(51')의 쇼트키 접촉면의 면적이 작아지면, 소스 전극(23)과 쇼트키 배리어 다이오드 형성용 외측 부분(51')으로 형성되는 쇼트키 접합에 역방향 전압이 인가되었을 때에 P형의 쇼트키 배리어 다이오드 형성용 외측 부분(51') 및 P형의 제1 바디 영역(36)의 제1 외측 부분(45)에 대해서 쇼트키 접합면으로부터 방출되는 홀 양이 저감한다. 즉 쇼트키 접합면의 면적이 큰 IGFET와 이것 보다도 쇼트키 접합면의 면적이 작은 IGFET에 대해서 서로 동일한 역방향 전압이 인가했을 경우에 쇼트키 접합면의 면적의 작은 IGFET의 리크 전류(Ileak)는 쇼트키 접촉면의 면적의 큰 IGFET 보다도 작아진다. 이미 설명한 것처럼 리크 전류(Ileak)가 작아지면, 브레이크 다운 전압 즉 내압이 향상한다.
상술한 바로부터 분명한 바와 같이, 소스 전극(23)에 대해서 쇼트키 배리어 다이오드 형성용 외측 부분(51')을 단속적으로 쇼트키 접합 시키면, 도 3의 실시예 1에서 쇼트키 배리어 다이오드 형성용 외측 부분(51)의 쇼트키 접촉 폭(W2)을 저감시키는 동일한 효과를 얻을 수 있어 IGFET의 내압 향상을 용이하게 달성할 수 있다. 또한, 실시예 2에 의해도 실시예 1과 동일한 효과를 얻을 수 있다.
또한, 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51')의 소스 전극(23)에 대한 접촉 면적은, 도 3에 도시된 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 셀 부분(50)의 소스 전극(23)에 대한 접촉 면적의 1/10 ~ 20배 정도인 것이 바람직하고, 1/10 이상이고 1배 보다도 작은 것이 더욱 바람직하다. 만약, 쇼트키 배리어 다이오드 형성용 외측 부분(51')의 쇼트키 접촉 면적이 쇼트키 배리어 다이오드 형성용 셀 부분(50)의 쇼트키 접촉 면적의 1/10배보다도 작아지면, 목적으로 하는 쇼트키 배리어 다이오드를 확실히 얻는 것이 곤란하게 되고, 또한, 20배 보다도 커지면 목표로 하는 브레이크 다운 전압의 향상 효과를 얻을 수 없게 된다.
실시예 3
도 14 및 도 15는 실시예 3의 IGFET의 일부를 도 12 및 도 13과 같이 나타낸다. 실시예 3의 IGFET는, 도 12 및 도 13에서 절연막(71)에 의해 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)의 쇼트키 접촉면을 제한 한 대신에, 변형된 제2 바디 영역(37a)을 설치하는 것에 의해 쇼트키 접촉 면적을 제한하고, 그 외는 도 3, 도 4, 도 12 및 도 13와 동일하게 구성한 것이다.
도 14 및 도 15의 IGFET의 반도체 기본체(21a)는, 변형된 제1 및 제2 바디 영역(36a, 37a)과 쇼트키 배리어 다이오드 보호 반도체 영역(40a)을 가지는 점을 제외하고는 도 3 및 도 13의 반도체 기본체(21)와 동일하게 형성되고 있다. 즉 실시예 3의 IGFET의 도시가 생략되고 있는 FET 셀은 도 3과 동일하게 구성되고 있다. 변형된 제1 바디 영역(36a)은, 변형된 제1 외측 부분(45a)을 가지는 것 외에는, 도 3과 동일하게 형성되고 있다. 제1 바디 영역(36a)의 제1 외측 부분(45a)은 제2 바디 영역(37a)이 변형되었기 때문에 N형의 보호 반도체 영역(40a)에 직접 접촉하는 부분을 가진다. 제2 바디 영역(37a)은, 쇼트키 배리어 다이오드 형성용 외측 부분(51a)을 제외하고 도 3의 제2 바디 영역(37)과 동일하게 형성되고 있다. 도 8의 쇼트키 배리어 다이오드 형성용 외측 부분(51a)은 복수의 쇼트키 접촉면(72)을 가진다. 복수의 쇼트키 접합면(72)은 도 3의 셀용 트렌치(31)와 같은 셀용 트렌치(도시하지 않음)에 평행한 도 14의 C-C선상에 배열되고 있다. 각 쇼트키 접촉면(72)은 소스 전극(23)에 쇼트키 접촉하고 있다. 쇼트키 접촉면(72)의 상호간에 N형 보호 반도체 영역(40a)이 배치되고 있다. 따라서, 각 쇼트키 접촉면(72)는 N형의 제1 소스 영역(38)의 외측 부분(53)과 N형의 보호 반도체 영역(40a)으로 둘러싸여 있다.
도 14 및 도 15에 도시된 실시예 3의 제2 바디 영역(37a)의 쇼트키 배리어 다이오드 형성용 외측 부분(51a)의 분할된 복수의 쇼트키 접촉면(72)으로 소스 전극(23)에 접촉하고 있으므로, 제2 바디 영역(37a)과 소스 전극(23)의 사이의 쇼트키 접촉 면적이 저감되고 있다. 즉, 도 14의 쇼트키 접촉면(72)의 폭(W2')이 도 3의 쇼트키 배리어 다이오드 형성용 외측 부분(51)의 쇼트키 접촉 폭(W2)과 동일하다고 하면, 도 14에서는 쇼트키 접촉면(72)이 나누어지고 있는 만큼 도 3보다도 쇼트키 접촉의 면적이 저감하고 있다. 이 결과, 도 14 및 도 15의 실시예 3에 의해도 도 12및 도 13의 실시예 2와 동일하게 효과를 얻을 수 있다.
실시예 4
도 16에 도시된 실시예 4의 IGFET(20b)는, 도 3의 P-형의 제2 바디 영역(37)을 변형한 제2 바디 영역(37b)을 설치하고, 그 외는, 도 3의 IGFET(20)와 동일하게 형성한 것이다. 도 16의 P-형의 제2 바디 영역(37b)은 반도체 기본체(21)의 제1 주면(28)의 근방에만 설치되고, 셀용 트렌치(31)에 인접하고 있지 않다. P-형의 제2 바디 영역(37b)은 소스 전극(23)을 따라 쇼트키 배리어 다이오드를 형성하기 위한 것이기 때문에, 도 16과 같이 쌍을 이루는 셀용 트렌치(31)의 중간 부분에 한정적으로 형성해도, 도 3의 IGFET와 같은 효과를 얻을 수 있다.
실시예 5
도 17에 도시된 실시예 5의 IGFET(20c)는 변형된 반도체 기본체(21c)를 가진다. 도 17의 반도체 기본체(21c)는, 도 3의 제1 및 제2 소스 영역(38, 39)을 변형 한 제1 및 제2 소스 영역(38c, 39c)을 설치하고, 그 외는 도 3과 동일하게 형성한 것이다. 변형된 제2 소스 영역(39c)은, 도 3에 도시된 N+형의 외측 부분(55)을 갖지 않는다. 따라서, N형의 제1 소스 영역(38c)의 외측 부분(53c)은, 도 3의 제1 소스 영역(38)의 외측 부분(53)보다도 큰 면적을 가진다. P-형의 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)의 소스 전극(23)에 대한 접합면은 N형의 쇼트키 배리어 다이오드 보호 반도체 영역(40)과 실질적으로 동일한 불순물 농도를 가지는 N형의 제1 소스 영역(38c)의 외측 부분(53c)에 끼여 있다. 이에 의해, P-형의 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(51)과 소스 전극(23)으로 형성된 쇼트키 배리어 다이오드의 보호가 양호하게 달성된다. 도 17의 IGFET(20c)는 도 3의 IGFET(20)와 동일한 효과도 가진다.
또한, 도 16에서도, 도 17과 같이 N+의 제2 소스 영역(39)의 N+형의 외측 부분(55)을 생략할 수 있다.
본 발명은, 상술의 실시예로 한정되는 것이 아니고, 예를 들면 다음의 변형이 가능한 것이다.
(1) 각 실시예에서, 드레인 영역을 제1 드레인 영역(34)과 제2 드레인 영역(35)으로 나누어 설치하는 대신에, 1개의 드레인 영역을 설치할 수 있다. 예를 들면, 제1 드레인 영역(34)을 생략하고, 제2 드레인 영역(35)에 드레인 전극(22)을 오믹 접촉시킬 수 있다.
(2) 각 실시예에서, N형의 제1 소스 영역(38)을 생략할 수도 있다. 특히, 쌍을 이루는 셀용 트렌치(31)의 상호 간격이 5μm이하와 같이 좁은 경우에는, N형의 제1 소스 영역(38)을 생략하는 것에 의한 IGFET의 내압 저하는 적거나 또는 없다.
(3) 2회의 불순물 확산에 의해 N형의 제1 소스 영역(38)과 N+형의 제2 소스 영역(39)을 형성하는 대신에 1회의 불순물 확산에 의해 반도체 기본체(21)의 제1 주면(28)의 근방으로 N형 불순물 농도가 높고, 제2 바디 영역(37) 측에서 N형 불순물 농도가 낮은 단일의 소스 영역을 형성할 수 있다.
(4) 도 4의 직선 형상의 셀용 트렌치(31)를 도 18에 도시된 바와 같이 격자 형상의 셀용 트렌치(31a)로 변형하고, 이 격자 형상의 셀용 트렌치(31a) 안에 P-형의 제2 바디 영역(37d), N형의 제1 소스 영역(38d), N+형의 제2 소스 영역(39d)을 배치할 수 있다. 도 18의 격자 형상의 셀용 트렌치(31a)의 경우에는, 격자 형상의 셀용 트렌치(31a)에 포함되어 있는 1개의 4각형 부분에서의 서로 대향하는 제1 및 제2 부분(31a1, 31a2), 또는 서로 대향하는 제3 및 제4 부분(31a3, 31a4)이 단위 IGFET 셀을 구성하기 위한 쌍을 이루는 트렌치가 된다. 또한, 격자 형상의 셀용 트렌치(31a)를 둘러싸는 환상 외주 트렌치를 설치하고, 이 환상 외주 트렌치의 외측에 도 3에 도시된 제1 바디 영역(36)의 제1 및 제2 외측 부분(45, 46), 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외주 부분(53), 제1 소스 영역(38)의 외측 부분(53), 제2 소스 영역(39)의 외측 부분(54), 및 보호 반도체 영역(40)과 같은 것을 설치한다.
(5) 도 4의 직선 형상의 셀용 트렌치(31)를 도 19에 도시된 바와 같이 복수의 기둥 형상의 셀용 트렌치(31b)로 변형하고, 이 셀용 트렌치 트렌치(31b)를 둘러싸도록 N+형의 제2 소스 영역(39e), N형의 제1 소스 영역(38e) 및 P-형의 제2 바디 영역(37e)을 형성할 수 있다. 또한, 도 19의 경우에는, 복수의 기둥 형상의 셀용 트렌치(31b)를 둘러싸는 환상 외주 트렌치를 설치하고, 이 환상 외주 트렌치의 외측에 도 3에 도시된 제1 바디 영역(36)의 제1 및 제2 외주 부분(45, 46), 제2 바디 영역(37)의 쇼트키 배리어 다이오드 형성용 외측 부분(53), 제1 소스 영역(38)의 외측 부분(53), 제2 소스 영역(39)의 외측 부분(54), 및 보호 반도체 영역(40)과 같은 것을 마련한다.
(6) 도 3의 셀용 트렌치(31)에 따라 P형 불순물을 주입하는 것에 의해 제1 및 제2 바디 영역(36, 37)의 셀용 트렌치(31)에 인접하는 부분의 P형 불순물 농도를 셀 중앙부보다도 높게 할 수 있다. 이와 같이 제1 및 제2 바디 영역(36, 37)의 셀용 트렌치(31)에 인접하는 부분의 P형 불순물 농도를 높이면, IGFET의 한계 전압(Vth)이 높아진다.
(7) 도 3에 도시된 IGFET의 제1 및 제2 바디 영역(36, 37)에 소스 전극(23)을 통해서 예를 들면 2 MeV의 전자선을 조사하고, 그 후 수소 분위기 안으로 소정 온도(예를 들면 300℃이상)의 열처리를 실시할 수 있다. 전자선을 조사하면, 제1 및 제2 바디 영역(36, 37)에서의 소수 캐리어의 라이프타임이 짧아진다. 이와 같이 라이프타임이 짧아지면, IGFET에 역방향 전압이 인가되고 있을 때에 N-형의 제2 드레인 영역(35)으로부터 제1 및 제2 바디 영역(36, 37)에 주입된 전자(소수 캐리어)가 정공과 신속히 결합하고, 전자(소수 캐리어)가 N형의 제1 소스 영역(38)까지 흐르는 것이 억제된다. 이에 의해, IGFET의 누설 전류가 작아져, 내압이 향상한다.
(8) 각 실시예 및 변형예에 도시된 N 채널형의 IGFET를, P 채널형의 IGFET로 변형할 수 있다. P 채널형의 IGFET를 얻는 경우에는, 각 실시예 및 변형예를 나타내는 도 3, 도 4, 도6 ~ 도 9, 도 12 ~ 도 19에서의 각 반도체 영역의 전도형을, 반대로 한다. 즉, 각 도면에서의 N 형 반도체 영역을 P 형 반도체 영역으로, 또 P 형 반도체 영역을 N 형 반도체 영역으로 바꾼다. P 채널형의 IGFET의 경우에, 각 반도체 영역의 불순물 농도의 상호 관계는, N 채널형의 IGFET의 각 반도체 영역의 불순물 농도의 상호 관계와 같이 결정한다. 또한, P 채널형의 IGFET를 얻는 경우에는, 소스 전극(23)의 재료를, N형 반도체 영역(N형의 제2 바디 영역)에 쇼트키 접촉할 수 있는 Pd(파라디움), Mo(몰리브덴), V(바나듐) 등으로 변경한다. 이 P 채널형의 IGFET의 경우에는, 소스 전극의 전위보다도 게이트 전극의 전위를 낮게 했을 때에, 소스 전극과 드레인 전극의 사이가 온 상태로 된다. 또한, P 채널형의 IGFET를 정상 동작시킬 때에는, 소스 전극의 전위를 드레인 전극의 전위보다도 높게 설정한다.
21 반도체 기본체
22 드레인 전극
23 소스 전극
24 게이트 전극
30 트렌치
31 셀용 트렌치
34 N+형의 제1 드레인 영역
35 제2 드레인 영역
36 P형의 제1 바디 영역
37 P-형의 제2 바디 영역
38 N형의 제1 소스 영역
39 N+형의 제2 소스 영역
40 N형의 보호 반도체 영역

Claims (13)

  1. (a) 제1 주면과 상기 제1 주면에 대해서 평행하게 연장하는 제2 주면을 가지고, 상기 제1 주면으로부터 상기 제2 주면에 도달하지 않는 깊이를 가지며, 상기 제2 주면으로 향해 연장되는 적어도 한 쌍의 트렌치를 포함하는 반도체 기본체;
    (b) 상기 반도체 기본체의 상기 제2 주면에 노출한 면 및 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치 보다도 외측에 노출한 면을 가지고, 상기 한 쌍의 트렌치에 인접하게 배치된 제1 전도형의 드레인 영역;
    (c) 상기 한 쌍의 트렌치의 상호간에 상기 드레인 영역에 인접하게 배치된 셀 부분, 상기 반도체 기본체의 상기 한 쌍의 트렌치보다도 외측에서 상기 드레인 영역에 인접하게 배치되고 제1 평균 불순물 농도를 가지고 있는 제1 외측 부분과, 상기 제1 외측 부분 보다도 외측에서 상기 드레인 영역에 인접하게 배치되고 상기 제1 평균 불순물 농도보다도 낮은 제2 평균 불순물 농도를 가지고 있는 제2 외측 부분을 포함하는 제2 전도형의 제1 바디 영역;
    (d) 상기 제1 평균 불순물 농도보다도 낮은 평균 불순물 농도를 가지고 상기 한 쌍의 트렌치의 상호간에 상기 제1 바디 영역에 인접하게 배치되고 상기 반도체 기본체의 상기 제1 주면에 노출한 면을 가지는 쇼트키 배리어 다이오드 형성용 셀 부분, 및 상기 제1 평균 불순물 농도보다도 낮은 평균 불순물 농도를 가지고 상기 한 쌍의 트렌치보다도 외측에서 상기 제1 바디 영역에 인접하게 배치되고 상기 반도체 기본체의 상기 제1 주면에 노출한 면을 가지는 쇼트키 배리어 다이오드 형성용 외측 부분을 포함하는 제2 전도형의 제2 바디 영역;
    (e) 상기 한 쌍의 트렌치의 상호간에 상기 제2 바디 영역의 상기 쇼트키 배리어 다이오드 형성용 셀 부분 및 상기 트렌치의 양쪽 모두에 인접하도록 배치되고 상기 반도체 기본체의 상기 일방의 주면에 노출한 면을 가지는 셀 부분, 및 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치 보다도 외측에서 상기 트렌치와 상기 제2 바디 영역의 상기 쇼트키 배리어 다이오드 형성용 외측 부분의 양쪽 모두에 인접하도록 배치되고 상기 반도체 기본체의 상기 일방의 주면에 노출한 면을 가지고 있는 외측 부분을 포함하는 제1 전도형의 소스 영역;
    (f) 상기 제2 바디 영역의 상기 쇼트키 배리어 다이오드 형성용 외측 부분 보다도 외측에 배치되고 상기 쇼트키 배리어 다이오드 형성용 외측 부분에 인접하고 상기 반도체 기본체의 상기 일방의 주면에 노출한 표면을 가지고 있는 제1 전도형의 쇼트키 배리어 다이오드 보호 반도체 영역;
    (g) 상기 반도체 기본체의 상기 제2 주면에서 상기 드레인 영역에 오믹 접촉하고 있는 드레인 전극;
    (h) 상기 반도체 기본체의 상기 제1 주면에서 상기 소스 영역과 상기 쇼트키 배리어 다이오드 보호 반도체 영역의 양쪽 모두에 오믹 접촉하고 상기 제2 바디 영역의 상기 쇼트키 배리어 다이오드 형성용 셀 부분과 상기 쇼트키 배리어 다이오드 형성용 외측 부분과의 양쪽 모두에 쇼트키 접촉하고 있는 소스 전극;
    (i) 상기 트렌치 안에 형성된 게이트 절연막; 및
    (j) 상기 트렌치 안에 배치되고 상기 게이트 절연막을 통해서 상기 반도체 기본체가 적어도 상기 제1 바디 영역에 대향하고 있는 게이트 전극
    을 포함하는 것을 특징으로 하는,
    전계 효과 반도체 장치.
  2. 제1항에 있어서,
    상기 드레인 영역은,
    (a) 상기 반도체 기본체의 상기 제2 주면에 노출하는 면을 가지고 있는 제1 전도형의 제1 드레인 영역; 및
    (b) 상기 제1 드레인 영역과 상기 한 쌍의 트렌치의 양쪽 모두에 인접하게 배치되고 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치 보다도 외측에 노출한 면을 가지고 상기 제1 드레인 영역보다도 낮은 제1 전도형 불순물 농도를 가지고 있는 제2 드레인 영역
    로 이루어지고,
    상기 반도체 기본체의 상기 트렌치는 상기 제2 드레인 영역에 도달하지만 상기 제1 드레인 전극에 도달하지 않는 깊이를 가지고,
    상기 드레인 전극은 상기 제1 드레인 영역에 오믹 접촉하고 있는 것을 특징으로 하는,
    전계 효과 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 바디 영역의 상기 제1 외측 부분은, 상기 제1 외측 부분과 상기 드레인 영역의 사이의 PN 접합이 상기 반도체 기본체의 상기 제1 주면에 대해서 평행하게 연장하도록 형성되고, 상기 제1 바디 영역의 상기 제2 외측 부분은, 상기 제2 외측 부분과 상기 드레인 영역의 사이의 PN 접합과 상기 반도체 기본체의 상기 제1 주면의 사이의 거리가 상기 제1 외측 부분으로부터 멀어짐에 따라 서서히 짧아지도록 형성되는 것을 특징으로 하는,
    전계 효과 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 바디 영역은, 상기 제1 바디 영역과 상기 소스 영역의 사이의 전부에 배치되고, 상기 트렌치에 인접하고, 상기 제1 바디 영역과 상기 보호 반도체 영역의 사이의 전부에 배치되고 있는 것을 특징으로 하는,
    전계 효과 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 바디 영역은, 상기 트렌치에 인접하지 않게 형성되고, 상기 소스 영역은 상기 제1 바디 영역과 상기 제2 바디 영역의 양쪽 모두에 인접하고, 상기 보호 반도체 영역은 상기 제1 바디 영역과 상기 제2 바디 영역의 양쪽 모두에 인접하고 있는 것을 특징으로 하는,
    전계 효과 반도체 장치.
  6. 제1항에 있어서,
    상기 소스 영역의 상기 셀 부분은, 상기 한 쌍의 트렌치의 일방에 인접하는 일방 부분과 상기 한 쌍의 트렌치의 타방에 인접하는 타방 부분으로 분할되고, 상기 제2 바디 영역의 상기 셀 부분은 상기 소스 영역의 상기 셀 부분의 상기 일방 부분과 상기 타방 부분의 사이에 상기 반도체 기본체의 상기 제1 주면에 노출하고 있는 것을 특징으로 하는,
    전계 효과 반도체 장치.
  7. 제1항에 있어서,
    상기 소스 영역의 상기 셀 부분은, 상기 제2 바디 영역과 상기 트렌치의 양쪽 모두에 인접하며 상기 반도체 기본체의 상기 제1 주면에 노출한 면을 가지고 있는 제1 소스 영역과, 상기 제1 소스 영역에 인접하며 상기 제1 소스 영역 보다도 높은 불순물 농도를 가지는 상기 반도체 기본체의 상기 제1 주면에 노출한 면을 가지고 있는 제2 소스 영역으로 이루어지는 것을 특징으로 하는,
    전계 효과 반도체 장치.
  8. 제1항에 있어서,
    상기 소스 전극은 상기 제2 바디 영역의 상기 외측 부분의 복수 개소에 한정적으로 쇼트키 접촉하고 있는 것을 특징으로 하는,
    전계 효과 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 바디 영역의 상기 외측 부분은 복수 개소로 분할되고 있는 것을 특징으로 하는,
    전계 효과 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 바디 영역의 상기 외측 부분에 대한 상기 소스 전극의 쇼트키 접촉 폭(W2)은, 상기 제2 바디 영역의 상기 셀 부분에 대한 상기 소스 전극의 쇼트키 접촉 폭(W1)의 1/10 ~ 10배인 것을 특징으로 하는,
    전계 효과 반도체 장치.
  11. 제1항에 있어서,
    상기 제2 바디 영역의 상기 외측 부분에 대한 상기 소스 전극의 쇼트키 접촉 폭(W2)은, 0.1μm ~ 20μm인 것을 특징으로 하는,
    전계 효과 반도체 장치.
  12. 제1항에 있어서,
    상기 제2 바디 영역의 상기 외측 부분에 대한 상기 소스 전극의 쇼트키 접촉 면적은, 상기 제2 바디 영역의 상기 셀 부분에 대한 상기 소스 전극의 쇼트키 접촉 면적의 1/10 ~ 10배인 것을 특징으로 하는,
    전계 효과 반도체 장치.
  13. (a) 서로 대향하는 제1 및 제2 주면을 가지며, 드레인 영역을 얻기 위한 제1 전도형을 가지고 있는 반도체 기본체를 준비하는 공정;
    (b) 상기 반도체 기본체의 상기 제1 주면의 외측 영역을 덮는 마스크를 형성하는 공정;
    (c) 상기 마스크를 사용해 제2 전도형 불순물을 상기 반도체 기본체에 선택적으로 확산시키는 것에 의해 제1 바디 영역을 형성하고, 상기 반도체 기본체에서의 제2 전도형 불순물이 확산되지 않은 부분으로 이루어지는 드레인 영역을 얻는 공정;
    (d) 상기 반도체 기본체의 상기 제1 주면으로부터 상기 제2 주면으로 향해 연장하고, 상기 드레인 영역에 도달하는 깊이를 가지고 있는 적어도 한 쌍의 트렌치를 형성하는 공정;
    (e) 상기 트렌치의 측면으로 게이트 절연막을 형성하는 공정;
    (f) 상기 반도체 기본체의 적어도 상기 제1 바디 영역에 대해서 상기 게이트 절연막을 통해서 대향하고 있는 게이트 전극을 상기 트렌치의 안에 형성하는 공정;
    (g) 상기 트렌치의 형성 전 또는 후에, 상기 반도체 기본체의 상기 제1 주면으로부터 제1 전도형 불순물을 선택적이고 전도형이 반전하지 않는 범위의 농도로 확산시키고, 상기 제1 바디 영역의 평균 불순물 농도 보다도 낮은 평균 불순물 농도를 가지며, 상기 한 쌍의 트렌치의 상호 간에 상기 제1 바디 영역에 인접하여 배치되고 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치의 상호간의 중앙에 노출한 면을 가지는 쇼트키 배리어 다이오드 형성용 셀 부분, 및 상기 제1 바디 영역의 평균 불순물 농도보다도 낮은 평균 불순물 농도를 가지고 상기 한 쌍의 트렌치의 외측에서 상기 제1 바디 영역에 인접하게 배치되고, 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치 보다도 외측에 노출한 면을 가지는 쇼트키 배리어 다이오드 형성용 외측 부분으로 이루어지는 제2 전도형의 제2 바디 영역을 형성하는 공정;
    (h) 상기 트렌치의 형성 전 또는 후에, 상기 반도체 기본체의 상기 제1 주면으로부터 제1 전도형 불순물을 선택적으로 확산시켜, 상기 한 쌍의 트렌치의 상호간에 상기 제2 바디 영역의 상기 셀 부분과 상기 트렌치의 양쪽 모두에 인접하도록 배치되고 상기 반도체 기본체의 상기 일방의 주면에 노출한 면을 가지는 셀 부분, 및 상기 반도체 기본체의 상기 제1 주면의 상기 한 쌍의 트렌치 보다도 외측에서 상기 트렌치와 상기 제2 바디 영역의 상기 외주 부분의 양쪽 모두에 인접하도록 배치되고 상기 반도체 기본체의 상기 일방의 주면에 노출한 면을 가지는 외측 부분으로 이루어지는 소스 영역을 형성 공정;
    (i) 상기 소스 영역의 형성과 동시 또는 별도로, 상기 반도체 기본체의 상기 제1 주면으로부터 제1 전도형 불순물을 선택적으로 확산시켜, 상기 소스 영역의 상기 외측 부분보다도 상기 트렌치로부터 멀어진 위치로 상기 제2 바디 영역의 상기 외주 부분에 인접하도록 배치되고 상기 반도체 기본체의 상기 일방의 주면에 노출한 면을 가지는 보호 반도체 영역을 형성하는 공정;
    (j) 상기 반도체 기본체의 상기 제2 주면에 상기 드레인 영역에 대해서 오믹 접촉하고 있는 드레인 전극을 형성하는 공정; 및
    (k) 상기 반도체 기본체의 상기 제1 주면에, 상기 소스 영역과 상기 보호 반도체 영역의 양쪽 모두에 오믹 접촉하고, 상기 제2 바디 영역에 쇼트키 접촉하고 있는 소스 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는,
    전계 효과 반도체 장치의 제조 방법.
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