KR20110025109A - Ｓｏｉ 기판의 제작 방법 및 반도체 장치의 제작 방법 - Google Patents
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Abstract
본 발명은 평탄성을 확보하면서 결정성이 높은 반도체막을 갖는, SOI 기판의 제작 방법을 제공하는 것을 목적의 하나로 한다.
분리에 의하여 절연막 위에 단결정의 반도체막을 형성한 후, 상기 반도체막의 표면에 존재하는 자연 산화막을 제거하여 반도체막에 대해서 제 1 레이저 광의 조사 및 제 2 레이저 광의 조사를 불활성 가스 분위기하 또는 감압 분위기하에서 행한다. 제 1 레이저 광의 조사는, 반도체막의 임의(任意)의 1점에 있어서의 레이저 광의 숏(shot) 횟수를 7 이상, 더 바람직하게는 10 이상 100 이하로 하고, 제 2 레이저 광의 조사는, 반도체막의 임의의 1점에 있어서의 레이저 광의 숏 횟수를 0보다 많고 2 이하로 한다.
분리에 의하여 절연막 위에 단결정의 반도체막을 형성한 후, 상기 반도체막의 표면에 존재하는 자연 산화막을 제거하여 반도체막에 대해서 제 1 레이저 광의 조사 및 제 2 레이저 광의 조사를 불활성 가스 분위기하 또는 감압 분위기하에서 행한다. 제 1 레이저 광의 조사는, 반도체막의 임의(任意)의 1점에 있어서의 레이저 광의 숏(shot) 횟수를 7 이상, 더 바람직하게는 10 이상 100 이하로 하고, 제 2 레이저 광의 조사는, 반도체막의 임의의 1점에 있어서의 레이저 광의 숏 횟수를 0보다 많고 2 이하로 한다.
Description
본 발명은, SOI(Silicon On Insulator) 기판의 제작 방법 및 상기 SOI 기판의 제작 방법을 사용한 반도체 장치의 제작 방법에 관한 것이다.
반도체 집적 회로에 대한 고집적화, 고속화, 고기능화, 저소비 전력화의 요구가 보다 거세지고 있고, 그 실현을 위해서, 벌크(bulk)의 트랜지스터를 대신하는 유력한 수단으로서 SOI 기판을 사용한 트랜지스터가 주목을 받고 있다. SOI 기판을 사용한 트랜지스터는 벌크의 트랜지스터와 비교하면, 반도체막이 절연막 위에 형성되기 때문에, 기생 용량이 저감되어, 기판에 흐르는 누설 전류의 발생을 억제할 수 있다. 따라서, 반도체 장치의 고속화, 저소비 전력화를 더 기대할 수 있다. 그리고, 활성층으로서 사용하는 반도체막을 얇게 할 수 있기 때문에, 단채널 효과를 억제하고, 따라서, 소자의 미세화(微細化), 나아가서는 반도체 집적 회로의 고집적화를 실현할 수 있다.
SOI 기판의 제작 방법의 하나로서, 스마트 컷(등록 상표)으로 대표되는 UNIBOND, ELTRAN(Epitaxial Layer Transfer), 유전체 분리법, PACE(Plasma Assisted Chemical Etching)법 등, 절연막을 사이에 두고 반도체막을 기판 위에 형성하는 방법이 있다. 상기 방법을 사용함으로써, 단결정의 반도체막을 사용한 고기능의 집적 회로를 싼값의 유리 기판 위에 형성할 수 있다.
예를 들어, 이하에 기재하는 특허 문헌 1에는, 벌크의 반도체 기판으로부터 분리된 반도체막을 유리 기판에 접합하여 SOI 기판을 제작하는 방법이 개시된다.
또한, 특허 문헌 2는, 레이저 광의 조사에 의하여 유리 기판 위에 전사(轉寫)된 반도체 박막층의 결정성을 개선하는 방법에 대해서 개시된다.
상술한 바와 같은 유리 기판을 사용한 SOI 기판은 반도체 기판을 사용한 SOI 기판보다 싼값이고, 또 반도체 장치의 대면적화를 실현하기 쉽다는 장점을 갖는다. 유리 기판은, 반도체 기판과 비교하여 내열 온도가 낮기 때문에, 특허 문헌 2에 기재되는 레이저 광의 조사는, 분리된 후의 반도체막의 결정성을 개선시키기 위해서 적합한 방법이다.
분리의 공정에 있어서 상실된 반도체막의 결정성을 펄스 발진의 레이저 광의 조사에 의하여 개선시키는 경우, 임의의 1점에 조사되는 레이저 광의 숏 횟수를 증가하면, 결정성을 보다 높게 개선시킬 수 있다. 그러나, 숏 횟수가 많으면, 결정성의 개선에 대해서는 높은 효과를 얻을 수 있지만, 레이저 광 조사 후의 반도체막의 평탄성은 저하한다. 구체적으로는, 빔 스폿의 단부에 있어서의 에너지 밀도가 낮은 영역과 중첩하도록 주사 간격에 맞추어 크레이터(crater) 형상 또는 알 형상의 요철을 갖는 거칠어진 영역이, 반도체막의 표면에 출현(出現)되어 버린다. 이 피치 줄무늬(pitch stripe)라고 불리는 거칠어진 영역의 출현은, 레이저 광의 숏 횟수가 많은 경우, 또는 에너지 밀도가 높을수록 현저히 일어나고, 반도체막을 사용하여 형성되는 반도체 소자의 특성을 떨어뜨리는, 또는 반도체 소자의 특성의 균일성을 낮게 하는 요인이 된다.
한편, 레이저 광 조사의 숏 횟수가 적으면, 레이저 광 조사 후에 있어서 평탄성이 높은 반도체막을 얻을 수 있다. 그러나, 반도체막의 결정성을 개선시키는 효과는, 숏 횟수가 많은 경우와 비교하여 뒤떨어져 버린다.
상술한 과제를 감안하여, 본 발명은 평탄성을 확보하면서, 결정성이 높은 반도체막을 갖는, SOI 기판의 제작 방법을 제공하는 것을 목적의 하나로 한다. 또는, 본 발명은, 특성의 편차를 억제할 수 있고, 또 양호한 특성을 얻을 수 있는 반도체 소자를 사용한 반도체 장치의 제작 방법을 제공하는 것을 목적의 하나로 한다.
상기 피치 줄무늬가 발생하는 조건을 조사한 결과, 본 발명자들은, 반도체막의 표면에 존재하는 수nm의 막 두께의 자연 산화막이, 피치 줄무늬의 발생에 기여하는 것을 발견하였다. 그래서, 질소 분위기하 또는 감압 분위기하와 같은, 산소를 극력 배제(排除)한 분위기하에서 레이저 광의 조사를 행한 결과, 피치 줄무늬의 발생을 억제하는 데에 다소(多少)의 효과를 얻을 수 있지만, 충분한 효과가 아니었다. 이것은, 결정성을 충분히 개선하기 위해서 숏 횟수를 증가하면, 약간 분위기 중에 존재하는 산소와 반도체가 반응함으로써, 반도체막의 표면에 산화막이 형성되는 것이 피치 줄무늬의 발생을 유발(誘發)하기 때문이라고 생각할 수 있다.
또한, 단결정의 반도체막에 레이저 광을 조사하는 경우, 반도체막의 표면에 자연 산화막이 존재하는 상태에서 숏 횟수를 증가시키면, 레이저 광의 에너지 밀도에 따라서는, 반도체막에 틈이 생기는 것을, 실험을 행하여 알 수 있었다. 또한, 단결정의 반도체막의 경우, 자연 산화막의 막 두께가 클수록 상기 틈이 생기는 에너지 밀도의 범위가 넓어지는 것을 알 수 있었다. 본 발명자들이 일찍이 행한, 비정질, 미결정, 또는 다결정의 반도체막의 레이저 광에 의한 결정화에서는, 상술한 바와 같은 틈의 발생을 확인할 수 없으므로 단결정의 반도체막의 경우, 상기 반도체막과 상이한 메커니즘(mechanism)으로 결정화가 진행된다고 생각하였다. 따라서, 비정질, 미결정 또는 다결정의 반도체막의 레이저 광에 의한 결정화의 수법을 그대로 단순히 단결정의 반도체막의 결정성을 개선하기 위해서 적용시킬 수 없다.
그리고, 본 발명자들은 상술한 과제를 해결하기 위해서 이하의 SOI 기판의 제작 방법을 알아냈다. 분리에 의하여 절연막 위에 반도체막을 형성한 후, 반도체막의 표면에 존재하는 자연 산화막을 제거하여 반도체막에 대해서 제 1 레이저 광의 조사를 행한다. 제 1 레이저 광의 조사는, 희 가스 분위기하, 질소 분위기하 또는 감압 분위기하에서, 반도체막의 임의의 1점에 있어서의 레이저 광의 숏 횟수를 7 이상, 더 바람직하게는 10 이상 100 이하로 한다. 그리고, 제 1 레이저 광의 조사를 행한 후, 반도체막에 대해서 제 2 레이저 광의 조사를 행한다. 제 2 레이저 광의 조사는, 희 가스 분위기하, 질소 분위기하 또는 감압 분위기하에서 반도체막의 임의의 1점에 있어서의 레이저 광의 숏 횟수를 0보다 많고 2 이하로 한다.
제 1 레이저 광의 조사 및 제 2 레이저 광의 조사는, 미결정이 발생하기 어려운 높이의 에너지 밀도로 행한다. 제 1 레이저 광의 조사에 의하여 분리 공정에 있어서 결정성이 상실된 반도체막 중의 결함을 수복할 수 있다. 또한, 제 1 레이저 광의 조사에 의하여 분리시에 생긴 반도체막의 표면 거칠기를 어느 정도 작게 할 수 있다. 그러나, 제 1 레이저 광의 조사에 기인하는 피치 줄무늬가 반도체막의 표면에 발생하기 때문에, 제 2 레이저 광의 조사는 빔 스폿을, 제 1 레이저 광의 조사에 의하여 생긴 피치 줄무늬와 중첩하도록 주사한다.
또한, 레이저 광의 에너지는, 빔 스폿 내에 있어서 완전히 균일한 것은 많지 않으며, 보통은 빔 스폿 내의 위치에 따라 그 높이는 상이하다. 1숏의 레이저 광이 조사되는 빔 스폿의 범위는, 상기 레이저 광의 최고 에너지 값을 100%로 가정(假定)하면, 그 최고 에너지 값에 대해서 80% 이상의 에너지 값을 갖는 레이저 광이 조사되는 영역으로 한다.
또한, 반도체막에 대해서 제 2 레이저 광의 조사를 행하기 전에 다시 반도체막의 표면에 존재하는 자연 산화막을 제거하여도 좋다.
상기 SOI 기판을 형성한 후, 박막의 반도체막을 에칭 등에 의하여 원하는 형상으로 가공하여 섬 형상의 반도체막을 형성한다. 이 섬 형상의 반도체막을 사용하여 박막 트랜지스터, 다이오드, 저항, 용량 등의 각종 반도체 소자를 형성함으로써 반도체 장치를 제작할 수 있다.
상기 구성에 의하여, 평탄성을 확보하면서, 결정성이 높은 반도체막을 갖는 SOI 기판을 제공할 수 있다. 또는 특성의 편차를 억제할 수 있고, 또 양호한 특성을 얻을 수 있는 반도체 소자를 사용한 반도체 장치의 제작 방법을 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 2a 내지 도 2c는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 3a 내지 도 3d는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 4a 내지 도 4d는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 5a 내지 도 5c는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 6a 내지 도 6d는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 7a 내지 도 7d는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 8a 내지 도 8c는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 9는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 10은 본 발명의 일 형태에 따른 제작 방법을 사용하여 형성된 액정 표시 장치의 화소의 상면도.
도 11은 본 발명의 일 형태에 따른 제작 방법을 사용하여 형성된 액정 표시 장치의 화소의 단면도.
도 12a 및 도 12b는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 13a 및 도 13b는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 14a 내지 도 14c는 본 발명의 일 형태에 따른 제작 방법을 사용하여 형성된 발광 장치의 화소의 단면도.
도 15는 본 발명의 일 형태에 따른 제작 방법을 사용하여 형성된 액정 표시 장치의 화소의 단면도.
도 16a 내지 도 16e는 반도체 장치를 사용한 전자 기기의 도면.
도 17은 상대(相對) 에너지 밀도에 대한 평균면 거칠기 Ra를 도시하는 도면.
도 18a 내지 도 18c는 레이저 광 조사 후에 있어서의 반도체막의 AFM상을 도시하는 도면.
도 19a 및 도 19b는 레이저 광 조사 후에 있어서의 반도체막의 광학 현미경 사진을 도시하는 도면.
도 2a 내지 도 2c는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 3a 내지 도 3d는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 4a 내지 도 4d는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 5a 내지 도 5c는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 6a 내지 도 6d는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 7a 내지 도 7d는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 8a 내지 도 8c는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 9는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 10은 본 발명의 일 형태에 따른 제작 방법을 사용하여 형성된 액정 표시 장치의 화소의 상면도.
도 11은 본 발명의 일 형태에 따른 제작 방법을 사용하여 형성된 액정 표시 장치의 화소의 단면도.
도 12a 및 도 12b는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 13a 및 도 13b는 본 발명의 일 형태에 따른 제작 방법을 도시하는 도면.
도 14a 내지 도 14c는 본 발명의 일 형태에 따른 제작 방법을 사용하여 형성된 발광 장치의 화소의 단면도.
도 15는 본 발명의 일 형태에 따른 제작 방법을 사용하여 형성된 액정 표시 장치의 화소의 단면도.
도 16a 내지 도 16e는 반도체 장치를 사용한 전자 기기의 도면.
도 17은 상대(相對) 에너지 밀도에 대한 평균면 거칠기 Ra를 도시하는 도면.
도 18a 내지 도 18c는 레이저 광 조사 후에 있어서의 반도체막의 AFM상을 도시하는 도면.
도 19a 및 도 19b는 레이저 광 조사 후에 있어서의 반도체막의 광학 현미경 사진을 도시하는 도면.
이하에서는, 본 발명의 실시형태에 대해서 도면을 사용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 개시하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 본 발명은, 마이크로프로세서, 화상 처리 회로 등의 집적 회로나, RF 태그, 반도체 표시 장치 등, 모든 반도체 장치의 제작에 사용할 수 있다. 반도체 표시 장치에는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 사용한 회로 소자를 구동 회로에 갖고 있는 그 외의 반도체 표시 장치가 그 범주에 포함된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른, SOI 기판 및 반도체 장치의 제작 방법에 대해서 설명한다.
우선, 도 1a에 도시하는 바와 같이, 본드 기판(100)의 일부를 분리함으로써 얻어지는 박막의 반도체막(101)을 절연막(102)을 사이에 두고 베이스 기판(103) 위에 형성한다.
본드 기판(100)으로서, 실리콘, 게르마늄 등의 단결정 반도체 기판을 사용할 수 있다. 그 외에 갈륨비소, 인듐인 등의 화합물 반도체로 형성된 단결정 반도체 기판을 본드 기판(100)으로서 사용할 수 있다. 또한, 본드 기판(100)으로서 결정 격자에 변형을 갖는 실리콘, 실리콘에 대해서 게르마늄이 첨가된 실리콘 게르마늄 등의 반도체 기판을 사용하여도 좋다.
또한, 본드 기판(100)에 사용되는 단결정 반도체 기판은, 결정축의 방향이 기판 내에 있어서 일치하는 것이 바람직하지만, 점 결함, 선 결함, 면 결함 등의 격자 결함이 완전히 배제(排除)된 완전(完全) 결정일 필요는 없다.
베이스 기판(103)은, 알루미노 실리케이트 유리, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판 외에, 석영 기판, 세라믹스 기판, 사파이어 기판 등의 기판을 사용할 수 있다. 또한, 베이스 기판(103)으로서, 실리콘, 갈륨비소, 인듐인 등의 반도체 기판 등을 사용할 수 있다. 또는, 스테인리스 기판을 포함하는 금속 기판을 베이스 기판(103)으로서 사용하여도 좋다.
유리 기판으로서는, 액정 패널의 제조용으로 개발된 마더 유리 기판을 사용할 수 있다. 마더 유리로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm) 등의 크기의 기판이 알려져 있다. 대면적의 마더 유리 기판을 베이스 기판(103)으로서 사용하여 SOI 기판을 제조함으로써, SOI 기판의 대면적화를 실현할 수 있다. 마더 유리 기판과 같은 대면적 기판을 베이스 기판(103)으로서 사용함으로써, SOI 기판의 대면적화가 실현된다. SOI 기판의 대면적화가 실현되면, 한번에 다수의 IC, LSI 등의 칩을 제작할 수 있어, 1장의 기판으로부터 제작되는 칩의 개수가 증가되므로, 생산성을 비약적으로 향상시킬 수 있다.
또한, 베이스 기판(103) 위에 절연막을 형성하여도 좋다. 베이스 기판(103)은, 그 표면에 절연막이 반드시 형성되지 않아도 좋지만, 베이스 기판(103) 표면에 절연막을 형성함으로써, 베이스 기판(103)으로부터 본드 기판(100)에, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 침입하는 것을 방지할 수 있다. 또한, 베이스 기판(103) 표면에 절연막을 형성하는 경우, 베이스 기판(103) 위의 절연막이 절연막(102)과 접합하므로, 베이스 기판(103)으로서 사용할 수 있는 기판의 종류가 더 다양해진다. 플라스틱 등의 가요성을 갖는 합성 수지로 이루어지는 기판은 내열 온도가 일반적으로 낮은 경향이 있지만, 이후의 반도체 소자의 제작 공정에 있어서의 처리 온도에 견딜 수 있으면, 베이스 기판(103) 위에 절연막을 형성하는 경우에 있어서, 베이스 기판(103)으로서 사용할 수 있다. 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴부타디엔스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리아세트산 비닐, 아크릴 수지 등을 들 수 있다.
본드 기판(100)을 분리함으로써 형성된 반도체막(101)은, 결정 결함이 형성되는, 또는 그 표면의 평탄성이 상실된다. 그래서, 본 발명의 일 형태에서는, 결정 결함을 저감, 및 평탄성을 향상시킴으로써, 반도체막(101)의 표면에 형성되는 자연 산화막 등의 산화막(104)을 제거하는 처리를 행한 후, 반도체막(101)에 제 1 레이저 광의 조사를 행한다.
산화막(104)의 제거 처리는, 불산에 반도체막(101)을 노출하는 처리에 의하여 행할 수 있다. 불산에 의한 처리는, 반도체막(101)의 표면이 발수성(撥水性)을 나타낼 때까지 행하는 것이 바람직하다. 발수성을 나타냄으로써, 반도체막(101)으로부터 산화막(104)이 제거된 것을 확인할 수 있다. 불산을 사용한 습식(濕式)법에 의하여 산화막의 제거를 행하는 경우, 약액으로서 불화수소의 수용액인 희 불산(DHF: Dilute Hydrogen Fluoride), 불화수소와 불화암모늄을 혼합함으로써 얻어지는 수용액(BHF: Buffered Hydrogen Fluoride), 불화수소와 과산화 수소수를 혼합함으로써 얻어지는 용액(FPM: Hydrogen Fluoride Hydrogen Peroxide Deionized Water Mixture) 등을 사용할 수 있다.
본 실시형태에서는, 예를 들어, 불화수소의 농도가 0.5wt%의 DHF에 반도체막(101)을 110초간 노출시킴으로써, 도 1b에 도시하는 바와 같이, 반도체막(101)의 표면에 존재하는 산화막(104)을 제거한다. 이하에 스핀 세정기(洗淨機)를 사용한 산화막(104)의 제거의 순서에 대해서, 일례를 설명한다.
우선, 반도체막(101)이 형성된 베이스 기판(103)을 회전 테이블 위에 고정하고, 회전 테이블을 회전시키면서 순수를 사용하여 베이스 기판(103)에 대해서 메가소닉(megasonic) 세정을 행함으로써, 반도체막(101) 또는 산화막(104) 위에 존재하는 진애(塵埃) 등의 먼지를 제거한다. 메가소닉 세정은, 회전 테이블에 1MHz 정도의 고주파를 가하여 회전 횟수가 200rpm가 되도록 회전 테이블을 회전시키면서 노즐(nozzle)로부터 순수를 베이스 기판(103) 위에 30초간 토출시킴으로써 행해진다. 다음에, 회전 테이블의 회전 횟수 200rpm를 유지하면서 노즐로부터 불화수소의 농도가 0.5wt%의 DHF를 베이스 기판(103) 위에 110초간 토출시킴으로써, 반도체막(101) 위의 산화막(104)이 제거된다. 또한, 베이스 기판(103)에 있어서, 반도체막(101)이 형성되는 면과 반대 측의 면(뒷면) 측에 DHF가 들어가는 것을 방지하기 위해서 DHF를 베이스 기판(103) 위에 토출시키는 것과 병행하여 베이스 기판(103)의 뒷면 측을 순수에 의하여 씻는다. 그리고, DHF의 토출이 끝난 후에도, 회전 테이블의 회전 횟수 200rpm를 유지하면서 베이스 기판(103)의 뒷면 측을 5초간 더 연장하여 순수에 의하여 씻는다. 다음에, 회전 테이블의 회전 횟수 200rpm를 유지하면서 순수를 사용하여 베이스 기판(103)에 대해서 메가소닉 세정을 행하여 베이스 기판(103)에 부착하고 있는 DHF를 제거한다. 메가소닉 세정은 회전 테이블에 1MHz 정도의 고주파를 가하여 노즐로부터 순수를 베이스 기판(103) 위에 110초간 토출시킴으로써 행해진다. 이 DHF를 제거하기 위한 메가소닉 세정도, 베이스 기판(103)의 뒷면 측에 DHF가 들어가는 것을 방지하기 위해서 베이스 기판(103)의 뒷면 측을 순수에 의하여 씻으면서 행해진다. 다음에, 베이스 기판(103)을 건조시킨다. 베이스 기판(103)의 건조는, 베이스 기판(103)의 중앙부에 질소를 분사하면서 회전 테이블을 회전시킴으로써 행해진다. 회전 테이블의 회전 횟수는, 시작의 5초간은 10rpm로 낮게 유지하고, 그 후, 2000rpm로 높게 하여 90초간 유지한다. 이와 같이, 화전 횟수를 처음에 낮게 유지함으로써 순수에 대한 반도체의 용해나, 수적(水滴)의 경계에 있어서의 실리콘의 산화에 의하여 생기는 워터 마크(watermark)라고 불리는 얼룩이 반도체막(101)의 표면에 발생하는 것을 방지할 수 있다.
또한, 상술한 베이스 기판(103)을 세정하기 위해서 사용하는 순수는, 대전 방지를 위해서 이산화탄소가 첨가되는 것을 사용하는 것이 바람직하다. 또한, 산소와 수분이 공존하는 분위기 중에서는, 반도체막의 표면에 자연 산화막이 생성되기 쉽기 때문에, 산소 농도가 저감된 순수를 사용함으로써, 세정을 할 때에 반도체막(101)의 표면에 자연 산화막이 형성되는 것을 방지할 수 있다.
본 실시형태에서는, DHF를 사용하는 경우에 대해서 예시하지만, FPM을 사용하여 산화막의 제거를 행함으로써, DHF를 사용하여 산화막의 제거를 행하는 경우와 비교하여 구리 등의 금속에 의한 오염량을 2자릿수 정도 적게 억제할 수도 있다.
또한, 자연 산화막을 제거하는 방법으로서, 상술한 바와 같은 습식법을 사용할 수도 있지만, 건식법을 사용하여도 좋다. 건식법을 사용하는 경우, 습식법을 사용하는 경우와 달리, 순수 등에 의하여 약액을 세정하여 건조시킨 후에 워터 마크가 반도체막의 표면에 발생하는 것을 피할 수 있다. 건식법에 의한 자연 산화막의 제거는, 예를 들어, 아르곤을 플라즈마화함으로써, 드라이 에칭하는 방법, 삼불화질소와, 헬륨 등의 희 가스 또는 수소를 플라즈마화하여 산화막과 불소의 반응을 촉진시켜 기화시키는 방법, 불산의 증기에 노출시키는 방법 등을 들 수 있다.
또한, 산화막(104)의 제거를 행한 후, 제 1 레이저 광의 조사를 행할 때까지, 반도체막(101)을 불활성 가스 분위기하 또는 감압 분위기하에서 보존하는 것이 바람직하다. 또한, 산소와 수분이 공존하는 분위기 중에서는, 반도체막의 표면에 자연 산화막이 생성되기 쉽기 때문에, 절대 습도가 낮은 분위기 중에서 반도체막(101)을 보존하는 것이 바람직하다. 산화막(104)을 제거한 후, 대기 분위기에 반도체막(101)을 노출하면, 시간의 경과에 따라, 반도체막(101)의 표면에는 자연 산화막이 형성된다. 이 자연 산화막의 막 두께가 커지면, 이후의 제 1 레이저 광 조사에 의하여 반도체막(101)에 틈이 생기기 쉽기 때문에, 산화막(104)의 제거를 행한 후, 대기 분위기하에서 30분 이상 경과한 반도체막(101)에 대해서는 상술한 바와 같은 산화막을 제거하는 처리를 다시 행하는 것이 바람직하다.
다음에, 도 1c에 도시하는 바와 같이, 반도체막(101)에 제 1 레이저 광의 조사를 행한다. 본 발명의 일 형태에서는, 제 1 레이저 광의 조사는, 반도체막(101) 중의 결정 결함의 수복에 중점을 둔다. 도 1c에서는, 레이저 광(106)을 화살표로 도시한 방향으로 주사시킴으로써 반도체막(101)의 결정 결함이 수복되는 상태를 도시한다. 그리고, 제 1 레이저 광의 조사에 의하여 도 2a에 도시하는 바와 같이, 결정 결함이 수복된 반도체막(105)이 형성된다.
제 1 레이저 광의 조사는, 반도체막(101)을 부분 용융시키는 정도의 에너지 밀도로 행하는 것이 바람직하다. 완전 용융시키면, 액상(液相)이 된 반도체막(101)에서 무질서한 핵 발생이 일어나기 때문에, 반도체막(101)이 재결정화되었을 때에 미결정이 발생하여 결정성이 저하되기 때문이다. 부분 용융시킴으로써, 반도체막(101)에서는, 용융되지 않는 고상(固相) 부분으로부터 결정 성장이 진행되는, 소위 세로 성장이 일어난다. 세로 성장에 의한 재결정화에 의하여 반도체막(101)의 결정 결함이 감소되어 결정성이 회복된다. 또한, 반도체막(101)이 완전 용융 상태이라는 것은, 반도체막(101)이 절연막(102)과의 계면까지 용융되어 액체 상태가 되는 것을 말한다. 한편, 반도체막(101)이 부분 용융 상태이라는 것은, 상층이 용융하여 액상이며, 하층이 고상인 상태를 말한다.
이 제 1 레이저 광의 조사에는, 반도체막(101)을 부분적으로 용융시키기 위해서 펄스 발진에 의하여 레이저 광의 조사를 행하는 것이 바람직하다. 예를 들어, 펄스 발진의 경우는, 반복 주파수 1MHz 이하, 펄스 폭 10n초 이상 500n초 이하이다. 예를 들어, 반복 주파수 10Hz 내지 300Hz, 펄스 폭 25n초, 파장 308nm의 XeCl 엑시머 레이저를 사용할 수 있다.
그리고, 제 1 레이저 광의 조사에서는, 반도체막(101)의 임의의 1점에 있어서의 레이저 광의 숏 횟수를 7 이상, 더 바람직하게는 10 이상 100 이하로 한다. 이후 행해지는 제 2 레이저 광의 조사보다 숏 횟수를 많이 설정함으로써, 반도체막(101) 중의 결정 결함을 수복하여 레이저 광을 조사한 후의 반도체막(105)의 결정성을 양호하게 할 수 있다.
레이저 광은, 반도체에 선택적으로 흡수되는 고체 레이저의 기본파 또는 제 2 고조파인 것이 바람직하다. 구체적으로는, 예를 들어, 파장이 250nm 이상 700nm 이하의 범위의 레이저 광을 사용할 수 있다. 또한, 레이저 광의 에너지는, 레이저 광의 파장, 레이저 광의 표피 깊이(skin depth), 반도체막(101)의 막 두께 등을 고려하여 결정할 수 있다. 예를 들어, 반도체막(101)의 두께가 120nm 정도이며, 레이저 광의 파장이 308nm의 펄스 발진 레이저를 사용하는 경우는, 제 1 레이저 광의 에너지 밀도를 600mJ/cm2 내지 700mJ/cm2로 하면 좋다.
또한, 레이저 광의 에너지는, 빔 스폿 내에 있어서 완전히 균일한 것은 많지 않으며, 보통은 빔 스폿 내의 위치에 따라 그 높이는 상이하다. 또한, 빔 스폿의 경계선은 명확하지 않고, 이론상은 무한대(無限大)이다. 본 실시형태에서는, 빔 프로파일러(profiler)를 사용하여 레이저 광의 에너지 분포를 측정하고, 상기 레이저 광의 최고 에너지 값을 100%로 가정하면, 그 최고 에너지 값에 대해서 80% 이상의 에너지 값을 갖는 레이저 광이 조사되는 영역을 1숏의 레이저 광이 조사되는 빔 스폿의 범위로 한다.
또한, 펄스 발진의 레이저로서, 예를 들어, Ar 레이저, Kr 레이저, 엑시머 레이저, CO2 레이저, YAG 레이저, Y2O3 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 또는 금 증기 레이저를 사용할 수 있다.
그리고, 제 1 레이저 광의 조사는, 희 가스 또는 질소 분위기와 같은 불활성 분위기, 또는 감압 분위기에서 행하는 것이 바람직하다. 상기 분위기 중에서 레이저 광을 조사하기 위해서는, 기밀성이 있는 챔버 내에서 레이저 광을 조사하여, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우는, 레이저 광의 피조사면에 질소 가스 등의 불활성 가스를 분사함으로써 불활성 분위기에서의 레이저 광의 조사를 실현할 수 있다. 불활성 분위기 또는 감압 분위기에 있어서, 제 1 레이저 광의 조사를 행함으로써 대기 분위기에서 행하는 경우보다 자연 산화막의 발생을 더 억제하고, 레이저 광을 조사한 후에 형성되는 반도체막(105)에 틈이 생기는, 또는 피치 줄무늬가 발생하는 것을 억제하고, 반도체막(105)의 평탄성을 향상시킬 수 있고, 레이저 광이 사용될 수 있는 에너지 범위를 확대할 수 있다.
광학계에 의하여 레이저 광은 에너지 분포를 균일하게 하고, 또 단면 형상을 선 형상으로 하는 것이 바람직하다. 이로써, 스루풋이 좋고, 또 레이저 광의 조사를 균일하게 행할 수 있다. 레이저 광의 빔 길이는, 베이스 기판(103)의 1변보다 길게 함으로써 1번의 주사에 의하여, 베이스 기판(103)에 접합된 모든 반도체막(101)에 레이저 광을 조사할 수 있다. 레이저 광의 빔 길이가 베이스 기판(103)의 1변보다 짧은 경우는, 복수 횟수의 주사에 의하여, 베이스 기판(103)에 접합된 모든 반도체막(101)에 레이저 광을 조사할 수 있는 길이로 하면 좋다.
예를 들어, 본 실시형태에서는, 제 1 레이저 광의 조사는, 반도체막(101)의 막 두께가 140nm 정도의 경우, 구체적으로는 다음과 같이 행할 수 있다. 레이저 광의 레이저 발진기로서, XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 20n초, 반복 주파수 30Hz)를 사용한다. 광학계에 의하여, 레이저 광의 단면을 0.4mm×120mm의 선 형상으로 정형한다. 레이저 광의 주사 속도를 0.5mm/초로 하고, 빔숏 횟수를 약 24숏으로 하여, 레이저 광을 반도체막(101)에 조사한다.
제 1 레이저 광을 조사하기 전에 드라이 에칭에 의하여 반도체막(101)의 표면을 평탄화하는 경우, 드라이 에칭에 의하여 반도체막(101)의 표면 부근에서 결정 결함 등의 손상이 생기는 경우가 있다. 그러나, 상기 레이저 광의 조사에 의하여, 드라이 에칭 때문에 생기는 손상도 보수(補修)할 수 있다.
또한, 상술한 바와 같이, 불활성 분위기, 또는 감압 분위기에 있어서 제 1 레이저 광의 조사를 행함으로써, 대기 분위기하에 있어서 제 1 레이저 광의 조사를 행하는 것보다 반도체막(105) 표면에 자연 산화막이 발생하는 것을 억제할 수 있지만, 제 1 레이저 광의 조사는 결정성의 개선에 중점을 두기 때문에, 이후의 제 2 레이저 광의 조사보다 숏 횟수를 증가시킨다. 따라서, 제 2 레이저 광의 조사와 비교하여 분위기 중의 약간의 산소와 반도체가 반응하기 쉽고, 자연 산화막이 형성되기 쉽다고 말할 수 있다. 따라서, 반도체막(105)의 표면에는, 자연 산화막에 기인하여 주사 간격에 맞추어 크레이터 형상 또는 알 형상의 요철을 갖는 거칠어진 영역인 피치 줄무늬(107)가 발생할 가능성이 있다.
제 1 레이저 광의 조사에 의하여 분리시에 생긴 반도체막의 표면 거칠기는 어느 정도 억제되지만, 반도체막(105)의 평탄성을 보다 높이기 위해서, 구체적으로는, 반도체막(105)의 표면에 형성된 피치 줄무늬(107)에 의한 고저차를 작게 억제하기 위해서, 또는 피치 줄무늬의 개수를 저감시키기 위해서 본 발명의 일 형태에서는, 도 2b에 도시하는 바와 같이, 반도체막(105)에 제 2 레이저 광의 조사를 행한다. 도 2b에서는, 레이저 광(108)을 화살표로 도시한 방향으로 주사시킴으로써 반도체막(105)의 평탄성이 높아지는 상태를 도시한다. 그리고, 제 2 레이저 광의 조사에 의하여 도 2c에 도시하는 바와 같이, 평탄성이 높아진 반도체막(109)이 형성된다.
제 2 레이저 광이 조사는, 반도체막(105)을 부분 용융시키는 정도의 에너지 밀도로 행하는 것이 바람직하다. 완전 용융시키면, 액상이 된 반도체막(105)에서 무질서한 핵 발생이 일어나기 때문에, 반도체막(105)이 재결정화되었을 때에 미결정이 발생하여 결정성이 저하되기 때문이다. 부분 용융시킴으로써, 반도체막(105)에서는, 용융되지 않는 고상 부분으로부터 결정 성장이 진행되는, 소위 세로 성장이 일어난다. 세로 성장에 의한 재결정화에 의하여 반도체막(105)의 결정 결함이 감소되어 결정성이 회복된다. 또한, 반도체막(105)이 완전 용융 상태이라는 것은, 반도체막(105)이 절연막(102)과의 계면까지 용융되어 액체 상태가 되는 것을 말한다. 한편, 반도체막(105)이 부분 용융 상태이라는 것은, 상층이 용융하여 액상이며, 하층이 고상인 상태를 말한다.
또한, 반도체막을 부분 용융시키는 정도의 에너지 밀도는, 반도체막의 막 두께에 따라 상이하다. 또한, 반도체막의 평균적인 막 두께가 같아도, 표면 거칠기에 따라, 반도체막을 부분 용융시키는 정도의 에너지 밀도는 변화한다. 예를 들어, 분리시에 생긴 반도체막의 표면 거칠기에 기인하여 반도체막의 막 두께에는 편차가 생긴다. 이 표면 거칠기에 기인하는 막 두께의 편차는, 피치 줄무늬의 부분에 있어서의 막 두께의 편차보다 크다. 따라서, 제 2 레이저 광을 조사하기 전의 반도체막(105)은, 제 1 레이저 광을 조사하기 전의 반도체막(101)보다 막 두께의 편차가 작다. 따라서, 반도체막(105)의 최소 막 두께는 반도체막(101)의 최소 막 두께보다 큰 것이 예상된다. 따라서, 반도체막(101)과 반도체막(105)은, 평균적인 막 두께는 같은 정도이지만, 제 2 레이저 광의 조사에 있어서의 에너지 밀도는, 제 1 레이저 광의 조사에 있어서의 에너지 밀도보다 크게 할 수 있고, 사용할 수 있는 에너지 밀도의 범위가 넓다고 말할 수 있다.
이 제 2 레이저 광의 조사에는, 반도체막(105)을 부분적으로 용융시키기 위해서 펄스 발진에 의하여 레이저 광의 조사를 행하는 것이 바람직하다. 예를 들어, 펄스 발진의 경우는, 반복 주파수 1MHz 이하, 펄스 폭 10n초 이상 500n초 이하이다. 예를 들어, 반복 주파수 10Hz 내지 300Hz, 펄스 폭 25n초, 파장 308nm의 XeCl 엑시머 레이저를 사용할 수 있다.
그리고, 제 2 레이저 광은 적어도 피치 줄무늬가 형성되는 영역만을 겨누고 조사하면 좋고, 숏 횟수를 증가시킬 필요는 없다. 오히려 숏 횟수를 증가시키면, 제 1 레이저 광의 조사시에 반도체막(105)의 표면에 형성될 가능성이 있는 자연 산화막에 기인하여 반도체막(109)에 틈이 생길 우려가 있다. 따라서, 제 2 레이저 광의 조사에 있어서의 숏 횟수는, 제 1 레이저 광의 조사보다 적게 한다. 구체적으로는, 제 2 레이저 광의 조사에 있어서의 반도체막(105)의 임의의 1점에 있어서의 숏 횟수는 0보다 많고, 2 이하로 한다.
레이저 광은, 반도체에 선택적으로 흡수되는 고체 레이저의 기본파 또는 제 2 고조파인 것이 바람직하다. 구체적으로는, 예를 들어, 파장이 250nm 이상 700nm 이하의 범위의 레이저 광을 사용할 수 있다. 또한, 레이저 광의 에너지는, 레이저 광의 파장, 레이저 광의 표피 깊이, 반도체막(105)의 막 두께 등을 고려하여 결정할 수 있다. 예를 들어, 반도체막(105)의 두께가 120nm 정도이며, 레이저 광의 파장이 308nm의 펄스 발진 레이저를 사용하는 경우는, 제 2 레이저 광의 에너지 밀도를 600mJ/cm2 내지 700mJ/cm2로 하면 좋다.
펄스 발진의 레이저로서, 예를 들어, Ar 레이저, Kr 레이저, 엑시머 레이저, CO2 레이저, YAG 레이저, Y2O3 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 또는 금 증기 레이저를 사용할 수 있다.
그리고, 제 2 레이저 광의 조사는, 희 가스 또는 질소 분위기와 같은 불활성 분위기, 또는 감압 분위기에서 행하는 것이 바람직하다. 상기 분위기 중에서 레이저 광을 조사하기 위해서는, 기밀성이 있는 챔버 내에서 레이저 광을 조사하여, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우는, 레이저 광의 피조사면에 질소 가스 등의 불활성 가스를 분사함으로써 불활성 분위기에서의 레이저 광의 조사를 실현할 수 있다. 불활성 분위기 또는 감압 분위기에 있어서, 제 2 레이저 광의 조사를 행함으로써 대기 분위기에서 행하는 경우보다 자연 산화막의 발생을 더 억제하고, 레이저 광을 조사한 후에 형성되는 반도체막(109)에 틈이 생기는, 또는 피치 줄무늬가 발생하는 것을 억제하고, 반도체막(109)의 평탄성을 향상시킬 수 있고, 레이저 광이 사용될 수 있는 에너지 범위를 확대할 수 있다.
광학계에 의하여 레이저 광은 에너지 분포를 균일하게 하고, 또 단면 형상을 선 형상으로 하는 것이 바람직하다. 이로써, 스루풋이 좋고, 또 레이저 광의 조사를 균일하게 행할 수 있다. 레이저 광의 빔 길이는, 베이스 기판(103)의 1변보다 길게 함으로써 1번의 주사에 의하여 베이스 기판(103)에 접합된 모든 반도체막(105)에 레이저 광을 조사할 수 있다. 레이저 광의 빔 길이가 베이스 기판(103)의 1변보다 짧은 경우는, 복수 횟수의 주사에 의하여 베이스 기판(103)에 접합된 모든 반도체막(105)에 레이저 광을 조사할 수 있는 길이로 하면 좋다.
예를 들어, 본 실시형태에서는, 제 2 레이저 광의 조사는, 반도체막(105)의 막 두께가 140nm 정도의 경우, 구체적으로는 다음과 같이 행할 수 있다. 레이저 광의 레이저 발진기로서, XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 20n초, 반복 주파수 30Hz)를 사용한다. 광학계에 의하여, 레이저 광의 단면을 0.4mm×120mm의 선 형상으로 정형한다. 레이저 광의 주사 속도를 8.0mm/초로 하고, 빔숏 횟수를 약 1.5숏으로 하여, 레이저 광을 반도체막(105)에 조사한다.
또한, 제 2 레이저 광의 조사는, 반도체막의 표면을 평탄화하는 것에 중점을 두기 때문에, 그 숏 횟수는, 제 1 레이저 광의 조사와 비교하여 적다. 따라서, 자연 산화막에 기인하는 반도체막의 틈이 생기기 어렵다. 그러나, 보다 높은 평탄성을 원하면, 제 2 레이저 광의 조사를 행하기 전에 반도체막(105)의 표면에 형성될 가능성이 있는 자연 산화막을 제거하여도 좋다. 자연 산화막의 제거에 대해서는, 상술한 산화막(104)의 제거의 프로세스를 참조할 수 있다.
레이저 광을 조사한 후, 반도체막(109)에 500℃ 이상 650℃ 이하의 가열 처리를 행하는 것이 바람직하다. 이 가열 처리에 의하여, 상술한 제 1 레이저 광 또는 제 2 레이저광의 조사로 회복되지 않았던, 반도체막(109)의 결함의 소멸, 반도체막(109)의 변형을 완화할 수 있다. 이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 예를 들어, 저항 가열로를 사용하는 경우는, 온도 500℃에서 1시간 가열한 후, 550℃에서 4시간 가열하면 좋다.
상술한 일련의 프로세스를 거쳐, 본 발명의 일 형태에 따른 SOI 기판을 제작할 수 있다. 또한, 반도체막(109)을 사용하여 각종 반도체 소자를 제작함으로써, 반도체 장치를 제작할 수 있다. 본 발명의 일 형태에 의하여, 높은 레벨의 분위기 제어가 가능한 레이저 광의 조사 장치를 사용하지 않아도, 평탄성을 확보하면서 결정성이 높은 반도체막을 갖는, SOI 기판을 제공할 수 있다. 또는, 높은 레벨의 분위기 제어가 가능한 레이저 광의 조사 장치를 사용하지 않아도, 특성의 편차를 억제할 수 있고, 또 양호한 특성을 얻을 수 있는 반도체 소자를 사용한 반도체 장치의 제작 방법을 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른, SOI 기판 및 반도체 장치의 보다 자세한 제작 방법에 대해서 설명한다.
도 3a에 도시하는 바와 같이, 본드 기판(200)을 세정한 후, 본드 기판(200) 위에 절연막(201)을 형성한다.
본드 기판(200)으로서, 실리콘, 게르마늄 등의 단결정 반도체 기판을 사용할 수 있다. 그 외에 갈륨비소, 인듐인 등의 화합물 반도체로 형성된 단결정 반도체 기판을 본드 기판(200)으로서 사용할 수 있다. 또한, 본드 기판(200)으로서 결정 격자에 변형을 갖는 실리콘, 실리콘에 대해서 게르마늄이 첨가된 실리콘 게르마늄 등의 반도체 기판을 사용하여도 좋다.
또한, 본드 기판(200)에 사용되는 단결정 반도체 기판은, 결정축의 방향이 기판 내에 있어서 일치하는 것이 바람직하지만, 점 결함, 선 결함, 면 결함 등의 격자 결함이 완전히 배제(排除)된 완전(完全) 결정일 필요는 없다.
또한, 본드 기판(200)의 형성은 원형에 한정되지 않고, 원형 이외의 형상으로 가공되어도 좋다. 예를 들어, 이후 접합시키는 베이스 기판(203)의 형상이 일반적으로 직사각형인 것, 및 축소 투영형(投影型) 노광 장치 등의 노광 영역이 직사각형인 것 등을 고려하여 본드 기판(200)이 직사각형이 되도록 그 형상을 가공하여도 좋다. 본드 기판(200)의 형상의 가공은, 시판(市販)되는 원형의 단결정 반도체 기판을 절단함으로써 행할 수 있다.
절연막(201)은, 단수의 절연막을 사용한 것이라도 좋고, 복수의 절연막을 적층하여 사용한 것이라도 좋다. 절연막(201)의 두께는, 이후 불순물이 포함되는 영역이 제거되는 것을 고려하여 15nm 이상 500nm 이하로 하면 좋다.
절연막(201)을 구성하는 막에는, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화게르마늄막, 질화게르마늄막, 산화질화게르마늄막, 질화산화게르마늄막 등의 실리콘 또는 게르마늄을 조성으로 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속의 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속의 질화물로 이루어지는 절연막, 산화질화알루미늄막 등의 금속의 산화질화물로 이루어지는 절연막, 질화산화알루미늄막 등의 금속의 질화산화물로 이루어지는 절연막을 사용할 수도 있다.
예를 들어, 본 실시형태에서는, 본드 기판(200)을 열 산화함으로써 형성된 산화실리콘을 절연막(201)으로서 사용하는 예를 나타낸다. 또한, 도 3a에서는, 절연막(201)이 본드 기판(200)의 전체 면을 덮도록 형성되지만, 절연막(201)은, 본드 기판(200)의 적어도 한쪽 면에 형성되면 좋다.
또한, 본 명세서에 있어서, 산화질화물이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 물질이고, 또한, 질화산화물이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 물질을 가리킨다. 예를 들어, 산화질화실리콘이란 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0.1at.% 이상 10at.% 이하의 범위로 포함되는 물질로 할 수 있다. 또한, 질화산화실리콘이란, 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 30at.% 이하의 범위로 포함되는 물질로 할 수 있다. 다만, 상기 조성의 범위는 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유비율은, 그 합이 100at.%를 넘지 않는 값이다.
또한, 본드 기판(200)의 표면을 열 산화시킴으로써 절연막(201)을 형성하는 경우, 열 산화는 함유 수분량이 적은 산소를 사용하는 드라이 산화, 산소 분위기 중에 염화 수소 등의 할로겐을 포함하는 가스를 첨가하는 열 산화 등을 사용할 수 있다. 또한, 수소를 산소로 연소(燃燒)시켜 물을 생성하는 파이로제닉(pyrogenic) 산화, 고순도 순수를 100℃ 이상에 가열한 수증기를 사용하여 산화시키는 수증기 산화 등의 웨트 산화를 절연막(201)의 형성에 사용하여도 좋다.
베이스 기판(203)에 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용하는 경우, 상기 불순물이 베이스 기판(203)으로부터 분리된 후에 형성되는 반도체막에 확산되는 것을 방지할 수 있는 배리어막을, 적어도 1층 이상, 절연막(201)이 갖는 것이 바람직하다. 배리어막으로서 사용할 수 있는 절연막에는, 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 들 수 있다. 배리어막으로서 사용하는 절연막은, 예를 들어, 막 두께 15nm 내지 300nm로 형성하는 것이 바람직하다. 이들의 배리어막은 불순물의 확산을 방지하는 효과가 높지만, 내부 응력이 높다. 따라서, 본드 기판과 접하는 하층(下層)의 절연막에는, 상층(上層)의 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 상층의 절연막의 응력을 완화하는 효과가 있는 절연막으로서, 산화실리콘막, 및 본드 기판(200)을 열 산화하여 형성한 열 산화막 등이 있다. 하층의 절연막의 두께는, 5nm 이상 200nm 이하로 할 수 있다.
산화실리콘을 절연막(201)으로서 사용하는 경우, 절연막(201)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합 가스를 사용하여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECR CVD 등의 기상 성장법에 의하여 형성할 수 있다. 이 경우, 절연막(201)의 표면을 산소 플라즈마 처리로 치밀화하여도 좋다. 또한, 질화실리콘을 절연막(201)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스를 사용하여, 플라즈마 CVD 등의 기상 성장법에 의하여 형성할 수 있다. 또한, 질화산화실리콘을 절연막(201)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스, 또는 실란과 산화질소의 혼합 가스를 사용하여, 플라즈마 CVD 등의 기상 성장법에 의하여 형성할 수 있다.
또한, 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘을, 절연막(201)으로서 사용하여도 좋다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식Si(OC2H5)4), 테트라메틸실란(TMS: 화학식Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
소스 가스에 유기 실란을 사용함으로써, 프로세스 온도가 350℃ 이하에서 평활한 표면을 갖는 산화실리콘막을 형성할 수 있다. 또한, 열 CVD법에 의하여, 가열 온도가 200℃ 이상 500℃ 이하에서 형성되는 LTO(저온 산화물, Low Temperature Oxide)로 형성할 수 있다. LTO의 형성에는, 실리콘 소스 가스에 모노실란(SiH4) 또는 디실란(Si2H6) 등을 사용하여, 산소 소스 가스에 일산화이질소(N2O) 등을 사용할 수 있다.
예를 들어, 소스 가스에 TEOS와 O2를 사용하여, 산화실리콘막으로 이루어지는 절연막(201)을 형성하는 경우, TEOS의 유량 15sccm, O2의 유량 750sccm, 성막 압력 100Pa, 성막 온도 300℃, RF 출력 300W, 전원 주파수 13.56MHz로 하면 좋다.
또한, 유기 실란을 사용하여 형성된 산화실리콘막, 또는 저온에서 형성한 질화산화실리콘막 등의, 비교적으로 저온에서 형성된 절연막은, 표면에 OH기를 많이 갖는다. OH기는 물 분자와 수소 결합함으로써 실라놀기를 형성하여, 베이스 기판과 절연막을 저온에서 접합한다. 그리고 최종적으로는, 공유 결합인 실록산 결합이, 베이스 기판과 절연막의 사이에 형성된다. 따라서, 상기 유기 실란을 사용하여 형성된 산화실리콘막 또는 비교적으로 저온에서 형성된 LTO 등의 절연막은, Smart Cut 등에 사용되는 OH기가 존재하지 않거나 또는 비약적으로 적은 열 산화막보다도, 저온에서의 접합에 적합하다고 말할 수 있다.
절연막(201)은 평활하고 친수성을 갖는 접합면을 본드 기판(200)의 표면에 형성하기 위한 막이다. 따라서, 절연막(201)의 평균면 거칠기 Ra가 0.7nm 이하, 더 바람직하게는 0.4nm 이하가 바람직하다. 또한, 절연막(201)의 두께는 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는 5nm 이상 500nm 이하이며, 보다 바람직하게는, 10nm 이상 200nm 이하이다.
다음에, 도 3b에 도시하는 바와 같이, 본드 기판(200)에 전계에 의하여 가속된 이온으로 이루어지는 이온 빔을, 화살표로 도시하는 바와 같이 절연막(201)을 사이에 두고 조사하고, 본드 기판(200)의 표면으로부터 일정한 깊이의 영역에, 미소 보이드(void)를 갖는 취화층(202)을 형성한다. 예를 들어, 취화층은 결정 구조가 흐트러져 국소적으로 취약화된 층을 의미하고, 그 상태는 취화층을 형성하는 수단에 따라 상이하다. 또한, 본드 기판의 일 표면으로부터 취화층까지의 영역도 다소(多少) 취약화되는 경우가 있지만, 취화층은 이후 분단되는 영역 및 그 부근의 층을 가리킨다.
취화층(202)이 형성되는 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의하여 조절할 수 있다. 가속 에너지는, 가속 전압 등에 의하여 조절할 수 있다. 이온의 평균 침입 깊이와 대략 같은 깊이의 영역에 취화층(202)이 형성된다. 이온을 주입하는 깊이에 따라, 이후 본드 기판(200)으로부터 분리되는 반도체막(204)의 두께가 결정된다. 취화층(202)이 형성되는 깊이는, 본드 기판(200)의 표면으로부터 예를 들어 50nm 이상 500nm 이하로 할 수 있고, 바람직한 깊이 범위는 50nm 이상 200nm 이하로 하면 좋다.
이온을 본드 기판(200)에 주입하기 위해서는, 질량 분리를 수반하지 않는 이온 도핑법에 의하여 행하는 것이 택트 타임을 단축한다는 관점에서 바람직하지만, 본 발명은 질량 분리를 수반하는 이온 주입법을 사용하여도 좋다.
소스 가스에 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H+, H2 +, H3 +를 생성할 수 있다. 소스 가스로부터 생성되는 이온 종의 비율은, 플라즈마의 여기 방법, 플라즈마를 발생시키는 분위기의 압력, 소스 가스의 공급량 등을 조절함으로써 변화시킬 수 있다. 이온 도핑법에 의하여 이온 주입을 행하는 경우, 이온 빔에 H+, H2 +, H3 +의 총량(總量)에 대해서 H3 +가 50% 이상, 보다 바람직하게는 80% 이상 포함되는 것이 바람직하다. H3 +의 비율을 80% 이상으로 함으로써, 이온 빔에 포함되는 H2 + 이온의 비율이 상대적으로 작아지기 때문에, 이온 빔에 포함되는 수소 이온의 평균 침입 깊이의 편차가 작아지기 때문에, 이온의 주입 효율이 향상되어 택트 타임을 단축할 수 있다.
또한, H3 +는 H+, H2 +와 비교하여 질량이 크다. 따라서, 이온 빔에 있어서, H3 +의 비율이 많은 경우와, H+ 및 H2 +의 비율이 많은 경우에서는, 도핑할 때의 가속 전압이 같아도, 전자(前者)가 본드 기판(200)의 얕은 영역에 수소를 주입할 수 있다. 또한 전자의 경우, 본드 기판(200)에 주입되는 수소의, 두께 방향에 있어서의 농도 분포가 급준하게 되기 때문에, 취화층(202)의 두께 자체도 얇게 할 수 있다.
수소 가스를 사용하여, 이온 도핑법에 의하여 이온 주입을 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 함으로써, 이온 빔에 포함되는 이온종 및 그 비율, 절연막(201)의 막 두께에 따라 다르지만, 취화층(202)을 본드 기판(200) 표면으로부터 깊이 50nm 이상 500nm 이하의 영역에 형성할 수 있다.
예를 들어, 본드 기판(200)이 단결정 실리콘 기판이고, 절연막(201)이 두께 100nm의 열 산화막으로 형성되는 경우, 소스 가스인 100% 수소 가스의 유량이 50sccm, 빔 전류 밀도 5μA/cm2, 가속 전압 50kV, 도즈량 2.0×1016ions/cm2의 조건에서는, 본드 기판(200)으로부터 두께 146nm 정도의 반도체막을 분리할 수 있다. 또한, 수소를 본드 기판(100)에 첨가할 때의 조건이 동일해도 절연막(201)의 막 두께를 보다 크게 함으로써 반도체막의 막 두께를 보다 작게 할 수 있다.
이온 빔의 소스 가스에 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온 종의 대부분이 He+이기 때문에, 질량 분리가 수반되지 않는 이온 도핑법이라도, He+를 주된 이온으로서 본드 기판(200)에 주입할 수 있다. 따라서, 이온 도핑법에 의하여 효율 좋게, 미소한 구멍을 취화층(202)에 형성할 수 있다. 헬륨을 사용하여, 이온 도핑법으로 이온 주입을 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다.
소스 가스에 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스를 이용할 수도 있다.
또한, 이온 도핑법에 의하여 본드 기판(200)에 이온 주입을 행하는 경우, 이온 도핑 장치 내에 존재하는 불순물이 이온과 함께 피처리물에 주입되기 때문에, 절연막(201) 표면 근방에 S, Ca, Fe, Mo 등의 불순물이 존재할 가능성이 있다. 따라서, 절연막(201)의 표면 근방에서 가장 불순물이 많다고 생각되는 영역을 에칭이나 연마 등에 의하여 제거하여도 좋다. 구체적으로는, 절연막(201)의 표면으로부터 10nm 내지 100nm, 보다 바람직하게는 30nm 내지 70nm 정도의 깊이까지의 영역을 제거하면 좋다. 드라이 에칭으로서는, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, 예를 들어, ICP(Inductively Coupled Plasma) 에칭법, ECR(Elecrton Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론(magnetron) 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등을 사용할 수 있다. 예를 들어, 질화산화실리콘막의 표면 근방을 ICP 에칭법에 의하여 제거하는 경우, 에칭 가스인 CHF3의 유량을 7.5sccm, He의 유량을 100sccm, 반응 압력 5.5Pa, 하부 전극의 온도 70℃, 코일형의 전극에 투입하는 RF(13.56MHz) 전력 475W, 하부 전극(바이어스 측)에 투입하는 전력 300W, 에칭 시간 10sec 정도로 함으로써, 표면으로부터 50nm 정도의 깊이까지의 영역을 제거할 수 있다.
에칭 가스로서, 불소계 가스인 CHF3 외에, Cl2, BCl3, SiCl4, CCl4 등의 염소계 가스, CF4, SF6, NF3 등의 불소계 가스, O2를 적절히 사용할 수 있다. 또한, 사용하는 에칭 가스에 He 외의 불활성 기체를 첨가하여도 좋다. 예를 들어, 첨가하는 불활성 원소로서, Ne, Ar, Kr, Xe 중에서 선택된 1종 또는 복수종의 원소를 사용할 수 있다. 또한, 질화산화실리콘막의 표면 근방을 웨트 에칭으로 제거하는 경우, 불화수소암모늄, 불화암모늄 등을 포함하는 불산계 용액을, 에천트로서 사용하면 좋다. 또한, 연마는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 액체 젯 연마 등에 의하여 행할 수 있다.
취화층(202)을 형성한 후에, 절연막(201)의 표면 근방에 있어서의 오염이 심한 영역을, 에칭 또는 연마 등에 의하여 제거함으로써, 베이스 기판(203) 위에 형성되는 반도체막(204)에 혼입하는 불순물의 양을 억제할 수 있다. 또한, 최종적으로 형성되는 반도체 장치에서는, 불순물의 영향에 의하여 임계값 전압의 변동, 리크 전류의 증가 등의 트랜지스터의 전기적 특성의 저하 및 신뢰성의 저하가 생기는 것을 방지할 수 있다.
다음에, 도 3c 및 도 3d에 도시하는 바와 같이, 절연막(201)을 사이에 두고 본드 기판(200)과 베이스 기판(203)을 접합한다.
또한, 베이스 기판(203)과 본드 기판(200)의 접합을 행하기 전에, 접합에 따른 표면, 즉, 본 실시형태에서는 본드 기판(200) 위에 형성된 절연막(201)과 베이스 기판(203)의 표면에 절연막(201)과 베이스 기판(203)의 접합 강도를 향상시키기 위한 표면 처리를 행하는 것이 바람직하다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리 및 드라이 처리의 조합을 들 수 있다. 다른 웨트 처리, 또는 다른 드라이 처리를 조합하여 행하여도 좋다. 웨트 처리로서는, 오존수를 사용하는 오존 처리(오존수 세정), 메가소닉 세정 등의 초음파 세정, 또는 2류체 세정(순수나 수소 첨가수 등의 기능수를 질소 등의 캐리어 가스와 함께 분사하는 방법), 염산과 과산화 수소수를 사용한 세정 등을 들 수 있다. 드라이 처리로서는, 불활성 가스 중성 원자 빔 처리, 불활성 가스 이온 빔 처리, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리, 또는 라디칼 처리 등을 들 수 있다. 상기와 같은 표면 처리를 행함으로써, 접합에 따른 표면의 친수성 및 청정도(淸淨度)를 높이고, 결과적으로 접합 강도를 향상시킬 수 있다.
접합은, 베이스 기판(203)과, 본드 기판(200) 위의 절연막(201)을 밀착시킨 후, 중첩시킨 베이스 기판(203)과 본드 기판(200)의 일부에 1N/cm2 이상 500N/cm2 이하, 바람직하게는, 11N/cm2 이상 20N/cm2 이하 정도의 압력을 가함으로써 행해진다. 압력을 가하면, 그 부분으로부터 베이스 기판(203)과 절연막(201)이 접합을 시작하고, 최종적으로는 밀착한 면 전체가 접합된다.
접합은 반데르발스 힘(Van der Waal's forces)이나 수소 결합을 사용하여 행해지기 때문에, 실온에서도 강고한 접합이 형성된다. 또한, 상기 접합은 저온에서 행하는 것이 가능하기 때문에, 베이스 기판(203)으로서는 다양한 것을 사용할 수 있다. 예를 들어, 베이스 기판(203)으로서는, 알루미노 실리케이트 유리, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판 외에, 석영 기판, 세라믹스 기판, 사파이어 기판 등의 기판을 사용할 수 있다. 또한, 베이스 기판(203)으로서 실리콘, 갈륨비소, 인듐인 등의 반도체 기판 등을 사용할 수 있다. 또는, 스테인리스 기판을 포함하는 금속 기판을 베이스 기판(203)으로서 이용하여도 좋다. 또한, 베이스 기판(203)으로서 사용하는 유리 기판은, 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는 30×10-7/℃ 이상 40×10-7/℃ 이하)이고, 변형점이 580℃ 이상 680℃ 이하(바람직하게는, 600℃ 이상 680℃ 이하)인 기판을 사용하는 것이 바람직하다. 또한, 유리 기판으로서 무 알칼리 유리 기판을 사용하면, 불순물로 인한 반도체 장치의 오염을 억제할 수 있다.
유리 기판으로서는, 액정 패널의 제조용으로 개발된 마더 유리 기판을 사용할 수 있다. 마더 유리로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm) 등의 크기의 기판이 알려져 있다. 대면적의 마더 유리 기판을 베이스 기판(203)으로서 사용하여 SOI 기판을 제조함으로써, SOI 기판의 대면적화를 실현할 수 있다. 마더 유리 기판과 같은 대면적 기판을 베이스 기판(203)으로서 사용함으로써, SOI 기판의 대면적화가 실현된다. SOI 기판의 대면적화가 실현되면, 한번에 다수의 IC, LSI 등의 칩을 제작할 수 있어, 1장의 기판으로부터 제작되는 칩의 개수가 증가되므로, 생산성을 비약적으로 향상시킬 수 있다.
EAGLE2000(Corning Incorporated사 제조) 등과 같이, 가열 처리를 가함으로써 크게 쉬링크(shrink)하는 유리 기판을 베이스 기판(203)으로서 사용하는 경우, 접합 공정 후에 접합 불량이 생기는 경우가 있다. 따라서, 쉬링크에 기인하는 접합 불량을 회피하기 위하여, 접합을 행하기 전에, 베이스 기판(203)에 미리 가열 처리를 행하여도 좋다.
또한, 베이스 기판(203) 위에 절연막을 형성하여도 좋다. 베이스 기판(203)은, 그 표면에 절연막이 반드시 형성되지 않아도 좋지만, 베이스 기판(203) 표면에 절연막을 형성함으로써, 베이스 기판(203)으로부터 본드 기판(200)에, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 침입하는 것을 방지할 수 있다. 또한, 베이스 기판(203) 표면에 절연막을 형성하는 경우, 베이스 기판(203) 위의 절연막이 절연막(201)과 접합하므로, 베이스 기판(203)으로서 사용할 수 있는 기판의 종류가 더 다양해진다. 플라스틱 등의 가요성을 갖는 합성 수지로 이루어지는 기판은 내열 온도가 일반적으로 낮은 경향이 있지만, 이후의 반도체 소자의 제작 공정에 있어서의 처리 온도에 견딜 수 있으면, 베이스 기판(203) 위에 절연막을 형성하는 경우에 있어서, 베이스 기판(203)으로서 사용할 수 있다. 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴부타디엔스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리아세트산 비닐, 아크릴 수지 등을 들 수 있다. 베이스 기판(203) 위에 절연막을 형성하는 경우, 절연막(201)과 마찬가지로, 상기 절연막 표면에 표면 처리를 행하고 나서 접합을 행하면 좋다.
베이스 기판(203)에 본드 기판(200)을 접합한 후, 베이스 기판(203)과 절연막(201)의 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는, 취화층(202)에 균열을 발생시키지 않는 온도로 하며, 200℃ 이상 400℃ 이하의 온도 범위에서 처리할 수 있다. 또한, 이 온도 범위에서 가열하면서, 베이스 기판(203)에 본드 기판(200)을 접합함으로써, 베이스 기판(203)과 절연막(201) 사이의 접합 결합력을 강고하게 할 수 있다.
또한, 본드 기판(200)과 베이스 기판(203)을 접합할 때, 접합면이 먼지 등으로 오염되어 버리면, 오염 부분은 접합되지 않게 된다. 접합면의 오염을 방지하기 위하여, 본드 기판(200)과 베이스 기판(203)의 접합은, 기밀한 처리실 내에서 행하는 것이 바람직하다. 또한, 본드 기판(200)과 베이스 기판(203)을 접합할 때, 처리실 내를 5.0×10-3Pa 정도의 감압 상태로 함으로써, 접합 처리의 분위기를 청정하게 하도록 하여도 좋다.
다음에, 가열 처리를 행함으로써, 취화층(202)에서 인접하는 미소 보이드끼리가 결합하여, 미소 보이드의 체적이 증대된다. 결과적으로, 도 4a에 도시하는 바와 같이, 취화층(202)에 있어서 본드 기판(200)의 일부인 반도체막(204)이 본드 기판(200)으로부터 분리된다. 절연막(201)은 베이스 기판(203)에 접합되기 때문에, 베이스 기판(203) 위에는 본드 기판(200)으로부터 분리된 반도체막(204)이 고정된다. 반도체막(204)을 본드 기판(200)으로부터 분리하기 위한 가열 처리의 온도는, 베이스 기판(203)의 변형점을 넘지 않는 온도로 한다.
이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. GRTA 장치를 사용하는 경우는, 가열 온도 550℃ 이상 650℃ 이하, 처리 시간 0.5분 이상 60분 이내로 할 수 있다. 저항 가열 장치를 사용하는 경우는, 가열 온도 200℃ 이상 650℃ 이하, 처리 시간 2시간 이상 4시간 이내로 할 수 있다.
또한, 상기 가열 처리는, 마이크로파 등의 고주파에 의한 유전 가열을 사용하여 행하여도 좋다. 유전 가열에 의한 가열 처리는, 고주파 발생 장치에 있어서 생성된 주파수 300MHz 내지 3THz의 고주파를 본드 기판(200)에 조사함으로써 행할 수 있다. 구체적으로는, 예를 들어, 2.45GHz의 마이크로파를 900W, 14분간 조사함으로써, 취화층 내에 있어서 인접하는 미소 보이드끼리를 결합시켜, 최종적으로 본드 기판(200)을 취화층에 있어서 분리시킬 수 있다.
저항 가열을 갖는 종형로(縱型爐)를 사용한 가열 처리의 구체적인 처리 방법을 설명한다. 본드 기판(200)이 접합된 베이스 기판(203)을, 종형로의 보트(boat)에 재치(載置)하여 상기 보트를 종형로의 챔버에 반입한다. 본드 기판(200)의 산화를 억제하기 위하여, 우선 챔버 내를 배기하여 진공 상태로 한다. 진공도는, 5×10-3Pa 정도로 한다. 진공 상태로 한 후, 질소를 챔버 내에 공급하여, 챔버 내를 대기압의 질소 분위기로 한다. 그 동안, 가열 온도를 200℃로 상승시킨다.
챔버 내를 대기압의 질소 분위기로 한 후, 온도 200℃에서 2시간 가열한다. 그 후, 1시간에 걸쳐서 400℃로 온도 상승시킨다. 가열 온도 400℃의 상태가 안정되면, 1시간에 걸쳐서 온도를 600℃로 상승시킨다. 가열 온도 600℃의 상태가 안정되면, 600℃에서 2시간 가열 처리한다. 그 후, 1시간에 걸쳐서, 가열 온도 400℃까지 내려, 10분 내지 30분 후에, 챔버 내로부터 보트를 반출한다. 대기 분위기하에서, 보트 위에 배치된 본드 기판(200), 및 반도체막(204)이 접합된 베이스 기판(203)을 냉각한다.
상기 저항 가열로를 사용한 가열 처리는, 절연막(201)과 베이스 기판(203)의 결합력을 강화하기 위한 가열 처리와, 취화층(202)을 분할시키는 가열 처리가 연속해서 행해진다. 이 2개의 가열 처리를 상이한 장치에서 행하는 경우는, 예를 들어, 저항 가열로에 있어서, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한 후, 접합된 베이스 기판(203)과 본드 기판(200)을 노에서 반출한다. 다음에, RTA 장치에서, 처리 온도 600℃ 이상 700℃ 이하, 처리 시간 1분 이상 수시간 이내 정도의 가열 처리를 행하여, 본드 기판(200)을 취화층(202)에서 분리시킨다.
또한, 본드 기판(200)의 주변부는, 베이스 기판(203)과 접합하지 않는 경우가 있다. 이것은, 본드 기판(200)의 주변부가 모따기되거나, 또는 주변부가 곡률을 갖기 때문에, 베이스 기판(203)과 절연막(201)이 밀착되지 않거나, 본드 기판(200)의 주변부에서는 취화층(202)이 분할되기 어렵다는 등의 이유로 인한 것이라고 생각된다. 또한, 그 외의 이유로서, 본드 기판(200)을 제작할 때에 행해지는 CMP 등의 연마가, 본드 기판(200)의 주변부에서 불충분하고, 중앙부와 비교하여 주변부에서는 표면이 거칠다는 점을 들 수 있다. 또한, 본드 기판(200)을 이송할 때, 캐리어 등으로 본드 기판(200)의 주변부에 흠집이 간 경우, 상기 흠집도 주변부가 베이스 기판(203)에 접합되기 어려운 이유의 하나라고 생각된다. 따라서, 베이스 기판(203)에는, 본드 기판(200)보다도 크기가 작은 반도체막(204)이 접합된다.
또한, 본드 기판(200)을 분리시키기 전에, 본드 기판(200)에 수소화 처리를 행하도록 하여도 좋다. 수소화 처리는, 예를 들어, 수소 분위기 중에 있어서 350℃, 2시간 정도 행해진다.
또한, 베이스 기판(203)과 복수의 본드 기판(200)을 접합하는 경우, 상기 복수의 본드 기판(200)이 다른 결정 면방위를 가져도 좋다. 반도체 중에 있어서의 다수 캐리어의 이동도는, 결정 면방위에 따라 다르다. 따라서, 형성하는 반도체 소자에 적합한 결정 면방위를 갖는 본드 기판(200)을, 적절히 선택하여 반도체막(204)을 형성하면 좋다. 예를 들어, 반도체막(204)을 사용하여 n형 반도체 소자를 형성한다면, {100}면을 갖는 반도체막(204)을 형성함으로써, 상기 반도체 소자에 있어서 다수 캐리어의 이동도를 높일 수 있다. 또한, 예를 들어, 반도체막(204)을 사용하여 p형 반도체 소자를 형성한다면, {110}면을 갖는 반도체막(204)을 형성함으로써, 상기 반도체 소자에 있어서 다수 캐리어의 이동도를 높일 수 있다. 그리고, 반도체 소자로서 트랜지스터를 형성한다면, 채널의 방향과 결정 면방위를 고려하여, 반도체막(204)의 접합 방향을 결정하도록 한다.
다음에, 반도체막(204)의 표면을 연마에 의하여 평탄화하여도 좋다. 평탄화는 반드시 필요하지 않지만, 평탄화를 행함으로써, 이후 형성되는 반도체막(211, 212)과 게이트 절연막의 계면의 특성을 향상시킬 수 있다. 구체적으로는, 연마는, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 액체 젯 연마 등에 의하여 행할 수 있다. 반도체막(204)의 두께는 상기 평탄화에 의하여 박막화된다. 상기 평탄화는, 에칭하기 전의 반도체막(204)에 실시하여도 좋지만, 이후 에칭에 의하여 형성되는 반도체막(211, 212)에 실시하여도 좋다.
또한, 연마가 아니라, 반도체막(204) 표면을 에칭함으로써도, 반도체막(204) 표면을 평탄화할 수 있다. 에칭에는, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, 예를 들어 ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용하면 좋다.
예를 들어, ICP 에칭법을 사용하는 경우, 에칭 가스인 염소의 유량 40sccm 내지 100sccm, 코일형 전극에 투입하는 전력 100W 내지 200W, 하부 전극(바이어스 측)에 투입하는 전력 40W 내지 100W, 반응 압력 0.5Pa 내지 1.0Pa로 하면 좋다. 예를 들어, 에칭 가스인 염소의 유량 100sccm, 반응 압력 1.0Pa, 하부 전극의 온도 70℃, 코일형 전극에 투입하는 RF(13.56MHz) 전력 150W, 하부 전극(바이어스 측)에 투입하는 전력 40W, 에칭 시간 25sec 내지 27sec로 함으로써, 반도체막(204)을 50nm 내지 60nm 정도까지 박막화할 수 있다. 에칭 가스로서, 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스, 산소 등을 적절히 사용할 수 있다.
상기 에칭에 의하여, 이후 형성되는 반도체 소자에 있어서 최적의 막 두께까지 반도체막(204)을 박막화할 수 있을 뿐만 아니라, 반도체막(204) 표면을 평탄화할 수 있다.
또한, 베이스 기판(203)에 밀착된 반도체막(204)은, 취화층(202)의 형성, 취화층(202)에 있어서의 분단에 의하여 결정 결함이 형성되거나, 또는, 그 표면의 평탄성이 상실된다. 그래서, 본 발명의 일 형태에서는, 결정 결함을 저감, 및 평탄성을 향상시키기 위해서 반도체막(204)의 표면에 형성되는 자연 산화막 등의 산화막(205)을 제거하는 처리를 행한 후, 도 4b 에 도시하는 바와 같이, 반도체막(204)에 제 1 레이저 광이 조사된다.
또한, 산화막(205)의 제거 처리의 구체적인 순서에 대해서는, 실시형태 1의 기재를 참조할 수 있다. 본 실시형태에서는, 불화수소의 농도가 0.5wt%의 DHF에 반도체막(204)을 110초간 노출시킴으로써, 산화막(205)을 제거한다.
또한, 제 1 레이저 광의 조사는, 반도체막(204) 중의 결정 결함의 수복에 중점을 둔다. 도 4b에서는, 레이저 광(206)을 화살표로 도시한 방향으로 주사시킴으로써, 반도체막(204)의 결정 결함이 수복되는 상태를 도시한다. 그리고, 제 1 레이저 광 조사에 의하여 도 4c에 도시하는 바와 같이, 결정 결함이 수복된 반도체막(207)이 형성된다.
제 1 레이저 광의 조사의 구체적인 순서에 대해서는, 실시형태 1의 기재를 참조할 수 있다. 구체적으로 본 실시형태에서는, 제 1 레이저 광의 조사는, 반도체막(204)의 막 두께가 146nm 정도의 경우, 이하에 설명하는 바와 같이 행할 수 있다. 레이저 광의 레이저 발진기로서, XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 20n초, 반복 주파수 30Hz)를 사용한다. 광학계에 의하여, 레이저 광의 단면을 0.4mm×120mm의 선 형상으로 정형(整形)한다. 레이저 광의 주사 속도를 0.5mm/초로 하고, 스캔 피치를 16.7㎛, 빔숏 횟수를 약 24숏으로 하여, 레이저 광을 반도체막(204)에 조사한다.
희 가스 또는 질소 분위기와 같은 불활성 분위기, 또는 감압 분위기에서 레이저 광을 조사하기 위해서는, 기밀성이 있는 챔버 내에서 레이저 광을 조사하여, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우는, 레이저 광의 피조사면에 질소 가스 등의 불활성 가스를 분사함으로써 불활성 가스 분위기에서의 레이저 광의 조사를 실현할 수 있다. 불활성 분위기 또는 감압 분위기에 있어서, 제 1 레이저 광의 조사를 행함으로써 대기 분위기에서 행하는 경우보다 자연 산화막의 발생을 더 억제하고, 레이저 광을 조사한 후에 형성되는 반도체막(207)에 틈이 생기는, 또는 피치 줄무늬가 발생하는 것을 억제하고, 반도체막(207)의 평탄성을 향상시킬 수 있고, 레이저 광이 사용될 수 있는 에너지 범위를 확대할 수 있다.
제 1 레이저 광을 조사하기 전에 드라이 에칭에 의하여 반도체막(204)의 표면을 평탄화하는 경우, 드라이 에칭에 의하여 반도체막(204)의 표면 부근에서 결정 결함 등의 손상이 생기는 경우가 있다. 그러나, 상기 레이저 광의 조사에 의하여, 드라이 에칭 때문에 생기는 손상도 보수(補修)할 수 있다.
또한, 상술한 바와 같이, 불활성 분위기, 또는 감압 분위기에 있어서 제 1 레이저 광의 조사를 행함으로써, 대기 분위기하에 있어서 제 1 레이저 광의 조사를 행하는 것보다 반도체막(207) 표면에 자연 산화막이 발생하는 것을 억제할 수 있지만, 제 1 레이저 광의 조사는 결정성의 개선에 중점을 두기 때문에, 이후의 제 2 레이저 광의 조사보다 숏 횟수를 증가시킨다. 따라서, 제 2 레이저 광의 조사와 비교하여 분위기 중의 약간의 산소와 반도체가 반응하기 쉽고, 자연 산화막이 형성되기 쉽다고 말할 수 있다. 따라서, 반도체막(207)의 표면에는, 자연 산화막에 기인하여 주사 간격에 맞추어 크레이터 형상 또는 알 형상의 요철을 갖는 거칠어진 영역인 피치 줄무늬(208)가 발생할 가능성이 있다.
반도체막(207)의 평탄성을 높이기 위해서, 구체적으로는, 반도체막(207)의 표면에 형성된 피치 줄무늬(208)에 의한 고저차(高低差)를 작게 억제하기 위해서, 또는 피치 줄무늬의 개수를 저감시키기 위해서, 본 발명의 일 형태에서는, 도 4d에 도시하는 바와 같이, 반도체막(207)에 제 2 레이저 광의 조사를 행한다. 도 4d에서는, 레이저 광(209)을 화살표로 도시한 방향으로 주사시킴으로써, 반도체막(207)의 평탄성이 높아지는 상태를 도시한다. 그리고, 제 2 레이저 광의 조사에 의하여 도 5a에 도시하는 바와 같이, 평탄성이 높아진 반도체막(210)이 형성된다.
제 2 레이저 광의 조사의 구체적인 순서에 대해서는, 실시형태 1의 기재를 참조할 수 있다. 구체적으로 본 실시형태에서는, 제 2 레이저 광의 조사는, 반도체막(207)의 막 두께가 146nm 정도의 경우, 이하에 설명하는 바와 같이 행할 수 있다. 레이저 광의 레이저 발진기로서, XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 20n초, 반복 주파수 30Hz)를 사용한다. 광학계에 의하여, 레이저 광의 단면을 0.4mm×120mm의 선 형상으로 정형한다. 레이저 광의 주사 속도를 8.0mm/초로 하고, 스캔 피치를 267㎛, 빔숏 횟수를 약 1.5숏으로 하여, 레이저 광을 반도체막(207)에 조사한다.
또한, 제 2 레이저 광의 조사는, 반도체막의 표면을 평탄화하는 것에 중점을 두기 때문에, 그 숏 횟수는, 제 1 레이저 광의 조사와 비교하여 적다. 따라서, 자연 산화막에 기인하는 반도체막의 틈이 생기기 어렵다. 그러나, 보다 높은 평탄성을 원하면, 제 2 레이저 광의 조사를 행하기 전에 반도체막(207)의 표면에 형성될 가능성이 있는 자연 산화막을 제거하여도 좋다. 자연 산화막의 제거에 대해서는, 실시형태 1의 기재를 참조할 수 있다.
다음에, 제 2 레이저 광을 조사한 후에, 반도체막(210)의 표면을 에칭하여도 좋다. 제 2 레이저 광 조사 후에 반도체막(210) 표면을 에칭하는 경우는, 반드시 제 1 레이저 광의 조사를 행하기 전에 반도체막(204)의 표면을 에칭할 필요는 없다. 또한, 제 1 레이저 광의 조사를 행하기 전에 반도체막(204)의 표면을 에칭한 경우는, 반드시 제 2 레이저 광의 조사 후에 반도체막(210)의 표면을 에칭할 필요는 없다. 또는, 제 1 레이저 광의 조사 후, 제 2 레이저 광의 조사 전에 반도체막(207)의 표면을 에칭하도록 하여도 좋다. 또한, 제 1 레이저광을 조사하기 전, 제 1 레이저 광을 조사한 후이며 제 2 레이저 광을 조사하기 전, 제 2 레이저 광을 조사한 후, 모든 타이밍에 있어서 에칭을 행하여도 좋다.
상기 에칭에 의하여 이후 형성되는 반도체 소자에 최적의 막 두께까지 반도체막(210)을 박막화할 수 있을 뿐만 아니라, 반도체막(210)의 표면을 평탄화할 수 있다.
레이저 광을 조사한 후, 반도체막(210)에 500℃ 이상 650℃ 이하의 가열 처리를 행하는 것이 바람직하다. 이 가열 처리에 의하여, 레이저 광의 조사로 회복되지 않는, 반도체막(210)의 결함의 소멸, 반도체막(210)의 변형을 완화할 수 있다. 이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 예를 들어, 저항 가열로를 사용하는 경우는, 온도 500℃에서 1시간 가열한 후, 550℃에서 4시간 가열하면 좋다.
다음에, 도 5b에 도시하는 바와 같이, 반도체막(210)을 부분적으로 에칭함으로써, 반도체막(210)으로부터 섬 형상의 반도체막(211)과 반도체막(212)을 형성한다. 반도체막(210)을 더 에칭함으로써, 반도체막(210)의 단부에 있어서의 접합의 강도가 불충분한 영역을 제거할 수 있다.
또한, 본 실시형태에서는, 1개의 반도체막(210)을 에칭함으로써 반도체막(211) 및 반도체막(212)을 형성하지만, 형성되는 반도체막의 개수는 이것에 한정되지 않는다.
상기 공정을 거쳐 형성된 반도체막(211)과 반도체막(212)을 사용하여 예를 들어, 도 5c에 도시하는 바와 같이, 트랜지스터(213), 트랜지스터(214) 등의 각종 반도체 소자를 형성할 수 있다.
또한, 반도체막(210)이 분리된 후의 본드 기판(200)은, 그 표면을 평탄화함으로써, 다시 반도체막을 분리시킬 수 있다.
구체적으로는, 본드 기판(200) 중의 주로 단부에 잔존한 절연막(201)을 에칭 등에 의하여 제거한다. 절연막(201)이 산화실리콘, 산화질화실리콘, 질화산화실리콘 등으로 형성되는 경우, 불산을 사용한 웨트 에칭을 사용할 수 있다.
다음에, 반도체막(200)의 분리에 의하여 본드 기판(200)의 단부에 형성된 볼록부와, 수소를 과잉으로 포함하는, 잔존한 취화층을 제거한다. 본드 기판(200)의 에칭에는 웨트 에칭을 사용하는 것이 바람직하고, 에칭액에는 수산화테트라메틸암모늄(tetramethylammonium hydroxide, 약칭: TMAH) 용액을 사용할 수 있다.
다음에, 본드 기판(200)의 표면을 연마한다. 연마는, CMP를 사용할 수 있다. 본드 기판(200)의 표면을 평활화하기 위해서 1μm 내지 10μm 정도 연마하는 것이 바람직하다. 연마한 후는, 본드 기판(100) 표면에 연마 입자 등이 남기 때문에, 불산 등을 사용한 RCA 세정을 행한다.
본드 기판(200)을 재이용함으로써, 반도체 기판의 재료 비용을 삭감할 수 있다.
상술한 일련의 프로세스를 거쳐, 본 발명의 일 형태에 따른 SOI 기판을 제작할 수 있다. 또한, 반도체막(210)을 사용하여 각종 반도체 소자를 제작함으로써, 반도체 장치를 제작할 수 있다. 본 발명의 일 형태에 의하여, 높은 레벨의 분위기 제어가 가능한 레이저 광의 조사 장치를 사용하지 않아도, 평탄성을 확보하면서 결정성이 높은 반도체막을 갖는, SOI 기판을 제공할 수 있다. 또는, 높은 레벨의 분위기 제어가 가능한 레이저 광의 조사 장치를 사용하지 않아도, 특성의 편차를 억제할 수 있고, 또 양호한 특성을 얻을 수 있는 반도체 소자를 사용한 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 발명의 일 형태는, 마이크로 프로세서, 화상 처리 회로 등의 집적 회로나, 질문기(interrogator)와 데이터의 송수신을 비접촉으로 할 수 있는 RF 태그, 반도체 표시 장치 등, 모든 반도체 장치의 제작에 사용할 수 있다. 반도체 표시 장치에는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 사용한 회로 소자를 구동 회로에 갖고 있는 그 외의 반도체 표시 장치가 그 범주에 포함된다.
본 실시형태는, 상술한 실시형태와 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 베이스 기판 위에 절연막을 형성한 경우의 SOI 기판 및 반도체 장치의 제작 방법에 대해서 설명한다.
우선, 도 6a에 도시하는 바와 같이, 베이스 기판(203)의 적어도 한쪽 면에 절연막(220)을 형성한다. 베이스 기판(203)의 표면에 절연막(220)을 형성해 둠으로써, 베이스 기판(203)으로부터 본드 기판(200)에 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 혼입하는 것을 방지할 수 있다.
베이스 기판(203)은, 실시형태 2에서 설명한 바와 같이, 다양한 것을 사용할 수 있다. 예를 들어, 베이스 기판(203)으로서는, 알루미노 실리케이트 유리, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판 외에, 석영 기판, 세라믹스 기판, 사파이어 기판 등의 기판을 사용할 수 있다. 또한, 베이스 기판(203)으로서 실리콘, 갈륨비소, 인듐인 등의 반도체 기판 등을 사용할 수 있다. 또는, 스테인리스 기판을 포함하는 금속 기판을 베이스 기판(203)으로서 사용하여도 좋다. 또한, 베이스 기판(203)으로서 사용하는 유리 기판은, 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는 30×10-7/℃ 이상 40×10-7/℃ 이하)이고, 변형점이 580℃ 이상 680℃ 이하(바람직하게는, 600℃ 이상 680℃ 이하)인 기판을 사용하는 것이 바람직하다. 또한, 유리 기판으로서 무 알칼리 유리 기판을 사용하면, 불순물로 인한 반도체 장치의 오염을 억제할 수 있다.
유리 기판으로서는, 액정 패널의 제조용으로 개발된 마더 유리 기판을 사용할 수 있다. 마더 유리로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm) 등의 크기의 기판이 알려져 있다. 대면적의 마더 유리 기판을 베이스 기판(203)으로서 사용하여 SOI 기판을 제조함으로써, SOI 기판의 대면적화를 실현할 수 있다. 마더 유리 기판과 같은 대면적 기판을 베이스 기판(203)으로서 사용함으로써, SOI 기판의 대면적화가 실현된다. SOI 기판의 대면적화가 실현되면, 한번에 다수의 IC, LSI 등의 칩을 제작할 수 있어, 1장의 기판으로부터 제작되는 칩의 개수가 증가되므로, 생산성을 비약적으로 향상시킬 수 있다.
EAGLE2000(Corning Incorporated사 제조) 등과 같이, 가열 처리를 가함으로써 크게 쉬링크하는 유리 기판을 베이스 기판(203)으로서 사용하는 경우, 접합 공정 후에 접합 불량이 생기는 경우가 있다. 따라서, 쉬링크에 기인하는 접합 불량을 회피하기 위하여, 접합을 행하기 전에, 베이스 기판(203)에 미리 가열 처리를 행하여도 좋다.
또한, 베이스 기판(203) 표면에 절연막(220)을 형성하는 경우, 베이스 기판(203) 위의 절연막(220)이, 본드 기판(200) 위의 절연막(201)과 접합하므로, 베이스 기판(203)으로서 사용할 수 있는 기판의 종류가 더 다양해진다. 플라스틱 등의 가요성을 갖는 합성 수지로 이루어지는 기판은 내열 온도가 일반적으로 낮은 경향이 있지만, 이후의 반도체 소자의 제작 공정에 있어서의 처리 온도에 견딜 수 있으면, 베이스 기판(203)으로서 사용할 수 있다. 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴부타디엔스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리아세트산 비닐, 아크릴 수지 등을 들 수 있다.
절연막(220)을 구성하는 막으로서, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화게르마늄막, 질화게르마늄막, 산화질화게르마늄막, 질화산화게르마늄막 등의 실리콘 또는 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속의 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속의 질화물로 이루어지는 절연막, 산화질화알루미늄막 등의 금속의 산화질화물로 이루어지는 절연막, 질화산화알루미늄막 등의 금속의 질화산화물로 이루어지는 절연막을 사용할 수도 있다.
베이스 기판(203)에 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용하는 경우, 상기 불순물이 베이스 기판(203)으로부터 분리된 후에 형성되는 반도체막에 확산되는 것을 방지할 수 있는 배리어막을, 적어도 1층 이상, 절연막(220)이 갖는 것이 바람직하다. 배리어막으로서 사용할 수 있는 절연막에는, 질화실리콘막, 질화산화실리콘막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 들 수 있다. 배리어막으로서 사용하는 절연막은, 예를 들어, 막 두께 15nm 내지 300nm로 형성하는 것이 바람직하다. 이들의 배리어막은 불순물의 확산을 방지하는 효과가 높지만, 내부 응력이 높다. 따라서, 배리어막을 절연막(220)에 사용하는 경우, 본드 기판(200) 위의 절연막(201)에는, 절연막(220)의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 배리어막의 응력을 완화하는 효과가 있는 절연막으로서, 산화실리콘막, 및 본드 기판(200)을 열 산화하여 형성한 열 산화막 등이 있다.
산화실리콘을 절연막(220)으로서 사용하는 경우, 절연막(220)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합 가스를 사용하여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECR CVD 등의 기상 성장법에 의하여 형성할 수 있다. 이 경우, 절연막(220)의 표면을 산소 플라즈마 처리로 치밀화하여도 좋다. 또한, 질화실리콘을 절연막(220)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스를 사용하여, 플라즈마 CVD 등의 기상 성장법에 의하여 형성할 수 있다. 또한, 질화산화실리콘을 절연막(220)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스, 또는 실란과 산화질소의 혼합 가스를 사용하여, 플라즈마 CVD 등의 기상 성장법에 의하여 형성할 수 있다.
또한, 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘을, 절연막(220)으로서 사용하여도 좋다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식Si(OC2H5)4), 테트라메틸실란(TMS: 화학식Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
소스 가스에 유기 실란을 사용함으로써, 프로세스 온도가 350℃ 이하에서 평활한 표면을 갖는 산화실리콘막을 형성할 수 있다. 또한, 열 CVD법에 의하여, 가열 온도가 200℃ 이상 500℃ 이하에서 형성되는 LTO(저온 산화물, Low Temperature Oxide)로 형성할 수 있다. LTO의 형성에는, 실리콘 소스 가스에 모노실란(SiH4) 또는 디실란(Si2H6) 등을 사용하여, 산소 소스 가스에 일산화이질소(N2O) 등을 사용할 수 있다.
예를 들어, 소스 가스에 TEOS와 O2를 사용하여, 산화실리콘막으로 이루어지는 절연막(220)을 형성하는 경우, TEOS의 유량 15sccm, O2의 유량 750sccm, 성막 압력 100Pa, 성막 온도 300℃, RF 출력 300W, 전원 주파수 13.56MHz로 하면 좋다.
또한, 유기 실란을 사용하여 형성된 산화실리콘막, 또는 저온에서 형성한 질화산화실리콘막 등의, 비교적으로 저온에서 형성된 절연막은, 표면에 OH기를 많이 갖는다. OH기는 물 분자와 수소 결합함으로써 실라놀기를 형성하여, 베이스 기판과 절연막을 저온에서 접합한다. 그리고 최종적으로는, 공유 결합인 실록산 결합이, 베이스 기판과 절연막의 사이에 형성된다. 따라서, 상기 유기 실란을 사용하여 형성된 산화실리콘막 또는 비교적으로 저온에서 형성된 LTO 등의 절연막은, Smart Cut 등에 사용되는 OH기가 존재하지 않거나 또는 비약적으로 적은 열 산화막보다도, 저온에서의 접합에 적합하다고 말할 수 있다.
절연막(201)은 접합면이 되기 때문에, 그 평균면 거칠기 Ra가 0.7nm 이하, 더 바람직하게는 0.4nm 이하가 바람직하다. 또한, 절연막(201)의 두께는 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는 5nm 이상 500nm 이하이며, 보다 바람직하게는, 10nm 이상 200nm 이하이다.
다음에, 도 6b에 도시하는 바와 같이, 내부에 취화층(202)이 형성되고, 또 적어도 그 한쪽 면에 절연막(201)이 형성된 본드 기판(200)을, 절연막(201)과 절연막(220)이 접하도록 베이스 기판(203)과 접합한다. 본드 기판(200), 절연막(201) 및 취화층(202)에 대해서는 실시형태 2의 기재를 참조할 수 있다.
또한, 베이스 기판(203)과 본드 기판(200)의 접합을 행하기 전에, 접합에 따른 표면, 즉, 본 실시형태에서는 본드 기판(200) 위에 형성된 절연막(201)과 베이스 기판(203) 위의 형성된 절연막(220)의 표면에 절연막(201)과 베이스 기판(203)의 접합 강도를 향상시키기 위한 표면 처리를 행하는 것이 바람직하다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리 및 드라이 처리의 조합을 들 수 있다. 다른 웨트 처리, 또는 다른 드라이 처리를 조합하여 행하여도 좋다. 웨트 처리로서는, 오존수를 사용하는 오존 처리(오존수 세정), 메가소닉 세정 등의 초음파 세정, 또는 2류체 세정(순수나 수소 첨가수 등의 기능수를 질소 등의 캐리어 가스와 함께 분사하는 방법), 염산과 과산화 수소수를 사용한 세정 등을 들 수 있다. 드라이 처리로서는, 불활성 가스 중성 원자 빔 처리, 불활성 가스 이온 빔 처리, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리, 또는 라디칼 처리 등을 들 수 있다. 상기와 같은 표면 처리를 행함으로써, 접합에 따른 표면의 친수성 및 청정도(淸淨度)를 높이고, 결과적으로 접합 강도를 향상시킬 수 있다.
접합은, 베이스 기판(203)과, 본드 기판(200) 위의 절연막(201)을 밀착시킨 후, 중첩시킨 베이스 기판(203)과 본드 기판(200)의 일부에 1N/cm2 이상 500N/cm2 이하, 바람직하게는, 11N/cm2 이상 20N/cm2 이하 정도의 압력을 가함으로써 행해진다. 압력을 가하면, 그 부분으로부터 베이스 기판(203)과 절연막(201)이 접합을 시작하고, 최종적으로는 밀착한 면 전체가 접합된다.
베이스 기판(203)에 본드 기판(200)을 접합한 후, 절연막(201)과 절연막(220)의 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는, 취화층(202)에 균열을 발생시키지 않는 온도로 하며, 200℃ 이상 400℃ 이하의 온도 범위에서 처리할 수 있다. 또한, 이 온도 범위에서 가열하면서, 베이스 기판(203)에 본드 기판(200)을 접합함으로써, 베이스 기판(203)과 절연막(201) 사이의 접합 결합력을 강고하게 할 수 있다.
또한, 본드 기판(200)과 베이스 기판(203)을 접합할 때, 접합면이 먼지 등으로 오염되어 버리면, 오염 부분은 접합되지 않게 된다. 접합면의 오염을 방지하기 위하여, 본드 기판(200)과 베이스 기판(203)의 접합은, 기밀한 처리실 내에서 행하는 것이 바람직하다. 또한, 본드 기판(200)과 베이스 기판(203)을 접합할 때, 처리실 내를 5.0×10-3Pa 정도의 감압 상태로 함으로써, 접합 처리의 분위기를 청정하게 하도록 하여도 좋다.
다음에, 가열 처리를 행함으로써, 취화층(202)에서 인접하는 미소 보이드끼리가 결합하여, 미소 보이드의 체적이 증대된다. 결과적으로, 도 6c에 도시하는 바와 같이, 취화층(202)에 있어서 본드 기판(200)의 일부인 반도체막(204)이 본드 기판(200)으로부터 분리된다. 절연막(201)과 절연막(220)은 접합하기 때문에, 베이스 기판(203) 위에는 본드 기판(200)으로부터 분리된 반도체막(204)이 고정된다. 반도체막(204)을 본드 기판(200)으로부터 분리하기 위한 가열 처리의 온도는, 베이스 기판(203)의 변형점을 넘지 않는 온도로 한다.
이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. GRTA 장치를 사용하는 경우는, 가열 온도 550℃ 이상 650℃ 이하, 처리 시간 0.5분 이상 60분 이내로 할 수 있다. 저항 가열 장치를 사용하는 경우는, 가열 온도 200℃ 이상 650℃ 이하, 처리 시간 2시간 이상 4시간 이내로 할 수 있다.
또한, 상기 가열 처리는, 마이크로파 등의 고주파에 의한 유전 가열을 사용하여 행하여도 좋다. 유전 가열에 의한 가열 처리는, 고주파 발생 장치에 있어서 생성된 주파수 300MHz 내지 3THz의 고주파를 본드 기판(200)에 조사함으로써 행할 수 있다. 구체적으로는, 예를 들어, 2.45GHz의 마이크로파를 900W, 14분간 조사함으로써, 취화층 내에 있어서 인접하는 미소 보이드끼리를 결합시켜, 최종적으로 본드 기판(200)을 취화층에 있어서 분리시킬 수 있다.
저항 가열을 갖는 종형로(縱型爐)를 사용한 가열 처리의 구체적인 처리 방법을 설명한다. 본드 기판(200)이 접합된 베이스 기판(203)을, 종형로의 보트(boat)에 재치(載置)하여 상기 보트를 종형로의 챔버에 반입한다. 본드 기판(100)의 산화를 억제하기 위하여, 우선 챔버 내를 배기하여 진공 상태로 한다. 진공도는, 5×10-3Pa 정도로 한다. 진공 상태로 한 후, 질소를 챔버 내에 공급하여, 챔버 내를 대기압의 질소 분위기로 한다. 그 동안, 가열 온도를 200℃로 상승시킨다.
챔버 내를 대기압의 질소 분위기로 한 후, 온도 200℃에서 2시간 가열한다. 그 후, 1시간에 걸쳐서 400℃로 온도 상승시킨다. 가열 온도 400℃의 상태가 안정되면, 1시간에 걸쳐서 온도를 600℃로 상승시킨다. 가열 온도 600℃의 상태가 안정되면, 600℃에서 2시간 가열 처리한다. 그 후, 1시간에 걸쳐서, 가열 온도 400℃까지 내려, 10분 내지 30분 후에, 챔버 내로부터 보트를 반출한다. 대기 분위기하에서, 보트 위에 배치된 본드 기판(200), 및 반도체막(204)이 접합된 베이스 기판(203)을 냉각한다.
상기 저항 가열로를 사용한 가열 처리는, 접합면에 있어서의 결합력을 강화하기 위한 가열 처리와, 취화층(202)을 분할시키는 가열 처리가 연속해서 행해진다. 이 2개의 가열 처리를 상이한 장치에서 행하는 경우는, 예를 들어, 저항 가열로에 있어서, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한 후, 접합된 베이스 기판(203)과 본드 기판(200)을 노에서 반출한다. 다음에, RTA 장치에서, 처리 온도 600℃ 이상 700℃ 이하, 처리 시간 1분 이상 수시간 이내 정도의 가열 처리를 행하여, 본드 기판(200)을 취화층(202)에서 분리시킨다.
또한, 본드 기판(200)의 주변부는, 베이스 기판(203)과 접합하지 않는 경우가 있다. 이것은, 본드 기판(200)의 주변부가 모따기되거나, 또는 주변부가 곡률을 갖기 때문에, 절연막(201)과 절연막(220)이 밀착되지 않거나, 본드 기판(200)의 주변부에서는 취화층(202)이 분할되기 어렵다 등의 이유로 인한 것이라고 생각된다. 또한, 그 외의 이유로서, 본드 기판(200)을 제작할 때에 행해지는 CMP 등의 연마가, 본드 기판(200)의 주변부에서 불충분하고, 중앙부와 비교하여 주변부에서는 표면이 거칠다는 점을 들 수 있다. 또한, 본드 기판(200)을 이송할 때, 캐리어 등으로 본드 기판(200)의 주변부에 흠집이 간 경우, 상기 흠집도 주변부가 베이스 기판(203)에 접합되기 어려운 이유가 된다고 생각된다. 따라서, 베이스 기판(203)에는, 본드 기판(200)보다도 크기가 작은 반도체막(204)이 접합된다.
또한, 본드 기판(200)을 분리시키기 전에, 본드 기판(200)에 수소화 처리를 행하도록 하여도 좋다. 수소화 처리는, 예를 들어, 수소 분위기 중에 있어서 350℃, 2시간 정도 행해진다.
또한, 베이스 기판(203)과 복수의 본드 기판(200)을 접합하는 경우, 상기 복수의 본드 기판(200)이 다른 결정 면방위를 가져도 좋다. 반도체 중에 있어서의 다수 캐리어의 이동도는, 결정 면방위에 따라 다르다. 따라서, 형성하는 반도체 소자에 적합한 결정 면방위를 갖는 본드 기판(200)을, 적절히 선택하여 반도체막(204)을 형성하면 좋다. 예를 들어, 반도체막(204)을 사용하여 n형 반도체 소자를 형성한다면, {100}면을 갖는 반도체막(204)을 형성함으로써, 상기 반도체 소자에 있어서 다수 캐리어의 이동도를 높일 수 있다. 또한, 예를 들어, 반도체막(204)을 사용하여 p형 반도체 소자를 형성한다면, {110}면을 갖는 반도체막(204)을 형성함으로써, 상기 반도체 소자에 있어서 다수 캐리어의 이동도를 높일 수 있다. 그리고, 반도체 소자로서 트랜지스터를 형성한다면, 채널의 방향과 결정 면방위를 고려하여, 반도체막(204)의 접합 방향을 결정하도록 한다.
다음에, 반도체막(204)의 표면을 연마에 의하여 평탄화하여도 좋다. 평탄화는 반드시 필요하지 않지만, 평탄화를 행함으로써, 반도체막과 게이트 절연막의 계면의 특성을 향상시킬 수 있다. 구체적으로는, 연마는, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 또는 액체 젯 연마 등에 의하여 행할 수 있다. 반도체막(204)의 두께는 상기 평탄화에 의하여 박막화된다.
또한, 연마가 아니라, 반도체막(204) 표면을 에칭함으로써도, 반도체막(204) 표면을 평탄화할 수 있다. 에칭에는, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, 예를 들어 ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용하면 좋다.
예를 들어, ICP 에칭법을 사용하는 경우, 에칭 가스인 염소의 유량 40sccm 내지 100sccm, 코일형 전극에 투입하는 전력 100W 내지 200W, 하부 전극(바이어스 측)에 투입하는 전력 40W 내지 100W, 반응 압력 0.5Pa 내지 1.0Pa로 하면 좋다. 예를 들어, 에칭 가스인 염소의 유량 100sccm, 반응 압력 1.0Pa, 하부 전극의 온도 70℃, 코일형 전극에 투입하는 RF(13.56MHz) 전력 150W, 하부 전극(바이어스 측)에 투입하는 전력 40W, 에칭 시간 25sec 내지 27sec로 함으로써, 반도체막(204)을 50nm 내지 60nm 정도까지 박막화할 수 있다. 에칭 가스에는, 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스, 산소 등을 적절히 사용할 수 있다.
상기 에칭에 의하여, 이후 형성되는 반도체 소자에 있어서 최적의 막 두께까지 반도체막(204)을 박막화할 수 있을 뿐만 아니라, 반도체막(204) 표면을 평탄화할 수 있다.
또한, 베이스 기판(203)에 밀착된 반도체막(204)은, 취화층(202)의 형성, 취화층(202)에 있어서의 분단에 의하여 결정 결함이 형성된다. 또는, 그 표면의 평탄성이 상실된다. 그래서, 본 발명의 일 형태에서는, 결정 결함을 저감, 및 평탄성을 향상시키기 위해서 반도체막(204)의 표면에 형성되는 자연 산화막 등의 산화막(205)을 제거하는 처리를 행한 후, 제 1 레이저 광의 조사, 다음에, 제 2 레이저 광의 조사를 행한다. 자연 산화막 등의 산화막(205)의 제거 처리, 제 1 레이저 광의 조사, 제 2 레이저 광의 조사에 대해서는, 실시형태 1 및 실시형태 2의 기재를 참조할 수 있다.
상술한 일련의 프로세스를 거쳐, 도 6d에 도시하는 바와 같이, 평탄성이 높이고, 또 결정성이 양호한 반도체막(210)이 절연막(201) 및 절연막(220)을 사이에 두고 베이스 기판(203) 위에 형성된 SOI 기판을 제작할 수 있다. 또한, 반도체막(210)을 사용하여 각종 반도체 소자를 제작함으로써, 반도체 장치를 제작할 수 있다. 본 발명의 일 형태에 의하여 높은 레벨의 분위기 제어가 가능한 레이저 광의 조사 장치를 사용하지 않아도, 평탄성을 확보하면서 결정성이 높은 반도체막을 갖는, SOI 기판을 제공할 수 있다. 또는, 높은 레벨의 분위기 제어가 가능한 레이저 광의 조사 장치를 사용하지 않아도, 특성의 편차를 억제할 수 있고, 또 양호한 특성을 얻을 수 있는 반도체 소자를 사용한 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 발명의 일 형태는, 마이크로 프로세서, 화상 처리 회로 등의 집적 회로나, 질문기와 데이터의 송수신을 행할 수 있는 RF 태그, 반도체 표시 장치 등, 모든 반도체 장치의 제작에 사용할 수 있다. 반도체 표시 장치에는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 사용한 회로 소자를 구동 회로에 갖고 있는 그 외의 반도체 표시 장치가 그 범주에 포함된다.
본 실시형태는, 상술한 실시형태와 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 반도체막이 붙여진 베이스 기판, 소위 SOI 기판을 사용한 반도체 장치의 제작 방법의 일례로서, 반도체 소자의 하나인 박막 트랜지스터를 제작하는 방법을 설명한다. 복수의 박막 트랜지스터를 조합함으로써, 각종 반도체 장치가 형성된다.
우선, 도 7a에 도시하는 바와 같이, 베이스 기판(600) 위에 절연막(601)을 사이에 두고 섬 형상의 반도체막(602)과 섬 형상의 반도체막(603)이 형성된다.
반도체막(602, 603)에는, 임계값 전압을 제어하기 위하여, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 인, 비소 등의 n형 불순물이 첨가되어도 좋다. 예를 들어, p형을 부여하는 불순물로서 붕소를 첨가하는 경우, 5×1016cm-3 이상 1×1017cm-3 이하의 농도로 첨가하면 좋다. 임계값 전압을 제어하기 위한 불순물의 첨가는, 패터닝하기 전의 반도체막에 대해서 행하여도 좋고, 패터닝 후에 형성된 반도체막(602, 603)에 대해서 행하여도 좋다. 또한, 임계값 전압을 제어하기 위한 불순물의 첨가를, 본드 기판에 대하여 행하여도 좋다. 또는, 불순물의 첨가를, 임계값 전압을 대충 조정하기 위하여 본드 기판에 대하여 행한 데다가, 임계값 전압을 미조정(微調整)하기 위하여, 반도체막에 대하여, 또는 패터닝에 의하여 형성된 반도체막(603, 604)에 대해서도 행하도록 하여도 좋다.
또한, 반도체막(602, 603)을 형성한 후, 게이트 절연막(604)을 형성하기 전에 수소화 처리를 행하여도 좋다. 수소화 처리는, 예를 들어, 수소 분위기 중에 있어서 350℃, 2시간 정도 행한다.
다음에, 도 7b에 도시하는 바와 같이, 반도체막(602, 603)을 덮도록, 게이트 절연막(604)을 형성한다. 게이트 절연막(604)은, 고밀도 플라즈마 처리를 행함으로써 반도체막(602, 603) 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는 예를 들어 He, Ar, Kr, Xe 등의 희 가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행한다. 이 경우 플라즈마의 여기를 마이크로파의 도입에 의하여 행함으로써, 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의하여 반도체막의 표면을 산화 또는 질화함으로써, 1nm 내지 20nm, 바람직하게는, 5nm 내지 10nm의 절연막이 반도체막에 접하도록 형성된다. 이 5nm 내지 10nm의 절연막을 게이트 절연막(604)으로서 사용한다. 예를 들어, 아산화질소(N2O)를 Ar로 1배 내지 3배(유량비)로 희석하여, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 반도체막(602, 603) 표면을 산화 또는 질화시킨다. 이 처리에 의하여 1nm 내지 10nm(바람직하게는 2nm 내지 6nm)의 절연막을 형성한다. 또한, 아산화질소(N2O)와 실란(SiH4)을 도입하여, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 기상 성장법에 의하여 산화질화실리콘막을 형성하여 게이트 절연막을 형성한다. 고상 반응과 기상 성장법에 의한 반응을 조합함으로써 계면 준위 밀도가 낮고 절연 내압이 뛰어난 게이트 절연막을 형성할 수 있다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행되기 때문에, 게이트 절연막(604)과 반도체막(602, 603)의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의하여 반도체막(602, 603)을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 변동을 억제할 수 있다. 또한, 반도체막이 결정성을 갖는 경우, 고밀도 플라즈마 처리를 사용하여 반도체막의 표면을 고상 반응으로 산화시킴으로써, 결정립계에서만 산화가 빠르게 진행하여 버리는 것을 억제하여, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의하여 형성된 절연막을 게이트 절연막의 일부 또는 모두에 포함하여 형성되는 트랜지스터는 특성의 편차를 억제할 수 있다.
또는, 반도체막(602, 603)을 열 산화시킴으로써, 게이트 절연막(604)을 형성하도록 하여도 좋다. 또한, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘, 질화산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈을 포함하는 막을 단층, 또는 적층시킴으로써, 게이트 절연막(604)을 형성하여도 좋다.
또는, 수소를 포함한 게이트 절연막(604)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에서 가열 처리를 행함으로써, 게이트 절연막(604) 중에 포함되는 수소를 반도체막(602, 603) 중에 확산시키도록 하여도 좋다. 이 경우, 게이트 절연막(604)은, 프로세스 온도를 350℃ 이하에서, 플라즈마 CVD법에 의하여 질화실리콘 또는 질화산화실리콘을 퇴적함으로써 형성하면 좋다. 반도체막(602, 603)에 수소를 공급함으로써, 반도체막(602, 603) 중, 및 게이트 절연막(604)과 반도체막(602, 603) 계면에서의, 포획(捕獲) 중심이 되는 결함을 저감시킬 수 있다.
다음에, 도 7c에 도시하는 바와 같이, 게이트 절연막(604) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 반도체막(602, 603)의 상방에 전극(607)을 형성한다. 도전막의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전막은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등을 사용할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정실리콘 등의 반도체를 사용하여 형성하여도 좋다.
2개의 도전막의 조합으로서, 1층째에 질화탄탈 또는 탄탈(Ta)을 사용할 수 있고, 2층째에 텅스텐(W)을 사용할 수 있다. 상기의 예 이외에도, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에 있어서, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들어, n형을 부여하는 불순물이 도핑된 실리콘과 니켈실리사이드, n형을 부여하는 불순물이 도핑된 Si와 WSix 등도 사용할 수 있다.
또한, 본 실시형태에서는 전극(607)을 단층의 도전막으로 형성하고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 전극(607)은 적층된 복수의 도전막으로 형성되어도 좋다. 3개 이상의 도전막을 적층하는 3층 구조인 경우는 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 전극(607)을 형성할 때에 사용하는 마스크로서, 레지스트 대신에 산화실리콘, 질화산화실리콘 등을 마스크로서 사용하여도 좋다. 이 경우, 패터닝하여 산화실리콘, 질화산화실리콘 등의 마스크를 형성하는 공정이 추가되지만, 에칭을 할 때 마스크의 막 감소가 레지스트보다 적기 때문에, 원하는 폭을 갖는 전극(607)을 형성할 수 있다. 또한, 마스크를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 전극(607)을 형성하여도 좋다.
또한, 액적 토출법은 소정의 조성물을 포함하는 액적을 세공(細孔)으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범위에 포함된다.
또한, 전극(607)은, 도전막을 형성한 후, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판 측의 전극층에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 테이퍼 형상은 마스크 형상에 따라서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스 또는 산소를 적절히 사용할 수 있다.
다음에, 도 7d에 도시하는 바와 같이, 전극(607)을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 반도체막(602, 603)에 첨가한다. 본 실시형태에서는, 반도체막(602)에 n형을 부여하는 불순물 원소(예를 들어, 인 또는 비소)를 첨가하고 반도체막(603)에 p형을 부여하는 불순물 원소(예를 들어 붕소)를 첨가한다. 또한, p형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때, n형 불순물 원소가 첨가되는 반도체막(602)을 마스크 등으로 덮어, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 한편, n형을 부여하는 불순물 원소를 반도체막(602)에 첨가할 때, p형 불순물 원소가 첨가되는 반도체막(603)을 마스크 등으로 덮어, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 또는, 먼저 반도체막(602, 603)에 p형 또는 n형 중 어느 한쪽을 부여하는 불순물 원소를 첨가한 후, 한쪽의 반도체막에만 선택적으로 더 높은 농도로 p형 또는 n형 중의 다른 쪽을 부여하는 불순물 원소의 어느 하나를 첨가하도록 하여도 좋다. 상기 불순물 원소의 첨가에 의하여, 반도체막(602)에 불순물 영역(608), 반도체막(603)에 불순물 영역(609)이 형성된다.
다음에, 도 8a에 도시하는 바와 같이, 전극(607)의 측면에 사이드 월(610)을 형성한다. 사이드 월(610)은, 예를 들어, 게이트 절연막(604) 및 전극(607)을 덮도록 새로 절연막을 형성하여, 수직 방향을 주체로 한 이방성 에칭에 의하여, 새로 형성된 상기 절연막을 부분적으로 에칭함으로써 형성할 수 있다. 상기 이방성 에칭에 의하여 새로 형성된 절연막이 부분적으로 에칭되어, 전극(607)의 측면에 사이드 월(610)이 형성된다. 또한, 상기 이방성 에칭에 의하여, 게이트 절연막(604)도 부분적으로 에칭하여도 좋다. 사이드 월(610)을 형성하기 위한 절연막은, 플라즈마 CVD법이나 스퍼터링법 등에 의하여, 실리콘막, 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막이나, 유기 수지 등의 유기 재료를 포함하는 막을, 단층 또는 적층으로 형성할 수 있다. 본 실시형태에서는 막 두께 100nm의 산화실리콘막을 플라즈마 CVD법에 의하여 형성한다. 또한, 에칭 가스로서는, CHF3와 헬륨의 혼합 가스를 사용할 수 있다. 또한, 사이드 월(610)을 형성하는 공정은, 이것들에 한정되지 않는다.
다음에, 도 8b에 도시하는 바와 같이, 전극(607) 및 사이드 월(610)을 마스크로 하여, 반도체막(602, 603)에 일 도전형을 부여하는 불순물 원소를 첨가한다. 또한, 반도체막(602, 603)에는, 각각 상기 공정으로 첨가한 불순물 원소와 같은 도전형 불순물 원소를 더 높은 농도로 첨가한다. 또한, p형을 부여하는 불순물 원소를 반도체막(603)에 첨가할 때, n형 불순물 원소가 첨가되는 반도체막(602)을 마스크 등으로 덮어, p형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다. 한편, n형을 부여하는 불순물 원소를 반도체막(602)에 첨가할 때, p형 불순물 원소가 첨가되는 반도체막(603)을 마스크 등으로 덮어, n형을 부여하는 불순물 원소의 첨가가 선택적으로 행해지도록 한다.
상기 불순물 원소의 첨가에 의하여, 반도체막(602)에, 한 쌍의 고농도 불순물 영역(611)과, 한 쌍의 저농도 불순물 영역(612)과, 채널 형성 영역(613)이 형성된다. 또한, 상기 불순물 원소의 첨가에 의하여, 반도체막(603)에, 한 쌍의 고농도 불순물 영역(614)과, 한 쌍의 저농도 불순물 영역(615)과, 채널 형성 영역(616)이 형성된다. 고농도 불순물 영역(611, 614)은, 소스 또는 드레인으로서 기능하고, 저농도 불순물 영역(612, 615)은 LDD(Lightly Doped Drain) 영역으로서 기능한다.
또한, 반도체막(603) 위에 형성된 사이드 월(610)과, 반도체막(602) 위에 형성된 사이드 월(610)은, 캐리어가 이동하는 방향에 있어서의 폭이 같은 폭이 되도록 형성되어도 좋지만, 상기 폭이 상이한 폭이 되도록 형성하여도 좋다. p형 트랜지스터가 되는 반도체막(603) 위의 사이드 월(610)의 폭은, n형 트랜지스터가 되는 반도체막(602) 위의 사이드 월(610)의 폭보다 길게 하면 좋다. 왜냐하면, p형 트랜지스터에 있어서 소스 및 드레인을 형성하기 위하여 주입되는 붕소는, 확산하기 쉽고, 단채널 효과를 유발하기 쉽기 때문이다. p형 트랜지스터에서, 사이드 월(610)의 폭보다 길게 함으로써, 소스 및 드레인에 고농도의 붕소를 첨가하는 것이 가능하게 되어, 소스 및 드레인을 저저항화할 수 있다.
다음에, 소스 및 드레인을 더 저저항화하기 위하여, 반도체막(602, 603)을 실리사이드화함으로써, 실리사이드층을 형성하여도 좋다. 실리사이드화는, 반도체막에 금속을 접촉시켜, GRTA법, LRTA법 등의 가열 처리에 의하여, 반도체막 중의 실리콘과 금속을 반응시켜 행해진다. 실리사이드층으로서는, 코발트실리사이드 또는 니켈실리사이드를 사용하면 좋다. 반도체막(602, 603)의 두께가 얇은 경우에는, 이 영역의 반도체막(602, 603)의 저부까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화에 사용하는 금속의 재료로서, 티타늄(Ti), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 사용할 수 있다. 또한, 레이저 조사나 램프 등의 광 조사에 의하여 실리사이드층을 형성하여도 좋다.
상술한 일련의 공정에 의하여 n채널형 트랜지스터(617)와 p채널형 트랜지스터(618)가 형성된다.
다음에, 도 8c에 도시하는 바와 같이, 트랜지스터(617, 618)를 덮도록 절연막(619)을 형성한다. 절연막(619)은, 반드시 형성할 필요는 없지만, 절연막(619)을 형성함으로써, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 트랜지스터(617, 618)에 침입하는 것을 방지할 수 있다. 구체적으로, 절연막(619)으로서, 질화실리콘, 질화산화실리콘, 산화질화실리콘, 질화알루미늄, 산화알루미늄, 산화실리콘 등을 사용하는 것이 바람직하다. 본 실시형태에서는, 막 두께가 600nm 정도의 질화산화실리콘막을 절연막(619)으로서 사용한다. 이 경우, 상기 수소화 공정은, 상기 질화산화실리콘막을 형성한 후에 행하여도 좋다.
다음에, 트랜지스터(617, 618)를 덮도록, 절연막(619) 위에 절연막(620)을 형성한다. 절연막(620)은, 폴리이미드, 아크릴 수지, 벤조시클로부텐, 폴리아미드, 에폭시 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, 산화실리콘, 질화실리콘, 질화산화실리콘, PSG(인 유리), BPSG(붕소 인 유리), 알루미나 등을 사용할 수 있다. 실록산계 수지는 치환기로 수소 외에, 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 1종을 가져도 좋다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(620)을 형성하여도 좋다. 절연막(620)은, 그 표면을 CMP법 등에 의하여 평탄화시켜도 좋다.
또한, 실록산계 수지는, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로 수소 외에, 불소, 알킬기, 또는 방향족 탄화수소 중, 적어도 1종을 가져도 좋다.
절연막(620)의 형성에는, 그 재료에 따라, CVD법, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 설비를 사용할 수 있다.
다음에, 도 9에 도시하는 바와 같이, 반도체막(602, 603)이 각각 일부 노출되도록 절연막(619, 620)에 콘택트 홀을 형성한다. 그리고, 상기 콘택트 홀을 통하여 반도체막(602, 603)에 접하는 도전막(621, 622)을 형성한다. 콘택트 홀 개구시의 에칭에 사용되는 가스는, CHF3와 He의 혼합 가스를 사용했지만, 이것에 한정되지 않는다.
도전막(621), 도전막(622)은, CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다. 구체적으로는, 도전막(621, 622)으로서, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si) 등을 사용할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 도전막(621, 622)은 상기 금속이 사용된 막을 단층 또는 복수 적층시켜 형성할 수 있다.
알루미늄을 주성분으로 하는 합금의 예로서 알루미늄을 주성분으로 하여 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하여, 니켈과, 탄소 또는 실리콘의 한쪽 또는 양쪽 모두를 포함하는 것도 예로 들 수 있다. 알루미늄이나 알루미늄실리콘은 저항값이 낮고, 가격이 저렴하기 때문에, 도전막(621, 622)을 형성하는 재료로서 최적이다. 특히, 알루미늄실리콘막은 도전막(621, 622)을 패터닝으로 형성할 때, 레지스트 베이크에 있어서의 힐록(hillock)의 발생을 알루미늄막과 비교하여 방지할 수 있다. 또한, 실리콘(Si) 대신에, 알루미늄막에 0.5% 정도의 Cu를 혼입시켜도 좋다.
도전막(621, 622)은 예를 들어, 배리어막과 알루미늄실리콘(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄실리콘(Al-Si)막과 질화티타늄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막은, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물을 사용하여 형성된 막이다. 알루미늄 실리콘 막을 사이에 끼우도록 배리어막을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록의 발생을 더 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어막을 형성하면, 반도체막(602, 603) 위에 얇은 산화막이 형성되어 있다고 하여도, 배리어막에 포함되는 티타늄이 이 산화막을 환원하여, 도전막(621, 622)과 반도체막(602, 603)이, 각각 양호한 콘택트를 취할 수 있다. 또한, 배리어막을 복수 적층하도록 하여 사용하여도 좋다. 이 경우, 예를 들어, 도전막(621, 622)을 하층으로부터 Ti, 질화티타늄, Al-Si, Ti, 질화티타늄의 5층 구조로 할 수 있다.
또한, 도전막(621, 622)으로서, WF6 가스와 SiH4 가스를 사용하여 화학 기상 성장법에 의하여 형성한 텅스텐실리사이드를 사용하여도 좋다. 또한, WF6를 수소 환원하여 형성한 텅스텐을, 도전막(621, 622)으로서 사용하여도 좋다.
또한, 도전막(621)은 n채널형 트랜지스터(617)의 고농도 불순물 영역(611)에 접속되어 있다. 도전막(622)은 p채널형 트랜지스터(618)의 고농도 불순물 영역(614)에 접속되어 있다.
도 9에는, n채널형 트랜지스터(617) 및 p채널형 트랜지스터(618)의 상면도가 도시된다. 다만, 이 상면도에서는 도전막(621, 622), 절연막(619, 620)을 생략한 도면을 도시한다.
또한, 본 실시형태에서는, n채널형 트랜지스터(617)와 p채널형 트랜지스터(618)가, 각각 게이트로서 기능하는 전극(607)을 하나씩 갖는 경우를 예시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 제작 방법에 의하여 재작된 반도체 장치가 갖는 트랜지스터는, 게이트로서 기능하는 전극을 복수 갖고, 또 상기 복수의 전극이 전기적으로 접속되는 멀티 게이트 구조를 가져도 좋다.
또한, 본 발명의 제작 방법에 의하여 제작된 반도체 장치가 갖는 트랜지스터는, 게이트 플레이너 구조를 가져도 좋다.
또한, SOI 기판이 갖는 반도체막은, 대략 단결정과 비슷한 막이 얻어진다. 따라서, 다결정 반도체막과 비교하여, 배향의 편차가 작으므로 트랜지스터의 임계값 전압의 편차를 작게 할 수 있다. 또한, 다결정의 반도체막과 비교하여 결정립계가 현저히 적기 때문에, 결정립계에 기인하는 리크 전류를 억제하고, 반도체 장치의 전력 절약화를 실현할 수 있다. 그리고, 레이저 결정화에 의하여 얻어지는 다결정 반도체막에서는, 빔 스폿 내의 에너지 밀도의 분포에 기인하여, 반도체막 표면에 돌기(리지)가 형성되기 쉽다. 그러나, SOI 기판이 갖는 반도체막은, 접합에 의하여 생긴 반도체막 내의 결함을 수복할 수 있을 정도로 낮은 에너지 밀도에서 레이저 광을 조사하면 좋다. 따라서, SOI 기판이 갖는 반도체막 표면의 평탄성은, 레이저 결정화에 의하여 얻어지는 다결정 반도체막과 비교하여 비약적으로 높으므로, SOI 기판이 갖는 반도체막 위에 형성되는 게이트 절연막의 막 두께를 5nm 내지 50nm 정도까지 얇게 할 수 있다. 따라서, 게이트 전압을 억제하면서도 높은 온 전류를 얻을 수 있다. 또한, 레이저 결정화에 의하여 얻어지는 다결정 반도체막을 사용하는 경우, 높은 이동도를 얻기 위하여, 레이저 광의 주사 방향을 따라 트랜지스터가 갖는 반도체막의 배치를 결정할 필요가 있었지만, SOI 기판이 갖는 반도체막을 사용하는 경우에는 그럴 필요가 없으므로, 반도체 장치의 설계에 있어서 제약이 저감된다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 반도체 장치의 제작 방법을 사용하여 형성되는, 액정 표시 장치의 화소의 구체적인 구성에 대해서 설명한다. 도 10은 액정 표시 장치의 화소의 상면도를 일례로서 도시한다. 도 11은 도 10에 도시한 상면도의 파선 A1-A2에 있어서의 단면도에 상당한다.
도 10 및 도 11에 도시하는 화소는, 적어도, 주사선(1810)과 신호선(1811)과, 스위칭 소자로서 기능하는 트랜지스터(1812)와, 화소 전극(1813)과, 액정 소자에 인가되는 전압을 유지하기 위한 유지 용량(1814)을 갖는다. 또한, 도 10 및 도 11에 도시하는 화소는, 트랜지스터(1812) 및 유지 용량(1814)과, 화소 전극(1813)을 전기적으로 접속하기 위한 배선(1815)을 갖는다.
트랜지스터(1812)와 유지 용량(1814)은, 반도체막(1816)을 공유하고, 상기 반도체막(1816)은, 본 발명의 일 형태에 따른 SOI 기판의 제작 방법을 사용함으로써 형성된 반도체막을 원하는 형상으로 가공(패터닝)함으로써 형성할 수 있다.
또한, 반도체막(1816) 위에는 절연막(1817)이 형성되고, 절연막(1817) 위에는 도전막(1818)과 주사선(1810)이 형성된다. 도전막(1818)과 주사선(1810)은 절연막(1817)에 형성된 도전막을 원하는 형상으로 가공함으로써 형성할 수 있다. 또한, 주사선(1810)의 일부는, 트랜지스터(1812)의 게이트 전극으로서 기능하고, 반도체막(1816)과 중첩한다. 또한, 도전막(1818)과 반도체막(1816)이 절연막(1817)을 사이에 두고 중첩하는 부분이 유지 용량(1814)에 상당한다.
또한, 배선(1815)과 신호선(1811)은, 유지 용량(1814)과 트랜지스터(1812)를 덮는 층간 절연막(1820)에 형성된 도전막을 원하는 형상으로 가공함으로써 형성할 수 있다.
반도체막(1816)은, 본 발명의 일 형태에 따른 SOI 기판의 제작 방법을 사용하여 제작되기 때문에, 결정성이 양호하다. 따라서, 트랜지스터(1812)의 이동도를 높여진 온 전류를 높일 수 있다. 또한, 반도체막(1816)은, 본 발명의 일 형태에 따른 SOI 기판의 제작 방법을 사용하여 제작되기 때문에, 높은 평탄성을 갖는다. 따라서, 트랜지스터(1812)의 게이트 절연막으로서 기능하는 절연막(1817)이 반도체막(1816)이 갖는 요철에 따라 부분적으로 얇게 되는 등, 절연 내압이 낮게 되는 것을 방지하고, 결과적으로 게이트 절연막의 막 두께를 얇게 할 수 있다. 따라서, 소자의 미세화를 실현할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 1장의 베이스 기판을 사용하여 복수의 반도체 장치를 형성하는 경우의 순서에 대해서 설명한다.
도 12a에 베이스 기판(1800)에 본드 기판(1801)을 접합하는 상태를 사시도로 도시한다. 접합은, 본드 기판(1801)에 형성된 절연막과 베이스 기판(1800)이 접합함으로써 행해지거나, 또는 본드 기판(1801)에 형성된 절연막과 베이스 기판(1800)에 형성된 절연막이 접합함으로써 행해진다.
다음에, 도 12b에 도시하는 바와 같이, 본드 기판(1801)을 부분적으로 분리시킴으로써, 본드 기판(1801)의 일부인 반도체막(1802)을 베이스 기판(1800) 위에 형성한다.
다음에, 반도체막(1802) 위에 형성되는 자연 산화막 등의 산화막을 제거한 후, 도 13a에 도시하는 바와 같이, 레이저 광의 조사를 행한다. 본 발명의 일 형태에서는, 레이저 광의 조사는, 제 1 레이저 광의 조사와, 제 2 레이저 광의 조사의 2회 행해진다. 제 1 레이저 광의 조사와 제 2 레이저 광의 조사간에, 자연 산화막 등의 산화막의 제거를 행하여도 좋다. 제 1 레이저 광의 조사 및 제 2 레이저 광의 조사에 있어서, 빔 스폿(1804)을 화살표로 도시하는 방향으로 주사시킴으로써, 결정성의 개선 및 평탄성의 향상을 도모한다.
그리고, 도 13b에 도시하는 바와 같이, 도 13a에서 레이저 광의 조사가 행해진 반도체막(1802)을 사용하여 반도체 장치(1806)를 복수 형성하고, 다이싱 등에 의하여 베이스 기판(1800)도 함께 반도체 장치(1806)들을 분리시킨다. 상기 구성에 의하여 복수의 반도체 장치(1806)를 형성할 수 있다.
또한, 본 실시형태에서는, 베이스 기판(1800)과 본드 기판(1801)을 1:1로 접합하는 경우에 대해서 설명하였지만, 본 발명은 이 구성에 한정되지 않는다. 1장의 베이스 기판(1800)에 본드 기판(1801)을 복수 접합하여도 좋다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 SOI 기판의 제작 방법을 사용함으로써 SOI 기판이 갖는 반도체막의 평탄성이 향상하는 것을 설명한다.
표면의 평탄성을 원자간력 현미경에 의한 관찰상(AFM상)의 해석에 의하여 얻어지는 표면 거칠기의 지표(指標)가 되는 측정값으로 평가하였다. 평가를 위해 사용하는 시료 A, 시료 B, 시료 C는, ASAHI GLASS CO., LTD. 제작의 유리 기판(두께 0.7mm, 상품명 AN100) 위에 산소 분위기 중에 염화수소를 포함하는 가스를 첨가하는 열 산화에 의하여 형성된 막 두께가 약 100nm의 산화실리콘인 절연막과, 본드 기판을 분리함으로써, 상기 절연막 위에 형성된 반도체막을 갖는 SOI 기판을 사용하였다. 모든 시료는, 1번째의 레이저 광의 조사를 행하기 전에 불화수소의 농도가 0.5wt%의 희 불산을 사용하여 약 110초간 반도체막의 표면을 세정함으로써, 반도체막 위에 형성되는 자연 산화막을 제거하였다.
또한, 모든 시료에 있어서, 1번째의 레이저 광의 조사는, 레이저 발진기로서 XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 20n초, 반복 주파수: 30Hz)를 사용하였다. 그리고, 1번째의 레이저 광은, 주사 속도를 0.5mm/초, 빔숏 횟수를 약 24숏으로 하고, 실온에서 질소 가스를 시료에 분사하면서 행하였다.
또한, 모든 시료에 있어서, 2번째의 레이저 광의 조사는, 1번째와 마찬가지로, 레이저 발진기로서 XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 20n초, 반복 주파수: 30Hz)를 사용하였다. 그리고, 2번째의 레이저 광은, 빔숏 횟수를 약 1숏으로 하고, 실온에서 질소 가스를 시료에 분사하면서 행하였다.
그리고, 모든 시료에 있어서, 2번째의 레이저 광의 조사는, 1번째의 레이저 광의 조사에 있어서의 에너지 밀도를 100%로 하였을 때, 60%, 65%, 70%, 72%, 74%, 76%, 78%, 80%, 82%, 84%, 86%, 88%, 90%, 95%, 100%의 에너지 밀도가 되도록 조건 나눔을 행하였다.
또한, 1번째의 레이저 광의 에너지 밀도는, 완전 용융하기 직전의 에너지 밀도로 하였다. 완전 용융하기 직전의 에너지 밀도는, 반도체막의 막 두께 등에 따라 다르기 때문에, 각 시료에 있어서 1번째의 레이저 광의 에너지 밀도를 조건 나눔하고, 각 조건에 있어서 레이저 광을 조사한 후의 반도체막의 단면을 STEM(Scanning Transmission Electron Microscopy)에 의하여 관찰하였다. 그리고, STEM 화상을 사용하여 완전 용융에 도달하는 직전의 에너지 밀도를 알아내, 각 시료에 있어서 상기 에너지 밀도를 1번째의 레이저 광으로서 사용하였다.
구체적으로는, 시료 A는 면 방위(100)의 단결정 실리콘 기판으로부터 분리된 막 두께 약 146nm의 반도체막을 사용한다. 1번째의 레이저 광의 에너지 밀도는, 그 막 두께에 따라, 약 582.7mJ/cm2로 하였다. 그리고, 1번째의 레이저 광을 조사한 후, 산화막 제거의 처리를 행하지 않고, 2번째의 레이저 광의 조사를 행하였다.
시료 B는 면 방위(110)의 단결정 실리콘 기판으로부터 분리된 막 두께 약 138nm의 반도체막을 사용한다. 1번째의 레이저 광의 에너지 밀도는, 그 막 두께에 따라, 약 552.9mJ/cm2로 하였다. 그리고, 1번째의 레이저 광을 조사한 후, 산화막 제거의 처리를 행하지 않고, 2번째의 레이저 광의 조사를 행하였다.
시료 C는 면 방위(100)의 단결정 실리콘 기판으로부터 분리된 막 두께 약 146nm의 반도체막을 사용한다. 1번째의 레이저 광의 에너지 밀도는, 그 막 두께에 따라, 약 582.7mJ/cm2로 하였다. 그리고, 1번째의 레이저 광을 조사한 후, 산화막 제거의 처리를 행하여 2번째의 레이저 광의 조사를 행하였다. 2번째의 레이저 광을 조사하기 전의 산화막 제거의 처리는, 1번째의 레이저 광을 조사하기 전의 산화막 제거의 처리와 같은 조건으로 행하였다.
또한, AFM에 의한 측정 조건은 이하와 같다.
·원자간력 현미경(AFM):주사형 프로브 현미경 SPI3800N/SPA500(세이코 인스트루먼트(주)제조)
·측정 모드: 다이내믹 포스 모드(DFM: Dynamic Force Mode)
·캔틸레버(cantilever): SI-DF40(실리콘 제 스프링 상수 42N/m, 공진 주파수 250kHz 내지 390kHz, 탐침(探針)의 선단 R≤10nm)
·측정 면적: 10㎛×10㎛
·측정 점수: 256점×256점
또한, 다이내믹 포스 모드란, 고유 진동수에 의하여 캔틸레버를 공진시킨 상태에서, 캔틸레버의 진동 진폭이 일정하게 되도록 캔틸레버에 구비되는 탐침과 시료와의 거리를 제어하면서, 시료의 표면 형상을 측정하는 측정 모드이다. 이 다이내믹 포스 모드에서는, 시료의 표면과 캔틸레버가 비접촉이기 때문에, 시료의 표면이 손상되지 않고 원래의 형상을 유지한 채 측정할 수 있다. 그리고, 부속의 소프트웨어에 의하여 표면 거칠기 해석을 행하여, 평균면 거칠기 Ra, 산곡(山谷)의 최대 고저차(P-V)를 산출하였다.
도 17에 AFM상을 의거하여 계산된 각 시료의 반도체막의 평균면 거칠기 Ra를 도시한다. 세로 축은 평균면 거칠기 Ra(nm)를 도시한다. 가로 축은 1번째의 레이저 광에 대한 2번째의 레이저 광의 상대적인 에너지 밀도의 세기(%)를 도시한다.
도 17에 도시하는 바와 같이, 2번째의 레이저 광을 조사하기 전에 산화막의 제거를 행하지 않았던 시료 A와 시료 B에서는, 상대적인 에너지 밀도가 약 60% 내지 70%의 범위에서 평균면 거칠기 Ra가 약 2.5nm 이상으로, 최고값을 제시하였다. 한편, 2번째의 레이저 광을 조사하기 전에 산화막의 제거를 행한 시료 C에서는, 상대적인 에너지 밀도가 약 55% 내지 65%의 범위에 있어서 평균면 거칠기 Ra가 약 1.2nm 이상으로, 최고값을 제시하였다. 이들의 평균면 거칠기 Ra의 최고값의 비교를 보면, 2번째의 레이저 광을 조사하기 전에 산화막을 제거함으로써 평균면 거칠기 Ra를 낮게 억제하여 평탄성을 높게 할 수 있는 것을 알 수 있었다.
또한, 2번째의 레이저 광을 조사하기 전에 산화막을 제거하지 않았던 시료 A와 시료 B에서는, 최대 고저차(P-V)가 각각 약 30nm, 약 32nm이었다. 한편, 2번째의 레이저 광을 조사하기 전에 산화막을 제거한 시료 C에서는, 최대 고저차(P-V)가 약 26nm이며, 시료 A 및 시료 B와 비교하여 낮은 값을 얻을 수 있었다. 따라서, 이들의 최대 고저차(P-V)의 비교를 보면, 2번째의 레이저 광을 조사하기 전에 산화막의 제거를 행함으로써, 최대 고저차(P-V)를 낮게 억제하여 평탄성을 높게 할 수 있는 것이 알 수 있었다.
평균면 거칠기 Ra란, JISB0601:2001(ISO4287:1997)로 정의된 중심선 평균 거칠기 Ra를 측정면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값이다. 측정면이란 모든 측정 데이터가 나타내는 면이다. 지정면이란, 거칠기 계측의 대상이 되는 면이다. 기준면이란, 지정면의 높이의 평균값을 Z0이라고 할 때, Z=Z0으로 나타나는 평면이다. 산곡의 최대 고저차(P-V)란, 지정면에 있어서, 가장 높은 산정(山頂)의 표고 Zmax와 가장 낮은 곡저(谷底)의 표고 Zmin의 차이이다. 또한, 산정과 곡저는, JISB0601:2001(ISO4287:1997)로 정의되는 "산정"과 "곡저"를 3차원으로 확장한 것이며, 산정은 지정면의 산에서 표고가 가장 높은 곳, 곡저는 지정면에서 표고가 가장 낮은 곳으로 표현된다.
다음에, 상기 각 시료의 AFM상을 도 18a 내지 도 18c에 도시한다. 도 18a는, 2번째의 레이저 광의 상대적인 에너지 밀도가 약 66%이었을 때의 샘플 A에 있어서의 반도체막 표면의 AFM상이다. 도 18b는, 2번째의 레이저광의 상대적인 에너지 밀도가 약 66%이었을 때의 샘플 B에 있어서의 반도체막 표면의 AFM상이다. 도 18c는, 2번째의 레이저 광의 상대적인 에너지 밀도가 약 66%이었을 때의 샘플 C에 있어서의 반도체막 표면의 AFM상이다. 도 18a 내지 도 18c를 보면, 샘플 A와 샘플 B에는, 반도체막의 표면에 크레이터 형상의 요철이 생기는 것을 확인할 수 있지만, 샘플 C에서는, 상기 크레이터는, 거의 확인할 수 없다. 모든 샘플에 있어서, 2번째의 레이저 광의 에너지 밀도가 상기 조건보다 높을수록 크레이터 형상의 요철의 개수는 감소한다. 따라서, 도 17 내지 도 18c를 보면, 크레이터 형상의 요철의 발생을 억제할 수 있는 2번째의 레이저 광의 에너지 밀도의 범위는, 샘플 C가 가장 넓은 것을 알 수 있었다.
다음에, 광학 현미경에 의하여 SOI 기판 위의 반도체막의 표면을 관찰하였다. 관찰에 사용하는 시료 1 및 시료 2는 ASAHI GLASS CO., LTD. 제조의 유리 기판(두께 0.7mm, 상품명 AN100) 위에 산소 분위기 중에 염화수소를 포함하는 가스를 첨가하는 열 산화에 의하여 형성된 막 두께가 약 100nm의 산화실리콘인 절연막과, 본드 기판을 분리함으로써, 상기 절연막 위에 형성된 반도체막을 갖는 SOI 기판을 사용하였다. 모든 시료는, 1번째의 레이저 광의 조사를 행하기 전에 불화수소의 농도가 0.5wt%의 희 불산을 사용하여 약 110초간 반도체막의 표면을 세정함으로써, 반도체막 위에 형성되는 자연 산화막을 제거하였다.
또한, 시료 1과 시료 2 양쪽 모두가, 1번째의 레이저 광의 조사는, 레이저 발진기로서 XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 20n초, 반복 주파수: 30Hz)를 사용하였다. 그리고, 1번째의 레이저 광은, 주사 속도를 0.5mm/초, 빔숏 횟수를 약 24숏으로 하고, 실온에서 질소 가스를 시료에 분사하면서 행하였다.
또한, 시료 1과 시료 2 양쪽 모두가, 2번째의 레이저 광의 조사는, 1번째와 마찬가지로, 레이저 발진기로서 XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 20n초, 반복 주파수: 30Hz)를 사용하였다. 그리고, 2번째의 레이저 광은, 주사 속도를 8.0mm/초, 빔숏 횟수를 약 1.5숏으로 하고, 실온에서 질소 가스를 시료에 분사하면서 행하였다.
구체적으로는, 시료 1은 면 방위(100)의 단결정 실리콘 기판으로부터 분리된 막 두께 약 110nm의 반도체막을 사용한다. 1번째의 레이저 광과, 2번째의 레이저 광의 에너지 밀도는, 그 막 두께에 따라, 약 582.7mJ/cm2로 하였다. 그리고, 1번째의 레이저 광을 조사한 후, 산화막 제거의 처리를 행하지 않고, 2번째의 레이저 광의 조사를 행하였다.
시료 2는, 면 방위(100)의 단결정 실리콘 기판으로부터 분리된 막 두께 약 110nm의 반도체막을 사용한다. 1번째의 레이저 광의 에너지 밀도와 2번째의 레이저 광의 에너지 밀도는, 그 막 두께에 따라, 약 582.7mJ/cm2로 하였다. 그리고, 1번째의 레이저 광을 조사한 후, 산화막 제거의 처리를 행하여 2번째의 레이저 광의 조사를 행하였다. 2번째의 레이저 광을 조사하기 전의 산화막 제거의 처리는, 1번째의 레이저 광을 조사하기 전의 산화막 제거의 처리와 같은 조건으로 행하였다.
도 19a에 시료 1이 갖는 반도체막의 광학 현미경 사진을 도 19b에 도시하고, 도 19b에 시료 2가 갖는 반도체막의 광학 현미경 사진을 도시한다. 각 사진은, 피치 줄무늬의 부분을 강조(强調)하기 위해서, 화상 처리가 행해진다. 도 19a에 도시하는 사진과 비교하여 도 19b에 도시하는 사진에서는, 피치 줄무늬의 개수가 적고, 따라서 2번째의 레이저 광을 조사하기 전에 산화막 제거의 처리를 행한 시료 2가 평탄성이 높은 것을 알 수 있었다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 사용하여 형성된 발광 장치의 구성에 대해서 설명한다. 도 14a 내지 도 14c에 발광 소자를 구동시키기 위한 트랜지스터가 p형인 경우에 있어서의 화소의 단면 구조의 일례를 도시한다. 또한, 도 14a 내지 도 14c에서는, 제 1 전극이 양극, 제 2 전극이 음극인 경우에 대해서 설명하지만, 제 1 전극이 음극, 제 2 전극이 양극이라도 좋다.
도 14a에 트랜지스터(6001)가 p형이며, 발광 소자(6003)로부터 방출되는 광을 제 1 전극(6004) 측으로부터 추출하는 경우의 화소의 단면도를 도시한다.
트랜지스터(6001)는 절연막(6007)으로 덮이고, 절연막(6007) 위에는 개구부를 갖는 격벽(6008)이 형성되어 있다. 상기 격벽(6008)의 개구부에 있어서 제 1 전극(6004)이 일부 노출되고, 상기 개구부에 있어서 제 1 전극(6004), 전계 발광층(6005), 제 2 전극(6006)이 순차로 적층된다.
제 1 전극(6004)은, 가시광에 대해서 투광성을 갖는 재료 또는 막 두께로 형성하고, 또 양극으로서 사용하는 데에 적합한 재료로 형성한다. 예를 들어, 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 산화아연(GZO), 산화인듐, 산화갈륨, 및 산화아연으로 이루어지는 산화물(IGZO: Indium Gallium Zinc Oxide) 등, 그 외의 투광성 산화물 도전 재료를 제 1 전극(6004)에 사용할 수 있다. 또한, ITO 및 산화실리콘을 포함하는 인듐주석산화물(이하, ITSO라고 기재한다), 산화실리콘을 포함한 산화인듐에 2% 내지 20%의 산화아연(ZnO)을 더 혼합시킨 것을 제 1 전극(6004)에 사용하여도 좋다. 또한, 상기 투광성 산화물 도전 재료 외에 예를 들어, 질화티타늄, 질화지르코늄, 티타늄, 텅스텐, 니켈, 백금, 크롬, 은, 알루미늄 등의 하나 또는 복수로 이루어지는 단층막 외, 질화티타늄과 알루미늄을 주성분으로 하는 막과의 적층, 질화티타늄막, 알루미늄을 주성분으로 하는 막, 및 질화티타늄막의 3층 구조 등을 제 1 전극(6004)에 사용할 수도 있다. 다만, 투광성 산화물 도전 재료 외의 재료를 사용하는 경우, 광이 투과하는 정도의 막 두께(바람직하게는, 5nm 내지 30nm 정도)로 제 1 전극(6004)을 형성한다.
또한, 제 2 전극(6006)은, 광을 반사 또는 차폐(遮蔽)하는 재료 및 막 두께로 형성하고, 또 일 함수가 작은 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등으로 형성할 수 있다. 구체적으로는, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 이들을 포함하는 합금(Mg:Ag, Al:Li, Mg:In 등), 및 이들의 화합물(불화칼슘, 질화칼슘) 외, Yb나 Er 등의 희토류 금속을 사용할 수 있다. 또한, 전자 주입층을 형성하는 경우, Al 등의 다른 도전층을 사용할 수도 있다.
전계 발광층(6005)은 단수 또는 복수의 층으로 구성되어 있다. 복수의 층으로 구성되어 있는 경우, 이것들의 층은, 캐리어 수송 특성의 관점에서 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등으로 분류할 수 있다. 전계 발광층(6005)이 발광층 외에, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 중 어느 것을 갖는 경우, 제 1 전극(6004)으로부터 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 순차적으로 적층된다. 또한, 각각의 층의 경계가 반드시 명확할 필요는 없이, 서로의 층을 구성하는 재료가 일부 혼합하여 계면이 불명확하게 되어 있는 경우도 있다. 각각의 층에는, 유기계의 재료, 무기계의 재료를 사용할 수 있다. 유기계의 재료로서, 고분자계, 중분자계, 저분자계 중 어느 재료도 사용할 수 있다. 또한, 중분자계 재료는 구조 단위의 반복 수(중합도)가 대략 2 내지 20 정도인 저 중합체에 상당한다. 정공 주입층과 정공 수송층의 구별은 반드시 명확하지 않으며, 이것은 정공 수송성(정공 이동도)이 특히 중요한 특성인 점에서 동일하다. 편의상, 정공 주입층은 양극에 접하는 측의 층이며, 정공 주입층에 접하는 층을 정공수송층이라고 불러서 구별한다. 전자 수송층, 전자 주입층에 대해서도 마찬가지이며, 음극에 접하는 층을 전자 주입층이라고 부르고, 전자 주입층에 접하는 층을 전자 수송층이라고 부른다. 발광층은 전자 수송층을 겸하는 경우도 있어, 발광성 전자 수송층이라고도 불린다.
도 14a에 도시한 화소의 경우, 발광 소자(6003)로부터 방출되는 광을 테두리 화살표로 도시한 바와 같이 제 1 전극(6004) 측으로부터 추출할 수 있다.
다음에, 도 14b에, 트랜지스터(6011)가 p형이고, 발광 소자(6013)로부터 방출되는 광을 제 2 전극(6016) 측으로부터 추출하는 경우의 화소의 단면도를 도시한다. 트랜지스터(6011)는 절연막(6017)으로 덮이고, 절연막(6017) 위에는 개구부를 갖는 격벽(6018)이 형성되어 있다. 격벽(6018)의 개구부에 있어서 제 1 전극(6014)이 일부 노출되고, 상기 개구부에 있어서 제 1 전극(6014), 전계 발광층(6015), 제 2 전극(6016)이 순차적으로 적층되어 있다.
제 1 전극(6014)은 광을 반사 또는 차폐하는 재료 및 막 두께로 형성되고, 또 양극으로서 사용하는 데에 적합한 재료로 형성된다. 예를 들어, 질화티타늄, 질화지르코늄, 티타늄, 텅스텐, 니켈, 백금, 크롬, 은, 알루미늄 등 중 하나 또는 복수로 이루어지는 단층 막 외에, 질화티타늄과 알루미늄을 주성분으로 하는 막과의 적층, 질화티타늄막과, 알루미늄을 주성분으로 하는 막과, 질화티타늄막의 3층 구조 등을 제 1 전극(6014)에 사용할 수 있다.
또한, 제 2 전극(6016)은, 가시광에 대해서 투광성을 갖는 재료 또는 막 두께로 형성하고, 또 일 함수가 작은 금속, 합금, 전기 전도성 화합물, 및 이들의 혼합물 등으로 형성할 수 있다. 구체적으로는, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 이들을 포함하는 합금(Mg:Ag, Al:Li, Mg:In 등), 및 이들의 화합물(불화칼슘, 질화칼슘) 외, Yb나 Er 등의 희토류 금속을 사용할 수 있다. 또한, 전자 주입층을 형성하는 경우, Al 등의 다른 도전층을 사용할 수도 있다. 그리고 제 2 전극(6016)을, 광이 투과하는 정도의 막 두께(바람직하게는, 5nm 내지 30nm 정도)로 형성한다. 또한, 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등 그 외의 투광성 산화물 도전 재료를 사용할 수도 있다. 또한, ITO 및 ITSO, 산화실리콘을 포함한 산화인듐에 2% 내지 20%의 산화아연(ZnO)을 더 혼합시킨 것을 사용하여도 좋다. 투광성 산화물 도전 재료를 사용할 경우, 전계 발광층(6015)에 전자 주입층을 설치하는 것이 바람직하다.
전계 발광층(6015)은 도 14a의 전계 발광층(6005)과 마찬가지로 형성될 수 있다.
도 14b에 도시한 화소의 경우, 발광 소자(6013)로부터 방출되는 광을 테두리 화살표로 도시한 바와 같이, 제 2 전극(6016) 측으로부터 추출할 수 있다.
다음에, 도 14c에, 트랜지스터(6021)가 p형이고, 발광 소자(6023)로부터 방출되는 광을 제 2 전극(6024) 측 및 제 2 전극(6026) 측으로부터 추출하는 경우의 화소의 단면도를 도시한다. 트랜지스터(6021)는 절연막(6027)으로 덮이고, 절연막(6027) 위에는 개구부를 갖는 격벽(6028)이 형성되어 있다. 격벽(6028)의 개구부에 있어서 제 1 전극(6024)이 일부 노출되고, 상기 개구부에 있어서 제 1 전극(6024), 전계 발광층(6025), 제 2 전극(6026)이 순차적으로 적층되어 있다.
제 1 전극(6024)은 도 14a에 도시된 제 1 전극(6004)과 마찬가지로 형성될 수 있다. 또한, 제 2 전극(6026)은 도 14b의 제 2 전극(6016)과 마찬가지로 형성될 수 있다. 전계 발광층(6025)은 도 14a에 도시된 전계 발광층(6005)과 마찬가지로 형성될 수 있다.
도 14c에 도시한 화소의 경우, 발광 소자(6023)로부터 방출되는 광을 테두리 화살표로 도시한 바와 같이, 제 1 전극(6024) 측 및 제 2 전극(6026) 측으로부터 추출할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는, 본 발명의 일 형태에 따른 제작 방법을 사용하여 형성된 액정 표시 장치의 구성에 대해서 설명한다.
도 15에 본 발명의 액정 표시 장치의 단면도를 일례로서 도시한다. 기판(1400) 위의 박막 트랜지스터(1401)는, 도전막(1402)을 사이에 두고 화소 전극(1403)과 전기적으로 접속된다.
또한, 스페이서(1404)는, 액정 소자의 셀 갭을 제어한다. 스페이서(1404)는, 절연막을 원하는 형상으로 에칭함으로써 형성할 수 있지만, 필러를 사용하여 셀 갭을 제어하도록 하여도 좋다.
그리고, 화소 전극(1403) 위에는, 배향막(1405)이 형성되어 있다. 배향막(1405)은, 예를 들어, 절연막에 러빙 처리를 실시함으로써 형성할 수 있다. 또한, 화소 전극(1403)과 대치(對峙)하는 위치에는, 대향 전극(1406)이 형성되어 있고, 대향 전극(1406)의 화소 전극(1403)에 가까운 측에는 배향막(1407)이 형성되어 있다. 그리고, 화소 전극(1403)과 대향 전극(1406) 사이에서 씰재(1408)로 둘러싸인 영역에는, 액정(1409)이 제공되어 있다. 또한, 씰재(1408)에는 필러가 혼입되어 있어도 좋다.
화소 전극(1403)과 대향 전극(1406)은, 예를 들어, 산화실리콘을 포함하는 인듐주석산화물(ITSO), 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등의 투명 도전 재료를 사용할 수 있다. 또한, 본 실시형태에서는, 화소 전극(1403) 및 대향 전극(1406)에 광을 투과하는 도전막을 사용하여, 투과형의 액정 소자를 제작하는 예를 나타내지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일 형태에 따른 액정 표시 장치는 반투과형 또는 반사형이라도 좋다.
컬러 필터나, 디스클리네이션(disclination)을 방지하기 위한 차폐막(블랙 매트릭스) 등이 도 15에 도시한 액정 표시 장치에 형성되어도 좋다.
또한, 본 실시형태에서는, 액정 표시 장치로서 TN(Twisted Nematic)형을 나타내지만, VA(Vertical Alignment)형, OCB(Optically Compensated Birefringence)형, IPS(In－Plane Switching)형 등의, 그 외의 액정 표시 장치에도, 본 발명의 박막트랜지스터를 사용할 수 있다.
본 발명의 일 형태에 따른 액정 표시 장치는, 이동도 및 온 전류가 높고, 또 신뢰성이 높은 박막 트랜지스터를 사용하기 때문에, 콘트라스트 및 시인성이 높다.
본 실시형태는, 다른 실시형태와 자유롭게 조합할 수 있다.
(실시예 1)
본 발명의 일 형태에 따른 제작 방법을 사용함으로써, 특성의 편차를 억제할 수 있고, 또 온 전류가 높은, 절연 내압이 높은 등의 양호한 특성을 갖는 반도체 소자를 갖는 반도체 장치를 형성할 수 있다. 또한, 반도체 소자의 미세화를 실현할 수 있다. 따라서, 상기 반도체 장치를 사용한 전자 기기는, 더 고기능의 애플리케이션(application)을 탑재할 수 있다. 본 발명의 제작 방법을 사용한 반도체 장치는, 표시 장치, 노트형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는, DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외에 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기(複寫機), 팩시밀리(facsimile), 프린터(printer), 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들의 전자 기기의 구체적인 예를 도 16a 내지 도 16e에 도시한다.
도 16a는 표시 장치이며, 케이스(5001), 표시부(5002), 지지대(5003) 등을 갖는다. 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치는, 표시부(5002) 또는 그 외의 신호 처리 회로에 사용할 수 있다. 표시부(5002) 또는 그 외의 신호 처리 회로에 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치를 사용함으로써, 더 고기능의 애플리케이션이 탑재된 표시 장치를 제공할 수 있다. 또한, 표시 장치에는 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 장치가 포함된다.
도 16b는 휴대 정보 단말이며, 케이스(5101), 표시부(5102), 스위치(5103), 조작 키(5104), 적외선 포토(5105) 등을 갖는다. 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치는, 표시부(5102) 또는 그 외의 신호 처리 회로에 사용할 수 있다. 표시부(5102) 또는 그 외의 신호 처리 회로에 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치를 사용함으로써, 더 고기능의 애플리케이션이 탑재된 휴대 정보 단말을 제공할 수 있다.
도 16c는, 현금 자동 입출금기이며, 하우징(5201), 표시부(5202), 동전 투입구(5203), 지폐 투입구(5204), 카드 투입구(5205), 통장 투입구(5206) 등을 갖는다. 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치는, 표시부(5202) 또는 그 외의 신호 처리 회로에 사용할 수 있다. 표시부(5202) 또는 그 외의 신호 처리 회로에 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치를 사용함으로써, 더 고기능의 애플리케이션이 탑재된 현금 자동 입출금기를 제공할 수 있다.
도 16d는 휴대형 게임기이며, 케이스(5301), 케이스(5302), 표시부(5303), 표시부(5304), 마이크로폰(5305), 스피커(5306), 조작 키(5307), 스타일러스(5308) 등을 갖는다. 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치는, 표시부(5303), 표시부(5304), 또는 그 외의 신호 처리 회로에 사용할 수 있다. 표시부(5303), 표시부(5304), 또는 그 외의 신호 처리 회로에 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치를 사용함으로써, 더 고기능의 애플리케이션이 탑재된 휴대형 게임기를 제공할 수 있다. 또한, 도 16d에 도시한 휴대형 게임기는, 2개의 표시부(5303)와 표시부(5304)를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이것에 한정되지 않는다.
도 16e는 휴대 전화이며, 케이스(5401), 표시부(5402), 음성 입력부(5403), 음성 출력부(5404), 조작 키(5405), 수광부(5406) 등을 갖는다. 수광부(5406)에 있어서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 취득할 수 있다. 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치는, 표시부(5402) 또는 그 외의 신호 처리 회로에 사용할 수 있다. 표시부(5402) 또는 그 외의 신호 처리 회로에 본 발명의 일 형태에 따른 제작 방법을 사용한 반도체 장치를 사용함으로써, 더 고기능의 애플리케이션이 탑재된 휴대 전화를 제공할 수 있다.
본 실시예는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
100: 본드 기판 101: 반도체막
102: 절연막 103: 베이스 기판
104: 산화막 106: 레이저 광
102: 절연막 103: 베이스 기판
104: 산화막 106: 레이저 광
Claims (34)
- 절연막을 사이에 두고 단결정 반도체 기판과 베이스 기판을 서로 접합하는 단계와;
상기 절연막을 사이에 두고 상기 베이스 기판 위에 단결정 반도체막을 형성하기 위해서 상기 단결정 반도체 기판을 분리하는 단계와;
상기 단결정 반도체막 위에 형성된 산화막을 제거하는 단계와;
제 1 레이저 광을 상기 단결정 반도체막에 조사하는 단계와;
제 2 레이저 광을 상기 단결정 반도체막에 조사하는 단계를 포함하고,
상기 단결정 반도체막의 1점에 있어서의 상기 제 2 레이저 광의 숏 횟수는, 상기 단결정 반도체막의 상기 1점에 있어서의 상기 제 1 레이저 광의 숏 횟수보다 적은, SOI 기판의 제작 방법. - 절연막을 사이에 두고 단결정 반도체 기판과 베이스 기판을 서로 접합하는 단계와;
상기 절연막을 사이에 두고 상기 베이스 기판 위에 단결정 반도체막을 형성하기 위해서 상기 단결정 반도체 기판을 분리하는 단계와;
상기 단결정 반도체막 위에 형성된 산화막을 제거하는 단계와;
상기 단결정 반도체막의 1점에 있어서의 제 1 레이저 광의 숏 횟수가 10 이상 100 이하가 되도록 상기 단결정 반도체막에 상기 제 1 레이저 광을 조사하는 단계와;
상기 단결정 반도체막의 1점에 있어서의 제 2 레이저 광의 숏 횟수가 0보다 많고 2 이하가 되도록 상기 단결정 반도체막에 상기 제 2 레이저 광을 조사하는 단계를 포함하는, SOI 기판의 제작 방법. - 절연막을 사이에 두고 단결정 반도체 기판과 베이스 기판을 서로 접합하는 단계와;
상기 절연막을 사이에 두고 상기 베이스 기판 위에 단결정 반도체막을 형성하기 위해서 상기 단결정 반도체 기판을 분리하는 단계와;
상기 단결정 반도체막 위에 형성된 산화막을 제거하는 단계와;
제 1 레이저 광을 상기 단결정 반도체막에 조사하는 단계와;
제 2 레이저 광을 상기 단결정 반도체막에 조사하는 단계를 포함하고,
상기 단결정 반도체막에 상기 제 2 레이저 광을 조사하는 주사 속도는 상기 단결정 반도체막에 상기 제 1 레이저 광을 조사하는 주사 속도보다 빠른, SOI 기판의 제작 방법. - 제 1 항에 있어서,
상기 제 1 레이저 광의 에너지 밀도는 상기 단결정 반도체막이 부분적으로 용융되는 정도의 에너지 밀도인, SOI 기판의 제작 방법. - 제 1 항에 있어서,
상기 제 2 레이저 광의 에너지 밀도는 상기 단결정 반도체막이 부분적으로 용융되는 정도의 에너지 밀도인, SOI 기판의 제작 방법. - 제 1 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막의 재결정화는 수직 방향으로 진행하는, SOI 기판의 제작 방법. - 제 1 항에 있어서,
상기 제 1 레이저 광을 상기 단결정 반도체막에 조사하는 단계 후, 상기 단결정 반도체막 위에 형성된 산화막을 제거하는 단계를 더 포함하는, SOI 기판의 제작 방법. - 제 1 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막에의 조사는 불활성 가스 분위기하 또는 감압 분위기하에서 행해지는, SOI 기판의 제작 방법. - 제 1 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막에의 조사는 불활성 가스를 분사함으로써 불활성 분위기에서 실현할 수 있는, SOI 기판의 제작 방법. - 제 1 항에 있어서,
상기 제 2 레이저 광을 상기 단결정 반도체막에 조사하는 단계 후, 500℃ 이상 650℃ 이하에서 가열 처리를 행하는 단계를 더 포함하는, SOI 기판의 제작 방법. - 제 3 항에 있어서,
상기 제 1 레이저 광의 에너지 밀도는 상기 단결정 반도체막이 부분적으로 용융되는 정도의 에너지 밀도인, SOI 기판의 제작 방법. - 제 3 항에 있어서,
상기 제 2 레이저 광의 에너지 밀도는 상기 단결정 반도체막이 부분적으로 용융되는 정도의 에너지 밀도인, SOI 기판의 제작 방법. - 제 3 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막의 재결정화는 수직 방향으로 진행하는, SOI 기판의 제작 방법. - 제 3 항에 있어서,
상기 제 1 레이저 광을 상기 단결정 반도체막에 조사하는 단계 후, 상기 단결정 반도체막 위에 형성된 산화막을 제거하는 단계를 더 포함하는, SOI 기판의 제작 방법. - 제 3 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막에의 조사는 불활성 가스 분위기하 또는 감압 분위기하에서 행해지는, SOI 기판의 제작 방법. - 제 3 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막에의 조사는 불활성 가스를 분사함으로써 불활성 분위기에서 실현할 수 있는, SOI 기판의 제작 방법. - 제 3 항에 있어서,
상기 제 2 레이저 광을 상기 단결정 반도체막에 조사하는 단계 후, 500℃ 이상 650℃ 이하에서 가열 처리를 행하는 단계를 더 포함하는, SOI 기판의 제작 방법. - 절연막을 사이에 두고 단결정 반도체 기판과 베이스 기판을 서로 접합하는 단계와;
상기 절연막을 사이에 두고 상기 베이스 기판 위에 단결정 반도체막을 형성하기 위해서 상기 단결정 반도체 기판을 분리하는 단계와;
상기 단결정 반도체막 위에 형성된 산화막을 제거하는 단계와;
제 1 레이저 광을 상기 단결정 반도체막에 조사하는 단계와;
제 2 레이저 광을 상기 단결정 반도체막에 조사하는 단계와;
상기 단결정 반도체막을 패턴화된 형성으로 가공하는 단계를 포함하고,
상기 단결정 반도체막의 1점에 있어서의 상기 제 2 레이저 광의 숏 횟수는, 상기 단결정 반도체막의 상기 1점에 있어서의 상기 제 1 레이저 광의 숏 횟수보다 적은, 반도체 장치의 제작 방법. - 절연막을 사이에 두고 단결정 반도체 기판과 베이스 기판을 서로 접합하는 단계와;
상기 절연막을 사이에 두고 상기 베이스 기판 위에 단결정 반도체막을 형성하기 위해서 상기 단결정 반도체 기판을 분리하는 단계와;
상기 단결정 반도체막 위에 형성된 산화막을 제거하는 단계와;
상기 단결정 반도체막의 1점에 있어서의 제 1 레이저 광의 숏 횟수가 10 이상 100 이하가 되도록 상기 단결정 반도체막에 상기 제 1 레이저 광을 조사하는 단계와;
상기 단결정 반도체막의 1점에 있어서의 제 2 레이저 광의 숏 횟수가 0보다 많고 2 이하가 되도록 상기 단결정 반도체막에 상기 제 2 레이저 광을 조사하는 단계와;
상기 단결정 반도체막을 패턴화된 형상으로 가공하는 단계를 포함하는, 반도체 장치의 제작 방법. - 절연막을 사이에 두고 단결정 반도체 기판과 베이스 기판을 서로 접합하는 단계와;
상기 절연막을 사이에 두고 상기 베이스 기판 위에 단결정 반도체막을 형성하기 위해서 상기 단결정 반도체 기판을 분리하는 단계와;
상기 단결정 반도체막 위에 형성된 산화막을 제거하는 단계와;
제 1 레이저 광을 상기 단결정 반도체막에 조사하는 단계와;
제 2 레이저 광을 상기 단결정 반도체막에 조사하는 단계와;
상기 단결정 반도체막을 패턴화된 형상으로 가공하는 단계를 포함하고,
상기 단결정 반도체막에 상기 제 2 레이저 광을 조사하는 주사 속도는 상기 단결정 반도체막에 상기 제 1 레이저 광을 조사하는 주사 속도보다 빠른, 반도체 장치의 제작 방법. - 제 18 항에 있어서,
상기 제 1 레이저 광의 에너지 밀도는 상기 단결정 반도체막이 부분적으로 용융되는 정도의 에너지 밀도인, 반도체 장치의 제작 방법. - 제 18 항에 있어서,
상기 제 2 레이저 광의 에너지 밀도는 상기 단결정 반도체막이 부분적으로 용융되는 정도의 에너지 밀도인, 반도체 장치의 제작 방법. - 제 18 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막의 재결정화는 수직 방향으로 진행하는, 반도체 장치의 제작 방법. - 제 18 항에 있어서,
상기 제 1 레이저 광을 상기 단결정 반도체막에 조사하는 단계 후, 상기 단결정 반도체막 위에 형성된 산화막을 제거하는 단계를 더 포함하는, 반도체 장치의 제작 방법. - 제 18 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막에의 조사는 불활성 가스 분위기하 또는 감압 분위기하에서 행해지는, 반도체 장치의 제작 방법. - 제 18 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막에의 조사는 불활성 가스를 분사함으로써 불활성 분위기에서 실현할 수 있는, 반도체 장치의 제작 방법. - 제 18 항에 있어서,
상기 제 2 레이저 광을 상기 단결정 반도체막에 조사하는 단계 후, 500℃ 이상 650℃ 이하에서 가열 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법. - 제 20 항에 있어서,
상기 제 1 레이저 광의 에너지 밀도는 상기 단결정 반도체막이 부분적으로 용융되는 정도의 에너지 밀도인, 반도체 장치의 제작 방법. - 제 20 항에 있어서,
상기 제 2 레이저 광의 에너지 밀도는 상기 단결정 반도체막이 부분적으로 용융되는 정도의 에너지 밀도인, 반도체 장치의 제작 방법. - 제 20 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막의 재결정화는 수직 방향으로 진행하는, 반도체 장치의 제작 방법. - 제 20 항에 있어서,
상기 제 1 레이저 광을 상기 단결정 반도체막에 조사하는 단계 후, 상기 단결정 반도체막 위에 형성된 산화막을 제거하는 단계를 더 포함하는, 반도체 장치의 제작 방법. - 제 20 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막에의 조사는 불활성 가스 분위기하 또는 감압 분위기하에서 행해지는, 반도체 장치의 제작 방법. - 제 20 항에 있어서,
상기 제 1 레이저 광에 의한 상기 단결정 반도체막에의 조사는 불활성 가스를 분사함으로써 불활성 분위기에서 실현할 수 있는, 반도체 장치의 제작 방법. - 제 20 항에 있어서,
상기 제 2 레이저 광을 상기 단결정 반도체막에 조사하는 단계 후, 500℃ 이상 650℃ 이하에서 가열 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
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