KR20100120303A - 반도체 구조물들 및 반도체 구조물들의 형성 방법들 - Google Patents

반도체 구조물들 및 반도체 구조물들의 형성 방법들 Download PDF

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Abstract

일부 실시예들은 반도체 구조물들을 형성하는 방법들을 포함한다. 산화물은 기판 위에 형성되고, 제1 재료는 산화물 위에 형성된다. 제2 재료는 제1 재료 위에 형성된다. 제2 재료는 다결정 규소 및 비정질 규소 중의 하나 또는 모두일 수 있다. 제3 재료는 제2 재료 위에 형성된다. 오프닝들을 형성하기 위하여, 제1 재료, 제2 재료, 제3 재료 및 산화물을 통해 패턴이 전사된다. 커패시터들은 오프닝들 내에 형성될 수 있다. 일부 실시예들은, 기판 위에 산화물이 있고, 산화물 위에 제1 재료가 있고, 다결정 규소 및 비정질 규소 중 하나 또는 모두를 포함하는 제2 재료가 제1 재료 위에 있는 반도체 구조물들을 포함한다. 제3 재료, 제4 재료 및 제5 재료는 제2 재료 위에 있다. 오프닝은 산화물을 통해 확장할 수 있고, 제1 재료, 제2 재료, 제3 재료, 제4 재료 및 제5 재료를 통해 확장할 수 있다.

Description

반도체 구조물들 및 반도체 구조물들의 형성 방법들{SEMICONDUCTOR CONSTRUCTIONS, AND METHODS OF FORMING SEMICONDUCTOR CONSTRUCTIONS}
본 발명은 반도체 구조물들 및 반도체 구조물들의 형성 방법들에 관한 것이다.
집적회로 제조방법에는 고종횡비 오프닝(high aspect ratio opening)들의 형성과정이 포함될 수 있다. 이러한 오프닝들은 예를 들어 커패시터들과 같은 여러 회로장치들을 제조하는데 사용될 수 있다. 고종횡비 오프닝들 내에 회로장치들을 형성하는 것의 장점은 장치들이 반도체 웨이퍼 기판의 비교적 작은 풋프린트(footprint)를 차지하도록 만들어질 수 있다는 점이다. 예를 들어, 고종횡비 오프닝들 내에 형성된 커패시터들은 다른 커패시터들과 동일한 커패시티브 용량(capacitive capacity)을 가질 수 있지만, 개별 커패시터들이 매우 적은 반도체 실효면적(real estate)을 차지할 수 있도록 매우 길고 얇게 형성될 수 있다.
커패시터들이 토플링(toppling)되기 쉽다는 점에서 길고 얇은 커패시터들을 형성하기가 어려울 수 있다. 길고 얇은 커패시터들이 토플링되는 것을 회피하기 위한 여러 방법들이 개발되고 있고, 이러한 방법들 중 일부는 커패시터들을 희망하는 방위(orientation)로 유지함에 있어서 도움이 되는 지지 격자 구조의 형성을 포함한다. 몇 가지 예시적인 격자 구조는 미국특허 제7,226,845호 및 제7,271,051호 뿐만 아니라 미국특허공개 제2006/0261440호에 기술되어 있다.
격자 구조를 통해 확장하는 오프닝들을 형성하기 위한 예시적인 종래 기술의 프로세스(process)는 도 1 및 도 2와 관련하여 기술되어 있다.
도 1은 상기 프로세스의 초기 프로세스 단계에서 반도체 구조물(10)을 도시하고 있다. 구조물(10)은 반도체 기판 또는 베이스(base)(12)를 포함한다. 기판(12)은 예를 들어 기본 p형 도펀트(background p-type dopant)로 약하게 도핑된 단결정 규소(monocrystalline silicon)를 포함하거나, 이 단결정 규소로 필수적으로 구성되거나, 이 단결정 규소로 구성될 수 있다. 용어 "반전도성 기판(semiconductive substrate)" 및 "반도체 기판(semiconductor substrate)"은, 다음으로 한정되지는 않지만, 반전도성 웨이퍼(단독이거나, 그 위에 다른 재료들을 포함하는 어셈블리들)와 같은 벌크 반전도성 재료들과, 반전도성 재료층들(단독이거나, 다른 재료들을 포함하는 어셈블리들)을 포함하는 반전도성 재료를 포함하는 임의의 구조물을 의미한다. 용어 "기판"은 다음으로 한정되지는 않지만, 위에서 설명된 반전도성 기판들을 포함하는 임의의 지지 구조를 의미한다.
반도체 기판(12)은 한 쌍의 트랜지스터들(14, 16)을 지지한다. 트랜지스터(14)는 게이트(18) 및 한 쌍의 소스/드레인 영역들(20, 22)을 포함한다. 소스/드레인 영역들은 베이스(12)로 확장하며, 다수 도핑된 n형(n-type majority doped)이거나 또는 다수 도핑된 p형(p-type majority doped)일 수 있다. 게이트(18)는 게이트 절연체(24), 전도성 세그먼트(26) 및 절연캡(28)을 포함한다. 게이트 절연체는 예를 들어, 이산화규소를 포함할 수 있고, 전도성 세그먼트(26)는 전도성-도핑된 반도체 재료, 금속들 및 금속-함유 화합물들 중 하나 또는 그 이상을 포함할 수 있고, 절연캡층은 예를 들어, 질화규소를 포함할 수 있다.
한 쌍의 측벽 스페이서들(30)은 게이트(18)의 반대 측벽들을 따라 확장하며, 이러한 측벽 스페이서들은 예를 들어, 질화규소를 포함할 수 있다.
트랜지스터(16)는 게이트(32), 소스/드레인 영역(22) 및 또 다른 소스/드레인 영역(34)을 포함한다. 소스/드레인 영역(34)은 베이스(12)로 확장하며, 다수 도핑된 n형이거나 또는 다수 도핑된 p형일 수 있다. 게이트(32)는 이미 설명된 게이트 절연체(24), 전도성 세그먼트(26) 및 절연캡(28)을 포함하고, 측벽 스페이서들(30)은 게이트의 반대 측벽들을 따르고 있다.
분리 영역들(19)은 소스/드레인 영역들(20, 34)에 인접한 기판(12)으로 확장한다. 분리 영역들은 얕은 트렌치 분리 영역(shallow trench isolation region)에 해당할 수 있고, 이산화규소를 함유할 수 있다. 분리 영역들은 다른 회로(도시하지 않음)로부터 소스/드레인 영역들(20, 34)을 전기적으로 분리시킬 수 있다(도시하지 않음).
전기절연재료(36)는 트랜지스터(14, 16)들의 상부 및 그 사이로 확장한다. 전기절연재료(36)를 통해 확장된 전기전도성 페데스탈들(electrically conductive pedestals)(38, 40 및 42)은 각각 소스/드레인 영역들(20, 22 및 34)과 전기적으로 연결된다.
스택(44)은 절연재료(36) 및 페데스탈들(38, 40 및 42) 위에 있다. 스택은 제1 산화물-함유 재료(46), 제1 질화규소층(48), 제2 산화물-함유 재료(50) 및 제2 질화규소층(52)을 포함한다. 층들(48, 52)은 최종적으로 격자가 되어 커패시터들을 유지하는데 도움을 준다. 산화물-함유 재료들(46, 50)은 이산화규소로 구성될 수 있거나, 또는 도핑된 이산화규소(예를 들어, 보로포스포실리케이트(borophosphosilicate) 유리, 포스포실리케이트(phosphosilicate) 유리, 플루오로실리케이트(fluorosilicate) 유리 등)로 구성될 수 있다.
투명 탄소(54)는 제2 질화규소층(52) 위에 있으며, 적층된 반사방지코팅(DARC : depositied antireflective coating)(56)은 투명 탄소(54) 위에 있으며, 하부 반사방지코팅(BARC : bottom antireflective coating)(58)은 DARC 위에 있으며, 포토리소그래피로 패턴화된 포토레지스트(60)는 BARC 위에 있다. DARC는 예를 들어 산질화규소(silicon oxynitride)를 포함하며, BARC는 다양한 유기재료들 중 임의의 것을 포함할 수 있다(즉, 탄소를 함유할 수 있다).
패턴화된 포토레지스트는 한 쌍의 오프닝들(62, 66)을 정의한다.
도 2는 오프닝들(62, 66)이 다수의 에치(etch)들에 의해 스택(44)을 통해 확장된 후와, 투명 탄소(54)(도 1), DARC(56)(도 1), BARC(58)(도 1) 및 포토레지스트(60)(도 1)가 제거된 후의 구조물(10)을 나타낸다. 에치들은 BARC(58) 및 DARC(56)을 통해 투명 탄소(54)로 확장하는 1개 이상의 에치들을 포함하며, 다음으로 투명 탄소를 통해 침투하기 위하여 O2/SO2를 사용하는 드라이 에치를 포함한다. 이러한 드라이 에치는 포토레지스트(60) 및 BARC(58)를 제거할 수도 있다. 이후의 에치는 상부 질화물층(52)을 침투하고, DARC(56)를 제거하기 위해 CH2F2, CHF3 및 O2를 사용할 수 있다. 다음으로, C4F6, O2 및 Ar은 상부 산화물-함유 재료(50)를 통과하기 위해 사용될 수 있다. CHF3, O2, CH2F2 및 Ar을 포함하는 에치는 제2 질화물층(48)을 통해 펀치(punch)하고, 하부 산화물-함유 재료(46)로 일부 펀치하기 위해 사용될 수 있다. 최종적으로, C4F6, O2 및 Ar은 하부 산화물-함유 재료(46)의 남은 부분을 제거하여 도시한 오프닝들을 형성하기 위해 사용될 수 있다. 투명 탄소(54)(도 1)는 O2에 의한 산화 또는 임의의 다른 적당한 조건들을 사용하여 에칭이 상부 질화물층(52)을 통과한 후에 제거될 수 있다.
스택(44)으로 오프닝들(62, 66)을 전사(transfer)하는 중에 발생할 수 있는 문제점은 오프닝들(62, 66) 내의 재료(50)의 측벽들을 따라 곡선 영역들(51)에 의해 개략적으로 예시된 바와 같이, 상부 산화물-함유 재료(50) 내에서 보우잉(bowing)이 일어날 수 있다는 점이다. 이러한 보우잉은 예를 들어, 재료(46)를 통한 에칭중의 재료(50)의 에칭, 층(52)의 박화(thinning) 등과 같은 다양한 메커니즘들 중의 임의의 것으로부터 발생할 수 있다.
최종적으로 커패시터들은 오프닝들 내에 커패시터 저장 노드 재료, 커패시터 유전 재료 및 커패시터 플레이트 재료를 적층함으로써 오프닝들(62, 66)내에 형성된다. 오프닝들(62, 66) 내의 보우잉은 이러한 커패시터 제조를 복잡하게 한다.
도 2에 도시한 문제점들을 회피하는 새로운 커패시터 제조방법을 개발하는 것이 소망되고 있다.
도 1 및 도 2는 종래 기술의 제조 프로세스 중의 여러 프로세스 단계들에서의 반도체 구조물의 일부에 대한 개략 단면도들이다.
도 3-9는 실시예에 따른 여러 프로세스 단계들에서의 반도체 구조물의 일부에 대한 개략 단면도들이다.
도 10은 실시예에 따른 반도체 구조물의 일부에 대한 개략 단면도이다.
도 11은 실시예에 따른 반도체 구조물의 일부에 대한 개략 단면도이다.
도 12 및 도 13은 실시예에 따른 여러 프로세스 단계들에서의 반도체 구조물의 일부에 대한 개략 단면도들이다.
도 14는 컴퓨터 실시예의 개략도이다.
도 15는 도 13의 컴퓨터 실시예의 마더보드(motherboard)의 특정 특징들을 나타내는 블럭도이다.
도 16은 전자시스템 실시예의 하이-레벨 블럭도이다.
도 17은 메모리 디바이스 실시예의 단순화된 블럭도이다.
일부 실시예들에서, 본 발명은 고종횡비 오프닝들을 형성하는 방법들을 포함하며, 일부 실시예들에서, 본 발명은 고종횡비 오프닝들 내에 커패시터 구조들을 형성하는 방법들을 더 포함한다. 예시적인 실시예들은 도 3-17을 참조하여 기술된다.
도 3을 참조하면, 반도체 구조물(70)이 예시되어 있다. 구조물(70)을 참조하면, 도 1 및 도 2의 종래 기술의 구조물(10)을 설명하기 위해 위에서 사용된 바와 같이, 유사한 번호가 적당한 곳에 사용될 것이다.
구조물(70)은 위에서 설명된 반도체 베이스 재료 또는 기판(12)을 포함하며, 쌍으로 결합된 트랜지스터들(14, 16)을 포함한다. 트랜지스터(14)는 게이트(18) 및 한 쌍의 소스/드레인 영역들(20, 22)을 포함하고, 트랜지스터(16)는 소스/드레인 영역들(22, 34)과 함께 게이트(32)를 포함한다. 측벽 스페이서들(30)은 게이트들의 반대 측벽들을 따르고 있으며, 분리 영역들(19)은 소스/드레인 영역들(20, 34)과 인접해 있다. 전기절연재료(36)는 트랜지스터들(14, 16) 상부와 그 사이로 확장하며, 전기절연재료(36)를 통해 확장된 전기전도성 페데스탈들(38, 40 및 42)은 소스/드레인 영역들(20, 22 및 34)과 각각 전기적으로 연결된다.
스택(74)은 절연재료(36) 및 페데스탈들(38, 40 및 42) 위에 있다. 스택(74)은 재료들(76, 78, 80 및 82)을 포함한다. 재료들(76, 78)은 종래 기술의 도 1 및 2의 재료들(46, 48)과 유사할 수 있다. 따라서, 재료(76)는 산화물-함유 재료일 수 있고, 재료(78)는 전기절연성 질화물-함유 재료일 수 있다. 산화물-함유 재료(76)는 이산화규소 또는 도핑된 산화물(예를 들어, 보로포스포실리케이트 유리, 포스포실리케이트 유리, 플루오로실리케이트 유리 등)을 포함하거나, 이산화규소 또는 도핑된 산화물에 의해 필수적으로 구성되거나, 이산화규소 또는 도핑된 산화물에 의해 구성될 수 있으며, 질화물-함유 재료(78)는 질화규소를 포함하거나, 질화규소에 의해 필수적으로 구성되거나, 질화규소에 의해 구성될 수 있다. 재료(76)는 적어도 약 10,000 옹스트롬(angstrom)(예를 들어, 약 15,000 옹스트롬)의 두께로 형성될 수 있으며, 재료(78)는 약 250 옹스트롬 내지 약 500 옹스트롬의 두께로 형성될 수 있다.
스택(74)은 질화물-함유 재료(78) 위에 비산화(non-oxidized) 규소-함유 재료(80)를 포함한다는 점에서 종래 기술의 스택(44)(도 1)과 다르다. 규소-함유 재료(80)는 다결정 규소 및 비정질 규소 중 하나 또는 모두를 포함하거나, 다결정 규소 및 비정질 규소 중 하나 또는 모두에 의해 필수적으로 구성되거나, 다결정 규소 및 비정질 규소 중 하나 또는 모두에 의해 구성될 수 있다. 이러한 규소는 일부 실시예들에서 전도성으로 도핑될 수 있고, 다른 실시예들에서는 전도성으로 도핑되지 않을 수 있다. 규소-함유 재료는 질화물-함유 재료(78)에 대하여 선택적으로 에칭 가능할 수 있다. 규소-함유 재료(80)는 예를 들어, 적어도 약 3000 옹스트롬의 두께로 형성될 수 있고, 일부 실시예들에서는 약 3000 옹스트롬 내지 약 10,000 옹스트롬의 두께로 형성될 수 있다.
스택(74)은 규소-함유 재료(80) 위에 형성된 캡핑(capping) 재료(82)를 추가로 포함한다. 재료(82)는 일부 실시예들에서 전기절연성일 수 있고, 다른 실시예들에서는 전기전도성일 수 있다.
재료(82)가 전기절연성이면, 재료는 재료들(76, 80)이 선택적으로 에칭될 수 있는 임의의 적당한 조성물(composition)을 포함할 수 있고, 예를 들어, 질화규소를 포함하거나, 질화규소에 의해 필수적으로 구성되거나, 질화규소에 의해 구성될 수 있다. 따라서, 일부 실시예들에서, 재료들(82, 78)은 모두 질화규소로 구성될 수 있고, 따라서 서로 동일한 조성일 수 있다.
재료(82)가 전기전도성이면, 재료는 재료들(76, 80)이 선택적으로 에칭될 수 있는 임의의 적당한 조성물을 포함할 수 있고, 예를 들어, 금속(예를 들면, 텅스텐, 티타늄 등) 또는 금속-함유 조성물들(예를 들면, 금속 질화물, 금속 규소화물 등)을 포함할 수 있다.
재료(82)는 적어도 약 1000 옹스트롬의 두께(예를 들면, 약 1300 옹스트롬의 두께)로 형성될 수 있다.
재료들(78, 80 및 82)은 각각 산화물-함유 재료(76) 위에 형성된, 제1, 제2 및 제3 재료들로 언급될 수 있다. 도시된 실시예에서, 제1 재료(78)는 산화물-함유 재료(76)에 직접 붙어 있고(즉, 제1 재료(78)와 산화물-함유 재료(76) 사이에 중재물질들이 없음); 제2 재료(80)는 제1 재료(78)에 직접 붙어 있고, 제3 재료(82)는 제2 재료(80)에 직접 붙어 있다.
투명 탄소(54), DARC(56), BARC(58) 및 포토리소그래피로 패턴화된 포토레지스트(60)는 재료(82) 위에 형성된다.
패턴화된 포토레지스트는 그를 통해 확장하는 한 쌍의 오프닝들(62, 66)을 갖는 마스크를 정의한다.
도 4를 참고하면, 오프닝들(62, 66)은 BARC(58) 및 DARC(56)를 통해 투명 탄소(54)의 상부 표면으로 확장된다. 오프닝들(62, 66)의 BARC(58) 및 DARC(56)로의 확장은 패턴이 마스크(60)로부터 기저 재료들(underlying materials)로 전사(transfer)되는 것으로 간주될 수 있다.
도 5를 참조하면, 오프닝들(62, 66)은 예를 들어, O2/SO2를 이용한 드라이 에치에 의해 투명 탄소(54)를 통해 확장된다. 이러한 드라이 에치는 도시된 바와 같이 포토레지스트(60)(도 4) 및 BARC(58)(도 4)를 제거할 수도 있다.
도 6을 참조하면, 에치는 재료(82)를 통해 오프닝들(62, 66)을 확장하기 위해 사용된다. 재료(82)가 질화규소로 구성된다면, 적당한 에치는 CH2F2, CHF3, Ar 및 O2를 사용할 수 있다. 재료(82)를 통한 에치는 도시된 바와 같이, DARC(56)(도 5)를 제거할 수도 있다.
도 7을 참조하면, 오프닝들(62, 66)은 규소-함유 재료(80)를 통해 확장된다. 규소-함유 재료를 통해 오프닝들을 확장하기 위해 사용되는 에치는 임의의 적당한 규소-에칭 기술을 사용할 수 있고, 예를 들어, 하나 또는 그 이상의 플루오로카본(fluorocarbon), Cl2 및/또는 HBr과 함께 O2를 사용할 수 있다.
도 8을 참조하면, 오프닝들(62, 66)은 재료(78)를 통해 확장하며, 일부는 산화물-함유 재료(76)로 확장한다. 재료(78)를 통한 에치는 재료(82)를 통해 침투하기 위해 사용된 제1 질화물 에치와 구별시키기 위해 제2 질화물 에치라고 언급될 수 있다. 제2 질화물 에치는 제1 질화물 에치에 사용된 것과 동일한 조건들을 포함할 수 있다. 일부 실시예들에서, 재료(78)를 통한 에치는 CHF3, Ar, O2 및 CH2F2를 사용할 수 있다.
도 9를 참조하면, 오프닝들(62, 66)은 산화물-함유 재료(76)의 남은 부분을 통해 확장된다. 산화물-함유 재료의 남은 부분을 통한 에치는 C4F6 및 O2를 사용할 수 있다.
투명 탄소(54)(도 8)는 도 9의 프로세싱 단계에서 제거된다. 투명 탄소는 O2에 의한 산화 또는 임의의 다른 적당한 조건들을 사용하여 제거될 수 있다.
도 9의 구조물(70)은 도 2의 종래 기술의 구조물(10)과 유사한 프로세싱 단계에 있지만, 도 2를 참조하여 설명된 종래 기술의 보우잉 문제를 가지지 않는다는 장점이 있다. 일부 실시예들에서, 보우잉은 완전히 제거될 수 있으며, 다른 실시예들에서는 보우잉이 완전히 제거되지는 않더라도 완화될 수 있다. 이와 무관하게, 보우잉 문제의 완화 또는 제거는 오프닝들(62, 66) 내에 커패시터들 또는 다른 회로를 형성하는 후속 프로세스 단계들을 향상시킬 수 있다. 도 3-9의 프로세싱에 의해 완화되거나 제거될 수 있는 종래 기술의 다른 문제점은 트위스팅(twisting)이라고 불리는 문제이며, 이 경우에, 오프닝에 인접한 필러들(pillars)은 필러들을 통해 확장하는 축들 주위로 회전하거나, 오프닝 주위의 벽(wall)들이 벽들을 따라 확장하는 평면들을 따라 구부러진다. 트위스팅의 제거 또는 완화는 오프닝들(62, 66) 내에 커패시터들 또는 다른 회로를 형성하는 후속 프로세스 단계들을 향상시킬 수도 있다.
오프닝들(62, 66) 내에 커패시터들이 형성된다면, 이러한 커패시터들은 임의의 적당한 구성을 가질 수 있고, 예를 들면, 필러-타입 커패시터들 또는 컨테이너-타입 커패시터들일 수 있다. 도 10 및 11은 오프닝들(62, 66) 내에 형성될 수 있는 컨테이너-타입 커패시터들의 예시적인 실시예들을 도시한다.
도 10을 참조하면, 커패시터 저장 노드 재료(90)는 오프닝들(62, 66) 내에 형성되고, 필러들(38, 42)과 전기적으로 연결되어 있다. 커패시터 저장 노드 재료는 임의의 적당한 전기전도성 조성물 또는 전기전도성 조성물들의 조합을 포함할 수 있고, 예를 들어, 전도성-도핑된 반도체 재료들(예를 들면, 전도성-도핑된 규소, 등), 금속들(예를 들면, 티타늄, 텅스텐, 플래티늄 등) 및 금속-함유 화합물들(예를 들면, 금속 규소화물, 금속 질화물, 등) 중의 하나 또는 그 이상을 포함할 수 있다. 저장 노드 재료는 재료가 오프닝들 내에 있으며 오프닝들 바깥쪽으로 확장되지 않도록 패턴화된다.
커패시터 저장 노드 재료(90)가 형성된 후, 재료들(76, 80)(도 9)의 적어도 일부는 제거될 수 있다. 따라서, 재료들(76, 80)의 적어도 일부분들은 일부 실시예들에서 희생될 수 있다. 재료들(76, 80)의 일부분들이 제거된 후, 저장 노드 재료를 측면에서 지지하기 위해 격자재료들(78, 82)만 남는다.
커패시터 유전 재료(92)는 오프닝들(62, 66) 내부와 저장 재료(90) 위에 형성된다. 커패시터 유전 재료는 도시된 단면도에서, 제거된 재료들(76, 80)(도 9)의 일부분들로 인해 저장 노드들의 양쪽 측면들 상에 형성될 수 있다. 커패시터 유전 재료는 임의의 적당한 전기절연성 조성물 또는 전기절연성 조성물들의 조합을 포함할 수 있고, 예를 들어, 이산화규소, 질화규소, 및/또는 여러 k가 높은(high-k) 재료들(여기에서, k가 높은 재료들은 이산화규소의 유전상수보다 큰 유전상수를 갖는 재료들임) 중의 임의의 것을 포함할 수 있다.
커패시터 플레이트 재료(94)는 커패시터 유전 재료의 상부와 오프닝들(62, 66) 내에 형성된다. 커패시터 플레이트 재료는 도시된 단면도에서, 제거된 재료들(76, 80)의 일부분으로 인해 저장 노드들의 양쪽 측면들 상에 형성될 수 있다. 커패시터 플레이트 재료는 임의의 적당한 전기전도성 조성물 또는 전기전도성 조성물들의 조합을 포함할 수 있고, 예를 들어, 커패시터 저장 노드 재료(90)로서 적당한 것으로 위에서 논의된 재료들 중 하나 또는 그 이상을 포함할 수 있다.
도 10의 실시예는 커패시터들 및 트랜지스터들을 포함하는 동적 랜덤 액세스 메모리(DRAM) 유닛 셀들을 포함하는 것으로 간주될 수 있다. 중앙 페데스탈(40)은 비트라인(95)과 전기적으로 연결될 수 있다. 따라서, 도 10의 실시예는 비트라인에 대한 연결을 공유하는 한 쌍의 DRAM 유닛 셀들을 포함할 수 있다. 이러한 DRAM 유닛 셀들은 DRAM 어레이로서 동시에 제조된 다수의 DRAM 유닛 셀들을 대표할 수 있다.
도 10의 실시예는 캡핑층(82)을 가로질러 확장하는 유전 재료(92)를 가진다. 다른 실시예들에서, 유전 재료는 캡핑 재료가 커패시터 플레이트 재료(94)와 직접 접촉하도록 오프닝들(62, 66) 내에 포함될 수 있다. 만약 캡핑 재료(82)가 전기전도성 조성물을 포함한다면, 그것은 구조물(70)을 가로질러 확장하는 커패시터 플레이트의 일부가 되는 것이 유리할 수 있다. 도 11은 캡핑 재료(82)가 전기전도성 조성물을 포함하고, 커패시터 플레이트 재료(94)와 물리적으로 접촉하는 실시예를 도시한다. 도 10의 구조들에 사용된 것과 동일한 번호가 도 11의 구조들에도 사용된다. 도 10의 구조물과 같이, 도 11의 구조물은 DRAM 어레이의 일부분으로 간주될 수 있다.
도 3-11의 실시예들은 두 층의 격자 재료(78, 82)와 한 층의 비산화 규소(80)을 가진다. 다른 실시예들에서, 2보다 많은 층의 격자 재료가 형성될 수 있고, 1보다 많은 층의 비산화 규소가 형성될 수 있다. 예를 들어, 도 12는 3층의 격자 재료와 2층의 비산화 규소를 포함하는 구조물(100)을 도시한다. 도 12를 참조하면, 위에서 설명된 도 3-11에 사용된 것과 유사한 번호가 적절한 곳에 사용될 것이다.
구조물(100)은 위에서 논의된 산소-함유 재료(76), 제1 재료(78), 및 비산화 규소-함유 재료(80)를 포함한다. 제1 재료(78)는 제1 격자 재료로서 간주될 수 있고, 구조물(100)은 비산화 규소-함유 재료(80) 위에 제2 격자 재료(102)를 추가로 포함한다. 추가적으로, 구조물(100)은 제2 격자 재료 위에 제2 비산화 규소-함유 재료(104)를 포함하고, 재료(104) 위에 제3 격자 재료(106)를 포함한다.
격자 재료(106)는 캡핑층(82)에 대해 위에서 논의된 바와 같은 조성물들 중 임의의 것을 포함할 수 있고, 및/또는, 격자 재료들(78, 102) 중 하나 또는 모두로서 공통 조성물을 포함할 수 있다. 일부 실시예들에서, 모든 격자 재료들(78, 102, 106)은 서로 동일한 조성물일 것이며, 모두 질화규소를 포함하거나, 질화규소에 의해 필수적으로 구성되거나, 질화규소에 의해 구성될 것이다.
일부 실시예들에서, 재료들(78, 80, 102, 104 및 106)은 각각 제1 재료, 제2 재료, 제3 재료, 제4 재료 및 제5 재료로 언급될 수 있다.
재료들(80, 104)은 서로 동일한 조성물일 수 있으며, 다결정 규소 및 비정질 규소 중 하나 또는 모두를 포함하거나, 다결정 규소 및 비정질 규소 중 하나 또는 모두에 의해 필수적으로 구성되거나, 다결정 규소 및 비정질 규소 중 하나 또는 모두에 의해 구성될 수 있고, 전도성으로 도핑되거나 전도성으로 도핑되지 않을 수 있다.
후속 프로세싱에서, 커패시터들은 구조물(100)의 오프닝들(62, 66) 내에 형성될 수 있으며, 이러한 커패시터들은 도 10의 커패시터들 또는 도 11의 커패시터들과 유사할 수 있다. 도 13은 도 10의 커패시터들과 유사한 커패시터들의 형성 후의 구조물(100)을 도시하고, 따라서 DRAM 어레이의 일부분을 도시한다.
위에서 논의된 다양한 구조물들은 자동차, 비행기, 휴대전화, 컴퓨터 등과 같은 전자 시스템들에 사용될 수 있다.
도 14는 컴퓨터 시스템(400)의 실시예를 도시한다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력 디바이스, 키보드(402) 또는 다른 통신 입력 디바이스, 및 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406) 또는 다른 데이터 프로세싱 유닛, 및 적어도 하나의 메모리 디바이스(408)를 탑재할 수 있다. 메모리 디바이스(408)는 메모리 셀들의 어레이를 포함할 수 있으며, 이러한 어레이는 어레이 내의 개별 메모리 셀들을 액세스하기 위한 어드레싱 회로와 결합될 수 있다. 또한, 메모리 셀 어레이는 메모리 셀들로부터 데이터를 읽기 위한 읽기 회로에 결합될 수 있다. 어드레싱 및 읽기 회로는 메모리 디바이스(408)와 프로세서(406)간에 정보를 전달하는데 사용될 수 있다. 이는 도 15에 도시된 마더보드의 블럭도에서 도시되어 있다. 이러한 블럭도에서, 어드레싱 회로는 410으로 도시되어 있으며, 읽기 회로는 412로 도시되어 있다.
프로세서 디바이스(406)는 프로세서 모듈에 해당될 수 있고, 모듈과 함께 사용되는 관련된 메모리는 본 명세서에서 논의된 실시예들에 따라 형성된 DRAM을 포함할 수 있다.
메모리 디바이스(408)는 메모리 모듈에 해당될 수 있고, 본 명세서에서 논의된 실시예들에 따라 형성된 DRAM을 포함할 수 있다.
도 16은 전자 시스템(700)의 하이-레벨(high-level) 구성의 단순화된 블럭도를 도시한다. 시스템(700)은 예를 들면, 컴퓨터 시스템, 프로세스 컨트롤 시스템, 또는 프로세서 및 관련 메모리를 사용하는 임의의 다른 시스템에 해당될 수 있다. 전자 시스템(700)은 프로세서(702), 컨트롤 유닛(704), 메모리 디바이스 유닛(706) 및 입력/출력(I/O) 디바이스(708)를 포함하는 기능적 구성요소들을 가진다(여러 실시예들에서, 시스템이 다수의 프로세서들, 컨트롤 유닛들, 메모리 디바이스 유닛들 및/또는 I/O 디바이스들을 가질 수 있는 것으로 이해되어야 한다). 일반적으로, 전자 시스템(700)은 프로세서(702)에 의해 데이터에 대해 수행될 동작들과, 프로세서(702), 메모리 디바이스 유닛(706) 및 I/O 디바이스(708) 간의 다른 상호작용들을 명시하는 본래의 명령들의 세트(set)를 가질 것이다. 컨트롤 유닛(704)은 명령들이 메모리 디바이스(706)로부터 페치(fetch)되어 실행되도록 하는 동작들의 세트를 통해 연속적으로 반복(cycling)함으로써 프로세서(702), 메모리 디바이스(706) 및 I/O 디바이스(708)의 모든 동작들을 조정한다. 메모리 디바이스(706)는 본 명세서에서 논의된 실시예들에 따라 형성된 DRAM을 포함할 수 있다.
도 17은 전자 시스템(800)의 간략화된 블럭도이다. 시스템(800)은 메모리 셀들(804)의 어레이, 어드레스 디코더(806), 행 액세스 회로(808), 열 액세스 회로(810), 동작들을 제어하기 위한 읽기/쓰기 컨트롤 회로(812), 및 입력/출력 회로(814)를 갖는 메모리 디바이스(802)를 포함한다. 메모리 디바이스(802)는 전원 회로(816)와, 메모리 셀이 낮은 임계 전도 상태(low-threshold conducting state)인지 높은 임계 비전도 상태(high-threshold non-conducting state)인지 결정하기 위한 전류 센서와 같은 센서(820)를 추가로 포함한다. 도시된 전원 회로(816)는 전원공급 회로(880), 기준 전압을 제공하는 회로(882), 제1 워드라인에 펄스들을 제공하는 회로(884), 제2 워드라인에 펄스들을 제공하는 회로(886) 및 비트라인에 펄스들을 제공하는 회로(888)를 포함한다. 또한, 시스템(800)은 프로세서(822), 또는 메모리 액세스를 위한 메모리 컨트롤러를 포함한다.
메모리 디바이스(802)는 배선 또는 금속선들을 통해 프로세서(822)로부터 제어 신호들을 수신한다. 메모리 디바이스(802)는 I/O 라인들을 경유하여 액세스되는 데이터를 저장하는데 사용된다. 프로세서(822) 또는 메모리 디바이스(802) 중의 적어도 하나는 본 명세서에서 논의된 실시예들에 따라 형성된 DRAM을 포함한다.
여러 전자 시스템들은 프로세서와 메모리 디바이스(들)간의 통신시간을 줄이기 위해 단일-패키지 프로세싱 유닛들, 또는 심지어 하나의 반도체 칩에 제조될 수 있다.
전자 시스템들은 메모리 모듈들, 디바이스 드라이버들, 전원 모듈들, 통신 모뎀들, 프로세서 모듈들 및 주문형(application-specific) 모듈들에서 사용될 수 있으며, 다층의 멀티칩 모듈들을 포함할 수 있다.
전자 시스템들은 시계들, 텔레비전들, 휴대전화들, 퍼스널 컴퓨터들, 자동차들, 산업용 컨트롤 시스템들, 항공기 등과 같은 광범위한 시스템들 중 임의의 것일 수 있다.

Claims (25)

  1. 반도체 구조물을 형성하는 방법으로서,
    반도체 기판 위에 이산화규소-함유 재료를 형성하는 단계;
    상기 이산화규소-함유 재료 위에 제1 재료를 형성하는 단계;
    상기 제1 재료 위에 제2 재료를 형성하는 단계;
    상기 제2 재료 위에 제3 재료를 형성하는 단계;
    상기 제3 재료 위에 패턴화된 마스크를 형성하는 단계; 및
    상기 제1 재료, 상기 제2 재료, 상기 제3 재료 및 상기 이산화규소-함유 재료를 통해 확장하는 오프닝들을 형성하기 위하여, 하나 또는 그 이상의 적당한 에치(etch)들을 이용하여 상기 제1 재료, 상기 제2 재료, 상기 제3 재료 및 상기 이산화규소-함유 재료를 통해 상기 마스크로부터 패턴을 전사(transfer)하는 단계를 포함하고,
    상기 이산화규소-함유 재료 및 상기 제1 재료는 상기 제2 재료에 대하여 선택적으로 에치 가능하며, 상기 제2 재료는 다결정 규소 및 비정질 규소 중 하나 또는 모두를 포함하는 반도체 구조물의 형성 방법.
  2. 청구항 1에 있어서,
    상기 제1 재료 및 상기 제3 재료는 질화규소로 구성되는 반도체 구조물의 형성 방법.
  3. 청구항 1에 있어서,
    상기 제1 재료는 질화규소로 구성되고, 상기 제3 재료는 질화규소 이외의 조성물을 포함하는 반도체 구조물의 형성 방법.
  4. 청구항 3에 있어서,
    상기 제3 재료는 전기전도성 조성물을 포함하는 반도체 구조물의 형성 방법.
  5. 청구항 4에 있어서,
    상기 오프닝들 내에 커패시터 저장 노드 재료를 형성하는 단계;
    상기 커패시터 저장 노드 재료 위에 커패시터 유전 재료를 형성하는 단계; 및
    상기 커패시터 저장 노드 재료 및 상기 커패시터 유전 재료를 포함하는 커패시터들을 위한 커패시터 플레이트 재료로서 전기전도성인 상기 제3 재료를 이용하는 단계를 더 포함하는 반도체 구조물의 형성 방법.
  6. 청구항 1에 있어서,
    상기 제3 재료 위에 제4 재료를 형성하는 단계 및 상기 제4 재료 위에 제5 재료를 형성하는 단계를 더 포함하고,
    상기 제4 재료는 조성에 있어서 상기 제2 재료와 동일하고,
    상기 패턴을 전사하는 단계는 상기 제1 재료, 상기 제2 재료, 상기 제3 재료, 상기 제4 재료, 상기 제5 재료 및 상기 이산화규소-함유 재료를 통해 확장하는 상기 오프닝들을 형성하기 위하여, 상기 제1 재료, 상기 제2 재료, 상기 제3 재료, 상기 제4 재료, 상기 제5 재료 및 상기 이산화규소-함유 재료를 통해 상기 패턴을 전사하는 단계를 포함하는 반도체 구조물의 형성 방법.
  7. 청구항 6에 있어서,
    상기 제1 재료, 상기 제3 재료 및 상기 제5 재료는 질화규소로 구성되는 반도체 구조물의 형성 방법.
  8. 청구항 1에 있어서,
    상기 오프닝들 내에 커패시터 저장 노드 재료를 형성하는 단계;
    상기 커패시터 저장 노드 재료 위에 커패시터 유전 재료를 형성하는 단계; 및
    상기 커패시터 유전 재료 위에 커패시터 플레이트 재료를 형성하는 단계를 더 포함하는 반도체 구조물의 형성 방법.
  9. 반도체 구조물을 형성하는 방법으로서,
    반도체 기판위에 산화물을 형성하는 단계;
    상기 산화물 위에 전기절연성 질화물을 형성하는 단계;
    상기 질화물 위에 규소-함유 재료를 형성하는 단계;
    상기 규소-함유 재료 위에 캡핑(capping) 재료를 형성하는 단계;
    상기 캡핑 재료 위에 패턴화된 마스크를 형성하는 단계; 및
    상기 캡핑 재료, 상기 규소-함유 재료, 상기 질화물 및 상기 산화물을 통해 확장하는 오프닝들을 형성하기 위하여, 하나 또는 그 이상의 적당한 에치들을 이용하여 상기 캡핑 재료, 상기 규소-함유 재료, 상기 질화물 및 상기 산화물을 통해 상기 마스크로부터 패턴을 전사하는 단계를 포함하고,
    상기 산화물은 적어도 약 10,000Å의 두께를 가지고, 상기 규소-함유 재료는 다결정 규소 및 비정질 규소 중 하나 또는 모두를 포함하고, 상기 규소-함유 재료는 적어도 약 3,000Å의 두께를 가지는 반도체 구조물의 형성 방법.
  10. 청구항 9에 있어서,
    상기 캡핑 재료는 전기전도성인 반도체 구조물의 형성 방법.
  11. 청구항 9에 있어서,
    상기 캡핑 재료는 전기절연성인 반도체 구조물의 형성 방법.
  12. 청구항 9에 있어서,
    상기 규소-함유 재료는 상기 질화물에 직접 붙어 있고(against), 상기 캡핑 재료는 상기 규소-함유 재료에 직접 붙어 있고, 상기 캡핑 재료는 전기절연성 질화물을 포함하는 반도체 구조물의 형성 방법.
  13. 반도체 구조물을 형성하는 방법으로서,
    반도체 베이스 재료 위에 이산화규소-함유 재료를 형성하는 단계;
    상기 이산화규소-함유 재료 위에 제1 질화규소-함유 재료를 형성하는 단계;
    상기 제1 질화규소-함유 재료 위에 그리고 상기 제1 질화규소-함유 재료에 직접 붙여서 비산화 규소 재료를 형성하는 단계;
    상기 비산화 규소 재료 위에 그리고 상기 비산화 규소 재료에 직접 붙여서 제2 질화규소-함유 재료를 형성하는 단계; 및
    상기 제2 질화규소-함유 재료 위에 패턴화된 마스크를 제공하고, 기저 재료들을 통해 확장하는 오프닝들을 형성하기 위하여 상기 마스크로부터 상기 기저 재료들로 상기 패턴을 전사하는 단계를 포함하고,
    상기 패턴을 전사하는 단계는,
    제1 에치를 이용하여 상기 제2 질화규소-함유 재료를 통해 에칭하는 단계;
    제2 에치를 이용하여 상기 비산화 규소 재료를 통해 에칭하는 단계;
    제3 에치를 이용하여 상기 제1 질화규소-함유 재료를 통해 에칭하는 단계; 및
    제4 에치를 이용하여 상기 이산화규소-함유 재료를 통해 에칭하는 단계를 포함하는 반도체 구조물의 형성 방법.
  14. 청구항 13에 있어서,
    상기 제1 에치 및 상기 제3 에치는 서로 동일한 조건들을 사용하는 반도체 구조물의 형성 방법.
  15. 청구항 13에 있어서,
    상기 오프닝들 내에 커패시터 저장 노드 재료를 형성하는 단계;
    상기 커패시터 저장 노드 재료 위에 커패시터 유전 재료를 형성하는 단계; 및
    상기 커패시터 유전 재료 위에 커패시터 플레이트 재료를 형성하는 단계를 더 포함하는 반도체 구조물의 형성 방법.
  16. 반도체 구조물을 형성하는 방법으로서,
    반도체 기판 위에 이산화규소-함유 재료를 형성하는 단계;
    상기 이산화규소-함유 재료 위에 제1 질화규소-함유 재료를 형성하는 단계;
    상기 질화규소-함유 재료 위에 규소-함유 재료를 형성하는 단계;
    상기 규소-함유 재료 위에 제2 질화규소-함유 재료를 형성하는 단계;
    상기 제2 질화규소-함유 재료 위에 투명 탄소를 형성하는 단계;
    상기 투명 탄소 위에 산질화규소를 형성하는 단계;
    상기 산질화규소 위에 탄소-함유 반사방지 코팅을 형성하는 단계;
    상기 탄소-함유 반사방지 코팅 위에 패턴화된 포토레지스트 마스크를 형성하는 단계;
    상기 포토레지스트 마스크로부터 상기 투명 탄소로 패턴을 전사하는 단계;
    드라이 에치를 이용하여 상기 투명 탄소를 통해 상기 패턴을 전사하는 단계;
    제1 질화물 에치를 이용하여 상기 제2 질화규소-함유 재료를 통해 상기 패턴을 전사하는 단계;
    규소 에치를 이용하여 상기 규소-함유 재료를 통해 상기 패턴을 전사하는 단계;
    제2 질화물 에치를 이용하여 상기 제1 질화규소-함유 재료를 통해 그리고 일부는 상기 이산화규소-함유 재료로 상기 패턴을 전사하는 단계; 및
    산화물 에치를 이용하여 상기 이산화규소-함유 재료의 남은 부분을 통해 상기 패턴을 전사하는 단계를 포함하고,
    상기 규소-함유 재료는 다결정 규소 및 비정질 규소 중 하나 또는 모두를 포함하고, 상기 이산화규소-함유 재료, 상기 제1 질화규소-함유 재료, 상기 규소-함유 재료 및 상기 제2 질화규소-함유 재료 내의 패턴은 다수의 오프닝들을 형성하는 반도체 구조물의 형성 방법.
  17. 청구항 16에 있어서,
    상기 규소 에치는 산소-함유 반응물을 사용하는 반도체 구조물의 형성 방법.
  18. 청구항 16에 있어서,
    상기 이산화규소-함유 재료는 약 10,000Å 내지 약 20,000Å의 두께를 가지고,
    상기 규소-함유 재료는 약 3,000Å 내지 약 10,000Å의 두께를 가지는 반도체 구조물의 형성 방법.
  19. 청구항 16에 있어서,
    상기 이산화규소-함유 재료는 약 10,000Å 내지 약 20,000Å의 두께를 가지고,
    상기 제1 질화규소-함유 재료는 약 250Å 내지 약 500Å의 두께를 가지고,
    상기 규소-함유 재료는 약 3,000Å 내지 약 10,000Å의 두께를 가지고,
    상기 제2 질화규소-함유 재료는 약 1,000Å 내지 약 1,500Å의 두께를 가지는 반도체 구조물의 형성 방법.
  20. 청구항 16에 있어서,
    상기 오프닝들 내에 커패시터 저장 노드 재료를 형성하는 단계;
    상기 커패시터 저장 노드 재료 위에 커패시터 유전 재료를 형성하는 단계; 및
    상기 커패시터 유전 재료 위에 커패시터 플레이트 재료를 형성하는 단계를 더 포함하는 반도체 구조물의 형성 방법.
  21. 반도체 기판 위의 이산화규소-함유 재료;
    상기 이산화규소-함유 재료 위의 제1 재료;
    상기 제1 재료 위의 제2 재료;
    상기 제2 재료 위의 제3 재료;
    상기 제3 재료 위의 제4 재료;
    상기 제4 재료 위의 제5 재료;
    상기 이산화규소-함유 재료, 상기 제1 재료, 상기 제2 재료, 상기 제3 재료, 상기 제4 재료 및 상기 제5 재료를 통해 상기 기판으로 확장하는 오프닝들을 포함하고,
    상기 제2 재료는 다결정 규소 및 비정질 규소 중 하나 또는 모두를 포함하고, 상기 제4 재료는 조성에 있어서 상기 제2 재료와 동일한 반도체 구조물.
  22. 청구항 21에 있어서,
    상기 제1 재료, 상기 제3 재료 및 상기 제5 재료는 질화규소로 구성되는 반도체 구조물.
  23. 청구항 22에 있어서,
    상기 오프닝들 내의 커패시터 저장 노드 재료;
    상기 커패시터 저장노드 재료 위의 커패시터 유전 재료; 및
    상기 커패시터 유전 재료 위의 커패시터 플레이트 재료를 더 포함하는 반도체 구조물.
  24. 청구항 21에 있어서,
    상기 제1 재료 및 상기 제3 재료는 질화규소로 구성되고, 상기 제5 재료는 전기전도성인 반도체 구조물.
  25. 청구항 24에 있어서,
    상기 오프닝들 내의 커패시터 저장 노드 재료와, 상기 커패시터 저장 노드 재료 위의 커패시터 유전 재료를 더 포함하고, 전기전도성인 상기 제5 재료는 상기 커패시터 저장 노드 재료 및 상기 커패시터 유전 재료를 포함하는 커패시터들을 위한 커패시터 플레이트 재료인 반도체 구조물.
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