KR20100114939A - 실리콘 상에 버퍼층 아키텍쳐를 형성하는 방법 및 그에 의해 형성된 구조 - Google Patents

실리콘 상에 버퍼층 아키텍쳐를 형성하는 방법 및 그에 의해 형성된 구조 Download PDF

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Abstract

미소전자 장치를 형성하는 방법 및 관련 구조가 개시된다. 이 방법은 GaSb 핵생성 층을 기판 상에 형성하는 단계, Ga(Al)AsSb 버퍼층을 GaSb 핵생성 층 상에 형성하는 단계, In0 .52Al0 .48As 하부 배리어층을 Ga(Al)AsSb 버퍼층 상에 형성하는 단계 및 In0 .52Al0 .48As 하부 배리어층 상에 경사 InxAl1 - xAs 층을 형성하는 단계를 포함하여, 낮은 결함의 소자 등급 InGaAs 기판 양자 웰 구조의 제조를 가능하게 한다.

Description

실리콘 상에 버퍼층 아키텍쳐를 형성하는 방법 및 그에 의해 형성된 구조{METHODS OF FORMING BUFFER LAYER ARCHITECTURE ON SILICON AND STRUCTURES FORMED THEREBY}
요소 실리콘(Si) 기판 상에 박막 릴랙스드 격자 상수 III-V 반도체를 현상함으로써 다양한 전자 및 광전자 소자들이 가능하게 될 수 있다. III-V 물질의 성능 장점을 달성할 수 있는 표면층은, 인듐 안티모나이드(InSb), 인듐 갈륨 아세나이드(InGaAs) 및 인듐 아세나이드(InAs)와 같은, 그러나 이에 제한되지 않는 초 고 운동성(extreme high mobility) 물질로부터 제조되는 CMOS(complementary metal oxide semiconductor)와 양자 웰(QW) 트랜지스터와 같은 다양한 고성능 전자 소자의 기본이 될 수 있다.
도면의 간단한 설명
본 명세서는, 본 발명으로 생각되는 것을 구체적으로 지적하고 명확하게 청구하는 청구범위로 끝나지만, 본 발명의 이점은 다음과 같은 첨부 도면과 함께 이하의 본 발명의 설명을 고려할 때 더욱 용이하게 확인될 수 있다.
도 1a 내지 1g는 본 발명의 일 실시형태에 따른 구조를 나타낸다.
도 2는 본 발명의 일 실시형태에 따른 밴드 다이어그램을 나타낸다.
도 3은 본 발명의 일 실시형태에 따른 흐름도를 나타낸다.
발명의 상세한 설명
이하의 상세한 설명에서는, 본 발명이 실시될 수 있는 구체적인 실시형태를 예시적으로 보여주는 첨부 도면을 참조한다. 이들 실시형태는 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 설명된다. 본 발명의 다양한 실시형태들은 서로 다르더라도 상호 배타적인 것은 아니라는 점을 인식하여야 한다. 예를 들어, 본 명세서에서 일 실시형태와 관련하여 설명된 구체적인 특성, 구조 또는 특징은, 본 발명의 사상 및 범위를 벗어나지 않고 다른 실시형태에서 구현될 수도 있다. 또한, 각각의 개시된 실시형태에서 개별적인 소자들의 위치 또는 정렬은 본 발명의 사상 및 범위를 벗어나지 않고 변경될 수 있음을 인식하여야 한다. 그러므로, 이하의 상세한 설명은 제한적인 것으로 이해되어서는 안되며, 본 발명의 범위는 첨부된 청구항을 적정하게 해석하고, 상당한 모든 균등의 범위를 고려하여서만 정해져야 한다. 도면에서, 수개의 장면에서 동일한 부호는 동일 또는 유사한 기능을 나타난다.
미소전자(microelectronic) 구조의 형성 방법 및 관련된 구조가 개시된다. 이들 방법은 기판 상에 GaSb 핵생성(nucleation) 층을 형성하는 단계와, GaSb 핵생성 층 상에 Ga(Al)AsSb 경사(graded) 버퍼층을 형성하는 단계와, 경사 버퍼층 상에 격자 매칭되는 InAlAs 하부 배리어를 형성하는 단계와, 하부 배리어 상에 경사 InxAl1-xAs 버퍼를 형성하는 단계를 포함할 수 있다. 그 후에 InGaAs 소자층이 경사 InxAl1-xAs 버퍼 상에서 성장되어, 배리어 층으로서 뿐만 아니라, 변성(metamorphic) 고 전자 이동성 트랜지스터(HEMT) 애플리케이션을 위해 소자 격리 층으로서 기능할 수 있다. 본 발명의 방법은 실리콘 기판 상에 매칭된 격자, 열 및 극성 특성을 갖는 III-V 물질을 성장시킬 수 있도록 한다.
III-V 반도체 에피택셜 층과 실리곤 반도체 기판 사이의 격자 부정합, 극성-비극성 부정합(polar-on-nonpolar mismatch) 및 열 부정합(thermal mismatch)에 의해 결정 결함이 발생될 수 있다. 이러한 부정합은 낮은 캐리어 운동성 및 높은 누설과 같은 열악한 전기적 특성을 유발할 수 있다. 에피택셜 층과 기판 사이의 격자 부정합이 수 퍼센트를 넘는 경우, 부정합에 의해 발생되는 스트레인(strain)이 너무 커져서, 에피택셜 필름이 격자 부정합 스트레인을 해제하는 때에 에피택셜 층 내에 결함이 발생될 수 있다.
스레딩 전위(threading dislocation)와 쌍정(twin)과 같은 많은 결함은 반도체 소자가 위치할 수 있는 "소자 층" 내로 전파되는 경향이 있다. 이들 결함은 실리콘 기판 상에 고품질 InGaAs 물질을 집적화함에 있어서 심각한 문제를 유발할 수 있다. 종래의, 실리콘 상에 코팅된 GaAs를 갖는 실리콘 상에 형성된 고품질 InGaAs 박막의 구조는 약 1e10 cm-2 정도에 달할 수 있는 많은 결함과 전위를 포함하는 것으로 나타났다. 본 발명의 실시형태는 우수한 구조적, 전기적 특성을 유지하면서 소자 등급의 InGaAs 층 및 InGaAs 기반 QW 구조를 낮은 결함으로 제조할 수 있도록 한다.
도 1a 내지 1g는, 예를 들어, 인듐 갈륨 아세나이드(InGaAs) 기반 반도체 장치와 같은 미소전자 구조를 형성하는 방법의 실시예를 도시한다. 몇몇 실시예에서는, 저전력 및 고속의 III-V 화합물반도체 기반 CMOS 장치를 이용하기 위한 실리콘 기판 상의 고 전자 이동성 n 채널 InGaAs 장치 구조들을 통합하기 위해 버퍼 아키텍쳐가 형성될 수도 있다. 몇몇 실시예에서는, 버퍼 아키텍쳐가 활성 InGaAs 채널층과 실리콘 기판 사이의 물질 부정합 이슈들을 해결할 수도 있다.
도 1a는, 예를 들어, 실리콘 기판과 같은 기판(100)의 일부의 단면을 도시한다. 일 실시예에서, 구조(100)는, 예를 들어 약 1 ohm-cm 내지 약 50 kohm-cm와 같은, 그러나 이에 한정되지 않는 높은 비저항(resitivity)을 가질 수도 있고, n 또는 p 타입 실리콘 기판일 수도 있는 기판(100)을 포함할 수 있다. 다양한 실시예에서, 기판(100)은 비저항이 높은 n 또는 p 타입 (100) 오프-오리엔티드(off-oriendted) 실리콘 기판일 수도 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 일 실시예에서는, 기판(100)이, 잉곳(ingot)으로부터 기판(100)을 오프커팅(off-cutting)하여 마련된 미사면(vicinal surface)을 가질 수도 있다.
일 실시예에서 기판(100)은 테라스(terrace)를 갖는 표면을 생성하기 위해, [110] 방향으로 약 2도와 약 8도 사이의 각으로 오프컷될 수도 있다. 다른 실시예에서는, 다른 오프컷 지향(orientation) 또는 오프컷이 없는 기판(100)이 사용될 수도 있다. 그러한 고 비저항 기판(100)은 장치 격리(isolation)를 제공할 수도 있다. 또한, 기판(100)의 오프커팅은, 예를 들어, 기판(100) 상에 성장될 수도 있는 후속의 III-V 층들과 같이, 기판(100) 상에 후속 층들을 성장시킬 때의 역위상 경계 내의 역위상 영역을 제거할 수도 있다.
핵생성 층(102)은 기판(100) 상에 형성될 수도 있다(도 1b). 일 실시예에서, 핵생성 층(102)은 GaSb와 같이 용융점이 낮고 매우 얇은 물질을 포함할 수도 있다. 일 실시예에서는, 핵생성 층(102)은 저밴드갭(low bandgap) GaSb 핵생성 층(102)을 포함할 수도 있다. 일 실시예에서는, GaSb 핵생성 층(102)은 약 50 옹스트롬 내지 약 300 옹스트롬 사이의 두께를 가질 수도 있다. GaSb 핵생성 층(102)은 역위상 영역을 제거할 수 있고, 가상 극성 기판(virtual polar substrate)의 생성을 촉진할 수도 있다. GaSb 핵생성 층(102)이 상대적으로 용융점이 낮다는 것이 결함의 소멸(annihilation)/글라이딩(gliding)을 촉진할 수도 있다. 저온의 GaSb 핵생성 층(102)을 사용하여 결점의 확대를 멈추는 것이 유리하다.
핵생성 층(102)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy) 또는 이와 같은 다른 프로세스를 통해 형성될 수 있다. 일 실시예에서, 역위상 영역이 없는 가상 극성 기판을 생성하기 위해 GaSb 물질의 원자 바이레이어(bi-layer)로 최저 실리콘 기판(100) 테라스를 채우는 데에 핵생성 층(102)이 사용될 수도 있다. 일부 실시예에서는, 핵생성 층(102)의 형성이 약 400℃와 약 500℃ 사이의 온도에서 수행될 수도 있다.
핵생성 층(102)은 글라이딩 전위(dislocation)를 제공할 수 있고, 핵생성 층(102) 상에 후속하여 형성될 버퍼층(104)과 실리콘 기판(100) 사이에서 약 4% 내지 약 8%의 격자 부정합을 제어할 수 있다(도 1c). 일 실시예에서, 버퍼층(104)은 대밴드갭(large bandgap) Ga(Al)AsSb 버퍼층(104)을 포함할 수 있다. 일 실시예에서는, Ga(Al)AsSb 버퍼층(104)이 약 0.3 마이크로 내지 약 5 마이크론 사이의 두께를 가질 수도 있다. 일 실시예에서, 버퍼층(104)은 그 버퍼층(104) 상에 후속하여 형성될 수도 있는 약 5.869 옹스트롬의 격자 파라미터를 갖는 In0 .52Al0 .48As 물질에 격자 정합(match)되도록 성장될 수도 있다.
또한, 몇몇 실시예에서, 경사 버퍼층(104)을 포함할 수 있는 버퍼층(104)은 그 버퍼층(104)의 대밴드갭 때문에 기판(100) 상의 장치격리층의 역할을 할 수도 있다. 예를 들어, 50/50 Al Ga 혼합물은 GaSb 핵생성 층(102)과 혼합될 수 있고, 성장/그레이딩(grading)되어 다음에 형성되는 In Al As 층과 격자 정합될 수 있다. 일 실시예에서, AlAs는 약 5.661 옹스트롬의 격자 상수를 가질 수 있고, GaAs는 약 5.6532 옹스트롬의 격자 상수를 가질 수 있다. 버퍼층(104)은 예를 들어 MOCVD, MBE, CVD(Chemical Vapor Deposition) 및 여하한 다른 적절한 기술에 의해서 형성될 수 있다. 버퍼층(104)의 이점은, 버퍼층(104) 상에 후속하여 형성될 수 있는 얇은 InAlAs 하부 배리어층과 얇은 GaSb 핵생성 층(102) 사이에 GA(Al)AsSb 버퍼층(104)의 단일 단계만이 필요하기 때문에, 상대적으로 얇은 층으로 충분할 수 있다는 것이다.
하부 배리어층(106)은 버퍼층(104) 상에 형성될 수 있다(도 1d). 일 실시예에서, 하부 배리어층(106)은 InGaAs 기반 양자 웰 구조를 위한 격자 정합된 In0.52Al0.48As 하부 배리어를 포함할 수 있다. 일 실시예에서는, 하부 배리어층(106)이 도전 밴드(Ec)의 약 60 퍼센트 오프셋을 포함할 수도 있다. 하부 배리어층(106)은 그 위에 형성될 양자 웰 층보다 더 높은 밴드갭으로 형성될 수도 있다. 일 실시예에서, 트랜지스터 스택 내에 캐리어를 충전(charge)하기 위한 포텐셜 배리어를 제공하기에 충분한 두께로 하부 배리어층(106)이 형성될 수도 있다. 일 실시예에서, 하부 배리어층(106)은 약 100 옹스트롬 ~ 250 옹스트롬 사이의 두께를 가질 수도 있다. 다른 실시예에서, 하부 배리어층(106)은 약 0.5 내지 약 1.0 마이크론 사이일 수도 있다.
경사 InXAl1 - XAs 층(108)은 하부 배리어층(106)(도 1e) 및/또는 버퍼층(104) 상에 형성될 수도 있다. 일 실시예에서, 경사 InXAl1 - XAs층(108) 내에서 인듐은 약 52 내지 약 70 퍼센트를 포함할 수도 있다. 균형 스트레인(balance-strained) 경사 InXAl1 - XAs층을 제공하기 위하여 경사 InXAl1 - XAs층(108) 내에서의 알루미늄의 비율은 조정될 수 있다.
경사 InXAl1 - XAs층(108)을 형성함으로써, 경사 InXAl1 - XAs층 내에서 상대적으로 대각선 평면을 따라 전위(dislocation)가 글라이드할 수 있다. 몇몇 실시예에서 경사 InXAl1 - XAs층 은 약 0.5 마이크론과 약 2.0 마이크론 사이일 수 있다. 일 실시예에서, 핵생성 층(102), 버퍼층(104), 하부 배리어층(106), 경사 InXAl1 - XAs 층은 전위 필터링 버퍼 아키텍쳐(110)를 형성할 수 있다. 이 버퍼 아키텍쳐(110)는 그 위에 다음으로 형성될 InGaAs 양자 웰(QW) 구조를 위한 압축 스트레인을 제공할 수도 있다. 또한, 이 층들은 스레딩 전위를 최소화하기 위하여 격자 부정합을 약 4% 이내로 조정할 수 있다.
일 예에서, In0 .52Al0 .48As 층은 격자 정합된 InP 상에 형성될 수 있고, InXGa1 -XAs 양자 웰은 이 In0 .52Al0 .48As 층의 위에 형성될 수 있다. 양자 웰의 InXGa1 - XAs 내 인듐 조성(x)에 따라서, InGaAs 양자 웰 내의 스트레인이 조정될 수 있다. 예를 들어, In0 .52Al0 .48As 배리어층과 In0 .7Ga0 .3As 양자 웰이 사용된 경우, 약 1.0%의 스트레인이 달성될 수 있다.
또 다른 일 실시예에서, InXGa1 - XAs 양자 웰 구조는 (배리어층으로서 동작할 수도 있는) 경사 InXAl1 - XAs 층 상에 형성될 수 있고, 스트레인은 경사 InXAl1 - XAs 층과 InXAl1 - XAs 양자 웰 내의 인듐 조성(x)을 조절함으로써 조절될 수 있다. 경사 배리어의 경우에, InXGa1 - XAs 채널 내의 스트레인을 조절하기 위해 InXGa1 - XAs 채널과 경사 InXAl1 - XAs 배리어층의 양쪽 모두에서 인듐 조성을 조절할 수 있다.
버퍼 아키텍쳐(110)의 인-시추(in-situ) 열 사이클 어닐링(111)은 버퍼 아키텍쳐(110) 층 형성의 각 단계 후 및/또는 버퍼 아키텍쳐(110)의 전체 층 형성 후(도 1f)에 수행될 수 있다. 몇몇 실시예에서는, 전위와 결함의 감소/제거를 위해 버퍼 아키텍쳐(110) 상에 양자 웰 층이 형성되기 전에 어닐링이 수행될 수 있다. 일 실시예에서 버퍼 아키텍쳐는 하부 배리어층(106) 및 경사 InXAl1 - XAs 층 하나만을 포함할 수 있고, 그 둘 중 어느 하나는 양자 웰 구조에 배리어층으로서 동작할 수 있다.
양자 웰 층(112)는 경사 InXAl1 - XAs 층(108) 상에 형성될 수 있거나(도 1g), 또는 양자 웰 층(112)은 하부 배리어층(106) 상에 형성될 수 있다. 양자 웰 층(112)은 경사 InXAl1 - XAs 층(108) 및/또는 하부 배리어층(106)의 밴드갭보다 더 작은 밴드갭을 가지는 물질로 형성될 수 있다. 일 실시예에서 양자 웰 층(112)은 InXGa1-XAs로 형성될 수 있고, 여기서 x가 약 0.53 내지 약 0.8 사이이다. 양자 웰 층(112)은 적절한 채널 전도도를 제공하기에 충분한 두께일 수 있다. 몇몇 실시예에서, 양자 웰 층(112)은 약 10 내지 약 50 나노미터 사이일 수 있다. 실리콘 기반 소자와 비교할 때, 양자 웰 층(112)은 PMOS 소자에 높은 전자 이동성 및 속도를 제공할 수 있고, 또한 PMOS 소자에게 높은 정공 이동성 및 속도를 제공할 수 있다. 이 n 타입 채널 물질인 InGaAs는 경사 InAlAs 층에 대해서 보다 큰 전도 밴드 오프셋(ΔEc ~ 0.60 eV)을 가질 수 있고, 타입-I 양자 웰(InGaAs) 내에서 전자 구속을 제공한다.
도 1g에 또한 도시된 바와 같이, 스페이서 층(114)이 양자 웰 층(112) 위에 형성될 수 있다. 스페이서 층(114)은, 몇몇 실시예에서, InXAl1 - xAs 또는 InA1As 스페이서 층(114)일 수 있다. 스페이서 층(114)은 도핑 층과 채널(즉, 양자 웰 층(112)의 채널) 내측에 형성될 수 있는 2 차원 전자 가스(2DEG) 간의 캐리어 구속 및 감소된 상호작용을 제공한다. 또한, 스페이서 층(114)은 양자 웰 층(112)의 채널에 압축 스트레인을 제공할 수 있다. 다양한 실시예에서, 스페이서 층(114)은 약 20 옹스트롬 내지 약 30 옹스트롬의 두께를 갖는다.
도핑 층(116)은 스페이서 층(112) 위에 형성될 수 있다. 도핑 층(116)은 델타 도핑되거나, 변조 도핑되고/되거나 이들의 조합일 수 있다. 예를 들어, 일 실시예에서 도핑 층(116)은 약 3 옹스트롬 내지 약 5 옹스트롬의 두께를 갖는 실리콘 변조 델타 도핑 층일수 있다. NMOS 디바이스에 대해서, 도핑은 실리콘 및 텔루륨(Te) 불순물을 사용하여 구현될 수 있다. PMOS 디바이스의 경우, 도핑은 베릴륨(Be) 또는 탄소(C)일 수 있다.
계속하여 도 1g를 참조하면, 상부 배리어층(118)이 도핑 층(116) 위에 형성되어 디바이스 스택을 완성할 수 있다. 일 실시예에서, 상부 배리어층(118)은 InXAl1-xAs 배리어층을 포함할 수 있다. 상부 배리어층(118)은 대략 50 옹스트롬 내지 약 500 옹스트롬 사이의 두께를 가지며, 게이트 제어를 위한 쇼트키(Schottky) 상부 배리어층(118)일 수 있다. 에칭 정지층(etch stop layer)이 상부 배리어층(116) 위에 형성될 수도 있으며, 몇몇 실시예에서는 인듐 인화물일 수 있다.
도 1g에 더 도시된 바와 같이, 다양한 실시예에서, 콘택트층(120)이 소스 및 드레인 콘택트에 낮은 콘택트 저항을 제공하기 위한 콘택트층으로서 동작하도록 제공될 수 있고, InXGa1 - xAs로 형성될 수 있다. NMOS 디바이스에 대하여, 콘택트층(120)은 n+ 도핑될 수 있으며, PMOS 디바이스의 경우, 콘택트층은 p+ 도핑될 수 있다. 일 실시예에서, 콘택트층(120)은 대략 30 옹스트롬에서 약 300 옹스트롬 사이의 두께를 가질 수 있다.
도 1g에 도시되지는 않았지만, 완전히 완성된 디바이스는 소스 및 드레인 전극을 더 포함할 수도 있다. 또한, 상부 배리어층(118) 상에 유전체 물질이 형성될 수 있고, 그 위에 게이트 전극이 형성될 수 있다. 상부 배리어층(118) 내에 게이트 리세스 에칭(gate recess etch)이 수행되어 유전체층 및 게이트 전극이 형성될 수 있는 게이트 리세스가 형성될 수 있음에 주목해야 한다. 따라서 쇼트키 접합이 형성될 수 있으며, 이를 통해 이러한 게이트 전극이 양자 웰 층(112)을 제어할 수 있다.
따라서 다양한 실시예 디바이스는 고 전자 이동성 물질을 사용하여 형성되어서 빠른 속도와 낮은 전력 소비를 갖는 고 전자 이동성 트랜지스터(HEMT)를 형성할 수 있다. 이러한 디바이스는 약 50㎚보다 작은 치수와 대략 562 기가헤르츠(GHz)의 스위칭 주파수를 가질 수 있다. 이러한 디바이스는 구동 전류의 커다란 손실 없이 대략 0.5 - 1.0 볼트 사이에서 동작할 수 있다. 더욱이, 실시예는 게이트 길이에서 실리콘 기반 디바이스보다 낮은 게이트 지연을 제공할 수 있다.
세 가지 상이한 가능 경로, 즉, 경로 A,B 및 C가, 이 버퍼 구조체가 그 위에 형성된 양자 웰 층에 압축 스트레인을 제공하는 가능한 경로이다 (도 2). 대략 1.5 eV의 밴드갭에 대응하는 경로 A는 대략 52%의 인듐 농도를 갖는 버퍼 및 배리어층, 즉, In0 .52Al0 .48As를 제공함으로써 얻어질 수 있다. 이러한 층 구성이 적절한 캐리어 구속 특성을 제공할 수 있지만, 이 유형의 층과 하부 기판 간의 격자 상수(lattice constant)의 차이가 격자 상수 부정합을 야기하여 인터페이스에서의 결함을 야기할 수 있다. 이와 달리, 상대적으로 좋지 못한 캐리어 구속 특성을 제공할 수도 있는, 점선으로 표시된 경로 C는 감소된 격자 상수 부정합을 제공하여 결함을 회피한다. 경로 C에 대해서, 약 0%(즉, AlAs)에서 약 70% 인듐(즉, In0.70Al0.30As)까지 선형으로 증가하는 인듐 농도가 제공될 수 있다. 이 경우에, 경사 InXAl1 - XAs 또는 InGaAlAsSb 버퍼의 In 조성은 그 위에 형성된 InXGa1 - XAs 채널의 In 조성과 거의 동일하여 채널이 하부 배리어에 대하여 스트레인되지 않는다. QW 층 내에서 결함이 덜하지만, InXAl1 - XAs(예컨대, x=0.7) 하부 배리어 및 InXGa1 -XAs(예컨대 x=0.7) 채널 간의 낮은 가전자대(valance band) 오프셋뿐만 아니라 양자 웰에서의 스트레인의 이점을 취하지 못함으로 인하여 캐리어 구속은 좋지 못하다.
캐리어 구속 및 거의 완전하게 해제된(즉, 변성된) 구조를 제공하는 해제 특성(relaxation characteristic)을 모두 달성하기 위해서, 경로 B가 구현될 수 있다. 이 구현에서, 배리어층은 GaAs 핵생성 층과 버퍼층의 인터페이스에서 0%부터 대략 62% 또는 63%의 값까지 변하였다가 이후 대략 52%까지 감소하는 값의 인듐 농도 x를 갖도록, 경로 B에 도시된 바와 같이, 역으로 경사지게(inverse grading) 형성될 수 있다. 이러한 방식으로, 적절한 캐리어 구속이 적합한 변형 프로파일을 제공하면서도 실현될 수 있다.
계속 도 2를 참조하면, 하부 배리어층 위에 QW 층이 상대적으로 작은 밴드갭을 갖고 형성될 수 있다. 구체적으로, 일 실시예에서, QW 층은 밴드갭이 대략 0.6eV가 되도록 x가 0.7인 인듐 갈륨 아세나이드(즉, In0.7Ga0.3As)로 형성될 수 있다. 추가적인 압축 스트레인을 이 QW층에 제공하기 위해, 상부 배리어가 대략 1.5eV의 밴드갭에 대응하는 대략 52%의 x값을 갖는 인듐 알루미늄 아세나이드(즉, In0.52Al0.48As)로 형성될 수 있다.
이제 도 3을 참조하면, 본 발명의 실시예에 따른 방법의 흐름도가 도시되어 있다. 도 3에 도시된 바와 같이, 단계(302)는 실리콘 기판 상에 GaSb 핵생성 층을 형성하는 단계를 포함한다. 다음으로, 단계(304)에서, Ga(Al)AsSb 경사 버퍼층이 GaSb 핵생성 층 상에 형성될 수 있다. 단계(306)에서 In0 .52Al0 .48As 하부 배리어층이 Ga(Al)AsSb 경사 버퍼층 상에 형성될 수 있다. 단계(308)에서 경사 InXAl1 - XAs 버퍼가 하부 배리어층 상에 형성될 수 있고, 단계(310)에서 InGaAs 기반 양자 웰 구조가 경사 InXAl1 - XAs 버퍼 상에 형성될 수 있다. 도 3의 실시예의 특정 구현이 도시되었지만, 본 발명의 범위는 이와 관련하여 이에 제한되지는 않는다.
따라서 본 발명의 실시예의 이점은, 기판과 HEMT 소자의 채널 구조 사이에 브릿지 격자 상수(bridge lattice constant)를 형성하고, 하부 배리어 InAlAs과 InGaAs 같은 채널 구조 간에 대전도 대역 오프셋(large conduction band offset)을 제공하고, 디바이스 격리를 제공하고, 보다 넓은 밴드갭 (GaAlAsSb 및 InAlAs 층) 버퍼층으로 인한 버퍼층으로부터 채널층으로의 평행 전도를 제거하는 것을 포함하되 이에 제한되지 않는다. 본 발명의 실시예의 버퍼 아키텍쳐는 낮은 기생 저항을 제공한다. 부가적으로, 버퍼 아키텍쳐는 InGaAs 양자 웰 구조 내에서 캐리어 구속을 위한 하부 배리어로서 동작한다.
전술한 설명이 본 발명의 방법에서 사용될 수 있는 특정 단계 및 물질을 기술하였지만, 당업자라면 다양한 수정 및 대체가 이루어 질 수 있음을 이해할 것이다. 따라서 모든 그러한 수정, 변형, 대체 및 부가는 첨부된 청구항에 의해 정의되는 본 발명의 사상 및 범위 내에 포함되는 것으로 생각되어야 한다. 또한, 미소전자 디바이스의 특정 양상은 당업자에게 잘 알려져 있는 것으로 이해된다. 따라서 본 명세서에 제공된 도면은 본 발명의 실시에 관련된 예시적인 미소전자 디바이스의 오직 일부만을 예시함이 이해될 것이다. 따라서 본 발명은 본 명세서에 기술된 그러한 구성만으로 제한되지 않는다.

Claims (20)

  1. 기판 상에 GaSb 핵생성(nucleation) 층을 형성하는 단계와,
    상기 GaSb 핵생성 층 상에 Ga(Al)AsSb 버퍼층을 형성하는 단계와,
    상기 Ga(Al)AsSb 버퍼층 상에 In0 .52Al0 .48As 하부 배리어층을 형성하는 단계와,
    상기 In0 .52Al0 .48As 하부 배리어층 상에 경사(graded) InxAl1 - xAs 층을 형성하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 기판은, [110] 방향으로 약 2 내지 약 8 도의 범위에서 (100) 오프-컷을 갖는 고 저항 p 타입 실리콘 기판을 포함하는
    방법.
  3. 제 1 항에 있어서,
    상기 GaSb 핵생성 층은 저융점 물질을 포함하고 약 50 옹스트롬 내지 약 300 옹스트롬 사이의 두께를 갖는
    방법.
  4. 제 1 항에 있어서,
    상기 Ga(Al)AsSb 버퍼층은 대밴드갭(large bandgap) Ga(Al)AsSb 버퍼층을 포함하고, 약 0.3 마이크론 내지 약 2 마이크론 사이의 두께를 갖는
    방법.
  5. 제 1 항에 있어서,
    상기 Ga(Al)AsSb 버퍼층은 상기 In0 .52Al0 .48As 하부 배리어층에 매칭되는 격자인
    방법.
  6. 제 1 항에 있어서,
    상기 Ga(Al)AsSb 버퍼층을 실질적으로 상기 In0 .52Al0 .48As 하부 배리어층에 매칭되는 격자로 그레이딩함으로써 상기 Ga(Al)AsSb 버퍼층을 형성하는 단계를 더 포함하는
    방법.
  7. 제 1 항에 있어서,
    상기 경사 InxAl1 - xAs 층은 약 52 퍼센트 내지 70 퍼센트 사이의 인듐을 포함하는
    방법.
  8. 제 1 항에 있어서,
    상기 경사(graded) InxAl1 - xAs 층 상에 InxGa1-xAs 양자 웰 구조를 형성하는 단계를 더 포함하되, 상기 InxGa1-xAs 양자 웰 구조 및 상기 InxAl1 - xAs 층 내의 인듐 조성을 조정함으로써 스트레인(strain)이 조정될 수 있는
    방법.
  9. 제 8 항에 있어서,
    상기 InGaAs 양자 웰 구조는 인듐 갈륨 아세나이드로 형성된 스트레인 층을 포함하는
    방법.
  10. 제 1 항에 있어서,
    상기 핵생성 층, 상기 버퍼층, 상기 하부 배리어층 및 상기 경사 InxAl1 - xAs 층을 형성하는 단계는 버퍼 아키텍쳐를 형성하는 단계를 포함할 수 있고,
    상기 버퍼 아키텍쳐는 전위(dislocation)를 제거하기 위해 인-시추(in-situ) 열 어닐링될 수 있는
    방법.
  11. 기판 상에 배치된 GaSb 핵생성 층, 상기 GaSb 핵생성 층 상에 배치된 Ga(Al)AsSb 버퍼층, 상기 Ga(Al)AsSb 버퍼층 상에 배치된 In0 .52Al0 .48As 하부 배리어층 및 상기 In0 .52Al0 .48As 하부 배리어층 상에 배치된 경사 InxAl1 - xAs 층을 포함하는 전위 필터링 버퍼 구조를 형성하는 단계와,
    상기 전위 필터링 버퍼 구조 상에 양자 웰 구조를 형성하는 단계
    를 포함하는 방법.
  12. 제 11 항에 있어서,
    상기 양자 웰 층 위에 스페이서 층을 형성하는 단계와,
    상기 스페이서 층 위에 델타 도핑 층을 형성하는 단계와,
    상기 델타 도핑 층 위에 상부 배리어층을 형성하는 단계
    를 더 포함하는 방법.
  13. 기판 상에 배치된 GaSb 핵생성 층과,
    상기 GaSb 핵생성 층 상에 배치된 Ga(Al)AsSb 버퍼층과,
    상기 Ga(Al)AsSb 버퍼층 상에 배치된 In0 .52Al0 .48As 하부 배리어층과,
    상기 In0 .52Al0 .48As 하부 배리어층 상에 배치된 경사 InxAl1 - xAs 층
    을 포함하는 구조.
  14. 제 13 항에 있어서,
    상기 기판은, [110] 방향으로 약 2 내지 약 8 도의 범위에서 (100) 오프-컷을 갖는 고 저항 p 타입 실리콘 기판을 포함하는
    구조.
  15. 제 13 항에 있어서,
    상기 GaSb 핵생성 층은 저융점 물질을 포함하고 약 50 옹스트롬 내지 약 300 옹스트롬 사이의 두께를 갖는
    구조.
  16. 제 13 항에 있어서,
    상기 Ga(Al)AsSb 버퍼층은 대밴드갭(large bandgap) Ga(Al)AsSb 버퍼층을 포함하고, 약 0.3 마이크론 내지 약 2 마이크론 사이의 두께를 갖는
    구조.
  17. 제 13 항에 있어서,
    상기 In0 .52Al0 .48As 하부 배리어층 상에 배치된 경사 InxAl1 - xAs 층을 더 포함하되, 상기 경사 InxAl1 - xAs 층은 약 52 퍼센트 내지 70 퍼센트 사이의 인듐을 포함하는
    구조.
  18. 제 17 항에 있어서,
    상기 경사 InxAl1 - xAs 층 상에 배치된 양자 웰 구조를 더 포함하는
    구조.
  19. 제 18 항에 있어서,
    상기 양자 웰 구조 상에 배치된 스페이스 층, 상기 스페이서 층 상에 배치된 델타 도핑 층 및 상기 델타 도핑 층 상에 배치된 상부 배리어 층을 더 포함하는
    구조.
  20. 제 13 항에 있어서,
    상기 구조는 고 전자 이동성 트렌지스터(HEMT)를 포함하고,
    상기 양자 웰 층은 상기 HEMT의 채널을 포함하는
    구조.
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