JPH04332135A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH04332135A JPH04332135A JP10087391A JP10087391A JPH04332135A JP H04332135 A JPH04332135 A JP H04332135A JP 10087391 A JP10087391 A JP 10087391A JP 10087391 A JP10087391 A JP 10087391A JP H04332135 A JPH04332135 A JP H04332135A
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- Japan
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- channel layer
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- effect transistor
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- Pending
Links
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- 239000000463 material Substances 0.000 claims abstract description 11
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、化合物半導体を用い
て構成したチャネル層を有する電界効果トランジスタ（
ＦＥＴ）に関するものである。
て構成したチャネル層を有する電界効果トランジスタ（
ＦＥＴ）に関するものである。
【０００２】
【従来の技術】この種のＦＥＴのチャネル層には、トラ
ンジスタの高速化のために、できるだけ電子移動度が高
く電子の有効質量の小さい材料が用いられるようになり
つつある。具体的には、ＧａＡｓよりもＩｎ０．５３Ｇ
ａ０．４７Ａｓ、さらにＩｎｘ Ｇａ１−ｘ Ａｓ（ｘ
＞０．５３）という用にＩｎ比率の高い材料が用いられ
るようになってきている。図３にその一例を示す。これ
はチャネル層としてＩｎ０．６２Ｇａ０．３８Ａｓを用
いたＦＥＴの作製例で、半絶縁性の基板１の上に、それ
ぞれ図示の材料および厚みのバッファ層２、超格子層３
、チャネル層４、スペーサ５、ドナー層６、ショットキ
ー層７およびコンタクト層８が順次形成され、電流利得
遮断周波数が２０５ＧＨｚという非常に高速な動作が可
能である（ＩＥＤＭテクニカル ダイジェスト（Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）１９８８，ｐｐ．１８
０−１８３）。
ンジスタの高速化のために、できるだけ電子移動度が高
く電子の有効質量の小さい材料が用いられるようになり
つつある。具体的には、ＧａＡｓよりもＩｎ０．５３Ｇ
ａ０．４７Ａｓ、さらにＩｎｘ Ｇａ１−ｘ Ａｓ（ｘ
＞０．５３）という用にＩｎ比率の高い材料が用いられ
るようになってきている。図３にその一例を示す。これ
はチャネル層としてＩｎ０．６２Ｇａ０．３８Ａｓを用
いたＦＥＴの作製例で、半絶縁性の基板１の上に、それ
ぞれ図示の材料および厚みのバッファ層２、超格子層３
、チャネル層４、スペーサ５、ドナー層６、ショットキ
ー層７およびコンタクト層８が順次形成され、電流利得
遮断周波数が２０５ＧＨｚという非常に高速な動作が可
能である（ＩＥＤＭテクニカル ダイジェスト（Ｔｅ
ｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）１９８８，ｐｐ．１８
０−１８３）。
【０００３】［発明が解決しようとする課題］このよう
に、これまでに作製されたＩｎｘ Ｇａ１−ｘ Ａｓ（
ｘ＞０．５３）をチャネル層として用いたＦＥＴでは、
バッファ層およびドーピング層（スペーサ５、ドナー層
６、ショットキー層７）として、主にＡｌ０．４８Ｉｎ
０．５２Ａｓという、ＩｎＰ 基板に対して格子整合し
た材料を用いている。このため、チャネル層は、その格
子定数がバッファ層およびドーピング層より大きくなり
、その結果その面内方向に大きな圧縮歪みを受けること
となる。このように圧縮歪みを受けた場合、Ｊ．Ｐ．ホ
ン（Ｈｏｎｇ）らの論文、ジャーナル オブアプライ
ド フィジクス（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）６４，
ｐ．１９４５，（１９８８）に記載されているように、
Ｉｎｘ Ｇａ１−ｘ Ａｓチャネル層の面内での電子の
有効質量は歪みを受けていない場合より大きくなり、Ｉ
ｎ組成を大きくしたことによる有効質量の減少という効
果を打ち消す方向に作用するという問題があった。
に、これまでに作製されたＩｎｘ Ｇａ１−ｘ Ａｓ（
ｘ＞０．５３）をチャネル層として用いたＦＥＴでは、
バッファ層およびドーピング層（スペーサ５、ドナー層
６、ショットキー層７）として、主にＡｌ０．４８Ｉｎ
０．５２Ａｓという、ＩｎＰ 基板に対して格子整合し
た材料を用いている。このため、チャネル層は、その格
子定数がバッファ層およびドーピング層より大きくなり
、その結果その面内方向に大きな圧縮歪みを受けること
となる。このように圧縮歪みを受けた場合、Ｊ．Ｐ．ホ
ン（Ｈｏｎｇ）らの論文、ジャーナル オブアプライ
ド フィジクス（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）６４，
ｐ．１９４５，（１９８８）に記載されているように、
Ｉｎｘ Ｇａ１−ｘ Ａｓチャネル層の面内での電子の
有効質量は歪みを受けていない場合より大きくなり、Ｉ
ｎ組成を大きくしたことによる有効質量の減少という効
果を打ち消す方向に作用するという問題があった。
【０００４】
【課題を解決するための手段】この発明は化合物半導体
を用いたチャネル層を有するＦＥＴにおいて、チャネル
層の面内に、チャネル層材料に転移の入らない弾性限界
内の引っ張り歪みを加えたものである。このような歪み
は、材料の組み合わせを適当に選ぶことにより生じさせ
ることが可能である。
を用いたチャネル層を有するＦＥＴにおいて、チャネル
層の面内に、チャネル層材料に転移の入らない弾性限界
内の引っ張り歪みを加えたものである。このような歪み
は、材料の組み合わせを適当に選ぶことにより生じさせ
ることが可能である。
【０００５】
【作用】チャネル層の面内に引っ張り歪みを加えること
により、チャネル層とバッファ層およびドーピング層と
の格子不整合によって生じていた圧縮歪みが打ち消され
て、電子の有効質量の増大が防止される。
により、チャネル層とバッファ層およびドーピング層と
の格子不整合によって生じていた圧縮歪みが打ち消され
て、電子の有効質量の増大が防止される。
【０００６】
【実施例】図１はこの発明の一実施例を示す概略断面図
である。半絶縁性の基板１１の上に、バッファ層１２、
チャネル層１３、ドーピング層１４、コンタクト層１５
を順次積層し、ソース電極１６、ドレイン電極１７およ
びゲート電極１８を形成して選択ドープ構造のＦＥＴを
形成した。
である。半絶縁性の基板１１の上に、バッファ層１２、
チャネル層１３、ドーピング層１４、コンタクト層１５
を順次積層し、ソース電極１６、ドレイン電極１７およ
びゲート電極１８を形成して選択ドープ構造のＦＥＴを
形成した。
【０００７】半絶縁性基板１１は鉄（Ｆｅ）をドープし
たＩｎＰ からなる。バッファ層１２はＡｌ０．４８Ｉ
ｎ０．５２Ａｓ（５０オングストローム）／Ａｌ０．３
８Ｉｎ０．６２Ａｓ（５０オングストローム）からなる
超格子を５周期成長させた後、さらにＡｌ０．３８Ｉｎ
０．６２Ａｓを０．５μｍ成長させて形成した。チャネ
ル層１３はＩｎ０．５３Ｇａ０．４７Ａｓを用い、厚さ
は３００オングストロームとした。バッファ層１２とチ
ャネル層１３との間には格子不整合がΔａ／ａ＝−０．
６％存在し、チャネル層には引っ張り応力が生ずること
になる。
たＩｎＰ からなる。バッファ層１２はＡｌ０．４８Ｉ
ｎ０．５２Ａｓ（５０オングストローム）／Ａｌ０．３
８Ｉｎ０．６２Ａｓ（５０オングストローム）からなる
超格子を５周期成長させた後、さらにＡｌ０．３８Ｉｎ
０．６２Ａｓを０．５μｍ成長させて形成した。チャネ
ル層１３はＩｎ０．５３Ｇａ０．４７Ａｓを用い、厚さ
は３００オングストロームとした。バッファ層１２とチ
ャネル層１３との間には格子不整合がΔａ／ａ＝−０．
６％存在し、チャネル層には引っ張り応力が生ずること
になる。
【０００８】さらにドーピング層１４としてアンドープ
Ａｌ０．３８Ｉｎ０．６２Ａｓ（２０オングストローム
）／ＳｉドープＡｌ０．３８Ｉｎ０．６２Ａｓ（ｎ＝２
×１０１８ｃｍ−３）（２００オングストローム）／ア
ンドープＡｌ０．３８Ｉｎ０．６２Ａｓ（１００オング
ストローム）を形成し、コンタクト層１５としてはＳｉ
ドープＩｎ０．６２Ｇａ０．３８Ａｓ（ｎ＝５×１０１
８ｃｍ−３）を１００オングストローム成長させてエピ
構造を作製した。これらのエピ構造の作製には分子線エ
ピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔ
ａｘｙ：ＭＢＥ）法を用いた。
Ａｌ０．３８Ｉｎ０．６２Ａｓ（２０オングストローム
）／ＳｉドープＡｌ０．３８Ｉｎ０．６２Ａｓ（ｎ＝２
×１０１８ｃｍ−３）（２００オングストローム）／ア
ンドープＡｌ０．３８Ｉｎ０．６２Ａｓ（１００オング
ストローム）を形成し、コンタクト層１５としてはＳｉ
ドープＩｎ０．６２Ｇａ０．３８Ａｓ（ｎ＝５×１０１
８ｃｍ−３）を１００オングストローム成長させてエピ
構造を作製した。これらのエピ構造の作製には分子線エ
ピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔ
ａｘｙ：ＭＢＥ）法を用いた。
【０００９】ソース電極１６およびドレイン電極１７は
、公知のフォトリソグラフィ技術を用いてＡｕＧｅ／Ｎ
ｉ／Ａｕ電極膜を作り、４００℃１分間の合金化により
オーミック性電極とした。またゲート電極にはＴｉ／Ｐ
ｔ／Ａｕを用いた。
、公知のフォトリソグラフィ技術を用いてＡｕＧｅ／Ｎ
ｉ／Ａｕ電極膜を作り、４００℃１分間の合金化により
オーミック性電極とした。またゲート電極にはＴｉ／Ｐ
ｔ／Ａｕを用いた。
【００１０】このようにチャネル層に引っ張り歪を加え
た効果を確認するため、上述のエピ構造のうち、バッフ
ァ層およびドーピング層の材料を従来の一般的な材料で
あるＡｌ０．４８Ｉｎ０．５２Ａｓに変えたエピ構造を
作製し、アンゲートのＦＥＴを用いたパルス電圧−電流
特性により、両者のドリフト速度の比較を行った。なお
、測定にあたり、コンタクト層１５のパラレルコンダク
ションの影響を取り除くため、ドーピング層１４上のコ
ンタクト層１５をエッチングにより除去した。結果を図
２に示す。
た効果を確認するため、上述のエピ構造のうち、バッフ
ァ層およびドーピング層の材料を従来の一般的な材料で
あるＡｌ０．４８Ｉｎ０．５２Ａｓに変えたエピ構造を
作製し、アンゲートのＦＥＴを用いたパルス電圧−電流
特性により、両者のドリフト速度の比較を行った。なお
、測定にあたり、コンタクト層１５のパラレルコンダク
ションの影響を取り除くため、ドーピング層１４上のコ
ンタクト層１５をエッチングにより除去した。結果を図
２に示す。
【００１１】引っ張り歪を加えていないアンゲートＦＥ
Ｔ（図中曲線Ｂで示す）においてはドリフト速度が１．
３５×１０７ ｃｍ／ｓ であったのに対して、引っ張
り歪を加えたアンゲートＦＥＴ（図中曲線Ａで示す）に
おいては同１．４×１０７ ｃｍ／ｓ という値が得ら
れた。この差は、後者において引っ張り歪みにより電子
の有効質量が小さくなり、そのためにドリフト速度が増
大した結果と考えられ、この方法がＦＥＴの高速化に有
効であることが確認された。
Ｔ（図中曲線Ｂで示す）においてはドリフト速度が１．
３５×１０７ ｃｍ／ｓ であったのに対して、引っ張
り歪を加えたアンゲートＦＥＴ（図中曲線Ａで示す）に
おいては同１．４×１０７ ｃｍ／ｓ という値が得ら
れた。この差は、後者において引っ張り歪みにより電子
の有効質量が小さくなり、そのためにドリフト速度が増
大した結果と考えられ、この方法がＦＥＴの高速化に有
効であることが確認された。
【００１２】なお、この発明は上述した実施例に限定さ
れるものではなく、各種の変形が可能である。例えば、
バッファ層やドーピング層として（Ａｌｙ Ｇａ１−ｘ
）１−ｘ Ｉｎｘ ＡｓやＡｌｘ Ｇａ１−ｘ Ａｓ
ｙ Ｓｂ１−ｙ ，Ａｌｘ Ｉｎ１−ｘＡｓｙ Ｐ１−
ｙ などのさまざまな混晶やそれからなる超格子を利用
することができる。
れるものではなく、各種の変形が可能である。例えば、
バッファ層やドーピング層として（Ａｌｙ Ｇａ１−ｘ
）１−ｘ Ｉｎｘ ＡｓやＡｌｘ Ｇａ１−ｘ Ａｓ
ｙ Ｓｂ１−ｙ ，Ａｌｘ Ｉｎ１−ｘＡｓｙ Ｐ１−
ｙ などのさまざまな混晶やそれからなる超格子を利用
することができる。
【００１３】また、エピタキシャル成長法としても、Ｍ
ＢＥ法に限らず、有機金属気相成長法や気相成長法など
を利用することができる。さらに不純物濃度や膜厚につ
いても、この発明の主旨を変更しない範囲内において種
々の変更を施すことが可能である。
ＢＥ法に限らず、有機金属気相成長法や気相成長法など
を利用することができる。さらに不純物濃度や膜厚につ
いても、この発明の主旨を変更しない範囲内において種
々の変更を施すことが可能である。
【００１４】
【発明の効果】以上のようにこの発明によれば、化合物
半導体を用いたチャネル層を有するＦＥＴにおいて、チ
ャネル層の面内に、チャネル層材料に転移の入らない弾
性限界内の引っ張り歪みを加えたことにより、電子の有
効質量を歪みのない場合に比較して小さくすることがで
き、チャネル層中を走行する電子のドリフト速度を高め
てＦＥＴの高速化をはかることが可能となる効果を有す
る。
半導体を用いたチャネル層を有するＦＥＴにおいて、チ
ャネル層の面内に、チャネル層材料に転移の入らない弾
性限界内の引っ張り歪みを加えたことにより、電子の有
効質量を歪みのない場合に比較して小さくすることがで
き、チャネル層中を走行する電子のドリフト速度を高め
てＦＥＴの高速化をはかることが可能となる効果を有す
る。
【図１】この発明の一実施例を示す概略断面図である。
【図２】電子のドリフト速度を示す図である。
【図３】従来例を示す図である。
１１・・・半絶縁性基板、１２・・・バッファ層、１３
・・・チャネル層、１４・・・ドーピング層、１５・・
・コンタクト層、１６・・・ソース電極、１７・・・ド
レイン電極、１８・・・ゲート電極。
・・・チャネル層、１４・・・ドーピング層、１５・・
・コンタクト層、１６・・・ソース電極、１７・・・ド
レイン電極、１８・・・ゲート電極。
Claims (1)
- 【請求項１】 化合物半導体を用いて構成したチャネ
ル層を有する電界効果トランジスタにおいて、チャネル
層の面内に、チャネル層材料に転移の入らない弾性限界
内の引っ張り歪みを加えたことを特徴とする電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10087391A JPH04332135A (ja) | 1991-05-02 | 1991-05-02 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10087391A JPH04332135A (ja) | 1991-05-02 | 1991-05-02 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04332135A true JPH04332135A (ja) | 1992-11-19 |
Family
ID=14285440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10087391A Pending JPH04332135A (ja) | 1991-05-02 | 1991-05-02 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04332135A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011518443A (ja) * | 2008-06-19 | 2011-06-23 | インテル・コーポレーション | シリコン上にバッファ層構造を形成する方法および当該方法により形成された構造 |
-
1991
- 1991-05-02 JP JP10087391A patent/JPH04332135A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011518443A (ja) * | 2008-06-19 | 2011-06-23 | インテル・コーポレーション | シリコン上にバッファ層構造を形成する方法および当該方法により形成された構造 |
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