KR20100062965A

KR20100062965A - 전자 방출 소자의 제조 방법 및 화상 표시 장치의 제조 방법

Info

Publication number: KR20100062965A
Application number: KR1020090118410A
Authority: KR
Inventors: 나오후미 아오끼; 쇼지 니시다
Original assignee: 캐논 가부시끼가이샤
Priority date: 2008-12-02
Filing date: 2009-12-02
Publication date: 2010-06-10
Also published as: CN101752160A; RU2009144566A; EP2194563A3; US20100136869A1; EP2194563A2; JP2010157489A; RU2430446C2; US8388400B2

Abstract

저 일함수 재료로 피복된, 양호한 전자 방출 특성을 구비하는 전자 방출 소자를, 전자 방출 소자들 간의 전자 방출 특성의 편차를 억제하고, 재현성 좋고, 용이하게 제조하는 방법을 제공한다.

구조체에 저 일함수 재료를 피복하기 전에, 구조체 상에 금속 산화물층을 형성한다.

전자 방출 소자, 저 일함수층, 전자 방출 특성, 구조체, 금속 산화물층

Description

전자 방출 소자의 제조 방법 및 화상 표시 장치의 제조 방법{METHOD OF FABRICATING ELECTRON-EMITTING DEVICE AND METHOD OF MANUFACTURING IMAGE DISPLAY APPARATUS}

본 발명은 저(low) 일함수 재료를 포함하는 전자 방출 소자 제조 방법, 전자원(electron source) 제조 방법 및 화상 표시 장치 제조 방법에 관한 것이다.

전계 방출형 전자 방출 소자에서는, 통상적으로 전자 방출체와 게이트 전극 사이에 전압이 인가되어, 전자 방출체의 선단(tip)에서 강전계가 발생되고, 이로 인하여 전자 방출체의 선단으로부터 진공으로 전자가 방출된다.

이러한 전계 방출형 전자 방출 소자에서, 전자를 방출하는 전계는 전자 방출체의 표면 일함수 및 선단 형상에 의해 상당한 영향을 받는다. 이론상, 통상적으로 보다 낮은 표면 일함수를 가지는 전자 방출체가 보다 약한 전계에서 전자를 방출할 수 있다.

아래의 문헌은 각각 도전성의 부재 상에 저 일함수 재료로 이루어지는 층을 제공함으로써 형성되는 전자 방출체를 포함하는 전자 방출 소자를 개시하고 있다. 일본특허공개 평1-235,124호(이하, '특허문헌 1'이라 함), 미국특허 제4,008,412 호(이하, '특허문헌 2'라 함) 및 일본특허공개 평2-220,337호(이하, '특허문헌 3'이라 함).

일본특허공개 평7-78,553호(이하, '특허문헌 4'라 함)는 미소 전계 방출 음극 장치를 개시하고 있다.

전자원은 많은 수의 전계 방출형 전자 방출 소자를 기판(배면판) 상에 배열함으로써 구성될 수 있다. 화상 표시 장치는, CRT와 마찬가지로, 상기 기판(배면판)을 전자 빔이 조사되는 때에 발광하는 형광체와 같은 발광체를 포함하는 기판(전면판)에 대향하여 배치하고, 그 후에 양 기판의 주위를 밀봉하는 방식으로 구성될 수 있다.

본 발명은, 저 일함수층을 포함하는 전자 방출 소자에 있어서, 전자 방출 특성의 재현성을 향상하고, 전자 방출 소자 간의 전자 방출 특성의 편차를 저감하는 제조 방법을 제공하는 것을 목적으로 한다.

본 발명은 금속을 포함하는 구조체와, 이 구조체 위에 놓이고, 금속의 일함수보다 낮은 일함수를 가지는 재료로 이루어지는 저 일함수층을 포함하는 전자 방출체를 포함하고, 전자 방출체의 표면으로부터 전자를 전계방출하는 전자 방출 소자의 제조 방법을 제공한다. 이 방법은 구조체 내에 포함된 금속과 동일한 금속의 산화물을 포함하는 금속 산화물층이 형성된 구조체를 제공하는 공정과, 금속 산화물층 상에 저 일함수층을 제공하는 공정을 포함한다.

본 발명의 추가적인 특징들은 첨부된 도면을 참조하는 아래의 예시적인 실시예의 설명으로부터 명확해질 것이다.

본 발명에 의하면, 전자 방출 소자로부터 안정된 방출 전류가 얻어져서 화상 표시 장치의 표시 화상의 품질을 향상할 수 있다.

이제, 본 발명의 다양한 실시예가 첨부된 도면을 참조하여 예시적으로 상세하게 설명될 것이다. 실시예에 기술된 구성요소의 치수, 재질, 형상, 배치 등은, 달리 특정되지 않는 한, 본 발명의 범위를 한정하도록 의도되지 않는다.

산화물이 "금속 산화물", "금속의 산화물" 또는 "산화된 금속"로 칭해질 때에, 금속의 산화수는 특별히 한정되지 않는다. 즉, "금속 산화물", "금속의 산화물" 또는 "산화 금속"은 MO_x(M은 금속 원소, x는 양수)로 표현된다. 금속의 산화수가 한정되는 경우에는 산화수가 특정될 수 있도록 "이산화 금속" 또는 "MO₂"와 같은 용어가 사용된다. 예를 들어, 본 명세서에서 "텅스텐의 산화물" 또는 "산화 텅스텐"이라는 용어는 "삼산화 텅스텐" 및 "이산화 텅스텐"을 포함한다. 이것은 반도체 요소와 같은 금속 이외의 요소에도 적용되며, 붕화물과 같은 산화물 이외의 화합물에 대해서도 적용된다.

이제, 본 발명의 제1 실시예에 따른 전자 방출 소자(10)의 예시적인 제조 방법 및 전자 방출 소자(10)의 구성의 일 예가 도 1과 도 2를 참조하여 기술될 것이다. 전자 방출 소자(10)는 원추형상을 가지는 구조체(3)를 포함한다.

전자 방출 소자(10)는 도 1에 도시된 공정들을 통해서 획득된다. 도 2는 전자 방출 조사(10)의 단면 모식도이다. 도 2에 도시된 바와 같이, 기판(10) 상에 캐소드 전극(2)이 배치된다. 구조체(3)는 금속을 포함하고, 캐소드 전극(2)에 전기적으로 접속된다. 전자 방출 소자(10)는 금속 산화물층(4)과, 금속 산화물층(4) 상에 배치된 저 일함수층(5)을 더 포함한다. 즉, 금속 산화물층(4)이 구조체(3)와 저 일함수층(5) 사이에 배치된다. 저 일함수층(5)은 구조체(3)에 포함된 금속의 일함수보다 낮은 일함수를 가지는 재료로 구성된다. 구조체(3), 금속 산화물층(4) 및 저 일함수층(5)은 일괄적으로 전자 방출체(9)로 칭할 수 있다. 따라서, 전자 방출체(9)는 캐소드 전극(2)에 전기적으로 접속된다.

구조체(3)는 금속을 포함하는 부재이며, 특별히 한정되지 않는다. 본 명세서에서 사용된 "금속을 포함하는 부재"라는 용어는 단일 금속 원소, 또는 금속 원소의 혼합물인 합금을 포함하는 부재이다. 구조체(3)는, 불순물을 제외한, 금속 또는 합금만으로 구성될 수 있을 것이다. 여기에서의 금속은 도전성을 갖는다.

도 1 및 도 2를 참조하면, 구조체(3)는 원추 형상이다. 구조체(3)는 전자 방출체(9)에서 발생하는 전계를 증가시킬 수 있는 임의의 기하학적인 형상을 가질 수 있을 것이다. 따라서, 구조체(3)의 표면은 표면에 돌기부(bump) 또는 돌출부(protruding portion)를 포함한다. 구조체(3)의 표면이 이와 같은 돌기부 또는 돌출부를 포함하는 경우에, 금속 산화물층(4)을 개재하여 구조체(3) 위에 배치된 저 일함수층(5)이 구조체의 두께보다 작은 두께를 가지기 때문에, 저 일함수층(5)의 표면은 돌기부 또는 돌출부를 포함할 수 있다. 특히, 전자 방출체(9)의 표면은 도 1 및 도 2에 도시된 바와 같이 저 일함수층(5)의 표면에 대응하거나, 도 3을 참조하여 후술하는 산화란탄층(6)의 표면에 대응한다.

도 1 및 도 2에 도시된 바와 같이, 게이트 전극(8)은 캐소드 전극(2)을 절연하기 위한 절연층(7) 상에 배치된다. 구조체(3)는 절연층(7)과 게이트 전극(8)을 관통하는 제1 개구(71) 내에 배치된다. 제1 개구(71)는 형상이 특별히 한정되지 않으며, 원형 형상 또는 다각형 형상일 수 있을 것이다. 전자 방출체(9)는 제1 개구(71) 내에 배치되는 것으로 기술될 수도 있다.

전자 방출 소자(10)는, 캐소드 전극(2)의 전위가 게이트 전극(8)의 전위보다 낮도록 캐소드 전극(2)과 게이트 전극(8) 사이에 소정의 전압이 인가되는 방식으로 구동된다. 인가되는 전압은, 전자 방출체(9)와 게이트 전극(8) 사이의 간격, 전자 방출체(9)의 형상[특히, 구조체(3)의 형상] 등에 따라 달라지며, 20V 내지 100V이다. 이러한 전압이 캐소드 전극(2)과 게이트 전극(8) 사이에 인가될 때에, 전자 방출체(9)의 표면 부분인 저 일함수층(5)로부터 전자가 전계방출된다. 다음과 같은 소자가 전계방출형 전자 방출 소자이다. 즉, 캐소드 전극과 게이트 전극 사이에 전압을 인가함으로써 전자 방출체와 게이트 전극 사이에 강전계가 발생되어, 전자 방출체의 표면으로부터 전자가 전계방출되는 전자 방출 소자.

전자 방출 소자(10)를 제조하는 데에 이용되는 방법이 아래에서 상세하게 설명된다. 본 실시예에서는, 구조체(3)에 포함된 금속의 산화물을 이용하여 구조체(3) 상에 금속 산화물층(4)이 형성되고, 그 후에, 금속 산화물층(4) 상에 저 일함수층(5)이 형성될 수 있을 것이다. 구조체(3), 금속 산화물층(4) 및 저 일함수층(5)은, 개별적으로, 또는 연속적으로 형성될 수 있을 것이다. 이러한 방법에 의해서 전자 방출 소자(10)가 제조되기 때문에, 본 전자 방출 소자(10)는 양호한 방출 전류가 획득하는 데에 유용하고, 양호한 전자 방출 특성의 재현성을 가진다. 많은 수의 전자 방출 소자가 큰 면적의 기판 상에 형성되는 경우에도, 본 방법에 의해서 각각 제조되는 전자 방출 소자들 간의 전자 방출 특성의 편차는 작다.

아래의 공정들 중 몇몇은 생략되거나, 복수의 공정이 하나의 공정으로 결합될 수 있을 것이다.

공정 1

아래의 전극 및 층들은 도 1a에 도시된 것과 같은 순서로 기판(1) 상에 형성된다. 즉, 캐소드 전극(2), 절연성 재료층(70) 및 게이트 전극(8)을 형성하기 위한 도전성 재료층(80). 기판(1)은 유리로 구성되어, 절연성을 가진다. 이와 달리, 캐소드 전극(2), 절연성 재료층(70) 및 도전성 재료층(80)이 이 순서대로 적층된 적층체가 기판(1) 상에 제공될 수 있을 것이다. 절연성 재료층(70)을 형성하는 재료는, 예를 들어 SiO₂이다. 절연성 재료층(70)의 두께는, 전자 방출 소자(10)를 구동하기 위한 전압 등을 고려해서 결정되며, 예를 들어 1㎛일 수 있을 것이다. 캐소드 전극(2) 및 도전성 재료층(80)은 동일한 재료로 구성할 수도 있고, 다른 재료로 구성할 수도 있을 것이다. 본 실시예에서, 캐소드 전극(2)은 구조체(3)와 기판(1) 사이에 배치된다. 캐소드 전극(2)의 위치는, 전자가 구조체(3)에 공급될 수 있으면 특별히 한정되지는 않는다. 예를 들어, 캐소드 전극(2)은 구조체(3) 옆에 배치될 수 있을 것이다. 캐소드 전극(2) 및 도전성 재료층(80)은 도전성 재료로 구성될 수 있을 것이다. 도전성 재료의 예는, Be, Mg, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Al, Cu, Ni, Cr, Au, Pt, Pd와 같은 금속 재료, 이들 금속의 합금, 이들 금속의 탄화물, 이들 금속의 붕화물, 이들 금속의 질화물 및 Si 및 Ge와 같은 반도체이다.

공정 2

소정의 형상을 가지는 제2 개구(81)가 이온 에칭법 등의 에칭에 의해서 도전 성 재료층(80)에 형성되고, 이것에 의해 도 1b에 도시된 바와 같이 게이트 전극(8)이 형성된다. 제2 개구(81)는, 예를 들어 직경 1㎛의 원형 형상을 가질 수 있을 것이다. 제2 개구(81)의 형상은 특별히 한정되지 않고, 원형 형상 또는 다각형 형상일 수 있을 것이다. 제2 개구(81)의 크기는 전자 방출 소자(1)를 구동하기 위한 전압(예를 들어, 20V 내지 100V)을 고려해서 결정된다.

공정 3

절연성 재료층(70)은 게이트 전극(8)을 마스크로 이용하는 이온 에칭에 의해서 에칭되고, 제1 개구(71)는 절연성 재료층(70)을 관통하도록 형성된다. 이 공정에서, 도 1c에 도시된 바와 같이 절연층(7)이 형성된다. 절연성 재료층(70)은 습식 에칭 또는 건식 에칭될 수 있을 것이다.

공정 4

도 1d에 도시된 바와 같이 게이트 전극(8) 상에 희생층(82)이 형성된다. 희생층(82)을 형성하는 재료는 특별히 한정되지 않으며, 캐소드 전극(2), 게이트 전극(8) 또는 구조체(3)을 형성하는 재료와는 상이하다.

공정 5

구조체(3)를 형성하는 재료가 제1 개구(71) 내에 퇴적되어, 도 1e에 도시된 바와 같이 구조체(3)가 형성된다. 구조체(3)는 금속을 포함하는 재료 또는 고융점을 가지는 재료로 구성된다. 구조체를 형성하는 재료는 이 재료의 주성분으로 70 원자 퍼센트 이상 및 90 원자 퍼센트 이상의 금속 원소를 포함한다. 재현성 및 균일성의 관점에서, 구조체(3)는 단일의 고융점 금속으로 구성될 수 있을 것이다. 고융점 금속의 예는 몰리브덴 및 텅스텐을 포함한다.

여기에서 구조체(3)는 원추 형상인 것으로 설명된다. 구조체(3)는 전자 방출체(9)의 선단에 생성되는 전계를 증가시킬 수 있는 임의의 기하학적 형상일 수 있을 것이다. 구조체(3)는, 예를 들어 삼각뿔 또는 사각뿔 형상일 수 있을 것이다. 이와 달리, 구조체(3)는 탄소 섬유와 같은 막대 형상, 침 형상, 릿지(ridge) 형상(판상)일 수 있을 것이다. 구조체(3)는 돌기부 또는 돌출부를 포함할 수 있을 것이다. 범프 또는 돌출부는 기판(1)으로부터, 예를 들면 게이트 전극(8) 또는 애논드 전극을 향하여 돌출한다. 전자 방출 소자(10)에 방출 전류를 제한하는 저항을 제공하는 경우에, 저항은 캐소드 전극(2)과 구조체(3) 사이에 제공되거나, 캐소드 전극(2) 내에 제공될 수 있을 것이다. 보다 나은 이해를 제공하기 위하여, 여기에서는 캐소드 전극(2)과 구조체(3)가 상이한 부재로서 설명된다. 캐소드 전극(2) 및 구조체(3)는 동일한 재료로 구성되어 캐소드 전극(2) 및 구조체(3)가 단일의 연속 부재를 형성할 수도 있을 것이다. 이러한 경우에, 캐소드 전극(2) 및 구조체(3)는 몰리브덴 또는 텅스텐과 같은 고융점 금속으로 구성될 수 있을 것이다.

공정 6

희생층(82)이 선택적으로 제거되어, 도 1f에 도시된 바와 같이 희생층(82) 상에 배치되고 구조체(3)를 형성하는 것과 동일한 재료로 구성되는 층(30) 또한 제거된다.

이상의 공정은, 스핀트(Spindt) 등에 의해서 제안된 것과 같은 공지된 기술 에 의해서 수행될 수 있다.

공정 7

도 1g에 도시된 바와 같이 구조체(3) 상에 금속 산화물층(4)이 형성된다. 금속 산화물층(4)은 구조체(3)에 포함되는 금속의 산화물로 이루어진다. 특히, 금속 산화물층(4)은 구조체(3)에 가장 많이 포함되는 금속 원소의 산화물, 즉, 구조체(3)의 주성분의 산화물로 이루어진다. 따라서, 금속 산화물층(4)은 구조체(3)에 포함되는 금속 원소와 동일한 금속 원소를 포함한다. 이것은 금속 산화물층(4)이 구조체(3)와 경고하게 접합되도록 하여, 전자 방출 소자(10)의 안정적인 동작을 가능하게 한다. 또한, 이것은 구조체(3)의 형상의 불균일성이 전자 방출 소자(10)의 전자 방출 특성의 편차에 영향을 미치는 것을 방지할 수 있도록 한다. 동작 전압이 상승하는 것을 방지하기 위해서, 그리고, 구조체(3)로부터 저 일함수층(5)으로 전자를 공급하기 위해서, 이용되는 금속 산화물층(4)은 도전성을 갖는다. 구조체(3)가 몰리브덴으로 구성되는 경우에, 이용되는 금속 산화물층(4)은 몰리브덴의 산화물로 구성된다. 이산화몰리브덴(MoO₂)은, 삼산화몰리브덴(MoO₃)보다 저항률(비저항)이 상당히 낮고, 도전성 산화물이므로, 이용되는 금속 산화물층(4)은 이산화몰리브덴으로 구성될 수 있을 것이다.

구조체(3)가 텅스텐으로 구성되는 경우에, 이용되는 금속 산화물층(4)은 텅스텐의 산화물로 구성될 수 있을 것이다. 이산화텅스텐(WO₂)은 삼산화텅스텐(WO₃)보다 저항률(비저항)이 상당히 낮고, 도전성 산화물이므로, 이용되는 금속 산화물 층(4)은 이산화텅스텐으로 구성될 수 있을 것이다.

금속 산화물층(4)의 두께는 그 저항률에 따라 달라지며, 실용적으로는 3 내지 20nm이다. 그 두께가 3nm보다 작은 경우에, 실용적인 효과는 얻어지지 않을 수 있을 것이다. 그 두께가 20nm보다 큰 경우에, 금속 산화물층(4)은 무시할 수 없는 저항 성분으로서 동작하여, 동작 전압이 상승하고, 전자가 금속 산화물층(4)을 통해 구조체(3)로부터 저 일함수층(5)으로 공급되는 것이 억제된다.

금속 산화물층(4)을 형성하는 프로세스는 특별히 한정되지 않는다. 금속 산화물층(4)은, 예를 들어 스퍼터법과 같은 통상적인 성막 기술, 제어된 산소 분위기 하에서 구조체(3)가 고온으로 가열되는 프로세스, EUV(Extreme Ultra-Violet) 조사 프로세스, 또는 유사한 프로세스에 의해서 형성될 수 있다. 금속 산화물층(4)이 MoO₂로 구성되는 경우에, Mo층이 스퍼터법 또는 유사한 프로세스에 의해서 형성되고, 그 후에 EUV, 예를 들어 엑시머 자외선을 조사하여, Mo층이 금속 산화물층(4)으로 변환될 수 있다.

저 일함수층(5)의 형성 전에 구조체(3) 상에 금속 산화물층(4)이 형성되기 때문에, 구조체(3)의 형상의 불균일성에 의한 영향이 저감될 수 있다. 도 1g를 참조하면, 금속 산화물층(4)은 구조체(3) 전체를 덮는다. 그러나, 금속 산화물층(4)이 구조체(3) 전체를 덮어야만 하는 것은 아니다. 기판(1) 상에 많은 수의 구조체(3)를 형성하는 경우에는, 이 공정에서 실질적으로 동일한 조건 하에서 모든 구조체(3) 상에 금속 산화물층(4)이 형성된다. 이것은 구조체(3) 간의 형상의 차이 를 줄이는 데에 효과적이다.

공정 8

도 1h에 도시된 바와 같이, 구조체(3)에 포함되는 금속의 일함수보다 작은 일함수를 가지는 재료로 이루어지는 저 일함수층(5)이 금속 산화물층(4) 상에 제공된다. 저 일함수층(5)이 금속 산화물층(4) 상에 배치되기 때문에, 구조체(3)에 포함되는 성분, 특히 구조체(3)에 포함된 금속이 금속 산화물층(4)으로 확산하는 것이 억제될 수 있다. 이것은 저 일함수층(5)의 특성이 안정적일 수 있도록 한다.

저 일함수층(5)은 기상 증착 공정 또는 스퍼터 공정과 같은 통상적인 진공 성막 공정에 의해서 형성될 수 있다. 일 실시예에서, 저 일함수층(5)은 약 20nm이하의 두께를 가지고, 실용적인 이용에 있어서는 10nm정도이다.

도 1h를 참조하면, 저 일함수층(5)은 금속 산화물층(4) 전체를 덮는다. 그러나, 저 일함수층(5)은 금속 산화물층(4) 전체를 덮어야 하는 것은 아니다.

저 일함수층(5)을 형성하는 재료는 구조체(3) 보다 작은 일함수를 가진다. 저 일함수층(5)을 형성하는 재료는 구조체(3)에 주성분으로서 포함되는 금속의 일함수보다 작은 일함수를 가질 수 있을 것이다. 구조체(3)의 주성분은 가장 높은 원자 농도를 가지는 금속 성분으로 규정되며, 예를 들면 상술한 바와 같이 몰리브덴 또는 텅스텐이다. 몰리브덴 및 텅스텐은 4.0eV보다 큰 일함수를 가진다. 따라서, 저 일함수층(5)을 형성하는 재료는 4.0eV이하의 일함수를 가지며, 3.0eV이하 까지의 일함수를 가진다.

저 일함수층(5)을 형성하는 재료의 일함수는 진공 UPS(ultraviolet photoelectron spectroscopy)와 같은 광전자 분광법, 켈빈(Kelvin)법, 진공에서의 전계 방출 전류를 계측해서 전계와 전류의 관계가 유도되는 방법 또는 유사한 방법에 의해서 결정될 수 있다. 이러한 기술은 일 함수를 결정하는 데에 조합하여 사용될 수 있을 것이다.

특히, 기지의 일함수를 가지는 재료(예를 들면, 텅스텐)의 약 20nm 두께의 막(금속막)이 예리한 선단을 갖는 도전성 프로브(probe)(예를 들어, 텅스텐 프로브)의 선단(돌기부) 상에 제공된다. 프로브의 전자 방출 특성은 진공에서 전계가 프로브에 인가되는 방식으로 측정된다. 프로브의 선단인 돌기부의 형상에 의한 전계 증배 계수(field enhancement factor)는 그 전자 방출 특성으로부터 미리 결정된다. 저 일함수층(5)을 형성하는 재료의 막이 금속막 상에 제공되고, 그 후에 계산에 의해서 일함수를 결정한다.

저 일함수층(5)을 형성하는 재료의 예는, Cs와 같은 금속, 금속 화합물 및 La₂O₃(약 2.5eV의 일함수), CeO₂(약 3.0eV의 일함수) 및 Pr₂O₃(약 2.6eV의 일함수)와 같은 희토류금속 산화물을 포함한다.

저 일함수층(5)을 형성하는 재료의 다른 예는 CeB₆(약 2.6eV의 일함수)와 같은 희토류금속 붕화물 및 Y₂O₃, ZrO₂, ThO₂와 같은 금속 산화물을 포함한다. 특히, 란탄의 붕화물(붕화란탄)이 저 일함수층(5)을 형성하는 데에 이용될 수 있을 것이다. 이용되는 붕화란탄은 육붕화란탄(LaB₆)일 수 있을 것이다. 육붕화란탄은 화학량론적 조성으로서 La와 B의 비가 1:6인 화합물이며, 단순 입방 격자를 갖는다. 붕화란탄의 예는 비화학량론적 조성의 란탄 화합물 및 다양한 격자 상수의 란탄 화합물을 포함한다.

일 실시예에서, 저 일함수층(5)은 단결정 붕화란탄보다는 다결정 붕화란탄으로 구성된다. 다결정 붕화란탄은 금속적인 도전성을 나타내고, 전기적으로 도전성을 띤다. 통상적으로, 다결정층은 단결정층보다 용이하게 형성될 수 있다. 다결정층들이 구조체(3)의 미세하고 복잡한 표면 요철을 따르도록 형성될 수 있고, 내부 응력을 줄일 수 있기 때문에, 다결정층이 이용된다. 단결정층이 다결정층보다 일함수가 낮지만, 다결정층의 두께 및/또는 결정자 크기의 제어는 다결정층이 단결정층의 일함수에 가까운 3.0eV의 일함수를 가지는 것을 가능하게 한다.

도 4를 참조하면, 붕화란탄의 다결정층(5)은 많은 수의 결정자(55)를 포함하여, 다결정 특성을 가진다. 여기에서 사용된 "결정자"라는 용어는 단결정으로 간주될 수 있는 최대 모임을 의미한다. "다결정층"이라는 용어는 결정자들 또는 결정자들의 덩어리(집합체)가 서로 접합되거나 서로 접촉하여 금속적인 도전성을 나타내는 층을 의미한다. 결정자들 또는 결정자 덩어리들(집합체들) 사이에는 공벽(갭 또는 공간)이 존재할 수 있을 것이다. 도 4는 붕화란탄층이 다결정층(5)인 모식도이며, 금속산화물층(4) 또는 구조체(3)의 특성을 한정하도록 의도되지는 않는다.

따라서, 본 명세서에서 사용되는 다결정층은, 미립자(fine-grain)의 집합체를 포함하는, 소위 미립자층과 상이하다. "그레인(grain)"이라는 용어는, 복수의 결정자를 포함하는 것, 비정질 입상의 것, 또는 입상으로 보이는 것을 의미하며, 이 용어의 용법이 명확하지 않을 경우가 있다.

붕화란탄의 다결정층(5)에 포함되는 결정자(55)는 2.5nm이상의 크기를 가진다. 다결정층(5)은 100nm이하의 두께를 가진다. 따라서, 결정자(55)의 크기의 상한은 필연적으로 100nm이다. 다결정층(5)은 2.5nm이상의 결정자 크기를 가지기 때문에, 다결정층의 방출 전류는 2.5nm이하의 결정자 크기를 가지는 다결정층보다 더 안정적이다(요동이 감소된다). 다결정층(5)의 결정자 크기가 100nm를 초과하는 경우, 다결정층(5)의 두께 또한 100nm를 초과하여, 다결정층(5)이 벗겨지게 되어, 저 일함수층을 포함하는 다른 전자 방출 소자가 불안정한 특성을 가진다. 다결정층(5)의 결정자 크기가 2.5nm미만인 경우, 그 일함수는 3.0eV보다 크다. 이것은 La와 B의 조성비가 6.0으로부터 크게 벗어나서, 결정성을 유지할 수 없는 불안정한 상태가 유지되기 때문일 것이다. 전자 방출 소자(10)의 전자 방출 특성 간의 편차가 작으므로, 다결정층(5)은 약 20nm이하의 두께를 가진다.

결정자(55)의 크기는 전형적으로는 X선 회절 측정에 의해서 결정될 수 있다. 특히, 결정자 크기는 쉐러(Scherrer)법이라고 불리는 기법에 의해 회절 패턴의 프로파일로부터 계산될 수 있다. 결정자의 크기를 결정하는 것에 부가하여, X선 회절 측정은 다결정층(5)이 화학량론적인 붕화란탄으로 구성되는 것이나, 다결정층(5)의 배향성을 조사하는 것에도 이용될 수 있다. 단면 TEM(transmission election microscopy)에 의해 관찰하면, 복수의 격자 줄무늬가 결정자(55)에 대응하는 영역에 실질적으로 평행하게 배열되는 것을 확인한다. 따라서, 결정자 크기(결정자 직경)은 아래와 같이 결정될 수 있다. 즉, 서로 가장 이격된 2개의 격자 줄무늬가 선택되고, 두 격자 줄무늬 중 하나의 단부를 다른 하나의 단부에 연결하는 단부에 선분 중 가장 긴 선분의 길이를 결정자 크기로 인식한다. 단면 TEM에 의해 관찰한 영역 내에 복수의 결정자가 존재하는 것으로 확인되는 경우에는, 이들 결정자의 크기의 평균이 다결정 붕화란탄층의 결정자 크기로서 이용될 수 있다.

이용된 금속 산화물층(4)이 도전성을 가지지만, 금속 산화물 중 몇몇은 절연성을 갖는 것도 있다. 일 실시예에서, 저 일함수층(5)이 붕화란탄으로 구성되는 경우에, 사용되는 금속 산화물층(4)은 La를 포함한다. "La"는 란탄의 화학 기호이다. La를 포함하지 않는 금속 산화물이 절연체인 경우, 금속 산화물에 La를 첨가함으로써 금속 산화물의 저항률은 감소될 수 있다. 금속 산화물층(4)은 도전성이 되도록 금속 산화물로부터 형성될 수 있다.

예를 들어, La는 금속 산화물층(4)에 포함된 금속 산화물내의 산소와 결합해서 보다 안정적인 산화란탄을 형성할 수 있다. 란탄의 산화물인 삼산화 이란탄(La₂O₃)은 통상적인 금속 산화물과 비교하여 낮은 저항율을 가지며, 안정적인 산화물이다. 따라서, 구조체(3)로부터 붕화란탄층(5)으로 전자가 안정적으로 공급될 수 있어, 안정적인 전자 방출 특성이 얻어질 수 있다.

La를 포함하지 않는 산화물에 La를 첨가함으로써 La를 포함하지 않는 금속 산화물의 조성이 변할 수 있다. 이것은 La를 포함하지 않는 금속 산화물의 도전성을 높일 수 있을 것이다.

예를 들어, 물리브덴으로부터 구조체(3)를 형성하는 경우에, 몰리브덴의 산 화물은 절연성을 갖는 MoO₃를 포함한다. 금속 산화물층(4)은 몰리브덴으로부터 형성되고, 거기에 La가 추가된다. 금속 산화물층(4)은 La의 산화물인 La₂O₃와, MoO₂를 포함하여, MoO₃로 구성되는 금속 산화물층과 비교하여 더 높은 도전성을 가진다.

텅스텐으로부터 구조체(3)를 형성하는 경우, 텅스텐의 산화물은 절연성을 갖는 WO₃을 포함한다. 금속 산화물층(4)은 텅스텐으로부터 형성되고, 거기에 La가 첨가된다. 금속 산화물층(4)은 La의 산화물인 La₂O₃와, WO₂를 포함하여, WO₃으로 구성되는 금속 산화물층과 비교할 때에 더 높은 도전성을 가진다.

금속 산화물층(4)에서의 La의 함유량은 전자 방출 특성에 따라서 결정될 수 있을 것이며, 실용적인 이용에 있어서는 5% 내지 30%의 원자 퍼센트이다. 금속 산화물층(4)의 주성분은 La가 아니라, 구조체(3)에 포함되는 금속 원소 또는 그 금속 원소의 산화물이다. 따라서, 금속 산화물층(4)의 몰리브덴 또는 텅스텐과 산소의 함유량은 70% 내지 95%이다.

금속 산화물층(4)이 La를 포함하도록 금속 산화물층(4)을 형성하는 방법의 예는, La를 포함하지 않는 산화물층에 La를 도핑하는 방법 및 산화물을 구성하는 재료와 La를 포함하는 타깃을 사용하는 스퍼터법을 포함한다.

전자 방출 소자(10)는 기본적으로 도 2에 도시된 바와 같이 공정 1 내지 공정 8을 통해서 제조된다.

저 일함수층(5)이 붕화란탄의 다결정층인 경우에, 붕화란탄의 다결정층이 산 화란탄층(6)으로 피복되도록 하기 공정 9가 수행될 수 있을 것이다. 도 3에 도시된 바와 같이, 공정 9에서 산화란탄층(6)이 붕화란탄의 다결정층(5) 상에 피닥된다.

공정 9

저 일함수층(5)이 붕화란탄의 다결정층인 경우, 붕화란탄의 다결정층은 산화란탄(LaO_X)으로 피복된다.

산화란탄층(6)은 란탄 산화물(LaO_X)로부터 구성되고, 특히, 삼산화 이란탄(La₂O₃)으로부터 구성될 수 있을 것이다. 산화란탄층(6)(예를 들어, La₂O₃층)은 붕화란탄층(5)(예를 들어, LaB₆층)보다 분위기(특히, 산소 분위기)에 대하여 더 안정적이다. La₂O₃은 LaB₆의 일함수(약 2.5eV)에 가까운 저 일함수(약 2.6eV)를 갖는 재료이다. 따라서, 붕화란탄층(5) 상에 산화란탄층(6)이 존재하는 것은 안정적인 전자 방출 특성을 획득하는 데에 효과적이다. 붕화란탄과 산화란탄은 서로 안정적으로 접합한다.

다른 실시예에서, 산화란탄층(6)은 실용적인 이용에 있어 대략 1 내지 10nm의 두께를 가진다. 그 두께가 약 1nm 미만인 경우에, 산화란탄의 효과는 거의 얻을 수 없다. 그 두께가 10nm를 초과하는 경우에는 산화란탄층(6)으로부터 방출되는 전자의 수는 작다.

붕화란탄층(5) 상에 산화란탄층(6)을 형성하는 방법은 특별히 한정되지 않는 다. 예를 들어, 붕화란탄층(5)은 제어된 산소 분위기에서 가열되어 붕화란탄층(5)의 표면 부분이 산화란탄층(6)으로 변환될 수 있을 것이다. 이와 달리, 산화란탄층(6)은 기상 증착법 또는 스퍼터법과 같은 통상적인 성막 기술에 의해 형성될 수 있을 것이다.

도 3에 도시된 전자 방출 소자에서, 전자는 붕화란탄층(5) 또는 산화란탄층(6)으로부터 방출되며, 혹은, 붕화란탄층(5) 및 산화란탄층(6) 모두로부터 방출된다. 구조체(3), 금속 산화물층(4) 및 붕화란탄층(5)은 일괄하여 전자 방출체(9)로 불릴 수 있다. 도 3을 참조하면, 산화란탄층(6)은 붕화란탄층(5) 전체를 덮는다. 산화란탄층(6)은 붕화란탄층(5) 전체를 덮을 필요는 없다. 이 경우에, 붕화란탄층(5)의 표면 부분 및 산화란탄층(6)의 표면은 전자 방출체(9)의 표면을 형성한다.

이제, 본 발명의 제2 실시예에 따른 전자 방출 소자의 제조 방법이 도 5a, 5b, 5c를 참조하여 아래에 기술될 것이다. 도 5a는 전자 방출 소자를 Z 방향에서 보았을 경우의 평면 모식도이다. 도 5b는 도 5a의 VB-VB선을 따라 취해진 전자 방출 소자(10)의 단면 모식도이다. 도 5c는 도 5b의 X 방향으로부터 보았을 경우의 평면 모식도이다.

전자 방출 소자(10)는 기판(1) 위에 배치된 게이트 전극(8)과, 그 사이에 배치된 절연층(7)을 포함한다. 절연층(7)은 제1 절연층(7a) 및 제2 절연층(7b)을 포함하며, 단층 또는 다층 구조를 가질 수 있을 것이다. 게이트 전극(8)은 제1 게이트 전극부(8a) 및 제2 게이트 전극부(8b)를 포함하며, 단층 또는 다층 구조를 가지 수 있을 것이다. 전자 방출 소자(10)는 기판(1) 상에 배치된 캐소드 전극(2) 및 캐소드 전극(2)에 연결된 구조체(3)를 포함한다. 구조체(3)는 금속을 포함하고, 제1 절연층(7a)의 측면을 따라 기판(1)으로부터 멀어지는 방향으로 연장한다. 전자 방출 소자(10)는 구조체(3) 상에 배치되는 금속 산화물층(4)과, 금속 산화물층(4) 상에 배치된 붕화란탄층(5)을 더 포함한다. 즉, 금속 산화물층(4)이 구조체(3)와 붕화란탄층(5) 사이에 배치된다. 구조체(3), 금속 산화물층(4), 및 붕화란탄층(5)은 전자 방출체(9)를 형성한다.

구조체(3)가 설치된 절연층(7)의 측면은 도 5b에 도시된 바와 같이 기판(1)의 상면에 대하여 경사를 이룰 수 있을 것이다. 제1 절연층(7a)의 상면은 기판(1)의 상면에 평행하거나 실질적으로 평행하고, 코너부(32)를 통해서 이 측면에 접속된다. 제2 절연층(7b)은 X 방향에서 보았을 때에 제1 절연층(7a)보다 폭이 더 작다. 오목부(60)가 제1 절연층(7a)과 제1 게이트 전극부(8a) 사이에 배치된다.

도 5b를 참조하면, 구조체(3)는 기판(1)로부터 +Z 방향으로 돌출하는 부재이며, 돌기부를 포함한다. 여기서, +Z 방향은 기판(1)으로부터 멀어지는 방향, 즉, 게이트 전극(8)을 향하는 방향, 또는 애노드 전극을 향하는 방향이다. 구조체(3)는 게이트 전극(8)측 상에 존재하고, 오목부(60) 내로 연장하는 단부를 포함한다. 즉, 구조체(3)의 게이트 전극(8)측 단부가 오목부(60) 내에 위치하는 제1 절연층(7a)의 상면부로부터 제1 절연층(7a)의 측면부로 연장한다. 제1 절연층(7a)의 상면과 나 측면은 코너부(32)를 통해 서로 접속되어 있기 때문에, 구조체(3)의 돌기부는 전자 방출체(9) 상에서 발생하는 전계를 증대시킬 수 있는 기하학적 형상을 가진다.

구조체(3)의 게이트 전극(8)측 단부가 오목부(60) 내로 연장하기 때문에, 다음과 같은 장점이 있다. (1) 구조체(3)와 제1 절연층(7a) 간의 접촉 면적이 넓어져, 그 사이의 기계적인 밀착성(밀착 강도)이 크다. (2) 구조체(3)와 제1 절연층(7a) 사이의 접촉 면적이 넓기 때문에, 전자 방출부(9)에서 발생하는 열이 효율적으로 분산될 수 있다. (3) 오목부(60) 내의 절연체-진공-도전체 계면에서 발생하는 삼중점 전계의 강도가 감소되고, 이로 인하여 비정상적인 전계 발생에 의한 방전 현상을 억제할 수 있다.

본 실시예에서, 구조체(3)는 금속 산화물층(4)을 개재하여 저 일함수층(5)으로 덮어져 있다. 구조체(3)의 돌기부만이 금속 산화물층(4)을 개재하여 저 일함수층(5)으로 덮여져 있을 수 있을 것이다.

일 실시예에서, 저 일함수층(5)은 도 4를 참조하여 전술한 붕화란탄의 다결정층(5)이다. 저 일함수층(5)이 붕화란탄의 다결정층(5)일 경우, 이용되는 금속 산화물층(4)은 란탄을 포함한다. 도 3을 참조하여 설명한 바와 같이, 전자 방출체(9)는 저 일함수층(5) 상에 배치되는 산화란탄층(도시하지 않음)을 포함할 수 있을 것이다.

도 5a 내지 도 5c를 참조하면, 제1 게이트 전극부(8a)가 제2 게이트 전극부(8a)로 부분적으로 덮여진다. 제2 게이트 전극부(8b)와 구조체(3)는 동일한 도전성 재료로 구성된다. 제2 게이트 전극부(8b)는 생략될 수도 있으며, 안정적인 전계를 형성하기 위해 제공될 수도 있을 것이다. 그 결과, 도 5에 도시된 바와 같 이, 게이트 전극(8)은 제1 및 제2 게이트 전극부(8a, 8b)를 포함한다. 저 일함수층(5)은 게이트 전극(8) 상에 연장할 수 있을 것이다. 도 5a 및 도 5c를 참조하면, 전자 방출체(9)는 Y 방향으로 연속해서 연장하며, 릿지(ridge) 형상(판상)을 가진다. 전자 방출체(9)는 Y 방향에서 소정의 간격을 두어 배열되는 복수의 부분들을 포함할 수 있을 것이다.

이제, 전자 방출 소자(10)를 제조하는 예시적인 방법이 도 5a 내지 도 5c를 참조하여 설명될 것이다.

공정 1

도 9a에 도시된 바와 같이, 제1 절연층(7a)을 형성하기 위한 제1 절연막(30)이 기판상에 형성되고, 제2 절연층(7b)을 형성하기 위한 제2 절연막(40)이 제1 절연막(30)의 상면 상에 적층되며, 그 후에, 제1 게이트 전극부(8a)를 형성하기 위한 제1 도전층(50)이 제2 절연막(40)의 상면 상에 적층된다. 제2 절연막(40)을 형성하기 위한 재료는, 후술하는 공정 3에서 사용되는 에칭액(에천트)으로 제2 절연막(40)의 많은 양이 에칭되도록, 제1 절연막(30)을 형성하기 위한 재료와는 상이한 재료로부터 선택된다.

공정 2

도전층(50), 제2 절연막(40) 및 제1 절연막(30)이 에칭된다(제1 에칭 처리).

제1 에칭 처리에서, 포토리소그래피 등에 의해 도전층(50) 상에 레지스트 패턴이 형성된 후에, 도전층(50), 제2 절연막(40) 및 제1 절연막(30)이 에칭된다. 공정 2에서, 도 5a 내지 도 5c에 도시된 전자 방출 소자(10)에 포함되는 제1 절연 층(7a)과 제1 게이트 전극부(8a)가 도 9b에 도시된 바와 같이 형성된다. 도 9b에 도시된 바와 같이, 이 공정에서 형성되는 제1 절연층(7a)의 측면(경사면)(22)은 기판(1)의 상면과 90°보다 작은 각도(θ)를 이룬다. 제1 게이트 전극부(8a)의 측면(경사면)과 제1 절연층(7a)의 상면[기판(1)의 상면]은, 제1 절연층(7a)의 측면(경사면)(22)과 기판(1)의 상면에 의해서 형성되는 각도(θ)보다 작은 각도를 이룬다.

공정 3

도 9c에 도시된 바와 같이, 제2 절연막(40)이 에칭된다(제2 에칭 처리).

공정 3에서, 도 5a 내지 도 5c에 도시된 전자 방출 소자(10)에 포함되는 제2 절연층(7b)이 형성된다. 오목부(60)는 제1 절연층(7a)의 상면의 일부와 제2 절연층(7b)의 측면에 의해서 규정된다. 보다 상세하게, 오목부(60)는 제1 게이트 전극부(8a)의 하면의 일부, 제1 절연층(7a)의 상면의 일부 및 제2 절연층(7b)의 측면에 의해서 규정된다. 공정 3에서, 제2 절연막(40)의 측면이 에칭되므로, 제1 절연층(7a)의 상면이 부분적으로 노출된다. 제1 절연층(7a)의 노출된 상면부(21)와 제1 절연층(7a)의 측면(경사면)(22) 간의 접속부분이 코너부(32)이다.

공정 4

구조체(3)를 형성하기 위한 재료로 이루어지는 제1 도전성막(60A)이 기판(1)의 상면, 캐소드 전극(2)측 상인 제1 절연층(7a)의 측면(경사면)(22) 및 제1 절연층(7a)의 상면부(21) 위에 퇴적된다.

제1 도전성막(60A)은 제1 절연층(7a)의 코너부(32)를 부분적으로 덮고, 제1 절연층(7a)의 경사면(측면)(22) 및 제1 절연층(7a)의 상면부(21) 위로 연장한다.

일 실시예에서, 제1 도전성막(60A)은 제1 절연층(7a)의 코너부(32) 및 상면 상에 위치하는 제1 부분과, 제1 절연층(7a)의 결사면(22) 상에 위치하는 제2 부분을 가지도록 형성되고, 제1 부분은 제2 부분보다 밀도가 높다. 제2 게이트 전극부(8b)를 형성하기 위한 재료로 이루어지는 제2 도전성막(60B)이 제1 도전성막(60A)과 함께 제1 게이트 전극부(8a) 상에 퇴적될 수 있을 것이다. 이것은 제1 및 제2 도전성막(60A, 60B)이 도 9d에 도시된 바와 같이 형성될 수 있도록 한다.

도 9d를 참조하면, 제1 도전성막(60A)은 제2 도전성막(60B)과 접촉한다. 공정 4에서, 제1 및 제2 도전성막(60A, 60B)이 서로 접촉하지 않도록, 즉 서로 이격되도록 형성될 수 있을 것이다.

아래의 간극(18)의 크기(거리 d)를 정밀하게 제어하기 위해, 도 9d에 도시된 바와 같이, 제1 및 제2 도전성막(60A, 60B)은 서로 접촉하도록 형성된다.

공정 5

제1 및 제2 도전성막(60A, 60B)이 에칭된다(제3 에칭 처리).

제3 에칭 처리는 주로 제1 및 제2 도전성막(60A, 60B)을 그 막 두께 방향에서 에칭하기 위한 것이다.

공정 5에서, 서로 접촉하도록 공정 4에서 형성된 제1 도전성막(60A)과 제2 도전성막(60B) 사이에 간극(18)이 형성된다. 또한, 제1 도전성막(60A)의 단부(돌기부)가 첨예화될 수 있다. 제1 및 제2 도전성막(60A, 60B)을 형성하는 데에 이용된 도전성 재료의 조각이 오목부(60)로부터 제거될 수 있다. 이것은 구조체(3)와 제2 게이트 전극부(8b)가 도 9e 및 도 9f에 도시된 것과 같이 형성될 수 있도록 한다.

공정 5에서, 에칭 전에, 제1 및 제2 도전성막(60A, 60B)은 표면이 산화되도록 산화 처리될 수 있을 것이다. 공정 5에서, 산화 처리 및 에칭이 반복될 수 있을 것이다.

이러한 산화 처리와 에칭을 조합하면, 단순한 에칭(도 9e)과 비교하여, 도 9f에 도시된 바와 같이 구조체(3)의 돌기부의 선단이 보다 잘 제어되어 첨예화될 수 있도록 한다. 또한, 구조체(3)와 제2 게이트 전극부(8b) 간의 간극(18)이 제어성이 좋도록 형성될 수 있다. 따라서, 전자 방출 소자(10)는 보다 양호한 전자 방출 특성을 가지도록 형성될 수 있다.

전술한 바와 같이, 공정 5는 제1 및 제2 도전성막(60A, 60B)을 그 막 두께 방향에서 에칭하기 위한 공정이다. 공정 5에서, 제1 및 제2 도전성막(60A, 60B)의 모든 노출된 표면이 모두 에천트에 노출된다.

공정 6

도 9g에 도시된 바와 같이, 구조체(3)에 전자를 공급하는 데에 이용되는 캐소드 전극(2)이 형성된다. 이 공정은 다른 공정 전 또는 후에 수행될 수 있을 것이다. 캐소드 전극(2)이 반드시 이용될 필요는 없으며, 도전성막[또는 구조체(3)]가 캐소드 전극(2)으로 기능할 수 있을 것이다. 이 경우에, 공정 6은 생략될 수 있다.

공정 7

공정 5 또는 공정 6이 수행된 후에, 도 1g 및 도 1h에 도시된 바와 같이, 구조체(3) 상에 금속 산화물층(4)과 저 일함수층(5)이 퇴적되어, 도 5a 내지 도 5c에 도시된 바와 같이 전자 방출 소자(10)가 형성된다. 금속 산화물층(4)과 저 일함수층(5) 전술한 방법에 의해 형성될 수 있다.

이하, 전술한 공정에 대해 보다 상세하게 설명한다.

(공정 1에 대해)

제1 절연층(7a)을 형성하는 데에 이용되는 제1 절연막(3)은, 예를 들어 질화 실리콘(전형적으로 Si₃N₄) 또는 산화 실리콘(전형적으로 SiO₂)와 같은 가공성에 우수하는 재료로 구성된다. 제1 절연막(30)은, 스퍼터법 등의 일반적인 진공 성막법, CVD법, 또는 진공 증착법으로 형성될 수 있다. 제1 절연막(30)은 수 nm 내지 수십 μm, 또는 수십 nm 내지 수백 nm의 두께를 가질 수 있을 것이다.

제2 절연층(7b)을 형성하는 데에 이용되는 제2 절연막(40) 또한, 예를 들어 질화 실리콘(전형적으로 Si₃N₄) 또는 산화 실리콘(전형적으로 SiO₂)와 같이 가공성이 우수한 재료로 이루어진다. 제2 절연막(40)은 스퍼터법 등의 일반적인 진공 성막법, CVD법, 또는 진공 증착법에 의해서 형성될 수 있다. 제2 절연막(40)의 두께는 제1 절연막(30)보다 얇으며, 수 nm 내지 수십 nm, 또는 수 nm 내지 수십 nm의 두께를 가진다.

제1 절연막(30)과 제2 절연막(40)이 순서대로 기판(1) 상에 적층된 후에, 공정 3에서 오목부(60)가 형성될 것이다. 그로 인해, 제2 절연막(40)의 에칭량이 제 1 절연막(30)의 에칭량보다 많도록 제1 및 제2 절연막(30, 40)이 설정된다. 제1 절연층(30)과 제2 절연층(40)의 에칭량의 비는 10 이상, 또는 50 이상일 수 있을 것이다.

일 실시예에서, 전술한 비를 얻기 위하여, 제1 절연막(30)은 질화 실리콘으로 이루어지고, 제2 절연막(40)은 산화 실리콘, 인 농도가 높은 PSG(phosphosilicate glass), 또는 붕소 농도가 높은 BSG(borosilicate glass)로 이루어진다.

게이트 전극(8)을 형성하는 데에 이용되는 도전층(50)은 도전성을 갖고 있으며, 증착법 또는 스퍼터법 등의 일반적 진공 성막 기술에 의해 형성되는 것이다.

특히 제1 게이트 전극부(8a)를 형성하는 데에 이용되는 도전층(50)을 형성하기 위한 재료는 도전성, 높은 열전도성 및 고융점을 가진다. 이러한 재료의 예는, Be, Mg, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Al, Cu, Ni, Cr, Au, Pt, Pd 등의 금속, 이들 금속의 합금, 이들 금속의 탄화물, 이들 금속의 붕화물, 이들 금속의 질화물 또는 Si, Ge 등의 반도체를 포함한다.

제1 게이트 전극부(8a)를 형성하는 데에 이용되는 도전층(50)의 두께는 수 nm로부터 수백 nm 이상, 또는 수십 nm 내지 수백 nm의 범위로 설정된다.

도전층(50)은 캐소드 전극(2)보다 더 두꺼울 수도 있을 것이며, 그 결과 캐소드 전극(2)의 재료보다 작은 저항을 가진다.

(공정 2에 대해)

제1 에칭 처리에서, 에칭 가스로부터 발생된 플라즈마가 이 재료에 조사되는 방식으로 재료가 정밀하게 에칭될 수 있기 때문에, RIE(Reactive Ion Etching)가 이용된다.

RIE에 사용하는 가스는, 에칭될 부재가 불화물을 생성하는 재료로 이루어지는 경우에는, CF₄, CHF₃, 및 SF₆ 등의 불소계 가스로부터 선택되며, 또는, 에칭될 부재가 Si 또는 Al 등의 염화물을 생성하는 재료로 이루어지는 경우에는, Cl₂ 및 BCl₃ 등의 염소계 가스로부터 선택된다. 에칭될 부재의 레지스트에 대한 선택비를 조절하기 위해, 에칭면의 평탄성을 유지하기 위해, 또는 에칭될 부재의 에칭 레이트(etching rate)를 증가시키기 위해, 수소, 산소 및 아르곤 중 적어도 하나가 에칭 가스에 첨가된다.

공정 2에서, 전자 방출 소자(10)에 포함되는 제1 절연층(7a)과 제1 게이트 전극부(8a)는 최종 형상이 동일하거나 실질적으로 동일한 형상이 되도록 형성된다. 그러나, 이것은, 공정 2 이후의 에칭 처리 또는 다른 공정에서 제1 절연층(7a) 및 제1 게이트 전극부(8a)가 전혀 에칭되지 않는 것을 의미하지는 않는다.

도 9b에 도시된 바와 같이, 기판(1)의 상면과 제1 절연층(7a)의 측면(경사면)(22)에 의해서 형성되는 각도 θ는 이용되는 가스의 종류, 압력 등의 조건을 제어함으로써 조절될 수 있다. 각도 θ는 90°보다 작을 수 있을 것이다. 이것은 제1 절연층(7a)의 측면(경사면)(22) 위에 형성되는 제1 도전성막(60A)의 성질(밀도)을 제어하기 위해서이다.

각도 θ는 90°보다도 작은 각도에 설정되기 때문에, 제1 게이트 전극부(8a) 의 캐소드 전극(2)측의 측면은, 제1 절연층(7a)의 캐소드 전극(2)측의 측면보다도 후퇴해 있다. 제1 게이트 전극부(8a)의 측면(경사면)과 제1 절연층(7a)의 상면[또는 기판(1)의 상면]에 의해 형성되는 각도는 기판(1)의 상면과 제1 절연층(7a)의 측면(경사면)(22)에 의해서 형성되는 각도 θ보다도 작다. 제1 절연층(7a)의 상면(21)과 제1 절연층(7a)의 측면(경사면)(22)에 의해서 형성되는 각도는 식 180°-θ로 간주될 수 있다.

각도 θ는, 기판(1)의 상면과, 제1 절연층(7a)의 측면(22)의 하나의 접선이며, 코너부(32)를 통해 기판(1)을 향하여 연장하는 선에 의해서 형성되는 각도로 규정될 수 있다.

제1 절연층(7a)은 기판(1)의 상면에 일반적인 성막 방법에 의해 형성되기 때문에, 제1 절연층(7a)의 상면(21)은 기판(1)의 상면[수평 방향(12)]에 평행하거나 실질적으로 평행하다. 즉, 제1 절연층(7a)의 상면(21)은 기판(1)의 상면에 완전하게 평행할 수 있을 것이며, 성막 조건 등에 따라 기판(1)의 상면에 대하여 약간 기울기를 가질 수도 있을 것이다. 이것은 제1 절연층(7a)의 상면(21)이 기판(1)의 상면에 평행하거나 실질적으로 평행한 상황에 포함된다.

(공정 3에 대해)

공정 3에서, 에칭액에 의해 제2 절연막(40)이 에칭되는 양보다 에칭액에 의해 제1 절연층(7a)이 에칭되는 양이 충분히 작도록 에칭액이 선택된다.

제2 절연막(40)이 산화 실리콘으로 이루어지고, 제1 절연막(30)으로부터 형성되는 제1 절연층(7a)이 질화 실리콘으로 이루어지는 경우에, 제2 에칭 처리에서 이용되는 에칭액은 소위 완충 불산(buffered hydrofluoric acid, BHF)으로 불린다. 완충 불산(BHF)은 불화 암모늄과 불산의 혼합 용액이다. 제2 절연막(40)이 질화 실리콘으로 이루어지고, 제1 절연막(30)으로부터 형성되는 제1 절연층(7a)이 산화 실리콘으로 이루어지는 경우에, 에천트는 열 인산계 에칭액(hot phosphoric acid etching solution)이 이용될 수 있을 것이다.

공정 3에서, 전자 방출 소자(10)에 포함되는 제2 절연층(7b)은 그 최종 형성과 동일하거나 또는 실질적으로 동일한 패턴을 가지도록 형성된다. 그러나, 이것은 제2 절연층(7b)이 공정 3 이후에 행하여지는 에칭 처리 또는 다른 공정에서 전혀 에칭되지 않는 것을 의미하는 것은 아니다.

오목부(60)의 깊이(깊이 방향의 거리)는 전자 방출 소자(10)로부터의 누설 전류에 깊게 관련되어 있다. 오목부(60)의 깊이의 증가는 누설 전류를 감소시킨다. 그러나, 오목부(60)의 깊이의 과도한 증가는 제1 게이트 전극부(8a)의 변형과 같은 상황을 발생시킨다. 이로 인해, 실용적으로는 오목부(60)의 깊이는 30nm 내지 200nm로 설정된다. 오목부(60)의 깊이는 제1 절연층(7a)의 측면(22)[(또는 코너부(32)]로부터 제2 절연층(7b)의 측면까지의 거리로 바꿔 말할 수도 있다.

(공정 4에 대해)

공정 4에서, 제1 및 제2 도전성막(60A, 60B)은 증착법 또는 스퍼터법 등의 진공 성막 기술에 의해 형성된다.

제1 도전성막(60A)이, 제1 절연층(7a)의 코너부(32) 및 제1 절연층(7a)의 상면 상에 위치하는 제1 부분과, 제1 절연층(7a)의 경사면(22) 상에 위치하는 제2 부 분을 가지도록 형성되며, 제1 부분은 제2 부분보다 밀도가 높다. 이것은, 제1 절연층(7a)의 상면(21)[코너부(32)] 상에 위치하는 제1 도전성막(60A)이 돌기 형상(돌기부)을 가질 수 있도록 한다. 제1 도전성막(60A)이 제1 절연층(7a)의 상면(21)[코너부(32)] 상에 위치한 첨예한 돌기부를 가지도록 형성될 수 있다. 제1 도전성막(60A)의 돌기부의 밀도보다 제1 절연층(7a)의 경사면(22) 상에 위치하는 제1 도전성막(60A)의 부분이 밀도가 더 낮다. 그 결과, 돌기부는 공정 5의 제3 에칭 처리에서 첨예화될 수 있다.

전술한 구성을 획득하기 위해, 제1 도전성막(60A)은 지향성을 갖는 지향성 스퍼터링법이나 지향성을 갖는 증착법등의 지향성 성막법에 의해 형성된다. 지향성을 갖는 성막 방법을 사용함으로써, 제1 및 제2 도전성막(60A, 60B)을 형성하는 데에 이용되는 각 재료(성막 재료)의, 제1 절연층(7a)의 상면 및 측면과, 제1 게이트 전극부(8a)의 상면 및 측면에 입사하는 각도를 제어하는 데에 효과적이다.

지향성 스퍼링법을 이용하는 경우에, 기판(1)과 타깃 간의 각도가 조정된 후에, 기판(1)과 타깃 사이에 차폐판이 제공되거나, 기판(1)과 타깃 간의 거리가 스퍼터 입자의 평균 자유 경로 근방으로 조정된다. 스퍼터 입자에 지향성을 부여하는 데에 콜리메이터(collimatior)를 사용하는, 소위 콜리메이션(collimation) 스퍼터법이 상기 지향성 스퍼터링법의 일 예이다. 한정된 각도를 가지는 스퍼터 입자(스퍼터 원자 또는 스퍼터 분자)는 피성막면(제1 절연층(7a)의 경사면 등)에 입사될 수 있게 된다.

즉, 스퍼터 입자(성막 재료)의 제1 절연층(7a)의 경사면에 대한 입사 각도 는, 스퍼터 입자(성막 재료)의 제1 절연층(7a)의 상면[코너부(32)]에 대한 입사 각도보다 작다(얕다). 스퍼터 입자의 제1 절연층(7a)의 상면[코너부(32)]에 대한 입사 각도는, 스퍼터 입자의 제1 절연층(7a)의 경사면에 대한 입사 각도보다 90도에 더 가까이 설정된다. 이렇게 함으로써, 스퍼터 입자는 제1 절연층(7a)의 경사면과 비교하여 제1 절연층(7a)의 상면[코너부(32)] 상에 보다 90도에 가까운 각도로 입사될 수 있다. 따라서, 제1 절연층(7a)의 상면(21)[코너부(32)] 상에 위치하는 제1 도전성막(60A)의 제1 부분이 돌기 형상(돌기부)을 가질 수 있다.

증착법에서는, 진공도가 10^-2 내지 10^-4 Pa 정도에서 성막을 행하는 경우, 증발원으로부터 기화한 물질(성막 재료)의 충돌 확률이 낮아진다. 증발 물질(성막 재료)의 입자의 평균 자유 경로가 약 수맥 mm 내지 수 m이기 때문에, 입자는 증발원으로부터 발생된 입자의 방향성이 유지되어 기판에 도달한다. 이로 인해, 증착법은 지향성을 갖는다. 증발원을 증발시키는 방법의 예는, 저항 가열, 고주파 유도 가열, 전자 빔 가열을 포함한다. 물질의 종류 및 가열 면적의 관계로부터, 전자 빔 가열의 이용이 효과적이다.

공정 2에서, 각도 θ는 90°보다도 작은 각도에 설정되기 때문에, 전술한 바와 같이 제1 게이트 전극부(8a)의 캐소드 전극(2)측의 측면은 제1 절연층(7a)의 캐소드 전극(2)측의 측면으로부터 후퇴된다. 공정 4에서 기술한 지향성을 갖는 성막에 의해서 코너부(32) 위에는, 측면(경사면) 상에 형성되는 막과 비교할 때에, 보다 양질의 막이 형성된다. "양질의 막"이라는 용어는, 여기에서는 "고밀도막" 또 는 "막 밀도가 높은 막"이라고 바꿔 말할 수 있다.

공정 2에서의 제1 에칭 처리에 의해 형성되는 각도 θ를 작게 함으로써, 제1 절연층(7a)의 상면 상에 많은 양질의 막을 형성할 수 있다. 즉, 제1 게이트 전극부(8a)의 캐소드 전극(2)측의 측면이 제1 절연층(7a)의 캐소드 전극(2)측의 측면으로부터 더 많이 후퇴하는 방식으로, 제1 절연층(7a)의 상면 상에 많은 양질의 막을 형성할 수 있다.

공정 4에서, 제1 및 제2 도전성막(60A, 60B)이 서로 접촉하지 않도록, 즉, 서로 간극을 형성하도록 형성될 수 있을 것이다. 제1 게이트 전극부(8a) 상에 제2 게이트 전극부(8b)를 형성하지 않는 경우에, 제1 게이트 전극부(8a)와 이격되도록 제1 도전성막(60A)이 형성된다.

제1 및 제2 도전성막(60A, 60B) 사이에 거리 d의 간극(18)이 고정밀도로 형성되어야 한다. 전자 방출 소자들을 균일하게 형성하는 경우에, 전자 방출 소자들의 간극들 간의 크기의 편차를 적게 하는 것이 중요하다. 간극의 크기(거리 d)를 고정밀도로 제어하기 위해, 공정 4에서 제1 및 제2 도전성막(60A, 60B)은 서로 접촉하도록 형성된다. 즉, 공정 4에서 제1 및 제2 도전성막(60A, 60B)은, 제1 도전성막(60A)이 제2 도전성막(60B)을 개재하여 제1 게이트 전극부(8a)와 접속하도록 형성된다. 공정 5에서의 제3 에칭 처리에 의해 제1 및 제2 도전성막(60A, 60B) 사이에 간극(18)이 형성된다.

공정 4의 성막 시간 등의 성막 조건을 제어함으로써 간극(18)을 형성하는 경우에, 제1 및 제2 도전성막(60A, 60B) 사이의 미소 접촉 개소(누설원)가 오목 부(60) 내에 형성될 수 있다. 공정 4 이후에, 공정 5에서 제3 에칭 처리가 수행된다.

일 실시예에서, 제1 및 제2 도전성막(60A, 60B)은 동일 재료 또는 상이한 재료로 이루어질 수 있을 것이다. 제조의 용이성, 에칭의 제어성의 이유로, 제1 및 제2 도전성막(60A, 60B)은 동일 재료로부터 동시에 형성된다.

제1 도전성막 및/또는 제2 도전성막(60A, 60B)을 형성하는 재료, 즉 구조체(3)에 포함된 재료는, 전계 방출 특성을 가지는 도전성 재료일 수 있으며, 2000℃ 이상의 용융점을 가지는 내열성 물질로부터 선택된다. 제1 도전성막(60A) 및/또는 제2 도전성막(60B)을 형성하는 재료, 즉 구조체(3)에 포함된 재료는 5eV 이하의 일함수를 가지는 재료이며, 그 산화물이 용이하게 에칭가능한 재료이다. 이러한 재료의 예는, Hf, V, Nb, Ta, Mo, W, Au, Pt, Pd 등의 금속, 이들 금속의 합금, 이들 금속의 탄화물, 이들 금속의 붕화물, 이들 금속의 질화물이다. 공정 5에서 금속과 금속 산화물 간의 에칭 특성의 차이를 이용하여 표면 산화물층이 에칭될 가능성이 있기 때문에, 제1 도전성막(60A) 및/또는 제2 도전성막(60B)을 형성하는 재료는 Mo 또는 W일 수 있을 것이다.

(공정 5에 대해)

제3 에칭 처리는 건식 또는 습식 에칭일 수 있을 것이다. 타 재료에 대한 에칭 선택비의 설정의 용이성을 고려하여 공정 5에서는 습식 에칭이 수행된다.

에칭량[간극(18)의 크기 d]은 수 nm정도와 미량이다. 따라서, 안정성을 고려하여 에칭 레이트는 분당 1nm이하로 한다. "에칭 레이트"라는 용어는 여기에서 단위 시간당 두께 변화량을 의미하는 데에 이용된다. 에칭에 의해 제거되는 단위 시간당 원자수는 제1 도전성막(60A) 및/또는 제2 도전성막(60B)을 형성하는 재로와 에칭액에 의해서만 결정된다. 따라서, 막 밀도와 에칭 레이트는 서로 반비례하는데, 즉, 막 밀도가 높아지면 그 에칭 레이트는 낮아진다.

도 10a 내지 도 10c를 참조하여, 제3 에칭 처리에 의한 간극(18)의 형성 및 제1 도전성막(60A)의 단부(돌기부)의 첨예화에 대해 설명한다.

도 10a는, 공정 4의 지향성을 갖는 성막 방법에 의해 제1 및 제2 도전성막(60A, 60B)이 형성되는 상태를 도시한다. 스퍼터 입자는, 지향성을 갖는 스퍼터법에 의해, 제1 게이트 전극부(8a)의 상면, 기판(1)의 상면, 제1 절연층(7a)의 코너부(32) 및 제1 절연층(7a)의 상면에, 그들 각각의 면(surface) 및 부(portion)와 스퍼터 입자의 이동 방향에 의해서 형성되는 각도가 약 90°로 충돌한다. 여기서 사용되는 "스퍼터 입자"라는 용어는, 스퍼터 타깃으로부터 스퍼터 된 입자를 가리킨다. 양질의 막(여기서는 "고밀도막" 또는 "막 밀도가 높은 막"으로 불림)이 전술한 면 및 부에 형성된다.

제1 절연층(7a)의 경사면 및 게이트 전극(8)의 단부면에는, 스퍼터 입자가 얕은 각도로 충돌하기 때문에, 이 경사면 및 면상에는 저밀도막(또는 막 밀도가 낮은 막)이 형성된다.

도 10a를 참조하면, 참조부호 6A1는 제1 도전성막(60A)의 고밀도부를 나타내고, 참조부호 6B1는 제2 도전성막(60B)의 고밀도부를 나타내며, 참조부호 6A2는 제1 도전성막(60A)의 저밀도부를 나타내고, 참조부호 6B2는 제2 도전성막(560B)의 저 밀도부를 나타낸다.

전술한 바와 같이, 막의 밀도와 에칭 레이트는 반비례한다. 그로 인해, 제3 에칭 처리에서, 제1 도전성막(60A)의 저밀도부(6A2)와 제2 도전성막(60B)의 저밀도부(6B2)은 제1 도전성막(60A)의 고밀도부(6A1) 및 제2 도전성막(60B)의 고밀도부(6B1)보다 에칭 레이트가 높다. 공정 5에서, 제1 및 제2 도전성막(60A, 60B)의 모든 노출된 표면은 에천트에 노출된다(에칭된다).

도 10b 및 도 10c은 제3 에칭 처리를 도시한다. 도 10b를 참조하면, T2는 제3 에칭 처리에 의해서 처리되는 제2 도전성막(60B)의 고밀도부(6B1)의 두께의 감소를 나타내며, T3은 제3 에칭 처리에 의해서 처리되는 제2 도전성막(60A)의 저밀도부(6A2)의 두께의 감소를 나타낸다. 본 실시예에서, 부등식 T2 <T3가 성립한다. 이들 부분의 두께의 감소는 에칭의 시간 또는 에칭이 반복되는 횟수를 제어함으로써 조정될 수 있다. 부등식 T2 <T3가 성립되기 때문에, 제1 도전성막(60A)의 단수(돌기부)는 도 10에 도시된 바와 같이 반복적인 에칭에 의해서 첨예화된다.

일 실시예에서, 제1 및 제2 도전성막(60A, 60B)이 몰리브덴으로 이루어지는 경우에, 제1 도전성막(60A)의 고밀도부(6A1) 및 제2 도전성막(60B)의 고밀도부(6B1)는 약 9.5g/cm³ 내지 10.2g/cm³이며, 제1 도전성막(60A)의 저밀도부(6A2) 및 제2 도전성막(60B)의 저밀도부(6B2)은 약 7.5g/cm³ 내지 8.0g/cm³이다. 이들 밀도는, 제1 및 제2 도전성막(60A, 60B)의 저항률과 두께[제1 도전성막(60A)의 저밀도부(6A2) 및 제2 도전성막(60B)의 저밀도부(6B2)는 경사면 상에 형성되므로, 두께가 얇다] 및 제1 및 제2 도전성막(60A, 60B)의 에칭 레이트 차를 고려한 실용적인 범위다.

막 밀도의 측정에는 일반적으로는 X선 반사율법(XRR법)이 사용된다. 그러나, 실제의 전자 방출 소자에 포함된 막의 밀도를 측정하는 데에 XRR법을 사용하는 것이 어려운 경우가 있다. 그러한 경우에는, 예를 들어, 이하의 방법을 채용할 수 있다. 즉, 투과 전자 현미경(TEM)과 전자 에너지 손실 분광(EELS)을 조합한 고해상도 전자 에너지 손실 분광 전자 현미경을 이용하여 원소의 정량 분석을 행하고, 분석 데이터와 막 밀도를 비교함으로써 검량선(calibration curve)을 작성하고, 이 검량선으로부터 막 밀도가 산출된다.

제1 도전성막(60A) 및/또는 제2 도전성막(60B)을 형성하는 재료와 제3 에칭 처리에 사용하는 에천트의 조합은 특별히 한정되지 않는다. 제1 및 제2 도전성막(60A, 60B)이 몰리브덴으로 이루어지면, 사용되는 에천트는 수산화 테트라메틸암모늄(TMAH) 용액 또는 암모니아수 등의 알칼리 용액, 혹은, 2-(2-n-부톡시 에톡시)에탄올과 알칸올아민의 혼합물이나, 디메틸술폭시드(DMSO) 등이 이용될 수 있을 것이다.

제1 및 제2 도전성막(60A, 60B)이 텅스텐으로 이루어지는 경우에는, 사용되는 에천트는 질산, 불산, 수산화나트륨 용액 등일 수 있을 것이다.

공정 5는, 제1 및 제2 도전성막(60A, 60B)의 표면을 산화시키는 산화 부공정과, 산화한 제1 및 제2 도전성막(60A, 60B)의 표면을 에칭하는 에칭 부공정을 포함할 수 있을 것이다.

이것은, 소정량의 산화막이 제1 및 제2 도전성막(60A, 60B) 상에 형성되고, 그 후에 에칭되기 때문에, 에칭량의 균일성(재현성)을 향상시키는 데에 효과적이다.

산화량(산화막 두께)은 막 밀도에 반비례한다. 즉, 밀도가 높은 표면 부분의 산화량은 밀도가 낮은 표면 부분의 산화량보다 작다. 그로 인해, 제1 및 제2 도전성막(60A, 60B)이 산화되는 경우, 도 10a에 도시된 제1 도전성막(60A)의 저밀도부(6A2)의 표면 일부와, 제2 도전성막(60B)의 저밀도부(6B2)의 표면 일부가 우선적으로 또는 선택적으로 산화된다. 산화 부공정과 에칭 부공정의 조합은 제1 도전성막(60A)의 단부(돌기부)의 첨예화와, 간극의 거리의 제어 정밀도를 높이는 것을 가능하게 한다.

제1 도전성막(60A)은 수 nm 내지 수십 nm의 깊이까지 표면 산화되며, 제1 도전성막(60A)을 산화시키는 방법은 특별히 제한되지 않는다. 산화 방법의 예는, 오존 산화(엑시머 UV 노광, 저압 수은 방전 또는 코로나 방전)이나 열산화를 포함한다. 산화의 정량성의 우수성에 기인하여, 엑시머UV 노광을 사용한다. 제1 도전성막(60A)이 몰리브덴으로 이루어지는 경우에는 엑시머UV 노광에 의해 산화막이 용이하게 제거될 수 있는 MoO₃막이 주로 생성될 수 있는 이점이 있을 것이다.

일 실시예에서, 산화막의 제거 공정은, 건식 또는 습식이 이용될 수 있을 것이며, 바람직하게는 습식 에칭 처리를 사용한다. 산화막의 제거 공정(에칭 공정)은, 표면층인 산화막을 제거(에칭)하는 것이 목적이다. 그로 인해, 사용하는 에천 트해서는, 산화막만을 제거하고, 하층인 금속층(산화되지 않은 층)에는 실질적인 영향이 없는 것이 사용된다. 이와 달리, 에천트는, 산화막의 에칭 레이트가 금속층(산화되지 않은 층)보다 충분히 큰(자리수가 다른) 것이다. 구체적으로는, 제1 및 제2 도전성막(60A, 60B)이 몰리브덴으로 이루어지는 경우, 에천트는, 농도가 0.238%이하인 희석TMAH, 40℃ 이상의 온수 등이다. 제1 및 제2 도전성막(60A, 60B)이 텅스텐으로 이루어지는 경우에는, 에천트는 완충 불산, 희염산, 온수 등이다.

공정 5에서, 구조체(3)와 제2 게이트 전극부(8b)가 도 10c에 도시된 바와 같이 형성된다. 제2 게이트 전극부(8b)는 제1 게이트 전극부(8a) 상에 연장한다(구체적으로는, 제2 게이트 전극부(8B)는 제1 게이트 전극부(8a)의 상면과 측면(경사면) 위로 연장함). 제2 게이트 전극부(8b)(제1 게이트 전극부(8a)의 측면에 위치하는 제2 게이트 전극부(8b)의 일부)는 구조체(3)의 돌기부의 선단으로부터 방출된 전자가 최초에 충돌하는 부분으로 간주될 수 있다. 그 때문에, 제1 게이트 전극부(8a)를 구성하는 재료의 융점이 낮아도, 제2 게이트 전극부(8b)가 고융점의 재료로 형성되면, 전자 방출 소자(10)의 전자 방출 특성의 열화가 억제될 수 있다.

(공정 6에 대해)

캐소드 전극(2)은, 제1 게이트 전극부(8a)와 마찬가지로 도전성을 갖고 있어, 증착법, 스퍼터법 등의 일반적 진공 성막 기술에 의해 형성될 수 있다. 캐소드 전극(2)의 재료는, 제1 게이트 전극부(8a)와 같은 재료이거나, 또는 상이한 재료일 수 있을 것이다. 캐소드 전극(2)의 두께는, 대략 수십 nm로부터 수백 μm, 또는 수백 nm 내지 수 μm이다.

이상 서술한 바와 같이, 본 실시예에 따르면, 전자 방출 소자(10)는, 제1 전극[캐소드 전극(2)]과, 제1 전극과 이격된 제2 전극[게이트 전극(8)] 사이에 전압이 인가되는 경우에, 제1 전극측으로부터 전자를 전계방출한다. 전자 방출 소자(10)로부터 전자를 게이트 전극 이외의 전극인 애노드 전극에 조사시킬 경우에, 애노드 전극을 도 1, 도 2, 또는 도 5에 나타낸 기판(1)으로부터 이격해서 설치한다. 그리고, 게이트 전극(8)에 인가하는 전위보다도 충분히 높은 전위를 애노드 전극에 인가한다. 이와 같이 함으로써, 게이트 전극(8)에 의해 인출된 전자(전계방출된 전자)가 애노드 전극에 조사될 수 있다. 이러한 전자 방출 소자(10)는, 3 단자 구조(캐소드 전극/게이트 전극/애노드 전극 구조)가 된다. 애노드 전극과 기판(1) 간의 거리는, 캐소드 전극(2)과 게이트 전극(8)의 간격보다도 충분히 크고, 대략 500μm 내지 2mm이다.

전자 방출 소자(10)로부터 방출되는 방출 전류의 요동은 방출 전류의 시간적인 변동의 크기를 나타내는 것이다. 예를 들어, 구형파형의 펄스 전압을 주기적으로 인가함으로써 방출되는 전류는 변하며, 전류의 요동은 단위 시간당의 각 전류의 변동의 크기를 편차에 의해 나타내고, 그 편차를 전류의 평균치로 나누는 방식으로 산출할 수 있다.

구체적으로는, 펄스폭이 6msec이고 주파수가 24msec인 구형파형의 펄스 전압을 연속해서 전자 방출 소자에 인가한다. 연속한 32 싸이클의 구형파형의 펄스 전압에 대응하는 방출 전류의 평균을 계측하는 시퀀스를 2초간 격으로 실시하고, 30 분 동안의 편차 및 평균치를 구한다. 복수의 전자 방출 소자의 요동의 크기를 비교하는 경우에, 전자 방출 소자로부터 방출된 전류의 평균치가 실질적으로 서로 동일하도록 인가 전압의 피크치를 설정한다.

도 6을 참조하여 본 발명의 제3 실시예에 따른 예시적인 전자원(33)이 이하에 기술될 것이다. 도 6은 전자원(33)의 평면도이다. 전자원(33)은 기판(1)과, 기판(1) 사이에 배열되고 도 1 및 도 2에 도시된 바와 같은 원추 형상의 전자 방출체(9)를 포함하는 다수의 전자 방출 소자(10)를 포함한다.

전술한 바와 같이, 전자원(33)은 기판(1)과, 기판(1) 상에 배열되는 전자 방출 소자들(10)을 포함한다. 기판(1)은 절연성으로, 유리로 이루어질 수 있을 것이다. 도 6을 참조하면, 도 1을 참조하여 전술한 전자 방출 소자(10)가 기판(1) 상에 행렬 패턴으로 배열된다. 전자 방출 소자(10)는 도 3 및 도 5에 도시된 것일 수 있을 것이다.

각 열(column)에 배열된 전자 방출 소자(10)는 대응하는 게이트 전극(8)에 공통적으로 접속된다. 각 행에 배열된 전자 방출 소자(10)는 대응하는 캐소드 전극(2)에 공통적으로 접속된다. 소정수의 캐소드 및 게이트 전극(2, 8)이 선택되고, 선택된 캐소드 및 게이트 전극(2, 8) 간에 전압이 인가되는 방식으로, 소정 수의 전자 방자 방출 소자(10)로부터 전자가 방출된다.

본 실시예에서는, 1개의 캐소드 전극(2)과 1개의 게이트 전극(8)의 교차부에 1개의 전자 방출 소자(10)가 위치한다. 몇개의 전자 방출 소자(10)가 그 교차부에 위치할 수 있을 것이다. 도 1 또는 도 2에 도시된 전자 방출 소자(10)를 사용할 경우에, 캐소드 및 게이트 전극(2, 8)의 각각의 교차부에는 복수의 개구(71)가 설치되고, 대응하는 각각의 개구(71) 내에 전자 방출체(9)가 설치된다.

도 6에서는, 각각의 제1 개구(71)가 캐소드 및 게이트 전극(2, 8)의 교차부의 대응하는 곳에 배치되는 예를 도시한다. 방출 전류의 요동을 저감하기 위하여, 각 교차부에 설치되는 전자 방출 소자(10)의 수는 크다. 이것은 교차부에 배치되는 전자 방출 소자(10)의 수가 큰 경우에는 방출 전류의 요동이 평균화되기 때문이다. 그러나, 제조의 관점에서는, 과도한 전자 방출 소자(10)가 각 교차부에 설치되는 것은 바람직하지 않다. 전자 방출 소자(10)가 본 발명의 제조 방법에 따라 제조되기 때문에, 방출 전류의 요동을 저감할 수 있고, 즉, 이러한 요동은 전자 방출 소자(10)의 수를 많게 하지 않더라도 저감할 수 있다.

제4 실시예에 따른 예시적인 화상 표시 패널(100)이 도 7을 참조하여 설명될 것이다. 화상 표시 패널(100)은 제3 실시예에 따른 전자원(33)을 포함한다. 이 예에서는, 복수의 전자 방출 소자(10)가 캐소드 및 게이트 전극(2, 8)의 각 교차부에 설치된다.

화상 표시 패널(100)은, 대기압보다도 낮은 압력(진공)으로 유지되는 내부를 포함하므로, 기밀 용기로 바꿔 말할 수 있다.

도 7은 화상 표시 패널(100)의 단면 모식도이다. 화상 표시 패널(100)은 전자원(3)을 포함한다. 전자원(33)은 본 실시예에서는 배면판으로 이용된다. 전면판(31)은 배면판(32)에 대향하여 배치되어 있다.

일 실시예에서, 전면판(31)과 배면판(32)이 서로 소정의 거리만큼 이격되도 록 전면판(31)과 배면판(32) 사이에 폐환 형상(직사각형 형상)의 지지 프레임(27)이 설치되어 있다. 전면판(31)과 배면판(32)의 간격은, 전형적으로는 500μm 내지 2mm이며, 실용적으로는 1mm정도이다. 전면판(31) 및 배면판(32)은 지지 프레임(27)에 인듐이나 글래스 플리트(glass frit) 등의 밀봉 기능을 가지는 접합 부재(28)에 의해 기밀하게 접합되어 있다. 지지 프레임(27)은 화상 표시 패널(100)의 내부 공간을 밀봉하는 역할을 한다. 화상 표시 패널(100)의 면적이 큰 경우에는, 전면판(31)과 배면판(32)과의 거리가 일정하게 유지될 수 있도록, 화상 표시 패널(100)이 전면판(31)과 배면판(32) 사이에 배열되는 복수의 스페이서(34)를 포함한다.

전면판(31)은, 전자 방출 소자(10)로부터 방출된 전자가 충돌되는 때에 발광하는 발광체(23)를 포함하는 발광층(25)과, 발광층(25) 상에 설치된 애노드 전극(21)과, 투명 기판(22)을 포함한다.

투명 기판(22)은, 발광층(25)로부터 방출된 광이 투과시키므로, 예를 들어 유리로부터 이루어진다.

발광체(23)는 일반적인 형광체를 포함할 수 있을 것이다. 발광층(25)이 적색을 발광하는 제1 발광체와, 녹색을 발광하는 제2 발광체와, 청색을 발광하는 제3 발광체를 구비하는 경우에, 화상 형성 패널(100)은 풀컬러 화상을 표시할 수 있다. 도 7을 참조하면, 발광층(25)은 발광체들(23) 사이에 설치된 흑색 부재(24)를 포함한다. 흑색 부재(24)는 통상적으로 블랙 매트릭스와 불리며, 표시 화상의 콘트라스트를 향상시키기 위한 부재이다.

발광체(23)에 전자를 방출하는 전자 방출 소자(10)는 발광체(23)에 대향하여 설치되어 있다. 즉, 각각의 전자 방출 소자(10)는 대응하는 하나의 발광체(23)에 대응된다.

애노드 전극(21)은 통상적으로 메탈 백이라고 불리며, 전형적으로 알루미늄 막을 포함할 수 있을 것이다. 애노드 전극(21)은, 발광층(25)과 투명 기판(26) 사이에 설치할 수도 있을 것이다. 그 경우에는, 애노드 전극(21)은, ITO(indium tin oxide)막 등의 광학적으로 투명한 도전성막으로 구성된다.

전면판(31)과 배면판(32)을 함께 기밀하게 접합하기 위한 공정(접합 공정 또는 봉착 공정)에서는, 기밀 용기인 화상 표시 패널(100)의 부재가 가열된다.

접합 공정(또는 봉착 공정)에서는, 전면판(31)과 배면판(32) 사이에, 글래스 플리트 등의 접합 부재(28)를 설치한 지지 프레임(27)을 배치한다. 전면판(31), 배면판(32) 및 지지 프레임(27)은, 예를 들어 100℃ 내지 400℃의 온도에서 서로에 대하여 가압하면서 가열하고, 그 후 실온까지 냉각된다. 접합 공정에 앞서, 배면판(32)은 가열에 의해 탈가스 처리될 수 있을 것이다. 비록 배면판(32)이 가열 또는 냉각되어도, 제1 실시예에 도시한 바와 같이 저 일함수층(5)이 전자 방출체(9)로부터 분리되지는 않는다.

본 발명의 제5 실시예에 따른 화상 표시 장치(200)가 도 8을 참조하여 이하에 설명될 것이다. 화상 형성 장치(200)는, 제4 실시예에 따른 화상 표시 패널(100)과, 화상 표시 패널(100)에 접속되어 화상 표시 패널(100)을 구동하는 구동 회로(110)를 포함한다. 화상 표시 장치(200)는, 텔레비전 방송 신호나 정보 기록 장치에 기록되어 있는 신호등의 정보 신호를 화상 신호의 형태로 출력하는 화상 신호 출력 장치(400)에 접속될 수 있을 것이며, 이에 의해서 정보 표시 장치(500)가 구성될 수 있다. 즉, 정보 표시 장치(500)는 화상 신호 출력 장치(400)를 포함한다.

화상 표시 장치(200)는 적어도 화상 표시 패널(100), 구동 회로(110)를 포함하고, 제어 회로(120)를 더 포함할 수 있을 것이다. 제어 회로(120)는, 입력된 화상 신호를 화상 표시 패널(100)에 적합한 보정 처리 등의 신호 처리를 실시하고, 구동 회로(110)에 화상 신호 및 각종 제어 신호를 출력한다. 구동 회로(110)는, 입력된 화상 신호에 기초하여, 화상 표시 패널(100)에 배열된, 도 3의 캐소드 및 게이트 전극(2, 8) 등의 각 배선에 구동 신호를 출력한다. 구동 회로(110)는 화상 신호를 구동 신호로 변환하기 위한 변조 부회로를 포함하며, 배선을 선택하기 위한 주사 부회로 또한 포함한다. 구동 회로(110)로부터 출력되는 구동 신호는 화상 표시 패널(100) 내에 배열된 화소에 대응하는 전자 방출 소자(10)에 인가되는 전압을 제어한다. 이에 의해, 화상 신호에 대응하는 휘도를 가지는 광을 각 화소가 발광할 수 있고, 이로부터 스크린에 화상이 표시된다. 스크린은, 도 7에서 나타낸 화상 표시 패널(100)에 배치된 발광층(25)에 대응한다.

도 8은, 정보 표시 장치(500)의 일례를 나타내는 블록도이다. 정보 표시 장치(500)는 화상 신호 출력 장치(400)와 화상 표시 장치(200)를 포함한다. 화상 신호 출력 장치(400)는 정보 처리 회로(300)를 포함하고, 화상 처리 회로(320)를 더 포함한다. 화상 신호 출력 장치(400)는 화상 표시 장치(200)와는 분리된 하우 징(housing)에 배치될 수 있으며, 또는, 화상 신호 출력 장치(400)의 적어도 일부와 화상 표시 장치(200)가 동일한 하우징에 배치될 수 있을 것이다. 정보 표시 장치(500)의 구성은 일례이며 변경될 수 있을 것이다.

아래의 신호, 즉, 위성 방송 신호 및 지상파 신호 등의 텔레비전 방송 신호, 무선 통신망, 원거리 전화망, 디지털망, 아날로그망, 또는 TCP/IP 프로토콜을 가지는 인터넷 등의 원거리 통신선을 통해 전송되는 데이터 방송 신호 등의 정보 신호가 정보 처리 회로(300)에 입력된다. 정보 처리 회로(300)는 반도체 메모리, 광 디스크 드라이브, 자기 기억 장치 등의 기억 장치를 접속되어, 이러한 기억 장치에 기억된 정보 신호가 화상 표시 패널(100)에 표시될 수 있다. 이와 달리, 화상 처리 회로(300)는 비디오 카메라, 스틸 카메라, 스캐너 등의 영상 입력 장치에 접속되어, 이러한 화상 입력 장치에 의해 획득된 정보가 화상 표시 패널(100)에 표시될 수 있을 것이다. 정보 처리 회로(300)는 텔레비전 회의 시스템이나 컴퓨터 등의 시스템에 접속될 수 있을 것이다.

화상 표시 패널(100)에 표시되는 화상은 프린터에 출력되거나, 기억 장치에 기억될 수 있을 것이다.

정보 신호에 포함된 정보는 화상 정보, 문자 정보 및 음성 정보 중 적어도 하나이다. 정보 처리 회로(300)는 방송 신호로부터 정보를 선국하는 튜너나, 정보 신호가 인코드되어 있을 경우에는 이 정보 신호를 복호화하는 디코더를 포함하는 수신 부회로(310)를 포함할 수 있을 것이다.

정보 처리 회로(300)로부터 얻어진 화상 신호는 화상 처리 회로(320)에 출력 된다. 화상 처리 회로(320)는 화상 신호를 다양한 방식으로 처리하기 위한 감마 보정 부회로, 해상도 변환 부회로, 인터페이스 부회로 등의 부회로를 포함할 수 있을 것이다. 화상 신호는 화상 표시 장치(200)용의 신호 포맷으로 변환되고, 그 후에 화상 표시 장치(200)에 표시된다.

화상 표시 패널(100)에 출력되는 영상 또는 문자 정보는 이하와 같이 스크린에 표시될 수 있다. 예를 들어, 화상 표시 패널(100)의 화소에 대응하는 화상 신호가 정보 처리 회로(300)에 입력된 화상 또는 문자 정보로부터 생성된다. 생성된 화상 신호는 화상 표시 장치(200)의 제어 회로(120)에 입력된다. 제어 회로(120)에 입력된 화상 신호에 기초하여, 구동 회로(110)로부터 화상 표시 패널(100) 내에 배열된 전자 방출 소자(10)에 인가되는 전압이 제어된다. 음성 신호는, 스피커 등의 음성 재생 수단(도시하지 않음)에 출력되고, 그 후에 화상 표시 패널(100)에 표시되는 화상 또는 문자 정보와 동기되어 재생된다.

본 실시예에 따르면, 전자 방출 소자(10)로부터 안정적인 방출 전류가 획득될 수 있어, 화상 형성 장치(200)에 표시되는 화상의 화질이 개선될 수 있다.

본 발명의 양태는 전술한 실시예들의 기능을 실행하기 위해 기억 장치에 기억된 프로그램을 판독하고 실행하는 시스템 또는 장치의 컴퓨터(또는 CPU, MPU 등의 소자)에 의해, 그리고 전술한 실시예들의 기능을 수행하기 위해 기억 장치에 기억된 프로그램을 판독하고 실행하는 시스템 또는 장치의 컴퓨터에 의해 수행되는, 공정들을 포함하는 방법에 의해 구현될 수도 있다. 이를 위해, 프로그램이, 예를 들면 네트워크를 통해, 또는 기억 장치(예를 들면, 컴퓨터 판독가능 매체)의 역할 을 하는 다양한 형태의 기억 매체로부터 컴퓨터에 프로그램이 제공될 수 있다.

[실시예]

이하에, 본 발명의 실시예가 기술될 것이다.

(실시예 1)

도 1을 참조하여, 전자 방출 소자의 제조 방법 및 전자 방출 소자에 대해서 이하에 설명한다. 전자 방출 소자는 원추 형상의 구조체를 포함한다.

아래의 전극 및 층, 즉, 니오븀(niobium)으로부터 구성되는 캐소드 전극(2), 이산화실리콘으로부터 구성되는 두께 약 1μm의 절연성 재료층(70), 및 니오븀으로부터 구성되는 도전성 재료층(80)은 도 1a에 도시된 순서로 유리로 구성되는 기판(1) 상에 형성된다.

도전성 재료층(80)에 형성된 직경 약 1μm의 원형 형상의 제2 개구(81)가 이온 에칭 처리에 의해서 형성되어, 도 1b와 같이 게이트 전극이 형성된다.

게이트 전극(8)을 마스크로 이용해서 절연성 재료층(70)을 에칭함으로써 도 1c에 도시된 바와 같이 원형 형상의 제1 개구(71)를 형성한다.

도 1d에 도시된 바와 같이 게이트 전극(8) 상에 니켈로 구성되는 희생층(82)이 제공된다. 제1 개구(71) 내에 몰리브덴을 원추형 형상으로 퇴적시켜, 몰리브덴으로부터 이루어지는 구조체(3)를 도 1e에 도시된 바와 같이 형성한다.

희생층(82)이 선택적으로 제거되어, 희생층(82) 위에 퇴적된 불필요한 몰리브덴층(30)이 제거됨으로써 도 1f에 도시된 구성이 획득된다.

도 1f에 도시된 바와 같이 구조체(3)를 설치한 기판(1)을 진공 챔버 내에 이 동시키고, 산화몰리브덴을 타깃으로 사용한 스퍼터법에 의해, 구조체(3) 상에 금속 산화물층(4)인 산화몰리브덴층을 도 1g에 도시된 바와 같이 두께 4nm정도로 형성한다.

금속 산화물층(4) 상에 RF 스퍼터링에 의해 육붕화란탄의 다결정층(5)을 두께 10nm정도로 성막하여, 도 1f에 도시된 바와 같은 전자 방출 소자를 형성하였다. 육붕화란탄의 다결정층(5)의 성막 조건은 다음과 같다. 즉, RF 스퍼터링 동안의 Ar 압력을 1.5Pa, RF 전원을 250W, RF 전력을 250W로 하였다. 다결정층(5)의 결정자 크기는 7nm이며, 일함수는 2.85eV이었다.

스퍼터 조건, 특히 Ar 압력과 전력을 제어함으로써 결정자 크기를 제어할 수 있다. RF 스퍼터링에 이용되는 Ar 압력을 2.0Pa, 이용되는 RF 전원 및 RF 전력을 800W, 형성되는 층의 두께를 7nm으로 하면, 결정자 크기는 2.5nm, 일함수는 2.85eV로 조정될 수 있다. DC 스퍼터링에 이용되는 Ar 압력을 1.5Pa, RF 전원 및 RF 전력을 모두 250W, 형성될 층의 두께를 20nm으로 하면, 결정자 크기는 10.7nm, 일함수는 2.8eV로 조정할 수 있다. 상기한 두께 7nm의 성막 조건으로, X선 회절의 회절 피크의 적분 강도비 I₍₁₀₀₎/I₍₁₁₀₎가 0.54이며, 배향성이 보이지 않는 샘플로부터 획득되는 데이터(JCPDS #34-0427)와 잘 일치하였다. 이것은, 본 실시예에서 준비된 붕화란탄층(5)은 결정 방위가 임의적인 무배향의 다결정층임을 증명한다. 두께의 증가는 (100) 면에 할당된 회적 피크에 대응하는 배향을 진행시킨다. 20nm를 초과하는 두께, 전형적으로는 30nm이상의 두께에서는, 적분 강도비 I₍₁₀₀₎/I₍₁₁₀₎가 2.8보다도 크다. 20nm이하의 두께에서는, (100) 및 (200) 면 이외의 면의 적분 강도가 (100) 및 (200) 면의 적분 강도보다 낮다. 결정자의 크기는 두께가 두꺼울수록 커진다. 층의 결정자 크기가 2.5nm보다도 작아지면, 결정성을 유지할 수 없게 되기 때문에 일함수가 3.0eV보다 커진다.

전자 방출 소자를 10^-8Pa까지 배기된 진공 장치 내에 배치하였다. 캐소드 전극(2)과 게이트 전극(8) 사이에, 게이트 전극(8)의 전위가 높아지도록, 펄스폭 6msec, 주파수 25Hz의 구형파형의 펄스 전압을 반복해 인가하였다. 게이트 전극(8)에 흐르는 게이트 전류를 모니터하였다. 기판(1)의 상방 5mm의 위치에 애노드판을 설치하고, 애노드판에 유입하는 전류(애노드 전류)도 모니터하고, 애노드 전류의 변동을 구했다. 방출 전류(애노드 전류)의 변동은, 연속한 32 싸이클의 구형파형의 펄스 전압에 대응하는 방출 전류의 평균을 계측하는 시퀀스를 2초 간격으로 실시하고, 30분 동안의 편차 및 평균치를 구했다. 얻어진 데이터의 (표준 편차/ 평균치×100(%))을 계산했다.

비교를 위하여, 구조체(3)와 육붕화란탄의 다결정층(5)으로 구성되는 저 일함수층(5) 사이에 산화몰리브덴으로 구성되는 금속 산화물층(4)을 포함하지 않는 비교용의 전자 방출 소자가 준비되고, 그 후에 전술한 바와 실질적으로 동일한 방식으로 측정되었다.

상기한 방법으로 제조된 전자 방출 소자와 비교용의 전자 방출 소자가 전술한 것과 실질적으로 동일한 방식으로 측정되었다. 그 결과, 산화몰리브덴으로부터 이루어지는 금속 산화물층(4)이 포함된 전자 방출 소자는, 산화물층(4)을 설치하지 않은 비교용의 전자 방출 소자에 비해 전류 변동의 평균이 0.6배가 되었다. 복수의 소자로부터 데이터를 취득하였다. 이것은, 전자 방출 소자 간의 편차(분산)가 비교용의 전자 방출 소자 간의 편차(분산)의 0.5배임을 나타낸다.

전자 방출 소자가 산화몰리브덴으로부터 이루어지는 금속 산화물층(4)을 포함하기 때문에, 전자 발출 소자는 전류 변동이 작아 안정적으로 동작할 수 있으며, 전자 방출 소자들 간의 특성의 편차가 작다.

(실시예 2)

본 실시예에서는 텅스텐으로 구성되는 구조체(3)를 포함하는 전자 방출 소자가 제조되었다. 게이트 전극(8) 위에 니켈로 이루어지는 희생층(82)을 성막하는 공정 및 이 공정 전까지의 공정(도 1d에 도시된 공정 및 이 공정 이전의 공정들)은 실시예 1에 설명된 것과 실질적으로 동일하다.

개구(71) 내에 텅스텐을 원추 형상으로 퇴적시켜, 도 1e와 같이 텅스텐으로 이루어지는 구조체(3)를 형성한다. 희생층(82)을 선택적으로 제거하여 희생층(82) 위에 퇴적된 불필요한 텅스텐층(30) 또한 제거하여 도 1f에 도시된 구조를 획득하였다.

도 1f에 도시된 구조체를 진공 챔버 내에 이동시키고, 그 후에 산화텅스텐을 타깃으로 사용한 스퍼터법에 의해, 도 1g에 도시된 바와 같이 구조체(3) 상에 금속 산화물층(4)인 두께 4nm정도의 텅스텐 산화물층(4)이 형성되었다.

금속 산화물층(4) 상에 RF 스퍼터법에 의해 육붕화란탄의 다결정층(5)이 두 께 10nm로 성막되고, 도 1h에 도시된 바와 같은 전자 방출 소자가 형성된다.

이 전자 방출 소자는 진공 장치 내로 이동되고, 실시예 1에서 설명한 것과 실질적으로 동일한 방식으로 애노드 전류의 변동을 구했다. 비교를 위하여, 구조체(3)와 다결정 육붕화란탄으로 이루어지는 저 일함수층(5) 사이에 금속 산화물층(4)을 형성하지 않는 비교용의 전자 방출 소자를 준비하고, 그 후에 전술한 것과 실질적으로 동일한 방식으로 측정하였다.

그 결과, 산화텅스텐으로부터 이루어지는 금속 산화물층(4)을 설치한 전자 방출 소자는, 금속 산화물층(4)을 설치하지 않은 비교용의 전자 방출 소자에 비해, 전류 변동의 평균치가 0.7배가 되었다. 복수의 전자 방출 소자들 및 비교용의 전자 방출 소자들로부터 데이터를 취득하였다. 이것은, 전자 방출 소자들 간의 편차(분산)가 비교용의 전자 방출 소자들 간의 편차(분산)의 0.6배임을 나타낸다. 이렇게 전자 방출 소자가 산화텅스텐으로 이루어지는 금속 산화물층(4)을 포함함으로써, 전자 방출 소자는 전류 변동이 작고, 안정적으로 동작할 수 있으며, 특성들 간의 편차가 적다.

(실시예 3)

본 실시예에서는, 전자 방출소자가 란탄을 포함하는 산화몰리브덴층(4)을 포함한다는 점을 제외하고는 실시예 1에서 제조된 것과 실질적으로 동일한 전자 방출 소자가 제조되었다.

전자 방출 소자는, 도 1g에 도시된 공정에서, 산화몰리브덴과 란탄을 포함하는 타깃을 이용하는 스퍼터법에 의해 두께 6nm의 금속 산화물층(4)을 형성했다는 점을 제외하고는 실시예 1에서 설명한 것과 실질적으로 동일한 방식으로 제조되었다. 이 전자 방출 소자는 XPS(X-ray photoelectron spectroscopy)에 의해 분석되었다. 그 결과, 금속 산화물층(4) 중의 La의 원자 농도는 10%이며, 란탄 및 란탄의 산화물이 검출되었다. 금속 산화물층(4)에는 MoO₂가 포함되어 있었다.

이 전자 방출 소자는 실시예 1에서 설명한 것과 실질적으로 동일한 방식으로 측정되었다. 그 결과,이 전자 방출 소자는 실시예 1에서 제조된 것보다 작은 전자 방출 임계 전압을 가졌다.

평평한 기판상에 형성한 몰리브덴층 상에, 본 실시예에 사용된 것과 실질적으로 동일한 방법에 의해, La를 포함하는 산화몰리브덴층(4)과 육붕화란탄의 다결정층을 순차적으로 성막하는 방식으로 샘플을 준비하였다. 실시예 1에서 이용된 것과 실질적으로 동일한 방법에 의해서, La를 포함하지 않는 산화몰리브덴층과 붕화란탄의 다결정층을 순차 성막하는 방식으로 비교용의 샘플도 준비하였다. La를 포함하는 산화몰리브덴층을 구비하는 샘플의 두께 방향의 저항의 크기가 비교 샘플보다 1자리 이상 낮았다. 이것은 전자 방출 소자의 산화몰리브덴층(4)이 La를 포함하여, 전자 방출 소자가 저항이 낮아져, 전자 방출 임계 전압이 작아졌기 때문일 것이다.

(실시예 4)

본 실시예에서는, 전자 방출 소자가 산화텅스텐 및 La를 포함하는 금속 산화물층(4)을 포함하는 점을 제외하고는 실시예 2에서 제조된 것과 동일한 전자 방출 소자를 제조하였다.

이 전자 방출 소자는, 도 1g에 나타내는 공정에서, 산화텅스텐과 란탄을 포함하는 타깃을 이용하는 스퍼터법에 의해, 두께 6nm의 금속 산화물층(4)을 형성했다는 점을 제외하고는 실시예 2에서 설명한 것과 실질적으로 동일한 방식으로 전자 방출 소자가 제작되었다. 이 전자 방출 소자는 XPS에 의해 분석하였다. 그 결과, 금속 산화물층(4) 중의 La의 원자 농도는 10%이었다. 금속 산화물층(4) 중에 란탄 및 란탄의 산화물이 검출되었다. 금속 산화물층(4)에는 WO₂가 포함되어 있었다.

전자 방출 소자는 실시예 1에서 설명한 것과 실질적으로 동일한 방식으로 측정되었다. 그 결과, 전자 방출 소자는 실시예 2에서 제조된 것보다 작은 전자 방출 임계 전압을 가졌다.

평평한 기판상에 형성한 텅스텐층 상에, 본 실시예에서 이용된 것과 실질적으로 동일한 제조 방법으로, La를 포함하는 산화텅스텐층과 LaB₆의 다결정층이 순차 성막된 샘플을 준비하였다. 실시예 2와 실질적으로 동일한 방법으로, La를 포함하지 않는 산화텅스텐층과 LaB₆의 다결정층이 순차 성막된 비교용 샘플도 준비되었다. La를 포함하는 산화텅스텐층을 포함하는 샘플이 비교 샘플보다 두께 방향의 저항이 1자리 이상 낮았다. 이것은, 샘플의 산화텅스텐층이 La를 포함하여, 샘플의 저항이 감소되고, 저항 방출 임계 전압이 감소되었기 때문일 것이다.

(실시예 5)

본 실시예에서는, 전자 방출 소자가 붕화란탄의 다결정층(5) 위에 산화란탄 층(6)을 형성한 점을 제외하고는 실시예 3에서 제조된 것과 실질적으로 동일한 전자 방출 소자가 제조되었다.

붕화란탄의 다결정층(5)을 성막하는 공정과, 이 공정 이전의 공정(도 1h에 도시된 공정 및 이 공정 이전의 공정들)은 실시예 3에서 설명한 것과 실질적으로 동일하다. 스퍼터법에 의해, 붕화란탄의 다결정층(5) 위로 삼산화 이란탄을 두께 3nm정도로 형성함으로써 산화란탄층(6)이 붕화란탄의 다결정층(5) 상에 형성되어 본 실시예의 전자 방출 소자를 제작했다.

이 전자 방출 소자는 실시예 3에서 설명한 것과 실질적으로 동일하게 측정되었다. 그 결과, 이 전자 방출 소자는 실시예 3에서 제조된 것보다 전류 변동의 평균이 0.7배가 되었다. 복수의 전자 방출 소자로부터 데이터가 획득되었다. 이것은, 전자 방출 소자들 간의 편차(분산)가 실시예 3에서 제조된 전자 방출 소자들 간의 편차(분산)의 0.7배가 되었다.

붕화란탄의 다결정층(5) 위로 산화란탄층(6)을 설치함으로써, 전자 방출 소자는 전류 변동이 작아지고, 안정적으로 동작할 수 있으며, 특성 간의 편차가 작아졌다. 실시예 1, 2, 4의 전자 방출 소자의 저 일함수층(5) 상에는 산화란탄층(6)이 형성되었다. 이들 실시예뿐만 아니라 결과적인 전자 방출 소자가 산화란탄층(6)을 포함하지 않는 전자 방출 소자보다 안정성이 우수하였다.

(실시예 6)

본 실시예에서는, 전자 방출 소자가 삼산화 2이트륨(Y₂O₃)으로 이루어지는 저 일함수층(5)을 포함했다는 점을 제외하고는 실시예 2에서 제조된 것과 실질적으로 동일하게 제조되었다.

Y₂O₃은, 이온 플레이팅(ion plating)법에 의해 아몰퍼스 형상의 Y₂O₃층을 두께 15nm로 성막하고, 21%의 산소를 포함하는 아르곤 분위기 중에서 400℃로 기판(1)을 가열함으로써 형성했다.

본 전자 방출 소자는, 실시예 2에서 제조된 것보다 방출 전류 및 안정성은 낮았지만, 양호한 전자 방출 특성을 얻을 수 있었다. 본 전자 방출 소자는, 안정적으로 동작할 수 있으며, 금속 산화물층(4)을 포함하지 않는 비교용의 전자 방출 소자에 비해 전자 방출 소자간의 특성 편차가 적었다.

(실시예 7)

본 실시예에서, 도 5에 도시한 것과 같은 전자 방출 소자를 제작하였다. 기판(1) 위로 제1 절연층(7a)을 형성하기 위한 질화 실리콘, 제2 절연층(7b)을 형성하기 위한 산화 실리콘, 및 게이트 전극(8)을 형성하기 위한 텅스텐층이 순차적으로 적층되었다. 질화 실리콘층 및 텅스텐층은 포토리소그래피와 습식이 에칭(RIE)을 병용해서, 도 5b에 도시한 바와 같이 제1 절연층(7a) 및 게이트 전극(8)을 형성하였다. 이 단계에서, 제1 절연층(7a)의 측면은 기판(1)의 상면에 대하여 약 80°의 각도로 형성하였다. 산화 실리콘층은 완충 불산을 사용하여 선택적으로 습식 에칭되어, 제2 절연층(7b) 및 오목부(60)를 형성했다.

몰리브덴을 지향성 스퍼터법에 의해 제1 절연층(7a)의 측면위로 성막했다. 이 공정에서, 도 9d에 나타낸 바와 같이, 제1 도전성막(60A)와 제2 도전성막(60B)은, 제1 도전성막(60A)와 제2 도전성막(60B)이 접촉하도록 성막했다. TMAH를 에천트로 사용하여 습식 에칭 처리를 행하고, 오목부(60)의 입구 부근에 몰리브덴을 성막하여, 오목부(60) 내에 위치하는 제1 절연층(7a)의 상면으로부터 제1 게이트 전극부(8a)를 향해서 돌출하는 돌기를 포함하는 구조체(3)를 얻었다. 이 공정에서, 제1 게이트 전극부(8a) 위로는 몰리브덴으로 구성되는 제2 게이트 전극부(8b)가 형성되었다.

실시예 1과 실질적으로 동일한 방식으로, 산화몰리브덴을 타깃으로 사용한 스퍼터법에 의해, 구조체(3) 상에 몰리브텐 산화물이 성막되었고, 금속 산화물층(4)로서 이용되는 산화몰리브덴층이 구조체(3) 상에 형성되었다. 실시예 1과 실질적으로 동일한 조건에서 산화몰리브덴층 위에 붕화란탄의 다결정층(5)을 형성했다.

본 실시예에서, 스트립(strip) 형상의 200개의 전자 방출체(9)를 도 5c에 도시된 것과 같이 Y 방향으로 3μm 간격으로 기판(1) 상에 형성하였다. 마지막으로, 니오븀으로 이루어지는 캐소드 전극(2)을 전자 방출체(9)에 공통적으로 접속하였다.

캐소드 전극(2)과 게이트 전극(8)의 사이에, 게이트 전극(8)이 고전위가 되도록 전압을 인가하여, 실시예 1에서 설명한 것과 같이 균일하고, 양호한 전자 방출 특성이 얻어졌다. 본 실시예에서의 전자 방출 소자는 실시예 1보다 전자 방출 임계 전압이 낮았다.

실시예 3과 마찬가지로, 산화몰리브덴층을 형성할 때에, 란탄을 포함하는 산화몰리브덴 타깃을 사용하였기 때문에, 란탄을 포함하지 않는 타깃을 사용하여 제조된 것과 비교하여, 전자 방출 소자는 보다 낮은 전압에서 전자를 방출하였다.

실시예 5와 마찬가지로, 저 일함수층(5) 상에 산화란탄층을 스퍼터법에 의해 제공하였기 때문에, 장기간에 걸쳐서 안정된 전자 방출 특성이 얻어졌다.

(실시예 8)

본 실시예에서는, 실시예 3의 전자 방출 소자를 사용해서 도 7에 나타내는 화상 표시 장치를 제작하였다. 화상 표시 장치는, 화소가 1920개의 행 및 1080개의 열로 배열된 화소를 포함하는 대각 50인치의 플랫 패널 디스플레이다.

실시예 3의 전자 방출 소자를 도 6 및 도 7에 나타낸 바와 같이 유리 기판(1) 상에 설치하여 전자원(33)이 획득되었다. 전자원(33)을 배면판으로 사용한다. 전자 방출 소자의 제작 수순에 대해서는, 도 1을 사용해서 이하에 설명한다.

구체적으로는, 유리 기판(1) 상에 스퍼터법으로 몰리브덴층이 형성되었다. 몰리브덴을 패터닝함으로써 서로 평행한 캐소드 전극(2)을 형성한다. 캐소드 전극(2)의 수는 화상 표시 장치의 주사선수와 같으며, 1080개이었다.

캐소드 전극(2) 위에 SiO₂층(70)을 1μm의 두께로 형성한다. SiO₂층(70)의 상에 스퍼터법으로 텅스텐층을 형성한다. 텅스텐층을 패터닝함으로써, 캐소드 전극(2)과 교차하도록, 텅스텐층(80)을 서로 평행하게 형성한다. 텅스텐층(80)의 수는 화상 표시 장치의 신호선 수와 동일하며, 그 수를 5760(1920×3)개로 하였다 (텅스텐층(80)과 캐소드 전극(2)의 교차부의 단면은 도 1a를 참조).

텅스텐층(80)과 캐소드 전극(2)의 교차부의 각각에, 100개의 제2 개구(81)가 위치하도록, 건식 에칭에 의해 모든 텅스텐층(80)에 원형의 제2 개구(81)를 형성함으로써, 게이트 전극(8)이 형성된다. 제2 개구(81) 아래에, 도 1b 및 도 1c에 도시된 바와 같이 캐소드 전극(2)을 제1 개구(71)를 통해 노출하도록, 게이트 전극(8)을 마스크로 사용한 습식 에칭에 의해 제1 개구(71)를 형성한다.

니켈층(82)을 게이트 전극(8) 위에 성막하고, 그 위에 몰리브덴을 스퍼터 성막 함으로써, 도 1d 및 도 1d에 도시된 바와 같이, 제1 및 제2 개구(71, 81)를 통해 노출되는 캐소드 전극(2) 상에 몰리브덴으로 이루어지는 원추 형상의 구조체(3)를 형성한다. 니켈층(82)을 제거하여, 도 1f에 도시된 바와 같이, 니켈층(82) 위에 퇴적된 불필요한 몰리브덴층(30)을 또한 박리한다.

실시예 3과 마찬가지로, 진공 챔버 내에서, 산화몰리브덴에 란탄을 첨가하여 준비된 타깃을 사용한 스퍼터법을 행하여 구조체(3) 상에 금속 산화물층(4)을 형성하였다. 도 1g에 도시된 바와 같이 금속 산화물층(4)은 란탄과 산화몰리브덴을 포함하고, 3nm의 두께를 가진다.

실시예 3과 마찬가지로, 금속 산화물층(4) 상에 스퍼터법에 의해, LaB₆ 다결정층으로 이루어지는 저 일함수층(5)을 두께 10nm로 성막하여, 도 1h에 도시된 바와 같이 배면판으로 이용되는 전자원(배면판)(33)을 형성했다.

도 7에 나타낸 바와 같이, 전자원(33)의 2mm 상방 위치에 전면판(31)이 지지 프레임(27)을 개재하여 제공되었다. 전면판(31)은 유리 기판(22)을 포함하였고, 발광층(25) 및 유리 기판(22)의 내면 상에 성막된 메탈 백(21) 또한 포함하였다.

전면판(31)과 지지 프레임(27) 사이, 또는 지지 프레임(27)과 배면판(32) 사이의 접합부(28)를, 저융점 금속인 인듐(In)을 가열해 냉각함으로써 봉착했다. 이 봉착 공정은 진공 챔버 내에서 수행되었기 때문에, 배기관을 사용하지 않고 봉착과 밀봉을 동시에 수행했다.

본 실시예에서는, 컬러 화상을 표시하기 위하여, 발광층(25)은 각각 적색, 녹색 또는 청색을 발광하는 형광체(23)를 포함하였다. 스트라이프 형상(striped pattern)의 블랙 매트릭스(24)를 미리 형성하고, 블랙 매트릭스(24)의 개구부에 슬러리법에 의해 형광체(23)를 도포해서 발광층(25)을 제작했다. 발광층(25)을 제작하는 데에 흑연으로 구성되는 재료가 이용되었다.

발광층(25)의 내면측(전자 방출 소자측)에는 알루미늄으로 이루어지는 메탈 백(21)을 설치했다. 메탈 백(21)은, 발광층(25)의 내면측에(on the inner sub-family), Al을 진공 증착하는 방식으로 제작했다.

전술한 바와 같이 제작한 화상 표시 패널에, 도 8에 나타내는 구동 회로(110) 등을 접속해서 화상 표시 장치를 제작했다. 많은 전자 방출 소자를 선택하고 거기에 펄스 전압을 인가하여, 휘도의 변동이 적은 밝은 양호한 화상을 장시간에 걸쳐 표시할 수 있었다.

또한, 실시예 5의 전자 방출 소자 대신에 실시예 3의 전자 방출 소자를 사용하여, 본 실시예의 화상 표시 장치보다도 장시간에 걸쳐서 휘도의 변동이 적은 화 상을 표시할 수 있는 화상 표시 장치를 제조할 수 있었다.

또한, 실시예 7의 전자 방출 소자를 사용하여 양호한 화상 표시 장치를 제작할 수 있었다.

본 발명이 예시적인 실시예들을 참조하여 설명되었지만, 본 발명이 개시된 예시적인 실시예들에 한정되지는 않음을 이해하여야 할 것이다. 아래의 특허청구범위의 범위는 가장 넓은 범위로 해석되어, 모든 변형과 등가 구조 및 기능을 포함하여야 한다.

도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 전자 방출 소자 제조 방법의 공정을 도시하는 모식도.

도 2는 제1 실시예에 따른 방법에 의해 제조되는 전자 방출 소자의 단면 모식도.

도 3은 다른 실시예에 따른 방법에 의해 제조되는 전자 방출 소자의 단면 모식도.

도 4는 붕화란탄의 다결정층의 단면 모식도.

도 5a는 본 발명의 제2 실시예에 따른 방법에 의해 제조되는 전자 방출 소자의 평면도, 도 5b는 도 5a의 VB-VB 라인을 따라 취해진 전자 방출 소자의 모식도, 도 5c는 도 5b의 X 방향에서 보았을 때의 전자 방출 소자(10)의 평면 모식도.

도 6은 전자원의 평면도.

도 7은 화상 표시 패널의 단면 모식도.

도 8은 정보 표시 장치의 블록도.

도 9a 내지 도 9g는 본 발명의 제2 실시예에 따른 전자 방출 소자 제조 방법의 공정을 도시하는 모식도.

도 10a 내지 도 10c는 전자 방출 소자 제조 공정을 도시하는 모식도.

Claims

금속을 포함하는 구조체와, 상기 구조체 위에 설치되며 상기 금속보다 일함수가 작은 재료로 이루어지는 저(low) 일함수층을 포함하고 표면으로부터 전자를 전계 방출하는 전자 방출체를 포함하는 전자 방출 소자의 제조 방법이며,

구조체 내에 포함된 금속과 동일한 금속의 산화물을 포함하는 금속 산화물층이 형성된, 금속을 포함하는 구조체를 설치하는 공정과,

상기 금속 산화물층 상에 저 일함수층을 설치하는 공정을 포함하는 전자 방출 소자의 제조 방법.
제1항에 있어서, 상기 저 일함수층은 붕화란탄의 다결정층으로 이루어지는 전자 방출 소자의 제조 방법.
제2항에 있어서, 상기 금속 산화물층은 란탄을 포함하는 전자 방출 소자의 제조 방법.
제3항에 있어서, 상기 저 일함수층 상에 산화란탄층을 설치하는 공정을 더 포함하는 전자 방출 소자의 제조 방법.
제4항에 있어서, 상기 산화란탄층은 삼산화 2란탄층인 전자 방출 소자의 제 조 방법.
제1항에 있어서, 상기 금속은 몰리브덴이며, 상기 금속 산화물층이 몰리브덴의 산화물과 란탄의 산화물을 포함하는 전자 방출 소자의 제조 방법.
제1항에 있어서, 상기 금속은 텅스텐이며, 상기 금속 산화물층은 텅스텐의 산화물과 란탄의 산화물을 포함하는 전자 방출 소자의 제조 방법.
전자 방출 소자의 제조 방법이며,

상면과 코너부와 상기 코너부에 연결된 측면을 구비하는 절연층 상에, 상기 절연층의 상기 측면과 상기 상면에 걸쳐서 연장되고 상기 코너부를 부분적으로 덮는, 금속을 포함하는 도전성막을 형성하는 공정과,

상기 도전성막을 에칭하는 공정과,

상기 에칭된 상기 도전성막 상에, 상기 도전성막에 포함된 금속과 동일한 금속의 산화물을 포함하는 금속 산화물층을 설치하는 공정과,

상기 금속 산화물층을 형성하는 상기 금속보다도 일함수가 낮은 재료로 이루어지는 저 일함수층을 설치하는 공정을 포함하고,

상기 도전성막 형성 공정은, 상기 도전성막이 상기 측면 상에 배치되는 제1 부분과, 상기 코너부 상에 배치되는 제2 부분을 가지고, 상기 제1 부분은 상기 제2 부분보다 밀도가 작도록 상기 도전막을 형성하는 공정을 포함하고,

상기 에칭 공정은, 상기 제2 부분보다 상기 제1 부분을 보다 강하게 에칭할 수 있는 에천트를 이용하여 상기 제1 부분 및 상기 제2 부분을 에칭하는 공정을 포함하는 전자 방출 소자의 제조 방법.
제8항에 있어서, 상기 저 일함수층은 붕화란탄의 다결정층인 전자 방출 소자의 제조 방법.
제9항에 있어서, 상기 금속 산화물층은 란탄을 포함하는 전자 방출 소자의 제조 방법.
제10항에 있어서, 상기 저 일함수층 상에 산화란탄층을 설치하는 공정을 더 포함하는 전자 방출 소자의 제조 방법.
제11항에 있어서, 상기 산화란탄층은 삼산화 2란탄층인 전자 방출 소자의 제조 방법.
제8항에 있어서, 상기 금속은 몰리브덴이며, 상기 금속 산화물층이 몰리브덴의 산화물과 란탄의 산화물을 포함하는 전자 방출 소자의 제조 방법.
제8항에 있어서, 상기 금속은 텅스텐이며, 상기 금속 산화물층은 텅스텐의 산화물과 란탄의 산화물을 포함하는 전자 방출 소자의 제조 방법.
전자 방출 소자들과, 상기 전자 방출 소자로부터 방출된 전자들과 충돌하는 때에 발광하는 발광체를 포함하는 화상 표시 장치의 제조 방법이며,

상기 전자 방출 소자가 제1항 내지 제14항 중 어느 한 항에 따른 방법에 의해서 제조되는 화상 표시 장치 제조 방법.