KR20100041866A - 마이크로피쳐 워크피스용 재분배 구조물 - Google Patents

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KR20100041866A
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conductive
conductive line
metal layer
dielectric layer
redistribution structure
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마크 에스. 존슨
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마이크론 테크놀로지, 인크
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Abstract

라인 간섭을 감소시키거나 제거하는 재분배 구조물을 가진 마이크로피쳐 다이(microfeature dies)를 개시한다. 마이크로피쳐 다이는, 본드 사이트와 본드 사이트에 전기적으로 연결된 집적 회로를 가진 기판을 포함할 수 있다. 마이크로피쳐 다이는 또한, 기판에 결합된 재분배 구조물를 포함할 수 있다. 재분배 구조물은, 전기 커플러를 수용하도록 구성된 외부 접촉 사이트, 외부 접촉 사이트 및 본드 사이트에 전기적으로 연결되는 도전성 라인, 그리고 도전성 라인을 적어도 부분적으로 에워싸는 도전성 차폐(shield)를 포함할 수 있다.

Description

마이크로피쳐 워크피스용 재분배 구조물{REDISTRIBUTION STRUCTURES FOR MICROFEATURE WORKPIECES}
본 개시는 마이크로피쳐 워크피스(microfeature workpieces)에 대한 라인 간섭을 감소시키거나 제거하는 재분배 구조물, 그러한 재분배 구조물을 가진 관련 시스템, 및 재분배 구조물을 제조하는 방법에 관한 것이다.
마이크로전자 디바이스는 일반적으로, 다이 내에 형성된 집적 회로에 전기적으로 결합된 초소형 본드 사이트 어레이를 가진 다이를 갖는다. 본드 사이트는, 전력, 입/출력 신호, 접지, 및/또는 다른 전기 신호를 집적 회로로/로부터 송신하는 외부 전기 접촉을 제공한다. 상이한 타입의 다이는 상이한 본드-사이트 배열을 가질 수 있지만, 상이한 다이는 유사한 외부 디바이스와 호환할 수 있어야 한다. 기존의 패키징 기술은 다이 상에 재분배 구조물(RDS)을 형성하는 단계를 포함한다. RDS는, 다이 본드 사이트를, 외부 디바이스와 메이팅(mate)하도록 배열된 RDS 본드 사이트와 연결하는 라인 및/또는 비아를 포함할 수 있다.
기존의 RDS 구성은, 그러나 마이크로전자 디바이스의 성능을 제한할 수 있는 라인 및/또는 비아를 갖는다. 예컨대, 마이크로전자 디바이스는, 라인 및/또는 비아를 통해 고주파수로 송신된 신호가 전기 및/또는 자기 간섭으로 인해 누설, 왜곡, 또는 그 밖의 방식으로 영향을 받을 수 있기 때문에, 높은 클록 속도로 동작하지 않을 수도 있다. 따라서, 기존의 RDS 구성은 고성능 마이크로 전자 디바이스와 작 동작하지 않을 수 도 있다.
도 1a는, 본 개시의 실시예에 따른 다수의 마이크로피쳐 다이를 포함하는 반도체 워크피스의 부분 개략적 평면도이다.
도 1b는, 도 1a에 도시한 워크피스로부터 싱귤레이트한(singulated) 마이크로피쳐 다이의 개략적 사시도이다.
도 2a는, 본 개시의 실시예에 따른 재분배 구조물을 가진 다이의 일부분의 부분 개략적 평면도이다.
도 2b 및 도 2c는, 본 개시의 실시예에 따라 도 2a에 도시한 다이의 일부분의 부분 개략적 횡단면도이다.
도 3a 내지 도 3k는, 본 개시의 실시예에 따라 도 2a 내지 도 2c에 도시한 재분배 구조물을 형성하는 공정을 예시한 도면이다.
도 4는, 본 개시의 실시예에 따른 하나 이상의 마이크로피쳐 다이를 포함할 수 있는 시스템의 개략도이다.
도 1a는, 기판(102) 및 이 기판(102) 상에 및/또는 이 기판(102)에 배열된 다수의 마이크로피쳐 다이(104)를 가진 반도체 워크피스(100)이다. 후술될 여러 공정은, 다이(104)를 더 큰 웨이퍼(102)로부터 싱귤레이트한 이후, 반도체 워크피스(100)의 개별 마이크로피쳐 다이(104) 상에서 및/또는 웨이퍼 레벨의 반도체 워크피스(100) 상에서 수행할 수 있다. 따라서 달리 지적하지 않는다면, "마이크로피쳐 워크피스" 환경에서 후술할 구조 및 방법은, 웨이퍼(102) 및/또는 웨이퍼(102)로부터 형성된 다이(104)에 적용할 수 있다.
여러 실시예가 반도체 워크피스나 웨이퍼와 연계하여 기재될지라도, 다른 실시예는 다른 타입의 워크피스를 가질 수 있다. 이처럼, 용어, "마이크로피쳐 워크피스" 및 "워크피스"는, 마이크로전자 디바이스가 그 내부 및/또는 표면에 집적되어 형성되는 기판을 지칭한다. 통상의 마이크로전자 디바이스는 마이크로전자 회로나 구성요소, 박막 기록 헤드, 데이터 저장 소자, 마이크로플루이딕 디바이스(microfluidic device), 및 다른 제품을 포함한다. 마이크로머신 및 마이크로미케니컬 디바이스(micromachines and micromechanical devices)가 이러한 정의 내에 포함되며, 이는 이들이 집적 회로 제조에 사용하는 동일한 기술을 상당부분 사용하여 제조되기 때문이다. 기판은 반도체 피스(예컨대, 도핑된 실리콘 웨이퍼나 갈륨 아세나이드 웨이퍼), 비도전성 피스(예컨대, 여러 가지 세라믹 기판), 또는 도전성 피스일 수 있다. 일부 경우, 워크피스는 일반적으로 둥글고, 다른 경우, 워크피스는 직선 형상을 포함한 다른 형상이다.
도 1b는, 도 1a에 도시한 웨이퍼(102)로부터 싱귤레이트된 이후, 개별 다이(104)의 개략적인 사시도이다. 다이(104)는 집적 회로와 같은 동작 가능한 마이크로전자 구조를 포함할 수 있고, 다이(104)는 부가적으로 보호 인캡슐런트(encapsulant) 내에 넣을 수 있다. 다이(104)는 또한 핀, 본드 사이트, 땜납 볼, 및/또는 다른 도전성 구조물을 가질 수 있어서, 다이(104) 내의 구조물을 다이 외부에 위치한 구조물/디바이스에 전기적으로 결합할 수 있다.
도 2a 내지 도 2c는, 간섭을 감소시킬 수 있거나 제거할 수 있는 재분배 구조물(RDS)을 가진 다이(104)의 여러 실시예를 예시한다. 특정한 실시예에서, RDS는, 외부 전기 및/또는 자기 간섭으로부터 적어도 부분적으로 차폐되는 라인 및/또는 비아를 포함할 수 있다. 당업자는, 그러나 본 개시가 추가 실시예를 가질 수 있다는 점과, 본 개시가 도 2 내지 도 4를 참조하여 후술될 실시예의 여러 상세한 내용 없이도 실시될 수 있다는 점을 이해해야 한다.
도 2a는, 본 개시의 실시예에 따른 다이(104) 중 하나와 기판(102)의 일부분의 부분 개략적 평면도이다. 도 2a에 도시한 바와 같이, 다이(104)는 기판(102)에서 집적 회로에 전기적으로 연결된 다수의 본드 사이트(124)와 기판(120) 상에 놓인 재분배 구조물(122)을 포함할 수 있다. 재분배 구조물(122)은 다수의 외부 접촉 사이트(126)와 도전성 라인(128)을 포함할 수 있다. 외부 접촉 사이트(126)는, 다이(104)를 외부 디바이스(미도시함)에 연결하는 전기 커플러(130)(예컨대, 명확해 지도록 점선으로 도시한 땜납 볼)를 수용하도록 구성될 수 있다. 도전성 라인(128)은, 본드 사이트(124) 중 하나를 외부 접촉 사이트(126) 중 하나에 각기 연결하는 금속 트레이스일 것이다. 도전성 라인(128)은 일반적으로 서로 근접해 있을 거이다.
도 2b는, 본 개시의 실시예에 따라 도 2a에 도시한 도전성 라인(128)의 전송 길이(129)를 따른 다이(104) 일부분의 부분 개략적 횡단면도이다. 도 2b에 도시한 바와 같이, 기판(102)은 본드 사이트(124)에 전기적으로 연결된(개략적으로 도시된) 집적 회로(123)를 포함할 수 있다. 예시한 실시예에서, 본드 사이트(124)는 일반적으로 기판(120)의 표면(125)과 동일 높이에 있다. 다른 실시예에서, 본드 사이트(124)는 적어도 부분적으로 표면(125) 내로 리세스될 수 있거나 표면(125)으로부터 돌출할 수 있다.
재분배 구조물(122)은 기판(120)의 표면(125) 상에 놓인 제 1 유전체 층(132), 제 1 유전체 층(132) 상에 놓인 제 1 금속 층(136), 및 제 1 금속 층(136) 상에 놓인 제 2 유전체 층(138)을 포함할 수 있다. 제 1 금속 층(136)은 본드 사이트(124)와 일반적으로 정렬된 개구(137)를 가지며, 제 2 유전체 층(138)의 일부분이 개구(137)에 있다. 제 1 및 제 2 유전체 층(132, 138)은, 제 1 금속 층(136)의 개구(137)와 일반적으로 정렬되고 본드 사이트(124)까지 연장하는 개구(134)를 갖는다. 개구(137)의 제 2 유전체 층(138) 부분은 제 1 금속 층(136)을 개구(134)로부터 전기적으로 절연한다.
이 실시예에서, 도전성 라인(128)은 제 2 유전체 층(138)을 따라 연장하는 제 1 부분(128a)과, 제 1 개구(134)의 제 1 부분(128b)을 포함한다. 도전성 라인(128)의 제 2 부분(128b)은 도전성 라인(128)의 제 1 부분(128a)을 다이(104)의 본드 사이트(124)에 전기적으로 결합한다.
재분배 구조물(122)은, 도전성 라인(128)과 제 2 유전체 층(138) 상에 놓인 제 3 유전체 층(140), 제 3 유전체 층(140) 상에 놓인 제 2 금속 층(142), 및 제 2 금속 층(142)과 제 3 유전체 층(140) 상에 놓인 제 4 유전체 층(144)을 더 포함할 수 있다. 제 3 및 제 4 유전체 층(140, 144)은, 도전성 라인(128)의 제 1 부분(128a)의 일구역과 일반적으로 정렬되는 개구(147)를 갖는다. 개구(147)는, 전기 커플러(130)를 수용하는 외부 접촉 사이트(126)를 형성하기 위해 도전성 소재로 충전할 수 있다. 제 4 유전체 층(144)은 제 2 금속 층(142)을 외부 접촉 사이트(126)로부터 전기적으로 절연한다. 제 1 및 제 2 금속 층(136, 142)은, 도 2c를 참조하여 더 상세하게 후술될 바와 같이, 접지(146)에 전기적으로 연결할 수 있다.
재분배 구조물(122)의 여러 실시예에서, 개별 유전체 층(132, 138, 140 및 144)은 실리콘 옥사이드, 실리콘 니트라이드, 폴리머 유전 소재, 및/또는 다른 적절한 유전 소재를 포함할 수 있다. 개별 금속 층(136, 142), 외부 접촉 사이트(126), 및/또는 도전성 라인(128)은 구리, 알루미늄, 금, 백금, 및/또는 다른 적절한 도전성 소재를 포함할 수 있다.
도 2c는, 도 2a에 도시한 도전성 라인(128)의 전송 길이(129)에 일반적으로 직각인 평면을 따라서 본 마이크로피쳐 다이(104)의 일부분의 다른 부분 개략적 횡단면도이다. 도 2c에 도시한 바와 같이, 제 2 유전체 층(138)은 또한, 제 2 유전체 층(138)을 제 1, 제 2 및 제 3 구역(138a-c)으로 분리하는 하나 이상의 연결 개구(139)를 포함할 수 있다. 제 2 구역(138b)은 도전성 라인(128)을 지지하고 제 3 유전체 층(140)과 협력하여 분리 층(151)을 형성하며, 이 분리 층(151)은 도전성 라인(128)의 둘레를 따라 도전성 라인(128)을 실질적으로 에워싼다.
제 2 금속 층(142)은 제 3 유전체 층(140)과, 제 2 구역(138b)의 적어도 일부분을 에워쌀 수 있다. 제 2 금속 층(142)은 또한 연결 개구(139)내로 연장할 수 있어서 제 1 금속 층(136)과 접촉할 수 있다. 그 결과, 제 1 및 제 2 금속 층(136, 142)은 전기적으로 결합될 수 있어서, 전송 길이(129)의 적어도 일부분을 따라서 도전성 라인(128) 주위에 도전성 차폐(150)를 형성할 수 있다. 도전성 차폐(150)는 연결 비아, 트레이스 및/또는 다른 적절한 연결 메커니즘을 통해 접지(146)에 연결될 수 있다. 도전성 차폐(150)와 분리 층(151)은 도전성 라인(128)의 전송 길이(129)의 적어도 일부분을 따라서 일반적으로 동축선상으로 연장할 수 있다.
동작시, 도전성 차폐(150)는, 도전성 라인(128) 상에서 전달되는 신호로부터 방출된 전자기, 전기, 및/또는 자기 에너지를 감소시킬 수 있다. 종래의 기술을 사용하여, 마이크로전자 디바이스의 전기 신호는 통상 유전 소재로 서로 분리된 비차폐 도전성 라인을 통해 전송된다. 그러한 비차폐 도전성 라인은 서로 도전성 결합, 용량성 결합, 유도성 결합될 수 있고/거나 다른 방식으로 전자기적으로 상호작용할 수 있다. 따라서 신호를 라인 중 하나를 통해 전송할 때, 전기 결합은, 이웃한 라인으로 전달되는 다른 신호 및/또는 전송된 신호에 대한 에코, 감쇄, 및/또는 다른 간섭을 생성할 수 있다. 나아가, 예컨대 인근에서 동작중인 기계장치로부터의 외부 전-자기 간섭(EFI)이 또한 도전성 라인 상에서 전송된 신호에 영향을 미칠 수 있다.
도 2a 내지 도 2c에 도시한 다이(104)의 실시예는, 도전성 라인(128)의 전송 길이(129)의 적어도 일부분을 따라서 접지된 도전성 차폐(150)를 형성함으로써 간섭을 완화하거나 제거한다. 접지된 차폐(150)는 도전성 라인(128)을 통해 전송된 신호를 제 1 금속 층(136)과 제 2 금속 층(142) 사이의 영역으로 제한한다. 더욱 상세하게, 접지된 차폐(150)를 넘은 영역에서 전송된 신호에 의해 야기된 전류는, 도전성 차폐(150)가 이 초래된 전류를 접지(146)로 통전시킬 수 있기 때문에, 감소 또는 제거할 수 있다. 그 결과, 도전성 라인(128) 상에서 전달하는 신호는 성능 향상을 위해 고주파수에서 동작할 수 있다.
도전성 차폐(150)로 인해, 또한 도전성 라인(128)은 서로 가깝게 위치할 수 있다. 두 개의 인접한 비차폐 도전성 라인 사이의 전자기 결합은, 두 개의 도전성 라인 사이의 거리가 감소할수록 더 커질 수 있다. 그 결과, 그러한 전자기 결합은 도전성 라인의 각 쌍 사이의 "피치"를 제한할 수 있다. 도 2a 내지 도 2c에 도시한 도전성 라인(128)의 실시예는 그러나 작은 피치로 위치할 수 있으며, 이는, 개별 도전성 라인(128)은 차폐되어 서로 간의 간섭으로부터 보호되기 때문이다.
도전성 차폐(150)로 인해, 또한 설계자는 도전성 라인(128)에 대해 원하는 임피던스를 선택할 수 있다. 종래의 기술에 따라, 비차폐 도전성 라인의 임피던스는 통상, 도전성 라인 상에서 전달되는 신호의 주파수의, 적어도 부분적으로는 함수이다. 그 결과, 도전성 라인의 임피던스를 예상하여 수용하는 것은 어려울 수 있다. 도전성 라인(128)의 여러 실시예는, 신호 주파수에 의존하지 않는 임피던스를 가질 수 있다. 대신, 도전성 라인(128)의 임피던스는, 적어도 부분적으로는, 제 2 및 제 3 유전체 층(138, 140)의 상대 유전 상수와, 도전성 라인(128), 제 1 금속 층(136), 및/또는 제 2 금속 층(142)의 기하학적 모양의 함수이다.
도전성 차폐(150)로 인해, 또한, 설계자는 전송 노이즈를 감소시키기 위해 도전성 라인(128)에 대해 원하는 차단 주파수를 충분히 수용할 수 있다. 차단 주파수는 일반적으로, 초과할 경우, 도전성 라인(128)으로부터 출력된 전력이 통과대역 전력의 대략 1/2인 주파수를 지칭한다. 동작 주파수가 차단 주파수 미만일 때, 도전성 라인(128) 상에 전달되는 신호는 횡 전자기 모드의 파로서 이동할 수 있다. 차단 주파수를 초과할 경우, 신호는 또한 횡 전기 및/또는 횡 자기 모드로 이동할 수 있다. 멀티플 모드로 인해, 상이한 위상 속도가 간섭을 초래하는 방식으로 도전성 라인(128)을 따라 전파될 수 있다. 도전성 라인(128)을 접지된 차폐로 보호할 때, 차단 주파수는 도전성 라인(128)의 기하학적 모양에 의해 영향을 받을 수 있다. 따라서 설계자는, 도전성 라인(128)에 대한 적절한 기하학적 모양을 선택하여 원하는 차단 주파수를 충분히 수용할 수 있다.
제 2 유전체 층(138)이 두 개의 연결 개구(139)를 포함하도록 도 2c에 도시하였을 지라도, 특정한 실시예에서 제 2 유전체 층(138)은 하나 또는 두 개를 초과하는 연결 개구(139)를 포함할 수 있다. 게다가, 도전성 라인(128)은 일반적으로 직사각형 횡단면이도록 도 2c에 도시하였을 지라도, 다른 실시예에서, 도전성 라인(128)은 원형, 타원형 및/또는 다른 횡단면을 가질 수 있다.
도 3a 내지 도 3k는, 기판(120) 상에 재분배 구조물(122)을 형성하는 공정의 실시예의 단계들을 예시한다. 도 3a는 공정의 초기 단계로서, 제 1 유전체 층(132)을 기판(120) 상에 퇴적하는 단계와 제 1 금속 층(136)을 제 1 유전체 층(132) 상에 퇴적하는 단계를 포함하는 단계를 예시한다. 도 3b는 공정의 후속 단계로서, 제 1 금속 층(136)을 에칭 백(etching back)하여 제 1 유전체 층(132)의 일부분을 노출시키는 단계를 포함하는 단계를 예시한다. 제 1 유전체 층(132)의 노출된 부분은 일반적으로 본드 사이트(124)에 대응한다.
도 3c는 다른 단계로서, 제 1 금속 층(136)과 제 1 유전체 층(132)의 노출된 부분 상에 제 2 유전체 층(138)을 퇴적하는 단계를 포함하는 단계를 예시한다. 제 2 유전체 층(138)은 또한 폴리싱(예컨대, 화학 기계적 폴리싱(polishing))될 수 있고/거나 다른 방식으로 처리될 수 있어서 일반적으로 평평한 상부면(154)을 가질 수 있다.
도 3d에 예시한 바와 같이, 제 1 및 제 2 유전체 층(132, 138)은 이후 에칭될 수 있어서(예컨대 플라즈마 강화 에칭을 사용하여) 제 1 개구(134)를 형성하여 본드 사이트(124)를 노출할 수 있다. 도 3e에 도시한 바와 같이, 공정은 또한, 제 2 유전체 층(138)을 에칭하여, 제 2 유전체 층(138)을 제 1, 제 2 및 제 3 구역(138a-c)으로 분리하는 연결 개구(139)를 형성하는 단계를 포함할 수 있다. 일실시예에서, 제 1 개구(134)와 연결 개구(139)는 별도의 에칭 단계에서 형성한다. 다른 실시예에서, 제 1 개구(134)와 연결 개구(139)는 단일 에칭 단계에서 형성할 수 있다.
공정은 또한, 도 3f에 예시한 바와 같이, 제 1 개구(134)에서와 제 2 유전체 층(138) 상에서 도전성 라인(128)을 퇴적하는 단계를 포함할 수 있다. 도 3g에 예시한 바와 같이, 도전성 라인(128)은 제 2 유전체 층(138)의 전체 영역을 덮지 않는다. 대신, 도전성 라인(128)은 제 2 유전체 층(138)의 제 2 구역(138b)상에서 퇴적할 수 있다. 일실시예에서, 도전성 라인(128)은, 시드 층(seed layer)(미도시함)을 퇴적한 다음, 도전 소재(예컨대, 구리, 알루미늄 및 금)를 시드 층 상에 도금함으로써 형성할 수 있다. 다른 실시예에서, 도전성 라인(128)은 화학 증기 증착, 원자 층 증착 및/또는 다른 적절한 기술로 형성할 수 있다.
도 3h는 공정의 한 단계로서, 제 3 유전체 층(140)을 도전성 라인(128) 상에 퇴적하고 제 2 금속 층(142)을 제 3 유전체 층(140) 상에 퇴적하는 단계를 포함하는 단계를 도시한다. 제 2 금속 층(142)은 그 후 에칭 백될 수 있어서 도 3i에 예시한 바와 같이 제 3 유전체 층(140)의 일부분을 노출할 수 있다.
도 3j를 참조하면, 제 2 금속 층(142)은 제 3 유전체 층(140)과 제 2 유전체 층(138)의 제 2 구역(138b)의 적어도 일부분을 실질적으로 에워싸도록 퇴적할 수 있어서, 제 2 및 제 3 유전체 층(138, 140)은 도전성 라인(128)을 제 1 및 제 2 금속 층(136, 142)으로부터 전기적으로 절연시킨다. 제 2 금속 층(142)은 또한 연결 개구(139)에 퇴적할 수 있어서, 제 2 금속 층(142)의 적어도 일부분은 제 1 금속 층(136)과 물리적으로 그리고 전기적으로 접촉하게 된다.
도 3k는 공정의 한 단계로서, 제 4 유전체 층(144)을 다이(104) 상에 퇴적하고 제 3 및 제 4 유전체 층(140, 144)을 에칭하여 제 2 개구(147)를 형성하는 단계를 포함하는 단계를 예시한다. 도전성 라인(128)의 적어도 일부분이 제 2 개구에서 노출된다. 제 2 개구(147)는 그 후 도전 소재로 채울 수 있어서 외부 접촉 사이트(126)를 형성할 수 있다.
도 3a 내지 도 3k를 참조하여 상술한 공정은 추가 및/또는 상이한 공정 단계를 가질 수 있다. 예컨대, 장벽 층이 금속 층 중 적어도 하나를 퇴적하기 전 퇴적될 수 있다. 임의의 퇴적 소재의 일부분을 제거할 때, 에칭-정지 또는 폴리시-정지 층을 또한 사용할 수 있다.
개별 다이(104)는 무수히 많은 더 크고 및/또는 더 복잡한 시스템(110) 중 임의의 시스템에 통합될 수 있고, 이들 시스템 중 대표적인 시스템을 도 4에 개략적으로 도시한다. 시스템(110)은 프로세서(111), 메모리(112), 입/출력 디바이스(113), 및/또는 다른 서브시스템 또는 구성요소(114)를 포함할 수 있다. 마이크로피쳐 워크피스(예컨대, 마이크로피쳐 다이 및/또는 마이크로피쳐 다이 결합의 형태로 됨)는 도 4에 도시한 구성요소 중 임의의 구성요소에 포함될 수 있다. 최종 시스템(110)은 광범위하게 다양한 연산, 처리, 저장, 센서 및/또는 다른 기능 중 어느 기능을 실행할 수 있다. 따라서 대표적 시스템(110)은, 예컨대, 데스크탑 컴퓨터, 랩탑 컴퓨터, 인터넷 어플라이언스, 및/또는 휴대용 디바이스(예컨대, 팜탑 컴퓨터, 착용 가능한 컴퓨터, 셀룰러 또는 모바일 폰, 멀티-프로세서 시스템, 프로세서-기반 또는 프로그램 가능한 가전 장치, 네트워크 컴퓨터, 미니 컴퓨터)와 같은 컴퓨터 및/또는 다른 데이터 프로세서를 제한없이 포함할 수 있다. 다른 대표적 시스템(110)은 카메라, 광센서, 서버 및 관련 서버 서브시스템, 디스플레이 디바이스, 및/또는 메모리 디바이스를 포함할 수 있다. 시스템(110)의 구성요소는 단일 유닛에 하우징될 수 있거나 예컨대 통신 네트워크를 거치는 것과 같이 복수의 상호연결된 유닛을 통해 분포될 수 있다. 구성요소는 그에 따라 국지적 및/또는 원격 메모리 저장 디바이스와 광범위하게 다양한 컴퓨터로 판독 가능한 매체(자기 또는 광 판독 가능하거나 탈착 가능한 컴퓨터 디스크를 포함함) 중 어느 매체를 포함할 수 있다.
전술한 설명으로부터, 본 개시의 특정한 실시예는 여기서 예시용으로 기재하였지만, 본 개시로부터 이탈하지 않고 여러 가지 변경이 이뤄질 수 있다는 점을 이해해야 할 것이다. 예컨대, 한 실시예의 요소 중 많은 요소는 다른 실시예의 요소들에 더하여 또는 그 대신에 다른 실시예와 결합될 수 있다. 따라서 본 개시는 첨부한 청구범위로 제한되는 것을 제외하고는 제한되지 않는다.

Claims (34)

  1. 본드 사이트(bond site) 및 상기 본드 사이트에 전기적으로 결합된 집적 회로를 갖는 기판;
    상기 기판에 결합된 재분배 구조물로서,
    전기 커플러를 수용하도록 구성된 외부 접촉 사이트;
    전송 길이를 갖고, 상기 외부 접촉 사이트와 상기 본드 사이트에 전기적으로 연결되는 도전성 라인; 및
    상기 도전성 라인의 전송 길이의 적어도 일부분을 따라서 상기 도전성 라인을 적어도 부분적으로 에워싸는 도전성 차폐(conductive shield)를 갖는,
    재분배 구조물을 포함하는, 마이크로피쳐(microfeature) 다이.
  2. 청구항 1에 있어서, 상기 도전성 차폐는 전기적으로 접지되는, 마이크로피쳐 다이.
  3. 청구항 1에 있어서, 상기 재분배 구조물은, 상기 도전성 라인과 상기 도전성 차폐 사이에 분리 층을 더 포함하는, 마이크로피쳐 다이.
  4. 청구항 3에 있어서, 상기 분리 층은 상기 도전성 라인을 상기 도전성 차폐로부터 전기적으로 절연시키는, 마이크로피쳐 다이.
  5. 청구항 3에 있어서, 상기 도전성 차폐와 상기 분리 층은, 상기 도전성 라인의 전송 길이의 적어도 일부분을 따라서 연장하는, 마이크로피쳐 다이.
  6. 청구항 3에 있어서, 상기 도전성 차폐와 상기 분리 층은, 상기 도전성 라인의 전송 길이의 적어도 일부분을 따라서 일반적으로 동축선상으로 연장하는, 마이크로피쳐 다이.
  7. 청구항 3에 있어서, 상기 도전성 차폐와 상기 분리 층은, 상기 도전성 라인의 전송 길이의 적어도 일부분을 따라 일반적으로 동축선상으로 연장하며, 상기 분리 층은 상기 도전성 라인을 상기 도전성 차폐로부터 전기적으로 절연시키며, 상기 도전성 차폐는 접지되는, 마이크로피쳐 다이.
  8. 청구항 1에 기재된 마이크로피쳐 다이를 통합한 시스템으로서, 프로세서, 메모리, 및 입/출력 디바이스를 포함하는, 시스템.
  9. 본드 사이트 및 상기 본드 사이트에 전기적으로 연결된 집적 회로를 갖는 기판;
    상기 기판에 결합된 재분배 구조물로서,
    전기 커플러를 수용하도록 구성된 외부 접촉 사이트;
    상기 외부 접촉 사이트를 상기 본드 사이트에 전기적으로 연결하는 도전성 라인; 및
    제 1 금속 층 및 상기 제 1 금속 층에 전기적으로 결합된 제 2 금속 층으로서, 상기 제 1 및 제 2 금속 층의 적어도 일부분은, 상기 도전성 라인의 길이의 적어도 일부분을 따라 상기 도전성 라인을 에워싸는, 제 1 및 제 2 금속 층을 갖는,
    재분배 구조물을 포함하는, 마이크로피쳐 다이.
  10. 청구항 9에 있어서, 상기 제 1 금속 층 및/또는 상기 제 2 금속 층은 접지에 전기적으로 연결되는, 마이크로피쳐 다이.
  11. 청구항 9에 있어서, 상기 재분배 구조물은, 상기 기판 면 상의 제 1 유전체 층과 상기 제 1 금속 층 상의 제 2 유전체 층을 더 포함하며, 상기 재분배 구조물은, 상기 제 1 및 제 2 유전체 층에 형성된 개구를 더 포함하는, 마이크로피쳐 다이.
  12. 청구항 11에 있어서, 상기 도전성 라인은, 상기 제 1 및 제 2 유전체 층의 개구로부터 연장하는 제 1 부분과, 상기 제 1 및 제 2 유전체 층의 개구에 있는 제 2 부분을 포함하며, 상기 제 2 유전체 층의 일부분은 상기 제 1 금속 층을 상기 도전성 라인의 제 2 부분으로부터 전기적으로 절연시키는, 마이크로피쳐 다이.
  13. 청구항 11에 있어서, 상기 재분배 구조물은 상기 제 2 유전체 층에 적어도 하나의 연결 개구를 더 포함하고, 상기 연결 개구는 상기 제 1 금속 층의 일부분을 노출시키며, 상기 제 2 금속 층은 상기 연결 개구 내로 연장하여 상기 제 1 금속 층과 전기적으로 연결되는, 마이크로피쳐 다이.
  14. 청구항 11에 있어서, 상기 재분배 구조물은 상기 도전성 라인 상에 제 3 유전체 층을 더 포함하며, 상기 제 3 유전체 층과 상기 제 2 유전체 층은, 상기 제 2 및 제 3 유전체 층의 일부분이 상기 도전성 라인의 길이의 적어도 일부분을 따라 상기 도전성 라인을 에워싸도록 구성되는, 마이크로피쳐 다이.
  15. 청구항 14에 있어서, 상기 제 1 및 제 2 금속 층은, 상기 제 1 및 제 2 금속 층의 일부분이 상기 제 2 및 제 3 유전체 층을 에워싸도록 구성되는, 마이크로피쳐 다이.
  16. 청구항 14에 있어서, 상기 제 3 유전체 층과 상기 제 2 유전체 층은 상기 도전성 라인을 상기 제 1 및 제 2 금속 층으로부터 전기적으로 절연시키는, 마이크로피쳐 다이.
  17. 청구항 14에 있어서, 상기 재분배 구조물은, 상기 제 2 금속 층 상에 그리고 상기 제 3 유전체 층의 적어도 일부분 상에 제 4 유전체 층을 더 포함하며, 상기 제 4 유전체 층은 상기 제 2 금속 층을 상기 외부 접촉 사이트로부터 전기적으로 절연시키는, 마이크로피쳐 다이.
  18. 청구항 17에 있어서, 상기 재분배 구조물은, 상기 제 3 및 제 4 유전체 층에 개구를 더 포함하며, 상기 재분배 구조물은 상기 개구에 도전성 소재를 더 포함하여 상기 외부 접촉 사이트를 형성하는, 마이크로피쳐 다이.
  19. 청구항 17에 있어서, 상기 재분배 구조물은, 상기 제 3 및 제 4 유전체 층에 개구를 더 포함하며, 상기 재분배 구조물은 상기 개구에 도전성 소재를 더 포함하여 상기 외부 접촉 사이트를 형성하며, 상기 제 4 유전체 층은 상기 제 2 금속 층을 상기 외부 접촉 사이트로부터 전기적으로 절연시키는, 마이크로피쳐 다이.
  20. 청구항 9에 기재된 마이크로피쳐 다이를 통합한 시스템으로서, 프로세서, 메모리, 및 입/출력 디바이스를 포함하는, 시스템.
  21. 본드 사이트, 상기 본드 사이트에 전기적으로 연결된 집적 회로, 및 전기 커플러를 수용하도록 구성된 외부 접촉 사이트를 갖는 기판;
    상기 외부 접촉 사이트를 상기 본드 사이트에 전기적으로 연결하는 도전성 트레이스; 및
    상기 도전성 트레이스의 적어도 일부분을 둘러싸고, 전기적으로 도전성이며 접지되는 차폐를 포함하는, 마이크로피쳐 다이.
  22. 청구항 21에 있어서, 도전성 라인은 전송 길이를 가지며, 상기 차폐는, 상기 전송 길이의 적어도 일부분을 에워싸고 상기 전송 길이의 적어도 일부분을 따라서 연장하는 종방향 엔클로저(longitudinal enclosure)를 포함하는, 마이크로피쳐 다이.
  23. 청구항 22에 있어서, 상기 차폐의 종방향 엔클로저에 유전체 라이너(dielectric liner)를 더 포함하는, 마이크로피쳐 다이.
  24. 청구항 23에 있어서, 상기 유전체 라이너는 상기 도전성 트레이스를 적어도 부분적으로 둘러싸는, 마이크로피쳐 다이.
  25. 마이크로피쳐 다이의 본드 사이트를 외부 접촉 사이트에 전기적으로 연결하는 도전성 라인을 형성하는 단계; 및
    상기 도전성 라인의 길이의 적어도 일부분을 적어도 부분적으로 둘러싸고, 전기적으로 접지되는 도전성 차폐를 형성하는 단계를 포함하는, 마이크로피쳐 다이 상에 재분배 구조물을 형성하는 방법.
  26. 청구항 25에 있어서, 상기 도전성 라인을 상기 도전성 차폐로부터 전기적으로 절연시키는 단계를 더 포함하는, 마이크로피쳐 다이 상에 재분배 구조물을 형성하는 방법.
  27. 청구항 25에 있어서, 상기 외부 접촉 사이트와 상기 본드 사이트를 상기 도전성 차폐로부터 전기적으로 절연시키는 단계를 더 포함하는, 마이크로피쳐 다이 상에 재분배 구조물을 형성하는 방법.
  28. 청구항 27에 있어서, 상기 도전성 라인과 상기 도전성 차폐 사이에 분리 층을 형성하는 단계를 더 포함하는, 마이크로피쳐 다이 상에 재분배 구조물을 형성하는 방법.
  29. 청구항 25에 있어서, 상기 도전성 차폐을 형성하는 단계는, 제 1 금속 층과 상기 제 1 금속 층에 전기적으로 연결된 제 2 금속 층으로 상기 도전성 라인을 적어도 부분적으로 에워싸는 단계를 포함하는, 마이크로피쳐 다이 상에 재분배 구조물을 형성하는 방법.
  30. 청구항 25에 있어서, 상기 도전성 라인을 형성하는 단계는,
    제 1 유전체 층을 상기 마이크로피쳐 다이의 기판상에 퇴적하는 단계;
    제 1 금속 층을 상기 제 1 유전체 층 상에 퇴적하는 단계;
    상기 제 1 금속 층을 에칭 백(etching back)하여 상기 제 1 유전체 층의 일부분을 노출시키는 단계;
    제 2 유전체 층을, 상기 제 1 금속 층 및 상기 제 1 유전체 층의 노출된 부분 상에 퇴적하는 단계;
    상기 제 1 및 제 2 유전체 층에 제 1 개구를 형성하여 상기 본드 사이트를 노출시키는 단계; 및
    도전성 소재를 상기 제 2 유전체 층 상과 상기 제 1 개구에 퇴적하여 상기 도전성 라인을 형성하는 단계를 포함하며;
    상기 도전성 차폐를 형성하는 단계는,
    제 3 유전체 층을 상기 도전성 라인 상에 퇴적하고 제 2 금속 층을 상기 제 3 유전체 층 상에 퇴적하는 단계;
    상기 제 2 금속 층을 에칭하여 상기 제 3 유전체 층의 일부분을 노출시키는 단계;
    제 4 유전체 층을, 상기 제 2 금속 층과 상기 제 3 유전체 층의 노출된 부분 상에 퇴적하는 단계;
    제 2 개구를 상기 제 3 및 제 4 유전체 층에 형성하여 상기 도전성 라인의 일부분을 노출시키는 단계; 및
    상기 제 2 개구를 도전성 소재로 채워서 상기 외부 접촉 사이트를 형성하는 단계를 포함하는, 마이크로피쳐 다이 상에 재분배 구조물을 형성하는 방법.
  31. 재분배 구조물과 기판을 가진 마이크로피쳐 다이에서 간섭을 감소시키는 방법으로서,
    상기 마이크로피쳐 다이의 본드 사이트와 외부 접촉 사이트를 전기적으로 연결하는 제 1 도전성 라인을 통해 전기 신호를 전송하는 단계; 및
    전자기 에너지를 상기 제 1 도전성 라인 인근의 제 2 도전성 라인에 방출하는 것으로부터 상기 송신된 전기 신호를 차폐하는 단계를 포함하는, 마이크로피쳐 다이에서 간섭을 감소시키는 방법.
  32. 청구항 31에 있어서, 상기 전송된 전기 신호를 차폐하는 단계는 상기 송신된 신호의 전자기 에너지를 도전성 차폐 내부로 제한하는 단계를 포함하는, 마이크로피쳐 다이에서 간섭을 감소시키는 방법.
  33. 청구항 31에 있어서, 상기 재분배 구조물은, 상기 도전성 라인의 길이의 적어도 일부분을 따라 상기 도전성 라인을 에워싸는 도전성 차폐를 더 포함하며, 상기 방법은 상기 도전성 차폐에 유도된 전류를 접지로 통전시키는 단계를 더 포함하는, 마이크로피쳐 다이에서 간섭을 감소시키는 방법.
  34. 청구항 31에 있어서, 상기 제 1 및 제 2 도전성 라인의 용량성, 유도성, 저항성 결합을 감소시키는 단계를 더 포함하는, 마이크로피쳐 다이에서 간섭을 감소시키는 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946873B2 (en) 2007-08-28 2015-02-03 Micron Technology, Inc. Redistribution structures for microfeature workpieces
TW200941601A (en) * 2008-03-19 2009-10-01 Chipmos Technologies Inc Conductive structure of a chip
US20130134553A1 (en) * 2011-11-30 2013-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer and semiconductor package with noise suppression features
JP5605520B2 (ja) 2012-03-22 2014-10-15 株式会社村田製作所 半導体装置および半導体モジュール
US9754918B2 (en) 2014-05-09 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D chip-on-wafer-on-substrate structure with via last process
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US9331021B2 (en) * 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US10068181B1 (en) 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US10930603B2 (en) * 2016-03-22 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Coaxial through via with novel high isolation cross coupling method for 3D integrated circuits
JP6798252B2 (ja) * 2016-10-31 2020-12-09 住友電気工業株式会社 高周波装置
US10276518B2 (en) * 2017-03-21 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement in fan out packaging including magnetic structure around transmission line
US11276727B1 (en) 2017-06-19 2022-03-15 Rigetti & Co, Llc Superconducting vias for routing electrical signals through substrates and their methods of manufacture
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
KR20190075647A (ko) * 2017-12-21 2019-07-01 삼성전자주식회사 팬-아웃 반도체 패키지

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206320A (ja) 1992-01-27 1993-08-13 Nec Corp マルチチップモジュール
US5262353A (en) * 1992-02-03 1993-11-16 Motorola, Inc. Process for forming a structure which electrically shields conductors
JPH06224562A (ja) 1993-01-27 1994-08-12 Mitsubishi Electric Corp 多層基板およびその製造方法
US5406117A (en) * 1993-12-09 1995-04-11 Dlugokecki; Joseph J. Radiation shielding for integrated circuit devices using reconstructed plastic packages
US6353540B1 (en) * 1995-01-10 2002-03-05 Hitachi, Ltd. Low-EMI electronic apparatus, low-EMI circuit board, and method of manufacturing the low-EMI circuit board.
JP2982738B2 (ja) 1997-04-04 1999-11-29 日本電気株式会社 セラミック・チップサイズパッケージの構造
US6057600A (en) * 1997-11-27 2000-05-02 Kyocera Corporation Structure for mounting a high-frequency package
US6133621A (en) * 1998-10-15 2000-10-17 Stmicroelectronics S.R.L. Integrated shielded electric connection
US6078100A (en) * 1999-01-13 2000-06-20 Micron Technology, Inc. Utilization of die repattern layers for die internal connections
US6388198B1 (en) * 1999-03-09 2002-05-14 International Business Machines Corporation Coaxial wiring within SOI semiconductor, PCB to system for high speed operation and signal quality
US6493861B1 (en) * 1999-12-28 2002-12-10 Intel Corporation Interconnected series of plated through hole vias and method of fabrication therefor
JP2002313930A (ja) 2001-04-11 2002-10-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6573597B2 (en) * 2001-10-29 2003-06-03 Agilent Technologies, Inc. Cross-over for quasi-coaxial transmission lines fabricated on a substrate
US6674174B2 (en) * 2001-11-13 2004-01-06 Skyworks Solutions, Inc. Controlled impedance transmission lines in a redistribution layer
TW517361B (en) * 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
US6747216B2 (en) * 2002-02-04 2004-06-08 Intel Corporation Power-ground plane partitioning and via connection to utilize channel/trenches for power delivery
TW533572B (en) * 2002-02-15 2003-05-21 Taiwan Semiconductor Mfg Structure of redistribution layer and its manufacturing method
US6812810B2 (en) * 2002-06-19 2004-11-02 Intel Corporation Bridges for microelectromechanical structures
JP3580803B2 (ja) * 2002-08-09 2004-10-27 沖電気工業株式会社 半導体装置
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
JP2004266117A (ja) 2003-03-03 2004-09-24 Fujikura Ltd 半導体パッケージ及びその製造方法
JP4819501B2 (ja) * 2003-05-29 2011-11-24 日本電気株式会社 配線構造およびその製造方法
US7253516B2 (en) * 2003-10-10 2007-08-07 Nxp B.V. Electronic device and carrier substrate for same
DE102004035080A1 (de) * 2004-05-27 2005-12-29 Infineon Technologies Ag Anordnung zur Verringerung des elektrischen Übersprechens auf einem Chip
US7177504B2 (en) * 2004-09-30 2007-02-13 Intel Corporation Manufacturable connectorization process for optical chip-to-chip interconnects
TWI251284B (en) * 2004-11-12 2006-03-11 Advanced Semiconductor Eng Redistribution layer and circuit structure thereof
JP2006278906A (ja) * 2005-03-30 2006-10-12 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7414275B2 (en) * 2005-06-24 2008-08-19 International Business Machines Corporation Multi-level interconnections for an integrated circuit chip
US7745944B2 (en) * 2005-08-31 2010-06-29 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts
KR20070037826A (ko) 2005-10-04 2007-04-09 삼성전자주식회사 차폐된 재배선층을 갖는 웨이퍼 레벨 칩 스케일 패키지
JP2007134359A (ja) 2005-11-08 2007-05-31 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2008021789A (ja) * 2006-07-12 2008-01-31 Matsushita Electric Ind Co Ltd 半導体装置およびこれを用いた無線装置
US8946873B2 (en) 2007-08-28 2015-02-03 Micron Technology, Inc. Redistribution structures for microfeature workpieces
JP5206320B2 (ja) 2008-10-30 2013-06-12 コニカミノルタビジネステクノロジーズ株式会社 画像形成装置

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