KR20100039894A - 회로 접속 재료, 그것을 이용한 회로 부재의 접속 구조 및 회로 부재의 접속 방법 - Google Patents

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KR20100039894A
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고우지 고바야시
준 다께따쯔
모또히로 아리후꾸
가즈요시 고지마
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    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/29355—Nickel [Ni] as principal constituent
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    • H01L2224/29298—Fillers
    • H01L2224/29499—Shape or distribution of the fillers
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    • H01L2224/2954—Coating
    • H01L2224/29599—Material
    • H01L2224/29698—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29798—Fillers
    • H01L2224/29799—Base material
    • H01L2224/2989—Base material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901—Pressing the bump connector against the bonding areas by means of another connector
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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Abstract

본 발명은 접착제 조성물 (11)과 도전 입자 (12)를 함유하는 회로 접속 재료 (10)으로서, 도전 입자 (12)는 핵체 (21) 상에 1 또는 2 이상의 금속층 (22)를 구비하여 이루어지는, 돌기 (14)를 갖는 도전 입자 (12)이고, 적어도 돌기 (14)의 표면에는 금속층 (22)가 형성되고, 상기 금속층 (22)는 니켈 또는 니켈 합금으로 구성되고, 도전 입자 (12)의 20％ 압축 시의 압축 탄성률은 100 내지 800 kgf/mm2인 회로 접속 재료 (10)에 관한 것이다.

Description

회로 접속 재료, 그것을 이용한 회로 부재의 접속 구조 및 회로 부재의 접속 방법{CIRCUIT CONNECTION MATERIAL, AND CONNECTION STRUCTURE OF CIRCUIT MEMBER AND CONNECTION METHOD OF CIRCUIT MEMBER USING THE CIRCUIT CONNECTION MATERIAL}
본 발명은 회로 접속 재료, 그것을 이용한 회로 부재의 접속 구조 및 회로 부재의 접속 방법에 관한 것이다.
액정 표시용 유리 패널에의 액정 구동용 IC의 실장은, 액정 구동용 IC를 직접 유리 패널 상에 회로 접속 부재로 접합하는 칩-온-글라스(CHIP-ON-GLASS) 실장(이하, COG 실장이라고 함) 방법이나, 액정 구동용 IC를 금속 배선을 갖는 연성 테이프에 접합하여 유리 패널과 회로 접속 부재로 접합하는 칩-온-플렉스(CHIP-ON-FLEX) 실장(이하, COF 실장이라고 함) 방법이 이용된다. 이들 미세 회로가 형성된 회로 부재끼리의 접속은 종래의 땜납이나 고무커넥터로는 대응이 곤란하기 때문에 이방 도전성을 갖는 접착제 조성물이 사용되고 있다.
이에 비하여, 최근의 액정 표시의 고정밀화에 수반하여 회로 부재에 형성되는 회로 전극의 고밀도화가 진전되고 있다. 이 때문에, 회로 전극의 한층 더 미세화, 즉 다전극화나 협피치화 등의 고정밀화가 진행하는 경향이 있어, 고정밀 액정 모듈에 있어서의 높은 접속 신뢰성이 요구되고 있다. 그 한편, 회로 전극의 형성은 회로의 바탕이 되는 금속을 기판 전체면에 형성하고, 회로 전극부에 레지스트를 도포, 경화하고, 그것 이외의 부분을 산 또는 염기로 에칭한다는 공정에서 행해지는데, 상술한 고밀도화된 회로의 경우에는, 기판 전체면에 형성한 금속의 요철이 크면 오목부와 볼록부에서 에칭 시간이 서로 다르기 때문에 정밀한 에칭을 행할 수 없어, 인접 회로 사이의 쇼트나 단선이 발생한다는 문제가 있다. 이 때문에, 고밀도 회로의 전극 표면에서는 요철이 작을 것, 즉 전극 표면이 평탄할 것이 요망되고 있는데, 이러한 서로 대향하는 평탄한 회로 전극끼리를 종래의 회로 접속 재료를 이용하여 접속한 경우에는, 회로 접속 재료 중에 포함되는 도전 입자와 평탄 전극 사이에 접착제 수지가 남아, 회로 전극 사이에서 충분한 전기적 접속 및 장기간 접속 신뢰성을 확보할 수 없다는 문제가 있었다.
또한, 액정 모듈의 제조 공정에서는, 표면에 산화막이 형성되기 쉬운 금속 재료로 이루어지는 회로 전극이 사용되는 경우가 있어, 종래의 회로 접속 재료를 이용했다면, 도전 입자가 산화막을 돌파하여 전기적 접속을 확보함, 및 장기간 접속 신뢰성을 확보함의 양쪽을 동시에 고수준으로 달성할 수 없었다.
따라서, 도전 입자의 표면에 복수의 돌기부를 설치함으로써, 회로 접속 시에 도전 입자와 평탄 전극 사이의 접착제 조성물을 돌기에 의해서 관통하여 회로 전극에 접촉하는 방법(특허 문헌 1 참조) 및 기재 입자의 표면 상에 복수의 금속 미립자를 배치하고, 표면의 적어도 일부를 금속 도금층으로 덮는 것으로부터 이루어지는 도전 입자에 의해서, 산화막이 형성되기 쉬운 회로 전극이어도 충분한 전기적 접속 및 장기간 접속 신뢰성을 확보하는 방법(특허 문헌 2 참조)이 고안되어 있다.
일본 특허 공개 제2005-166438호 공보 국제 공개 제07/058159호 공보
그러나, 상기 방법을 이용하더라도 회로 전극의 재질 등의 사양에 따라서는, 초기의 전기적 접속을 확보할 수 없고, 양호한 접속 신뢰성을 확보할 수 없는 등, 효과가 미미한 경우가 있었다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로서, 대향하는 회로 전극끼리 사이의 양호한 전기적 접속을 달성할 수 있음과 동시에, 회로 전극 사이의 전기 특성의 장기간 신뢰성을 충분히 높일 수 있는 회로 접속 재료, 그것을 이용한 회로 부재의 접속 구조 및 회로 부재의 접속 방법을 제공하는 것을 목적으로 한다.
본 발명자 등은 상기 과제를 해결하기 위해 예의 검토한 결과, 상기 과제가 생기는 원인이 도전 입자의 최외층의 재질에 있는 것을 발견하였다. 즉, 종래의 회로 접속 재료에 포함되는 도전 입자의 최외층은 Au의 금속막으로서, 회로 접속시에 도전 입자와 평탄 전극 사이의 접착제 조성물을 돌기로 관통하더라도, Au는 비교적 부드러운 금속이기 때문에 회로 전극에 대해서는 도전 입자의 최외층이 변형되어 버려, 회로 전극으로 파고들기는 이루어지기 어렵게 되어 있다.
그리고, 본 발명자 등은 상기 과제를 해결하기 위해 더욱 예의 연구를 거듭한 결과, 도전 입자의 최외층의 재질을 Au보다도 딱딱한 금속으로 변경함으로써 접속 신뢰성이 향상되는 것을 발견하여 본 발명을 완성하기에 이르렀다.
본 발명은 접착제 조성물과 도전 입자를 함유하는 회로 접속 재료이며, 도전 입자는 핵체 상에 1 또는 2 이상의 금속층을 구비하여 이루어지는, 돌기를 갖는 도전 입자이고, 적어도 돌기의 표면에는 금속층이 형성되고, 상기 금속층은 니켈 또는 니켈 합금으로 구성되고, 도전 입자의 20％ 압축 시의 압축 탄성률은 100 내지 800 kgf/mm2인 회로 접속 재료를 제공한다.
본 발명의 회로 접속 재료는 회로 부재의 접속 구조를 제작할 때, 2개의 회로 부재(이하, 경우에 따라 「제1 및 제2 회로 부재」라 함)의 사이에 개재되고, 회로 부재를 통해 가열 가압되어, 회로 전극 사이를 전기적으로 접속하는 회로 접속용의 이방성 도전성 접착제로서 사용된다. 본 발명의 회로 접속 재료에 따르면, 도전 입자의 금속층(최외층)이 Au인 경우에 비교하여, 도전 입자를 통해 대향하는 회로 전극끼리가 더욱 양호하게 전기적 접속됨과 동시에, 회로 전극 사이의 전기 특성의 장기간 신뢰성을 더욱 높이는 것이 가능해진다. 즉, 도전 입자와 회로 전극의 사이에 접착제 조성물의 경화물이 들어가 있더라도, 도전 입자의 표면측에 돌기가 설치됨으로써, 그 도전 입자에 의해 접착제 조성물의 경화물에 가해지는 압력이, 돌기가 없는 도전 입자에 비교하여 충분히 커지기 때문에, 도전 입자의 돌기가 접착제 조성물의 경화물을 용이하게 관통할 수 있고, 또한 어느 정도 회로 전극에 파고드는 것에 의해 도전 입자와 회로 전극의 접촉 면적을 증가시키는 것이 가능해진다. 또한, 도전 입자의 최외층인 니켈(Ni) 또는 니켈 합금은 Au보다도 딱딱하기 때문에, 도전 입자의 최외층이 회로 전극에 대하여 보다 파고들기 쉬워져서, 도전 입자와 회로 전극의 접촉 면적을 증가시킬 수 있어, 이에 의해서, 보다 양호한 전기적 접속 및 전기 특성의 장기간 신뢰성을 얻는 것이 가능해진다. 그리고, 도전 입자의 20％ 압축 시의 압축 탄성률을 100 내지 800 kgf/mm2로 함으로써, 회로 전극에 대하여 도전 입자의 최외층이 파고들기 쉽기 때문에, 충분한 전기적 접속을 얻을 수 있다. 이것에 추가로, 온도의 변동 등에 수반하여 회로 전극 사이의 간격이 넓어졌다고해도, 도전 입자가 회로 전극 간격의 확대에 충분히 추종할 수가 있어, 장기간 접속 신뢰성을 확보할 수 있다.
상기 회로 접속 재료에 있어서는, 도전 입자의 돌기의 높이가 65 내지 500 nm인 것이 바람직하다. 또한, 도전 입자에 있어서, 인접하는 돌기 사이의 거리가 1000 nm 이하인 것이 바람직하다. 도전 입자의 돌기의 높이 및 인접하는 돌기 사이의 거리가 상기 범위 내에 있음으로써, 도전 입자의 돌기가 보다 용이하게 접착제 조성물의 경화물을 관통할 수가 있어, 보다 양호한 전기적 접속 및 전기 특성의 장기간 신뢰성을 얻는 것이 가능해진다.
접착제 조성물은 필름 형성재, 에폭시 수지 및 잠재성 경화제를 함유하는 것이 바람직하다. 이것에 따르면, 본 발명에 의한 상술한 효과를 보다 확실하게 발휘할 수 있다.
본 발명은 회로 전극이 형성되고, 회로 전극이 대향하도록 배치된 2개의 회로 부재와, 회로 부재 사이에 개재되고, 가열 가압에 의해 회로 전극을 전기적으로 접속하는 회로 접속 부재를 구비하고, 회로 접속 부재는 본 발명의 회로 접속 재료 또는 그 경화물인, 회로 부재의 접속 구조를 제공한다. 이 회로 부재의 접속 구조는 상기 회로 접속 재료를 이용하여 제작되기 때문에, 회로 전극끼리 사이의 양호한 전기적 접속을 얻을 수 있다. 그리고, 도전 입자를 통해 대향하는 회로 전극 사이의 양호한 전기적 접속 상태는 접착제 조성물의 경화물에 의해서 장기간에 걸쳐 유지됨으로써, 전기 특성의 장기간 신뢰성을 충분히 높이는 것이 가능해진다.
상기한 접속 구조에 있어서, 2개의 회로 부재의 적어도 한쪽이 IC칩일 수도 있다. 상기한 접속 구조에 있어서는, 2개의 회로 부재의 회로 전극의 적어도 한쪽의 표면이 금, 은, 주석, 백금족의 금속, 알루미늄, 티탄, 몰리브덴, 크롬, 인듐-주석 산화물(ITO) 및 인듐-아연 산화물(IZO)로 이루어지는 군에서 선택되는 적어도 1종으로 구성되어 있을 수도 있다. 상기한 접속 구조에 있어서는, 2개의 회로 부재의 적어도 한쪽의 표면은 질화규소, 실리콘 화합물 및 폴리이미드 수지로 이루어지는 군에서 선택되는 적어도 1종으로 코팅 또는 부착 처리되어 있을 수도 있다.
본 발명은 회로 전극이 형성되고, 회로 전극이 대향하도록 배치된 2개의 회로 부재 사이에 본 발명의 회로 접속 재료를 개재시키고, 가열 가압하여 회로 전극을 전기적으로 접속하는 회로 부재의 접속 방법을 제공한다. 이러한 접속 방법에 따르면, 본 발명의 회로 접속 재료를 이용하고 있기 때문에, 양호한 전기적 접속 및 장기간 접속 신뢰성을 확보할 수 있다.
본 발명에 따르면, 접속하여야 할 회로 전극의 표면이 평탄하더라도, 및/또는 산화막이 형성되기 쉬운 회로 전극일지라도, 대향하는 회로 전극끼리 사이의 양호한 전기적 접속을 달성할 수 있음과 동시에, 회로 전극 사이의 전기 특성의 장기간 신뢰성을 충분히 높이는 것이 가능한 회로 접속 재료, 및 이것을 이용한 회로 부재의 접속 구조, 및 이것을 얻기 위한 회로 부재의 접속 방법을 제공할 수 있다.
도 1은 본 발명에 따른 회로 접속 재료를 이용한 회로 부재의 접속 구조의 일 실시 형태를 도시하는 단면도이다.
도 2는 본 발명에 따른 회로 접속 재료를 구성하는 도전 입자의 여러가지 형태를 도시하는 단면도이다.
<부호의 설명>
1: 회로 부재의 접속 구조
10: 회로 접속 재료
11: 접착제 성분(접착제 조성물)
12: 도전 입자
14: 돌기(돌기부)
21: 핵체
21a: 중핵부
21b: 돌기부
22: 금속층
30: 제1 회로 부재
31: 회로 기판(제1 회로 기판)
31a: 주면
32: 회로 전극(제1 회로 전극)
40: 제2 회로 부재
41: 회로 기판(제2 회로 기판)
41a: 주면
42: 회로 전극(제2 회로 전극)
T1: 도전 입자에 의한 제1 회로 전극의 오목부
T2: 도전 입자에 의한 제2 회로 전극의 오목부
H: 도전 입자의 돌기부의 높이
S: 인접하는 돌기부 사이의 거리
이하, 도 1 내지 도 2를 참조하면서 본 발명의 바람직한 실시 형태를 상세히 설명한다. 또한, 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 붙여, 중복하는 설명을 생략한다. 또한, 도시의 편의상, 도면의 치수 비율은 설명한 것과 반드시 일치하는 것은 아니다.
도 1은 본 발명에 따른 회로 접속 재료를 이용한 회로 부재의 접속 구조의 일 실시 형태를 도시하는 개략단면도이다. 본 실시 형태의 회로 부재의 접속 구조 (1)은 서로 대향하는 제1 회로 부재 (30) 및 제2 회로 부재 (40)을 구비하고 있고, 제1 회로 부재 (30)과 제2 회로 부재 (40) 사이에는, 이들을 접속하는 회로 접속 재료 (10)이 설치되어 있다.
제1 회로 부재 (30)은 회로 기판(제1 회로 기판) (31)과, 회로 기판 (31)의 주면 (31a) 상에 형성되는 회로 전극(제1 회로 전극) (32)를 구비하고 있다. 제2 회로 부재 (40)은 회로 기판 (41)과, 회로 기판 (41)의 주면 (41a) 상에 형성되는 회로 전극(제2 회로 전극) (42)를 구비하고 있다.
회로 기판 (31), (41)에 있어서, 회로 전극 (32), (42)의 표면은 평탄하게 되어 있다. 또한, 여기서 말하는 「회로 전극의 표면이 평탄하다」란 회로 전극의 표면의 요철이 충분히 작은 것을 말하며, 표면의 요철은 20 nm 이하인 것이 바람직하다.
회로 전극 (32), (42)의 두께는, 50 nm 이상인 것이 바람직하다. 두께가 50 nm 미만인 경우, 회로 접속 재료 중의 도전 입자 (12)의 표면측에 있는 돌기부 (14)가 압착시에 회로 전극 (32), (42)를 관통하여 회로 기판 (31), (41)과 접촉하여 버릴 가능성이 있다. 이 경우, 회로 전극 (32), (42)와 도전 입자 (12)의 접촉 면적이 감소하여 접속 저항이 상승하는 경향이 있다. 또한, 회로 전극 (32), (42)의 두께는 제조 비용 등 면에서, 바람직하게는 1000 nm 이하이고, 보다 바람직하게는 500 nm 이하이다.
회로 전극 (32), (42)의 재질로서, Au, Ag, Sn, Pt족의 금속(예를 들면, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 백금) 또는 ITO, IZO, Al, Cr, Mo, Ti 등을 들 수 있는데, 특히 회로 전극 (32), (42)의 재질이 ITO 또는 IZO인 경우에, 전기적 접속이 현저히 양호해져서 본 발명의 효과가 발휘된다. 또한, 회로 전극 (32), (42)는 전체가 상기 재질로 구성되어 있을 수도 있고, 최외층만이 상기 재질로 구성되어 있을 수도 있다.
회로 기판 (31), (41)의 재질은 특별히 제한되지 않지만, 통상은 유기 절연성 물질, 유리 또는 실리콘이다.
제1 회로 부재 (30) 및 제2 회로 부재 (40)의 구체예로서는, 반도체칩(IC칩), 저항체칩, 컨덴서칩 등의 칩 부품, 테이프 캐리어 패키지(TCP), 연성 회로 기판(FPC), 인쇄 배선판, 유리 기판 등을 들 수 있다. 이들 회로 부재 (30), (40)에는, 회로 전극(회로 단자) (32), (42)가 통상은 다수(경우에 따라서는 단수일 수도 있음) 설치되어 있다. 회로 부재의 접속 구조 (1)의 형태로서는, IC칩과 칩 탑재 기판과의 접속, 전기 회로 상호의 접속, COG 실장 또는 COF 실장에 있어서의 IC칩과 유리 기판 또는 연성 테이프와의 접속 등의 형태도 있다. 특히, 제1 및 제2 회로 부재 (30), (40) 중 적어도 한쪽은 IC칩인 것이 바람직하다.
또한, 상기 실시 형태에서는, 회로 부재의 접속 구조 (1)에 절연층이 설치되어 있지 않지만, 제1 회로 부재 (30)에 있어서, 제1 회로 전극 (32)와 회로 기판 (31) 사이에 절연층이 추가로 형성될 수도 있고, 제2 회로 부재 (40)에 있어서, 제2 회로 전극 (42)와 회로 기판 (41)과의 사이에 절연층이 추가로 형성되어 있을 수도 있다.
절연층은 절연 재료로 구성되어 있으면 특별히 제한되지 않지만, 통상은 유기 절연성 물질, 이산화규소 또는 질화규소(질화 실리콘)로부터 구성된다. 특히, 제1 및 제2 회로 부재 (30), (40) 중 적어도 한쪽의 표면이 질화규소, 실리콘 화합물, 폴리이미드 수지로 이루어지는 군에서 선택되는 적어도 1종으로 코팅 또는 부착 처리되어 있는 것이 바람직하다. 상술한 회로 접속 재료 (10)에 따르면, 이러한 회로 부재 (30), (40)에 대한 접착 강도가 특히 양호해진다.
회로 접속 재료 (10)은 절연성을 갖는 접착제 성분(접착제 조성물) (11)과 도전 입자 (12)를 함유하고 있다. 도전 입자 (12)의 상세에 관해서는 후술하지만, 도 2의 (a) 내지 (b)에 도시된 바와 같이, 그 표면측에 복수의 돌기부 (14)를 갖고 있다.
그리고, 이 회로 부재의 접속 구조 (1)에 있어서는, 대향하는 제1 회로 전극 (32)와 제2 회로 전극 (42)가 도전 입자 (12)를 통해 전기적으로 접속되어 있다. 즉, 도전 입자 (12)가 회로 전극 (32), (42)의 양쪽에 직접 접촉하고 있다. 구체적으로는, 도전 입자 (12)의 돌기부 (14)가, 접착제 성분(접착제 조성물) (11)을 관통하여 제1 회로 전극 (32), 제2 회로 전극 (42)에 접촉하고 있다.
이 때문에, 회로 전극 (32), (42) 사이의 접속 저항이 충분히 감소되어, 회로 전극 (32), (42) 사이의 양호한 전기적 접속이 가능해진다. 따라서, 회로 전극 (32), (42) 사이의 전류의 흐름을 원활하게 할 수 있어, 회로가 갖는 기능을 충분히 발휘할 수 있다.
도전 입자 (12)의 복수의 돌기부 (14) 중 일부의 돌기부 (14)는 제1 회로 전극 (32) 또는 제2 회로 전극 (42)에 각각 오목부 T1, T2가 생기도록 파고들어가 있는 것이 바람직하다. 이 경우, 도전 입자 (12)의 돌기부 (14)와 회로 전극 (32), (42)의 접촉 면적이 보다 증가하여, 접속 저항을 보다 감소시킬 수 있다.
회로 부재의 접속 구조 (1)에 있어서, 제1 회로 전극 (32), 제2 회로 전극 (42)의 적어도 한쪽의 표면적은 3000 μm2 이하이고, 또한 제1 회로 전극 (32)와 제2 회로 전극 (42)와의 사이에서의 평균 도전 입자수가 15개 이상인 것이 바람직하다. 여기서, 평균 도전 입자수란 회로 전극 1개당의 도전 입자수의 평균치를 말한다. 이 경우, 대향하는 회로 전극 (32), (42) 사이의 접속 저항을 보다 충분히 감소할 수 있다.
이하, 회로 접속 부재 (10)에 관해서 상세히 설명한다. 회로 접속 부재 (10)은 필름상이 되어 있고, 상술한 바와 같이, 표면측에 돌기부 (14)를 갖는 도전 입자 (12)와, 접착제 조성물을 함유하는 회로 접속 재료를 경화 처리함으로써 얻어지는 것이다.
(도전 입자)
본 발명에 있어서의 회로 접속 부재 (10)의 성분인 도전 입자 (12)의 구성에 관해서 상세히 설명한다. 도 2는 본 발명에 따른 회로 접속 재료를 구성하는 도전 입자의 여러가지 형태를 도시하는 단면도이다. 도 2의 (a)에 도시된 바와 같이, 도전 입자 (12)는 도전성을 갖는 입자(본체부)와, 이 입자의 표면 상에 형성된 복수의 돌기부 (14)로 구성되어 있다. 여기서, 복수의 돌기부 (14)는 도전성을 갖는 금속으로 구성되어 있다. 도전 입자 (12)는 도 2의 (a)에 도시된 바와 같이 핵체 (21)과, 핵체 (21)의 표면 상에 형성되는 금속층 (22)로 구성된다. 핵체 (21)은 중핵부 (21a)와, 중핵부 (21a)의 표면 상에 형성되는 돌기부 (21b)로 구성되고, 금속층 (22)는 그 표면측에 복수의 돌기부 (14)를 갖고 있다. 금속층 (22)는 핵체 (21)을 덮고 있고, 돌기부 (21b)에 대응하는 위치에서 돌출하고, 그 돌출하고 있는 있는 부분이 돌기부 (14)로 되어있다.
핵체 (21)의 재질로서는, 높은 접속 신뢰성을 달성하는 관점에서, 회로 전극 (32), (42)끼리의 접속후에 있어서의 회로 전극 (32), (42) 사이의 간격의 확대에 충분히 추종할 수 있는 재질을 이용하는 것이 바람직하다. 온도의 변동 등에 수반하는 회로 전극 (32), (42) 사이의 간격의 확대에 핵체 (21)이 충분히 추종할 수 없으면 접속 부분의 저항치가 상승하는 경우가 있다. 이러한 저항치의 상승을 효율적으로 방지하는 관점에서, 및 금속으로 이루어지는 핵체에 비하여 비용이 낮은 데다가, 열팽창이나 압착 접합시의 치수 변화에 대하여 탄성 변형 범위가 넓다는 관점에서, 핵체 (21)로서는 유기 고분자 화합물로 이루어지는 것을 이용하는 것이 바람직하다.
또한, 도전 입자 (12)는 입자 직경의 20％ 압축 변형시의 압축 탄성률이 100 내지 800 kgf/mm2인 것이 바람직하고, 400 내지 700 kgf/mm2가 더욱 바람직하다. 상기 입자 직경의 20％ 압축 변형시의 압축 탄성률이 100 kgf/mm2 미만이면, 회로 전극에 대하여 도전 입자 (12)의 최외층이 파고들기 어렵기 때문에, 접속 부분의 전기 저항이 상승하여 버리기 때문에 바람직하지 않다. 다른 한편, 압축 탄성률이 800 kgf/mm2를 초과한 경우에는, 서로 대향하는 회로 전극 (32), (42)를 가압할 때에 도전 입자 (12)가 편평 형상으로 충분히 변형되지 않게 되는 경향이 있다. 이 때문에, 회로 전극 (32), (42)와의 접촉 면적이 불충분해져서 접속 부분의 전기 저항이 상승한다. 이것 외에 변형이 불충분한 도전 입자 (12)는 온도의 변동 등에 수반하는 회로 전극 (32), (42) 사이의 간격의 확대에 충분히 추종할 수 없게 되어, 접속 후의 전기 저항이 현저히 상승하여 버리기 때문에 바람직하지 않다.
핵체 (21)의 중핵부 (21a)를 구성하는 유기 고분자 화합물로서는, 예를 들면 아크릴 수지, 스티렌 수지, 벤조구아나민 수지, 실리콘 수지, 폴리부타디엔 수지 또는 이들의 공중합체를 들 수 있고, 이들을 가교한 것을 사용할 수도 있다. 또한, 핵체 (21)의 중핵부 (21a)의 평균 입경은 용도 등에 따라서 적절하게 설계 가능한데, 1 내지 10 μm인 것이 바람직하고, 2 내지 8 μm인 것이 보다 바람직하고, 3 내지 5 μm인 것이 더욱 바람직하다. 평균 입경이 1 μm 미만이면 입자의 이차 응집이 발생하여, 인접하는 회로와의 절연성이 불충분해지는 경향이 있다. 다른 한편, 평균 입경이 10 μm를 초과하면, 그 크기에 기인하여 인접하는 회로와의 절연성이 불충분해지는 경향이 있다.
핵체 (21)의 돌기부 (21b)를 구성하는 유기 고분자 화합물로서는, 예를 들면 아크릴 수지, 스티렌 수지, 벤조구아나민 수지, 실리콘 수지, 폴리부타디엔 수지 또는 이들의 공중합체를 들 수 있고, 이들을 가교한 것을 사용할 수도 있다. 돌기부 (21b)를 구성하는 유기 고분자 화합물은 중핵부 (21a)를 구성하는 유기 고분자 화합물과 동일하거나 상이할 수 있다.
핵체 (21)은 중핵부 (21a)의 표면에 중핵부 (21a)보다도 작은 직경을 갖는 돌기부 (21b)를 복수개 흡착시킴으로써 형성할 수 있다. 돌기부 (21b)를 중핵부 (21a)의 표면에 흡착시키는 방법으로서는, 예를 들면, 양쪽 또는 한쪽의 입자를 실란, 알루미늄, 티탄 등의 각종 커플링제 및 접착제의 희석 용액으로 표면 처리한 후에 양자를 혼합하여 부착시키는 방법 등을 들 수 있다.
금속층 (22)의 소재로서는, 예를 들면, Cu, Ni 또는 Ni 합금, Ag 또는 Ag 합금 등을 들 수 있으며, 니켈 합금으로서는, 예를 들면, Ni-B, Ni-W, Ni-W-Co, Ni-Fe 및 Ni-Cr 등을 들 수 있다. 딱딱하여 회로 전극 (32), (42)에 파고들기 쉬운 점에서 특히 니켈 또는 니켈 합금인 것이 바람직하다. 금속층 (22)는 이들 금속을 핵체 (21)에 대하여 무전해 도금법을 이용하여 도금함으로써 형성할 수 있다. 무전해 도금법은 크게 배치 방식과 연속 적하 방식과 나누어지는데, 어느쪽의 방식을 이용하더라도 금속층 (22)를 형성할 수 있다.
금속층 (22)의 막 두께(도금막 두께)는 65 내지 125 nm인 것이 바람직하고, 보다 바람직하게는 75 내지 100 nm이고, 더욱 바람직하게는 80 내지 90 nm이다. 금속층 (22)의 막 두께를 이러한 범위로 함으로써 회로 전극 (32), (42) 사이의 접속 저항을 보다 한층 양호한 것으로 할 수 있다. 금속층 (22)의 막 두께가 65 nm 미만이면 막 두께가 얇기 때문에 접속 저항이 커지는 경향이 있고, 125 nm를 초과하면 도금 시에 도전 입자 (12) 사이에서 응결이 발생하여, 인접하는 회로 전극 (32), (42) 사이에서 단락이 생기는 경향이 있다. 여기서, 본 명세서에 있어서의 도전 입자 (12)의 금속층 (22)의 두께는 돌기부 (21b)를 포함하지 않는 금속층 부분의 두께를 가리키는 것으로, 전자현미경에 의해 측정할 수 있다.
도전 입자 (12)의 돌기부 (14)의 높이 H는 65 내지 1000 nm인 것이 바람직하고, 65 내지 500 nm인 것이 보다 바람직하고, 100 내지 500 nm인 것이 특히 바람직하다.
또한, 인접하는 돌기부 (14) 사이의 거리 S는 1000 nm 이하인 것이 바람직하고, 500 nm 이하인 것이 보다 바람직하다. 또한, 인접하는 돌기부 (14) 사이의 거리 S는 도전 입자 (12)와 회로 전극 (32), (42)와의 사이에 접착제 조성물이 들어가지 않고, 충분히 도전 입자 (12)와 회로 전극 (32), (42)를 접촉시키기 위해서는 적어도 50 nm 이상인 것이 바람직하다. 또한, 도전 입자 (12)의 돌기부 (14)의 높이 H 및 인접하는 돌기부 (14) 사이의 거리 S는 전자현미경에 의해 측정할 수 있다.
또한, 도전 입자 (12)는 도 2의 (b)에 도시된 바와 같이, 핵체 (21)이 중핵부 (21a)만으로 구성될 수도 있다. 다시 말해서, 도 2의 (a)에 도시하는 도전 입자 (12)에 있어서 돌기부 (21b)는 설치되어 있지 않을 수도 있다. 이 도전 입자 (12)는 핵체 (21)의 표면을 금속 도금하고, 핵체 (21)의 표면 상에 금속층 (22)가 형성됨으로써 얻을 수 있다.
여기서, 돌기부 (14)를 형성시키기 위한 도금 방법에 관해서 설명한다. 돌기부 (14)는 금속 도금 시에 도금 반응의 도중에, 도금 조건을 변경하여 금속층 (22)의 두께를 변화시킴으로써 금속층 (22)에 형성할 수 있다. 도금 조건의 변경은, 예를 들면, 최초로 사용한 도금액에, 이것보다도 농도가 높은 도금액을 추가함으로써 도금액 농도를 불균일하게 함으로써, 행할 수 있다. 또한, 도금액의 pH를 조절하는 것, 예를 들면, 니켈 도금액의 pH를 6으로 함으로써, 혹상의 금속층, 즉 돌기부 (14)를 갖는 금속층 (22)를 얻을 수 있다(문헌[모찌즈끼 등, 표면 기술, Vol.48, No.4, 429 내지 432페이지, 1997]). 또한, 도금욕의 안정성에 기여하는 착화제로서, 글리신을 이용한 경우, 평활한 금속층(피막)이 생기는데 비하여, 타르타르산이나 DL-말산을 이용한 경우, 혹상의 피막, 즉 돌기부 (14)를 갖는 금속층 (22)를 얻을 수 있다(문헌[오기와라 등, 비정질 도금, Vol.36, 제35 내지 37페이지, 1994; 오기와라 등, 회로 실장 학회지, Vol.10, No.3, 148 내지 152페이지, 1995]).
그 외로서, 도전 입자 (12)에 있어서 금속층 (22)가 핵체 (21)로부터 완전히 박리하고 있는 입자의 혼입율은 입자 25만개 중 5％ 미만인 것이 바람직하고, 보다 바람직하게는 1％ 미만이고, 더욱 바람직하게는 0.1％ 미만이다. 금속층 (22)가 핵체 (21)로부터 완전히 박리하고 있는 입자의 혼입율을 이러한 범위로 함으로써 회로 전극 (32), (42) 사이의 도통을 확실한 것으로 할 수 있다. 금속층 (22)가 핵체 (21)로부터 완전히 박리하고 있는 입자의 혼입율이 5％ 이상에서는, 도전에 관여하지 않는 입자가 전극 상에 존재함으로써 접속 저항이 커지는 경향이 있다.
본 발명에 있어서의 도전 입자 (12)는 부분적으로 핵체 (21)이 노출하고 있는 경우가 있다. 접속 신뢰성 면에서, 금속층 (22)의 피복율은 70％ 이상인 것이 바람직하고, 보다 바람직하게는 80 내지 100％이다. 금속층 (22)의 피복율을 이러한 범위로 함으로써 회로 전극 (32), (42) 사이의 접속 저항을 보다 한층 양호한 것으로 할 수 있다. 금속층 (22)의 피복율이 70％ 미만이면 도전 입자 (12) 표면의 도통 면적이 작아지기 때문에 접속 저항이 커지는 경향이 있다.
금속층 (22)는 단일의 금속의 층으로 이루어지는 것일 수도 있고, 복수의 금속의 층으로 이루어지는 것일 수도 있다.
(접착제 조성물)
다음으로, 상술한 회로 접속 재료 (10)에 있어서의 접착제 성분(접착제 조성물) (11)에 관해서 상세히 설명한다. 회로 접속 재료 (10) 중에 포함되는 접착제 성분(접착제 조성물) (11)은 접착성을 갖고, 제1 및 제2 회로 부재 (30), (40)에 대한 경화 처리에 의해 경화한다.
접착제 조성물로서는 필름 형성재, 에폭시 수지 및 잠재성 경화제를 함유하는 것이 바람직하다. 이것에 따르면, 본 발명에 의한 상술한 효과를 보다 확실하게 발휘할 수 있다.
본 발명에서 사용하는 필름 형성재로서는, 페녹시 수지, 폴리비닐포르말 수지, 폴리스티렌 수지, 폴리비닐부티랄 수지, 폴리에스테르 수지, 폴리아미드 수지, 크실렌 수지, 폴리우레탄 수지 등을 들 수 있다. 필름 형성재란 액상물을 고형화하여, 구성 조성물을 필름 형상으로 한 경우에, 그 필름의 취급이 용이하고, 쉽게 찢어지거나, 깨어지거나, 달라붙거나 하지 않는 기계 특성 등을 부여하는 것으로서, 통상의 상태(상온상압)에서 필름으로서의 취급이 가능한 것이다.
필름 형성재 중에서도 접착성, 상용성, 내열성, 기계 강도가 우수한 점에서 페녹시 수지가 특히 바람직하다. 페녹시 수지는 2관능 페놀류와 에피할로히드린을 고분자량까지 반응시키거나, 또는 2관능 에폭시 수지와 2관능 페놀류를 중부가시킴으로써 얻어지는 수지이다. 구체적으로는, 2관능 페놀류 1몰과 에피할로히드린 0.985 내지 1.015몰을 알칼리 금속 수산화물의 존재 하에서 비반응성 용매 중에서 40 내지 120℃의 온도에서 반응시킴으로써 얻을 수 있다.
또한, 수지의 기계적 특성이나 열적 특성 면에서는, 특히 2관능성 에폭시 수지와 2관능성 페놀류의 배합 등량비를 에폭시기/페놀 수산기=1/0.9 내지 1/1.1로 하고, 알칼리 금속 화합물, 유기인계 화합물, 환상 아민계 화합물 등의 촉매의 존재 하에서 비점이 120℃ 이상의 아미드계, 에테르계, 케톤계, 락톤계, 알코올계 등의 유기 용제 중에서 반응 고형분이 50 질량부 이하에서 50 내지 200℃로 가열하여 중부가 반응시켜 얻은 것이 바람직하다.
상기 2관능 에폭시 수지로서는, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 AD형 에폭시 수지, 비스페놀 S형 에폭시 수지, 비페닐디글리시딜에테르, 메틸 치환 비페닐디글리시딜에테르 등을 들 수 있다. 2관능 페놀류는 2개의 페놀성 수산기를 갖는 것이다. 2관능 페놀류로서는, 예를 들면, 히드로퀴논류, 비스페놀 A, 비스페놀 F, 비스페놀 AD, 비스페놀 S, 비스페놀플루오렌, 메틸 치환 비스페놀플루오렌, 디히드록시비페닐, 메틸 치환 디히드록시비페닐 등의 비스페놀류 등을 들 수 있다. 페녹시 수지는 라디칼 중합성의 관능기나, 그 밖의 반응성 화합물에 의해 변성(예를 들면, 에폭시 변성)되어 있을 수도 있다. 페녹시 수지는 단독으로 이용하거나, 2종 이상을 혼합하여 이용할 수도 있다.
본 발명에서 사용하는 에폭시 수지로서는, 에피클로로히드린과 비스페놀 A나 F, AD 등으로부터 유도되는 비스페놀형 에폭시 수지, 에피클로로히드린과 페놀노볼락이나 크레졸노볼락으로부터 유도되는 에폭시노볼락 수지나 나프탈렌환을 포함한 골격을 갖는 나프탈렌계 에폭시 수지, 글리시딜아민, 글리시딜에테르, 비페닐, 지환식 등의 1분자 내에 2개 이상의 글리시딜기를 갖는 각종 에폭시 화합물 등을 단독으로 또는 2종 이상을 혼합하여 이용하는 것이 가능하다. 이들 에폭시 수지는 불순물 이온(Na+, Cl- 등)이나, 가수분해성 염소 등을 300 ppm 이하로 감소한 고순도품을 이용하는 것이 일렉트론마이그레이션 방지를 위해 바람직하다.
본 발명에서 사용하는 잠재성 경화제로서는, 에폭시 수지를 경화시킬 수 있는 것이면 되고, 이러한 잠재성 경화제로서는, 음이온 중합성의 촉매형 경화제, 양이온 중합성의 촉매형 경화제, 중부가형의 경화제 등을 들 수 있다. 이들은, 단독 또는 2종 이상의 혼합물로서 사용할 수 있다. 이들 중에서, 속경화성에 있어서 우수하고, 화학당량적인 고려가 불필요한 점에서는, 음이온 또는 양이온 중합성의 촉매형 경화제가 바람직하다.
음이온 또는 양이온 중합성의 촉매형 경화제로서는, 이미다졸계, 히드라지드계, 3불화 붕소-아민 착체, 술포늄염, 아민이미드, 디아미노말레오니트릴, 멜라민 및 그의 유도체, 폴리아민의 염, 디시안디아미드 등을 들 수 있으며, 이들의 변성물도 사용할 수 있다. 중부가형의 경화제로서는, 폴리아민류, 폴리메르캅탄, 폴리페놀, 산 무수물 등을 들 수 있다.
음이온 중합형의 촉매형 경화제로서 제3급 아민류나 이미다졸류를 배합한 경우, 에폭시 수지는 160℃ 내지 200℃ 정도의 중온에서 수십초 내지 수시간 정도의 가열에 의해 경화한다. 이 때문에, 사용 가능 시간(가용 시간)이 비교적 길어지기 때문에 바람직하다.
양이온 중합형의 촉매형 경화제로서는, 예를 들면, 에너지선 조사에 의해 에폭시 수지를 경화시키는 감광성 오늄염(방향족디아조늄염, 방향족술포늄염 등이 주로 이용됨)이 바람직하다. 또한, 에너지선 조사 이외에 가열에 의해서 활성화하여 에폭시 수지를 경화시키는 것으로서, 지방족술포늄염 등이 있다. 이 종류의 경화제는 속경화성이라는 특징을 갖는 점에서 바람직하다.
이들 잠재성 경화제를 폴리우레탄계 또는 폴리에스테르계 등의 고분자 물질이나, 니켈, 구리 등의 금속 박막 및 규산칼슘 등의 무기물로 피복하여 마이크로캡슐화한 것은 사용 가능 시간을 연장할 수 있기 때문에 바람직하다.
본 실시 형태의 회로 접속 재료 (10)은 또한 아크릴산, 아크릴산에스테르, 메타크릴산에스테르 또는 아크릴로니트릴 중 적어도 하나를 단량체 성분으로 한 중합체 또는 공중합체를 사용할 수가 있고, 글리시딜에테르기를 함유하는 글리시딜아크릴레이트나 글리시딜메타크릴레이트를 포함하는 공중합체계 아크릴고무를 병용한 경우, 응력 완화가 우수하기 때문에 바람직하다. 이들 아크릴고무의 분자량(크기 배제 크로마토그래피에 의한 폴리스티렌 환산 중량 평균 분자량)은 접착제의 응집력을 높이는 점에서 20만 이상이 바람직하다.
도전 입자 (12)의 배합량은 접착제 조성물 100 부피부에 대하여 0.1 내지 30 부피부인 것이 바람직하고, 그 배합량은 용도에 따라 구별지어 사용할 수 있다. 과잉의 도전 입자 (12)에 의한 회로 전극 (32), (42) 사이의 단락 등을 방지하는 관점에서, 도전 입자 (12)의 배합량은 0.1 내지 10 부피부인 것이 보다 바람직하다.
본 실시 형태의 회로 접속 재료 (10)은, 또한 고무 미립자, 충전제, 연화제, 촉진제, 노화 방지제, 난연화제, 색소, 틱소트로픽제, 커플링제, 페놀 수지, 멜라민 수지, 이소시아네이트류 등을 함유할 수도 있다.
상기 고무 미립자는, 배합하는 도전 입자 (12)의 평균 입경의 2배 이하의 평균 입경을 갖고, 또한 도전 입자 (12) 및 접착제 조성물의 실온(25℃)에서의 저장 탄성률의 1/2 이하의 저장 탄성률을 갖는 것이면 된다. 특히, 고무 미립자의 재질이 실리콘, 아크릴에멀전, SBR, NBR, 폴리부타디엔고무인 미립자는 단독으로 또는 2종 이상을 혼합하여 이용하는 것이 바람직하다. 3차원 가교한 이들 고무 미립자는 내용제성이 우수하여 접착제 조성물 중에 용이하게 분산된다.
충전제를 함유한 경우 접속 신뢰성 등의 향상이 얻어지기 때문에 바람직하다. 충전제의 최대 직경이 도전 입자 (12)의 입경 미만이면 사용할 수 있고, 도전 입자 (12)의 입경보다도 큰 경우에는, 도전 입자가 편평화를 저해할 우려가 있다. 충전제의 배합량은 5 내지 60 부피부(접착제 조성물의 수지 성분 100 부피부에 대하여)의 범위가 바람직하다. 60 부피부를 초과하면 신뢰성 향상의 효과가 포화하는 경우가 있고, 5 부피부 미만이면 첨가의 효과가 적다.
커플링제로서는 케티민, 비닐기, 아크릴기, 아미노기, 에폭시기 및 이소시아네이트기 함유물이 접착성의 향상 면에서 바람직하다. 구체적으로는, 아미노기를 갖는 실란 커플링제로서, N-β(아미노에틸)γ-아미노프로필트리메톡시실란, N-β(아미노에틸)γ-아미노프로필메틸디메톡시실란, γ-아미노프로필트리에톡시실란, N-페닐-γ-아미노프로필트리메톡시실란 등을 들 수 있다. 케티민을 갖는 실란 커플링제로서, 상기한 아미노기를 갖는 실란 커플링제에 아세톤, 메틸에틸케톤, 메틸이소부틸케톤 등의 케톤 화합물을 반응시켜 얻어진 것을 들 수 있다.
또한, 필름상의 회로 접속 재료는 지지체(폴리에틸렌테레프탈레이트(PET) 필름 등) 상에 도공 장치(도시하지 않음)를 이용하여 상기 회로 접속 재료를 도포하고, 소정 시간 열풍 건조함으로써 제작할 수 있다.
[회로 부재의 접속 구조의 제조 방법]
다음으로, 상술한 회로 부재의 접속 구조 (1)의 제조 방법에 관해서 설명한다.
우선, 상술한 제1 회로 부재 (30)과, 제2 회로 부재 (40)과, 회로 접속 재료를 준비한다. 회로 접속 재료로서는, 예를 들면, 필름상으로 성형한 회로 접속 재료(이하, 필름상 회로 접속 재료라고 함)를 준비한다. 필름상 회로 접속 재료는 제1 회로 부재 (30) 및 제2 회로 부재 (40)에 대하여 경화 처리에 의해 경화하는 접착제 조성물과, 도전 입자 (12)를 함유하는 것이다. 필름상 회로 접속 재료의 두께는, 5 내지 50 μm인 것이 바람직하다. 필름상 회로 접속 재료의 두께가 5 μm 미만이면, 제1 및 제2 회로 전극 (32), (42) 사이에 필름상 회로 접속 재료가 충전 부족이 되는 경향이 있다. 다른 한편, 두께가 50 μm를 초과하면, 제1 및 제2 회로 전극 (32), (42) 사이의 도통의 확보가 곤란해지는 경향이 있다.
다음으로, 제1 회로 부재 (30)의 위에 필름상 회로 접속 재료를 싣는다. 그리고, 제2 회로 부재 (40)을 제1 회로 전극 (32)와 제2 회로 전극 (42)가 대향하여 배치되도록 필름상 회로 접속 재료의 위에 싣는다. 이에 따라, 제1 회로 부재 (30)과 제2 회로 부재 (40) 사이에 필름상 회로 접속 재료를 개재시키는 것이 가능해진다. 이때, 필름상 회로 접속 재료는 필름상으로서, 취급이 용이하다. 이 때문에, 이 필름상 회로 접속 재료에 따르면, 제1 회로 부재 (30)과 제2 회로 부재 (40)을 접속할 때에, 이들의 사이에 용이하게 개재시킬 수 있어, 제1 회로 부재 (30)과 제2 회로 부재 (40)의 접속 작업을 용이하게 행할 수 있다.
다음으로, 제1 회로 부재 (30) 및 제2 회로 부재 (40)을 통해 필름상 회로 접속 재료를 가열하면서 가압하여 경화 처리를 실시하여, 제1 및 제2 회로 부재 (30), (40)의 사이에 회로 접속 재료 (10)의 경화물을 형성한다. 경화 처리는 일반적인 방법에 의해 행하는 것이 가능하고, 그 방법은 접착제 조성물에 따라 적절하게 선택된다. 이때, 회로 접속 재료 중의 도전 입자 (12)의 최외층인 Ni는 종래의 Au보다도 딱딱하기 때문에, 제1 또는 제2 회로 전극 (32), (42)의 최외층에 대해서는 종래의 도전 입자보다도 돌기부 (14)가 깊게 파고들게 되어, 도전 입자와 회로 전극의 접촉 면적은 증가한다. 또한, 제1 또는 제2 회로 전극 (32), (42)의 두께를 50 nm 이상으로 함으로써, 도전 입자의 돌기부가 회로 전극을 관통하여 접촉 면적이 감소하는 것을 방지하고 있다. 그리고, 회로 접속 재료가 경화 처리됨으로써 접착제 조성물이 경화하여, 제1 회로 부재 (30) 및 제2 회로 부재 (40)에 대한 높은 접착 강도가 실현되어, 도전 입자 (12)와 제1 및 제2 회로 전극 (32), (42)가 확실히 접촉한 상태가 장기간에 걸쳐 유지된다.
따라서, 제1 및/또는 제2 회로 전극 (32), (42)의 표면에서의 요철의 유무에 상관없이, 대향하는 제1 및 제2 회로 전극 (32), (42) 사이의 접속 저항을 충분히 감소할 수가 있어, 제1 회로 전극 (32)와 제2 회로 전극 (42)의 양호한 전기적 접속을 달성할 수 있음과 동시에 제1 및 제2 회로 전극 (32), (42) 사이의 전기 특성의 장기간 신뢰성을 충분히 높일 수 있다.
또한, 상기 실시 형태에서는, 필름상 회로 접속 재료를 이용하여 회로 부재의 접속 구조 (1)을 제조하고 있지만, 필름상 회로 접속 재료 대신에, 필름상으로 형성되기 전의 회로 접속 재료를 이용할 수도 있다. 이 경우에도, 회로 접속 재료를 용매에 용해시키고, 그 용액을 제1 회로 부재 (30) 또는 제2 회로 부재 (40) 중 어느 하나에 도포하여 건조시키면, 제1 및 제2 회로 부재 (30), (40) 사이에 개재시킬 수 있다.
이상, 본 발명의 바람직한 실시 형태에 관해서 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 본 발명은 그 요지를 일탈하지 않는 범위에서 다양한 변형이 가능하다.
[실시예]
이하, 실시예에 의해 본 발명의 내용을 더욱 구체적으로 설명하지만, 본 발명은 이들 실시예에 제한되는 것이 아니다.
[도전 입자의 제작]
(도전 입자 No.1의 제작)
테트라메틸올메탄테트라아크릴레이트, 디비닐벤젠 및 스티렌 단량체의 혼합비를 바꾸고, 중합 개시제로서 벤조일퍼옥시드를 이용하여 현탁 중합하고, 얻어진 중합체를 분급함으로써 약 3 μm의 입경을 갖는 핵체를 얻었다. 얻어진 핵체의 표면을 무전해 Ni 도금 처리할 때에, 도금액의 투입량, 처리 온도 및 시간에 따라 도금 두께를 변경함으로써, 상기 핵체의 표면에 Ni 도금의 돌기부를 형성하여, 돌기부도 포함시킨 Ni의 목표막 두께가 90 nm인 도전 입자 No.1을 얻었다.
상기 도전 입자 No.1을 가부시끼가이샤 피셔 인스트루먼트 제조의 H-100 미소경도계를 이용하여 압축 탄성률을 측정한 결과, 해당 입자의 입자 직경의 20％ 압축 변형시의 압축 탄성률은 650 kgf/mm2였다. 또한, 상기 도전 입자 No.1을 전자현미경(히따찌 세이사꾸쇼 제조, S-800)을 이용하여 관찰하고, 돌기부의 높이와 인접하는 돌기부 사이의 거리를 계측한 결과, 돌기부의 높이는 100 nm, 인접하는 돌기부 사이의 거리는 500 nm였다.
(도전 입자 No.2의 제작)
또한, 도전 입자 No.1 상에 Au를 20 nm 치환 도금함으로써, 복수의 돌기부를 갖는 Au층을 형성하여 도전 입자 No.2를 얻었다. 상기 도전 입자 No.2를 가부시끼가이샤 피셔 인스트루먼트 제조의 H-100 미소경도계를 이용하여 압축 탄성률을 측정한 결과, 해당 입자의 입자 직경의 20％ 압축 변형시의 압축 탄성률은 650 kgf/mm2였다. 또한, 상기 도전 입자 No.2를 전자현미경(히따찌 세이사꾸쇼 제조, S-800)을 이용하여 관찰하여, 돌기부의 높이와 인접하는 돌기부 사이의 거리를 계측한 결과, 돌기부의 높이는 100 nm, 인접하는 돌기부 사이의 거리는 500 nm였다.
(도전 입자 No.3의 제작)
도전 입자 No.1의 핵체란 압축 탄성률이 서로 다른 약 3 μm의 입경을 갖는 핵체를 이용하여, 표면을 무전해 Ni 도금 처리할 때에, 도금액의 투입량, 처리 온도 및 시간에 따라 도금 두께를 변경함으로써, 상기 핵체의 표면에 Ni 도금의 돌기부를 형성하고, 돌기부도 포함시킨 Ni의 목표막 두께가 90 nm인 도전 입자 No.3을 얻었다. 상기 도전 입자 No.3을 가부시끼가이샤 피셔 인스트루먼트 제조의 H-100 미소경도계를 이용하여 압축 탄성률을 측정한 결과, 해당 입자의 입자 직경의 20％ 압축 변형시의 압축 탄성률은 400 kgf/mm2였다. 또한, 상기 도전 입자 No.3을 전자현미경(히따찌 세이사꾸쇼 제조, S-800)을 이용하여 관찰하여, 돌기부의 높이와 인접하는 돌기부 사이의 거리를 계측한 결과, 돌기부의 높이는 100 nm, 인접하는 돌기부 사이의 거리는 500 nm였다.
(도전 입자 No.4의 제작)
도전 입자 No.1의 핵체란 압축 탄성률이 서로 다른 약 3 μm의 입경을 갖는 핵체를 이용하여, 표면을 무전해 Ni 도금 처리할 때에, 도금액의 투입량, 처리 온도 및 시간에 의해 도금 두께를 변경함으로써, 상기 핵체의 표면에 Ni 도금의 돌기부를 형성하여, 돌기부도 포함시킨 Ni의 목표막 두께가 90 nm인 도전 입자 No.4를 얻었다. 상기 도전 입자 No.4를 가부시끼가이샤 피셔 인스트루먼트 제조의 H-100 미소경도계를 이용하여 압축 탄성률을 측정한 결과, 해당 입자의 입자 직경의 20％ 압축 변형시의 압축 탄성률은 90 kgf/mm2였다. 또한, 상기 도전 입자 No.4를 전자현미경(히따찌 세이사꾸쇼 제조, S-800)을 이용하여 관찰하여, 돌기부의 높이와 인접하는 돌기부 사이의 거리를 계측한 결과, 돌기부의 높이는 100 nm, 인접하는 돌기부 사이의 거리는 500 nm였다.
[회로 접속 재료의 제작]
(회로 접속 재료 A의 제작)
비스페놀 A형 에폭시 수지와, 9,9'-비스(4-히드록시페닐)플루오렌으로부터 페녹시 수지를 합성하였다. 이 수지 50 g을 질량비 50:50의 톨루엔(비점 110.6℃, SP치 8.90)과 아세트산에틸(비점 77.1℃, SP치 9.10)과의 혼합 용제에 용해하여, 고형분 40 질량％의 용액으로 하였다.
또한, 마이크로캡슐형 잠재성 경화제(마이크로캡슐화된 아민계 경화제)와, 비스페놀 F형 에폭시 수지와, 나프탈렌형 에폭시 수지를, 질량비 34:49:17로 함유하는 액상의 경화제 함유 에폭시 수지(에폭시 당량: 202)를 준비하였다.
상기 재료를 페녹시 수지:경화제 함유 에폭시 수지가 고형분 질량으로 40:60이 되도록 배합하여 접착제 조성물 함유액을 제작하였다. 얻어진 접착제 조성물 함유액에 추가로 도전 입자 No.1을 수지 성분에 대하여 5부피％ 배합하고, 분산시켜 회로 접속 재료 함유액을 제조하였다.
그리고, 이 회로 접속 재료 함유액을, 한쪽면을 표면 처리한 두께 50 μm의 PET 필름에 도공 장치를 이용하여 도포한 후, 70℃ 5분의 열풍 건조에 의해, PET 필름상에 두께가 20 μm인 필름상 회로 접속 재료 A를 얻었다.
(회로 접속 재료 B의 제작)
비스페놀 A형 페녹시 수지 50 g을, 질량비 50:50의 톨루엔과 아세트산에틸과의 혼합 용제에 용해하고, 고형분 40 질량％의 제1 용액으로 하고, 한편 비스페놀 A·F 공중합형 페녹시 수지 50 g을, 질량비 50:50의 톨루엔과 아세트산에틸과의 혼합 용제에 용해하여 고형분 45 질량％의 제2 용액을 얻었다.
상술한 제1 및 제2 용액을 혼합하고, 그 혼합액에 추가로 액상 에폭시 수지(에폭시 당량: 185)를 배합하였다. 이들 비스페놀 A형 페녹시 수지:비스페놀 A·F 공중합형 페녹시 수지:액상 에폭시가 고형분 질량비로 30:30:40이 되도록 배합하여 접착제 조성물 함유액을 제작하였다. 얻어진 접착제 조성물 함유액에 도전 입자 No.1을 수지 성분에 대하여 5부피％ 배합하여, 분산시키고, 추가로 잠재성 경화제로서 방향족술포늄염을 4.8 g 첨가하여 회로 접속 재료 함유액을 제조하였다.
그리고, 이 회로 접속 재료 함유액을, 한쪽면을 표면 처리한 두께 50 μm의 PET 필름에 도공 장치를 이용하여 도포한 후, 70℃ 5분의 열풍 건조에 의해, PET 필름상에 두께가 20 μm인 필름상 회로 접속 재료 B를 얻었다.
(회로 접속 재료 C의 제작)
상기 회로 접속 재료 A에서의 도전 입자 No.1 대신에 도전 입자 No.2를 이용한 외에는, 회로 접속 재료 A와 동일한 방법에 의해 회로 접속 재료 C를 얻었다.
(회로 접속 재료 D의 제작)
상기 회로 접속 재료 B에서의 도전 입자 No.1 대신에 도전 입자 No.2를 이용한 외에는, 회로 접속 재료 B와 동일한 방법에 의해 회로 접속 재료 D를 얻었다.
(회로 접속 재료 E의 제작)
상기 회로 접속 재료 A에서의 도전 입자 No.1 대신에 도전 입자 No.3을 이용한 외에는, 회로 접속 재료 A와 동일한 방법에 의해 회로 접속 재료 E를 얻었다.
(회로 접속 재료 F의 제작)
상기 회로 접속 재료 B에서의 도전 입자 No.1 대신에 도전 입자 No.3을 이용한 외에는, 회로 접속 재료 B와 동일한 방법에 의해 회로 접속 재료 F를 얻었다.
(회로 접속 재료 G의 제작)
상기 회로 접속 재료 A에서의 도전 입자 No.1 대신에 도전 입자 No.4를 이용한 외에는, 회로 접속 재료 A와 동일한 방법에 의해 회로 접속 재료 G를 얻었다.
(회로 접속 재료 H의 제작)
상기 회로 접속 재료 B에서의 도전 입자 No.1 대신에 도전 입자 No.4를 이용한 외에는, 회로 접속 재료 B와 동일한 방법에 의해 회로 접속 재료 H를 얻었다.
(실시예 1)
제1 회로 부재로서, 범프 면적 50 μm×50 μm, 피치 100 μm, 높이 20 μm의 금 범프를 배치한 IC칩을 준비하였다. 다음으로, 제2 회로 부재로서 표면 상에 ITO 회로 전극(막 두께: 200 nm, 표면 저항<20Ω)을 구비하고, IC칩의 범프 배열에 맞추어서 회로 전극을 가공하고 있는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 제2 회로 부재 상에 소정의 크기(2.5×30 mm)로 재단한 회로 접속 재료 A를 첨부하고, 70℃, 1.0 MPa에서 5초간 가열, 가압을 행하여 가접속하였다. 이어서, PET 필름을 박리한 후, IC와 제2 회로 부재로 필름상 회로 접속 재료 A를 사이에 두도록 IC를 배치하여, IC의 회로와 제2 회로 부재의 회로의 위치 정렬을 행하였다. 이어서, 석영 유리와 가압 헤드 사이에 두고, 200℃, 100 MPa, 10초의 조건으로 IC 상측으로부터 가열, 가압을 행하여 IC와 제2 회로 부재를 본접속하였다. 이렇게 해서, 실시예 1의 회로 부재의 접속 구조를 얻었다.
(실시예 2)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 표면 상에 ITO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<30Ω)을 구비하고, IC칩의 범프 배열에 맞추어서 회로 전극을 가공하고 있는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 실시예 1의 접속 방법과 동일하게 회로 접속 재료 A의 가접속, 본접속을 행하여 실시예 2의 회로 부재의 접속 구조를 얻었다.
(실시예 3)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 표면 상에 IZO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<40Ω)을 구비하고, IC칩의 범프 배열에 맞추어서 회로 전극을 가공하고 있는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 실시예 1의 접속 방법과 동일하게 회로 접속 재료 A의 가접속, 본접속을 행하여 실시예 3의 회로 부재의 접속 구조를 얻었다.
(실시예 4)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 1과 동일한 ITO 회로 전극(막 두께: 200 nm, 표면 저항<20Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 제2 회로 부재 상에 소정의 크기(2.5×30 mm)로 재단한 회로 접속 재료 B를 첨부하고, 70℃, 1.0 MPa에서 5초간 가열, 가압을 행하여 가접속하였다. 이어서, PET 필름을 박리한 후, IC와 제2 회로 부재로 필름상 회로 접속 재료 B를 사이에 두도록 IC를 배치하여, IC의 회로와 제2 회로 부재의 회로의 위치 정렬을 행하였다. 이어서, 석영 유리와 가압 헤드 사이에 두고, 160℃, 100 MPa, 10초의 조건으로 IC 상측으로부터 가열, 가압을 행하여 IC와 제2 회로 부재를 본접속하였다. 이렇게 해서, 실시예 4의 회로 부재의 접속 구조를 얻었다.
(실시예 5)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 2와 동일한 ITO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<30Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 실시예 4의 접속 방법과 동일하게 회로 접속 재료 B의 가접속, 본접속을 행하여 실시예 5의 회로 부재의 접속 구조를 얻었다.
(실시예 6)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 3과 동일한 IZO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<40Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 실시예 4의 접속 방법과 동일하게 회로 접속 재료 B의 가접속, 본접속을 행하여 실시예 6의 회로 부재의 접속 구조를 얻었다.
(실시예 7)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 1과 동일한 ITO 회로 전극(막 두께: 200 nm, 표면 저항<20Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 제2 회로 부재 상에 소정의 크기(2.5×30 mm)로 재단한 회로 접속 재료 E를 첨부하고, 70℃, 1.0 MPa에서 5초간 가열, 가압을 행하여 가접속하였다. 이어서, PET 필름을 박리한 후, IC와 제2 회로 부재로 필름상 회로 접속 재료 E를 사이에 두도록 IC를 배치하여, IC의 회로와 제2 회로 부재의 회로의 위치 정렬을 행하였다. 이어서, 석영 유리와 가압 헤드 사이에 두고, 200℃, 100 MPa, 10초의 조건으로 IC 상측으로부터 가열, 가압을 행하여 IC와 제2 회로 부재를 본접속하였다. 이렇게 해서, 실시예 7의 회로 부재의 접속 구조를 얻었다.
(실시예 8)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 2와 동일한 ITO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<30Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 실시예 7의 접속 방법과 동일하게 회로 접속 재료 E의 가접속, 본접속을 행하여 실시예 8의 회로 부재의 접속 구조를 얻었다.
(실시예 9)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 3과 동일한 IZO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<40Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 실시예 7의 접속 방법과 동일하게 회로 접속 재료 E의 가접속, 본접속을 행하여 실시예 9의 회로 부재의 접속 구조를 얻었다.
(실시예 10)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 1과 동일한 ITO 회로 전극(막 두께: 200 nm, 표면 저항<20Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 제2 회로 부재 상에 소정의 크기(2.5×30 mm)로 재단한 회로 접속 재료 F를 첨부하고, 70℃, 1.0 MPa에서 5초간 가열, 가압을 행하여 가접속하였다. 이어서, PET 필름을 박리한 후, IC와 제2 회로 부재로 필름상 회로 접속 재료 F를 사이에 두도록 IC를 배치하여, IC의 회로와 제2 회로 부재의 회로의 위치 정렬을 행하였다. 이어서, 석영 유리와 가압 헤드 사이에 두고, 160℃, 100 MPa, 10초의 조건으로 IC 상측으로부터 가열, 가압을 행하여 IC와 제2 회로 부재를 본접속하였다. 이렇게 해서, 실시예 10의 회로 부재의 접속 구조를 얻었다.
(실시예 11)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 2와 동일한 ITO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<30Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 실시예 10의 접속 방법과 동일하게 회로 접속 재료 F의 가접속, 본접속을 행하여 실시예 11의 회로 부재의 접속 구조를 얻었다.
(실시예 12)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 3과 동일한 IZO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<40Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 실시예 10의 접속 방법과 동일하게 회로 접속 재료 F의 가접속, 본접속을 행하여 실시예 12의 회로 부재의 접속 구조를 얻었다.
(비교예 1)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 1과 동일한 ITO 회로 전극(막 두께: 200 nm, 표면 저항<20Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 제2 회로 부재 상에 소정의 크기(2.5×30 mm)로 재단한 회로 접속 재료 C를 첨부하고, 70℃, 1.0 MPa에서 5초간 가열, 가압을 행하여 가접속하였다. 이어서, PET 필름을 박리한 후, IC와 제2 회로 부재로 필름상 회로 접속 재료 C를 사이에 두도록 IC를 배치하여, IC의 회로와 제2 회로 부재의 회로의 위치 정렬을 행하였다. 이어서, 석영 유리와 가압 헤드 사이에 두고, 200℃, 100 MPa, 10초의 조건으로 IC 상측으로부터 가열, 가압을 행하여 IC와 제2 회로 부재를 본접속하였다. 이렇게 해서, 비교예 1의 회로 부재의 접속 구조를 얻었다.
(비교예 2)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 2와 동일한 ITO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<30Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 비교예 1의 접속 방법과 동일하게 회로 접속 재료 C의 가접속, 본접속을 행하여 비교예 2의 회로 부재의 접속 구조를 얻었다.
(비교예 3)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 3과 동일한 IZO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<40Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 비교예 1의 접속 방법과 동일하게 회로 접속 재료 C의 가접속, 본접속을 행하여 비교예 3의 회로 부재의 접속 구조를 얻었다.
(비교예 4)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 1과 동일한 ITO 회로 전극(막 두께: 200 nm, 표면 저항<20Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 제2 회로 부재 상에 소정의 크기(2.5×30 mm)로 재단한 회로 접속 재료 D를 첨부하고, 70℃, 1.0 MPa에서 5초간 가열, 가압을 행하여 가접속하였다. 이어서, PET 필름을 박리한 후, IC와 제2 회로 부재로 필름상 회로 접속 재료 D를 사이에 두도록 IC를 배치하여, IC의 회로와 제2 회로 부재의 회로의 위치 정렬을 행하였다. 이어서, 석영 유리와 가압 헤드 사이에 두고, 160℃, 100 MPa, 10초의 조건으로 IC 상측으로부터 가열, 가압을 행하여 IC와 제2 회로 부재를 본접속하였다. 이렇게 해서, 비교예 4의 회로 부재의 접속 구조를 얻었다.
(비교예 5)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 2와 동일한 ITO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<30Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 비교예 4의 접속 방법과 동일하게 회로 접속 재료 D의 가접속, 본접속을 행하여 비교예 5의 회로 부재의 접속 구조를 얻었다.
(비교예 6)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 3과 동일한 IZO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<40Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 비교예 4의 접속 방법과 동일하게 회로 접속 재료 D의 가접속, 본접속을 행하여 비교예 6의 회로 부재의 접속 구조를 얻었다.
(비교예 7)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 1과 동일한 ITO 회로 전극(막 두께: 200 nm, 표면 저항<20Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 제2 회로 부재 상에 소정의 크기(2.5×30 mm)로 재단한 회로 접속 재료 G를 첨부하고, 70℃, 1.0 MPa에서 5초간 가열, 가압을 행하여 가접속하였다. 이어서, PET 필름을 박리한 후, IC와 제2 회로 부재로 필름상 회로 접속 재료 G를 사이에 두도록 IC를 배치하여, IC의 회로와 제2 회로 부재의 회로의 위치 정렬을 행하였다. 이어서, 석영 유리와 가압 헤드 사이에 두고, 200℃, 100 MPa, 10초의 조건으로 IC 상측으로부터 가열, 가압을 행하여 IC와 제2 회로 부재를 본접속하였다. 이렇게 해서, 비교예 7의 회로 부재의 접속 구조를 얻었다.
(비교예 8)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 2와 동일한 ITO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<30Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 비교예 7의 접속 방법과 동일하게 회로 접속 재료 G의 가접속, 본접속을 행하여 비교예 8의 회로 부재의 접속 구조를 얻었다.
(비교예 9)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 3과 동일한 IZO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<40Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 비교예 7의 접속 방법과 동일하게 회로 접속 재료 G의 가접속, 본접속을 행하여 비교예 9의 회로 부재의 접속 구조를 얻었다.
(비교예 10)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 1과 동일한 ITO 회로 전극(막 두께: 200 nm, 표면 저항<20Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 제2 회로 부재 상에 소정의 크기(2.5×30 mm)로 재단한 회로 접속 재료 H를 첨부하고, 70℃, 1.0 MPa에서 5초간 가열, 가압을 행하여 가접속하였다. 이어서, PET 필름을 박리한 후, IC와 제2 회로 부재로 필름상 회로 접속 재료 H를 사이에 두도록 IC를 배치하여, IC의 회로와 제2 회로 부재의 회로의 위치 정렬을 행하였다. 이어서, 석영 유리와 가압 헤드 사이에 두고, 160℃, 100 MPa, 10초의 조건으로 IC 상측으로부터 가열, 가압을 행하여 IC와 제2 회로 부재를 본접속하였다. 이렇게 해서, 비교예 10의 회로 부재의 접속 구조를 얻었다.
(비교예 11)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 2와 동일한 ITO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<30Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 비교예 10의 접속 방법과 동일하게 회로 접속 재료 H의 가접속, 본접속을 행하여 비교예 11의 회로 부재의 접속 구조를 얻었다.
(비교예 12)
제1 회로 부재로서 실시예 1과 동일한 IC를 준비하였다. 다음으로, 제2 회로 부재로서 실시예 3과 동일한 IZO(최외층, 막 두께: 100 nm)/Mo(막 두께: 50 nm)/Al(막 두께: 150 nm)의 3층 구성의 회로 전극(표면 저항<40Ω)을 구비하는 유리 기판(두께 0.5 mm)을 준비하였다. 그리고, 비교예 10의 접속 방법과 동일하게 회로 접속 재료 H의 가접속, 본접속을 행하여 비교예 12의 회로 부재의 접속 구조를 얻었다.
[접속 저항의 평가]
상기한 바와 같이 하여 얻어진 회로 부재의 접속 구조에 관해서, IC의 금 범프 전극과, 제2 회로 부재의 회로 전극 사이의 접속 저항치를, 1 mA의 정전류를 회로 사이에 흘렸을 때의 양 전극 사이의 전위차를 추출하는 4 단자 측정법을 이용하고, 멀티미터(가부시끼가이샤 어드밴티스트 제조, 상품명 「디지탈 멀티미터」)로 측정하였다. 접속 저항치는 초기(접속 직후)와, 85℃, 85％RH의 항온항습조 중에 500시간 유지(고온 고습 처리)한 후, 실온(23℃)에서 30분 방치한 후에 측정하였다.
실시예 1 내지 12 및 비교예 1 내지 12의 접속 구조에 있어서의 접속 저항치의 측정 결과를 표 1에 나타내었다.
Figure pct00001
표 1에 나타낸 바와 같이, 회로 전극의 전체 또는 최외층이 ITO 또는 IZO로 구성되어 있는 회로 부재를 회로 접속 재료 A, B, E, F를 사용하여 접속한 실시예 1 내지 12의 접속 구조와, 동일한 회로 부재를 회로 접속 재료 C, D, G, H를 사용하여 접속한 비교예 1 내지 12의 접속 구조의 초기 또는 고온 고습 처리 후의 접속 저항을 비교한 경우, 비교예 1, 7과 실시예 1, 7, 비교예 3, 9와 실시예 3, 9, 비교예 6, 12와 실시예 6, 12의 비교에서 보이는 바와 같이, 초기 또는 고온 고습 처리 후의 접속 저항치가 개선되는 결과가 얻어졌다.
이것으로부터, 회로 전극의 전체 또는 최외층이 ITO 또는 IZO로 구성되어 있는 회로 전극에 대하여, 표면에 돌기부를 갖고 최외층이 Ni임과 동시에, 20％ 압축 시의 압축 탄성률이 100 내지 800 kgf/mm2인 도전 입자를 포함하는 회로 접속 재료를 접속에 사용함으로써, 전기적 접속 특성의 향상, 특히 접속 신뢰성의 개선이 보이는 것을 알 수 있었다. 또한, 상술한 접속 저항치의 개선은 특히 표면이 ITO와 비교하여 평활한 IZO로 구성되어 있는 회로 전극에 있어서 효과가 현저하고, 평탄한 회로 전극에 있어서의 전기적 접속 특성의 향상이 가능하다고 생각된다.
본 발명의 접속 구조에 따르면, 고온 고습 환경 하나 열충격 시험 등에 있어서도 안정된 접속 신뢰성을 얻는 것이 가능하다.

Claims (9)

  1. 접착제 조성물과 도전 입자를 함유하는 회로 접속 재료로서,
    상기 도전 입자는 핵체 상에 1 또는 2 이상의 금속층을 구비하여 이루어지는, 돌기를 갖는 도전 입자이고,
    적어도 상기 돌기의 표면에는 상기 금속층이 형성되고, 상기 금속층은 니켈 또는 니켈 합금으로 구성되고,
    상기 도전 입자의 20％ 압축 시의 압축 탄성률은 100 내지 800 kgf/mm2인 회로 접속 재료.
  2. 제1항에 있어서, 상기 돌기의 높이가 65 내지 500 nm인 회로 접속 재료.
  3. 제1항 또는 제2항에 있어서, 인접하는 상기 돌기 사이의 거리가 1000 nm 이하인 회로 접속 재료.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 접착제 조성물이 필름 형성재, 에폭시 수지 및 잠재성 경화제를 포함하는 회로 접속 재료.
  5. 회로 전극이 형성되고, 상기 회로 전극이 대향하도록 배치된 2개의 회로 부재와,
    상기 회로 부재 사이에 개재되고, 가열 가압에 의해 상기 회로 전극을 전기적으로 접속하는 회로 접속 부재를 구비하고,
    상기 회로 접속 부재가 제1항 내지 제4항 중 어느 한 항에 기재된 회로 접속 재료인 회로 부재의 접속 구조.
  6. 제5항에 있어서, 상기 2개의 회로 부재의 적어도 한쪽이 IC칩인 회로 부재의 접속 구조.
  7. 제5항 또는 제6항에 있어서, 상기 2개의 회로 부재의 회로 전극의 적어도 한쪽의 표면이 금, 은, 주석, 백금족의 금속, 알루미늄, 티탄, 몰리브덴, 크롬, 인듐-주석 산화물 및 인듐-아연 산화물로 이루어지는 군에서 선택되는 적어도 1종으로 구성되는 회로 부재의 접속 구조.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 2개의 회로 부재의 적어도 한쪽의 표면이 질화규소, 실리콘 화합물 및 폴리이미드 수지로 이루어지는 군에서 선택되는 적어도 1종으로 코팅 또는 부착 처리되어 있는 회로 부재의 접속 구조.
  9. 회로 전극이 형성되고, 상기 회로 전극이 대향하도록 배치된 2개의 회로 부재 사이에 제1항 내지 제4항 중 어느 한 항에 기재된 회로 접속 재료를 개재시키고, 가열 가압하여 상기 회로 전극을 전기적으로 접속하는 회로 부재의 접속 방법.
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