KR20100030472A - 발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치 - Google Patents

발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치 Download PDF

Info

Publication number
KR20100030472A
KR20100030472A KR1020080089441A KR20080089441A KR20100030472A KR 20100030472 A KR20100030472 A KR 20100030472A KR 1020080089441 A KR1020080089441 A KR 1020080089441A KR 20080089441 A KR20080089441 A KR 20080089441A KR 20100030472 A KR20100030472 A KR 20100030472A
Authority
KR
South Korea
Prior art keywords
light emitting
pattern
conductive
electrode
layer
Prior art date
Application number
KR1020080089441A
Other languages
English (en)
Inventor
김유식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080089441A priority Critical patent/KR20100030472A/ko
Priority to US12/462,819 priority patent/US7960196B2/en
Priority to TW098129268A priority patent/TWI460884B/zh
Priority to JP2009209589A priority patent/JP2010067984A/ja
Publication of KR20100030472A publication Critical patent/KR20100030472A/ko
Priority to US13/099,869 priority patent/US8288755B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0083—Periodic patterns for optical field-shaping in or on the semiconductor body or semiconductor body package, e.g. photonic bandgap structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치가 제공된다. 상기 발광 소자의 제조 방법은 기판 상에 버퍼층을 형성하고, 버퍼층 상에 광결정 패턴(photonic crystal pattern)과 패드 패턴을 형성하되, 광결정 패턴과 패드 패턴은 각각 금속 물질을 포함하고 서로 물리적으로 연결되고, 광결정 패턴과 패드 패턴이 형성된 버퍼층 상에, 순차적으로 적층된 제1 도전형의 제1 도전 패턴, 발광 패턴, 제2 도전형의 제2 도전 패턴을 포함하는 발광 구조체를 형성하고, 제1 도전 패턴과 전기적으로 연결된 제1 전극과, 제2 도전 패턴과 전기적으로 연결된 제2 전극을 형성하는 것을 포함한다.
광결정 패턴, 패드 패턴, 발광 소자, 광추출 효율, 저결함, 발광량

Description

발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치{Fabricating method of light emitting element and device, fabricated light emitting element and device using the same}
발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치에 관한 것이다.
LED(Light Emitting Diode)와 같은 발광 소자는, 전자와 홀의 결합에 의해 광을 발산한다. 발광 소자는 소비 전력이 적고, 수명이 길고, 협소한 공간에서도 설치 가능하며, 진동에 강한 특성을 지닌다.
이러한 발광 소자는 n형 GaN 패턴, 발광 패턴, p형 GaN 패턴이 적층된 발광 구조체를 포함할 수 있고, 발광 패턴에서는 n형 GaN 패턴의 캐리어(전자)와 p형 GaN 패턴의 캐리어(홀)이 결합하면서 광이 발생된다.
발광 소자의 개발에 중요한 것 중 하나는, 광추출 효율(light extraction efficiency)을 개선하는 것이다. 광추출 효율은 발광 구조체에서 발생된 광 중 외부(즉, 공기, 또는 발광 구조체를 둘러싼 투명 수지)로 빠져나오는 광의 비율을 의미한다. 발광 구조체의 광굴절율(optical refractive index)은 예를 들어, 약 2.2~3.8일 수 있고, 공기의 광굴절율은 1이고, 투명 수지의 광굴절율은 약 1.5일 수 있다. 예를 들어, 발광 구조체의 광굴절율이 3.4일 경우, 발광 구조체 내부에서 생성된 광이 공기로 빠져나올 때의 임계각(critical angle)은 약 17° 이고, 투명 수지로 빠져나올 때의 임계각은 약 26° 가 될 수 있다. 이러한 경우, 발광 구조체 내부에서 생성된 광이 공기로 빠져나오는 광추출 효율은 약 2.2%이고, 투명 수지로 빠져나오는 광추출 효율은 약 4%이다. 나머지 광은 표면에서 반사되어, 발광 구조체 내부에 갇히게 된다.
한편, 발광 구조체는 InxAlyGa(1-x-y)N(0≤x≤1, 0≤y≤1)를 포함하는 물질을 이용하여 제조할 수 있는데, InxAlyGa(1-x-y)N 을 이용한 발광 소자의 개발에 중요한 것 중 하나는 저결함(low defect densities) InxAlyGa(1-x-y)N 을 형성하는 것이다. 예 를 들어, 사파이어 기판 상에 InxAlyGa(1-x-y)N 을 성장시킬 수 있는데, 사파이어 기판에 결함이 있는 경우, 성장된 InxAlyGa(1-x-y)N 에도 동일하게 결함이 있게 된다.
또한, 발광 소자의 디자인에 따라, 발광 패턴의 전 영역이 골고루 사용되지 않고, 발광 패턴의 일부 영역만이 사용될 수 있다. 즉, 발광 패턴의 일부 영역으로만 전류가 흐르게 되고, 전류가 흐르는 일부 영역에서만 광이 발산될 수 있다. 이러한 경우, 발광량이 줄어들게 된다.
본 발명이 해결하고자 하는 과제는, 광추출 효율이 향상되고 결함이 적고 발광량이 증가된 발광 소자 및 발광 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 광추출 효율이 향상되고 결함이 적고 발광량이 증가된 발광 소자 및 발광 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 발광 소자의 제조 방법의 일 태양은 기판 상에 버퍼층을 형성하고, 버퍼층 상에 광결정 패턴(photonic crystal pattern)과 패드 패턴을 형성하되, 광결정 패턴과 패드 패턴은 각각 금속 물질을 포함하고 서로 물리적으로 연결되고, 광결정 패턴과 패드 패턴이 형성된 버퍼층 상에, 순차적으로 적층된 제1 도전형의 제1 도전 패턴, 발광 패턴, 제2 도전형의 제2 도전 패턴을 포함하는 발광 구조체를 형성하고, 제1 도전 패턴과 전기적으로 연결된 제1 전극과, 제2 도전 패턴과 전기적으로 연결된 제2 전극을 형성하는 것을 포함한다.
상기 과제를 달성하기 위한 본 발명의 발광 장치의 제조 방법의 일 태양은 전술한 발광 소자의 제조 방법을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 발광 소자의 일 태양은 기판 상에 형성된 버퍼층, 버퍼층 상에 형성되고, 각각 금속 물질을 포함하고 서로 물리적으로 연결된 광결정 패턴과 패드 패턴, 광결정 패턴 및 패드 패턴이 형성된 버퍼층 상에 순차적으로 형성된, 제1 도전형의 제1 도전 패턴, 발광 패턴, 제2 도전형의 제2 도전 패턴을 포함하는 발광 구조체, 제1 도전 패턴과 전기적으로 연결된 제1 전극, 및 제2 도전 패턴과 전기적으로 연결된 제2 전극을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 발광 소자의 다른 태양은 도전 기판, 도전 기판 상에 형성된 제2 전극, 제2 전극 상에 순차적으로 형성되고, 제2 도전형의 제2 도전 패턴, 발광 패턴, 제1 도전형의 제1 도전 패턴을 포함하는 발광 구조체, 제1 도전 패턴 상에 형성되고, 각각 금속 물질을 포함하고 서로 물리적으로 연결되는 광결정 패턴과 패드 패턴, 광결정 패턴과 패드 패턴이 형성된 제1 도전 패턴 상에 형성되고, 패드 패턴의 적어도 일부를 노출시키는 버퍼층, 및 노출된 패드 패턴 상에 형성된 제1 전극을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 발광 장치의 일 태양은 전술한 발광 소자를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 그리고, "A 또는 B"는 "A", "B", "A 및 B"를 의미한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예 시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1 내지 도 9는 본 발명의 제1 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이 중, 도 2, 도 3은 도 1에 도시된 광결정 패턴(photonic crystal pattern)의 예시적 형태를 나타낸 도면들이다. 도 8 및 도 9은 본 발명의 제1 실시에에 따른 발광 소자의 동작을 설명하기 위한 도면이다. 한편, 본 발명의 제1 실시예에 따른 발광 소자로는 래터럴 타입(lateral type) 또는 플립칩 타입(flipchip type)을 예로 들었다.
우선 도 1을 참조하면, 기판(100) 상에 버퍼층(108)을 형성한다.
구체적으로, 버퍼층(108)은 후술할 제1 도전층(112a), 발광층(114a), 제2 발광층(116a)을 만들기 위한 씨드층으로 사용할 수 있다. 또한, 버퍼층(108)은 기판(100)과 후술할 발광 구조체(도 5의 110) 사이의 격자 미스매치(lattice mismatch)를 방지하기 위해 사용된다. 따라서, 버퍼층(108)은 발광 구조체(도 5의 110)의 막질 특성이 좋아지게 한다.
버퍼층(108)으로는 씨드층 역할을 할 수 있는 물질이면 어떤 것이든 가능하고, 예를 들어, InxAlyGa(1-x-y)N(0≤x≤1, 0≤y≤1), SixCyN(1-x-y)(0≤x≤1, 0≤y≤1)을 포함할 수 있다.
버퍼층(108)은 기판(100) 상에 MOCVD(metal organic chemical vapor deposition), 액상성장법(liquid phase epitaxy), 수소액상성장법(hydride vapor phase epitaxy), 분자빔 성장법(Molecular beam epitaxy), MOVPE(metal organic vapor phase epitaxy) 등을 이용하여 성장시킬 수 있다.
이어서, 버퍼층(108) 상에 광결정 패턴(photonic crystal pattern)(106)과 패드 패턴(107)을 형성한다.
광결정 패턴(106)은 발광 구조체(도 5의 110)에서 발생한 광이 외부로 잘 빠져나갈 수 있도록 한다. 즉, 광결정 패턴(106)은 광추출 효율을 높이는 역할을 할 수 있다.
이러한 광결정 패턴(106)은 다수의 반복적인(또는 주기적인) 패턴을 포함하도록 구현될 수 있다. 예를 들어, 광결정 패턴(106)은 여러 가지가 가능한데, 예를 들어, 라인 형태(도 2 참조)일 수도 있고, 메쉬 형태(도 3 참조) 일 수도 있다. 광결정 패턴(106)의 다수의 패턴은 소정 간격(a)을 갖고 배치될 수 있는데, 발광 구조체에서 발생된 광의 파장이 λ일 때, 인접한 패턴 사이의 간격(a)은 λ/4 일 수 있다. 물론, 인접한 패턴 사이의 간격(a)은 필요에 따라 λ/4을 중심으로 다소 조절될 수도 있다(즉, λ/4보다 다소 커지거나, λ/4보다 다소 작아질 수 있다.).
패드 패턴(107)은 후술할 제1 전극(도 7의 140)으로부터 전원을 전달받기 위해 사용되는 부분이다. 패드 패턴(107)의 크기가 너무 크면, 제1 도전층(도 4의 112a), 발광층(도 4의 114a), 제2 도전층(도 4의 116a)을 성장시키기 어렵다. 즉, 액상성장법, 수소액상성장법, 분자빔 성장법과 같은 성장법을 이용하여 제1 도전층(112a) 등을 성장시킬 때, 제1 도전층(112a)이 패드 패턴(107)의 상면을 전부 덮도록 성장되지 않을 수 있다. 따라서, 패드 패턴(107)의 크기는 적절히 조절되어야 하는데, 예를 들어, 패드 패턴(107)의 폭은 약 40㎛ 이하일 수 있다.
도 1 내지 도 3에 도시된 것처럼, 광결정 패턴(106)과 패드 패턴(107)은 실질적으로 동일한 레벨에 형성될 수 있다. 광결정 패턴(106)과 패드 패턴(107)이 동시에 형성될 수 있기 때문에, 광결정 패턴(106)과 패드 패턴(107)이 동일한 레벨에 형성될 수 있다.
광결정 패턴(106)과 패드 패턴(107)은 서로 물리적으로 연결되어 있을 수 있다. 따라서, 제1 전극(140)을 통해서 패드 패턴(107)에 전원이 인가되면, 광결정 패턴(106)에까지 전원이 인가되게 된다. 이와 같이 광결정 패턴(106)에까지 전원이 인가되기 때문에, 바이어스(예를 들어, 전류)의 흐름을 적절히 조절할 수 있다. 이에 대해서는 도 9를 이용하여 후술한다.
광결정 패턴(106)과 패드 패턴(107)의 물리적 연결 방식은 도 2 및 도 3에 도시된 것에 한정되는 것은 아니다. 도시되지 않은 다른 방식으로 광결정 패턴(106)과 패드 패턴(107)이 연결되어 있을 수도 있다. 또한 광결정 패턴(106)은 도시된 패턴에 한정되는 것은 아니다.
또한, 광결정 패턴(106)과 패드 패턴(107)은 금속 물질로 이루어질 수 있는데, 예를 들어, 투명도가 높은 금속 물질이거나, 반사도가 높은 금속 물질을 포함할 수 있다. 투명도가 높은 금속 물질로는 ITO(Indium Tin Oxide), ZnO (Zinc Oxide) 등을 예로 들 수 있고, 반사도가 높은 금속 물질로는 Ag, Al, Rh, NiAu, Pd, TiPt 등을 예로 들 수 있다.
한편, 기판(100)은 버퍼층, 제1 도전층, 발광층, 제2 도전층을 성장시킬 수 있는 재질이면 어떤 것이든 가능하다. 예를 들어, 기판(100)은 사파이어(Al2O3), 징크 옥사이드(ZnO) 등의 절연성 기판일 수도 있고, 실리콘(Si), 실리콘 카바이드(SiC), 갈륨나이트라이드(GaN) 등의 도전성 기판일 수 있다.
도 4를 참조하면, 광결정 패턴(106)과 패드 패턴(107)이 형성된 버퍼층(108) 상에, 제1 도전층(112a), 발광층(114a), 제2 도전층(116a)을 순차적으로 형성한다.
구체적으로, 제1 도전층(112a), 발광층(114a), 제2 도전층(116a)는 InxAlyGa(1-x-y)N (0≤x≤1, 0≤y≤1)을 포함할 수 있다. 즉, 제1 도전층(112a), 발광층(114a), 제2 도전층(116a)은 예를 들어, AlGaN일 수도 있고, InGaN일 수도 있다.
이러한 제1 도전층(112a), 발광층(114a), 제2 도전층(116a)은 MOCVD(metal organic chemical vapor deposition), 액상성장법(liquid phase epitaxy), 수소액상성장법(hydride vapor phase epitaxy), 분자빔 성장법(Molecular beam epitaxy), MOVPE(metal organic vapor phase epitaxy) 등을 이용하여 순차적으로 형성할 수 있다.
각 층에 대해서 구체적으로 설명하면, 제1 도전층(112a)은 제1 도전형(예를 들어, n형)이고, 제2 도전층(116a)은 제2 도전형(예를 들어, p형)일 수 있으나, 설계 방식에 따라서 제1 도전층(112a)이 제2 도전형(p형)이고, 제2 도전층(116a)이 제1 도전형(n형)일 수 있다.
발광층(114a)은 제1 도전층(112a)의 캐리어(예를 들어, 전자)와 제2 도전층(116a)의 캐리어(예를 들어, 홀)가 결합하면서 광을 발생하는 영역이다. 발광 층(114a)은 도면으로 정확하게 도시하지는 않았으나, 우물층과 장벽층으로 이루어질 수 있는데, 우물층은 장벽층보다 밴드갭이 작기 때문에, 우물층에 캐리어(전자, 홀)가 모여 결합하게 된다. 이러한 발광층(114a)은 우물층의 개수에 따라 단일 양자 우물(Single Quantum Well; SQW) 구조, 다중 양자 우물(Multiple Quantum Well; MQW) 구조로 구분할 수 있다. 단일 양자 우물 구조는 하나의 우물층을 포함하고, 다중 양자 우물 구조는 다층의 우물층을 포함한다. 발광 특성을 조절하기 위해서, 우물층, 장벽층 중 적어도 어느 한 곳에, B, P, Si, Mg, Zn, Se, Al 중 적어도 하나를 도핑할 수 있다.
한편, 제2 도전층(116a)을 형성한 후에, 제2 도전층(116a)을 활성화하기 위해 어닐링을 할 수 있다. 예를 들어, 약 400℃ 정도에서 어닐링을 할 수 있다. 구체적으로, 제2 도전층(116a)이 예를 들어, Mg가 도핑되어 있는 InxAlyGa(1-x-y)N 이라면, 어닐링을 통해서 Mg와 결합되어 있는 H를 떨어뜨림으로써, 제2 도전층(116a)이 p형 특성을 확실히 나타낼 수 있도록 한다.
한편, 제1 도전층(112a)은 광결정 패턴(106) 사이에 위치하는 수직(vertical) 도전층(112b)와, 광결정 패턴(106) 상에 위치하는 수평(lateral) 도전층(112c)을 포함할 수 있다. 여기서, "수직(vertical)"은, 기판(100)의 표면과 실질적으로 수직한 방향을 의미하고, "수평(lateral)"은, 기판(100)의 표면과 실질적으로 평행한 방향을 의미한다.
수직 도전층(112b)은 광결정 패턴(106) 사이에 노출된 기판(100)으로부터 성 장하게 되고, 수평 도전층(112c)은 수직 도전층(112b)으로부터 광결정 패턴(106) 상으로 연장되어 형성된다. 수평 도전층(112c)은 과도 성장(over-growth)된 영역(또는 측면 성장(lateral-growth)된 영역)에 해당한다. 그런데, 수평 도전층(112c)는 수직 도전층(112b)에 비해 상대적으로 적은 결함을 갖게 된다. 예를 들어, 수평 도전층(112c)의 결함 수는 104cm-2 일 수 있다.
광결정 패턴(106)은 전술한 것과 같이 광추출 효율을 높이는 데 사용될 수도 있고, 적은 결함을 갖는 제1 도전층(112a), 발광층(114a), 제2 발광층(116a)을 형성시키는 데 사용될 수 있다. 결함이 적은 제1 도전층(112a)으로부터 성장된 발광층(114a), 제2 발광층(114a)도 결함이 적게 되기 때문이다.
이어서, 제2 도전층(116a) 상에 제2 오믹층(132)를 형성한다. 오믹층(132)은 예를 들어, ITO(Indium Tin Oxide), 징크(Zn), 징크 옥사이드(ZnO), 은(Ag), 주석(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 옥사이드(In2O3), 틴 옥사이드(SnO2), 구리(Cu), 텅스텐(W), 백금(Pt) 중 적어도 하나를 포함할 수 있다.
도 5를 참조하면, 제2 도전층(116a), 발광층(114a), 제1 도전층(112a)을 패터닝하여, 제1 도전 패턴(112), 발광 패턴(114), 제2 도전 패턴(116)을 포함하는 발광 구조체(110)를 형성할 수 있다. 도면으로 표시하지는 않았으나, 발광 구조체(110)는 하측의 폭이 상측의 폭보다 넓어, 발광 구조체(110)의 측벽은 경사져 있을 수 있다. 또한, 제1 도전 패턴(112)의 폭이 제2 도전 패턴(116)의 폭 및 발광 패턴(114)의 폭보다 넓도록 하여, 제1 도전 패턴(112)이 측방향으로 돌출될 수 있 다. 제1 도전 패턴(112)의 돌출된 영역 아래에는 패드 패턴(107)이 위치할 수 있다.
이어서, 발광 구조체(110)의 상면, 측벽에 절연층(120)을 형성한다.
이어서, 패드 패턴(107) 상에 위치하는 절연층(120)의 일부를 식각하여, 절연층(120)을 관통하는 제1 홀(h1)을 형성한다. 또한, 패드 패턴(107) 상에 위치하는 제1 도전 패턴(112)의 일부를 식각하여, 제1 도전 패턴(112)을 관통하는 제2 홀(h2)을 형성한다.
여기서, 제1 홀(h1)을 형성하는 것은 습식 식각을 이용할 수 있고, 제2 홀(h2)을 형성하는 것은 건식 식각을 이용할 수 있다. 제1 홀(h1)을 형성하는 습식 식각과 제2 홀(h2)을 형성하는 건식 식각은 동일한 마스크(예를 들어, 포토레지스트 패턴)을 이용하여 형성할 수 있다. 동일한 마스크를 사용하더라도 습식 식각은 언더컷(undercut)이 생기기 때문에, 제2 홀(h2)의 폭(w2)은 제1 홀(h1)의 폭(w1)보다 좁을 수 있다.
도 6을 참조하면, 제1 홀(h1) 및 제2 홀(h2)의 적어도 일부를 매립하는 제1 오믹층(131)을 형성할 수 있다.
구체적으로, 제1 오믹층(131)은 예를 들어, ITO(Indium Tin Oxide), 징크(Zn), 징크 옥사이드(ZnO), 은(Ag), 주석(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 옥사이드(In2O3), 틴 옥사이드(SnO2), 구리(Cu), 텅스텐(W), 백금(Pt) 중 적어도 하나를 포함할 수 있다.
이어서, 제1 오믹층(131)을 활성화시키기 위해서, 제1 오믹층(131)이 형성된 기판(100)을 어닐링할 수 있다. 예를 들어, 약 400℃ 정도에서 어닐링을 할 수 있다.
전술한 것과 같이, 제1 홀(h1)의 폭은 제2 홀(h2)의 폭보다 넓을 수 있다. 따라서, 제1 홀(h1) 및 제2 홀(h2)을 매립하는 제1 오믹층(131)은 (제1 홀의 폭과 제2 홀의 폭이 동일한 경우, 제1 홀 및 제2 홀을 매립하는 제1 오믹층보다) 제1 도전 패턴(112)과의 접촉 면적이 넓어진다. 이와 같이, 제1 오믹층(131)과 제1 도전 패턴(112)의 접촉 면적이 넓어지면, 제1 전극(도 7의 140)으로부터 인가되는 전원이 제1 도전 패턴(112)으로 잘 전달될 수 있다.
도 7을 참조하면, 절연층(120)을 식각하여 제2 오믹층(132)을 노출시킨다. 이어서, 제2 오믹층(132) 상에 제2 전극(150)을 형성하고, 제1 오믹층(131) 상에는 제1 전극(140)을 형성한다.
여기서, 본 발명의 제1 실시예에 따른 발광 소자(1)를 플립칩 타입으로 제조할 때, 제2 전극(150)은 반사율이 높은 물질을 사용할 수 있다. 제2 전극(150)은 예를 들어, 은(Ag), 알루미늄(Al)을 사용할 수 있다. 발광 구조체(110)에서 발생된 광이 제2 전극(150)에 반사되어 광결정 패턴(106) 쪽으로 나아갈 수 있도록 하기 위함이다. 이러한 반사 특성을 극대화하기 위해서, 제2 전극(150)의 면적은 예를 들어, 제2 도전 패턴(116)의 상면의 면적의 적어도 1/2이상이 될 수 있다. 제2 전극(150)의 면적이 넓어질수록 제2 전극(150)에 반사되는 광의 양이 증가될 수 있다.
반면, 본 발명의 제1 실시예에 따른 발광 소자(1)를 래터럴 타입으로 제조할 때는, 제2 전극(150)은 투명도가 높은 물질을 사용할 수 있다. 예를 들어, ITO(Indium Tin Oxide)를 사용할 수 있다. 발광 구조체(110)에서 발생된 광은 제2 전극(150)을 통과해서 밖으로 빠져나가기 때문이다. 이러한 투과 특성을 극대화하기 위해서, 제2 전극(150)의 면적을 최소화할 수 있는데 예를 들어, 와이퍼 본딩이 가능한 면적(직경 50μm)까지 최소화할 수 있다.
여기서, 도 7를 참조하여, 본 발명의 제1 실시예에 따른 발광 소자(1)에 대해서 자세히 설명한다. 본 발명의 제1 실시예에 따른 발광 소자(1)은 도 1 내지 도 6을 이용하여 설명한 제조 방법에 의해 제조된다.
도 7를 참조하면, 본 발명의 제1 실시예에 따른 발광 소자(1)는 기판(100) 상에 형성된 버퍼층(108), 버퍼층(108) 상에 형성되고 각각 금속 물질을 포함하고 서로 물리적으로 연결된 광결정 패턴(106)과 패드 패턴(107), 광결정 패턴(106) 및 패드 패턴(107)이 형성된 버퍼층(108) 상에 순차적으로 형성된 제1 도전형의 제1 도전 패턴(112), 발광 패턴(114), 제2 도전형의 제2 도전 패턴(116)을 포함하는 발광 구조체(110), 제1 도전 패턴(112)과 전기적으로 연결된 제1 전극(140), 제2 도전 패턴(116)과 전기적으로 연결된 제2 전극(150)을 포함한다.
특히, 광결정 패턴(106)의 반복적인 패턴간의 간격(a)는, 발광 구조체(110)에서 발생되는 가시광의 파장이 λ일 때, 인접한 패턴 사이의 간격(a)은 λ/4일 수 있다. 인접한 패턴 사이의 간격(a)은 필요에 따라 λ/4을 중심으로 다소 조절될 수도 있다(즉, λ/4보다 커지거나, λ/4보다 작아질 수 있다.). 이와 같이 배치된 광결정 패턴(106)은 광의 진로에 영향을 미치게 되어, 광이 외부로 빠져나오기 쉽게 하여 광추출 효율을 높인다.
구체적으로 설명하면, 발광 구조체(110)에서는 UV광 및/또는 가시광을 발생시킬 수 있다. 예를 들어, 발광 구조체(110)에서 가시광이 발생되고 가시광의 파장이 400~800nm라면, 광결정 패턴(106)의 반복적인 패턴간의 간격(a)는 100~400nm 일 수 있다.
본 발명의 제1 실시예에 따른 발광 소자(1)의 동작을 설명하면 다음과 같다.
도 8을 참고하면, 제1 도전 패턴(112)이 n형이고, 제2 도전 패턴(116)이 p형일 경우, 제1 바이어스(BIAS(-))는 제1 전극(140), 제1 오믹층(131), 패드 패턴(107), 광결정 패턴(106)을 통해서 제1 도전 패턴(112)에 인가되고, 제2 바이어스(BIAS(+))는 제2 전극(150), 제2 오믹층(132)을 통해서 제2 도전 패턴(116)에 인가된다. 제2 도전 패턴(116)이 n형이고, 제1 도전 패턴(112)이 p형일 경우, 제2 바이어스(BIAS(+))는 제1 전극(140), 제1 오믹층(131), 패드 패턴(107), 광결정 패턴(106)을 통해서 제1 도전 패턴(112)에 인가되고, 제1 바이어스(BIAS(-))는 제2 전극(150), 제2 오믹층(132)을 통해서 제2 도전 패턴(116)에 인가된다.
이와 같이 바이어스를 인가할 때, 발광 구조체(110)에는 순방향 바이어스가 걸리게 된다. 순방향 바이어스에 의해 발광 패턴(114)으로부터 광(L)이 발생되게 된다. 도시하지는 않았으나, 발생된 광(L)은 제2 전극(150)에 반사되거나, 그대로 광결정 패턴(106)으로 향할 수 있다. 광(L)은 광결정 패턴(106)을 통해서 밖으로 잘 빠져나가게 된다. 광결정 패턴(106)은 광(L)의 진로를 유도하기 때문에, 광(L)이 외부로 잘 빠져나가게 할 수 있다. 즉, 광추출 효율이 증가된다.
도 9를 참조하면, 제1 전극(140)에 인가된 전원이 물리적으로 연결된 광결정 패턴(106)과 패드 패턴(107)에 전달되기 때문에, 제1 전극(140)과 제2 전극(150) 사이의 바이어스(예를 들어, 전류)의 흐름을 적절히 조절할 수 있다.
구체적으로, 광결정 패턴(106)은 제1 도전 패턴(112)과 기판(100) 사이에 넓게 분포되어 있고, 광결정 패턴(106)에도 제1 바이어스(BIAS(-))가 인가되고 있다. 따라서, 도시한 것과 같이, 제2 전극(150)에서 제1 전극(140)으로 흐르는 전류(I)는 발광 구조체(110)의 거의 전 영역을 골고루 흐르게 된다. 즉, 발광 구조체(110)의 발광 패턴(114)의 거의 전 영역에서 광이 발산될 수 있다. 따라서, 발광량이 증가될 수 있다.
도 10 내지 도 14은 본 발명의 제2 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 본 발명의 제2 실시예에 따른 발광 소자로는 플립칩 타입(flipchip type)을 예로 들었다.
우선 도 1과 같이, 기판(100) 상에 버퍼층(108)을 형성한다. 이어서, 버퍼층(108) 상에 광결정 패턴(photonic crystal pattern)(106)과 패드 패턴(107)을 형성한다.
이어서, 도 4와 같이, 광결정 패턴(photonic crystal pattern)(106)과 패드 패턴(107)이 형성된 버퍼층(108) 상에, 제1 도전층(112a), 발광층(114a), 제2 도전층(116a)을 순차적으로 형성한다.
이어서, 도 10을 참조하면, 제2 도전층(116a), 발광층(114a), 제1 도전층(112a)을 패터닝하여 제1 도전 패턴(112), 발광 패턴(114), 제2 도전 패턴(116) 을 포함하는 발광 구조체(110)를 형성할 수 있다. 특히, 도시된 것과 같이, 발광 구조체(110)는 하측의 폭이 상측의 폭보다 넓을 수 있다. 즉, 발광 구조체(110)의 측벽은 경사가 질 수 있다. 또한, 제1 도전 패턴(112)의 폭이 제2 도전 패턴(116)의 폭 및 발광 패턴(114)의 폭보다 넓도록 하여, 제1 도전 패턴(112)이 측방향으로 돌출될 수 있다. 제1 도전 패턴(112)의 돌출된 영역 아래에는 패드 패턴(107)이 위치할 수 있다.
도 11을 참조하면, 발광 구조체(110)의 상면과 측면에 절연층(120)을 형성한다. 절연층(120)은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막(Al2O3) 또는 알루미늄 질화막(AlN)을 포함할 수 있다. 절연층(120)은 예를 들어, PECVD(Plasma Enhanced Chemical Vapor Deposition), 열산화(thermal oxidation), 전자빔 증착 등을 이용하여 형성할 수 있다.
이어서, 절연층(120)의 일부를 식각하여, 제2 도전 패턴(116)의 상면 일부를 노출시킨다.
도 12를 참조하면, 노출된 제2 도전 패턴(116) 상에 제2 오믹층(132)을 형성한다.
이어서, 절연층(120), 제2 오믹층(132) 상에 제2 전극(150)을 형성한다. 즉, 발광 구조체(110)의 상면과 측면, 제1 도전 패턴(112)의 돌출된 영역 상면에도 제2 전극(150)이 형성된다. 제2 전극(150)은 발광 구조체(110)를 덮는 보울(bowl) 형태일 수 있다.
도시하지 않았으나, 제2 전극(150)은 발광 구초제(110)의 상면에만 형성될 수도 있다.
제2 전극(150)은 반사율이 높은 물질을 사용할 수 있다. 제2 전극(150)은 예를 들어, 은(Ag), 알루미늄(Al)을 사용할 수 있다. 발광 구조체(110)에서 발생된 광이 제2 전극(150)에 반사되어 광결정 패턴(106) 쪽으로 나아갈 수 있도록 하기 위함이다.
도 13을 참조하면, 절연층(120) 및 제2 전극(150)의 일부를 식각하여, 패드 패턴(107) 상에 위치하는 절연층(120)을 관통하는 제1 홀(h1)을 형성한다.
이어서, 제1 도전 패턴(112)의 돌출된 영역의 일부를 식각하여, 패드 패턴(107) 상에 위치하는 제1 도전 패턴(112)의 일부를 관통하는 제2 홀(h2)을 형성한다. 여기서, 제2 홀(h2)의 폭은 제1 홀(h1)의 폭보다 좁을 수 있다. 전술한 것과 같이, 제1 홀(h1)을 형성하는 것은 습식 식각을 이용할 수 있고, 제2 홀(h2)을 형성하는 것은 건식 식각을 이용할 수 있다. 제1 홀(h1)을 형성하는 습식 식각과 제2 홀(h2)을 형성하는 건식 식각은 동일한 마스크(예를 들어, 포토레지스트 패턴)을 이용하여 형성할 수 있다.
도 14를 참조하면, 제1 홀(h1)과 제2 홀(h2)의 적어도 일부를 매립하는 제1 오믹층(131)을 형성한다. 이어서, 제1 오믹층(131) 상에 제1 전극(140)을 형성하여, 본 발명의 제2 실시예에 따른 발광 소자(2)를 완성한다.
여기서, 도 14을 참조하여, 본 발명의 제2 실시예에 따른 발광 소자(2)에 대해서 자세히 설명한다.
본 발명의 제2 실시예에 따른 발광 소자(2)가 본 발명의 제1 실시예에 따른 발광 소자(1)와 다른 점은, 제2 전극(150)이 발광 구조체(110)의 상부뿐만 아니라, 발광 구조체(110)의 측벽에도 형성되어 있다는 점이다. 즉, 제2 전극(150)은 발광 구조체(110)를 덮는 보울(bowl) 형태일 수 있다.
제2 전극(150)이 발광 구조체(110)의 측면에 형성되어 있어도(제2 전극(150)이 발광 구조체(110)를 둘러싸고 있어도), 제2 전극(150)과 발광 구조체(110)의 사이에는 절연층(120)이 형성되어 있기 때문에, 제2 전극(150)이 제1 도전 패턴(112)과 제2 도전 패턴(116)을 전기적으로 연결시키지 않는다(즉, short시키지 않는다). 즉, 절연층(120)이 누설 전류를 방지할 수 있다.
또한, 발광 구조체(110)의 측벽은 경사져 있기 때문에, 발광 구조체(110)에서 발생된 광은 발광 구조체(110)를 둘러싸고 있는 제2 전극(150)에 반사되어 광결정 패턴(106) 쪽으로 쉽게 빠져나가게 된다. 즉, 측벽이 경사져 있는 발광 구조체(110)와, 발광 구조체(110)의 프로파일을 따라 경사져 있고 반사율이 높은 제2 전극(150)은 광추출 효율을 더 높여준다.
도 15 내지 도 19는 본 발명의 제3 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 본 발명의 제3 실시예에 따른 발광 소자로는 버티컬 타입(vertical type)을 예로 들었다.
도 15를 참조하면, 기판(100) 상에 희생층(102), 버퍼층(108), 광결정 패턴(106), 패드 패턴(107)을 순차적으로 형성한다.
구체적으로, 희생층(102)은 후술하는 것과 같이, LLO(Laser Lift Off) 방법 을 사용하여 기판(100)을 떨어뜨릴 때 제거되는 층이다. 이러한 희생층(102)은 예를 들어, GaN층을 사용할 수 있다.
버퍼층(108)은 LLO 방법을 사용할 때 광결정 패턴(106)이 손상받는 것을 방지하고, 제1 도전층, 발광층, 제2 도전층을 순차적으로 형성할 때(성장시킬 때) 씨드층(seed layer) 역할을 한다. 또한, 버퍼층(108)은 기판(100)과 제1 도전층, 발광층, 제2 발광층 사이의 격자 미스매치(lattice mismatch)를 방지하기 위해 사용된다.
광결정 패턴(106)은 전술한 것과 같이, 광추출 효율을 증가시키고, 측면 성장을 유도하여 작은 결함을 갖는 제1 도전층, 발광층, 제2 도전층을 형성하는 데 사용된다. 광결정 패턴(106)은 다수의 반복적인(또는 주기적인) 패턴을 포함하도록 구현될 수 있다. 광결정 패턴(106)의 다수의 패턴은 소정 간격을 갖고 배치될 수 있는데, 발광 구조체에서 발생된 광의 파장이 λ일 때, 인접한 패턴 사이의 간격은 λ/4 일 수 있다. 물론, 인접한 패턴 사이의 간격은 필요에 따라 λ/4을 중심으로 다소 조절될 수도 있다(즉, λ/4보다 다소 커지거나, λ/4보다 다소 작아질 수 있다.).
광결정 패턴(106)과 패드 패턴(107)은 전술한 것과 같이, 각각 금속 물질을 포함하고, 서로 물리적으로 연결될 수 있다. 또한, 광결정 패턴(106)과 패드 패턴(107)은 실질적으로 동일한 레벨에 형성될 수 있다.
도 16을 참조하면, 광결정 패턴(106), 패드 패턴(107)이 형성되어 있는 기판(100) 상에 제1 도전층, 발광층, 제2 도전층을 순차적으로 성장시킨다.
이어서, 제2 도전층, 발광층, 제1 도전층을 패터닝하여, 제1 도전 패턴(112), 발광 패턴(114), 제2 도전 패턴(116)을 포함하는 발광 구조체(110)를 형성한다. 이 때, 발광 구조체(110)는 하측의 폭이 상측의 폭보다 넓어, 발광 구조체(110)의 측벽은 경사가 질 수도 있다.
이어서, 발광 구조체(110)의 상면과 측면 상에 절연층(120)을 형성한다.
이어서, 절연층(120)의 일부를 식각하여, 제2 도전 패턴(116)의 상면 일부를 노출시킨다.
이어서, 노출된 제2 도전 패턴(116) 상에 제2 오믹층(132)을 형성한다.
이어서, 발광 구조체(110)의 상면 및 측면에 제2 전극(150)을 형성한다. 즉, 제2 오믹층(132) 및 절연층(120) 상에 컨포말하게 제2 전극(150)을 형성한다. 따라서, 제2 전극(150)은 발광 구조체(110)를 덮는 보울(bowl) 형태일 수 있다.
도 17를 참조하면, 도전 기판(200) 상에 기판(100)을 본딩한다. 이 때, 도전 기판(200)과 기판(100) 사이에 제2 전극(150)이 배치되도록 본딩한다.
구체적으로, 도전 기판(200)은 예를 들어, 실리콘, 스트레인 실리콘(strained Si), 실리콘 알루미늄(Si-Al), 실리콘 합금, SOI(Silicon-On-Insulator), 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나일 수 있다.
기판(100) 또는 도전 기판(200)은 실질적으로 평평한 것이 좋다(substantially flat). 기판(100) 또는 도전 기판(200)이 휘어져 있으면, 본딩하 기가 어렵기 때문이다. 후술하겠으나, 기판(100)과 도전 기판(200) 사이에 중간 물질층(210)이 배치되기 때문에(특히, 중간 물질층(210)이 충분한 두께를 갖는 경우), 중간 물질층(210)이 기판(100) 또는 도전 기판(200)이 조금 휘어져 있는 정도는 보상(compensation)할 수 있다.
예를 들어, 도전 기판(200)과 다수의 기판(100)은 접착 본딩(adhesive bonding) 방식을 통해서 본딩될 수 있는데, 구체적으로 설명하면 다음과 같다.
먼저, 도전 기판(200)와 다수의 기판(100)를 깨끗하게 세정한다. 도전 기판(200)의 본딩면과, 기판(100)의 본딩면은 깨끗한 것이 좋다.
도전 기판(200)와 기판(100) 표면에 붙어있는 여러 가지 불순물들(예를 들어, 파티클(particle), 먼지(dust) 등)은 오염 소오스(contamination source)가 될 수 있기 때문이다. 즉, 도전 기판(200)와 기판(100)를 서로 본딩하였을 때, 도전 기판(200)와 기판(100) 사이에 전술한 불순물들이 있으면, 본딩 에너지(bonding energy)를 약화시킬 수 있다. 본딩 에너지가 약하면, 도전 기판(200)와 기판(100)가 쉽게 떨어질 수 있다.
이어서, 도전 기판(200)의 본딩면 또는, 기판(100)의 본딩면에 중간 물질층(210)을 형성한다. 도 17에서는 설명의 편의상 도전 기판(200)의 본딩면에 중간 물질층(210)이 형성되어 있는 것을 도시하였다. 도면에 도시하지 않았으나, 기판(100)의 제2 전극(150)의 프로파일에 따라 컨포말하게 중간 물질층(210)을 더 형성할 수 있거나, 발광 구조체(110)의 제2 전극(150) 상면에 중간 물질층(210)을 형성한 후 도전 기판(200)과 본딩할 수도 있다.
중간 물질층(210)은 도전성 물질 예를 들어, 금속층일 수 있다. 중간 물질층(210)이 금속층일 경우, 금속층은 예를 들어, Au, Ag, Pt, Ni, Cu, Sn, Al, Pb, Cr, Ti 중 적어도 하나를 포함할 수 있다. 즉, 금속층은 Au, Ag, Pt, Ni, Cu, Sn, Al, Pb, Cr, Ti 단일층일 수도 있고, 이들의 적층물일 수도 있고, 이들의 조합물일 수도 있다. 예를 들면, 금속층은 Au 단일층일수도 있고, Au-Sn 이중층일 수도 있고, Au와 Sn를 교대로 여러 번 적층한 멀티층일 수도 있다. 이러한 중간 물질층(210)은 제2 전극(150)에 비해 반사율은 낮은 물질일 수 있다.
도시하지 않으나, 제2 전극(150)과 중간 물질층(210) 사이에 베리어층이 형성되어 있을 수 있다. 베리어층은 광의 반사 역할을 하는 제2 전극(150)이 손상되지 않도록 한다. 이러한 베리어층은 Pt, Ni, Cu, Al, Cr, Ti, W 단일층일 수도 있고, 이들의 적층물일 수도 있고, 이들의 조합물일 수도 있다. 예를 들어, TiW와 Pt를 교대로 여러 번 적층한 멀티층일 수도 있다.
이어서, 기판(100)에 형성된 제2 전극(150)과 도전 기판(200)의 본딩면이 마주보도록 한다.
이어서, 도전 기판(200)과 기판(100)을 열처리하여 본딩한다. 열처리를 하면서, 도전 기판(200)과 기판(100)을 압착하여 본딩할 수도 있다.
중간 물질층(210)으로 Au 단일층을 사용하는 경우, 열압착이 예를 들어, 약 200℃에서 450℃ 의 온도에서 진행할 수 있으나, 이 온도는 당업자에 의해 적절히 조절될 수 있다.
그런데, 스루풋(throughput)을 높이기 위해서, 도 18에서 도시된 것처럼, 기 판(100)과 도전 기판(200)을 본딩할 때, 하나의 도전 기판(200)에 다수의 기판(100)을 본딩할 수도 있다. 구체적으로, 도전 기판(200)은 기판(100)보다 크다. 즉, 도전 기판(200)과 기판(100)을 겹쳐 두었을 때, 앞에 있는 도전 기판(200)에 가려서 기판(100)이 보이지 않는 것을 의미한다. 예를 들어, 도전 기판(200)와 기판(100)이 원형인 경우에는, 도전 기판(200)의 직경이 기판(100)의 직경보다 크다. 예를 들어, 도전 기판(200)의 직경은 6인치(약 150mm) 이상이고, 기판(100)의 직경은 6인치 미만일 수 있다. 도전 기판(200)와 기판(100)이 사각형인 경우에는, 도전 기판(200)의 대각선 길이가 기판(100)의 대각선 길이보다 클 수 있다. 다수의 기판(100) 각각에 형성된 제2 전극(150)과, 도전 기판(200)의 본딩면이 마주보도록 한다.
스루풋이 문제되지 않는다면, 기판(100)과 도전 기판(200)의 크기가 비슷하고, 하나의 도전 기판(200)에 하나의 기판(100)만을 본딩하여도 무방하다.
도 19를 참조하면, 희생층(102)을 제거함으로써, 기판(100)을 제거한다.
구체적으로, 기판(100)을 제거하는 것은 LLO(Laser Lift Off) 공정 또는 CLO(Chemical Lift-off) 공정을 이용할 수 있다.
LLO 공정을 예로 들면 다음과 같다.
레이저는 기판(100) 측으로부터 조사되고, 레이저는 상대적으로 작은 면적을 가지고 있으므로 상대적으로 넓은 면적의 기판(100)을 스캔한다. 레이저를 이용하여 희생층(102)를 제거하게 된다. 그러면, 레이저가 조사되는 부분에서부터 순차적으로 기판(100)이 떨어지기 시작한다.
한편, 레이저 리프트 오프 공정에 의해 발광 소자가 손상입는 것을 방지하기 위해서, LLO 공정 전에 기판(100)의 두께를 얇게 할 수 있다. 전술한 바와 같이, 레이저가 조사되는 부분에서부터 순차적으로 기판(100)이 떨어지기 때문에, 기판(100)이 떨어질 때의 물리적 힘에 의해 발광 구조체(110)가 깨지거나 손상을 입을 수 있다. 그런데, CMP(Chemical Mechanical Polishing) 공정 등을 통해서 기판(100)의 두께를 미리 얇게 만들면, 기판(100)이 떨어질 때의 물리적 힘의 크기가 줄어들기 때문에 발광 구조체(110)의 손상을 줄일 수 있다.
또한, 버퍼층(108)은 제1 전극(140)이 LLO 공정에서 손상되는 것을 방지한다.
도 19를 참조하면, 기판(100)이 제거된 후 노출된 버퍼층(108)의 일부를 식각하여, 패드 패턴(107)을 노출시킨다.
이어서, 패드 패턴(107)의 적어도 일부가 노출되도록 버퍼층(108)의 일부를 식각한다.
이어서, 패드 패턴(107)의 노출된 영역 상에 제1 오믹층(131)을 형성한다.
이어서, 제1 전극(140)을 제1 오믹층(131) 상에 형성하여, 본 발명의 제3 실시예에 따른 발광 소자(3)를 완성한다.
이와 같이 완성된 본 발명의 제3 실시예에 따른 발광 소자(3)는 도전 기판(200) 상에 형성된 보울(bowl) 형태의 제2 전극(150), 제2 전극(150) 상에 순차적으로 형성되고, 제2 도전 패턴(116), 발광 패턴(114), 제1 도전 패턴(112)을 포함하는 발광 구조체(110), 제1 도전 패턴(112) 상에 형성되는 광결정 패턴(106)과 패드 패턴(107)을 포함한다. 광결정 패턴(106)과 패드 패턴(107)은 각각 금속 물질을 포함하고, 실질적으로 동일한 레벨에 형성되고 서로 물리적으로 연결될 수 있다.
또한, 버퍼층(108)은 광결정 패턴(106)과 패드 패턴(107)이 형성된 제1 도전 패턴(112) 상에 형성되고, 패드 패턴(107)의 적어도 일부를 노출시킨다. 패드 패턴(107)의 노출된 영역 상에는 제1 오믹층(131)이 형성되고, 제1 전극(140)은 제1 오믹층(131) 상에 형성된다. 즉, 제1 전극(140)과 제1 도전 패턴(112)은 제1 오믹층(131)을 통해서 전기적으로 연결된다.
버퍼층(108)은 제1 도전 패턴(112)에 비해서 저항이 높을 수 있다. 왜냐 하면, 제1 도전 패턴(112)은 제1 도전형의 도펀트(dopant)로 도핑되어 있으나, 버퍼층(108)은 그렇지 않을 수 있기 때문이다. 따라서, 제1 전극(140)에 인가되는 전원이 많이 떨어지지 않고 패드 패턴(107) 및 제1 도전 패턴(112)에 전달되기 위해서, 제1 전극(140)과 패드 패턴(107)은 제1 오믹층(131)을 통해서 전기적으로 연결될 수 있다.
도 20는 본 발명의 제4 실시예에 따른 발광 소자를 설명하기 위한 도면이다.
도 20을 참조하면, 본 발명의 제4 실시예에 따른 발광 소자(4)가 제3 실시예와 다른 점은, 보울(bowl) 형태의 제2 전극(150)에 돌기(151)가 형성되어 있고, 이러한 돌기에 의해서 제2 전극(150) 내에 형성되어 있는 발광 구조체(110) 내에는 홈(118)이 형성된다는 점이다.
이러한 돌기(151) 또는 홈(118)을 기준으로 발광 구조체(110)는 일측(예를 들어, 도면에서 좌측)과 타측(예를 들어, 도면에서 우측)으로 구분될 수 있다. 제1 전극(140)의 패드 패턴은 발광 구조체(110)의 타측 상에 배치되고, 제1 전극(140)의 광결정 패턴(106)은 발광 구조체(110)의 일측 상에 배치될 수 있다.
이와 같이 배치되더라도, 패드 패턴(107)와 광결정 패턴(106)은 물리적으로 연결되어 있고, 제1 전극(140)에 인가된 전원이 패드 패턴(107)을 거쳐 광결정 패턴(106)까지 전달된다. 제1 전극(140)과 제2 전극(150) 사이의 전류 흐름은 적절히 조절될 수 있고, 따라서, 광 발산 효율이 증가될 수 있다.
이하에서는 전술한 발광 소자(1~4)를 이용하여 제조한 발광 장치를 설명하기로 한다. 설명의 편의를 위해서, 본 발명의 제1 실시예에 따른 발광 소자(1)를 이용한 발광 장치를 도시하였으나, 본 발명의 권리 범위가 이에 한정되는 것은 아니다. 본 발명이 속하는 기술의 당업자는 발광 소자(2~4)를 이용하여도 유사하게 발광 장치를 구축할 수 있음은 자명하다.
도 21a은 본 발명의 제1 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 21a을 참조하면, 본 발명의 제1 실시예에 따른 발광 장치(11)는 회로 기판(300)과, 회로 기판(300) 상에 배치된 발광 소자(1)를 포함한다. 발광 소자(1)는 서브 마운트(submount)(250)를 통해서 회로 기판(300)과 연결될 수 있다.
회로 기판(300)은 서로 전기적으로 분리된 제1 도전 영역(310), 제2 도전 영역(320)을 포함한다. 제1 도전 영역(310) 및 제2 도전 영역(320)은 회로 기판(300)의 일면에 배치되어 있다.
서브 마운트(250)도 서로 전기적으로 분리된 제3 도전 영역(260), 제4 도전 영역(270)을 포함한다. 제3 도전 영역(260) 및 제4 도전 영역(270)은 서브 마운트(250)의 일면에 배치되어 있다.
발광 소자(1)의 제2 전극(150)은 서브 마운트(250)의 제3 도전 영역(260)과 도전성 솔더(280)을 통해서 연결되고, 제3 도전 영역(260)은 제1 도전 영역(310)과 와이어(332)를 통해서 연결될 수 있다. 발광 소자(1)의 제1 전극(140)은 서브 마운트(250)의 제4 도전 영역(270)과 도전성 솔더(280)을 통해서 연결되고, 제4 도전 영역(270)은 제2 도전 영역(320)과 와이어(332)를 통해서 연결될 수 있다. 도 21a에 도시된 연결 방식은 본 발명이 속하는 기술의 당업자에 의해 변경될 수 있음은 자명하다.
도 21b는 본 발명의 제2 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 21b를 참조하면, 본 발명의 제2 실시예에 따른 발광 장치(12)가 제1 실시예와 다른 점은, 회로 기판(300)이 관통 비아(Through Via)(316, 326)를 구비한다는 점이다.
구체적으로, 회로 기판(300)의 일면에는 서로 전기적으로 분리된 제1 도전 영역(310) 및 제2 도전 영역(320)이 형성되어 있고, 회로 기판(300)의 타면에는 서로 전기적으로 분리된 제5 도전 영역(312) 및 제6 도전 영역(322)이 형성되어 있다. 제1 도전 영역(310)과 제5 도전 영역(312)은 제1 관통 비아(316)를 통해서 연결되고, 제2 도전 영역(320)과 제6 도전 영역(322)은 제2 관통 비아(326)를 통해서 연결된다.
한편, 도면에 도시하지 않았으나, 발광 소자(1)의 제2 전극(150)은 회로 기판(300)의 제1 도전 영역(310)과 도전성 솔더(280)을 통해서 연결되고, 발광 소자(1)의 제1 전극(140)은 회로 기판(300)의 제 2 도전 영역(320)과 도전성 솔더(280)를 통해서 연결되어 제1 도전 영역(310)과 제5 도전 영역(312)은 제1 관통 비아(316)를 통해서 연결되고, 제2 도전 영역(320)과 제6 도전 영역(322)은 제2 관통 비아(326)를 통해서 연결될 수 있다.
도 21c는 본 발명의 제3 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 21c를 참조하면, 본 발명의 제3 실시예에 따른 발광 장치(13)가 제1 실시예와 다른 점은, 서브 마운트(250)가 도전성 기판으로 이루어져 있다는 점이다.
따라서, 제3 도전 영역(260)과 쇼트(short)되지 않기 위해서, 제4 도전 영역(270)과 서브 마운트(250) 사이에는 절연막(271)이 개재되어 있다.
또한, 서브 마운트(250)가 도전성 기판이므로, 제1 도전 영역(310)과 제3 도전 영역(260)은 와이어없이 도전성 기판을 통해서 전기적으로 연결될 수 있다. 반면, 제2 도전 영역(320)과 제4 도전 영역(270)은 와이어(332)를 통해서 연결된다.
도 22은 본 발명의 제4 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 22을 참조하면, 본 발명의 제4 실시예에 따른 발광 장치(14)가 제1 실시예와 다른 점은, 발광 소자(1)를 둘러싸는 형광층(340)과, 형광층(340)을 둘러싸는 제2 투명 수지(350)를 포함한다는 점이다.
형광층(340)은 제1 투명 수지(342)와 형광체(phosphor)(344)를 혼합한 것일 수 있다. 형광층(340) 내에 분산된 형광체(344)가 발광 소자(1)에서 나온 광을 흡수하여 다른 파장의 광으로 파장 변환하기 때문에, 형광체의 분포가 좋을수록 발광 특성이 좋아질 수 있다. 이와 같이 될 경우, 형광체(344)에 의한 파장 변환, 혼색 효과 등이 개선된다. 도시된 것과 같이, 와이어(332)를 보호하기 위해, 형광층(340)은 와이어(332)보다 높게 형성될 수 있다.
예를 들어, 발광 장치(13)가 백색을 만들기 위해 형광층(340)을 형성할 수 있다. 발광 소자(1)가 블루(blue) 파장의 광을 내보낼 경우, 형광체(344)는 옐로우(yellow) 형광체를 포함할 수 있고, 색재현지수 (Color Rendering Index, CRI) 특성을 높이기 위해 레드(red) 형광체도 포함할 수 있다. 또는, 발광 소자(1)가 UV 파장의 광을 내보낼 경우, 형광체(344)는 RGB(Red, Green, Blue) 모두를 포함할 수 있다.
제1 투명 수지(342)는 형광체(344)를 안정적으로 분산 가능한 재료라면 특별히 한정하지 않아도 된다. 예를 들면, 에폭시 수지, 실리콘 수지, 경질 실리콘 수지, 변성 실리콘 수지, 우레탄 수지, 옥세탄 수지, 아크릴 수지, 폴리카보네이트 수지, 폴리이미드 수지 등의 수지를 이용할 수가 있다.
형광체(344)는 발광 구조체(110)로부터 광을 흡수하여 다른 파장의 광으로 파장 변환하는 물질이면 된다. 예를 들어, Eu, Ce 등의 란타노이드계 원소에 의해 주로 활력을 받는 질화물계/산질화물계 형광체, Eu 등의 란타노이드계, Mn 등의 천이 금속계의 원소에 의해 주로 활력을 받는 알칼리토류 할로겐 애퍼타이트 형광체, 알칼리토류 금속 붕산 할로겐 형광체, 알칼리토류 금속 알루민산염 형광체, 알칼리토류 규산염, 알칼리토류 유화물, 알칼리토류 티오갈레이트, 알칼리토류 질화 규소, 게르만산염, 또는 Ce 등의 란타노이드계 원소에 의해 주로 활력을 받는 희토류 알루민산염, 희토류 규산염 또는 Eu 등의 란타노이드계 원소에 의해 주로 활력을 받는 유기 및 유기 착체 등에서 선택되는 적어도 어느 하나 이상인 것이 바람직하다. 구체적인 예로서 아래와 같은 형광체를 사용할 수가 있지만 이에 한정되지 않는다.
Eu, Ce 등의 란타노이드계 원소에 의해 주로 활력을 받는 질화물계 형광체는 M2Si5N8：Eu(M는 Sr, Ca, Ba, Mg, Zn에서 선택되는 적어도 하나) 등이 있다. 또, M2Si5N8：Eu 외, MSi7N10：Eu, M1 .8Si5O0 .2N8：Eu, M0 .9Si7O0 .1N10：Eu(M는 Sr, Ca, Ba, Mg, Zn에서 선택되는 적어도 하나) 등도 있다.
Eu, Ce 등의 란타노이드계 원소에 의해 주로 활력을 받는 산질화물계 형광체는 MSi2O2N2：Eu(M는 Sr, Ca, Ba, Mg, Zn에서 선택되는 적어도 하나) 등이 있다.
Eu 등의 란타노이드계, Mn 등의 천이 금속계의 원소에 의해 주로 활력을 받는 알칼리토류 할로겐 애퍼타이트 형광체에는 M5(PO4)3 X：R(M는 Sr, Ca, Ba, Mg, Zn에서 선택되는 적어도 하나, X는 F, Cl, Br, I에서 선택되는 적어도 하나, R는 Eu, Mn, Eu에서 선택된 적어도 하나) 등이 있다.
알칼리토류 금속 붕산 할로겐 형광체에는 M2B5O9X：R(M는 Sr, Ca, Ba, Mg, Zn 에서 선택되는 적어도 하나, X는 F, Cl, Br, I에서 선택되는 적어도 하나, R는 Eu, Mn, Eu에서 선택된 적어도 하나) 등이 있다.
알칼리토류 금속 알루민산염 형광체에는 SrAl2O4：R, Sr4Al14O25：R, CaAl2O4：R, BaMg2Al16O27：R, BaMg2Al16O12：R, BaMgAl10O17：R(R는 Eu, Mn, Eu에서 선택된 어느 하나) 등이 있다.
알칼리토류 유화물 형광체에는 La2O2S：Eu, Y2O2S：Eu, Gd2O2S：Eu 등이 있다.
Ce 등의 란타노이드계 원소에 의해 주로 활력을 받는 희토류 알루민산염 형광체에는 Y3Al5O12：Ce, (Y0 .8Gd0 .2)3Al5O12：Ce, Y3(Al0 .8Ga0 .2)5 O12：Ce, (Y, Gd)3 (Al, Ga)5 O12의 조성식에서 나타내어지는 YAG계 형광체 등이 있다. 또한, Y의 일부 혹은 전부를 Tb, Lu 등으로 치환한 Tb3Al5O12：Ce, Lu3Al5O12：Ce 등도 있다.
알칼리토류 규산염 형광체에는 실리케이트(silicate)로 구성될 수있으며, 대표적인 형광체로 (SrBa)2SiO4:Eu 등이 있다.
그 외의 형광체에는 ZnS：Eu, Zn2GeO4：Mn, MGa2S4：Eu(M는 Sr, Ca, Ba, Mg, Zn에서 선택되는 적어도 하나, X는 F, Cl, Br, I에서 선택되는 적어도 하나) 등이 있다.
전술한 형광체는 희망하는 바에 따라 Eu에 대신하거나 또는 Eu에 더하여 Tb, Cu, Ag, Au, Cr, Nd, Dy, Co, Ni, Ti에서 선택되는 1종 이상을 함유시킬 수도 있다.
또한, 전술한 형광체 이외의 형광체로서, 동일한 성능, 효과를 갖는 형광체도 사용할 수 있다.
제2 투명 수지(350)는 렌즈 형태를 갖고, 발광 소자(1)에서 나온 광을 확산하는 역할을 한다. 제2 투명 수지(350)의 곡률, 평평도를 조절함으로써, 확산/추출 특성을 조절할 수 있다. 또한, 제2 투명 수지(350)는 형광층(340)을 둘러싸도록 형성되어 형광층(340)을 보호하는 역할을 한다. 형광체(342)는 습기 등에 접촉할 경우 특성이 악화될 수 있기 때문이다.
제2 투명 수지(350)는 광을 투과하는 재료라면 무엇이든 가능하다. 예를 들면, 에폭시 수지, 실리콘 수지, 경질 실리콘 수지, 변성 실리콘 수지, 우레탄 수지, 옥세탄 수지, 아크릴, 폴리카보네이트, 폴리이미드 등을 이용할 수가 있다.
도 23는 본 발명의 제5 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 23를 참조하면, 형광체(344)가 발광 소자(1), 회로 기판(300)의 프로파일을 따라 형성되어 있다.
이러한 경우, 형광체(344)는 별도의 제1 투명 수지(도 22의 342 참조) 없이 도포될 수도 있다.
별도의 제1 투명 수지없이 형광체(344)가 도포된 경우라면, 발광 소자(1)를 둘러싸는 투명 수지는 단일층이 된다(즉, 342 없이 350 단일층이 됨.).
도 24는 본 발명의 제6 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 24를 참조하면, 본 발명의 제6 실시예에 따른 발광 장치(16)이 제3 실시예와 다른 점은, 발광 소자(1)를 둘러싸는 제1 투명 수지(342), 제1 투명 수 지(342) 상에 형성된 형광체(344), 형광체(344) 상에 형성된 제2 투명 수지(350)를 포함한다는 점이다.
즉, 제1 투명 수지(342)와 형광체(344)를 섞어서 도포하지 않고, 따로따로 도포하였기 때문에, 형광체(344)는 제1 투명 수지(342)의 표면을 따라서 컨포말하게 얇게 형성될 수 있다.
도 25는 본 발명의 제7 실시예에 따른 발광 장치를 설명하기 위한 도면이다. 본 발명의 제7 실시예에 따른 발광 장치는 탑뷰 타입 발광 패키지를 도시하였으나, 이에 한정되는 것은 아니다.
도 25을 참조하면, 발광 소자(1)가 마운트된 서브 마운트(250)가 패키지 바디(210) 상에 배치되어 있다. 구체적으로, 패키지 바디(210) 내부에 슬롯(slot)(212)이 형성되어 있고, 발광 소자(1)가 마운트된 서브 마운트(250)가 슬롯(212) 내에 배치될 수 있다. 특히, 슬롯(slot)(212)은 측벽이 경사져 있을 수 있다. 발광 소자(1)에서 발생된 광은 측벽에 반사되어 앞으로 나아갈 수 있다. 발광 소자(1)에서 발생된 광이 슬롯(212)의 측벽에 반사되는 정도, 반사 각도, 슬롯(212)을 채우는 투명 수지층의 종류, 형광체의 종류 등을 고려하여, 슬롯(212)의 크기를 결정하는 것이 좋다. 또한, 서브 마운트(250)가 슬롯(212)의 가운데에 놓이는 것이 좋다. 발광 소자(1)와 측벽까지의 거리가 동일하게 되면, 색도(色度)의 불균일을 방지하기 쉽다.
이러한 패키지 바디(210)는 내광성이 뛰어난 실리콘 수지, 에폭시수지, 아크릴 수지, 유리어수지, 불소수지, 이미드 수지 등의 유기물질이나 유리, 실리카겔 등의 내광성이 뛰어난 무기물질을 이용할 수 있다. 또한, 제조공정시의 열로 수지가 용융되지 않도록, 열강화성수지를 사용할 수 있다. 또한, 수지의 열응력을 완화시키기 위해, 질화 알루미늄, 산화 알루미늄 및 그러한 복합 혼합물 등의 각종 필러를 혼입해도 좋다. 또한, 패키지 바디(210)는 수지에 한정되지 않는다. 패키지 바디(210)의 일부(예를 들어, 측벽), 또는 전부에 금속 재료나 세라믹스 재료를 사용할 수도 있다. 예를 들어, 패키지 바디(210) 전부를 금속 재료를 사용할 경우, 발광 소자(1)에서 발생된 열을 외부로 방출하기 용이하다.
또한, 패키지 바디(210)에는 발광 소자(1)와 전기적으로 연결된 리드(214a, 214b)가 설치된다. 발광 소자(1)는 서브 마운트(250)와 전기적으로 연결되고, 서브 마운트(250)와 리드(214a, 214b)는 비아를 통해서 연결될 수 있다. 한편, 리드(214a, 214b)는 열전도성이 높은 물질을 사용하는 것이 좋다. 발광 소자(1)에서 발생된 열이 리드(214a, 214b)를 통해서 직접 외부로 방출될 수 있기 때문이다.
도면에 도시하지 않았으나, 슬롯의 적어도 일부는 투명 수지층이 채울 수 있다. 또한, 투명 수지층 상에 형광체가 형성되어 있을 수 있다. 또는 투명 수지층과 형광체가 섞여 있을 수도 있다.
예를 들어, 백색을 만들기 위해 형광체를 사용하려면 다음과 같이 할 수 있다. 발광 소자(1)가 블루(blue) 파장의 광을 내보낼 경우, 형광체(264)는 옐로우(yellow) 형광체를 포함할 수 있고, 색재현지수 (Color Rendering Index, CRI) 특성을 높이기 위해 레드(red) 형광체도 포함할 수 있다. 또는, 발광 소자(1)가 UV 파장의 광을 내보낼 경우, 형광체는 RGB(Red, Green, Blue) 모두를 포함할 수 있 다.
도 26 내지 도 28는 본 발명의 제8 실시예에 따른 발광 장치를 설명하기 위한 도면이다. 구체적으로, 도 26 내지 도 28은 다수의 발광 소자가 회로 기판에 배열된, 발광 소자 어레이를 설명하기 위한 도면들이다. 특히, 도 27 및 도 28은 발광 소자 어레이 상에 형광층(340)과 제2 투명 수지(350)가 형성된 형태를 예시적으로 도시한 것이다.
우선 도 26을 참조하면, 회로 기판(300) 상에 제1 도전 영역(310)과 제2 도전 영역(320)이 나란하게 일방향으로 연장되어 있다. 발광 소자(1)는 제1 및 제2 도전 영역(310, 320)의 연장 방향을 따라 일렬로 배치된다. 전술한 것과 같이, 발광 소자(1)의 제2 전극(150)은 서브 마운트(250), 와이어(332)을 통해서 제1 도전 영역(310)과 연결될 수 있고, 발광 소자(1)의 제1 전극(140)은 서브 마운트(250), 와이어(332)를 통해서 제2 도전 영역(320)과 연결될 수 있다.
제1 도전 영역(310) 및 제2 도전 영역(320)에 적절한 바이어스가 인가되면, 발광 소자(1) 내부의 발광 구조체(미도시)에 순방향 바이어스가 걸리게 되면, 발광 소자(1)는 광을 발산하게 된다.
여기서, 도 27를 참조하면, 형광층(340)과 제2 투명 수지(350)는 라인 타입으로 형성될 수 있다. 예를 들어, 도 27에서와 같이 발광 소자(1)가 제1 도전 영역(310)의 연장 방향을 따라 배치된 경우, 형광층(340)과 제2 투명 수지(350)도 제1 도전 영역(310)의 연장 방향을 따라 배치될 수 있다. 또한, 형광층(340)과 제2 투명 수지(350)는 제1 도전 영역(310)과 제2 도전 영역(320)을 모두 둘러 싸도록 형성될 수 있다.
도 28을 참조하면, 형광층(340)과 제2 투명 수지(350)는 도트 타입으로 형성될 수 있다. 각 형광층(340)과 각 제2 투명 수지(350)는, 대응되는 발광 소자(1)만을 둘러싸도록 형성될 수 있다.
도 29은 본 발명의 제9 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 29에 도시된 것은, 본 발명의 제9 실시예에 따른 발광 장치는 최종 제품(end product)이다. 도 29의 발광 장치는 조명 장치, 표시 장치, 모바일 장치(휴대폰, MP3 플레이어, 내비게이션(Navigation) 등)과 같은 여러 가지 장치에 적용될 수 있다. 도 29에 도시된 예시적 장치는 액정 표시 장치(LCD)에서 사용하는 에지형(edge type) 백라이트 유닛(Back Light Unit; BLU)이다. 액정 표시 장치는 자체 광원이 없기 때문에, 백라이트 유닛이 광원으로 사용되고, 백라이트 유닛은 주로 액정 패널의 후방에서 조명하게 된다.
도 29을 참조하면, 백라이트 유닛은 발광 소자(1), 도광판(410), 반사판(412), 확산 시트(414), 한쌍의 프리즘 시트(416)를 포함한다.
발광 소자(1)는 광을 제공하는 역할을 한다. 여기서, 사용되는 발광 소자(1)는 사이드뷰 타입일 수 있다.
도광판(410)은 액정 패널(450)로 제공되는 광을 안내하는 역할을 한다. 도광판(410)은 아크릴과 같은 플라스틱 계열의 투명한 물질의 패널로 형성되어, 발광 장치(11)으로부터 발생한 광을 도광판(410) 상부에 배치된 액정 패널(450) 쪽으로 진행하게 한다. 따라서, 도광판(410)의 배면에는 도광판(410) 내부로 입사한 광의 진행 방향을 액정 패널(450) 쪽으로 변환시키기 위한 각종 패턴(412a)이 인쇄되어 있다.
반사판(412)은 도광판(410)의 하부면에 설치되어 도광판(410)의 하부로 방출되는 빛을 상부로 반사한다. 반사판(412)은 도광판(410) 배면의 각종 패턴(412a)에 의해 반사되지 않은 광을 다시 도광판(410)의 출사면 쪽으로 반사시킨다. 이와 같이 함으로써, 광손실을 줄임과 동시에 도광판(410)의 출사면으로 투과되는 광의 균일도를 향상시킨다.
확산 시트(414)는 도광판(410)에서 나온 광을 분산시킴으로써 광이 부분적으로 밀집되는 것을 방지한다.
프리즘 시트(416) 상부면에 삼각기둥 모양의 프리즘이 일정한 배열을 갖고 형성되어 있으며, 통상 2장의 시트로 구성되어 각각의 프리즘 배열이 서로 소정의 각도로 엇갈리도록 배치되어 확산 시트(414)에서 확산된 광을 액정 패널(450)에 수직한 방향으로 진행하도록 한다.
도 30 내지 도 33는 본 발명의 제10 내지 13 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 30 내지 도 33에서 도시된 것은, 전술하였던 발광 장치가 적용된 예시적인 장치들(최종 제품, end product)이다. 도 30는 프로젝터를, 도 31은 자동차의 헤드라이트를, 도 32는 가로등을, 도 33는 조명등을 도시하였다. 도 30 내지 도 33에서 사용되는 발광 소자(1)는 탑뷰 타입일 수 있다.
도 30을 참고하면, 광원(410)에서 나온 광은 콘덴싱 렌즈(condensing lens)(420), 컬러 필터(430), 샤핑 렌즈(sharping lens)(440)을 통과하여 DMD(digital micromirror device)(450)에 반사되어, 프로젝션 렌즈(projection lens)(480)을 통과하여 스크린(490)에 도달한다. 광원(410) 내에는 본원 발명의 발광 소자가 장착되어 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 도 9는 본 발명의 제1 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10 내지 도 14은 본 발명의 제2 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 내지 도 19는 본 발명의 제3 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20는 본 발명의 제4 실시예에 따른 발광 소자를 설명하기 위한 도면이다.
도 21a은 본 발명의 제1 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 21b는 본 발명의 제2 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 21c는 본 발명의 제3 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 22은 본 발명의 제4 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 23는 본 발명의 제5 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 24는 본 발명의 제6 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 25는 본 발명의 제7 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 26 내지 도 28는 본 발명의 제8 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 29은 본 발명의 제9 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
도 30 내지 도 33는 본 발명의 제10 내지 13 실시예에 따른 발광 장치를 설명하기 위한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
1~4: 발광 소자 106: 광결정 패턴
107: 패드 패턴 110: 발광 구조체
112; 제1 도전 패턴 114: 발광 패턴
116: 제2 도전 패턴 140: 제1 전극
150: 제2 전극

Claims (25)

  1. 기판 상에 버퍼층을 형성하고,
    상기 버퍼층 상에 광결정 패턴(photonic crystal pattern)과 패드 패턴을 형성하되, 상기 광결정 패턴과 상기 패드 패턴은 각각 금속 물질을 포함하고 서로 물리적으로 연결되고,
    상기 광결정 패턴과 상기 패드 패턴이 형성된 버퍼층 상에, 순차적으로 적층된 제1 도전형의 제1 도전 패턴, 발광 패턴, 제2 도전형의 제2 도전 패턴을 포함하는 발광 구조체를 형성하고,
    상기 제1 도전 패턴과 전기적으로 연결된 제1 전극과, 상기 제2 도전 패턴과 전기적으로 연결된 제2 전극을 형성하는 것을 포함하는 발광 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 광결정 패턴과 상기 패드 패턴은 실질적으로 동일한 레벨에 형성되는 발광 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 광결정 패턴은 다수의 반복적인 패턴을 포함하고,
    상기 발광 구조체에서 발생되는 광의 파장이 λ일 때, 상기 다수의 반복적인 패턴 중 서로 인접한 패턴 사이의 간격은 λ/4 인 발광 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 광결정 패턴은 라인 형태 또는 메쉬 형태인 발광 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 패드 패턴의 폭은 약 40㎛ 이하인 발광 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 전극은 상기 발광 구조체의 상부 또는 측벽에 형성되는 발광 소자의 제조 방법.
  7. 제 1항에 있어서, 상기 발광 구조체를 형성하는 것은,
    상기 광결정 패턴과 상기 패드 패턴이 형성된 버퍼층 상에, 순차적으로 제1 도전형의 제1 도전층, 발광층, 제2 도전형의 제2 도전층을 형성하고,
    상기 제2 도전층, 발광층, 제1 도전층을 패터닝하여, 상기 제2 도전 패턴, 상기 발광 패턴, 상기 제1 도전 패턴을 포함하는 발광 구조체를 완성하되, 상기 제1 도전 패턴의 폭이 상기 제2 도전 패턴의 폭 및 상기 발광 패턴의 폭보다 넓도록 하여, 상기 제1 도전 패턴이 측방향으로 돌출되고, 상기 제1 도전 패턴의 돌출된 영역 아래에는 상기 패드 패턴이 위치하는 것을 포함하는 발광 소자의 제조 방법.
  8. 제 7항에 있어서, 상기 제1 전극을 형성하는 것은,
    상기 제1 도전 패턴의 돌출된 영역의 일부를 패터닝하여 상기 패드 패턴을 노출시키고,
    상기 노출된 패드 패턴 상에 오믹층을 형성하고,
    상기 오믹층 상에 상기 제1 전극을 형성하는 발광 소자의 제조 방법.
  9. 제 7항에 있어서, 상기 발광 구조체를 형성한 후, 상기 발광 구조체의 상면 및 측벽에 절연층을 형성하는 것을 더 포함하고,
    상기 제1 전극을 형성하는 것은,
    상기 패드 패턴 상에 위치하는 절연층의 일부를 식각하여, 상기 절연층을 관통하는 제1 홀을 형성하고,
    상기 패드 패턴 상에 위치하는 제1 도전 패턴의 일부를 식각하여, 상기 제1 도전 패턴을 관통하는 제2 홀을 형성하되, 상기 제2 홀의 폭은 상기 제1 홀의 폭보다 좁고,
    상기 제1 홀 및 제2 홀의 적어도 일부를 매립하는 오믹층을 형성하고,
    상기 오믹층 상에 상기 제1 전극을 형성하는 발광 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 홀을 형성하는 것은 습식 식각을 이용하고, 상기 제2 홀을 형성하는 것은 건식 식각을 이용하는 발광 소자의 제조 방법.
  11. 제 1항에 있어서, 상기 제1 전극과 상기 제2 전극을 형성하는 것은,
    상기 발광 구조체를 형성한 후, 상기 발광 구조체 상에 제2 전극을 형성하고,
    상기 기판과 도전 기판을 본딩하되, 상기 제2 전극이 상기 기판과 상기 도전 기판 사이에 배치되도록 본딩하고,
    상기 기판을 제거하고,
    상기 버퍼층 상에 제1 전극을 형성하는 것을 포함하는 발광 소자의 제조 방법.
  12. 제 11항에 있어서, 상기 버퍼층 상에 제1 전극을 형성하는 것은,
    상기 패드 패턴의 적어도 일부가 노출되도록 상기 버퍼층의 일부를 식각하고,
    상기 패드 패턴의 노출된 영역 상에 오믹층을 형성하고,
    상기 제1 전극은 상기 오믹층 상에 형성되는 것을 포함하는 발광 소자의 제조 방법.
  13. 제 11항에 있어서,
    상기 도전 기판은 상기 기판보다 큰 발광 소자의 제조 방법.
  14. 제 1항 내지 제 13항 중 어느 한 항의 발광 소자의 제조 방법을 이용하는 발광 장치의 제조 방법.
  15. 기판 상에 형성된 버퍼층;
    상기 버퍼층 상에 형성되고, 각각 금속 물질을 포함하고 서로 물리적으로 연결된 광결정 패턴과 패드 패턴;
    상기 광결정 패턴 및 패드 패턴이 형성된 버퍼층 상에 순차적으로 형성된, 제1 도전형의 제1 도전 패턴, 발광 패턴, 제2 도전형의 제2 도전 패턴을 포함하는 발광 구조체;
    상기 제1 도전 패턴과 전기적으로 연결된 제1 전극; 및
    상기 제2 도전 패턴과 전기적으로 연결된 제2 전극을 포함하는 발광 소자.
  16. 도전 기판;
    상기 도전 기판 상에 형성된 제2 전극;
    상기 제2 전극 상에 순차적으로 형성되고, 제2 도전형의 제2 도전 패턴, 발광 패턴, 제1 도전형의 제1 도전 패턴을 포함하는 발광 구조체;
    상기 제1 도전 패턴 상에 형성되고, 각각 금속 물질을 포함하고 서로 물리적으로 연결되는 광결정 패턴과 패드 패턴;
    상기 광결정 패턴과 패드 패턴이 형성된 제1 도전 패턴 상에 형성되고, 상기 패드 패턴의 적어도 일부를 노출시키는 버퍼층; 및
    상기 노출된 패드 패턴 상에 형성된 제1 전극을 포함하는 발광 소자.
  17. 제 15항 또는 제 16항에 있어서,
    상기 광결정 패턴과 상기 패드 패턴은 실질적으로 동일한 레벨에 형성되는 발광 소자.
  18. 제 15항 또는 제 16항에 있어서, 상기 광결정 패턴은 다수의 반복적인 패턴을 포함하고,
    상기 발광 구조체에서 발생되는 광의 파장이 λ일 때, 상기 다수의 반복적인 패턴 중 서로 인접한 패턴 사이의 간격은 λ/4 인 발광 소자.
  19. 제 15항 또는 제 16항에 있어서,
    상기 패드 패턴의 폭은 약 40㎛ 이하인 발광 소자.
  20. 제 15항에 있어서,
    상기 제1 도전 패턴의 폭은 상기 제2 도전 패턴의 폭 및 상기 발광 패턴의 폭보다 넓어서, 상기 제1 도전 패턴이 측방향으로 돌출되고, 상기 제1 도전 패턴의 돌출된 영역 아래에는 상기 패드 패턴이 위치하는 발광 소자.
  21. 제 20항에 있어서,
    상기 제1 도전 패턴의 돌출된 영역에 형성되고 상기 패드 패턴을 노출시키는 홀과, 상기 노출된 패드 패턴 상에 형성된 오믹층을 더 포함하고,
    상기 제1 전극은 상기 오믹층 상에 형성되는 발광 소자.
  22. 제 20항에 있어서,
    상기 발광 구조체의 상면 및 측벽에 형성된 절연층과, 상기 패드 패턴 상에 위치하는 상기 절연층을 관통하는 제1 홀과, 상기 패드 패턴 상에 위치하는 제1 도전 패턴을 관통하고, 제1 홀의 폭보다 폭이 좁은 제2 홀과, 상기 제1 홀 및 제2 홀의 적어도 일부를 매립하는 오믹층을 더 포함하고,
    상기 제1 전극은 상기 오믹층 상에 형성되는 발광 소자.
  23. 제 16항에 있어서, 상기 제2 전극은 보울(bowl) 형태를 갖고,
    상기 발광 구조체는 상기 제2 전극을 채우도록 형성되는 발광 소자.
  24. 제 23항에 있어서,
    상기 제2 전극에는 돌기가 형성되어 있고,
    상기 돌기에 의해서 상기 발광 구조체는 일측과 타측으로 구분되고,
    상기 제1 전극의 광결정 패턴은 상기 발광 구조체의 일측 상에 배치되고,
    상기 제1 전극의 패드 패턴은 상기 발광 구조체의 타측 상에 배치되는 발광 소자.
  25. 제 15항 또는 제 16항의 발광 소자를 포함하는 발광 장치.
KR1020080089441A 2008-09-10 2008-09-10 발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치 KR20100030472A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020080089441A KR20100030472A (ko) 2008-09-10 2008-09-10 발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치
US12/462,819 US7960196B2 (en) 2008-09-10 2009-08-10 Light-emitting device, light-emitting element and method of manufacturing same
TW098129268A TWI460884B (zh) 2008-09-10 2009-08-31 發光裝置，發光元件及其製造方法
JP2009209589A JP2010067984A (ja) 2008-09-10 2009-09-10 発光素子の製造方法、発光装置の製造方法、発光素子、および発光装置
US13/099,869 US8288755B2 (en) 2008-09-10 2011-05-03 Light-emitting device, light-emitting element and method of manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080089441A KR20100030472A (ko) 2008-09-10 2008-09-10 발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치

Publications (1)

Publication Number Publication Date
KR20100030472A true KR20100030472A (ko) 2010-03-18

Family

ID=41799633

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080089441A KR20100030472A (ko) 2008-09-10 2008-09-10 발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치

Country Status (4)

Country Link
US (2) US7960196B2 (ko)
JP (1) JP2010067984A (ko)
KR (1) KR20100030472A (ko)
TW (1) TWI460884B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101233234B1 (ko) * 2011-09-08 2013-02-14 전북대학교산학협력단 내재전극에 메탈 콜로이드가 채워진 발광다이오드 및 그 제조방법
KR101279073B1 (ko) * 2011-11-21 2013-06-26 포항공과대학교 산학협력단 발광 다이오드 및 그 제조방법
US8598613B2 (en) 2009-11-12 2013-12-03 Lg Innotek Co., Ltd. Light emitting device comprising an electrode with perforation pattern
WO2014104621A1 (en) * 2012-12-26 2014-07-03 Seoul Semiconductor Co., Ltd. Process for depositing epitaxial zno on iii-nitride-based light emitting diode and light emitting diode including epitaxial zno

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100030472A (ko) * 2008-09-10 2010-03-18 삼성전자주식회사 발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치
KR101081166B1 (ko) * 2009-09-23 2011-11-07 엘지이노텍 주식회사 발광소자, 발광소자의 제조방법 및 발광소자 패키지
KR101103892B1 (ko) * 2009-12-08 2012-01-12 엘지이노텍 주식회사 발광소자 및 발광소자 패키지
US8722441B2 (en) * 2010-01-21 2014-05-13 Siphoton Inc. Manufacturing process for solid state lighting device on a conductive substrate
US8674383B2 (en) * 2010-01-21 2014-03-18 Siphoton Inc. Solid state lighting device on a conductive substrate
KR101658838B1 (ko) * 2010-02-04 2016-10-04 엘지이노텍 주식회사 발광 소자 및 그 제조방법
KR101039988B1 (ko) * 2010-03-09 2011-06-09 엘지이노텍 주식회사 발광 소자 및 그 제조방법
EP2381488A1 (en) * 2010-04-22 2011-10-26 Imec Method of manufacturing a light emitting diode
KR101047720B1 (ko) * 2010-04-23 2011-07-08 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
DE102010024079A1 (de) 2010-06-17 2011-12-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
TWI417478B (zh) * 2010-08-19 2013-12-01 Delta Electronics Inc 燈具模組
TWI492423B (zh) * 2010-10-18 2015-07-11 Advanced Optoelectronic Tech 覆晶式led封裝結構
JP5669548B2 (ja) * 2010-12-08 2015-02-12 スタンレー電気株式会社 半導体発光素子
TWI458129B (zh) * 2010-12-21 2014-10-21 Lextar Electronics Corp 發光二極體晶片結構及其製造方法
JP5628064B2 (ja) * 2011-02-14 2014-11-19 スタンレー電気株式会社 光半導体素子
JP6247633B2 (ja) * 2011-08-10 2017-12-13 ヘプタゴン・マイクロ・オプティクス・プライベート・リミテッドＨｅｐｔａｇｏｎ Ｍｉｃｒｏ Ｏｐｔｉｃｓ Ｐｔｅ． Ｌｔｄ． 光電子モジュールおよびその製造方法
KR101804408B1 (ko) * 2011-09-05 2017-12-04 엘지이노텍 주식회사 발광소자
CN102361053B (zh) * 2011-11-01 2013-05-01 东南大学 一种光子晶体结构发光二极管
GB2500232B (en) 2012-03-14 2015-07-22 Lamda Guard Technologies Ltd An optical device
KR101233063B1 (ko) * 2012-04-19 2013-02-19 (주)휴넷플러스 나노 급 패턴이 형성된 고효율 질화물계 발광다이오드용 기판의 제조방법
WO2014006763A1 (ja) * 2012-07-04 2014-01-09 ウェーブスクエア，インコーポレイテッド Iii族窒化物半導体発光素子およびその製造方法
JP6155608B2 (ja) * 2012-11-21 2017-07-05 市光工業株式会社 車両用灯具
JP6215612B2 (ja) 2013-08-07 2017-10-18 ソニーセミコンダクタソリューションズ株式会社 発光素子、発光素子ウェーハ及び電子機器
JP2015050256A (ja) * 2013-08-30 2015-03-16 株式会社東芝 窒化物半導体発光装置
EP3075005A1 (en) 2013-11-25 2016-10-05 The Board of Trustees of The Leland Stanford Junior University Laser liftoff of epitaxial thin film structures
US10168450B2 (en) * 2013-12-27 2019-01-01 Sunasic Technologies, Inc. Silicon wafer having colored top side
CN106489204B (zh) * 2014-07-18 2020-12-22 亮锐控股有限公司 光源
KR102255305B1 (ko) * 2014-10-14 2021-05-24 삼성전자주식회사 수직형 반도체 발광소자 및 그 제조 방법
TWI583019B (zh) * 2015-02-17 2017-05-11 新世紀光電股份有限公司 Light emitting diode and manufacturing method thereof
CN108336075B (zh) * 2017-01-20 2020-03-27 光宝光电(常州)有限公司 发光二极管封装结构、发光二极管封装模块及其成形方法
JP2019129176A (ja) * 2018-01-22 2019-08-01 パナソニックＩｐマネジメント株式会社 発光装置の製造方法、及び、発光装置
CN108878605B (zh) * 2018-05-04 2020-01-14 厦门三安光电有限公司 发光元件、发光元件阵列及其发光装置
US11942571B2 (en) 2019-04-22 2024-03-26 Lumileds Llc LED with active region disposed within an optical cavity defined by an embedded nanostructured layer and a reflector
KR20210000351A (ko) 2019-06-24 2021-01-05 삼성전자주식회사 반도체 발광소자 및 디스플레이 장치
TWI730460B (zh) * 2019-10-18 2021-06-11 進化光學有限公司 高出光效率的背接觸式全彩ｌｅｄ顯示面板及其製造方法
US20230154968A1 (en) * 2021-11-12 2023-05-18 Lumileds Llc Thin-film led array with low refractive index patterned structures
CN115207182B (zh) * 2022-09-15 2022-12-13 南昌凯捷半导体科技有限公司 具有P面薄膜导电层的红光mini LED及其制备方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3925753B2 (ja) * 1997-10-24 2007-06-06 ソニー株式会社 半導体素子およびその製造方法ならびに半導体発光素子
JP2000058918A (ja) * 1998-08-07 2000-02-25 Murata Mfg Co Ltd 半導体発光素子
FR2824228B1 (fr) * 2001-04-26 2003-08-01 Centre Nat Rech Scient Dispositif electroluminescent a extracteur de lumiere
JP2003142732A (ja) * 2001-10-31 2003-05-16 Sharp Corp オーミック電極、ｎ型電極、窒化物系化合物半導体発光素子およびその製造方法
JP4766845B2 (ja) * 2003-07-25 2011-09-07 シャープ株式会社 窒化物系化合物半導体発光素子およびその製造方法
WO2005011007A1 (ja) * 2003-07-28 2005-02-03 Toyoda Gosei Co., Ltd. 発光ダイオード及びその製造方法
US7683386B2 (en) * 2003-08-19 2010-03-23 Nichia Corporation Semiconductor light emitting device with protrusions to improve external efficiency and crystal growth
TWI223460B (en) * 2003-09-23 2004-11-01 United Epitaxy Co Ltd Light emitting diodes in series connection and method of making the same
KR100568300B1 (ko) 2004-03-31 2006-04-05 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
TWM277111U (en) * 2004-06-18 2005-10-01 Super Nova Optoelectronics Cor Vertical electrode structure for white-light LED
JP4818732B2 (ja) * 2005-03-18 2011-11-16 シャープ株式会社 窒化物半導体素子の製造方法
KR100669142B1 (ko) 2005-04-20 2007-01-15 (주)더리즈 발광 소자와 이의 제조 방법
KR100862516B1 (ko) * 2005-06-02 2008-10-08 삼성전기주식회사 발광 다이오드
US7173289B1 (en) * 2005-09-08 2007-02-06 Formosa Epitaxy Incorporation Light emitting diode structure having photonic crystals
JP4462249B2 (ja) * 2005-09-22 2010-05-12 ソニー株式会社 発光ダイオードの製造方法、集積型発光ダイオードの製造方法および窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法
CN101882657A (zh) * 2005-10-29 2010-11-10 三星电子株式会社 半导体器件及其制造方法
JP4777757B2 (ja) * 2005-12-01 2011-09-21 スタンレー電気株式会社 半導体発光素子及びその製造方法
US20080128734A1 (en) * 2006-01-06 2008-06-05 Epistar Corporation Light-emitting device
KR20070079528A (ko) * 2006-02-02 2007-08-07 서울옵토디바이스주식회사 질화물 반도체 발광 다이오드 및 이의 제조 방법
KR20070081184A (ko) * 2006-02-10 2007-08-16 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
JP2007273975A (ja) * 2006-03-10 2007-10-18 Matsushita Electric Works Ltd 発光素子
US7687811B2 (en) * 2006-03-21 2010-03-30 Lg Electronics Inc. Vertical light emitting device having a photonic crystal structure
JP2008041866A (ja) * 2006-08-04 2008-02-21 Nichia Chem Ind Ltd 窒化物半導体素子
JP2008053425A (ja) * 2006-08-24 2008-03-06 Matsushita Electric Ind Co Ltd 半導体発光装置
JP2008053602A (ja) * 2006-08-28 2008-03-06 Matsushita Electric Ind Co Ltd 半導体素子及びその製造方法
KR100858923B1 (ko) 2006-09-29 2008-09-17 고려대학교 산학협력단 질화갈륨 박막 제조용 단결정 기판, 질화갈륨 박막제조방법 및 질화갈륨 박막 제조용 단결정 기판으로 제조된질화갈륨 박막을 포함하는 발광다이오드 및레이저다이오드
KR100831843B1 (ko) * 2006-11-07 2008-05-22 주식회사 실트론 금속층 위에 성장된 화합물 반도체 기판, 그 제조 방법 및이를 이용한 화합물 반도체 소자
JP2008153634A (ja) * 2006-11-24 2008-07-03 Sony Corp 発光ダイオードの製造方法、発光ダイオード、光源セルユニット、発光ダイオードバックライト、発光ダイオード照明装置、発光ダイオードディスプレイおよび電子機器
TWI322522B (en) * 2006-12-18 2010-03-21 Delta Electronics Inc Electroluminescent device, and fabrication method thereof
JP5151166B2 (ja) * 2007-01-31 2013-02-27 日亜化学工業株式会社 半導体発光素子
US7576364B2 (en) * 2007-02-15 2009-08-18 Chi Mei Optoelectronics Corp. Display device and method of manufacturing the same
KR20100030472A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8598613B2 (en) 2009-11-12 2013-12-03 Lg Innotek Co., Ltd. Light emitting device comprising an electrode with perforation pattern
KR101233234B1 (ko) * 2011-09-08 2013-02-14 전북대학교산학협력단 내재전극에 메탈 콜로이드가 채워진 발광다이오드 및 그 제조방법
KR101279073B1 (ko) * 2011-11-21 2013-06-26 포항공과대학교 산학협력단 발광 다이오드 및 그 제조방법
WO2014104621A1 (en) * 2012-12-26 2014-07-03 Seoul Semiconductor Co., Ltd. Process for depositing epitaxial zno on iii-nitride-based light emitting diode and light emitting diode including epitaxial zno

Also Published As

Publication number Publication date
US7960196B2 (en) 2011-06-14
US8288755B2 (en) 2012-10-16
TW201017936A (en) 2010-05-01
TWI460884B (zh) 2014-11-11
US20100062554A1 (en) 2010-03-11
US20110204325A1 (en) 2011-08-25
JP2010067984A (ja) 2010-03-25

Similar Documents

Publication Publication Date Title
KR101530876B1 (ko) 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
KR20100030472A (ko) 발광 소자 및 발광 장치의 제조 방법, 상기 방법을 이용하여 제조한 발광 소자 및 발광 장치
US8704260B2 (en) Light emitting device and light-emitting system including the same
KR101332794B1 (ko) 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
KR101428719B1 (ko) 발광 소자 및 발광 장치의 제조 방법, 상기 방법을이용하여 제조한 발광 소자 및 발광 장치
KR20100003321A (ko) 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및발광 장치의 제조 방법
KR20100024231A (ko) 광추출 효율이 향상된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
KR101539246B1 (ko) 광추출 효율이 향상된 발광 장치의 제조 방법 및 그 방법으로 제조된 발광 장치
US8889448B2 (en) Method of fabricating a light-emitting element
KR101497953B1 (ko) 광추출 효율이 향상된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
KR101592201B1 (ko) 발광 장치 및 그 제조 방법
KR20100083594A (ko) 광추출 효율이 향상된 발광 장치
US8330183B2 (en) Light emitting element and fabricating method thereof
KR20100109210A (ko) 발광 장치
KR20100008656A (ko) 발광 소자 및 발광 장치의 제조 방법, 상기 제조 방법에의해 제조된 발광 소자 및 발광 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right