JP5669548B2 - 半導体発光素子 - Google Patents
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Description
本発明は、半導体発光素子に関し、特にｎ電極とｐ電極が半導体膜の同一面側に設けられたいわゆるフリップチップ型の半導体発光素子に関する。
図１は、従来のフリップチップ型の半導体発光素子１００の構成を示す断面図である。半導体発光素子１００は、成長用基板１１０の表面に形成されたｎ型半導体層１２２、活性層１２４、ｐ型半導体層１２６からなる半導体膜１２０を有する。ｐ電極１３２は、ｐ型半導体層１２６のほぼ全域を覆うように形成される。ｎ電極１３４は、ｐ型半導体層１２６の表面からｐ型半導体層１２６、活性層１２４およびｎ型半導体層１２２の一部を除去することにより表出したｎ型半導体層１２２の表出面上に形成される。すなわち、ｐ電極１３２とｎ電極１３４は半導体膜１２０の同一面側に設けられる。保護膜１４０は、ＳｉＯ２等の絶縁体からなり、半導体膜１２０の側面、ｐ電極１３２およびｎ電極１３４の側面を覆い、電極材料や実装時に用いられるはんだ材の付着による短絡を防止する。
半導体発光素子１００は、ｐ電極１３２およびｎ電極１３４が形成されている側の面が実装面となり、成長用基板１１０が形成されている側の面が光放出面となる。図１において半導体発光素子１００は実装基板２００上に実装されている。ｐ電極１３２およびｎ電極１３４はそれぞれ、実装基板２００に形成された導体配線２１０にはんだ材２２０を介して接続される。尚、図１において、半導体膜１２０内を流れる電流が破線で示されている。
例えば特許文献１にはＧａＮ系半導体膜を有するフリップチップ型の半導体発光素子が記載されている。
図１に示すようなフリップチップ型の半導体発光素子１００においては、ｐ電極１３２とｎ電極１３４とが半導体膜１２０の同一面側に形成される電極配置となることから、両電極の電極間距離が一定とはならない。すなわち、ｐ電極１３２内においてｎ電極１３４までの距離が近い部分と遠い部分が存在し得る。ｎ電極１３４までの距離が比較的近いｐ電極直下領域では電流密度が高くなり、ｎ電極１３４までの距離が遠くなるに従って電流密度が低くなる。その結果、発光強度が光放出面内において不均一となるいわゆる輝度むらが発生する。また、電流密度の低い領域では、発光への寄与が小さくなるため発光効率が低下する。
一方、ｐ型半導体層１２６は、層厚が比較的薄く、結晶性がｎ型半導体層１２２よりも劣るため、電流密度の高い領域では結晶の破壊が生じるおそれがある。また、電流密度が高い領域では、ｐ電極１３２を構成する金属のマイグレーションが発生しやすくなり、短絡等のおそれがある。
フリップチップ型の半導体発光素子では、電流は半導体膜１２０内を主に半導体膜１２０の主面と平行な方向（横方向）に流れる。ここで、半導体発光素子１００の順方向電圧を小さくするためには、半導体膜１２０の厚さ（特にｎ型半導体層１２２の厚さ）を厚くして半導体膜１２０のシート抵抗を小さくする必要がある。しかしながら、電流は電極配置に起因して半導体膜１２０の積層方向には十分拡がらず、活性層１２４近傍の表層部分を流れる。従って、半導体膜１２０の実質的なシート抵抗が高くなる。このように、フリップチップ型の半導体発光素子においては、半導体膜の厚さによってシート抵抗を制御することが困難であり、順方向電圧を低下させることは容易ではない。
また、フリップチップ型の半導体発光素子では、ｎ電極１３４を形成するために活性層１２４の一部を除去する必要がある。発光部面積を確保する観点からｎ電極１３４の面積は可能な限り小さい方が好ましい。しかしながら、ｎ電極１３４の面積を小さくするとｎ電極１３４の直下における電流密度が増大し、これによる発熱も過大となる。その結果、半導体膜１２０の結晶の破壊や、保護膜１４０の剥離を引き起こし、信頼性が低下する。すなわち、従来のフリップチップ型の半導体発光素子においては、発光部面積を犠牲にしてｎ電極の面積を確保する必要があった。
本発明は、上記した点に鑑みてなされたものであり、ｎ電極とｐ電極が半導体膜の同一面側に設けられた半導体発光素子において、半導体膜内における横方向および積層方向における電流拡散を促進させ、発光効率の改善、発光強度の面内均一化、順方向電圧の低減および信頼性の向上を達成することができる半導体発光素子を提供することを目的とする。
本発明の半導体発光素子は、第一の導電型を有する第一半導体層と、第二の導電型を有する第二半導体層と、前記第一半導体層と前記第二半導体層との間に設けられた活性層と、を含む半導体膜と、前記第二半導体層の表面から前記第二半導体層、前記活性層および前記第一半導体層の一部を除去することにより表出した前記第一半導体層の表出面に形成された第一電極と、前記第二半導体層の表面に形成された第二電極と、を含む半導体発光素子であって、前記第一半導体層上または前記第一半導体層内であって前記第二電極の上方に設けられ且つ前記第一半導体層の導電率よりも高い導電率を有する電流誘導部を有し、前記電流誘導部は、前記第二電極の前記第一電極からみた遠端側に偏倚して配置されていることを特徴としている。
本発明の半導体発光素子によれば、ｎ電極とｐ電極が半導体膜の同一面側に設けられた半導体発光素子において、半導体膜内における横方向および積層方向における電流拡散を促進させ、発光効率の改善、発光強度の面内均一化、順方向電圧の低減および信頼性の向上を達成することができる。
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
図２（ａ）は本発明の実施例１に係る半導体発光素子１の内部構造を示す斜視図、図２（ｂ）は図２（ａ）における２ｂ−２ｂ線に沿った断面図である。尚、図２（ｂ）は、半導体発光素子１が導体配線８２を有する支持基板８０に実装された状態を示している。
半導体発光素子１は、ｐ電極３２とｎ電極３４が半導体膜２０の同一面側に設けられたいわゆるフリップチップ型の発光ダイオード（LED: Light Emitting Diode）である。半導体発光素子１は、例えばＧａＮ系半導体からなるｎ型半導体層２２、活性層２４、ｐ型半導体層２６を含む半導体膜２０を有する。ｐ電極３２は、ｐ型半導体層２６のほぼ全域を覆うように形成される。ｎ電極３４は、ｐ型半導体層２６の表面からｐ型半導体層２６、活性層２４およびｎ型半導体層２２の一部を除去することにより表出したｎ型半導体層２２の表面に形成される。ｎ電極３４は、例えば矩形形状を有する半導体膜２０のコーナ部に配置される。保護膜４０は、ＳｉＯ２等の絶縁体からなり、半導体膜２０の側面、ｐ電極３２およびｎ電極３４の側面を覆い、電極材料や実装時に用いられるはんだ材の付着による短絡を防止する。
半導体発光素子１は、ｐ電極３２とｎ電極３４が半導体膜２０の同一面側に設けられたいわゆるフリップチップ型の発光ダイオード（LED: Light Emitting Diode）である。半導体発光素子１は、例えばＧａＮ系半導体からなるｎ型半導体層２２、活性層２４、ｐ型半導体層２６を含む半導体膜２０を有する。ｐ電極３２は、ｐ型半導体層２６のほぼ全域を覆うように形成される。ｎ電極３４は、ｐ型半導体層２６の表面からｐ型半導体層２６、活性層２４およびｎ型半導体層２２の一部を除去することにより表出したｎ型半導体層２２の表面に形成される。ｎ電極３４は、例えば矩形形状を有する半導体膜２０のコーナ部に配置される。保護膜４０は、ＳｉＯ２等の絶縁体からなり、半導体膜２０の側面、ｐ電極３２およびｎ電極３４の側面を覆い、電極材料や実装時に用いられるはんだ材の付着による短絡を防止する。
半導体発光素子１は、ｐ電極３２およびｎ電極３４が形成されている側の面が実装面となり、ｎ型半導体層２２の表面が光放出面となる。ｐ電極３２およびｎ電極３４はそれぞれ、絶縁体からなる支持基板８０上に形成された導体配線８２にはんだ材８４を介して接続される。半導体膜２０の結晶成長に用いられる成長用基板は除去され、ｎ型半導体層２２の表面が露出している。尚、図２（ｂ）に示すように、成長用基板を除去することにより表出したｎ型半導体層２２の表出面に光取り出し効率を向上させるための凹凸を形成してもよい。
ｎ型半導体層２２の内部には電流誘導部５０が埋設されている。電流誘導部５０は半導体発光素子１の光放出面となるｎ型半導体層２２の表面から半導体膜２０の積層方向（厚さ方向）に伸長しており、活性層２４およびｐ型半導体層２６に達しない深さ位置で終端している。電流誘導部５０は、半導体膜２０の主面と平行な方向においてｐ電極３２と重なる位置に設けられ且つｐ電極３２のｎ電極３４からみた遠端側に偏倚して配置される。すなわち、電流誘導部５０は、ｐ電極３４上方の電流密度が比較的低い領域に配置される。
電流誘導部５０は、ｎ型半導体層２２の導電率よりも高い導電率を有する導電体により構成される。具体的には、電流誘導部５０は、金属全般、Ｉｎ、Ｓｎ、Ｚｎのいずれかまたはこれらのいくつかを含む酸化物導電体などにより構成される。光取り出し効率を考慮すると、電流誘導部５０は、半導体発光素子１の発光波長に対して光反射率または光透過率が高い材料により構成されることが好ましい。光反射率の高い材料として例えばＡｇ、Ａｌ、Ｐｔ、Ｒｈ等の金属またはこれらを含む合金などが挙げられる。一方、光透過率の高い材料として例えばＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）等の透明酸化物導電体やＡｕＮｉ合金などが挙げられる。電流誘導部５０は、ｎ型半導体層２２との接触抵抗が低い（すなわち、オーミック性接触となる）材料であることが好ましい。ｎ型半導体層２２は、比較的オーミック性接触を形成しやすいので、上記した材料を用いれば問題はない。より確実に接触抵抗を低くするために電流誘導部５０の表面を厚さ２〜１５Å程度のＴｉやＮｉ等からなる金属薄膜で覆うこととしてもよい。これにより、接触抵抗の低減のみならず、電流誘導部５０と半導体膜２０との密着性を向上させる効果も期待できる。
図２（ｂ）において半導体膜２０内部を流れる電流が破線で示されている。ｐ電極３２から半導体膜２０に注入された電流は、ｎ電極３４の近傍の領域においてはｐ電極３２から直接ｎ電極３４に向かう。一方、ｎ電極３４から比較的遠方に位置する領域においては、電流は、ｎ型半導体層２２よりも導電率の高い電流誘導部５０または電流誘導部５０の導入により実質的に導電率が高くなった領域を経由してｎ電極３４に向かう。ｎ電極３４からの距離が最も遠いｐ電極３２の端部近傍の直下に電流誘導部５０を配置することにより、ｎ電極３４からの距離が比較的遠い領域を流れる電流は電流誘導部５０に導入され、この領域における電流量を増大させることが可能となる。すなわち、従来のフリップチップ型半導体発光素子において電流密度が低くなっていた領域の電流密度を高くすることができる。これにより、半導体膜２０の主面と平行な方向（横方向）における電流拡散が促進されるとともに半導体膜２０内における電流密度が均一化され、発光効率の改善および光放出面内における発光強度の均一性を向上させることができる。また、電流は半導体膜２０の積層方向に伸長している電流誘導部５０を経由してｎ電極３４に向かうため、半導体膜２０の積層方向における電流拡散も促進され、順方向電圧の低減も達成することができる。このように、本実施例に係る半導体発光素子によれば、横方向および積層方向における電流拡散が促進され、電流密度の偏りが抑制されるので、結晶破壊や電極材料のマイグレーションも防止することができる。
電流誘導部５０は、半導体膜２０の積層方向における終端部５０ａがｎ電極３４とｎ型半導体層２２との界面の深さ位置よりも活性層２４に近い深さ位置まで達していることが好ましい。電流誘導部５０をｐ電極３２に近接させることにより電流誘導部５０に導入される電流量が増大し、電流拡散を促進させることが可能となる。また、図２（ａ）に示すように、電流誘導部５０は、半導体膜２０の主面と平行な方向（横方向）にも伸長していることが好ましい。これにより、半導体膜２０の広い範囲に亘って電流拡散を促進させることができ、有効な発光部面積の拡大および発光効率の更なる向上を図ることが可能となる。この場合、電流誘導部５０の各領域からｎ電極３４までの距離が略一定となるように、すなわち、電流誘導部５０の伸長方向をｎ電極３４の外縁と平行とすることにより電流誘導部５０の各領域における電位が均一となり、半導体膜２０内における電流密度分布の偏りを防ぐことができる。尚、半導体膜２０の主面と平行な方向（横方向）に伸長する電流誘導部５０は、その伸長方向において不連続であってもよい。すなわち、電流誘導部５０は、半導体膜２０の主面と平行な方向（横方向）において複数のセグメントに分割されていてもよい。これにより、電流誘導部５０が活性層２４から放射される光を遮る面積が小さくなり、光取り出し効率を向上させることが可能となる。
尚、上記した実施例では電流誘導部５０をｎ型半導体層２２の内部に埋め込むこととしたが、電流誘導部５０を光放出面となるｎ型半導体層２２の表面上にのみ形成することとしてもよい。この場合においても、電流誘導部５０近傍におけるｎ型半導体層２２の導電率が高くなるため、一定の効果を得ることができる。
次に、上記した構成を有する半導体発光素子１の製造方法について図３および図４を参照しつつ以下に説明する。図３（ａ）〜（ｄ）および図４（ａ）〜（ｃ）は、半導体発光素子１の製造工程におけるプロセスステップ毎の断面図である。
（半導体膜の形成）
有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）によりＡｌｘＩｎｙＧａｚＮ（0≦x≦１、0≦y≦１、0≦z≦１、x+y+z=１）からなる半導体膜を成長させることができる例えばＣ面サファイア基板を成長用基板として用いる。ｎ型半導体層２２、活性層２４およびｐ型半導体層２６を含む半導体膜２０を成長用基板１０上に形成する。
有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）によりＡｌｘＩｎｙＧａｚＮ（0≦x≦１、0≦y≦１、0≦z≦１、x+y+z=１）からなる半導体膜を成長させることができる例えばＣ面サファイア基板を成長用基板として用いる。ｎ型半導体層２２、活性層２４およびｐ型半導体層２６を含む半導体膜２０を成長用基板１０上に形成する。
ｎ型半導体層２２は、成長用基板１０上に低温バッファ層、下地ＧａＮ層、Ｓｉドープされたｎ型ＧａＮ層を積層することにより形成される。具体的には、成長用基板１０をＭＯＣＶＤ装置に投入し、基板温度約１０００℃とし、水素雰囲気中で約１０分程度の熱処理を行う。（サーマルクリーニング）。続いて、基板温度（成長温度）を５００℃とし、ＴＭＧ（トリメチルガリウム）（流量10.4μmol/min）およびＮＨ３（流量3.3LM）を約３分間供給してＧａＮからなる低温バッファ層を形成する。次に、基板温度（成長温度）を１０００℃まで昇温し、約３０秒間保持することで低温バッファ層を結晶化させる。続いて、基板温度（成長温度）を１０００℃に保持したままＴＭＧ（流量45μmol/min）およびＮＨ３（流量4.4LM）を約２０分間供給し、厚さ１μｍ程度の下地ＧａＮ層を形成する。次に、基板温度（成長温度）１０００℃にてＴＭＧ（流量45μmol/min）、ＮＨ３（流量4.4LM）およびドーパントガスとしてＳｉＨ４（流量2.7×10-9μmol/min）を約９０分間供給し、厚さ６μｍ程度のｎ型ＧａＮ層を形成する。以上の工程を経ることにより、成長用基板１０上にｎ型半導体層２２が形成される。
続いて、ｎ型半導体層２２の上に活性層２４を形成する。本実施例では、活性層２４には、ＩｎＧａＮ／ＧａＮからなる多重量子井戸構造を適用した。ＩｎＧａＮ／ＧａＮを１周期として５周期成長を行う。具体的には、基板温度（成長温度）７００℃にてＴＭＧ（流量3.6μmol/min）、ＴＭＩ（トリメチルインジウム）（流量10μmol/min）、ＮＨ３（流量4.4LM）を約３３秒間供給し、厚さ約２．２ｎｍのＩｎＧａＮ井戸層を形成し、続いてＴＭＧ（流量3.6μmol/min）、ＮＨ３（流量4.4LM）を約３２０秒間供給して厚さ約１５ｎｍのＧａＮ障壁層を形成する。かかる処理を５周期分繰り返すことにより活性層２４が形成される。
ｐ型半導体層２６は、ｐ型ＡｌＧａＮクラッド層、Ｍｇドープされたｐ型ＧａＮ層を積層することにより形成される。具体的には、前工程に引き続き、基板温度（成長温度）を８７０℃まで昇温し、ＴＭＧ（流量8.1μmol/min）、ＴＭＡ（トリメチルアルミニウム）（流量7.5μmol/min）、ＮＨ３（流量4.4LM）およびドーパントとしてＣｐ２Ｍｇ（bis-cyclopentadienyl Mg）（流量2.9×10-7μmol/min）を約５分間供給し、厚さ約４０ｎｍのｐ型ＡｌＧａＮクラッド層を形成する。続いて、基板温度（成長温度）を保持したまま、ＴＭＧ（流量18μmol/min）、ＮＨ３（流量4.4LM）およびドーパントとしてＣｐ２Ｍｇ（流量2.9×10-7μmol/min）を約７分間供給し、厚さ約１５０ｎｍのｐ型ＧａＮ層を形成する。以上の工程を経ることにより、活性層２４の表面にｐ型半導体層２６が形成される（図３（ａ））。
（凹部の形成）
半導体膜２０をｐ型半導体層２６の表面側からエッチングして凹部２０ａを形成し、凹部２０ａの底面においてｎ型半導体層２４を表出させる。具体的には、フォトリソグラフィ技術によって凹部２０ａの形成領域に開口部を有するレジストマスクをｐ型半導体層２６の表面に形成する。次に、ウエハを反応性イオンエッチング（ＲＩＥ）装置に投入し、半導体膜２０をｐ型半導体層２６の表面側から５００ｎｍ程度エッチングしてｎ型半導体層２２を露出させる（図３（ｂ））。
半導体膜２０をｐ型半導体層２６の表面側からエッチングして凹部２０ａを形成し、凹部２０ａの底面においてｎ型半導体層２４を表出させる。具体的には、フォトリソグラフィ技術によって凹部２０ａの形成領域に開口部を有するレジストマスクをｐ型半導体層２６の表面に形成する。次に、ウエハを反応性イオンエッチング（ＲＩＥ）装置に投入し、半導体膜２０をｐ型半導体層２６の表面側から５００ｎｍ程度エッチングしてｎ型半導体層２２を露出させる（図３（ｂ））。
（電極形成）
ｐ型半導体層２６の表面および前工程にて形成された凹部２０ａの底面において露出しているｎ型半導体層２２の表面にそれぞれｐ電極３２およびｎ電極３４を形成する。具体的には、半導体膜２０上にフォトリソグラフィ技術によってｎ電極形成領域に開口部を有するレジストマスクを形成する。続いて、例えば電子ビーム蒸着法によりＴｉ（１ｎｍ）、Ａｌ（１０００ｎｍ）、Ｔｉ（１ｎｍ）、Ａｕ（５００ｎｍ）を順次蒸着し、レジストマスクを除去することによりｎ電極３４を形成する。同様に、半導体膜２０上にｐ電極形成領域に開口部を有するレジストマスクを形成し、Ｐｔ（１０ｎｍ）、Ａｇ（３００ｎｍ）、Ｔｉ（１ｎｍ）、Ａｕ（５００ｎｍ）を順次蒸着した後、レジストマスクを除去することによりｐ電極３２を形成する。
ｐ型半導体層２６の表面および前工程にて形成された凹部２０ａの底面において露出しているｎ型半導体層２２の表面にそれぞれｐ電極３２およびｎ電極３４を形成する。具体的には、半導体膜２０上にフォトリソグラフィ技術によってｎ電極形成領域に開口部を有するレジストマスクを形成する。続いて、例えば電子ビーム蒸着法によりＴｉ（１ｎｍ）、Ａｌ（１０００ｎｍ）、Ｔｉ（１ｎｍ）、Ａｕ（５００ｎｍ）を順次蒸着し、レジストマスクを除去することによりｎ電極３４を形成する。同様に、半導体膜２０上にｐ電極形成領域に開口部を有するレジストマスクを形成し、Ｐｔ（１０ｎｍ）、Ａｇ（３００ｎｍ）、Ｔｉ（１ｎｍ）、Ａｕ（５００ｎｍ）を順次蒸着した後、レジストマスクを除去することによりｐ電極３２を形成する。
尚、ｐ電極３２およびｎ電極３４の形成領域に開口部を有するレジストマスクを半導体膜２０上に形成した後、電極材料を蒸着してｐ電極３２およびｎ電極３４を同時に形成することとしてもよい。電極材料の成膜は、電子ビーム蒸着法に限らず、スパッタ法、マグネトロンスパッタ法、アーク放電型イオンプレーティング法、めっき法にて行うことも可能である。特にｐ電極３２の半導体膜２０に対する接触抵抗の低減を目的として、ｐ型半導体層２６上にＩＴＯ、ＩＺＯ等の透明酸化物導電膜を形成した後、上記金属膜を形成することとしてもよい。
次に凹部２０ａを形成することにより表出した半導体膜２０の端面、ｐ電極３２およびｎ電極３４の側面および上面の一部をＳｉＯ２等の絶縁体からなる保護膜４０で覆う。具体的には、スパッタ法などにより、半導体膜２０上に厚さ３００ｎｍ程度のＳｉＯ２膜を形成し、フォトリソグラフィ技術によってＳｉＯ２膜上にレジストマスクを形成した後、ウェットエッチングによりＳｉＯ２膜を部分的に除去することにより保護膜４０を形成する（図３（ｃ））。尚、保護膜４０は、ＳｉＯ２に限らずＳｉ３Ｎ４やＴａＮ等の他の絶縁膜により構成されていてもよい。また、保護膜４０を構成する絶縁体を電子ビーム蒸着法やＣＶＤ法にて成膜することも可能である。
（支持基板の接合）
表面に導体配線８２を有する支持基板８０を用意する。支持基板８０は、例えば不純物がドープされていないＳｉやＧｅ等の絶縁体、または表面に絶縁処理が施された半導体もしくは導電体により構成される。導体配線８２は、例えばはんだ材８４との密着性が良好なＡｕにより構成される。抵抗加熱蒸着法などにより、導体配線８２の表面にＡｕＳｎからなるはんだ材８４を形成する。次に、導体配線８２と、ｐ電極３２およびｎ電極３４とを密着させて支持基板８０を半導体膜２０に熱圧着する（図３（ｄ））。尚、半導体膜２０の機械的強度が確保されている場合、本工程を省略することができる。例えばｎ型半導体層２２を厚く形成することにより、半導体膜２０の厚さが例えば８０μｍ以上確保されている場合、ｎ型ＧａＮを成長用基板として用いて結晶成長を行い、後述する成長用基板の除去工程が省略される場合、ｐ電極３２およびｎ電極３４の表面にＣｕめっき又はＮｉめっきを施すことにより、両電極の厚さが例えば１００μｍ以上ある場合には、支持基板を用いることを要しない。
表面に導体配線８２を有する支持基板８０を用意する。支持基板８０は、例えば不純物がドープされていないＳｉやＧｅ等の絶縁体、または表面に絶縁処理が施された半導体もしくは導電体により構成される。導体配線８２は、例えばはんだ材８４との密着性が良好なＡｕにより構成される。抵抗加熱蒸着法などにより、導体配線８２の表面にＡｕＳｎからなるはんだ材８４を形成する。次に、導体配線８２と、ｐ電極３２およびｎ電極３４とを密着させて支持基板８０を半導体膜２０に熱圧着する（図３（ｄ））。尚、半導体膜２０の機械的強度が確保されている場合、本工程を省略することができる。例えばｎ型半導体層２２を厚く形成することにより、半導体膜２０の厚さが例えば８０μｍ以上確保されている場合、ｎ型ＧａＮを成長用基板として用いて結晶成長を行い、後述する成長用基板の除去工程が省略される場合、ｐ電極３２およびｎ電極３４の表面にＣｕめっき又はＮｉめっきを施すことにより、両電極の厚さが例えば１００μｍ以上ある場合には、支持基板を用いることを要しない。
（成長用基板の除去）
レーザリフトオフ法などにより成長用基板１０を除去してｎ型半導体層２２を表出させる。具体的には、成長用基板１０の裏面側からエキシマレーザを照射する。照射されたレーザは、半導体膜２０に達し、成長用基板１０との界面近傍におけるＧａＮを金属ＧａとＮ２ガスに分解する。これにより、成長用基板１０と半導体膜２０との間に空隙が形成され、成長用基板１０が半導体膜２０から剥離する。成長用基板１０が除去されることにより、ｎ型半導体層２２が表出する。尚、成長用基板１０を除去することにより表出したｎ型半導体層２２の表面をＫＯＨ溶液またはＴＭＡＨ溶液等のアルカリ溶液で処理することにより、ｎ型半導体層２２の表面に光取り出し効率を向上させるための凹凸を形成することとしてもよい（図４（ａ））。
レーザリフトオフ法などにより成長用基板１０を除去してｎ型半導体層２２を表出させる。具体的には、成長用基板１０の裏面側からエキシマレーザを照射する。照射されたレーザは、半導体膜２０に達し、成長用基板１０との界面近傍におけるＧａＮを金属ＧａとＮ２ガスに分解する。これにより、成長用基板１０と半導体膜２０との間に空隙が形成され、成長用基板１０が半導体膜２０から剥離する。成長用基板１０が除去されることにより、ｎ型半導体層２２が表出する。尚、成長用基板１０を除去することにより表出したｎ型半導体層２２の表面をＫＯＨ溶液またはＴＭＡＨ溶液等のアルカリ溶液で処理することにより、ｎ型半導体層２２の表面に光取り出し効率を向上させるための凹凸を形成することとしてもよい（図４（ａ））。
（電流誘導部の形成）
ｎ型半導体層２２内に電流誘導部５０を形成する。具体的には、成長用基板１０を除去することによって表出したｎ型半導体層２２の表面に電流誘導部形成領域に開口部を有するレジストマスクを形成する。次に、ウエハをＲＩＥ装置に投入し、ｎ型半導体層２２をエッチングして活性層２４に達しない例えば幅３μｍ、深さ６．５μｍの溝を形成する。溝の終端から活性層２４までの距離は、例えば０．５μｍ以下である。次に、電子ビーム蒸着法などにより、ＴｉまたはＡｌ等の導電体を溝の内部に充填する。その後レジストマスクを除去する（図４（ｂ））。尚、溝の幅は１μｍ以上１５μｍ以下とするのが好ましい。溝の幅を１μｍ以下とすると溝内への導電体の充填が困難となる。一方、溝の幅を１５μｍ以上とすると電流誘導部５０が活性層２４から放射される光を遮る面積が大きくなり、光取り出し効率が低下する。溝の深さは、電流誘導部５０を経由する電流量を考慮して適宜設定すればよい。溝は、アルカリ溶液を用いたウェットエッチングまたは、ウェットエッチングとドライエッチングを併用して形成することも可能である。電流誘導部５０は、ｎ型半導体層２２よりも導電率が高い材料で構成されていればよく、例えば電極材料と同一の材料を用いることも可能である。また、電流誘導部５０をＩＴＯやＩＺＯなどの透明導電性酸化物で構成することも可能である。この場合、スパッタ法などによりＩＴＯまたはＩＺＯを溝内に充填した後、ＩＴＯまたはＩＺＯがｎ型半導体層２２に対してオーミック性接触となるように酸素または窒素雰囲気中で６００℃にて約１分間の熱処理を行う。電流誘導部５０を透明導電性酸化物で構成することにより活性層２４から放射される光を遮ることなく外部に取り出すことが可能となる。また、半導体膜２０に溝を形成することなくｎ型半導体層２２の表出面に導電膜を成膜することにより電流誘導部５０を形成することとしてもよい。
ｎ型半導体層２２内に電流誘導部５０を形成する。具体的には、成長用基板１０を除去することによって表出したｎ型半導体層２２の表面に電流誘導部形成領域に開口部を有するレジストマスクを形成する。次に、ウエハをＲＩＥ装置に投入し、ｎ型半導体層２２をエッチングして活性層２４に達しない例えば幅３μｍ、深さ６．５μｍの溝を形成する。溝の終端から活性層２４までの距離は、例えば０．５μｍ以下である。次に、電子ビーム蒸着法などにより、ＴｉまたはＡｌ等の導電体を溝の内部に充填する。その後レジストマスクを除去する（図４（ｂ））。尚、溝の幅は１μｍ以上１５μｍ以下とするのが好ましい。溝の幅を１μｍ以下とすると溝内への導電体の充填が困難となる。一方、溝の幅を１５μｍ以上とすると電流誘導部５０が活性層２４から放射される光を遮る面積が大きくなり、光取り出し効率が低下する。溝の深さは、電流誘導部５０を経由する電流量を考慮して適宜設定すればよい。溝は、アルカリ溶液を用いたウェットエッチングまたは、ウェットエッチングとドライエッチングを併用して形成することも可能である。電流誘導部５０は、ｎ型半導体層２２よりも導電率が高い材料で構成されていればよく、例えば電極材料と同一の材料を用いることも可能である。また、電流誘導部５０をＩＴＯやＩＺＯなどの透明導電性酸化物で構成することも可能である。この場合、スパッタ法などによりＩＴＯまたはＩＺＯを溝内に充填した後、ＩＴＯまたはＩＺＯがｎ型半導体層２２に対してオーミック性接触となるように酸素または窒素雰囲気中で６００℃にて約１分間の熱処理を行う。電流誘導部５０を透明導電性酸化物で構成することにより活性層２４から放射される光を遮ることなく外部に取り出すことが可能となる。また、半導体膜２０に溝を形成することなくｎ型半導体層２２の表出面に導電膜を成膜することにより電流誘導部５０を形成することとしてもよい。
（半導体膜の分割）
半導体膜２０および支持基板８０を切断し、半導体発光素子を個片化する。具体的には、ｎ型半導体層２２の表面に素子分割ラインに沿った開口部を有するレジストマスクを形成し、ドライエッチング若しくはウェットエッチングまたはこれらを併用して半導体膜２０を素子分割ラインに沿ってエッチングする。次に、必要に応じてレーザスクライブにより素子分割ラインに沿って導体配線８２を除去し、ダイシングにより支持基板８０を切断する（図４（ｃ））。以上の各工程を経ることにより半導体発光素子１が完成する。
半導体膜２０および支持基板８０を切断し、半導体発光素子を個片化する。具体的には、ｎ型半導体層２２の表面に素子分割ラインに沿った開口部を有するレジストマスクを形成し、ドライエッチング若しくはウェットエッチングまたはこれらを併用して半導体膜２０を素子分割ラインに沿ってエッチングする。次に、必要に応じてレーザスクライブにより素子分割ラインに沿って導体配線８２を除去し、ダイシングにより支持基板８０を切断する（図４（ｃ））。以上の各工程を経ることにより半導体発光素子１が完成する。
図５（ａ）は本発明の実施例２に係る半導体発光素子２の内部構造を示す斜視図、図５（ｂ）は図５（ａ）における５ｂ−５ｂ線に沿った断面図である。尚、図５（ｂ）は、半導体発光素子２が導体配線８２を有する支持基板８０に実装された状態を示している。以下において、半導体発光素子２が上記した実施例１に係る半導体発光素子と異なる点について説明する。
半導体発光素子２は、ｎ電極３４がｎ型半導体層２２の内部に埋設された埋設部３６を有する。埋設部３６は、ｎ型半導体層２２の導電率よりも高い導電率を有する導電体により構成される。埋設部３６は、例えばｎ電極３４と同一の金属により構成され、ｎ電極３４と一体的に形成される。図５（ａ）に示すように、埋設部３６は半導体膜２０の積層方向および主面と平行な方向（横方向）に伸長しており、ｎ型半導体層２２内において電流誘導部５０と対向する対向面を形成している。埋設部３６と電流誘導部５０との距離は略一定であること、すなわち、埋設部３６と電流誘導部５０の対向面同士が平行であることが好ましい。尚、埋設部３６はｎ型半導体層２２内部で終端していてもよいし、ｎ型半導体層２２を貫通していてもよい。
図５（ｂ）において半導体膜２０内部を流れる電流が破線で示されている。ｐ電極３２から半導体膜２０に注入された電流は、ｎ電極３４の近傍の領域においては、ｐ電極３２から直接ｎ電極３４に向かう。一方、ｎ電極３４から比較的遠方に位置する領域においては、電流はｎ型半導体層２２よりも導電率の高い電流誘導部５０を経由してｎ電極３４に向けて流れる。電流は、電流誘導部５０と対向する埋設部３６の全面からｎ電極３４に導入される。ｎ電極３４が埋設部３６を有することにより、活性層２４を除去する面積を拡大することなくｎ電極３４とｎ型半導体層２２との接触面積を拡大することができる。すなわち、本実施例に係る半導体発光素子によれば、発光部面積を犠牲にすることなく、ｎ電極の面積を確保することが可能となる。その結果、ｎ電極３４における局所的な電流集中を緩和することができ、半導体発光素子の信頼性の向上を図ることができる。また、埋設部３６および電流誘導部５０は、導電率の高い材料により構成されているため、内部電位は各領域においてほぼ一定であり、半導体膜２０の積層方向における電位差はほとんどない。従って、電流は、埋設部３６と電流誘導部５０の対向面の間を均一に分散して流れる。従って、半導体膜２０の積層方向における電流拡散が更に促進され、順方向電圧の更なる低減を図ることが可能となる。
また、図５（ｂ）に示すように、埋設部３６の電流誘導部５０と対向する表面の一部を絶縁膜４１で覆うことにより、ｐ電極３２とｎ電極３４との最短距離が長くなる。これにより、ｐ電極３２から直接ｎ電極３４に向かう電流を電流誘導部５０に導き、電流誘導部５０の周辺の電流密度をより高くすることが可能となる。絶縁膜４１が埋設部３６を覆う面積を大きくする程、電流誘導部５０に誘導される電流量を増加させることができる。絶縁膜４１は、半導体膜２０の側面および両電極３２、３４の側面を覆う保護膜４０と一体的に形成されていてもよい。
埋設部３６は、例えば以下のような方法で形成することができる。半導体膜２０に凹部２０ａを形成した後に（図３（ｂ））、凹部２０ａの底面を更にエッチングして埋設部３６に対応する溝を形成する。その後、この溝を充填するように導電体を蒸着し、埋設部３６を有するｎ電極３４を形成する。
図６（ａ）は本発明の実施例３に係る半導体発光素子３の内部構造を示す斜視図、図６（ｂ）は図６（ａ）における６ｂ−６ｂ線に沿った断面図である。尚、図６（ｂ）は、半導体発光素子３が導体配線８２を有する支持基板８０に実装された状態を示している。以下において、半導体発光素子３が上記した実施例１および２に係る半導体発光素子と異なる点について説明する。
半導体発光素子３は、電流誘導部５０に接続され且つ半導体膜２０の主面に沿ってｎ電極３４に向けて延伸する延伸部６０を有する。すなわち、延伸部６０の先端６０ａは、ｎ電極３４または埋設部３６の近傍に位置している。延伸部６０は、ｎ型半導体層２２の導電率よりも高い導電率を有する導電体により構成される。延伸部６０は、電流誘導部５０と同一の材料により構成されていてもよいし、異なる材料により構成されていてもよい。また、延伸部６０は、光放出面となるｎ型半導体層２２の表面上に形成されていてもよいし、ｎ型半導体層２２の内部に埋設されていてもよい。延伸部６０をｎ型半導体層２２内部に埋設する場合、半導体膜２０の積層方向における延伸部６０の端部は、電流誘導部５０の終端部５０ａよりも浅い位置（すなわち、光放出面側）で終端していることが好ましい。延伸部６０がｐ電極３２の近傍まで達していると、延伸部６０に電流が集中して発光輝度分布が不均一となるおそれがあるからである。
図６（ｂ）において半導体膜２０内部を流れる電流が破線で示されている。ｐ電極３２から半導体膜２０に注入された電流は、ｎ電極３４の近傍の領域においては、ｐ電極３２から直接ｎ電極３４に向かう。一方、ｎ電極３４から比較的遠方に位置する領域においては、電流は、ｎ型半導体層２２よりも導電率の高い電流誘導部５０および延伸部６０を経由して延伸部の先端６０ａから放出されてｎ電極３４に向かう。延伸部６０はｎ電極３４または埋設部３６の近傍まで延伸しているので、電流誘導部５０および延伸部６０を経由してｎ電極３４に到る経路の電気抵抗が大幅に小さくなる。これにより、ｎ電極３４に直接向かう経路よりも電流誘導部５０を経由する経路の方がｎ電極に至るまでの電気抵抗が小さくなる領域が拡大されるので、より広い範囲から電流を電流誘導部５０に誘導することができ、電流誘導部５０近傍における電流密度を高くすることができる。すなわち、延伸部６０を設けることにより電流誘導部５０の電流誘導機能をより高めることができ、半導体膜２０内における電流拡散を促進させることが可能となる。また、電流が比較的電気抵抗の高い半導体膜中を通過する距離が短くなるため、順方向電圧を更に小さくすることが可能となる。
尚、延伸部６０は、電流誘導部５０の複数の箇所に接続された複数のセグメントにより構成されていてもよい。これにより、電流経路が分割され、電流集中を緩和することができる。この場合、電流密度の偏りを防止するために、各セグメントの先端部６０ａからｎ電極３４または埋設部３６までの距離を一定とすることが好ましい。また、延伸部６０は、図６（ａ）に示すように先端部６０ａにおいて埋設部３６と平行に対向する対向面を形成するように、先端部６０ａを拡張させてもよい。これにより、先端部６０ａにおいて電流が分散され、電流集中を緩和することができる。また、ｎ型半導体層２２に対して電流誘導部５０がオーミック性接触となる一方、延伸部６０が非オーミック性接触となるようにこれらを形成することで、電流誘導部５０を介さずに半導体膜２０から延伸部６０に導入される電流の量を抑制することができる。すなわち、電流誘導部５０はｐ電極３２から半導体膜２０に注入された電流を引き寄せる一方、延伸部６０は電流誘導部５０に導入された電流をｎ電極３４の方向に導くといった役割分担がより強調される。従って、延伸部６０を半導体膜２０のより深い位置まで伸ばすことも可能となり、半導体発光素子の設計自由度を増大させることが可能となる。尚、上記の実施例では、ｎ電極３４が埋設部３６を有する場合を例に説明したが、ｎ電極３４が埋設部３６を有しない場合でも同様の効果を得ることができる。
延伸部３６は、例えば以下のような方法で形成することができる。電流誘導部５０を形成するための溝を半導体膜２０に形成する前または後に、半導体膜２０の延伸部形成領域をエッチングして例えば深さ２μｍの溝を形成する。次に、電子ビーム蒸着法などにより電流誘導部５０および延伸部６０を形成するための各溝に導電体を充填して電流誘導部５０と延伸部６０を同時に形成する。また、上記したように延伸部６０とｎ型半導体層２２との接触を非オーミック性とするためには、例えば延伸部６０をＩＴＯ、ＩＺＯなどの透明酸化物導電体で構成する。通常行われる透明酸化物導電体の成膜後の熱処理（シンタリング）を不実施とすることにより、ｎ型半導体層２２に対して非オーミック性接触となる延伸部６０を形成することができる。延伸部６０を透明酸化物導電体で構成することにより、活性層２４から放射される光を遮ることなく外部に取り出すことが可能となる。
図７（ａ）は本発明の実施例４に係る半導体発光素子４の内部構造を示す斜視図、図７（ｂ）は図７（ａ）における７ｂ−７ｂ線に沿った断面図である。尚、図７（ｂ）は、半導体発光素子４が導体配線８２を有する支持基板８０に実装された状態を示している。以下において、半導体発光素子４が上記した実施例１乃至３に係る半導体発光素子と異なる点について説明する。
半導体発光素子４は、ｎ型半導体層２２の内部のｎ電極３４からの距離が互いに異なる位置に埋設された電流誘導部５０Ｘおよび５０Ｙを有する。電流誘導部５０Ｘおよび５０Ｙは、それぞれ半導体発光素子４の光放出面となるｎ型半導体層２２の表面から半導体膜２０の積層方向に伸長しており、活性層２４およびｐ型半導体層２６に達しない深さ位置で終端している。ｎ電極３４からより遠い位置に配置された電流誘導部５０Ｙの終端部５０Ｙａは、ｎ電極３４からより近い位置に配置された電流誘導部５０Ｘの終端部５０Ｘａよりも活性層２４により近い深さ位置まで達している。電流誘導部５０Ｘおよび５０Ｙは、いずれも半導体膜２０の主面と平行な方向においてｐ電極３２と重なる位置に設けられ且つｐ電極３２のｎ電極３４からみた遠端側に偏倚して配置される。
図７（ｂ）において半導体膜２０内部を流れる電流が破線で示されている。ｐ電極３２から半導体膜２０に注入された電流は、ｎ電極３４の近傍の領域においては、ｐ電極３２から直接ｎ電極３４に向かう。一方、ｎ電極３４から比較的遠方に位置する領域においては、電流は、ｎ型半導体層２２よりも導電率の高い電流誘導部５０Ｘおよび５０Ｙを経由してｎ電極３４に向けて流れる。上記したように、ｎ電極３４からより遠い位置に配置された電流誘導部５０Ｙの終端部５０Ｙａをｐ電極３２により近接させることで、半導体膜２０内の電流拡散が促進され、電流密度の均一化を図ることができる。仮に、ｎ電極３４からより近い位置に配置された電流誘導部５０Ｘの終端部５０Ｘａを電流誘導部５０Ｙの終端部５０Ｙａよりもｐ電極３２に近接させた場合には、電流誘導部５０Ｘに導入される電流量が増大する一方電流誘導部５０Ｙに導入される電流量が減少し、半導体膜２０内における電流密度が不均一となる。
また、図７（ａ）に示すように、電流誘導部５０Ｘおよび５０Ｙは、半導体膜２０の主面と平行な方向（横方向）にも伸長していることが好ましい。これにより、半導体膜２０の広い範囲に亘って電流拡散を促進させることが可能となり、有効な発光部面積の拡大および発光効率の向上を図ることが可能となる。この場合、電流誘導部５０Ｘおよび５０Ｙの伸長方向をｎ電極３４の外縁または埋設部３６と平行とすることにより電流誘導部５０Ｘおよび５０Ｙの各領域における電位が均一となり、半導体膜２０内における電流密度分布の偏りを低減させることができる。尚、半導体膜２０の主面と平行な方向（横方向）に伸長する電流誘導部５０Ｘおよび５０Ｙは、その伸長方向において不連続であってもよい。すなわち、電流誘導部５０Ｘおよび５０Ｙは、半導体膜２０の主面と平行な方向において複数のセグメントに分割されていてもよい。これにより、電流誘導部５０Ｘおよび５０Ｙが活性層２４から放射される光を遮る面積が小さくなり、光取り出し効率を向上させることが可能となる。
電流誘導部５０Ｘおよび５０Ｙは、例えば以下のような方法で形成することができる。成長用基板１０を除去した後（図４（ａ））、電流誘導部５０Ｘの形成領域に開口部を有するレジストマスクをｎ型半導体層２２の表出面に形成し、反応性イオンエッチング（ＲＩＥ）によってｎ型半導体層２２に例えば深さ６μｍの溝を形成する。続いて、電子ビーム蒸着法などにより導電体をこの溝に充填し、レジストマスクを除去することにより電流誘導部５０Ｘを形成する。次に、電流誘導部５０Ｙの形成領域に開口部を有するレジストマスクをｎ型半導体層２２の表出面に形成し、反応性イオンエッチング（ＲＩＥ）によってｎ型半導体層２２に例えば深さ２μｍの溝を形成する。続いて、電子ビーム蒸着法などにより導電体をこの溝に充填し、レジストマスクを除去することにより電流誘導部５０Ｙを形成する。尚、ｎ型半導体膜２２に電流誘導部５０Ｘおよび５０Ｙを形成するための溝を予め形成しておき、導電体をこれらの溝に同時に充填することにより電流誘導部５０Ｘと５０Ｙを同時に形成することとしてもよい。
図８（ａ）〜（ｃ）は、本発明の実施例５に係る半導体発光素子５乃至７の内部構造を示す斜視図である。半導体発光素子５乃至７は、上記した実施例１乃至４に係る半導体発光素子の構成を組み合わせたものである。
半導体発光素子５乃至７は、それぞれ、ｎ電極３４からの距離が互いに異なる位置に配置された電流誘導部５０Ｘおよび５０Ｙする。電流誘導部５０Ｘおよび５０Ｙにはそれぞれ、半導体膜２０の主面に沿ってｎ電極３４に向けて延伸する延伸部６０ａ〜６０ｅが接続されている。ｎ電極３４からより遠い位置に配置された電流誘導部５０Ｙは、ｎ電極３４からより近い位置に配置された電流誘導部５０Ｘよりも半導体膜２０内の活性層２４により近い位置まで伸長している。また、ｎ電極３４はｎ型半導体膜２０に埋設された埋設部３６を有する。電流誘導部５０Ｙは、半導体膜２０の主面と平行な伸長方向において複数のセグメント５０Ｙ１〜５０Ｙ３に分割されている。
半導体発光素子５において、電流誘導部５０Ｙの各セグメント５０Ｙ１〜５０Ｙ３は、ｎ型半導体層２２の同じ深さ位置で終端している。各セグメント５０Ｙ１〜５０Ｙ３に接続された延伸部６０ａ〜６０ｃは、延伸方向における長さが互いに同一となっている。
半導体発光素子６において、電流誘導部５０Ｙの各セグメント５０Ｙ１〜５０Ｙ３に接続された延伸部６０ａ〜６０ｃは、電流誘導部５０Ｘに接続される。すなわち、電流誘導部５０Ｘと５０Ｙは、延伸部６０ａ〜６０ｃを介して電気的に接続されている。これにより、電流誘導部５０Ｘと５０Ｙの電位をほぼ同電位とすることができ、ｎ電極３４からより遠い位置に配置された電流誘導部Ｙの電流誘導機能をより高めることができる。
半導体発光素子７において、コーナ部に沿って配置されるセグメント５０Ｙ２は、他の２つのセグメント５０Ｙ１および５０Ｙ３よりも活性層２４により近い深さ位置まで伸長している。また、セグメント５０Ｙ２に接続される延伸部６０ｂは、他の２つのセグメント５０Ｙ１および５０Ｙ３にそれぞれ接続される延伸部６０ａおよび６０ｃよりも延伸方向における長さが長くなっている。これにより、セグメント５０Ｙ２の電流誘導機能を、他の２つのセグメント５０Ｙ１および５０Ｙ３よりも高めることができる。セグメント５０Ｙ２は、他の２つのセグメント５０Ｙ１および５０Ｙ３よりもｎ電極３４まで距離が長い。これに起因してセグメント５０Ｙ２近傍における電流密度が他の領域よりも小さくなる場合、上記の如くセグメント５０Ｙ２の電流誘導機能を相対的に高めることで、半導体膜２０内における電流拡散が促進され、電流密度の均一化を図ることが可能となる。
図９（ａ）および図９（ｂ）は、本発明の実施例６に係る半導体発光素子８の構成を示す上面図、図１０（ａ）は半導体発光素子８の内部構造を示す斜視図、図１０（ｂ）は、図１０（ａ）における１０ｂ−１０ｂ線に沿った断面図である。以下において、半導体発光素子８が上記した実施例１乃至５に係る半導体発光素子と異なる点について説明する。
半導体発光素子８は、複数のｎ電極３４を有する。ｎ電極３４は半導体膜２０の主面と平行な面内において、縦方向および横方向に所定の間隔で配置される。ｎ電極３４の各々は、ｎ型半導体２２内部に埋設された埋設部３６を有している。ｐ電極３２は、ｎ電極３４の周囲に延在するように設けられている。ｎ型半導体層２２内部には複数の電流誘導部５０が設けられている。半導体膜２０内における電流拡散を促進させ、電流密度の均一化を図るために、電流誘導部５０を図９（ｂ）においてハッチングで示される領域内に配置するのが好ましい。すなわち、電流誘導部５０を互いに隣接するｎ電極間の中心線（図９（ｂ）において一点鎖線で示す）側に偏倚するように配置するのが好ましい。電流誘導部５０は、必要に応じて半導体膜２０の各コーナ部に沿って形成してもよい。このように電流誘導部５０を配置することにより、複数のｎ電極を有する場合でも半導体膜２０内における電流拡散の促進と電流密度の均一化を図ることが可能となる。
尚、上記した各実施例において、電流誘導部５０、埋設部３６および延伸部６０の配置、形状、数、材料および形成方法等を限定的に示したが、良好な発光特性および高信頼性を得るために、これらのパラメータを適宜変更、調整することは可能である。また、上記各実施例では、成長用基板を除去して表出したｎ型半導体層２２の表面に凹凸を形成する場合を例に説明したが、ｎ型半導体層２２の表面は平坦であってもよく、また、成長用基板がｎ型半導体で形成されている場合、成長用基板を除去することは必須ではない。また、本発明は、フリップチップ型の半導体発光素子のみならず、半導体膜の同一面側に形成されたｎ電極およびｐ電極にボンディングワイヤを接続するいわゆるフェイスアップ型の半導体発光素子に適用することも可能である。
Claims (9)
- 第一の導電型を有する第一半導体層と、第二の導電型を有する第二半導体層と、前記第一半導体層と前記第二半導体層との間に設けられた活性層と、を含む半導体膜と、
前記第二半導体層の表面から前記第二半導体層、前記活性層および前記第一半導体層の一部を除去することにより表出した前記第一半導体層の表出面に形成された第一電極と、
前記第二半導体層の表面に形成された第二電極と、を含む半導体発光素子であって、
前記第一半導体層上または前記第一半導体層内であって前記第二電極の上方に設けられ且つ前記第一半導体層の導電率よりも高い導電率を有する電流誘導部を有し、
前記電流誘導部は、前記第二電極の前記第一電極からみた遠端側に偏倚して配置されていることを特徴とする半導体発光素子。 - 第一の導電型を有する第一半導体層と、第二の導電型を有する第二半導体層と、前記第一半導体層と前記第二半導体層との間に設けられた活性層と、を含む半導体膜と、
前記第二半導体層の表面から前記第二半導体層、前記活性層および前記第一半導体層の一部を除去することにより表出した前記第一半導体層の表出面に形成された第一電極と、
前記第二半導体層の表面に形成された第二電極と、を含む半導体発光素子であって、
前記第一半導体層上または前記第一半導体層内であって前記第二電極の上方に設けられ且つ前記第一半導体層の導電率よりも高い導電率を有する電流誘導部を有し、
前記電流誘導部は、前記第一半導体層の内部において前記第一半導体層と前記第一電極との界面の位置よりも前記活性層に近い位置まで達していることを特徴とする半導体発光素子。 - 前記電流誘導部は、前記第一電極の外縁と平行に伸長していることを特徴とする請求項１または２に記載の半導体発光素子。
- 前記第一電極は、前記第一半導体層の内部に埋設された導電体からなる埋設部を有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体発光素子。
- 前記埋設部および前記電流誘導部は、前記第一半導体層の内部において互いに対向する対向面を有することを特徴とする請求項４に記載の半導体発光素子。
- 第一の導電型を有する第一半導体層と、第二の導電型を有する第二半導体層と、前記第一半導体層と前記第二半導体層との間に設けられた活性層と、を含む半導体膜と、
前記第二半導体層の表面から前記第二半導体層、前記活性層および前記第一半導体層の一部を除去することにより表出した前記第一半導体層の表出面に形成された第一電極と、
前記第二半導体層の表面に形成された第二電極と、を含む半導体発光素子であって、
前記第一半導体層上または前記第一半導体層内であって前記第二電極の上方に設けられ且つ前記第一半導体層の導電率よりも高い導電率を有する電流誘導部を有し、
前記第一電極は、前記第一半導体層の内部に埋設された導電体からなる埋設部を有し、
前記埋設部および前記電流誘導部は、前記第一半導体層の内部において互いに対向する対向面を有し、
前記埋設部の前記対向面の一部は絶縁膜で覆われていることを特徴とする半導体発光素子。 - 前記電流誘導部は、前記第一半導体層の導電率よりも高い導電率を有し且つ前記第一半導体層上または前記第一半導体層内を前記第一電極に向けて延伸する延伸部に接続されていることを特徴とする請求項１乃至６のいずれか１つに記載の半導体発光素子。
- 前記第一電極は、前記第一半導体層の内部に埋設された導電体からなる埋設部を有し、
前記延伸部は延伸方向先端において前記埋設部と対向する面を有することを特徴とする請求項７に記載の半導体発光素子。 - 第一の導電型を有する第一半導体層と、第二の導電型を有する第二半導体層と、前記第一半導体層と前記第二半導体層との間に設けられた活性層と、を含む半導体膜と、
前記第二半導体層の表面から前記第二半導体層、前記活性層および前記第一半導体層の一部を除去することにより表出した前記第一半導体層の表出面に形成された第一電極と、
前記第二半導体層の表面に形成された第二電極と、を含む半導体発光素子であって、
前記第一半導体層上または前記第一半導体層内であって前記第二電極の上方に設けられ且つ前記第一半導体層の導電率よりも高い導電率を有する電流誘導部を有し、
前記電流誘導部は、前記第一半導体層の導電率よりも高い導電率を有し且つ前記第一半導体層上または前記第一半導体層内を前記第一電極に向けて延伸する延伸部に接続されており、
前記第一電極は、前記第一半導体層の内部に埋設された導電体からなる埋設部を有し、
前記延伸部は延伸方向先端において前記埋設部と対向する面を有し、
前記電流誘導部と前記第一半導体層とはオーミック性接触であり、前記延伸部と前記第一半導体層とは非オーミック性接触であることを特徴とする半導体発光素子。
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