KR20100025591A

KR20100025591A - 전력소자의 구동회로

Info

Publication number: KR20100025591A
Application number: KR1020107002133A
Authority: KR
Inventors: 유지 미야자키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2007-07-03
Filing date: 2007-07-03
Publication date: 2010-03-09
Also published as: CN101689799A; JPWO2009004715A1; EP3537582A1; US20100141304A1; JP5011585B2; EP2164155A1; CN101689799B; WO2009004715A1; EP3537582B1; KR101173923B1; US8040162B2; EP2164155A4; EP2164155B1

Abstract

IGBT(10)의 구동회로(1)는, 제 1∼제 4 스위치 소자(Q1∼Q4)를 사용한 H 브리지 회로(80)를 포함한다. 제어부920)는, IGBT(10)을 온 상태로부터 오프 상태로 천이시키는 지령을 받았을 때, 제 1, 제 1, 제 4 스위치 소자(Q1, Q4)를 온 상태로 하고, 또한 제 2, 제 3 스위치 소자(Q2, Q3)를 오프 상태로 하는 제 1 상태로부터, 제 1, 제 4 스위치 소자(Q1, Q4)를 오프 상태로 하고, 또한 제 2, 제 3 스위치 소자(Q2, Q3)를 온 상태로 하는 제 2 상태로, 각 스위치 소자의 상태를 전환한다. 이와 같은 구동회로(1)의 구성에 따르면, 단일의 전원(15)으로 IGBT(10)에 역바이어스를 인가할 수 있다.

Description

전력소자의 구동회로{ELECTRONIC ELEMENT DRIVING CIRCUIT}

본 발명은, 전력용의 반도체소자를 온/오프시키기 위한 구동회로에 관한 것이다.

전력용의 반도체소자는, 제어 전극에 입력된 전압 또는 전류신호에 의해, 주전류의 온/오프 제어를 행한다. 전압신호에 의해 온/오프 제어를 행하는 전압구동형의 전력소자에는, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor) 등이 있고, 또한 전류신호에 의해 온/오프 제어하는 전류구동형의 전력소자에는 바이폴러 트랜지스터 등이 있다.

이들 전력소자에서는, 온 상태로부터 오프 상태로 전환할 때, 제어 전극(게이트 전극 또는 베이스 전극)과 주전극(소스 전극 또는 에미터 전극) 사이에 역바이어스를 거는 일이 많다. 이 이유는, 전압구동형의 전력소자에서는, 노이즈 등의 영향을 받지 않도록 확실하게 오프 상태로 하기 위해서이다. 또한, 전류구동형의 소자에서는, 주전류의 턴오프 시간을 단축하기 위해서이다. 역바이어스를 인가하기 위한 구동회로로서, 이하의 제 1, 제 2 종래기술이 알려져 있다.

제 1 종래기술은, 순 바이어스용, 역바이어스용으로 2 전원을 사용하는 것이다(일본국 특개평 07-131971호 공보(특허문헌1)의 명세서 단락 [0003] 및 도 8 참조). 전력소자로서 IGBT를 사용하는 경우, 온용 스위치 소자로서의 온 트랜지스터, 온 저항, 오프용 스위치 소자로서의 오프 트랜지스터, 및 오프 저항을 직렬접속하고, 이것을 순 바이어스 전원과 역바이어스 전원과의 직렬접속으로 이루어진 주 게이트 전원에 접속하고, 온 저항과 오프 저항과의 접속점을 IGBT의 게이트에 접속해서 게이트 구동회로를 구성한다. 여기에서, 온 트랜지스터를 온으로 하면, 순바이어스 전원, 온 트랜지스터, 온 저항, IGBT의 게이트, IGBT의 에미터, 순바이어스 전원의 경로로 순바이어스 전류가 흘러, 이 IGBT를 턴온한다. 한편, 오프 트랜지스터를 온으로 하면, 역바이어스 전원, IGBT의 에미터, IGBT의 게이트, 오프 저항, 오프 트랜지스터, 역바이어스 전원의 경로로 역바이어스 전류가 흘러, 이 IGBT를 턴오프한다.

또한, 제 2 종래기술은, 단일 전원과 함께 충전용의 콘덴서를 설치하고, 이 콘덴서를 의사적인 전원으로서 사용하는 것이다(일본국 특개평 09-140122호 공보(특허문헌 2) 참조). 이 기술에서는, 베이스 단자와 에미터 단자 사이에 다이오드를 접속하고, 베이스 단자와 콜렉터 단자 사이에 저항을 접속한 P형 트랜지스터를 펄스 전원의 입력 단자간에 병렬 접속하고, 제 1 저항을 거쳐 P형 트랜지스터의 에미터 단자를 IGBT의 게이트 단자에 접속하는 동시에, 콘덴서와 정전압 다이오드로 이루어진 병렬회로를 거쳐 P형 트랜지스터의 콜렉터 단자를 IGBT의 게이트 단자에 접속되어 있는 제 2 저항에 접속해서 게이트 구동회로를 구성한다. 다이오드와 제 1 저항을 거쳐서 IGBT의 게이트 단자에 펄스 전원으로부터의 정 바이어스를 인가하면 제 2 저항을 거쳐 콘덴서도 충전된다. 정 바이어스가 오프로 되면 P형 트랜지스터는 온이 되므로, 이 P형 트랜지스터와 제 2 저항을 거쳐 콘덴서에 축적되고 있는 전하는 방전되어, IGBT의 게이트 단자에 역바이어스가 인가된다.

일본국 특개평 07-131971호 공보 일본국 특개평 09-140122호 공보

그렇지만, 상기한 제 1 종래기술은, 2 전원을 사용하고 있으므로, 단일 전원의 경우에 비하면 여분의 스페이스와 비용을 필요로 한다. 또한, 상기한 제 2 종래기술에 대해서도, 의사적인 전원으로서 사용되는 콘덴서에는, 구동하려고 하는 전력소자의 게이트 용량에 비해 충분히 큰 용량이 필요하게 되므로, 단일 전원만의 경우에 비하면 스페이스와 비용이 여분으로 든다.

더구나, 상기 제 1, 제 2 종래기술에 공통되는 문제점으로서, 단일 전원만의 경우에 비해 구동회로에 높은 내전압 성능이 요구된다는 점을 들 수 있다. 구체적으로는, 제 1 종래기술에서는, 순바이어스 전원의 전원전압과 역바이어스 전원의 전원전압을 합계한 전압이 구동회로에 인가되므로, 구동회로의 구성 부품에는, 이 합계의 전압을 견딜만큼의 성능이 필요하게 된다. 또한, 제 2 종래의 기술에서는, 전력소자를 순방향으로 바이어스하는 전압과 콘덴서의 충전 전압의 합계의 전압이 전원에 의해 공급되므로, 이 콘덴서의 충전 전압 분 만큼 높은 내전압 성능이 구동회로에 요구된다.

본 발명은, 전술한 것과 같은 과제를 해결하기 위한 것으로서, 그것의 목적은, 새로운 전원을 추가하지 않고, 단일의 전원만으로, 전력소자의 제어 전극에 역바이어스를 인가하는 것이 가능한 구동회로를 제공하는 것이다.

본 발명은, 제어 전극에 주어지는 신호에 따라 제 1, 제 2 주전극 사이에 흐르는 주전류를 제어하는 전력소자에 대한 구동회로이다. 그것의 기본적 구성은, 제 1 노드와 제 2 노드 사이에 접속되는 전원과, 제어 전극을 제 1, 제 2 노드의 한쪽에 선택적으로 접속하고, 제 2 주전극을 상기 제 1, 제 2 노드의 한쪽에 선택적으로 접속하도록 구성되는 스위치 매트릭스 회로와, 상기 전력소자의 온/오프의 전환을 행하기 위한 입력 신호에 따라 상기 스위치 매트릭스 회로를 제어하는 제어부를 구비한다. 제어부는, 입력 신호가 전력소자를 온 상태로부터 오프 상태로 천이시키는 변화를 한 경우에는, 제어 전극을 제 1 노드에 접속하는 동시에 제 2 주전극을 상기 제 2 노드에 접속하는 제 1 상태로부터, 상기 제어 전극을 상기 제 2 노드에 접속하는 동시에 상기 제 2 주전극을 상기 제 1 노드에 접속하는 제 2 상태로, 상기 스위치 매트릭스 회로의 상태를 전환한다.

본 발명에 따르면, 제 1 상태에서 제 2 상태로의 전환에 의해, 전력소자의 제어 전극과 제 2 주전극 사이에 인가되는 전압의 극성이 바뀌어, 역바이어스를 인가할 수 있다.

도 1은 본 발명의 실시예 1로서, IGBT(10)의 구동회로(1)에 대해, 그것의 기본적 구성을 나타낸 회로도이다.
도 2는 도 1에 나타낸 구동회로(1)에 대해, 입력 신호 SG0에 따른 상태의 변화를 표시하는 타임차트이다.
도 3은 IGBT(10) 및 구동회로(1)와, 부하(16) 및 전원(18)을 포함하는 주회로와의 접속 관계를 나타낸 회로도이다.
도 4는 바이폴러 트랜지스터를 사용해서 구성한 일례인 전력소자의 구동회로(1a)를 나타낸 회로도이다.
도 5는 바이폴러 트랜지스터를 사용해서 구성한 다른 예의 전력소자의 구동회로(1b)를 나타낸 회로도이다.
도 6은 MOSFET를 사용해서 구성한 일례인 전력소자의 구동회로(1c)를 나타낸 회로도이다.
도 7은 MOSFET를 사용해서 구성한 다른 예의 전력소자의 구동회로(1d)를 나타낸 회로도이다.
도 8은 본 발명의 실시예 2로서, IGBT(10)의 구동회로(2a)의 구성을 나타낸 회로도이다.
도 9는 도 8의 구동회로(2a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 10은 도 8에 나타낸 1숏(shot) 펄스 발생회로(30a)의 구체적 구성의 일례를 나타낸 회로도이다.
도 11은 도 10에 나타낸 1숏 펄스 발생회로(30a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 12는 도 8에 나타낸 구동회로(2a)의 변형예인 구동회로(2b)의 구성을 나타낸 회로도이다.
도 13은 도 12의 구동회로(2b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 14는 도 12에 나타낸 1숏 펄스 발생회로(30b)의 구체적 구성의 일례를 나타낸 회로도이다.
도 15는 도 14에 나타낸 1숏 펄스 발생회로(30b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 16은 본 발명의 실시예 3으로서, IGBT(10)의 구동회로(3a)의 구성을 나타낸 회로도이다.
도 17은 도 16의 구동회로(3a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 18은 도 16에 나타낸 지연회로(40a)의 구체적 구성의 일례를 나타낸 회로도이다.
도 19는 도 18에 나타낸 지연회로(40a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 20은 도 16에 나타낸 구동회로(3a)의 변형예인 구동회로(3b)의 구성을 나타낸 회로도이다.
도 21은 도 20의 구동회로(3b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 22는 도 20에 나타낸 지연회로(40b)의 구체적 구성의 일례를 나타낸 회로도이다.
도 23은 도 22에 나타낸 지연회로(40b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 24는 본 발명의 실시예 4로서, IGBT(10)의 구동회로(4a)의 구성을 나타낸 회로도이다.
도 25는 도 24의 구동회로(4a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 26은 도 24에 나타낸 구동회로(4a)의 변형예인 구동회로(4b)의 구성을 나타낸 회로도이다.
도 27은 도 26의 구동회로(4b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 28은 본 발명의 실시예 5로서, IGBT(10)의 구동회로(5a)의 구성을 나타낸 회로도이다.
도 29는 도 28의 구동회로(5a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 30은 도 28에 나타낸 지연회로(40c)의 구체적 구성의 일례를 나타낸 회로도이다.
도 31은 도 30에 나타낸 지연회로(40c)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 32는 도 28에 나타낸 구동회로(5a)의 변형예인 구동회로(5b)의 구성을 나타낸 회로도이다.
도 33은 도 32의 구동회로(5b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 34는 본 발명의 실시예 6으로서, 센스 IGBT(10a)의 구동회로(6)의 구성을 나타낸 회로도이다.
도 35는 도 34의 구동회로(6)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 36은 도 34의 구동회로(6)의 비교예로서, 센스 IGBT(10a)의 구동회로(100)의 구성을 나타낸 회로도이다.
도 37은 본 발명의 실시예 7로서, 센스 IGBT(10a)의 구동회로(7)의 구성을 나타낸 회로도이다.
도 38은 도 37에 나타낸 제어 IC(50b)의 구체적 구성의 일례를 나타낸 회로도이다.
도 39는 도 37의 구동회로(7)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다.
도 40은 본 발명의 실시예 8로서, 센스 IGBT(10a)의 구동회로(8)의 구성을 나타낸 회로도이다.
도 41은 도 40의 구동회로(8)에 대해, 입력 신호 SG0에 따른 상태의 변화를
나타낸 타임차트이다.

이하, 본 발명의 실시예에 대해 도면을 참조해서 자세하게 설명한다. 이때, 동일 또는 해당하는 부분에는 동일한 참조 부호를 붙이고, 그 설명을 반복하지 않는다.

여기에서, 이하의 각 실시예에서는, 전력소자로서 IGBT를 예로 들어 설명하고 있지만, MOSFET 또는 바이폴러 트랜지스터를 구동하기 위한 구동회로에 대해서도, IGBT의 구동회로에 대한 각 실시예를 적용할 수 있다. 구체적으로는, MOSFET의 경우에는, 이하의 설명에 있어서 에미터 전극을 소스 전극으로 바꾸어 읽고, 콜렉터 전극을 드레인 전극으로 바꾸어 읽으면 되고, 또한, 바이폴러 트랜지스터의 경우에는, 이하의 설명에서 게이트 전극을 베이스 전극으로 바꾸어 읽으면 된다. 이때, 본 명세서에서 바이폴러 트랜지스터란, 베이스 전류에 의해 온/오프 제어를 행하는 통상의 NP형 또는 NPN형의 바이폴러 트랜지스터를 의미한다.

또한, 이하의 설명에서는, IGBT의 도전형으로서 일반적인 N채널을 사용하고 있지만, 예를 들면, P채널의 MOSFET 또는 PNP형의 바이폴러 트랜지스터의 구동회로 에 대해서도, N채널의 IGBT의 구동회로에 대한 각 실시예를 적용할 수 있다. P채널 또는 PNP형의 경우에는, 이하의 설명에서 전원 및 다이오드의 극성을 반대로 하고, 각 스위치 소자로서 사용되는 MOSFET의 소스 전극과 에미터 전극을 반대로 하고, 또한, 각 스위치 소자로서 사용되는 바이폴러 트랜지스터의 에미터 전극과 콜렉터 전극을 반대로 하면 된다.

[실시예 1]

도 1은, 본 발명의 실시예 1로서, IGBT(10)의 구동회로(1)에 대해, 그것의 기본적 구성을 나타낸 회로도이다. N채널의 IGBT(10)에서는, 제 1 주전극인 콜렉터 전극 C로부터 제 2 주전극인 에미터 전극 E로 흐르는 주전류가, 제어 전극인 게이트 전극 G와 에미터 전극 E 사이에 인가되는 전압에 의해 제어된다.

도 1에 도시되어 있는 것과 같이, IGBT(10)의 구동회로(1)는, 제 1 및 제 2 노드 11, 12의 사이에 설치되는 단일의 직류전원(15)과, 접속 노드 P1과 IGBT(10)의 게이트 전극 G 사이에 설치되는 게이트 저항 RG과, 접속 노드 P1과 노드 11 사이에 설치되는 제 1 스위치 소자 Q1과, 접속 노드 P1과 노드 12 사이에 설치되는 제 2 스위치 소자 Q2와, 노드 11과 IGBT(10)의 에미터 전극 E에 접속되는 접속 노드 P2 사이에 설치되는 제 3 스위치 소자 Q3과, 접속 노드 P2와 노드 12 사이에 설치되는 제 4 스위치 소자 Q4를 포함한다. 스위치 소자 Q1∼Q4로 구성되는 회로는 소위 H 브리지로 불리는 회로이다.

여기에서, 전원(15)의 출력 전압 Vcc은, IGBT(10)을 온 상태로 천이시키는데 필요 충분한 전압과 같다. IGBT의 경우, 통상 15볼트로 설정된다. 이때, 게이트 저항 RG은, IGBT(10)을 온/오프시킬 때에 게이트 전극에 유입 또는 게이트 전극으로부터 유출하는 전류를 제한하기 위해 설치된다.

실시예 1에서는, 노드 11이 전원(15)의 양극측이며, 노드 12가 전원(15)의 음극측이다. 노드 12는, 구동회로(1)의 기준전위를 결정하는 구동회로용의 접지 GND1에 접속된다. 따라서, 노드 11의 전위는 전원전압 Vcc가 되고, 노드 12의 전위는 기준전위 0이 된다. 따라서, 이하에서는, 노드 11을 전원 노드 11로 기재하고, 노드 12를 접지 노드 12로 기재하는 경우가 있다.

더구나, IGBT(10)의 구동회로(1)는, 신호 입력 노드 Sin으로부터 입력되는 입력 신호 SG0의 논리 레벨에 따라, 이들 스위치 소자 Q1∼Q4의 온/오프의 상태를 제 1, 제 2 상태로 전환하는 제어부(20)를 포함한다. 여기에서, 입력 신호 SG0의 논리 레벨에는, 하이(H) 레벨과 로우(L) 레벨이 있으며, 각 실시예에서는, H 레벨의 입력 신호 SG0이, IGBT(10)을 온 상태로 천이(턴온)시키는 지령에 대응하고, L 레벨의 입력 신호 SG0가, IGBT를 오프 상태로 천이(턴오프)시키는 지령에 대응한다. 제어부(20)는, 입력 신호 SG0가 H 레벨일 때, 스위치 소자 Q1∼Q4의 상태를 각각, 온 상태, 오프 상태, 오프 상태, 온 상태로 한다. 이때의 스위치 소자 Q1∼Q4의 상태를 제 1 상태로 부른다. 또한, 제어부(20)는, 입력 신호 SG0가 L 레벨일 때, 스위치 소자 Q1∼Q4의 상태를 각각, 오프 상태, 온 상태, 온 상태, 오프 상태로 한다. 이때의 스위치 소자 Q1∼Q4의 상태를 제 2 상태로 부른다.

도 2는, 도 1에 나타낸 구동회로(1)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 2에 있어서, 횡축은 시간을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 스위치 소자 Q1∼Q4의 온/오프의 상태, 접속 노드 P1의 전위 V(P1), IGBT(10)의 에미터 전극 E의 전위 V(E), IGBT(10)의 게이트 전극 G의 전위 V(G), IGBT(10)의 게이트·에미터 사이의 전압 VGE, 및 IGBT(10)의 구동전류 ID를 나타낸다.

여기에서, 게이트·에미터간 전압 VGE는, IGBT(10)의 에미터 전극 E의 전위를 기준으로 할 때의 게이트 전극 G의 전위를 표시한다. 또한, 구동전류 ID란, IGBT(10)의 게이트 전극 G을 순방향 및 역방향으로 바이어스하기 위해, 구동용의 전원(15)으로부터 공급되는 전류를 말한다. 본 명세서에서는, 구동전류 ID를 IGBT(10)의 턴온 시간 또는 턴오프 시간 내에서 일정한 평균 전류로 근사한다. 또한, 본 명세서의 도면에서는, 전압파형이 지수함수적으로 변화하는 부분에 대해서는 직선으로 근사해서 표시한다.

이하, 도 1, 도 2를 참조하여, 구동회로(1)의 동작에 대해 설명한다.

도 2의 시각 T1에서는, 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환한다. 이 에 따라, 제어부(20)는, 스위치 소자 Q1∼Q4의 상태를 제 2 상태로부터 제 1 상태로 전환한다. 제 1 상태에서는, 접속 노드 P1이 전원 노드 11에 접속되고, 접속 노드 P2가 접지 노드 12에 접속되므로, 접속 노드 P1의 전위 V(P1)은, 0으로부터 Vcc로 변화하고, 접속 노드 P2에 접속된 IGBT의 에미터 전극 E의 전위 V(E)은, Vcc로부터 0으로 변화한다. 이 결과, IGBT(10)에는, 에미터 전극 E의 전위에 대해 게이트 전극 G의 전위가 양이 되는 순바이어스 전압이 걸려, IGBT(10)은 턴온한다.

도 2에 도시되어 있는 것과 같이, IGBT(10)의 게이트 전극 G의 전위 V(G)는, 다음의 시각 T2까지의 사이에 Vcc까지 서서히 변화한다. 이 시각 T1∼T2의 턴온 시간은, IGBT(10)의 게이트 용량 및 게이트 저항 RG의 저항값 등에 의해 정해지는 시정수에 따른다. 게이트 전극 G의 전위 V(G)의 변화에 따라, 게이트·에미터간 전압 VGE도, -Vcc로부터 Vcc까지 점차로 변화한다.

다음의 시각 T3에서는, 입력 신호 SG0가 H 레벨로부터 L 레벨로 전환한다. 이것에 따라, 제어부(20)는, 스위치 소자 Q1∼Q4의 상태를 제 1 상태로부터 제 2 상태로 전환한다. 제 2 상태에서는, 접속 노드 P1은 접지 노드 12에 접속되고, 접속 노드 P2은 전원 노드 11에 접속되므로, 접속 노드 P1의 전위 V(P1)는, Vcc로부터 0으로 변화하고, 접속 노드 P2에 접속된 IGBT의 에미터 전극 E의 전위 V(E)은, 0으로부터 Vcc로 변화한다. 이 결과, IGBT(10)에는, 에미터 전극 E의 전위에 대해 게이트 전극 G의 전위가 음이 되는 역바이어스 전압이 걸려, IGBT(10)은 턴오프한다.

이 턴오프의 경우에도, IGBT(10)의 게이트 전극 G의 전위 V(G)은, 다음의 시각 T4까지의 사이에 점차로 0까지 변화하고, 이것에 따라, 게이트·에미터간 전압 VGE가 Vcc로부터 -Vcc까지 점차로 변화한다. 시각 T3∼T4의 턴오프 시간은, 전술한 턴온 시간과 마찬가지로, IGBT(10)의 게이트 용량 및 게이트 저항 RG의 저항값 등에 의해 정해지는 시정수에 따른다.

다음의 시각 T5에서는, IGBT(10)을 턴온시키기 위해, 다시 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환하는데 따라서, 제어부(20)는, 스위치 소자 Q1∼Q4의 상태를 제 2 상태로부터 제 1 상태로 전환한다. 전술한 시각 T1∼T2의 경우와 마찬가지로, 시각 T5∼T6에서, 게이트 전극 G은 Vcc까지 점차로 변화하고, 게이트·에미터간 전압 VGE는 -Vcc로부터 Vcc까지 점차로 변화한다.

이와 같이, 스위치 소자 Q1∼Q4을 포함하는 회로는, 입력 신호 SG0에 따라, IGBT(10)의 게이트 전극 G과 노드 11, 12가 선택적으로 접속되어, IGBT(10)의 에미터 전극 E와 노드 11, 12가 선택적으로 접속되는 스위치 매트릭스 회로(80)로서 기능한다. 이 노드 11, 12의 접속의 전환에 따라, IGBT(10)의 게이트 전극 G 및 에미터 전극 E에, 충전, 방전이 행해진다. 게이트·에미터간 전압 VGE가 양으로 바이어스되었을 때에는, 게이트 전극 G의 전위가 에미터 전극 E의 전위에 대해 양으로 되도록 전하가 축적되고, 게이트·에미터간 전압 VGE가 양으로부터 음으로 변하면, 게이트·에미터 사이에 축적된 전하는 방전되고, 반대로 게이트 전극 G의 전위가 에미터 전극의 전위에 대해 음이 되도록 충전된다. 구동회로(1)의 스위치 소자 Q1∼Q4를 도 2와 같이 제어하는 경우에는, 이러한 충방전의 전류는, 전원(15)에 의해 구동전류 ID로서 공급된다.

여기에서, 게이트·에미터간 전압 VGE를 0으로부터 Vcc까지 충전하기 위해, 전원(15)이 공급하는 평균 전류의 크기를 I1으로 하고, 이 I1을 기준으로 해서 구동전류 ID를 평가한다. 그렇게 하면, 도 2에 도시되어 있는 것과 같이, 시각 T1∼T2 및 시각 T5∼T6의 턴온 시간에서는, 게이트·에미터간 전압 VGE는 -Vcc으로부터 Vcc까지 변화하므로, 구동전류 ID의 크기는 I1×2가 된다. 또한, 시각 T3∼T4의 턴오프 시간에서는, 게이트·에미터간 전압 VGE는 Vcc로부터 -Vcc까지 변화하므로, 구동전류 ID의 크기는 I1×2가 된다.

도 3은, IGBT(10) 및 구동회로(1)와, 부하(16) 및 전원(18)을 포함하는 주회로와의 접속 관계를 나타낸 회로도이다.

도 3에 도시되어 있는 것과 같이, IGBT(10)는, 에미터 전극 E에 접속되는 노드 13,및 콜렉터 전극 C에 접속되는 노드 14를 거쳐, 주회로에 접속된다. 주회로용의 접지 GND2은, 노드 13에 접속되고, 주회로의 부하(16)의 일단은, 노드 14에 접속된다. 부하(16)의 타단은, 주회로의 전원(18)의 양극에 접속되고, 전원(18)의 음극은 접지 GND2에 접속된다. IGBT(10)이 턴온하였을 때, IGBT(10)의 콜렉터 전극 C로부터 에미터 전극 E에 흐르는 콜렉터 전류 IC은, 주회로의 전원(18)으로부터 부하(16)를 통해 공급된다. 여기에서, 구동회로용의 접지 GND1은, 접지 GND2과는 접속되지 않고, 플로팅으로 한다.

다음에 스위치 소자 Q1∼Q4의 구체적인 구성예에 대해 설명한다.

도 4, 도 5는, 바이폴러 트랜지스터를 사용해서 구성한 예인, 전력소자의 구동회로 1a, 1b를 나타낸 회로도이며, 도 6, 도 7은, MOSFET를 사용해서 구성한 예인, 전력소자의 구동회로 1c, 1d를 나타낸 회로도이다.

도 4에 나타낸 구동회로(1a)의 경우, 스위치 소자 Q1∼Q4는, 각각 NPN형, PNP형, NPN형, PNP형의 바이폴러 트랜지스터로 구성된다. 이하, 스위치 소자 Q1∼Q4을 구성하는 바이폴러 트랜지스터를, 각각, 바이폴러 트랜지스터 Q1∼Q4로 간략화해서 기재한다.

도 4에 있어서, 바이폴러 트랜지스터 Q1∼Q4이 NPN형인 경우에는, 에미터 전극이 저전압측에 접속되고, 콜렉터 전극이 고전압측에 접속된다. PNP형의 경우에는, 에미터 전극이 고전압측에 접속되고, 콜렉터 전극이 저전압측에 접속된다. 구체적으로는, 바이폴러 트랜지스터 Q1, Q3의 콜렉터 전극은, 전원 노드 11에 접속되고, 바이폴러 트랜지스터 Q1, Q2의 에미터 전극은, 접속 노드 P1에 접속된다. 또한, 바이폴러 트랜지스터 Q3, Q4의 에미터 전극은, 접속 노드 P2(IGBT(10)의 에미터 전극 E)에 접속되고, 바이폴러 트랜지스터 Q2, Q4의 콜렉터 전극은, 접지 노드 12에 접속된다. 더구나, 바이폴러 트랜지스터 Q1, Q2의 제어 전극인 베이스 전극 G1, G2는, 바이폴러 트랜지스터 Q1, Q2에 제어신호 SG1을 입력하기 위한 접속 노드 P3에 접속되고, 바이폴러 트랜지스터 Q3, Q4의 베이스 전극 G3, G4은, 바이폴러 트랜지스터 Q3, Q4에 제어신호 SG2을 입력하기 위한 접속 노드 P4에 접속된다.

여기에서, 도 4의 제어부(20a)는, 분기 노드 P5와 접속 노드 P4 사이에 접속되는 인버터(24)를 포함한다. 분기 노드 P5는, 신호 입력 노드 Sin 및 접속 노드 P3과 접속된다. 따라서, 신호 입력 노드 Sin으로부터 입력된 입력 신호 SG0은 분기 노드 P5에서 분기되어, 접속 노드 P3에는, 입력 신호 SG0이 제어신호 SG1으로서 공급되고, 접속 노드 P4에는, 입력 신호 SG0의 논리 레벨을 인버터(24)에 의해 반전시킨 제어신호 SG2가 공급된다.

이 결과, 입력 신호 SG0가 H 레벨일 때, 바이폴러 트랜지스터 Q1∼Q4의 상태는, 도 1에서 설명한 제 1 상태가 되어, IGBT(10)가 온 상태로 천이한다. 반대로, 입력 신호 SG0가 L 레벨일 때, 바이폴러 트랜지스터 Q1∼Q4의 상태가 도 1에서 설명한 제 2 상태가 되어, IGBT(10)가 오프 상태로 천이한다.

도 5에 나타낸 구동회로(1b)는, 바이폴러 트랜지스터 Q3, Q4가 각각 NPN형, PNP형인 것 대신에, 각각 PNP형, NPN형으로 하는 점과, 인버터(24)를 포함하지 않고, 입력 신호 SG0과 같은 논리 레벨의 제어신호 SG2을 바이폴러 트랜지스터 Q3, Q4에 공급하는 점에 있어서, 도 4에 나타낸 구동회로(1a)와 다르다. 구동회로(1b)에서는, 바이폴러 트랜지스터 Q3, Q4의 도전형의 변경에 따라, 바이폴러 트랜지스터 Q3의 에미터 전극이 전원 노드 11에 접속되고, 콜렉터 전극이 접속 노드 P2에 접속된다. 또한, 바이폴러 트랜지스터 Q4의 콜렉터 전극은 접속 노드 P2에 접속되고, 에미터 전극은 접지 노드 12에 접속된다. 여기에서, 바이폴러 트랜지스터 Q3, Q4의 도전형과 각 게이트 전극 G3, G4에 입력되는 제어신호 SG2의 논리 레벨의 양쪽이 도 4의 구동회로(1a)와 반대이므로, 바이폴러 트랜지스터 Q3, Q4의 입력 신호 SG0에 따른 온/오프 동작은, 도 4의 구동회로(1a)의 경우와 동일해진다. 도 5의 기타의 구성에 대해서는, 도 4에 나타낸 구동회로(1a)와 같으므로, 설명을 반복하지 않는다.

또한, 도 6, 도 7에 나타낸 구동회로 1c, 1d는, 스위치 소자 Q1∼Q4을 MOSFET으로 구성하고 있는 점에서, 각각 도 4, 도 5에 나타낸 구동회로 1a, 1b와 상위하다. 따라서, 도 4, 도 5에 대한 설명에서, 바이폴러 트랜지스터의 베이스 전극, 에미터 전극 및 콜렉터 전극을, 각각 MOSFET의 게이트 전극, 소스 전극 및 드레인 전극으로 바꾸어 읽고, 바이폴라 트랜지스터의 NPN형 및 PNP형을, 각각 MOSFET의 N채널 및 P채널로 바꾸어 읽으면, 도 4, 도 5에서의 설명은, 도 6, 도 7에 나타낸 구동회로 1c, 1d에도 타당하므로, 설명을 반복하지 않는다.

전술한 것과 같이, 실시예 1의 구동회로 1, 1a∼1d에 따르면, 단일의 전원(15)을 사용하여, 스위치 소자 Q1∼Q4을 전환함으로써, IGBT(10)의 게이트 전극 G에 순바이어스 및 역바이어스의 양쪽의 바이어스 전압을 인가할 수 있다. 또한, 전원(15)의 출력은, IGBT(10)을 턴온시키는데 필요충분한 전압으로 된다. 전술한 제 2 종래기술에서는, 역바이어스 인가에 사용하는 콘덴서의 충전 전압을 더한 전압을 전원으로부터 공급하고 있었던 것에 대해, 실시예 1에서는, 보다 적은 출력 전압으로 IGBT(10)의 게이트 전극 G에 역바이어스를 인가할 수 있다. 이 때문에, 실시예 1의 구동회로 1, 1a∼1d에서는, 전술한 제 1, 제 2 종래기술에서 필요하게 되는 것과 같은 높은 내전압 성능을 필요로 하지 않는다.

*[실시예 2]

IGBT 등의 전력소자의 턴오프시에 역바이어스를 인가하는 경우에는, 역바이어스를 인가하지 않는 경우에 비해, 대략 4배의 구동전류가 필요하게 된다. 이 때문에, 구동용 전원에는 비교적 큰 전류용량이 필요하게 되어, 구동회로의 각 스위치 소자에도 전류용량이 큰 것이 필요하게 된다. 또한, 전력소자의 턴온 시간이 증가하므로, 스위칭 손실이 증대한다. 전력소자의 스위칭 스피드를 빠르게 하기 위해, 게이트 저항 또는 베이스 저항의 저항값을 작게 하면, 오히려, 구동전류의 피크값이 증가하므로, 한층 더 큰 전류용량의 구동용 전원이 필요하게 된다.

실시예 2에서는, 상기한 문제를 해결하기 위해, IGBT(10)을 턴오프할 때에, 일시적으로 제 2 상태로 한 후, 전원(15)을 통하지 않는 경로로 IGBT(10)의 에미터 전극 E와 게이트 전극 G를 접속함으로써, 게이트 전극 G과 에미터 전극 E 사이에 축적된 전하를 방전시킨다. 이것에 의해, 턴온시의 구동전류 ID를 감소시킨다. 이하, 도 8∼도 15를 참조해서 상세히 설명한다.

도 8은, 본 발명의 실시예 2로서, IGBT(10)의 구동회로(2a)의 구성을 나타낸 회로도이다. 도 8에 나타낸 구동회로(2a)는, 도 4에 나타낸 구동회로(1a)를 변형한 것이다. 구동회로(2a)가 도 4의 구동회로(1a)와 다른 점은, 바이폴러 트랜지스터 Q3의 게이트 전극과 접속 노드 P4 사이에 접속되는 1숏 펄스 발생회로(30a)를 더 포함하는 점과, 바이폴러 트랜지스터 Q4의 에미터 전극 및 콜렉터 전극 사이에 접속되는 저항 R4를 더 포함하는 점이다. 여기에서, 1숏 펄스 발생회로(30a)는, 구동회로(2a)의 제어부(20c)에 포함되어, 입력되는 펄스 신호가 L 레벨로부터 H 레벨로 변화할 때, 이것의 상승 엣지를 트리거로 해서, H 레벨의 1숏 펄스를 출력한다. 1숏 펄스 발생회로(30a)의 구체적 구성의 일례는 도 10을 참조해서 후술한다. 또한, 저항 R4의 저항값은, 온 상태의 바이폴러 트랜지스터 Q1∼Q4의 에미터·콜렉터간 저항보다도 충분히 크게 설정된다.

도 9는, 도 8의 구동회로(2a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 9에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 바이폴러 트랜지스터 Q1∼Q4의 온/오프의 상태, IGBT(10)의 게이트·에미터간 전압 VGE, 및 구동전류 ID를 나타낸다.

도 8, 도 9를 참조하여, 구동회로(2a)의 동작에 대해 설명한다.

도 9의 시각 T1에서는, 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환한다. 이때, 입력 신호 SG0이 제어신호 SG1으로서 공급되는 바이폴러 트랜지스터 Q1, Q2는, 각각 온 상태, 오프 상태가 되고, 입력 신호 SG0을 반전한 제어신호 SG2가 공급되는 바이폴러 트랜지스터 Q4는 온 상태가 된다.

한편, 1숏 펄스 발생회로(30a)는, 제어신호 SG2가 H 레벨로부터 L 레벨로 변화하는 하향 엣지에서는, 1숏 펄스를 발생하지 않고, 출력은 L 레벨인 채이다. 따라서, 바이폴러 트랜지스터 Q3은 오프 상태를 유지한다. 이 결과, 바이폴러 트랜지스터 Q1∼Q4의 상태가 도 1에서 설명한 제 1 상태가 되므로, IGBT(10)의 게이트 전극 G에 순바이어스가 인가되어, IGBT(10)가 턴온한다. 시각 T1∼T2의 턴온 시간에서, 게이트·에미터간 전압 VGE는, 0으로부터 Vcc로 변화한다.

시각 T3에서 입력 신호 SG0이 H 레벨로부터 L 레벨로 전환한다. 이때, L 레벨의 입력 신호 SG0가 공급되는 바이폴러 트랜지스터 Q1, Q2는, 각각 오프 상태, 온 상태가 되고, H 레벨의 제어신호 SG2가 공급되는 바이폴러 트랜지스터 Q4는 오프 상태가 된다.

한편, 1숏 펄스 발생회로(30a)는, 제어신호 SG2가 L 레벨로부터 H 레벨로 변화하므로, 이것의 상승 엣지를 트리거로 해서, H 레벨의 1숏 펄스를 발생한다. 1숏 펄스 발생회로(30a)의 출력은, 다음의 시각 T4에서 L 레벨로 되돌아간다. 이 펄스 출력을 받고, 시각 T3∼T4의 사이의 일시적인 기간만큼, 바이폴러 트랜지스터 Q3가온 상태가 되므로, 바이폴러 트랜지스터 Q1∼Q4의 상태가 일시적으로 제 2 상태가 된다. 이 결과, IGBT(10)의 게이트 전극 G에 역바이어스가 인가되어, IGBT(10)는 턴오프한다. 이때, IGBT(10)의 게이트·에미터간 전압 VGE는, Vcc로부터 -Vcc까지 점차로 변화한다. 이때의 구동전류 ID는 I1×2이다.

시각 T4에서는, 바이폴러 트랜지스터 Q1, Q3, Q4가 오프 상태가 되므로, 전원 노드 11과 IGBT(10) 사이가 개방된다. 한편, 바이폴러 트랜지스터 Q2는 온 상태이므로, IGBT(10)의 에미터 전극 E로부터, 바이폴러 트랜지스터 Q4에 병렬접속된 저항 R4, 온 상태의 바이폴러 트랜지스터 Q2, 및 게이트 저항 RG을 순서대로 경유하여, IGBT(10)의 게이트 전극 G에 이르는 방전 경로(19)가 형성된다.

전원(15)을 경유하지 않는 이 방전 경로(19)에 방전 전류가 흐름으로써, 시각 T3∼T4의 사이에 IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다. 이 방전은, 도 2의 T5∼T6의 경우와 달리, 전원(15)에 의해 구동되어 생기는 것이 아니다. 시각 T5에서 게이트·에미터간 전압 VGE가 0이 되면, 방전이 완료한다. 시각 T4∼T5의 방전 시각은, 바이패스용의 저항 R4의 저항값, 게이트 저항 RG의 저항값 및 IGBT(10)의 게이트 용량 등에 의해 정해지는 시정수에 따른다.

다음의 시각 T6에서는, 다시 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환하므로, 시각 T1의 경우와 마찬가지로, 바이폴러 트랜지스터 Q1∼Q4의 상태가 제 1 상태가 되어, IGBT(10)의 게이트 전극 G에 순바이어스가 걸려, IGBT(10)은 턴온한다. 여기에서, 턴온의 개시 시점에서, 게이트·에미터 사이에 축적된 전하의 방전이 이미 완료되어 있어, 게이트·에미터간 전압 VGE가 0으로 되어 있다. 따라서, 시각 T6∼T7의 턴온 시간에서의 게이트·에미터간 전압 VGE의 변화량은, 0으로부터 Vcc까지의 Vcc이며, 도 2의 시각 T5∼T6에 나타낸 실시예 1의 경우의 절반으로 된다. 이 결과, 턴온시에 전원(15)이 공급하는 구동전류 ID는 I1이 되어, 실시예 1의 경우의 절반이 된다.

이와 같이, 실시예 2의 구동회로(2a)에서는, 일시적으로 제 2 상태로 한 후에, IGBT(10)의 게이트·에미터 사이에 축적된 전하를, 전원(15)을 경유하지 않는 방전 경로(19)를 거쳐 방전시켜, 게이트·에미터간 전압 VGE를 0으로 되돌림으로써, IGBT(10)의 턴온시의 구동전류 ID를 감소시킬 수 있다. 더구나, 턴온시의 게이트·에미터간 전압 VGE의 변화량도 감소하므로, IGBT(10)의 턴온 시간도 단축시킬 수 있다.

도 10은, 도 8에 나타낸 1숏 펄스 발생회로(30a)의 구체적 구성의 일례를 나타낸 회로도이다.

도 10에 도시되어 있는 것과 같이, 1숏 펄스 발생회로(30a)는, 입력측 노드(31)와 중간 노드(33) 사이에 접속된 콘덴서(32)와, 중간 노드(33)와 출력측 노드(37) 사이에 직렬로 접속된 2개의 인버터(36a, 36b)와, 중간 노드(33)와 접지 GND1(접지 노드(12)) 사이에서 서로 병렬로 접속된 저항(34) 및 다이오드(35)를 포함한다. 1숏 펄스 발생회로(30a)의 입력측 노드(31)는, 접속 노드 P4에 접속되고, 출력측 노드(37)는 바이폴러 트랜지스터 Q3의 베이스 전극 G3에 접속된다.

여기에서, 콘덴서(32) 및 저항(34)으로 구성되는 회로는 소위 미분회로이며, 입력측 노드(31)의 신호가 미분되어 중간 노드(33)에 생성된다. 단, 중간 노드(33)의 전위 V(33)가 접지 GND1에 대해 음이 되는 경우에는, 다이오드(35)에 순방향이 흐르므로, 중간 노드(33)의 전위 V(33)는 거의 0으로 제한된다. 또한, 도 10에서 직렬접속된 2개의 인버터(36a, 36b)는, 입력된 전압파형을 구형파(矩形波)로 정형하는 버퍼로서 사용된다.

도 11은, 도 10에 나타낸 1숏 펄스 발생회로(30a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 11에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨(신호 입력 노드 Sin의 전위 V(Sin)), 입력측 노드(31)의 전위 V(31), 중간 노드(33)의 전위 V(33), 출력측 노드(37)의 전위 V(37), 및 바이폴러 트랜지스터 Q3의 동작 상태를 나타낸다.

도 10, 도 11을 참조하여, 시각 T1, T4에서는, 입력 신호 SG0가, L 레벨(0)로부터 H 레벨(Vcc)로 전환하므로, 입력측 노드(31)의 전위 V(31)는 Vcc로부터 0으로 변화한다. 이때, 미분신호로서 중간 노드(33)에 생성되는 부전위는 다이오드(35)에 의해 제한되므로, 중간 노드(33)의 전위 V(33)는 다이오드(35)의 순방향 강하 전압만큼 저하한다.

한편, 시각 T2, T5에서는, 입력 신호 SG0에 따라 입력측 노드(31)의 전위 V(31)는 0으로부터 Vcc로 변화하므로, 미분신호로서 중간 노드(33)에 생성되는 전위 V(33)은 Vcc까지 상승한 후, 0으로 서서히 되돌아간다. 이 결과, 중간 노드(33)의 전위 V(33)이 인버터 36a의 임계전압 VT1 이상으로 된다, 시각 T2∼T3 및 시각 T5∼T6에서, 출력측 노드(37)에 H 레벨(전원전압 Vcc)의 펄스 신호가 출력된다. 이 펄스 출력을 받고, 바이폴러 트랜지스터 Q3이 온 상태가 된다. 여기에서, 1숏 펄스의 펄스폭에 대응하는, 시각 T2∼T3, 시각 T5∼T6의 시간은, 콘덴서(32)의 용량과 저항(34)의 값의 곱인 미분회로의 시정수로 결정된다.

도 12는, 도 8에 나타낸 구동회로(2a)의 변형예인 구동회로(2b)의 구성을 나타낸 회로도이다. 도 12의 구동회로(2b)는, 도 8의 1숏 펄스 발생회로(30a) 및 저항 R4 대신에, 접속 노드 P3과 바이폴러 트랜지스터 Q2의 베이스 전극 G2 사이에 접속되는 1숏 펄스 발생회로(30b)와, 바이폴러 트랜지스터 Q1의 콜렉터 전극과 에미터 전극 사이에 접속되는 저항 R1을 포함하는 점에서, 도 8에 나타낸 구동회로(2a)와 상위하다. 여기에서, 1숏 펄스 발생회로(30b)는, 구동회로(2b)의 제어부(20d)에 포함되고, 입력되는 펄스 신호가 H 레벨로부터 L 레벨로 변화할 때, 이것의 상승 엣지를 트리거로 해서, 일시적으로 L 레벨이 되고 H 레벨로 되돌아오는 것과 같은 L 레벨의 1숏 펄스를 출력한다. 1숏 펄스 발생회로(30b)의 구체적 구성의 일례는 도 14를 참조해서 후술한다. 또한, 저항 R1의 저항값은, 온 상태의 바이폴러 트랜지스터 Q1∼Q4의 에미터·콜렉터간 저항보다도 충분히 크게 설정된다.

도 13은, 도 12의 구동회로(2b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 13에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 바이폴러 트랜지스터 Q1∼Q4의 온/오프의 상태, IGBT(10)의 게이트·에미터간 전압 VGE, 및 구동전류 ID를 나타낸다.

이하, 도 12, 도 13을 참조하여, 구동회로(2b)의 동작에 대해 설명한다. 여기에서, 도 13은, 도 9의 구동회로(2a)의 타임차트와 비교하여, 바이폴러 트랜지스터 Q2의 파형과 바이폴러 트랜지스터 Q3의 파형이 교체되어 있는 점이 다르다. 따라서, 이하의 설명에서는, 바이폴러 트랜지스터 Q2, Q3의 동작에 대해 주로 설명하고, 구동회로(2a)와 동일한 점에 대해서는 설명을 반복하지 않는다.

도 13의 시각 T1에서, 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환한다. 이때, 입력 신호 SG0가 반전되어 공급되는 바이폴러 트랜지스터 Q3은, 오프 상태로 천이한다. 한편, 1숏 펄스 발생회로(30b)는, 입력 신호 SG0가 L 레벨로부터 H 레벨로 변화하는 상승 엣지에서는, 1숏 펄스를 발생하지 않고, 출력은 H 레벨인 채이다. 따라서, 바이폴러 트랜지스터 Q2은 오프 상태를 유지한다. 이 결과, 바이폴러 트랜지스터 Q1∼Q4의 상태가 제 1 상태가 되어, IGBT(10)이 턴온한다.

시각 T3에서, 입력 신호 SG0가 H 레벨로부터 L 레벨로 전환하면, 바이폴러 트랜지스터 Q3은 온 상태가 된다. 한편, 1숏 펄스 발생회로(30b)는, 입력 신호 SG0가 H 레벨로부터 L 레벨로 변화하므로, 이것의 상승 엣지를 트리거로 해서, L 레벨의 1숏 펄스를 발생한다. 1숏 펄스 발생회로(30b)의 출력은, 다음 시각 T4에서 H 레벨로 되돌아간다. 이 펄스 출력을 받고, 바이폴러 트랜지스터 Q2는, 시각 T3∼T4 사이에서 온 상태가 되므로, 바이폴러 트랜지스터 Q1∼Q4의 상태가 일시적으로 제 2 상태가 되어, IGBT(10)이 턴오프한다.

시각 T4에서는, 바이폴러 트랜지스터 Q1, Q2, Q4가 오프 상태가 되므로, 접지 노드 12와 IGBT(10) 사이가 개방된다. 한편, 바이폴러 트랜지스터 Q3은 온 상태이므로, IGBT(10)의 에미터 전극 E로, 온 상태의 바이폴러 트랜지스터 Q3, 바이패스용의 저항 R1, 및 게이트 저항 RG을 순서대로 경유하고, IGBT(10)의 게이트 전극 G에 이르는 방전 경로(19)가 형성된다. 전원(15)을 경유하지 않는 이 방전 경로(19)에 방전 전류가 흐름으로써, 시각 T3∼T4 사이에 IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다.

이와 같이, 도 12의 구동회로(2b)에 있어서도, 일시적으로 제 2 상태로 된 후에, IGBT(10)의 게이트·에미터 사이에 축적된 전하를, 전원(15)을 경유하지 않는 방전 경로(19)를 거쳐 방전시키므로, 도 12의 구동회로(2b)는 도 8의 구동회로(2a)와 같은 효과를 나타낸다.

도 14는, 도 12에 나타낸 1숏 펄스 발생회로(30b)의 구체적 구성의 일례를 나타낸 회로도이다.

도 14에 나타낸 1숏 펄스 발생회로(30b)는, 저항(34) 및 다이오드(35)가, 중간 노드(33)와 전원 노드 11(전원전압 Vcc) 사이에 접속되는 점에서, 도 10에 나타낸 1숏 펄스 발생회로(30a)와 다르다. 또한, 다이오드(35)의 극성에 대해서는, 도 14에서는, 전원 노드 11에 다이오드(35)의 캐소드가 접속되고, 중간 노드(33)에 다이오드(35)의 애노드가 접속된다. 이와 같이, 중간 노드(33)가 저항(34)을 거쳐 전원 노드 11에 접속되므로, 입력측 노드(31)의 전위 V(31)가 변화하지 않는 경우에는, 중간 노드(33)의 전위 V(33)은, Vcc로 고정된다. 입력측 노드(31)의 전위 V(31)이 변화하면, 그것의 미분신호를 전원전압 Vcc에 중첩시킨 전위가, 중간 노드(33)에 생성된다. 중간 노드(33)의 전위 V(33)이 전원전압 Vcc을 초과하는 경우에는, 다이오드(35)에 순방향이 흐르므로, 중간 노드(33)의 전위 V(33)은, 거의 Vcc로 제한된다.

도 15는, 도 14에 나타낸 1숏 펄스 발생회로(30b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 15에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨(입력측 노드(31)의 전위 V(31)과 동일), 중간 노드(33)의 전위 V(33), 출력측 노드(37)의 전위 V(37), 및 바이폴러 트랜지스터 Q2의 동작 상태를 나타낸다.

도 14, 도 15를 참조하고, 시각 T1, T4에서, 입력 신호 SG0에 따라 입력측 노드(31)의 전위 V(31)가 0으로부터 Vcc로 전환할 때, 다이오드(35)에 의해 전압의 상승이 제한되므로, 중간 노드(33)의 전위 V(33)는 약간 다이오드(35)의 순방향 강하 전압만큼 상승한다. 시각 T2, T5에서, 입력측 노드(31)의 전위 V(31)이 Vcc로부터 0으로 전환될 때에는, 중간 노드(33)의 전위 V(33)은, 0까지 저하하고나서 Vcc로 서서히 되돌아온다. 중간 노드(33)의 전위 V(33)이, 인버터 36a의 임계전압 Vt1 이하가 되는 시각 T2∼T4 및 시각 T5∼T6에서, 출력측의 노드에 0의 전위, 즉 L 레벨의 펄스 신호가 발생한다. 이 펄스 출력을 받고, 바이폴러 트랜지스터 Q2가 온 상태가 된다.

상기한 실시예 2에서는, 도 4에 나타낸 구동회로(1a)를 변형한 구동회로 2a, 2b의 구성을 나타냈지만, 도 5∼도 7에 나타낸 구동회로 1b∼1d를 변형해도 동일한 작용 효과를 나타내는 전력소자의 구동회로를 실현할 수 있다. 여기에서, NPN형의 바이폴러 트랜지스터 또는 N채널의 MOSFET에 1숏 펄스 발생회로가 접속되는 경우에는, 도 10에 나타낸 1숏 펄스 발생회로(30a)가 사용되고, PNP형의 바이폴러 트랜지스터 또는 P채널의 MOSFET에 1숏 펄스 발생회로가 접속되는 경우에는, 도 14에 나타낸 1숏 펄스 발생회로(30b)가 사용된다.

[실시예 3]

*실시예 3은, IGBT(10)을 턴오프할 때의 구동전류 ID의 저감을 목적으로 한다. 구체적으로는, 스위치 소자 Q1∼Q4의 상태를 제 1 상태로부터 제 2 상태로 전환할 때, 스위치 소자 Q2, Q3의 어느 한쪽에 대해 온 상태가 되는 타이밍을 지연시킨다. 그리고, 이 사이에 전원(15)을 경유하지 않고 IGBT(10)의 에미터 전극 E와 게이트 전극 G가 접속함으로써, 게이트·에미터 사이에 축적된 전하를 방전시키는 것이다. 이하, 도 16∼도 23을 참조해서 상세히 설명한다.

도 16은, 본 발명의 실시예 3으로서, IGBT(10)의 구동회로(3a)의 구성을 나타낸 회로도이다. 도 16에 나타낸 구동회로(3a)는, 도 4에 나타낸 구동회로(1a)를 변형한 것이다. 도 16에 나타낸 구동회로(3a)가 도 4에 나타낸 구동회로(1a)와 다른 점은, 바이폴러 트랜지스터 Q4의 에미터 전극과 콜렉터 전극 사이에 접속된 다이오드 D4을 더 포함하는 점과, 바이폴러 트랜지스터 Q3의 게이트 전극 G3과 접속 노드 P4 사이에 접속된 지연회로(40a)를 더 포함하는 점이다. 여기에서, 다이오드 D4의 캐소드가 바이폴러 트랜지스터 Q4의 에미터 전극에 접속되고, 다이오드 D4의 애노드가 콜렉터 전극에 접속된다. 따라서, 제 2 상태에서 바이폴러 트랜지스터 Q3이 온 상태가 되었을 때, 다이오드 D4은 역방향으로 바이어스되어 도통하지 않는다. 또한, 지연회로(40a)는, 구동회로(3a)의 제어부(20e)에 포함되고, 입력되는 펄스 신호가 L 레벨로부터 H 레벨로 전환할 때의 상승 엣지를 지연시키는 기능을 갖는다. 지연회로(40a)의 구체적 구성예에 대해서는, 도 18을 참조해서 후술한다.

도 17은, 도 16의 구동회로(3a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 17에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 바이폴러 트랜지스터 Q1∼Q4의 온/오프의 상태, IGBT(10)의 게이트·에미터간 전압 VGE, 및 구동전류 ID를 나타낸다.

이하, 도 16, 도 17을 참조하여, 구동회로(3a)의 동작에 대해 설명한다.

도 17의 시각 T1에서, 입력 신호 SG0이 L 레벨로부터 H 레벨로 전환할 때, 입력 신호 SG0이 공급되는 바이폴러 트랜지스터 Q1, Q2은, 각각 온 상태, 오프 상태가 되고, 입력 신호 SG0을 반전한 제어신호 SG2이 공급되는 바이폴러 트랜지스터 Q4은 온 상태가 된다. 한편, 제어신호 SG2가 H 레벨로부터 L 레벨로 변화하는 하강 엣지에서는, 지연회로(40a)에 의한 지연은 생기지 않으므로, 지연회로(40a)에 접속되는 바이폴러 트랜지스터 Q3은, 시각 T1으로부터 지연되지 않고 오프 상태로 천이한다. 이 결과, 바이폴러 트랜지스터 Q1∼Q4의 상태가 도 1에서 설명한 제 1 상태가 되므로, IGBT(10)의 게이트 전극 G에 순바이어스가 인가되어, IGBT(10)가 턴온 한다. 시각 T1∼T2의 턴온 시간에서, 게이트·에미터간 전압 VGE는 -Vcc로부터 Vcc로 변화한다.

다음에, 시각 T3에서, 입력 신호 SG0이 H 레벨로부터 L 레벨로 전환한다. 이때, 바이폴러 트랜지스터 Q1, Q2은, 각각 오프 상태, 온 상태가 되고, 입력 신호 SG0을 반전한 제어신호 SG2이 공급되는 바이폴러 트랜지스터 Q4은 오프 상태가 된다. 한편, 시각 T3에서 제어신호 SG2이 L 레벨로부터 H 레벨로 변화할 때, 지연회로(40a)는, 제어신호 SG2의 상승을 시각 T4까지 지연시켜 출력한다. 이 출력을 받고, 바이폴러 트랜지스터 Q3은, 시각 T4까지 오프 상태를 유지하고, 시각 T4에서 온 상태로 천이한다.

바이폴러 트랜지스터 Q3이 온 상태가 될 때까지의 시각 T3∼T4에서는, 바이폴러 트랜지스터 Q1, Q3, Q4가 오프 상태이므로, 전원 노드 11과 IGBT(10) 사이는 개방된다. 한편, 바이폴러 트랜지스터 Q2는 온 상태이므로, IGBT(10)의 게이트 전극 G로부터, 게이트 저항 RG, 온 상태의 바이폴러 트랜지스터 Q2, 및 순방향의 다이오드 D4을 순서대로 경유하여, IGBT(10)의 에미터 전극 E에 이르는 방전 경로(19)가 형성된다. 전원(15)을 경유하지 않는 이 방전 경로(19)에 방전 전류가 흐름으로써, IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다. 도 2에 나타낸 시각 T3∼T4의 경우와 달리, 이 방전은 전원(15)에 의해 구동되어 생기는 것이 아니다. 게이트·에미터간 전압 VGE가 0이 되면 방전이 완료된다. 방전이 완료할 때까지의 시각은, 게이트 저항 RG의 저항값 및 IGBT(10)의 게이트 용량 등에 의해 결정되는 시정수에 따른다.

시각 T4에서 바이폴러 트랜지스터 Q3이 온 상태로 천이하면, 바이폴러 트랜지스터 Q1∼Q4의 상태는 제 2 상태가 되므로, IGBT(10)의 게이트 전극 G에 역바이어스가 인가된다. 도 17에서는, 시각 T4의 시점에서 이미 방전이 완료하여, 게이트·에미터간 전압 VGE가 0으로 되어 있으므로, 시각 T4∼T5에서, 게이트·에미터간 전압 VGE는 0으로부터 -Vcc까지 변화한다.

상기한 것과 같이, 실시예 3에서는, 시각 T3∼T5의 턴오프 기간은, 시각 T3∼T4의 제 1 기간과 시각 T4∼T5의 제 2 기간을 포함한다. 제 1 기간에서는, 전원(15)을 경유하지 않는 경로로 IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다. 따라서, 이 방전은, 전원(15)에 의해 구동되는 것이 아니다. 제 1 기간에 이어지는 제 2 기간에서는, 전원(15)에 의해 구동전류 ID가 공급되어, IGBT(10)에 역바이어스가 인가된다. 제 1 기간에서 게이트·에미터 사이에 축적된 전하의 방전이 완료되어 있으면, 제 2 기간에서의 게이트·에미터간 전압 VGE의 변화량은 Vcc가 되므로, 턴오프에 필요한 구동전류 ID는 I1이 되어, 도 2의 T3∼T4에 나타낸 실시예 1의 경우의 절반이 된다. 이와 같이, 실시예 3의 구동회로(3a)는, 턴오프에 필요한 구동전류 ID를 감소시킬 수 있다.

시각 T6에서는, 다시 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환되므로, 시각 T1의 경우와 마찬가지로, 바이폴러 트랜지스터 Q1∼Q4의 상태가 제 1 상태가 되고, IGBT(10)의 게이트 전극 G에 순바이어스가 걸려, IGBT(10)는 턴온한다. 실시예 3에서는, 턴온시에 대해서는, 게이트·에미터 사이에 축적된 전하를 방전시키는 과정을 받아들이고 있지 않으므로, 필요한 구동전류 ID는 I1×2가 되어, 도 2의 T5∼T6에 나타낸 실시예 1의 경우와 같다.

도 18은, 도 16에 나타낸 지연회로(40a)의 구체적 구성의 일례를 나타낸 회로도이다.

도 18에 도시되어 있는 것과 같이, 지연회로(40a)는, 입력측 노드(41)와 중간 노드(44) 사이에 접속된 저항(42)과, 중간 노드(44)와 출력측 노드(47) 사이에 직렬접속된 버퍼용의 2개의 인버터(46a, 46b)와, 저항(42)과 병렬로 접속되는 다이오드(43)와, 중간 노드(44)와 접지 노드(12)(접지 GND1) 사이에 접속되는 콘덴서(45)를 포함한다. 다이오드(43)의 극성에 대해서는, 캐소드가 입력측 노드(41)에 접속되고, 애노드가 중간 노드(44)에 접속된다. 지연회로(40a)의 입력측 노드(41)는, 접속 노드 P4에 접속되고, 출력측 노드(47)는, 바이폴러 트랜지스터 Q3의 베이스 전극 G3에 접속된다.

도 19는, 도 18에 나타낸 지연회로(40a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 19에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨(신호 입력 노드 Sin의 전위 V(Sin)), 입력측 노드(41)의 전위 V(41), 중간 노드(44)의 전위 V(44), 출력측 노드(47)의 전위 V(47), 및 바이폴러 트랜지스터 Q3의 동작 상태를 나타낸다.

도 18, 도 19를 참조하고, 시각 T1, T4에서는, 입력 신호 SG0가, L 레벨(0)로부터 H 레벨(Vcc)로 전환함에 따라, 입력측 노드(41)의 전위 V(41)는 Vcc로부터 0으로 변화한다. 이 전위 V(41)의 하강시에는, 다이오드(43)에 순방향 전류가 흐르므로, 중간 노드(44)의 전위 V(44)는, 입력측 노드(41)의 전위 V(41)의 변화에 따라 Vcc로부터 0까지 변화한다.

한편, 시각 T2, T5에서는, 입력측 노드(41)의 전위 V(41)이 0으로부터 Vcc로 변화한다. 이때, 다이오드(43)는, 역방향으로 바이어스되어 비도통 상태이다. 따라서, 저항(42) 및 콘덴서(45)로 구성되는 적분회로의 효과에 의해, 중간 노드(44)에 생성되는 신호의 상승 엣지가 둔해져, 중간 노드(44)의 전위 V(44)는 0으로부터 Vcc까지 서서히 상승한다. 이 결과, 중간 노드(44)의 전위 V(44)가 인버터 46a의 임계전압 Vt1 이상이 되는 시각 T3, T6 이후에서, 출력측 노드(47)의 전위 V(47)이 Vcc가 되어, 바이폴러 트랜지스터 Q3이 온 상태가 된다.

이와 같이, 지연회로(40a)에서는, 도 19의 시각 T2∼T3 및 시각 T5∼T6의 지연시간만큼, 출력측 노드(47)의 전위 V(47)의 상승의 타이밍이, 입력측 노드(41)의 전위 V(41)의 상승의 타이밍보다도 지연된다. 이 지연시간은, 콘덴서(45)의 용량과 저항(42)의 저항값의 곱인 적분회로의 시정수로 결정된다.

도 20은, 도 16에 나타낸 구동회로(3a)의 변형예인 구동회로(3b)의 구성을 나타낸 회로도이다. 도 20의 구동회로(3b)는, 도 16의 다이오드 D4과 지연회로(40a) 대신에, 바이폴러 트랜지스터 Q1의 콜렉터 전극과 에미터 전극 사이에 접속된 다이오드 D1과, 접속 노드 P3과 바이폴러 트랜지스터 Q2의 베이스 전극 G2 사이에 접속된 지연회로(40b)를 포함하는 점에 있어서, 도 16의 구동회로(3a)와 상위하다. 여기에서, 다이오드 D1의 캐소드가 바이폴러 트랜지스터 Q1의 콜렉터 전극에 접속되고, 다이오드 D1의 애노드가 에미터 전극에 접속된다. 따라서, 제 2 상태에서 바이폴러 트랜지스터 Q2이 온 상태가 되었을 때, 다이오드 D1은 역방향으로 바이어스되어 도통하지 않는다. 또한, 도 20의 지연회로(40b)은, 구동회로(3b)의 제어부(20f)에 포함되고, 입력되는 펄스 신호가 H 레벨로부터 L 레벨로 전환할 때의 하향 엣지를 지연시키는 것이다. 지연회로(40b)의 구체적 구성의 일례는 도 22를 참조해서 후술한다.

도 21은, 도 20의 구동회로(3b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 21에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 바이폴러 트랜지스터 Q1∼Q4의 온/오프의 상태, IGBT(10)의 게이트·에미터간 전압 VGE, 및 구동전류 ID를 나타낸다.

이하, 도 20, 도 21을 참조하여, 구동회로(3b)의 동작에 대해 설명한다. 여기에서, 도 21은, 도 17의 구동회로(3a)에 대한 타임차트와 비교하여, 바이폴러 트랜지스터 Q2의 파형과 바이폴러 트랜지스터 Q3의 파형이 교체되어 있는 점에서 다르다. 따라서, 이하의 설명에서는, 바이폴러 트랜지스터 Q2, Q3의 동작에 대해 주로 설명하고, 구동회로(3a)와 동일한 동작에 대해서는 설명을 반복하지 않는다.

도 21의 시각 T1에서, 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환한다. 이때, 입력 신호 SG0을 반전시킨 제어신호 SG2이 공급되는 바이폴러 트랜지스터 Q3은, 오프 상태로 천이한다. 한편, 바이폴러 트랜지스터 Q2의 베이스 전극 G2에는, 지연회로(40b)의 출력이 공급된다. 여기에서, 입력 신호 SG0이 L 레벨로부터 H 레벨로 변화하는 상승 엣지에서는, 지연회로(40b)에 의한 상승의 타이밍의 지연은 생기지 않으므로, 시각 T1에 바이폴러 트랜지스터 Q2은 오프 상태로 천이한다.

시각 T3에서, 입력 신호 SG0이 H 레벨로부터 L 레벨로 전환함에 따라, 바이폴러 트랜지스터 Q3은 온 상태로 천이한다. 한편, 지연회로(40b)는, 입력 신호 SG0가 H 레벨로부터 L 레벨로 변화하는 하향의 타이밍을 시각 T4까지 지연시켜 출력한다. 이 출력을 받은 바이폴러 트랜지스터 Q2는, 시각 T4까지 오프 상태를 유지하고, 시각 T4에서 온 상태로 천이한다.

바이폴러 트랜지스터 Q2가 온 상태로 천이할 때까지의 시각 T3∼T4에서는, 바이폴러 트랜지스터 Q1, Q2, Q4이 오프 상태이므로, 접지 노드(12)와 IGBT(10) 사이가 개방된다. 한편, 바이폴러 트랜지스터 Q3은 온 상태이므로, IGBT(10)의 게이트 전극 G로부터, 게이트 저항 RG, 순방향의 다이오드 D1, 및 온 상태의 바이폴러 트랜지스터 Q3을 순서대로 경유하여, IGBT(10)의 에미터 전극 E에 이르는 방전 경로(19)가 형성된다. 전원(15)을 경유하지 않는 이 방전 경로(19)에 방전 전류가 흐름으로써, IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다.

시각 T4에서 바이폴러 트랜지스터 Q2이 온 상태로 천이하면, 바이폴러 트랜지스터 Q1∼Q4의 상태는 제 2 상태가 되므로, IGBT(10)의 게이트 전극 G에 역바이어스가 인가된다.

이와 같이, 구동회로(3b)는, 도 16의 구동회로(3a)와 마찬가지로, 턴오프 기간의 최초의 시각 T3∼T4의 사이에, IGBT(10)의 게이트·에미터 사이에 축적된 전하를 전원(15)을 경유하지 않는 경로에서 방전시켜 둠으로써, 턴오프에 필요한 구동전류 ID를 감소시킬 수 있다.

도 22는, 도 20에 나타낸 지연회로(40b)의 구체적 구성의 일례를 나타낸 회로도이다.

도 22에 나타낸 지연회로(40b)는, 다이오드(43)의 애노드를 입력측 노드(41)에 접속하고, 캐소드를 중간 노드(44)에 접속하는 점에서, 도 18에 나타낸 지연회로(40a)와 다르다. 이와 같이 다이오드(43)의 극성이 도 18과 다르기 때문에, 입력측 노드(41)에 펄스 신호가 입력되었을 때, 도 18의 지연회로(40a)에서는, 상승의 타이밍이 지연된 것에 대해, 도 22의 지연회로(40b)에서는, 하강의 타이밍이 지연된다.

도 23은, 도 22에 나타낸 지연회로(40b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 23에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨(입력측 노드(41)의 전위 V(41)과 동일), 중간 노드(44)의 전위 V(44), 출력측 노드(47)의 전위 V(47), 및 바이폴러 트랜지스터 Q2의 동작 상태를 나타낸다.

도 22, 도 23을 참조하여, 시각 T1, T4에서, 입력 신호 SG0에 따라 입력측 노드(41)의 전위 V(41)이 0으로부터 Vcc로 전환한다. 이때, 이 전위 V(41)의 상승시에는, 다이오드(43)에 순방향 전류가 흐르므로, 중간 노드(44)의 전위 V(44)은, 입력측 노드(41)의 전위 V(41)의 변화에 따라 0으로부터 Vcc까지 변화한다.

한편, 시각 T2, T5에서, 입력측 노드(41)의 전위 V(41)은 Vcc로부터 0으로 변화한다. 이 전위 V(41)의 하강시에는, 중간 노드(44)에 생성되는 신호의 상승 엣지가 둔해져, 중간 노드(44)의 전위 V(44)은 Vcc로부터 0까지 서서히 하강한다. 이 결과, 중간 노드(44)의 전위 V(44)이 인버터 46a의 임계전압 Vt1 미만이 되는 시각 T3, T6 이후에서, 출력측 노드(47)의 전위 V(47)이 0이 되어, 바이폴러 트랜지스터 Q3가 온 상태가 된다. 즉, 시각 T2∼T3 및 시각 T5∼T6의 지연시간만큼, 출력측 노드(47)의 전위 V(47)의 하강의 타이밍이, 입력측 노드(41)의 전위 V(41)의 하강의 타이밍보다도 지연된다.

상기한 실시예 3에서는, 도 4에 나타낸 구동회로(1a)를 변형한 구동회로 3a, 3b의 구성을 나타냈지만, 도 5∼도 7에 나타낸 구동회로 1b∼1d를 변형해도 동일한 작용 효과를 나타내는 전력소자의 구동회로를 실현할 수 있다. 여기에서, 지연회로가 NPN형의 바이폴러 트랜지스터 또는 N채널의 MOSFET에 접속되는 경우에는, 도 18에 나타낸 지연회로(40a)가 사용되고, 지연회로가 PNP형의 바이폴러 트랜지스터 또는 P채널의 MOSFET에 접속되는 경우에는, 도 22에 나타낸 지연회로(40b)가 사용된다.

또한, 스위치 소자 Q1∼Q4로서 MOSFET를 사용하는 경우에는, MOSFET를 기생 다이오드를 방전 경로(19)로서 이용할 수 있다. 따라서, 바이폴러 트랜지스터 Q1 ∼Q4을 사용하는 도 16, 도 20의 경우와 달리, 스위치 소자 Q1, Q4과 병렬로 다이오드 D1, D4을 더 접속하지 않아도 된다.

또한, 실시예 3은, 실시예 2와 조합할 수 있다. 이 경우, IGBT(10)의 턴온시의 구동전류 ID의 저감 및 턴온 시간의 단축이라고 하는 실시예 2의 효과와, 턴오프시의 구동전류 ID의 저감이라고 하는 실시예 3의 양쪽의 효과를 나타낸다. 또한, 턴온과 턴오프의 양쪽에서 구동전류를 저감할 수 있으므로, 구동용의 전원(15) 및 스위치 소자 Q1∼Q4에 대해 전류용량의 작은 것을 사용할 수 있어, 비용상의 메리트가 있다.

[실시예 4]

실시예 4는, 실시예 3과는 반대로 IGBT(10)을 턴온할 때의 구동전류 ID의 저감을 목적으로 한다. 구체적 방법은, 실시예 3과 유사한 것이며, 스위치 소자 Q1∼Q4의 상태를 제 1 상태로부터 제 2 상태로 전환할 때, 스위치 소자 Q1， Q4의 어느 한쪽에 대해 온 상태가 되는 타이밍을 지연시킨다. 그리고, 이 사이에 전원(15)을 경유하지 않고 IGBT(10)의 에미터 전극 E와 게이트 전극 G가 접속함으로써, 게이트·에미터 사이에 축적한 전하를 방전시키는 것이다. 이하, 도 24∼도 27을 참조해서 상세히 설명한다.

도 24는, 본 발명의 실시예 4로서, IGBT(10)의 구동회로(4a)의 구성을 나타낸 회로도이다. 도 24에 나타낸 구동회로(4a)는, 도 4에 나타낸 구동회로(1a)를 변형한 것이다. 도 24에 나타낸 구동회로(4a)가 도 4에 나타낸 구동회로(1a)와 다른 점은, 바이폴러 트랜지스터 Q3의 에미터 전극 및 콜렉터 전극 사이에 접속된 다이오드 D3을 더 포함하는 점과, 바이폴러 트랜지스터 Q4의 게이트 전극 G4과 접속 노드 P4 사이에 접속된 지연회로(40b)를 더 포함하는 점이다. 여기에서, 다이오드 D3의 캐소드가 바이폴러 트랜지스터 Q3의 콜렉터 전극에 접속되고, 다이오드 D3의 애노드가 에미터 전극에 접속된다. 따라서, 제 1 상태에서 바이폴러 트랜지스터 Q4가 온 상태가 되었을 때, 다이오드 D3은 역방향으로 바이어스되어 도통하지 않는다. 또한, 지연회로(40b)는, 구동회로(4a)의 제어부(20g)에 포함되고, 도 20, 도 22를 참조해서 이미 설명한 것과 같이, 입력되는 펄스 신호가 H 레벨로부터 L 레벨로 전환할 때의 하강 엣지를 지연시킨다.

도 25는, 도 24의 구동회로(4a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 25에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 바이폴러 트랜지스터 Q1∼Q4의 온/오프의 상태, IGBT(10)의 게이트·에미터간 전압 VGE, 및 구동전류 ID를 나타낸다.

이하, 도 24, 도 25를 참조하고, 구동회로(4a)의 동작을 설명한다.

도 25의 시각 T1 이전에서, 바이폴러 트랜지스터 Q1∼Q4의 온/오프의 상태는 도 1에서 설명한 제 2 상태이므로, IGBT(10)에는, 게이트 전극 G의 전위가 에미터 전극 E의 전위에 대해 음이 되도록 역바이어스가 인가되고 있다.

시각 T1에서, 입력 신호 SG0이 L 레벨로부터 H 레벨로 전환하면, 입력신호 SG0이 공급되는 바이폴러 트랜지스터 Q1, Q2은, 각각 온 상태, 오프 상태가 되고, 입력 신호 SG0을 반전한 제어신호 SG2가 공급되는 바이폴러 트랜지스터 Q3은 오프 상태가 된다. 한편, 시각 T1에서는 제어신호 SG2이 H 레벨로부터 L 레벨로 변화하므로, 지연회로(40b)는, 제어신호 SG2의 하강을 시각 T2까지 지연시켜 출력한다. 이 출력을 받고, 바이폴러 트랜지스터 Q4는, 시각 T2까지 오프 상태를 유지하고, 시각 T2에서 온 상태로 천이한다.

바이폴러 트랜지스터 Q4가 온 상태가 될 때까지의 시각 T1∼T2의 기간은, 바이폴러 트랜지스터 Q2∼Q4가 오프 상태이므로, 접지 노드(12)와 IGBT(10) 사이가 개방된다. 한편, 바이폴러 트랜지스터 Q1은 온 상태이므로, IGBT(10)의 에미터 전극 E로부터, 순방향의 다이오드 D3, 온 상태의 바이폴러 트랜지스터 Q1, 및 게이트 저항 RG을 순서대로 경유하여, IGBT(10)의 게이트 전극 G에 이르는 방전 경로(19)가 형성된다. 전원(15)을 경유하지 않는 이 방전 경로(19)에 방전 전류가 흐름으로써, IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다. 도 2에 나타낸 시각 T1∼T2의 경우와 달리, 이 방전은 전원(15)에 의해 구동되어 생기는 것이 아니다. 게이트·에미터간 전압 VGE가 0이 되면 방전이 완료된다. 방전이 완료할 때까지의 시각은, 게이트 저항 RG의 저항값 및 IGBT(10)의 게이트 용량의 곱 등에 의해 결정되는 시정수에 따른다.

다음에, 시각 T2에서 바이폴러 트랜지스터 Q4가 온 상태로 천이하면, 바이폴러 트랜지스터 Q1∼Q4의 상태는 도 1에서 설명한 제 1 상태가 되므로, IGBT(10)의 게이트 전극 G에 순바이어스가 인가된다. 도 25에서는, 시각 T2의 시점에서 이미 방전이 완료되어, 게이트·에미터간 전압 VGE가 0으로 되어 있으므로, 시각 T2∼T3에서, 게이트·에미터간 전압 VGE는 0으로부터 Vcc까지 변화한다.

이와 같이, 실시예 4에서는, 시각 T1∼T3의 턴온 기간은, 시각 T1∼T2의 제 1 기간과 시각 T2∼T3의 제 2 기간을 포함한다. 제 1 기간에서는, 전원(15)을 경유하지 않는 경로에서 IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전되므로, 전원(15)에 의해 구동전류 ID가 공급되지 않는다. 제 1 기간에 이어지는 제 2 기간에서는, 전원(15)에 의해 구동전류 ID가 공급되어, IGBT(10)에 순바이어스가 인가된다. 제 1 기간에서 게이트·에미터 사이에 축적된 전하의 방전이 완료되어 있으면, 제 2 기간에서의 게이트·에미터간 전압 VGE의 변화량은 Vcc가 되므로, 턴온에 필요한 구동전류 ID는 I1이 되어, 도 2의 T1∼T2에 나타낸 실시예 1의 경우의 절반이 된다. 이와 같이, 실시예 4에서는 턴온에 필요한 구동전류 ID를 감소시킬 수 있다.

다음에, 시각 T4에서, 입력 신호 SG0가 H 레벨로부터 L 레벨로 전환하면, 입력 신호 SG0가 공급되는 바이폴러 트랜지스터 Q1, Q2은, 각각 오프 상태, 온 상태가 되고, 입력 신호 SG0을 반전한 제어신호 SG2가 공급되는 바이폴러 트랜지스터 Q3는 온 상태가 된다. 한편, 제어신호 SG2가 L 레벨로부터 H 레벨로 변화하는 상승 엣지에서는, 지연회로(40b)에 의한 지연은 생기지 않으므로, 지연회로(40b)에 접속되는 바이폴러 트랜지스터 Q4은, 시각 T4로부터 지연되지 않고 오프 상태로 천이한다. 이 결과, 바이폴러 트랜지스터 Q1∼Q4의 상태가 제 2 상태가 되므로, IGBT(10)의 게이트 전극 G에 역바이어스가 인가되어, IGBT(10)이 턴오프한다.

실시예 4에서는, 턴오프시에 대해서는, 전술한 실시예 3과 달리, 게이트·에미터 사이에 축적된 전하를 방전시키는 과정을 받아들이고 있지 않다. 따라서, 시각 T4∼T5의 턴오프 시간에 전원(15)으로부터 공급되는 구동전류 ID는 I1×2가 되어, 실시예 1의 경우와 같다.

시각 T6에서, 다시 입력 신호 SG0이 L 레벨로부터 H 레벨로 전환되므로, 시각 T1∼T3의 경우와 동일한 경과로, 시각 T8까지 IGBT(10)의 턴온이 완료한다.

도 26은, 도 24에 나타낸 구동회로(4a)의 변형예인 구동회로(4b)의 구성을 나타낸 회로도이다. 도 26의 구동회로(4b)는, 도 24의 다이오드 D3과 지연회로(40b) 대신에, 바이폴러 트랜지스터 Q2의 콜렉터 전극과 에미터 전극 사이에 접속된 다이오드 D2와, 접속 노드 P3과 바이폴러 트랜지스터 Q1의 베이스 전극 G1 사이에 접속된 지연회로(40a)를 포함하는 점에 있어서, 도 24의 구동회로(4a)와 상위하다. 여기에서, 다이오드 D2의 캐소드가 바이폴러 트랜지스터 Q2의 에미터 전극에 접속되고, 다이오드 D2의 애노드가 바이폴러 트랜지스터 Q2의 콜렉터 전극에 접속된다. 따라서, 제 1 상태에서 바이폴러 트랜지스터 Q1이 온 상태가 되었을 때, 다이오드 D2은 역방향으로 바이어스되어 도통하지 않는다. 또한, 지연회로(40a)는, 구동회로(4b)의 제어부(20h)에 포함되고, 도 16, 도 18을 참조해서 이미 설명한 것과 같이, 입력되는 펄스 신호가 L 레벨로부터 H 레벨로 전환할 때의 상승 엣지를 지연시킨다.

도 27은, 도 26의 구동회로(4b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 27에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 바이폴러 트랜지스터 Q1∼Q4의 온/오프의 상태, IGBT(10)의 게이트·에미터간 전압 VGE, 및 구동전류 ID를 나타낸다.

이하, 도 26, 도 27을 참조하여, 구동회로(4b)의 동작에 대해 설명한다. 여기에서, 도 27에서는, 도 25의 구동회로(4a)에 대한 타임차트와 비교하여, 바이폴러 트랜지스터 Q1의 파형과 바이폴러 트랜지스터 Q4의 파형이 교체되어 있는 점이 다르다. 따라서, 이하의 설명에서는, 바이폴러 트랜지스터 Q1, Q4의 동작에 대해 주로 설명하고, 구동회로(4a)와 동일한 동작에 대해서는 설명을 반복하지 않는다.

도 27의 시각 T1에서, 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환함에 따라, 입력 신호 SG0을 반전시킨 제어신호 SG2가 공급되는 바이폴러 트랜지스터 Q4는 온 상태가 된다. 한편, 지연회로(40b)는, 제어신호 SG2가 L 레벨로부터 H 레벨로 변화하는 상승의 타이밍을 시각 T2까지 지연시켜 출력하고, 이 출력을 받은 바이폴러 트랜지스터 Q1은, 시각 T2까지 오프 상태를 유지하고, 시각 T2에서 온 상태로 천이한다.

바이폴러 트랜지스터 Q1이 온 상태가 될 때까지의 시각 T1∼T2의 기간은, 바이폴러 트랜지스터 Q1∼Q3이 오프 상태이므로, 전원 노드 11과 IGBT(10) 사이가 개방된다. 한편, 바이폴러 트랜지스터 Q4은 온 상태이므로, IGBT(10)의 에미터 전극 E로부터, 온 상태의 바이폴러 트랜지스터 Q4, 순방향의 다이오드 D2, 및 게이트 저항 RG을 순서대로 경유하여, IGBT(10)의 게이트 전극 G에 이르는 방전 경로(19)가 형성된다. 전원(15)을 경유하지 않는 이 방전 경로(19)에 방전 전류가 흐름으로써, IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다.

시각 T2에서 바이폴러 트랜지스터 Q1이 온 상태로 천이하면, 바이폴러 트랜지스터 Q1∼Q4의 상태는 제 1 상태가 되므로, IGBT(10)의 게이트 전극 G에 순바이어스가 인가된다.

시각 T4에서, 입력 신호 SG0이 H 레벨로부터 L 레벨로 전환하면, 바이폴러 트랜지스터 Q4은 오프 상태가 된다. 이때, 입력 신호 SG0이 H 레벨로부터 L 레벨로 변화하는 하강 엣지에서는, 지연회로(40a)에 의한 지연은 생기지 않으므로, 시각 T4로부터 지연되지 않고 바이폴러 트랜지스터 Q1은 오프 상태로 천이한다.

이와 같이, 구동회로(4b)는, 도 24의 구동회로(4a)와 마찬가지로, 턴온 기간의 최초의 시각 T1∼T2의 사이에, IGBT(10)의 에미터 전극 E에 축적된 전하를 전원(15)을 경유하지 않는 경로에서 방전시켜 둠으로써, 턴온에 필요한 구동전류 ID를 감소시킬 수 있다.

상기한 실시예 4에서는, 도 4에 나타낸 구동회로(1a)를 변형한 구동회로 4a, 4b의 구성을 나타냈지만, 도 5∼도 7에 나타낸 구동회로 1b∼1d를 변형해도 같은 작용 효과를 나타내는 전력소자의 구동회로를 실현할 수 있다. 여기에서, 지연회로가 NPN형인 바이폴러 트랜지스터 또는 N채널의 MOSFET에 접속되는 경우에는, 도 18에 나타낸 지연회로(40a)가 사용되고, 지연회로가 PNP형의 바이폴러 트랜지스터 또는 P채널의 MOSFET에 접속되는 경우에는, 도 22에 나타낸 지연회로(40b)가 사용된다.

또한, 스위치 소자 Q1∼Q4로서 MOSFET를 사용하는 경우에는, MOSFET를 기생 다이오드를 방전 경로(19)로서 이용할 수 있다. 따라서, 바이폴러 트랜지스터 Q1∼Q4을 사용하는 도 24, 도 26의 경우와 달리, 스위치 소자 Q2, Q3과 병렬로 다이오드 D2, D3을 더 접속하지 않아도 된다.

또한, 실시예 4는, 실시예 3과 조합할 수 있다. 이 경우, IGBT(10)의 턴오프시의 구동전류 ID의 저감이라고 하는 실시예 3의 효과와, 턴온시의 구동전류 ID의 저감이라고 하는 실시예 4의 양쪽의 효과를 나타낸다. 또한, 턴온과 턴오프의 양쪽에서 구동전류를 저감할 수 있으므로, 구동용의 전원(15) 및 스위치 소자 Q1∼Q4에 대해 전류용량이 작은 것을 사용할 수 있어, 비용상의 메리트가 있다.

[실시예 5]

실시예 5는, IGBT(10)의 턴온시 및 턴오프시의 양쪽의 구동전류 ID를 저감하는 것을 목적으로 한다. 구체적으로는, 입력 신호 SG0에 따라, 스위치 소자 Q1∼Q4의 상태를 제 1, 제 2 상태로 전환할 때, 스위치 소자 Q1, Q3을 온 상태로 하고, 또한, 스위치 소자 Q2, Q4을 오프 상태로 하거나, 또는, 스위치 소자 Q1, Q3을 오프 상태로 하고, 또한, 스위치 소자 Q2, Q4을 온 상태로 하거나의, 어느 한가지 상태로 한다. 그리고, 이 사이에, 전원(15)을 경유하지 않는 경로에서 IGBT(10)의 게이트 전극 G과 에미터 전극 E를 접속하여, 게이트·에미터 사이에 축적한 전하를 방전시키는 것이다. 이하, 도 28∼도 33을 참조해서 상세히 설명한다.

도 28은, 본 발명의 실시예 5로서, IGBT(10)의 구동회로(5a)의 구성을 나타낸 회로도이다. 도 28에 나타낸 구동회로(5a)는, 도 6에 나타낸 구동회로(1c)를 변형한 것이다. 도 28에 나타낸 구동회로(5a)가 도 6에 나타낸 구동회로(1c)와 다른 점은, 접속 노드 P4과 인버터(24)의 출력단 사이에 접속되는 지연회로(40c)를 더 포함하는 점이다. 여기에서, 지연회로(40c)는, 구동회로(5a)의 제어부(20i)에 포함되고, 입력되는 펄스 신호의 상승, 하강의 양쪽의 타이밍을 지연시킨다. 지연회로(40c)의 구체적 구성예에 대해서는, 도 30을 참조해서 후술한다.

도 29는, 도 28의 구동회로(5a)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 29에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 스위치 소자 Q1∼Q4을 구성하는 MOSFET의 온/오프의 상태, IGBT(10)의 게이트·에미터간 전압 VGE, 및 구동전류 ID를 나타낸다. 이하에서는, 스위치 소자 Q1∼Q4을 구성하는 MOSFET를, 각각, MOSFETQ1∼Q4로 간략화해서 기재한다.

다음에, 도 28, 도 29를 참조하여, 구동회로(5a)의 동작을 설명한다.

도 29의 시각 T1에서, 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환할 때, 입력 신호 SG0가 공급되는 MOSFET Q1, Q2은, 각각 온 상태, 오프 상태가 된다. 한편, 지연회로(40c)에는, 입력 신호 SG0을 반전시킨 제어신호 SG2가 공급된다. 지연회로는, H 레벨로부터 L 레벨로 변화하는 제어신호 SG2의 하강의 타이밍을 T2까지 지연시켜 출력한다. 이 출력을 받고, MOSFET Q3, Q4은, 각각, 시각 T2까지 온 상태, 오프 상태를 유지하고, 시각 T2에서 오프 상태, 온 상태로 천이한다.

*시각 T1∼T2의 사이는, MOSFET Q2, Q4가 오프 상태이므로, 접지 노드(12)와 IGBT(10) 사이는 개방된다. 한편, MOSFET Q1, Q3은 온 상태이므로, IGBT(10)의 에미터 전극 E로부터, 온 상태의 MOSFET Q3, 온 상태의 MOSFET Q1, 및 게이트 저항 RG을 순서대로 경유하여, IGBT(10)의 게이트 전극 G에 이르는 방전 경로(19a)가 형성된다. 전원(15)을 경유하지 않는 이 방전 경로(19a)에 방전 전류가 흐름으로써, IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다. 도 2에 나타낸 시각 T1∼T2의 경우와 달리, 이 방전은 전원(15)이 구동해서 생기는 것이 아니다. 게이트·에미터간 전압 VGE가 0이 되면 방전이 완료한다. 방전이 완료할 때까지의 시각은, 게이트 저항 RG의 저항값 및 IGBT(10)의 게이트 용량 등에 의해 결정되는 시정수에 따른다.

시각 T2에서 MOSFET Q3, Q4이, 각각 오프 상태, 온 상태로 천이하면, MOSFET Q1∼Q4의 상태는 제 1 상태가 되므로, IGBT(10)의 게이트 전극 G에 순바이어스가 인가된다. 도 29에서는, 시각 T2의 시점에서 이미 방전이 완료되어, 게이트·에미터간 전압 VGE가 0으로 되어 있으므로, 시각 T2∼T3에서, 게이트·에미터간 전압 VGE는 0으로부터 Vcc까지 변화한다.

시각 T4에서, 입력 신호 SG0가 H 레벨로부터 L 레벨로 전환할 때, MOSFET Q1, Q2은, 각각 오프 상태, 온 상태가 된다. 한편, 지연회로(40c)는, L 레벨로부터 H 레벨로 변화하는 제어신호 SG2의 상승의 타이밍을 T5까지 지연시켜 출력한다. 이 출력을 받고, MOSFET Q3, Q4는, 각각, 시각 T5까지 오프 상태, 온 상태를 유지하고, 시각 T5에서 온 상태, 오프 상태로 천이한다.

시각 T4∼T5의 사이는, MOSFET Q1, Q3이 오프 상태이므로, 전원 노드 11과 IGBT(10) 사이는 개방된다. 한편, MOSFET Q2, Q4은 온 상태이므로, IGBT(10)의 게이트 전극 G로부터, 게이트 저항 RG, 온 상태의 MOSFET Q2, 및 온 상태의 MOSFET Q4를 순서대로 경유하여, IGBT(10)의 에미터 전극 E에 이르는 방전 경로(19b)가 형성된다. 전원(15)을 경유하지 않는 이 방전 경로(19b)에 방전 전류가 흐름으로써, IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다. 실시예 1에서 설명한 도 2의 시각 T3∼T4의 경우와 달리, 이 방전은 전원(15)에 의해 구동되어 생기는 것이 아니다. 게이트·에미터간 전압 VGE가 0이 되면 방전이 완료한다.

시각 T5에서 MOSFET Q3, Q4가, 각각 온 상태, 오프 상태로 천이하면, MOSFET Q1∼Q4의 상태는 제 2 상태가 되므로, IGBT(10)의 게이트 전극 G에 역바이어스가 인가된다. 도 29에서는, 시각 T5의 시점에서 이미 방전이 완료되어, 게이트·에미터간 전압 VGE가 0으로 되어 있으므로, 시각 T5∼T6에서, 게이트·에미터간 전압 VGE는 0으로부터 -Vcc까지 변화한다.

시각 T7에서 입력 신호 SG0이 다시 L 레벨로부터 H 레벨로 전환한다. 시각 T7∼T9의 턴온 기간의 구동회로(5a)의 동작은, 시각 T1∼T3로 같다.

전술한 것과 같이, 실시예 5에서는, 시각 T1∼T3, 시각 T7∼T9의 턴온 기간, 및 시각 T4∼T6의 턴오프 기간의 양쪽 모두, 이들 기간의 최초의 방전 기간에서, 게이트 전극 G 또는 에미터 전극 E에 축적된 전하가, 전원(15)을 경유하지 않는 경로로 방전되어, 게이트·에미터간 전압 VGE의 절대값이 감소한다. 그후, 전원(15)으로부터 구동전류 ID를 공급하여, 게이트 전극 G과 에미터 전극 E 사이에 순방향 또는 역방향의 바이어스 전압 VGE를 인가하므로, 구동용의 전원(15)에 의한 게이트·에미터간 전압 VGE의 변화량을 감소시킬 수 있다. 이 결과, 실시예 5의 구동회로(5a)는, 턴온 및 턴오프에 필요한 구동전류 ID를 감소시킬 수 있다. 방전 기간 동안에 방전이 완료하여, 게이트·에미터간 전압 VGE가 0까지 되돌아오고 있을 때에는, 구동전류 ID는 턴오프, 턴온의 어느쪽의 경우도 I1이 되어, 실시예 1의 절반이 된다.

도 30은, 도 28에 나타낸 지연회로(40c)의 구체적 구성의 일례를 나타낸 회로도이다.

도 30에 나타낸 지연회로(40c)는, 입력측 노드(41)와 중간 노드(44) 사이에 접속되는 다이오드(43)를 제거한 점에서, 도 18, 도 22에 나타낸 지연회로 40a, 40b와 다르다. 이와 같이 다이오드(43)를 제거했기 때문에, 입력측 노드(41)에 펄스 신호가 입력되었을 때, 지연회로 40a, 40b에서는, 각각 상승, 하강의 타이밍이 지연하는 것에 대해, 도 30의 지연회로(40c)에서는, 상승, 하강의 어느쪽의 타이밍도 지연한다.

도 31은, 도 30에 나타낸 지연회로(40c)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 31에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨(신호 입력 노드 Sin의 전위 V(Sin)), 입력측 노드(41)의 전위 V(41), 중간 노드(44)의 전위 V(44), 출력측 노드(47)의 전위 V(47), 및 MOSFET Q3, Q4의 동작 상태를 나타낸다.

도 30, 도 31을 참조하여, 시각 T1, T4에서는, 입력 신호 SG0가 L 레벨(0)로부터 H 레벨(Vcc)로 전환함에 따라, 입력측 노드(41)의 전위 V(41)이 Vcc로부터 0으로 하강한다. 이때, 저항(42) 및 콘덴서(45)로 구성되는 적분회로의 효과에 의해, 중간 노드(44)에 생성되는 전위 V(44)은, Vcc로부터 0까지 서서히 하강한다. 마찬가지로, 시각 T3, T7에서, 입력 신호 SG0에 따라 입력측 노드(41)의 전위 V(41)이 0으로부터 Vcc로 상승할 때, 중간 노드(44)에 생성되는 전위 V(44)은 0으로부터 Vcc까지 서서히 상승한다.

이 결과, 중간 노드(44)의 전위 V(44)이 인버터 46a의 임계전압 Vt1 이상이 되는 시각 T2 이전, 시각 T4∼T6, 시각 T8 이후에서, 출력측 노드(47)의 전위 V(47)이 Vcc가 된다. 즉, 시각 T1∼T2, 시각 T3∼T4, 시각 T5∼T6, 및 시각 T7∼T8의 지연시간만큼, 출력측 노드(47)의 전위 V(47)의 상승, 하강의 타이밍이, 입력측 노드(41)의 전위 V(41)의 상승, 하강의 타이밍보다도 지연된다. 이 지연시간은, 콘덴서(45)의 용량과 저항(42)의 저항값의 곱인 적분회로의 시정수로 결정된다. 따라서, MOSFET Q3, Q4이 온/오프하는 타이밍도, 입력 신호 SG0의 논리 레벨의 전환의 타이밍보다도 이 지연시간만큼 지연된다.

도 32는, 도 28에 나타낸 구동회로(5a)의 변형예인 구동회로(5b)의 구성을 나타낸 회로도이다. 도 32의 구동회로(5b)는, 지연회로(40c)의 설치 장소를, 분기 노드 P5과 접속 노드 P3 사이로 변경한 점에서, 도 28의 구동회로(5a)와 상위하다. 여기에서, 도 32의 지연회로(40c)는, 구동회로(5b)의 제어부(20j)에 포함되고, 도 30을 참조해서 이미 설명한 것과 같이, 입력되는 펄스 신호의 상승, 하강의 어느쪽의 타이밍도 지연시키는 것이다.

도 33은, 도 32의 구동회로(5b)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 33에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, MOSFET Q1∼Q4의 온/오프의 상태, IGBT(10)의 게이트·에미터간 전압 VGE, 및 구동전류 ID를 나타낸다.

이하, 도 32, 도 33을 참조하여, 구동회로(5b)의 동작에 대해 설명한다. 여기에서, 도 33은, 도 29의 구동회로(5a)에 대한 타임차트와 비교하여, 바이폴러 트랜지스터 Q1, Q2의 파형과 바이폴러 트랜지스터 Q3, Q4의 파형이 교체되어 있는 점이 다르다. 따라서, 이하의 설명에서는, 구동회로(5a)와 다른 동작에 대해 설명하고, 구동회로(5a)와 같은 동작에 대해서는 설명을 반복하지 않는다.

도 33의 시각 T1에서, 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환할 때, MOSFET Q3, Q4은, 각각 오프 상태, 온 상태가 된다. 지연회로(40c)의 출력을 받는 MOSFET Q1, Q2은, 시각 T2가 되고나서, 각각 온 상태, 오프 상태로 천이한다.

시각 T1∼T2의 사이는, MOSFET Q2, Q4은 온 상태이므로, IGBT(10)의 에미터 전극 E로부터, 온 상태의 MOSFET Q4, 온 상태의 MOSFET Q2, 및 게이트 저항 RG을 순서대로 경유하여, IGBT(10)의 게이트 전극 G에 이르는 방전 경로(19c)가 형성된다. 전원(15)을 경유하지 않는 이 방전 경로(19c)에 방전 전류가 흐름으로써, IGBT910)의 게이트·에미터 사이에 축적된 전하가 방전된다. 시각 T2에서 MOSFET Q1, Q2가, 각각 온 상태, 오프 상태로 천이하면, MOSFET Q1∼Q4의 상태는 제 1 상태가 되므로, IGBT(10)의 게이트 전극 G에 순바이어스가 인가된다.

한편, 시각 T4에서, 입력 신호 SG0가 H 레벨로부터 L 레벨로 전환할 때, MOSFET Q3, Q4은, 각각 온 상태, 오프 상태가 된다. MOSFET Q1, Q2은, 지연회로(40c)의 출력을 받으므로, 시각 T5이 되고나서, 각각 오프 상태, 온 상태로 천이한다.

시각 T4∼T5의 사이는, MOSFET Q1, Q3은 온 상태이므로, IGBT(10)의 게이트 전극 G로부터, 게이트 저항 RG, 온 상태의 MOSFET Q1, 및 온 상태의 MOSFET Q3을 순서대로 경유하여, IGBT(10)의 에미터 전극 E에 이르는 방전 경로(19d)가 형성된다. 전원(15)을 경유하지 않는 이 방전 경로(19)에 방전 전류가 흐름으로써, IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다. 시각 T5에서 MOSFET Q1, Q2가, 각각 오프 상태, 온 상태로 천이하면, MOSFET Q1∼Q4의 상태는 제 2 상태가 되므로, IGBT(10)의 게이트 전극 G에 역바이어스가 인가된다.

이와 같이, 구동회로(5b)는, 도 28의 구동회로(5a)와 마찬가지로, 턴온, 턴오프의 기간의 최초에, IGBT(10)의 게이트 전극 G 또는 에미터 전극 E에 축적된 전하를 전원(15)을 경유하지 않는 경로에서 방전시켜 둠으로써, 구동전류 ID를 감소시킬 수 있다. 또한, 상기한 실시예 5에서는, 도 6에 나타낸 구동회로(1c)를 변형한 구동회로 5a, 5b의 구성을 나타냈지만, 도 4, 도 5, 도 7에 나타낸 구동회로 1a, 1b, 1d를 변형해도 동일한 작용 효과를 나타내는 전력소자의 구동회로를 실현할 수 있다.

[실시예 6]

실시예 6에서는, 본 발명의 구동회로를 전류 검출 전극(센스 전극)을 갖는 전력소자에 적용한다.

예를 들면, 에미터 전극의 일부가 센스 전극으로서 분리된 구조의 IGBT(센스 IGBT)에서는, 센스 전극에 콜렉터 전류에 따른 전류(센스 전류)가 흐른다. 따라서, 이 센스 전류의 크기를 검출함으로써 콜렉터 전류를 감시할 수 있고, 과전류 보호 등에 이용할 수 있다. 최근, 활발하게 개발되고 있는 IPM(Intelligent Power Module)에서는, 이러한 센스 전극을 갖는 전력소자가 종종 이용된다.

센스 전극을 갖는 전력소자에 역바이어스를 인가하는 경우, 전술한 제 1, 제 2 종래기술의 구동회로에서는, 센스 전극과 구동회로의 접속이 복잡해진다고 하는 문제가 있다. 예를 들면, 센스 IGBT에 2전원을 사용하는 제 1 종래기술의 구동회로를 적용할 때, 센스 전류를 검출하기 위한 전류 검출 저항을, 구동회로용의 접지 GND1에 접속하는 것이 불가능하다. 전류 검출 저항은, 순바이어스용의 전원의 음극, 역바이어스용의 전원의 양극, 및 IGBT의 에미터 전극을 연결하는 기준선에 접속할 필요가 있다. 종래기술에서는, 이러한 기준선을 접지 GND1과 별도로 설치할 필요가 있다. 또한, 전류 검출 저항에 생기는 전압을 비교기에 의해 기준전원과 비교할 때에는, 기준전원의 접지측도 이 기준선에 접속할 필요가 있다. 이에 대해, 본 발명의 구동회로에서는, 상기한 전류 검출 저항 및 기준전원의 접지측은 접지 GND1에 접속할 수 있다고 하는 이점이 있다. 이하, 도 34∼도 36을 참조해서 상세히 설명한다.

*도 34는, 본 발명의 실시예 6으로서, IGBT(10)의 구동회로(6)의 구성을 나타낸 회로도이다. 도 34에 나타낸 구동회로(6)는, 도 6에 나타낸 구동회로(1c)를 변형한 것이다.

구동회로(6)는, IGBT(10) 대신에, 센스 전극을 갖는 센스 IGBT(10a)에 적용한다는 점에서, 도 6의 구동회로(1c)와 다르다. 센스 IGBT(10a)는, 콜렉터 전류 IC의 대부분이 흐르는 주요부(10b)와, 주요부(10b)의 에미터 전극 E와 분리된 센스 전극 S를 갖는 센스부(10c)를 포함한다. 센스 전극 S에는, 콜렉터 전류 IC의 일부가 흐른다. 센스 IGBT(10a)의 주요부(10b) 및 센스부(10c)는 공통의 콜렉터 전극 C를 갖고, 또한, 주요부(10b) 및 센스부(10c)의 게이트 전극 G는 서로 접속된다. 센스 IGBT(10a)의 게이트 전극 G가 게이트 저항 RG를 거쳐 접속 노드 P1에 접속되는 점과, 에미터 전극 E가 접속 노드 P2에 접속되는 점에 대해서는, 구동회로(6)는, 도 6의 구동회로(1c)와 동일하다.

또한, 구동회로(6)는, 신호 입력 노드 Sin과 분기 노드 P5 사이에 접속되는 제어 IC(Integrated Circuits)(50a)와, 센스 전극 S와 접지 노드(12) 사이에 접속되는 전류 검출 저항 RD와, 전류 검출 저항 RD와 병렬로 접속되는 제 5 스위치 소자 Q5로서의 N채널의 MOSFET와, MOSFET Q5의 제어 전극(게이트 전극)과 분기 노드 P5 사이에 접속되는 인버터(72)와, 한쪽의 입력단이 센스 전극 S에 접속되는 비교기(70)와, 비교기(70)의 다른 쪽의 입력단과 접지 노드(12) 사이에 접속되는 기준전원(71)과, 접속 노드 P2과 MOSFET Q3의 소스 전극 사이에 접속되는 제너 다이오드(74)를 더 포함하는 점에서, 도 6의 구동회로(1c)와 상위하다.

여기에서, 제너 다이오드(74)의 캐소드는, MOSFET Q3의 소스 전극에 접속되고, 애노드가 접속 노드 P2에 접속된다. 도 1에서 설명한 제 2 상태에서는, 전원전압 Vcc은, 전원 노드 11로부터, MOSFET Q3, 센스 IGBT(10a), 및 MOSFET Q2을 경유하여, 접지 노드(12)에 이르는 경로에 인가된다. 제너 다이오드(74)는, 이 경로에 인가되는 전원전압 Vcc의 일부를 분담하는 정전압부로서 기능한다. 이 결과, 센스 IGBT(10a)의 에미터 전극 E와 게이트 전극 G 사이에 인가되는 역바이어스 전압 VGE를 감소시킬 수 있다. 접속 노드 P1과 MOSFET Q2의 소스 전극 사이에, 캐소드가 접속 노드 P1측으로 되도록 제너 다이오드(74)를 접속하여도 된다.

또한, 비교기(70)는, 전류 검출 저항 RD에 생기는 검출 전압 VRD와 기준전원(71)의 전원전압 ER1을 비교하여, 검출 전압 VRD가 전원전압 ER1 이상일 때 H 레벨의 신호를 출력하고, 검출 전압 VRD가 전원전압 ER1보다 작을 때에는 L 레벨의 신호를 출력한다. 이와 같이, 비교기(70)는, 검출 전압 VRD를 감시하는 전압 감시부로서 기능한다.

또한, MOSFET Q5는, 그것의 게이트 전극이 인버터(72)를 거쳐 출력 노드(57)에 접속된다. 따라서, 입력 신호 SG0이 L 레벨로 전환하여, 출력 노드(57)의 전위 V(57)이 0일 때, 인버터(72)로부터 H 레벨의 신호가 공급되어 온 상태로 천이한다. 이 결과, 전류 검출 저항 RD의 양단이 온 상태의 MOSFET Q5을 거쳐 도통하므로, 검출 전압 VRD가 0이 된다. 이와 같이, 입력 신호 SG0이 L 레벨일 때에는, 센스 전류 IS의 크기에 상관없이, 검출 전압 VRD가 0이 되어, 비교기(70)는 L 레벨의 신호를 출력한다.

본래라면, 입력 신호 SG0가 L 레벨일 때에는, 센스 IGBT(10a)가 턴오프하여, 콜렉터 전류 IC 및 센스 전류 IS는 0이 될 것이다. 그렇지만, 센스 IGBT(10a)의 게이트 전극 G이 바이어스된 상황에서는, 칩 구조에 기인하는 기생 저항 때문에, 에미터 전극 E와 센스 전극 G 사이의 저항값이 작아져 버린다. 센스 IGBT(10a)에 역바이어스가 인가된 경우에는, 에미터 전극 E의 전위의 쪽이 센스 전극 S의 전위보다 높아지므로, 이 기생 저항을 거쳐 전류 검출 저항 RD에 전류가 흐르는 일이 있다. 이 결과, 검출 전압 VRD가 전원전압 ER1 이상으로 되면, 비교기(70)의 출력이 H 레벨이 된다고 하는 오동작이 생긴다. 따라서, 이러한 오동작을 회피하기 위해, MOSFET Q가 설치된다.

또한, 구동회로(6)의 제어부를 구성하는 제어 IC(50a)는, 입력 신호 SG0을 증폭해서 출력하기 위한 콘트롤 앰프(54)(도 38 참조)를 포함한다. 콘트롤 앰프(54)는, 입력 노드 51을 거쳐 신호 입력 노드 Sin과 접속되고, 출력 노드(57)를 거쳐 분기 노드 P5과 접속되고, 입력 노드 52를 거쳐 비교기(70)의 출력단과 접속된다. 또한, 콘트롤 앰프(54)는, 전원 노드 11 및 접지 노드(12)(접지 GND1)와 접속되어, 전원전압 Vcc이 공급된다. 콘트롤 앰프(54)는, 비교기(70)의 출력이 L 레벨일 때, 증폭된 제어신호 SG0을 출력 노드(57)로부터 출력하지만, 비교기(70)의 출력이 H 레벨이 된 후에는, 제어신호 SG0의 출력에 관계없이 L 레벨의 신호를 출력하여, 제어신호 SG0을 무효로 한다.

도 35는, 도 34의 구동회로(6)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 35에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 출력 노드(57)의 전위 V(57), 접속 노드 P1의 전위 V(P1), 센스 IGBT(10a)의 에미터 전극 E의 전위 V(E), 센스 IGBT(10a)의 게이트 전극 G의 전위 V(G), 게이트·에미터간 전압 VGE, 센스 IGBT(10a)의 콜렉터 전류 IC, 및 전류 검출 저항 RD에 걸리는 전압 VRD를 나타낸다.

이하, 도 34, 도 35를 참조하여, 구동회로(6)의 동작을 시각의 경과의 순서대로 설명한다. 이하의 설명에서는, 도 6의 구동회로(1c)와 다른 부분의 동작을 주로 설명하고, 공통되는 부분에 대해서는 설명을 반복하지 않는다.

도 35의 시각 T1 이전의 상태는, 입력 신호 SG0이 L 레벨일 때의 정상상태이다. 이때, 제어 IC의 출력 노드(57)의 전위 V(57)이 0인 것에 따라, MOSFET Q1∼Q4의 상태는 도 1에서 설명한 제 2 상태이다. 이때, 접속 노드 P1의 전위 V(P1) 및 센스 IGBT(10a)의 게이트 전극 G의 전위 V(G)은 0가 되어, 전술한 실시예 1의 도 2의 경우와 같지만, 접속 노드 P2의 전위 V(P2)은, 도 2의 경우와 달리, 제너 다이오드(74) 때문에 제너 전압 Vz만큼 낮아져 Vcc-Vz가 된다.

이 결과, 게이트·에미터간 전압 VGE는, Vz-Vcc가 되어, 그것의 절대값을 Vz만큼 도 2의 경우보다 작게 할 수 있다. 따라서, 역바이어스 방향의 내전압이 낮은 IGBT에 대해서도, 실시예 6의 구동회로(6)를 적용하는 것이 가능하게 된다.

다음의 시각 T1에서는, 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환한다. 이때, 제어 IC(50a)의 출력 노드(57)의 전위 V(57)이 0으로부터 Vcc가 되므로, MOSFET Q1∼Q4의 상태는, 도 1에서 설명한 제 1 상태로 변화한다. 제 1 상태에서는, 접속 노드 P1의 전위 V(P1)은 0으로부터 Vcc로 변화하고, 에미터 전극 E의 전위는 Vcc-Vz로부터 0으로 변화하므로, 게이트 전극 G에 순바이어스가 인가되어, 게이트 전극 G의 전위 V(G)은 0으로부터 Vcc까지 점차로 상승한다. 이 결과, 게이트·에미터간 전압 VGE는, Vz-Vcc로부터 Vcc까지 점차로 변화한다.

게이트·에미터간 전압 VGE가, 센스 IGBT(10a)의 임계전압 Vt2을 초과한 시각 T2에서, 센스 IGBT(10)은 턴온하여 콜렉터 전류 IC가 흐른다. 콜렉터 전류의 일부는 센스 전극 S로부터 전류 검출 저항 RD를 흐르므로, 전류 검출 저항 RD에 걸리는 검출 전압 VRD는, 0으로부터 V2로 변화한다. 도 36에서는, V2가 전원전압 ER1보다 작은 경우를 예시하고 있으므로, 비교기(70)는 L 레벨의 신호를 출력하고, 콘트롤 앰프(54)에 의해, 입력 신호 SG0가 무효로 되는 일은 없다.

시각 T3에서, 입력 신호 SG0가 H 레벨로부터 L 레벨로 전환하면, 제어 IC(50a)의 출력 노드(57)의 전위 V(57)은 Vcc로부터 0이 된다. 이때, MOSFET Q1∼Q4의 상태가 제 2 상태로 변화하므로, 게이트·에미터간 전압 VGE는, Vcc로부터 Vz-Vcc까지 점차로 변화한다. 이 결과, 센스 IGBT(10a)의 주요부(10b)에는 역바이어스가 인가된다. 센스부(10c)의 게이트 전극 G과 센스 전극 S 사이의 전압은 0이다.

또한, 시각 T3에서 출력 노드(57)의 전위 V(57)가 Vcc로부터 0이 되면, 출력 노드(57)와 인버터(72)를 거쳐 접속되는 MOSFET Q5는, 온 상태로 천이한다. 이 결과, 전류 검출 저항 RD에 생기는 검출 전압 VRD는 0이 된다. 따라서, 비교기(70)의 출력은, 센스 전류 IS의 크기에 상관없이 L 레벨이 되어, 오동작에 의해, 콘트롤 앰프(54)가 제어신호 SG0을 무효로 하는 일이 없다.

시각 T4에서, 게이트·에미터간 전압 VGE가 임계전압 Vt2을 하회하면, 콜렉터 전류 IC은 온 상태의 I2로부터 오프 상태의 0으로 되돌아간다.

도 36은, 도 34의 구동회로(6)의 비교예로서, 센스 IGBT(10a)의 구동회로(100)의 구성을 나타낸 회로도이다.

도 36에 나타낸 구동회로(100)는, 단일의 전원(15) 대신에, 2전원(15a, 15b)이 설치되어 있는 점과, MOSFET Q1∼Q4로 이루어진 H 브리지의 구성 대신에, MOSFET Q1, Q2의 2개의 스위치 소자가 설치되어 있는 점에 있어서, 도 34의 구동회로(6)와 상위하다. 따라서, 구동회로(6)에서는, MOSFET Q3, Q4에 제어신호 SG0을 공급하기 위한 분기 노드 P5가 설치되어 있는 것에 대해, MOSFET Q3, Q4를 갖지 않는 구동회로(100)에서는, 분기 노드 P5가 설치되어 있지 않다.

또한, 도 34의 구동회로(6)에서는, 전류 검출 저항 RD 및 기준전원(71)의 음극이 접지 GND1(접지 노드(12))에 접속되어 있다. 이에 대해, 도 36의 구동회로(100)에서는, 전류 검출 저항 RD 및 기준전원(71)의 음극이, 2전원(15a, 15b)의 사이의 노드(102) 및 센스 IGBT(10a)의 에미터 전극 E를 연결하는 기준선(104)에 접속되어 있다. 이 점에서, 구동회로(100)는, 도 34의 구동회로(6)와 다르다. 2 전원(15a, 15b)이 설치되는 구동회로(100)에서는, 전류 검출 저항 RD에 생기는 전압 VRD를 접지 GND1에 기준으로 해서 측정할 수 없고, 2전원(15a, 15b)의 사이의 노드(102)를 기준으로 하지 않으면 안되기 때문이다. 실시예 6의 구동회로(6)는, 비교예의 구동회로(100)와 달리, 접지 GND1과 분리된 기준선(104)을 설치할 필요가 없기 때문에, 센스 전극 S와 구동회로(100)의 접속이 간단해진다.

[실시예 7]

실시예 7의 구동회로(7)는, 실시예 6의 구동회로(6)에 실시예 3의 구동회로 3a, 3b, 실시예 4의 구동회로 4a, 4b의 구성을 조합한 것이다. 이하, 도 37∼도 39를 참조해서 상세히 설명한다.

도 37은, 본 발명의 실시예 7로서, 센스 IGBT(10a)의 구동회로(7)의 구성을 나타낸 회로도이다. 도 37에 나타낸 구동회로(7)는, 도 34의 구동회로(6)를 변형한 것이며, 하기의 제 1∼제 4 점에서, 도 34의 구동회로(6)와 다르다.

제 1로, 구동회로(7)에서는, MOSFET Q3, Q4의 도전형을 각각, PNP형, NPN형으로 변경하고 있다.

제 2로, 구동회로(7)는, 접속 노드 P4와 인버터(24)가 설치된 도 34의 회로 구성 대신에, 접속 노드 P4를 설치하지 않고, MOSFET Q3의 게이트 전극 G3과 분기 노드 P5 사이에 접속된 지연회로 40d와, MOSFET Q4의 게이트 전극 G4과 분기 노드 P5 사이에 접속된 지연회로 40e를 포함한다.

제 3으로, 구동회로(7)는, 분기 노드 P5과 접속 노드 P3 사이에 접속된 저항(76)과, 센스 IGBT(10a)의 게이트 전극 G과 접지 GND1 사이에 접속된 N채널의 M OSFET Q6를 더 포함한다.

제 4로, 구동회로(7)는, 도 34의 제어 IC(50a) 대신에, 센스 IGBT(10a)의 게이트 전극 G에 접속되는 입력 노드(61), 및 MOSFET Q6의 게이트 전극에 접속되는 출력 노드(67)를 더 갖는 제어 IC(50b)을 포함한다.

여기에서, 상기한 지연회로 40d는, 도 22의 지연회로(40b)를 변형한 것이다. 지연회로 40d는, 콘덴서(45) 대신에, MOSFET Q3의 게이트·소스간 용량을 이용하고 있는 점과, 버퍼용의 인버터 46a, 46b를 설치하지 않고, MOSFET Q3가 그것의 버퍼 기능을 하고 있는 점에서, 지연회로 40b와 다르다. 지연회로 40d의 기능은, 도 22의 지연회로(40b)의 기능과 동일하며, 입력되는 신호의 하강 엣지를 둔해지게 함으로써, 그것의 타이밍을 지연시키는 것이다. 도 37에서, 저항(42), 다이오드(43), 및 MOSFET Q3의 게이트 전극 G3에 접속되는 중간 노드(44a)는, 도 22의 중간 노드(44)에 대응한다.

또한, 지연회로 40e는, 도 18의 지연회로(40a)를 변형한 것이며, 콘덴서(45) 대신에, MOSFET Q4의 게이트·소스간 용량을 이용하고 있는 점과, 버퍼용의 인버터 46a, 46b을 설치하지 않고, MOSFET Q4이 그 버퍼 기능을 하고 있는 점에서, 지연회로(40a)와 다르다. 지연회로 40e의 기능은, 도 22의 지연회로(40a)의 기능과 동일하며, 입력되는 펄스 신호의 상승 엣지를 둔해지게 함으로써, 그것의 타이밍을 지연시키는 것이다. 도 37에서, 저항(42), 다이오드(43), 및 MOSFET Q4의 게이트 전극 G4에 접속되는 중간 노드(44b)는, 도 18의 중간 노드(44)에 대응한다.

또한, 도 37에 있어서, MOSFET Q3, Q4의 기생 다이오드는, 각각, 도 24에 나타낸 실시예 4의 구동회로(4a)에 포함되는 다이오드 D3, 및 도 16에 나타낸 실시예 3의 구동회로(3a)에 포함되는 다이오드 D4로서 기능한다.

도 38은, 도 37에 나타낸 제어 IC(50b)의 구체적 구성의 일례를 나타낸 회로도이다. 제어 IC(50b)은, 전술한 입력 노드(61) 및 출력 노드(67)와, MOSFET Q6의 온/오프를 제어하기 위한 제어회로(60)를 더 포함하는 점에서, 도 34에 나타낸 제어 IC(50a)와 다르다.

제어 IC(50b)의 제어회로(60)는, 비교기(62), 기준전원(68), NAND 회로(63), NPN형의 바이폴러 트랜지스터(64), 및 저항(65)을 포함한다. 이들 구성요소의 접속 에 대해 설명한다.

우선, 비교기(62)의 한쪽의 입력단은 입력 노드(61)를 거쳐 센스 IGBT(10a)의 게이트 전극 G에 접속되고, 다른 쪽의 입력단은 기준전원(68)의 양극에 접속된다. 기준전원(68)의 음극은 접지 GND1에 접속된다. 또한, NAND 회로(63)의 한쪽의 입력단은 비교기(62)의 출력단에 접속되고, 다른 쪽의 입력단은 인버터(69)를 거쳐 입력 노드(51에) 접속된다. 또한, 바이폴러 트랜지스터(64)의 게이트 전극은 NAND 회로(63)의 출력단에 접속되고, 에미터 전극은 접지 노드(12)(접지 GND1)에 접속된다. 바이폴러 트랜지스터(64)의 콜렉터 전극(66)은, 저항(65)을 거쳐 전원 노드 11(전원전압 Vcc)에 접속되는 동시에, 출력 노드(67)를 거쳐 MOSFET Q6의 게이트 전극에 접속된다. 여기에서, 비교기(62)는, 센스 IGBT(10a)의 게이트 전극 G의 전위 V(G)이 기준전원(68)의 전원전압 ER2 이하일 때 H 레벨의 신호를 출력하고, 게이트 전극 G의 전위 V(G)이 전원전압 ER2을 초과할 때 L 레벨의 신호를 출력하는 것이다.

다음에, 제어회로(60)의 동작에 대해 설명한다. 제어회로(60)는, 센스 IGBT(10a)를 턴오프할 때에, 센스 IGBT(10a)의 게이트 전극 G의 전위 V(G)가, 기준전원(68)의 전원전압 ER2 이하가 되었을 때, MOSFET Q6을 온시켜, IGBT(10a)의 게이트·에미터간 전압 VGE를 신속하게 저하시켜, 확실하게 센스 IGBT(10a)를 턴오프시키기 위한 것이다.

이 기능을 실현하기 위해, 제어회로(60)는, 입력 신호 SG0가 L 레벨(인버터(69)의 출력이 H 레벨)이며, 또한, 비교기의 출력이 H 레벨(게이트 전극 G의 전위 V(G)가 전원전압 ER2 이하)인 경우에, NAND 회로(63)가 L 레벨의 신호를 출력하도록 구성되어 있다. 상기한 경우 이외에서는, NAND 회로(63)는, H 레벨의 신호를 바이폴러 트랜지스터(64)의 베이스 전극에 출력한다. 그리고, NAND 회로(63)의 출력이 L 레벨일 때, 바이폴러 트랜지스터(64)가 오프 상태가 되므로, 저항(65)을 거쳐 전원 노드 11에 접속된 콜렉터 전극(66)의 전위는 Vcc가 된다. 한편, NAND 회로(63)의 출력이 H 레벨일 때, 바이폴러 트랜지스터(64)는 온 상태가 되므로, 바이폴러 트랜지스터(64)의 콜렉터 전극(66)의 전위는 0이 된다.

여기에서, MOSFET Q6의 게이트 전극은, 바이폴러 트랜지스터(64)의 콜렉터 전극(66)에 접속되어 있으므로, MOSFET Q6은, 바이폴러 트랜지스터(64)의 콜렉터 전극(66)의 전위가 Vcc인 경우에 온 상태가 된다. 즉, 입력 신호 SG0가 L 레벨이며, 또한, 비교기의 출력이 H 레벨(게이트 전극 G의 전위 V(G)가 전원전압 ER2 이하)인 경우에, MOSFET Q6는 온 상태가 된다. 이때, 온 상태의 MOSFET Q6을 거쳐, IGBT(10a)와 접지 노드와의 사이가 도통한다. 따라서, IGBT(10a)의 턴오프시에, 게이트·에미터간 전압 VGE의 신속한 저하를 실현할 수 있다.

도 39는, 도 37의 구동회로(7)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 39에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 출력 노드(57)의 전위 V(57), 중간 노드 44a의 전위 V(44a), 중간 노드 44b의 전위 V(44b), MOSFET Q1∼Q4의 온/오프의 상태, 접속 노드 P1의 전위 V(P1), 센스 IGBT(10a)의 게이트 전극 G의 전위 V(G), 에미터 전극 E의 전위 V(E), 게이트·에미터간 전압 VGE를 나타낸다.

이하, 도 37∼도 39를 참조하여, 구동회로(7)의 동작에 대해 설명한다. 이하의 설명에서는, 도 34의 구동회로(6)와 다른 부분의 동작을 주로 설명하고, 공통되는 부분에 대해서는 설명을 반복하지 않는다.

도 39의 시각 T1에서, 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환하고, 제어 IC(50b)의 출력 노드(57)의 전위 V(57)가 0으로부터 Vcc로 변화한다. 이것에 의해, MOSFET Q1, Q2은, 각각 온 상태, 오프 상태로 천이하므로, 접속 노드 P1의 전위 V(P1)은, 시각 T1에서 0으로부터 Vcc로 변화한다.

여기에서, 시각 T1에서의 전위 V(57)의 상승 엣지에서는, 지연회로 40a의 중간 노드(44a)의 전위 V(44a)는 지연되지 않고 0으로부터 Vcc까지 변화하므로, MOSFET Q3은, 시각 T1에서 오프 상태로 천이한다. 이에 대해, 지연회로 40b의 중간 노드(44b)의 전위 V(44b)는, 도 19의 전위 V(44)의 변화와 마찬가지로, 서서히 0으로부터 Vcc까지 변화하므로, MOSFET Q4은, 중간 노드(44b)의 전위(44b)가 MOSFET Q4의 임계전압 Vt4에 이르는 시각 T2까지 지연되어 온 상태로 천이한다.

MOSFET Q가 온 상태로 천이할 때까지의 시각 T1∼T2의 사이에는, 센스 IGBT(10a)의 에미터 전극 E로부터, 순방향의 제너 다이오드(74), MOSFET Q3의 기생 다이오드 D3, 온 상태의 MOSFET Q1, 및 게이트 저항 RG을 순서대로 경유하여, 센스 IGBT(10a)의 게이트 전극 G에 이르는 방전 경로가 형성된다. 그리고, 전원(15)을 경유하지 않는 이 방전 경로에 방전 전류가 흐름으로써, IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다. 이때, 센스 IGBT(10a)의 에미터 전극 E는, 순방향의 제너 다이오드(74) 및 MOSFET Q3의 기생 다이오드 D3를 거쳐 전원 노드 11에 접속되므로, 도 39에 도시되어 있는 것과 같이, 에미터 전극 E의 전위 V(E)은, 시각 T1에서 Vcc로 변화한다. 그리고, 게이트 전극 G의 전위 V(G)은, 방전 경로를 통한 방전에 의해 에미터 전극 E의 전위 V(E)인 Vcc로 서서히 근접해 간다. 이 결과, 센스 IGBT(10a)의 게이트·에미터간 전압 VGE는, Vz-Vcc로부터 서서히 변화하여, 시각 T2까지 방전이 완료하면 0까지 변화한다.

시각 T2에서, MOSFET Q4가 온 상태로 천이하면, MOSFET Q1∼Q4은 도 1에서 설명한 제 1 상태가 되므로, 센스 IGBT(10a)의 에미터 전극 E의 전위 V(E)은 0이 된다. 또한, 게이트·에미터간 전압 VGE는, 0으로부터 Vcc까지 서서히 변화하여, 센스 IGBT(10a)에 순바이어스가 인가된다.

다음의 시각 T3에서, 입력 신호 SG0가 H 레벨로부터 L 레벨로 전환하여, 제어 IC(50b)의 출력 노드(57)의 전위 V(57)이 Vcc으로부터 0으로 변화한다. 이것에 의해, MOSFET Q1, Q2은, 각각 오프 상태, 온 상태로 천이하므로, 접속 노드 P1의 전위 V(P1)은, Vcc로부터 0으로 변화한다.

시각 T3에서의 전위 V(57)의 하강 엣지에서는, 지연회로 40b의 중간 노드(44b)의 전위 V(44b)은 지연되지 않고 Vcc로부터 0까지 변화한다. 따라서, MOSFET Q4은, 시각 T3에서 오프 상태로 천이한다. 이에 대해, 지연회로 40a의 중간 노드(44a)의 전위 V(44a)은, 도 23의 전위 V(44)의 변화와 마찬가지로, 서서히 Vcc로부터 0까지 변화한다. 따라서, MOSFET Q3은, 중간 노드 44a의 전위(44a)가 MOSFET Q3의 임계전압 Vt3에 이르는 시각 T5까지 지연되어 온 상태로 천이한다.

MOSFET Q3가 온 상태로 천이할 때까지의 시각 T3∼T5의 기간에서는, 센스 IGBT(10a)의 게이트 전극 G로부터, 게이트 저항 RG, 온 상태의 MOSFET Q2, MOSFET Q4의 기생 다이오드 D4을 순서대로 경유하여, 센스 IGBT(10a)의 에미터 전극 E에 이르는 방전 경로가 형성된다. 그리고, 전원(15)을 경유하지 않는 이 방전 경로에 방전 전류가 흘러, IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다. 이때, 센스 IGBT(10a)의 에미터 전극 E가, MOSFET Q4의 기생 다이오드 D4을 거쳐 접지 GND1 접지 노드(12))에 접속되므로, 도 39에 도시되어 있는 것과 같이, 에미터 전극 E의 전위 V(E)은, 시각 T3∼T5의 사이에서 0을 유지한다. 그리고, 게이트 전극 G의 전위 V(G)은, 이 방전 경로를 통한 방전에 의해 에미터 전극 E의 전위 V(E)인 0으로 서서히 접근해 간다.

그런데, 제어 IC(50b)의 제어회로(60)의 효과에 의해, 게이트 전극 G의 전위 V(G)가 전원전압 ER2 이하가 되는 시각 T4에서, MOSFET Q6가 온 상태로 되어, 게이트 전극 G의 전위 V(G)은 조속히 0으로 변화한다. 게이트 전극 G의 전위 V(G)가 0인 상태는, 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환하는 시각 T6까지 계속된다. 이 결과, 게이트·에미터간 전압 VGE는, 시각 T3로부터 T4까지는 Vcc로부터 서서히 저하하고, 시각 T4이 된 시점에서 신속하게 0까지 저하한다.

다음의 시각 T5에서, MOSFET Q3가 온 상태로 천이하면, MOSFET Q1∼Q4은 도 1에서 설명한 제 2 상태가 되므로, 센스 IGBT(10a)의 에미터 전극 E의 전위 V(E)은 Vcc-Vz가 된다. 이 결과, 게이트·에미터간 전압 VGE는, 0으로부터 Vz-Vcc까지 변화하여, 센스 IGBT(10a)의 주요부(10b)에 역바이어스가 인가된다.

이와 같이, 실시예 7의 구동회로(7)에 따르면, 시각 T1로부터의 센스 IGBT(10a)의 턴온의 경우에는, 실시예 4의 경우와 마찬가지로, 미리 시각 T1∼T2의 사이에 전원(15)을 경유하지 않는 경로에서 게이트·에미터 사이에 축적된 전하를 방전시켜 둔다. 이것에 의해, 센스 IGBT(10a)의 턴온에 필요한 구동전류 ID를 감소시킬 수 있다.

또한, 시각 T3로부터의 턴오프의 경우에도, 실시예 3의 경우와 마찬가지로, 미리 시각 T3∼T4의 사이에 전원(15)을 경유하지 않는 경로에서 게이트·에미터 사이에 축적된 전하를 방전시켜 둔다. 이에 따라, 센스 IGBT(10a)의 턴오프에 필요한 구동전류 ID를 감소시킬 수 있다.

[실시예 8]

실시예 8의 구동회로(8)는, 실시예 7의 구동회로(7)에 실시예 2의 구동회로 2의 구성을 조합한 것이다. 이하, 도 40, 도 41을 참조해서 상세히 설명한다.

도 40은, 본 발명의 실시예 8로서, 센스 IGBT(10a)의 구동회로(8)의 구성을 나타낸 회로도이다. 도 40에 나타낸 구동회로(8)는, 분기 노드 P5과 지연회로 40d 사이에 접속된 미분회로(30c)와, MOSFET Q4의 소스 전극과 드레인 전극 사이에 접속된 저항 R4를 더 포함하는 점에서, 도 37의 구동회로(7)와 상위하다. 여기에서, 미분회로(30c)는, 도 14의 1숏 펄스 발생회로(30b)를 변형한 것이며, 버퍼용의 인버터(36a, 36b)를 설치하지 않고, MOSFET Q3가 그것의 버퍼 기능을 하고 있는 점에서, 도 14의 1숏 펄스 발생회로(30b)와 다르다. 또한, 저항 R4은, 도 8에 나타낸 실시예 2의 구동회로(2a)의 저항 R4에 대응하는 것이다. 또한, 도 40에서, 콘덴서(32), 저항(34), 다이오드(35), 및 지연회로 40d의 입력단에 접속되는 중간 노드(33)는, 도 14의 1숏 펄스 발생회로(30b)의 중간 노드(33)에 대응한다.

도 41은, 도 40의 구동회로(8)에 대해, 입력 신호 SG0에 따른 상태의 변화를 나타낸 타임차트이다. 도 41에 있어서, 횡축은 시각을 나타내고, 종축은 위에서부터 순서대로, 입력 신호 SG0의 논리 레벨, 출력 노드(57)의 전위 V(57), 중간 노드(33)의 전위 V(33), 중간 노드(44)a의 전위 V(44a), MOSFET Q1∼Q4의 온/오프의 상태, 접속 노드 P1의 전위 V(P1), 센스 IGBT(10a)의 게이트 전극 G의 전위 V(G), 에미터 전극 E의 전위 V(E), 게이트·에미터간 전압 VGE를 나타낸다.

이하, 도 40, 도 41을 참조하여, 구동회로(8)의 동작에 대해 설명한다. 여기에서, 도 41의 타임차트를 도 39의 구동회로(7)에 대한 타임차트와 비교하면, 입력 신호 SG0에 따른 MOSFET Q1, Q2, Q4의 온/오프의 타이밍의 점에서는, 도 41은 도 39와 공통된다. 한편, 구동회로(8)에서는 미분회로(30c)가 설치되기 때문에, 도 41의 MOSFET Q3의 온/오프의 타이밍이 도 39와 다르다. 따라서, 미분회로(30c) 및 MOSFET Q3에 관계되는 부분에 대해, 우선 설명한다.

출력 노드(57)의 전위 V(57)의 상승, 하강에 따라, 미분회로(30c)의 중간 노드(33)의 전위 V(33)는 도 41에 도시하는 것과 같이 변화한다. 이 파형 변화는, 도 15에 나타낸, 1숏 펄스 발생회로(30b)의 중간 노드(33)의 전위 V(33)의 파형변화와 같다. 즉, 도 41에 있어서, 시각 T1, T7의 전위 V(57)의 상승 엣지에서는, 중간 노드(33)의 전위 V(33)의 파형은 전원전압 Vcc으로부터 대부분 변화하지 않는다. 이에 대해, 시각 T3, T9의 전위 V(57)의 하강 엣지에서는, 전위 V(33)의 파형은, Vcc로부터 0까지 저하한 후, Vcc로 서서히 되돌아가는 것과 같은 미분파형을 나타낸다.

이 중간 노드(33)에 접속되는 지연회로 40d는, 입력되는 전위 V(33)의 하강을 둔하게 하는 전위 V(44)을 중간 노드(44)에 생성한다. 즉, 도 41에 있어서, 시각 T3, T9의 전위 V(33)의 하강에서, 전위 V(44a)의 하강은, 전위 V(33)의 하강보다도 완만하게 변화한다. 이 결과, MOSFET Q3은, 중간 노드(44)a의 전위 V(44a)가 MOSFET Q3의 임계전압 Vt3보다도 낮아지는 시각 T5∼T6 및 시각 T1l∼T12에서, 온 상태로 천이한다. 바꿔 말하면, MOSFET Q3은, 시각 T3, T9에서, H 레벨로부터 L 레벨로 변화하는 전위 V(57)의 하강 엣지를 트리거로 해서, 그것의 하강보다도 늦은 시각 T5, T1l에서 일시적으로 온 상태로 천이한다. 그후, 시각 T6, T1l에서 오프 상태로 되돌아가도록 동작한다.

다음에, 이러한 MOSFET Q3의 온/오프 동작에 따른, 센스 IGBT(10a)의 게이트 전극 G의 전위 V(G), 에미터 전극 E의 전위 V(E), 게이트·에미터간 전압 VGE의 변화에 대해, 도 39에 나타낸 구동회로(7)의 경우와 다른 점을 설명한다.

도 41의 시각 T2∼T3에서는, MOSFET Q1∼Q4의 상태가 도 1에서 설명한 제 1 상태가 된다. 정상상태가 되었을 때의 게이트 전극 G의 전위 V(G), 에미터 전극 E의 전위 V(E), 게이트·에미터간 전압 VGE의 각 크기는, 도 39에 나타낸 구동회로(7)의 시각 T2∼T3의 경우와 동일하다.

시각 T3에서, 입력 신호 SG0가 H 레벨로부터 L 레벨로 전환하면, MOSFET Q1， Q2, Q4은, 각각 오프 상태, 온 상태, 오프 상태로 천이하는 것에 대해, MOSFET Q3은, 시각 T5까지 오프 상태를 유지하고, 시각 T5에 온 상태로 천이한다. 시각 T3∼T5의 MOSFET Q1∼Q4의 상태는, 도 39에 나타낸 구동회로(7)의 시각 T3∼T5의 경우와 동일하며, 게이트 전극 G의 전위 V(G), 에미터 전극 E의 전위 V(E), 및 게이트·에미터간 전압 VGE의 변화도 도 39와 동일하다.

시각 T5에서, MOSFET Q3가 온 상태가 되면, MOSFET Q1∼Q4의 상태가 도 1에서 설명한 제 2 상태가 되므로, 센스 IGBT(10a)의 에미터 전극 E의 전위 V(E)은, Vcc-Vz가 되고, IGBT(10a)의 주요부(10b)에는, 게이트·에미터간 전압 VGE로서, Vz-Vcc의 역바이어스가 인가된다. 이때, 게이트 전극 G의 전위 V(G)은, MOSFET Q6가 온 상태이므로, 접지 GND1의 전위인 0을 유지한다.

시각 T6에서 MOSFET Q3이 오프 상태가 된 후, 다음에, 입력 신호 SG0이 L 레벨로부터 H 레벨로 전환하는 시각 T7까지의 사이, 센스 IGBT(10a)의 에미터 전극 E로부터, 저항 R4, 온 상태의 MOSFET Q2, 및 게이트 저항 RG을 순서대로 경유하여, 센스 IGBT(10a)의 게이트 전극 G에 이르는 방전 경로가 형성된다. 그리고, 전원(15)을 경유하지 않는 이 방전 경로에 방전 전류가 흐름으로써, IGBT(10)의 게이트·에미터 사이에 축적된 전하가 방전된다. 이 방전에 의해, 센스 IGBT(10a)의 에미터 전극 E의 전위 V(E)는 Vcc-Vz로부터 0까지 서서히 변화하고, 게이트·에미터간 전압 VGE도 Vz-Vcc로부터 0까지 서서히 변화한다. 이 변화는, 실시예 2에 있어서의 도 9의 시각 T4∼T6의 변화에 대응하는 것이다.

시각 T7에서 입력 신호 SG0가 L 레벨로부터 H 레벨로 전환하면, MOSFET Q1, Q2은, 각각 온 상태, 오프 상태로 천이하고, 스위치 소자 Q3, Q4은 오프 상태인 채로 변화하지 않는다. 이미 시각 T7까지, 센스 IGBT(10a)의 게이트·에미터 사이에 축적된 전하의 방전이 완료되어 있으므로, 센스 IGBT(10a)의 게이트 전극 G의 전위 V(G), 에미터 전극 E의 전위 V(E), 및 게이트·에미터간 전압 VGE의 각 값은 0인 채로 변화하지 않는다.

다음의 시각 T8에서, MOSFET Q4가 온 상태로 천이하면, MOSFET Q1∼Q4의 상태가 제 1 상태가 되므로, 센스 IGBT(10a)에 순바이어스가 인가되어, 게이트 전극 G의 전위 V(G), 및 게이트·에미터간 전압 VGE는 0으로부터 Vcc까지 변화한다.

이와 같이, 실시예 8의 구동회로(8)에 있어서도, 실시예 7과 마찬가지로, 미리 전원(15)을 경유하지 않는 경로에서 게이트·에미터 사이에 축적된 전하를 방전시키므로, 센스 IGBT(10a)의 턴온 및 턴오프에 필요한 구동전류 ID를 감소시킬 수 있다.

이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 표시되며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

1∼8 구동회로, 10 IGBT(전력소자), 10a 센스 IGBT(전력소자), 11 전원 노드(제 1 노드), 12 접지 노드(제 2 노드), 15 전원, 20, 20a∼20j 제어부, 50a, 50b 제어 IC, 70 비교기(전압 감시부), 74 제너 다이오드(정전압부), 80 스위치 매트릭스 회로, C 콜렉터 전극(제 1 주전극), E 에미터 전극(제 2 주전극), G 게이트 전극(제어 전극), S 센스 전극, IC 콜렉터 전류(주전류), Q1∼Q6 스위치 소자, SG0 입력 신호, R1, R4 저항, D1∼D4 다이오드, RD 전류 검출 저항

Claims

제어 전극에 주어지는 신호에 따라 제 1, 제 2 주전극 사이에 흐르는 주전류를 제어하는 전력소자의 구동회로로서,
제 1 노드와 제 2 노드와의 사이에 접속되는 전원과,
상기 제어 전극을 상기 제 1, 제 2 노드의 한쪽에 선택적으로 접속하고, 상기 제 2 주전극을 상기 제 1, 제 2 노드의 한쪽에 선택적으로 접속하도록 구성되는 스위치 매트릭스 회로와,
상기 전력소자의 온/오프의 전환을 행하기 위한 입력 신호에 따라 상기 스위치 매트릭스 회로를 제어하는 제어부를 구비하고,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 온 상태로부터 오프 상태로 천이시키는 변화를 한 경우에는, 상기 제어 전극을 상기 제 1 노드에 접속하고, 또한, 상기 제 2 주전극을 상기 제 2 노드에 접속하는 제 1 상태로부터, 상기 제어 전극을 상기 제 2 노드에 접속하고, 또한, 상기 제 2 주전극을 상기 제 1 노드에 접속하는 제 2 상태로, 상기 스위치 매트릭스 회로의 상태를 전환하는, 전력소자의 구동회로.
제 1항에 있어서,
상기 스위치 매트릭스 회로는,
상기 제어 전극 및 상기 제 1 노드 사이에 접속되는 제 1 스위치 소자와,
상기 제어 전극 및 상기 제 2 노드 사이에 접속되는 제 2 스위치 소자와,
상기 제 2 주전극 및 상기 제 1 노드 사이에 접속되는 제 3 스위치 소자와,
상기 제 2 주전극 및 상기 제 2 노드 사이에 접속되는 제 4 스위치 소자를 포함하고,
상기 제어부는, 상기 제 1 상태에서는, 상기 제 1, 제 4 스위치 소자를 온 상태로 하고, 또한 상기 제 2, 제 3 스위치 소자를 오프 상태로 하고, 상기 제 2 상태에서는, 상기 제 1, 제 4 스위치 소자를 오프 상태로 하고, 또한 상기 제 2, 제 3 스위치 소자를 온 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 스위치 매트릭스 회로는, 상기 제 1 스위치 소자와 병렬로 접속되는 저항을 더 포함하고,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 온 상태로부터 오프 상태로 천이시키는 변화를 한 경우에는, 상기 스위치 매트릭스 회로의 상태를 일시적으로 상기 제 2 상태로 한 후, 상기 제 3 스위치 소자를 온 상태로 유지하고, 또한 상기 제 1, 제 2, 제 4 스위치 소자를 오프 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 스위치 매트릭스 회로는, 상기 제 4 스위치 소자와 병렬로 접속되는 저항을 더 포함하고,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 온 상태로부터 오프 상태로 천이시키는 변화를 한 경우에는, 상기 스위치 매트릭스 회로의 상태를 일시적으로 상기 제 2 상태로 한 후, 상기 제 2 스위치 소자를 온 상태로 유지하고, 또한 상기 제 1, 제 3, 제 4 스위치 소자를 오프 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 스위치 매트릭스 회로는, 상기 제 3 스위치 소자와 병렬로, 상기 제 4 스위치 소자가 온 상태일 때에 상기 전원에 의해 역방향으로 바이어스되도록 접속되는 다이오드를 더 포함하고,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 오프 상태로부터 온 상태로 천이시키는 변화를 한 경우에는, 상기 제 1 스위치 소자를 온 상태로 하고, 또한 상기 제 2∼제 4 스위치 소자를 오프 상태로 한 후, 상기 스위치 매트릭스 회로의 상태를 상기 제 1 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 스위치 매트릭스 회로는, 상기 제 2 스위치 소자와 병렬로, 상기 제 1 스위치 소자가 온 상태일 때에 상기 전원에 의해 역방향으로 바이어스되도록 접속되는 다이오드를 더 포함하고,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 오프 상태로부터 온 상태로 천이시키는 변화를 한 경우에는, 상기 제 4 스위치 소자를 온 상태로 하고, 또한 상기 제 1∼제 3 스위치 소자를 오프 상태로 한 후, 상기 스위치 매트릭스 회로를 상기 제 1 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 스위치 매트릭스 회로는, 상기 제 1 스위치 소자와 병렬로, 상기 제 2 스위치 소자가 온 상태일 때에 상기 전원에 의해 역방향으로 바이어스되도록 접속되는 다이오드를 더 포함하고,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 온 상태로부터 오프 상태로 천이시키는 변화를 한 경우에는, 상기 제 3 스위치 소자를 온 상태로 하고, 또한 상기 제 1, 제 2, 제 4 스위치 소자를 오프 상태로 한 후, 상기 스위치 매트릭스 회로의 상태를 상기 제 2 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 스위치 매트릭스 회로는, 상기 제 4 스위치 소자와 병렬로, 상기 제 3 스위치 소자가 온 상태일 때에 상기 전원에 의해 역방향으로 바이어스되도록 접속되는 다이오드를 더 포함하고,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 온 상태로부터 오프 상태로 천이시키는 변화를 한 경우에는, 상기 제 2 스위치 소자를 온 상태로 하고, 또한 상기 제 1, 제 3, 제 4 스위치 소자를 오프 상태로 한 후, 상기 스위치 매트릭스 회로의 상태를 상기 제 2 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 온 상태로부터 오프 상태로 천이시키는 변화를 한 경우에는, 상기 제 1, 제 3 스위치 소자를 온 상태로 하고, 또한 상기 제 2, 제 4 스위치 소자를 오프 상태로 한 후, 상기 스위치 매트릭스 회로의 상태를 상기 제 2 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 온 상태로부터 오프 상태로 천이시키는 변화를 한 경우에는, 상기 제 2, 제 4 스위치 소자를 온 상태로 하고, 또한 상기 제 1, 제 3 스위치 소자를 오프 상태로 한 후, 상기 스위치 매트릭스 회로의 상태를 상기 제 2 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 오프 상태로부터 온 상태로 천이시키는 변화를 한 경우에는, 상기 제 1, 제 3 스위치 소자를 온 상태로 하고, 또한 상기 제 2, 제 4 스위치 소자를 오프 상태로 한 후, 상기 스위치 매트릭스 회로의 상태를 상기 제 1 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 오프 상태로부터 온 상태로 천이시키는 변화를 한 경우에는, 상기 제 2, 제 4 스위치 소자를 온 상태로 하고, 또한 상기 제 1, 제 3 스위치 소자를 오프 상태로 한 후, 상기 스위치 매트릭스 회로의 상태를 상기 제 1 상태로 하는 전력소자의 구동회로.
제 2항에 있어서,
상기 제 1 노드로부터 상기 제 3 스위치 소자를 경유해서 상기 제 2 주전극에 이르는 경로 위, 및 상기 제어 전극으로부터 상기 제 2 스위치 소자를 경유해서 상기 제 2 노드에 이르는 경로 위의 적어도 한쪽에 설치되어, 상기 제 1, 제 2 노드 사이의 전압의 일부를 분담하는 정전압부를 더 구비한 전력소자의 구동회로.
제 1항에 있어서,
상기 전력소자는, 센스 전극을 더 포함하고,
상기 주전류의 일부는, 상기 제 1 주전극 및 상기 센스 전극 사이를 흐르고,
상기 구동회로는, 상기 제 2 노드 및 상기 센스 전극 사이에 접속되는 전류 검출 저항과, 상기 전류 검출 저항에서 생기는 전압을 감시하는 전압 감시부를 더 구비한 전력소자의 구동회로.
제 14항에 있어서,
상기 구동회로는, 상기 전류 검출 저항과 병렬로 접속되는 제 5 스위치 소자를 더 구비하고,
상기 제어부는, 상기 입력 신호가 상기 전력소자를 온 상태로부터 오프 상태로 천이시키는 변화를 한 경우에, 상기 제 5 스위치 소자를 온 상태로 하는 전력소자의 구동회로.
제 1항에 있어서,
상기 전원은, 상기 전력소자를 온 상태로 천이시키는데 필요충분한 전압을 출력하는 단일의 직류전원인 전력소자의 구동회로.