KR20100000732A - 테스트 패드 구조물, 반도체 칩 검사용 패드 구조물 및이를 포함하는 테이프 패키지용 배선기판 - Google Patents

테스트 패드 구조물, 반도체 칩 검사용 패드 구조물 및이를 포함하는 테이프 패키지용 배선기판 Download PDF

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Abstract

테스트 패드 구조물은 다수개의 테스트 패드들 및 다수개의 연결 리드들을 포함한다. 상기 다수개의 테스트 패드들은 기판 상에 형성된 배선 패턴으로부터 순차적으로 형성되며 서로 평행한 행들 각각에 배열되고, 적어도 하나의 패드들이 배열된 제1 그룹의 테스트 패드들 및 적어도 두개의 패드들이 배열된 제2 그룹의 테스트 패드들을 구비한다. 상기 다수개의 연결 리드들은 상기 배선 패턴의 일단부들로부터 연장하여 상기 테스트 패드들과 각각 연결되며, 상기 제2 그룹의 테스트 패드들 중에서 상기 제1 그룹의 테스트 패드들과 가장 근접한 제1 행에 배열된 패드들 사이를 통과하여 상기 제1 행의 다음 행인 제2 행에 배열된 적어도 하나의 패드에 연결되는 적어도 하나의 내부 리드를 갖는다.

Description

테스트 패드 구조물, 반도체 칩 검사용 패드 구조물 및 이를 포함하는 테이프 패키지용 배선기판{A test pad structure, a pad structure for inspecting a semiconductor chip and a wiring substrate for a tape package having same}
본 발명은 테스트 패드 구조물, 반도체 칩 검사용 패드 구조물 및 이를 포함하는 테이프 패키지용 배선기판에 관한 것으로, 보다 상세하게는 배선기판에 실장되는 반도체 칩을 검사하기 위한 테스트 패드 구조물 및 이를 포함하는 테이프 패키지용 배선기판에 관한 것이다.
일반적으로 반도체 장치는 반도체 웨이퍼로 사용되는 실리콘웨이퍼 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(Fab) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 조립 공정을 통해 제조된다.
상기 패키지 조립 공정은 반도체 칩과 같은 반도체 장치를 전기적으로 연결시켜 주며, 밀봉 작업을 통하여 상기 반도체 칩을 보호하고 제품 사용 중에 발생하는 열을 발산시키는 역할을 한다. 칩을 전기적으로 연결시켜 주기 위한 일반적인 방법으로는 와이어 본딩(wire bonding), 솔더 본드(solder bond), 탭(TAB, tape automated bonding) 등의 방법이 있다.
최근에는, LCD와 같은 평판 표시 장치 산업의 발달에 힘입어 평판 표시 장치의 구동 칩(drive IC) 부품인 테이프 패키지(tape package)의 제조 산업 또한 발전하고 있다. 이와 같은 테이프 패키지는 테이프 배선기판(tape substrate)을 이용한 반도체 패키지로서, 테이프 캐리어 패키지(TCP, tape carrier package)와 칩 온 필름(COF, chip on film) 패키지로 나눌 수 있다.
일반적으로, 상기 테이프 패키지는 외부접속단자로 상기 테이프 배선기판 위에 형성된 입/출력 배선 패턴을 사용하는 탭(TAB) 방식을 이용하며, 입/출력 배선 패턴을 인쇄회로기판(PCB, printed circuit board)이나 디스플레이 패널(panel)에 직접 부착하여 실장한다.
상기 테이프 패키지의 제조 공정에 있어서, 상기 테이프 배선기판 상에 실장된 반도체 칩의 전기적 특성을 검사하기 위한 검사 공정이 수행된다. 구체적으로, 프로브 카드의 프로브 니들들은 상기 테이프 배선기판 상에 형성된 테스트 패드들과 접촉하여 상기 반도체 칩을 검사하게 된다. 상기 테스트 패드들은 연결 리드들을 통해 상기 입/출력 배선 패턴에 전기적으로 연결된다.
상기 테스트 패드들은 서로 일정 간격만큼 이격 배치되고, 상기 프로브 니들들은 대응하는 상기 테스트 패드들과 접촉하게 된다.
최근에는, 상기 반도체 칩에 입/출력되는 신호선의 수의 증가에 따라 상기 반도체 칩이 실장되는 상기 테이프 배선기판의 크기와 배선 패턴의 선폭은 점점 감 소하고 있다. 이에 따라, 상기 테스트 패드들 간의 간격 역시 감소되어, 상기 프로브 니들의 두께 역시 감소될 필요가 있게 된다. 그러나, 상기 프로브 카드의 프로브 니들은 신뢰성 및 내구성을 위해 최소 허용 두께가 필요하며, 현재 양산되는 프로브 카드에 적합한 구조를 갖는 테스트 패드 구조물이 요구되고 있다.
본 발명의 목적은 축소된 배선 기판 상에 최대한의 크기와 피치를 제공하도록 배열되는 테스트 패드들을 반도체 칩 검사용 패드 구조물을 제공하는 데 있다.
본 발명의 다른 목적은 상술한 반도체 칩 검사용 패드 구조물을 갖는 테이프 패키지용 배선기판을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 테스트 패드 구조물은 다수개의 테스트 패드들 및 다수개의 연결 리드들을 포함한다. 상기 다수개의 테스트 패드들은 기판 상에 형성된 배선 패턴으로부터 순차적으로 형성되며 서로 평행한 행들 각각에 배열되고, 적어도 하나의 패드들이 배열된 제1 그룹의 테스트 패드들 및 적어도 두개의 패드들이 배열된 제2 그룹의 테스트 패드들을 구비한다. 상기 다수개의 연결 리드들은 상기 배선 패턴의 일단부들로부터 연장하여 상기 테스트 패드들과 각각 연결되며, 상기 제2 그룹의 테스트 패드들 중에서 상기 제1 그룹의 테스트 패드들과 가장 근접한 제1 행에 배열된 패드들 사이를 통과하여 상기 제1 행의 다음 행인 제2 행에 배열된 적어도 하나의 패드에 연결되는 적어도 하나의 내부 리드를 갖는다.
본 발명의 일 실시예에 있어서, 상기 제1 행에 배열된 패드는 제1 평면적을 가지며, 상기 제2 행에 배열된 패드는 상기 제1 평면적보다 큰 제2 평면적을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 그룹의 테스트 패드들은 상기 제1 그룹의 테스트 패드들의 배열 방향으로 연장하는 중심선을 중심으로 대칭적으로 배열될 수 있다. 이 경우에 있어서, 상기 내부 리드는 상기 제1 그룹의 테스트 패드들의 배열 방향에 대하여 경사지고 상기 제1 그룹의 테스트 패드와 상기 제1 행에 배열된 패드 사이를 통과하는 굴곡부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 행에 배열된 패드들은 상기 내부 리드가 통과하는 데 필요한 최소한의 간격만큼 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 테스트 패드들은 총 6행으로 배열될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판 상에는 반도체 칩이 실장되고, 상기 배선 패턴은 상기 반도체 칩의 입력 및 출력 단자들 중 적어도 하나에 연결될 수 있다. 상기 반도체 칩은 표시 장치 구동용 회로 장치일 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명에 따른 반도체 칩 검사용 패드 구조물은 반도체 칩이 실장되는 기판 상에 순차적으로 형성되는 다수개의 테스트 패드들 및 상기 기판 상에 형성되어 상기 테스트 패드들을 상기 반도체 칩의 입력 및 출력 단자들 중 적어도 하나에 연결시키는 다수개의 연결 리드들을 포함한다. 상기 다수개의 테스트 패드들은 제1 행에 배열된 적어도 하나의 패드를 갖는 제1 그룹의 테스트 패드, 및 상기 제1 행과 평행한 제2 행에 배열된 적어도 두개의 제1 패드들 및 상기 제1 행과 평행한 제3 행에 배열된 적어도 두개의 제2 패드들을 갖는 제2 그룹의 테스트 패드들을 구비한다. 상기 다수개의 연결 리드들은 상기 제1 그룹의 테스트 패드에 연결되는 제1 그룹의 연결 리드, 및 상기 제1 패드들에 연결되는 제1 리드들 및 상기 제1 패드들 사이를 통과하여 상기 제2 패드들 중 적어도 하나의 패드에 연결되는 적어도 하나의 제2 리드를 갖는 제2 그룹의 연결 리드들을 구비한다.
본 발명의 다른 실시예에 있어서, 상기 제1 패드는 제1 평면적을 가지며, 상기 제2 패드는 상기 제1 평면적보다 큰 제2 평면적을 가질 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제1 패드들은 적어도 하나의 상기 제2 리드가 통과할 수 있는 간격만큼 이격될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제1 그룹의 테스트 패드는 상기 제1 행에 평행한 행들에 각각 배열된 두 개의 테스트 패드들을 더 포함하고, 상기 제2 그룹의 테스트 패드들은 상기 제1 행에 평행한 제4 행에 배치된 적어도 두 개의 제3 패드들을 더 포함할 수 있다. 이 경우에 있어서, 상기 제2 그룹의 연결 리드들은 상기 제1 패드들 사이를 통과하여 상기 제2 패드들 중 어느 하나에 연결되는 제2 리드 및 상기 제1 패드들 사이를 통과하여 상기 제3 패드들 중 어느 하나에 연결되는 제3 리드를 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제2 그룹의 테스트 패드들은 상기 제1 그룹의 테스트 패드들의 배열 방향으로 연장하는 중심선을 중심으로 하여 대칭적으로 배열될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제1 패드들 사이를 통과하는 제2 및 제3 리드들은 상기 제1 그룹의 테스트 패드들의 배열 방향에 대하여 경사지고 상기 제1 그룹의 테스트 패드와 상기 제1 패드 사이를 통과하는 굴곡부를 각각 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제1 패드는 제1 평면적을 가지며, 상기 제2 패드는 상기 제1 평면적보다 큰 제2 평면적을 가지고, 상기 제3 패드는 상기 제2 평면적보다 큰 제3 평면적을 가질 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제1, 제2 및 제3 행들은 상기 테스트 패드들의 배열 방향과 직교하는 라인들일 수 있다.
본 발명의 다른 실시예에 있어서, 상기 다수개의 테스트 패드들은 하나의 블록을 형성하고, 다수개의 상기 블록들은 상기 테스트 패드들의 배열 방향과 직교하는 방향을 따라 배열될 수 있다.
본 발명의 또 다른 목적을 달성하기 위해 본 발명에 따른 테이프 패키지용 배선기판은 베이스 필름, 배선 패턴, 다수개의 테스트 패드들 및 다수개의 연결 리드들을 포함한다. 상기 베이스 필름은 반도체 칩이 실장되는 칩 실장 영역을 갖는다. 상기 배선 패턴은 상기 칩 실장 영역으로부터 연장되고 상기 반도체 칩과 전기적으로 연결된다. 상기 다수개의 테스트 패드들은 상기 베이스 필름 상에 상기 배선 패턴으로부터 순차적으로 형성되며 서로 평행한 행들 각각에 배열되고, 적어도 하나의 패드들이 배열된 제1 그룹의 테스트 패드들 및 적어도 두개의 패드들이 배열된 제2 그룹의 테스트 패드들을 구비한다. 상기 다수개의 연결 리드들은 상기 베이스 필름 상에 상기 배선 패턴의 일단부로부터 연장하여 상기 테스트 패드들과 각각 연결되며, 상기 제2 그룹의 테스트 패드들 중에서 상기 제1 그룹의 테스트 패드 들과 가장 근접한 제1 행에 배열된 패드들 사이를 통과하여 상기 제1 행의 다음 행인 제2 행에 배열된 적어도 하나의 패드에 연결되는 적어도 하나의 내부 리드를 갖는다.
본 발명의 또 다른 실시예에 있어서, 상기 반도체 칩은 표시 장치 구동용 회로 장치일 수 있다.
이와 같이 구성된 본 발명에 따른 반도체 칩 검사용 패드 구조물은 상기 제2 그룹의 테스트 패드들 중에서 상기 제1 그룹의 테스트 패드들과 가장 근접한 제1 행에 배열된 패드들 사이를 통과하여 상기 제1 행의 다음 행인 제2 행에 배열된 적어도 하나의 패드에 연결되는 적어도 하나의 내부 리드를 갖는다.
따라서, 상기 제1 행에 배열된 패드들은 최대한의 크기를 가지면서 적어도 하나의 내부 리드가 통과할 수 있는 간격만큼 이격되어 최대한 피치를 가질 수 있게 된다. 이에 따라, 상기 프로브 카드의 프로브 니들들의 크기 및 피치의 축소 없이도 신뢰성있게 상기 반도체 칩을 검사할 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 테스트 패드 구조물, 반도체 칩 검사용 패드 구조물 및 이를 포함하는 테이프 패키지용 배선기판에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일 치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 테이프 패키지용 배선기판을 나타내는 평면도이다.
도 1을 참조하면, 테이프 패키지용 배선기판(100)은 반도체 칩(도시되지 않음)이 실장되는 기판, 배선 패턴(120) 및 상기 반도체 칩을 검사하기 위한 테스트 패드 구조물(200)을 포함한다.
본 발명의 실시예들에 따르면, 상기 기판은 폴리이미드와 같은 유기 물질을 포함하는 베이스 필름(110)일 수 있다. 베이스 필름(110)은 휘어지며 유연성을 갖는 유기필름일 수 있다. 베이스 필름(110)의 중앙 부분에는 상기 반도체 칩이 실장되는 칩 실장 영역(101)이 구비될 수 있다.
구체적으로, 베이스 필름(110)은 상기 반도체 칩이 실장되는 패키지 영역(PA), 패키지 영역(PA)의 양측에 형성되는 입력 및 출력 테스트 패드 영역(TA) 및 패키지 영역(PA)을 출력 테스트 패드 영역(TA)으로부터 분리하기 위한 절단 영역(CA)을 갖는다.
베이스 필름(110)의 양측의 가장자리에는 스프로켓 홀(112)이 제1 방향을 따라 이격 형성될 수 있다. 테이프 패키지의 제조 공정에 있어서, 스프로켓 홀(112)은 패키지 영역(PA)의 위치 보정과 베이스 필름(110)의 이동을 위해 사용될 수 있다. 스프로켓 홀(112)이 형성된 베이스 필름(110)의 양측의 가장자리는 상기 반도체 칩이 실장된 후 제거될 수 있다.
베이스 필름(110)에는 배선 패턴(120)이 형성된다. 배선 패턴(120)은 다수개의 입력 배선들(122) 및 다수개의 출력 배선들(124)을 포함할 수 있다. 입력 배선들(122) 및 출력 배선들(124)은 베이스 필름(110)의 칩 실장 영역(101)의 내부에서 외부로 연장될 수 있다.
예를 들면, 배선 패턴(120)은, 베이스 필름(110)의 표면상에 금속 박막을 전착(electrodeposion) 또는 열압착 공정에 의해 접착한 후 포토리소그래피 및 식각 공정을 이용하여 형성될 수 있다. 상기 금속의 예로서는 구리(Cu), 금(Au), 주석(Sn), 납(Pb), 은(Ag), 니켈(Ni) 등을 들 수 있다. 이후, 배선 패턴(120)들 상에 다른 금속을 전기도금법을 이용하여 소정 두께로 피막시킬 수 있다.
입력 배선들(122)과 출력 배선들(124)은 칩 실장 영역(101)으로부터 상기 제1 방향을 따라 연장 형성된다. 도면에 도시되지는 않았지만, 입력 배선(122) 및 출력 배선(124)은 상기 반도체 칩의 범프와 접합되는 접합 단부를 포함한다. 따라서, 입력 및 출력 배선들(122, 124)의 접합 단부들은 상기 반도체 칩의 입력 단자 및 출력 단자에 각각 연결된다.
본 발명의 일 실시예에 따르면, 배선 패턴(120)의 일부는 절연 부재(130)에 의해 도포될 수 있다. 절연 부재(130)는 칩 실장 영역(101)의 외부에 위치하고 있는 입력 배선(122) 및 출력 배선(124)의 일부를 덮게 된다. 예를 들면, 절연 부재(130)는 솔더 레지스트(solder resist)를 포함할 수 있다.
상기 반도체 칩을 검사하기 위한 테스트 패드 구조물(200)은 베이스 필름(110)의 테스트 패드 영역(TA)에 형성된다. 본 발명의 실시예들에 따르면, 다수 개의 패드 구조물(200)들은 상기 제1 방향과 직교하는 제2 방향을 따라 배열될 수 있다.
테스트 패드 구조물(200)의 테스트 패드들(201, 도 2 참조)은 배선 패턴(120)을 통해 상기 반도체 칩의 입력 단자 및 출력 단자에 전기적으로 연결된다. 프로브 카드의 프로브 니들들은 상기 테스트 패드들에 접촉하여 실장된 반도체 칩의 전기적 특성을 검사하게 된다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩 검사용 패드 구조물을 나타내는 평면도이고, 도 3은 도 2의 A 부분을 나타내는 확대 평면도이다.
도 1 및 도 2를 참조하면, 테스트 패드 구조물(200)은 베이스 필름(110)의 테스트 패드 영역(TA)에 형성된 다수개의 테스트 패드들(201) 및 테스트 패드들(201)을 베이스 필름(110) 상의 배선 패턴(120)과 연결시키는 다수개의 연결 리드들(251)을 포함한다.
다수개의 테스트 패드들(201)은 베이스 필름(110)의 테스트 패드 영역(TA)에 형성된다. 예를 들면, 테스트 패드(201)는 사각형과 같은 다각형 형상을 가질 수 있다.
본 발명의 일 실시예에 따르면, 다수개의 테스트 패드들(201)은 제1 그룹의 테스트 패드(210)와 제2 그룹의 테스트 패드들(220)을 포함할 수 있다. 구체적으로, 다수개의 테스트 패드들(201)은 칩 실장 영역(101)으로부터 제1 방향을 따라 순차적으로 형성된다. 제1 그룹의 테스트 패드(210)는 칩 실장 영역(101)에 상대적으로 가깝게 위치하고, 제2 그룹의 테스트 패드들(220)은 칩 실장 영역(101)에 상 대적으로 멀리 위치할 수 있다.
다수개의 테스트 패드들(201)은 상기 제1 방향과 평행한 행들에 각각 배열된다. 제1 그룹의 테스트 패드들(210)은 칩 실장 영역(101)에 상대적으로 가까운 제1 행에 배열된 패드(212) 및 상기 제1 행에 평행한 행에 배열된 적어도 하나의 패드(214)를 포함한다. 제1 그룹의 테스트 패드들(210)은 상기 제1 방향을 따라 순차적으로 배열될 수 있다.
제2 그룹의 테스트 패드(220)는 적어도 두개의 제1 패드들(222) 및 적어도 두개의 제2 패드들(224)을 포함한다. 제1 패드들(222)은 상기 제1 행과 평행한 제2 행에 배열된다. 제2 패드들(224)은 상기 제1 행과 평행한 제3 행에 배열된다. 상기 제2 행은 제1 그룹의 테스트 패드들(210)과 가장 근접한 행이다. 상기 제3 행은 상기 제2 행의 다음 행이다.
본 발명의 일 실시예에 따르면, 제2 그룹의 테스트 패드들(220)은 제1 그룹의 테스트 패드들(210)의 배열 방향으로 연장하는 연장선(N)을 중심으로 하여 대칭적으로 배열될 수 있다.
본 발명의 일 실시예에 따르면, 다수개의 연결 리드들(251)은 제1 그룹의 연결 리드(260) 및 제2 그룹의 연결 리드들(270)을 포함할 수 있다.
구체적으로, 다수개의 연결 리드들(251)은 배선 배턴(120)의 일단부들로부터 연장하여 다수개의 테스트 패드들(201)과 각각 연결된다. 다수개의 연결 리드들(251)은 테스트 패드들(201)로부터 상기 제1 방향을 따라 연장 형성된다. 연결 리드(251)의 일단부는 테스트 패드(201)에 연결되고, 연결 리드(251)의 타단부는 배선 패턴(120)과 연결된다.
제1 그룹의 연결 리드(260)는 제1 그룹의 테스트 패드(210)에 연결된다. 상기 제1 행에 배열된 패드(212)는 제1 그룹의 연결 리드(262)를 통해 배선 배턴(120)과 전기적으로 연결된다. 상기 제1 그룹의 테스트 패드들(210) 중에서 상기 제1 행과 평행한 행에 배열된 패드(214)는 제1 그룹의 연결 리드(264)를 통해 배선 배턴(120)과 전기적으로 연결된다.
제2 그룹의 연결 리드들(270)은 제1 리드들(272) 및 제2 리드들(274)을 포함한다. 제1 리드(272)는 제1 패드(222)와 연결된다. 제2 리드(274)는 제2 패드(224)와 연결된다.
제1 리드(272)는 연결 리드들(251) 중에서 최외각에 배치된다. 따라서, 최외각에 배치되는 제1 리드(272)는 외부 리드이다. 제2 리드(274)는 제1 리드들(272) 사이에 배치된다. 상기 외부 리드들 사이에 배치되는 제2 리드(274)는 내부 리드이다.
제2 리드(274)는 제2 그룹의 테스트 패드들(220) 중에서 제1 그룹의 테스트 패드들(210)과 가장 근접한 제2 행에 배열된 제1 패드들(222) 사이를 통과하여 상기 제2 행의 다음 행인 제3 행에 배열된 제2 패드(224)에 연결된다.
따라서, 제2 패드(224)로부터 연장되는 제2 리드(274)는 제1 패드들(222) 사이의 공간을 통과하도록 배치된다. 이에 따라, 두개의 제2 리드들(274)은 제1 패드들(222) 사이를 통과하게 된다.
이와 다르게, 도면에 도시되지는 않았지만, 제2 리드들(274) 중 어느 하나가 연결 리드들(251) 중에 최외각에 배치되는 상기 외부 리드일 수 있고, 제2 리드들(274) 중 다른 하나는 제1 패드들(222) 사이를 통과하는 상기 내부 리드일 수 있다. 이에 따라, 하나의 제2 리드(274)가 제1 패드들(222) 사이를 통과하게 된다.
본 발명의 일 실시예에 따르면, 제2 리드(274)는 제1 그룹의 테스트 패드들(210)의 배열 방향에 대하여 경사지고 제1 그룹의 테스트 패드(210)와 상기 제2 행에 배열된 제1 패드(222) 사이를 통과하는 굴곡부(275)를 포함할 수 있다.
예를 들면, 제2 리드(274)는 제1 패드들(210) 사이를 통과하고, 상기 제1 방향에 대하여 직교하는 제2 방향으로 절곡된 절곡부(275)를 포함할 수 있다. 이에 따라, 제2 리드(274)의 절곡부(274)는 상기 프로브 카드의 프로브 니들과의 용이한 접촉 배열을 갖는 테스트 패드의 레이아웃을 제공하게 된다.
본 발명의 일 실시예에 있어서, 제1 패드(222)는 제1 평면적(A1)을 가지고, 제2 패드(224)는 제1 평면적(S1)보다 큰 제2 평면적(S2)을 가질 수 있다.
제2 리드(274)는 최소 평면적은 갖는 두 개의 제1 패드들(222) 사이를 통과한다. 이에 따라, 테스트 패드 구조물(200)이 미세한 피치를 갖더라도 테스트 패드(201)의 면적을 최대화할 수 있을 뿐만 아니라 테스트 패드 구조물(200)은 현재의 프로브 카드 기술에 적합한 구조를 갖게 된다.
이하에서는, 도 3을 참조하여 테스트 패드 구조물의 치수에 대하여 상세히 설명하기로 한다.
도 3을 참조하면, 인접하는 연결 리드들(251) 사이의 간격 또는 연결 리드(251)와 이에 인접하는 테스트 패드(201) 사이의 간격(이하에서는, 'a'이라 함) 은 배선 패턴(120)을 형성할 때의 정밀도에 의해 결정될 수 있다. 또한, 테스트 패드 구조물(200)의 최소폭(이하에서는, 'W'이라 함)은 상기 프로브 카드의 프로프 니들들의 위치 정밀도에 의해 결정될 수 있다.
본 발명의 일 실시예에 있어서, 테스트 패드 구조물(200)의 최소폭(W)은 다음과 같다. 여기서, 상기 제2 행에 배열된 제1 패드(222)의 폭은 b이다.
W = 5a + 2b
따라서, 제1 패드들(222) 사이의 간격은 5a이다.
이와 대조적으로, 본 발명에 따른 테스트 패드 구조물(200)과 동일한 최소폭(W)과 동일한 테스트 패드의 크기를 가지며 상기 제2 리드들이 상기 제1 패드들 사이가 아닌 상기 제1 패드들의 외측을 통과하는 테스트 패드 구조물의 경우에 있어서, 상기 제1 패드들 사이의 간격은 a이다. 그러므로, 본 발명에 따른 테스트 패드 구조물(200)의 제1 패드들(222) 간의 간격은 상기 내부 리드들의 이격 거리만큼 더 멀리 이격되게 된다.
본 발명의 일 실시예에 있어서, 제2 행에 배열된 제1 패드들(222)에 연결되는 제1 리드들(272)은 최외각에 배치되고, 제3 행에 배열된 제2 패드들(274)에 연결되는 제2 리드들(274)은 제1 패드들(222) 사이를 통과한다. 따라서, 제1 패드들(222)은 최대한의 크기를 가지면서 두개의 연결 리드들(241)이 통과할 수 있는 간격만큼 이격되어 최대한 피치를 가질 수 있게 된다. 이에 따라, 상기 프로브 카드의 프로브 니들들의 크기 및 피치의 축소 없이도 신뢰성있게 상기 반도체 칩을 검사할 수 있게 된다.
본 발명의 일 실시예에 있어서, 테스트 패드 구조물(200)은 총 6개의 테스트 패드들(201)로 구성될 수 있다. 6개의 테스트 패드들(201)은 하나의 블록을 형성하고, 상기 블록들은 상기 제1 방향과 직교하는 제2 방향을 따라 연속적으로 배열될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩 검사용 패드 구조물을 나타내는 평면도이다. 본 실시예에 따른 반도체 칩 검사용 패드 구조물은 테스트 패드들의 개수와 레이아웃을 제외하고는 도 2의 실시예의 패드 구조물과 실질적으로 동일한 구성요소들을 포함한다.
도 1 및 도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 칩 검사용 패드 구조물은 베이스 필름(100)의 테스트 패드 영역(TA)에 형성된 다수개의 테스트 패드들(301) 및 테스트 패드들(301)을 베이스 필름(110) 상의 배선 패턴(120)과 연결시키는 다수개의 연결 리드들(351)을 포함한다.
본 발명의 다른 실시예에 따르면, 다수개의 테스트 패드들(301)은 제1 그룹의 테스트 패드들(310)과 제2 그룹의 테스트 패드들(320)을 포함할 수 있다. 구체적으로, 다수개의 테스트 패드들(301)은 칩 실장 영역(101)으로부터 순차적으로 형성되며 서로 평행한 행들 각각에 배열된다. 제1 그룹의 테스트 패드들(310)은 칩 실장 영역(101)에 상대적으로 가깝게 위치하고, 제2 그룹의 테스트 패드들(320)은 칩 실장 영역(101)에 상대적으로 멀리 위치할 수 있다.
제1 그룹의 테스트 패드들(310)은 칩 실장 영역(101)에 상대적으로 가까운 제1 내지 제3 행에 각각 배열된 세 개의 패드들(312, 314, 316)을 포함한다. 제1 그룹의 테스트 패드들(310)은 상기 제1 방향을 따라 순차적으로 배열될 수 있다.
제2 그룹의 테스트 패드들(320)은 적어도 두개의 제1 패드들(322), 적어도 두개의 제2 패드들(324) 및 적어도 두개의 제3 패드들(326)을 포함한다. 제1 패드들(322)은 상기 제1 행과 평행한 제4 행에 배열된다. 제2 패드들(324)은 상기 제1 행과 평행한 제5 행에 배열된다. 제3 패드들(326)은 상기 제1 행과 평행한 제6 행에 배열된다. 이에 따라, 제1, 제2 및 제3 패드들(322, 324, 326)은 상기 제1 그룹의 테스트 패드들(310)로부터 상기 제1 방향을 따라 순차적으로 배열된다.
본 발명의 다른 실시예에 따르면, 제2 그룹의 테스트 패드들(320)은 제1 그룹의 테스트 패드들(310)의 배열 방향으로 연장하는 연장선(N)을 중심으로 하여 대칭적으로 배열될 수 있다.
본 발명의 다른 실시예에 따르면, 다수개의 연결 리드들(351)은 제1 그룹의 연결 리드들(360)및 제2 그룹의 연결 리드들(370)을 포함할 수 있다.
구체적으로, 다수개의 연결 리드들(351)은 배선 배턴(120)의 일단부들로부터 연장하여 테스트 패드들(301)과 각각 연결된다. 따라서, 다수개의 연결 리드들(351)은 테스트 패드들(301)로부터 상기 제1 방향을 따라 연장 형성된다. 연결 리드(351)의 일단부는 테스트 패드(301)에 연결되고, 연결 리드(351)의 타단부는 배선 패턴(120)과 연결된다.
제1 그룹의 연결 리드들(360)은 제1 그룹의 테스트 패드들(310)에 각각 연결된다. 상기 제1 행에 배열된 제1 그룹의 테스트 패드(312)는 제1 그룹의 연결 리드(362)에 의해 배선 배턴(120)과 연결된다. 상기 제2 행에 배열된 제1 그룹의 테 스트 패드(314)는 제1 그룹의 연결 리드(364)에 의해 배선 배턴(120)과 연결된다. 상기 제3 행에 배열된 제1 그룹의 테스트 패드(316)는 제1 그룹의 연결 리드(364)에 의해 배선 배턴(120)과 연결된다.
제2 그룹의 연결 리드들(370)은 제1 리드들(372), 제2 리드들(374) 및 제3 리드들(376)을 포함한다. 제1 리드(372)는 제1 패드(322)와 연결된다. 제2 리드(374)는 제2 패드(324)와 연결된다. 제3 리드(376)는 제3 패드(326)와 연결된다.
제2 리드(374)는 제2 그룹의 테스트 패드들(320) 중에서 제1 그룹의 테스트 패드들(310)과 가장 근접한 제4 행에 배열된 제1 패드들(322) 사이를 통과하여 상기 제4 행의 다음 행인 제5 행에 배열된 제2 패드(324)에 연결된다. 따라서, 제2 리드(374)는 상대적으로 내부에 배치되는 내부 리드이다.
제3 리드(376)는 제2 그룹의 테스트 패드들(320) 중에서 제1 그룹의 테스트 패드들(310)과 가장 근접한 제4 행에 배열된 제1 패드들(322) 사이를 통과하여 상기 제5 행의 다음 행인 제6 행에 배열된 제3 패드(326)에 연결된다. 따라서, 제3 리드(376)는 상기 외부 리드들 사이에 배치되는 내부 리드이다.
이에 따라, 제2 패드(324)로부터 연장되는 제2 리드(374)는 제1 패드들(322) 사이의 공간을 통과하도록 배치된다. 제3 패드(326)로부터 연장되는 제3 리드(376)는 제2 패드들(324) 사이와 제1 패드들(322) 사이를 통과한다.
이와 달리, 도면에 도시되지는 않았지만, 두개의 제2 패드들(324)에 연결되는 두개의 리드들이 제1 패드들(322) 사이의 공간을 통과하고 두개의 제3 패드들(326)에 연결되는 두개의 리드들은 연결 리드들(351) 중 최외각에 배치될 수 있 다. 이와 다르게, 두개의 제3 패드들(326)에 연결되는 두개의 리드들이 제1 및 제2 패드들(322, 324) 사이의 공간을 통과하고 두개의 제2 패드들(324)에 연결되는 두개의 리드들이 연결 리드들(351) 중 최외각에 배치될 수 있다.
본 발명의 다른 실시예에 따르면, 제1 패드들(322) 사이의 공간을 통과하는 제2 및 제3 리드들(374, 376)은 제1 그룹의 테스트 패드들(310)의 배열 방향에 대하여 경사지고 제1 그룹의 테스트 패드(316)와 상기 제4 행에 배열된 제1 패드(322) 사이를 통과하는 굴곡부(375, 377)를 각각 포함할 수 있다.
예를 들면, 제1 패드들(322) 사이를 통과하는 제2 리드(374)는 상기 제1 방향에 대하여 직교하는 제2 방향으로 절곡된 절곡부(375)를 포함할 수 있다. 제2 패드들(324) 및 제1 패드들(322) 사이를 통과하는 제3 리드(376)는 상기 제1 방향에 대하여 직교하는 제2 방향으로 절곡된 절곡부(377)를 포함할 수 있다.
이에 따라, 제2 및 제3 리드들(374, 376)의 절곡부들(375, 377)은 상기 프로브 카드의 프로브 니들과의 용이한 접촉 배열을 갖는 테스트 패드의 레이아웃을 제공하게 된다.
본 발명의 일 실시예에 있어서, 제1 패드(322)는 제1 평면적(S1)을 가지고, 제2 패드(324)는 제1 평면적(S1)보다 큰 제2 평면적(S2)을 가지며, 제3 패드(326)는 제2 평면적(S2)보다 큰 제3 평면적(S3)을 가질 수 있다.
본 발명에 따르면, 상기 제4 행에 배열된 제1 패드들(322)은 제2 리드(374) 및 제3 리드(376)가 통과할 수 있는 간격만큼 이격되어 최대한의 피치를 가질 수 있게 된다. 상기 제5 행에 제2 패드들(324)은 제3 리드(376)가 통과할 수 있는 간 격만큼 이격되어 최대한의 피치를 가질 수 있게 된다. 이에 따라, 상기 프로브 카드의 프로브 니들들의 크기 및 피치의 축소 없이도 신뢰성있게 상기 반도체 칩을 검사할 수 있게 된다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩의 검사용 패드 구조물은 총 6행에 배열된 9개의 테스트 패드들(301)로 구성될 수 있다. 9개의 테스트 패드들(301)은 하나의 블록을 형성하고, 상기 블록들은 상기 제1 방향과 직교하는 제2 방향을 따라 연속적으로 배열될 수 있다.
이하에서는, 본 발명의 실시예들에 따른 테이프 패키지용 배선기판을 이용하여 제조된 표시 장치에 대하여 설명하기로 한다.
도 5는 본 발명의 실시예들에 따른 테이프 패키지용 배선기판을 이용하여 제조된 표시 장치를 나타내는 평면도이다.
도 1 및 도 5를 참조하면, 먼저 베이스 필름(110) 상에 반도체 칩(400)을 실장한 후, 실장된 반도체 칩(400)을 상기 프로브 카드를 이용하여 검사한다. 예를 들면, 반도체 칩(400)은 테이프 패키지용 배선기판(100)에 플립 칩 본딩(flip chip bonding) 방식으로 실장될 수 있다. 이후, 상술한 바와 같이, 상기 프로브 카드의 프로브 니들들은 상기 테스트 패드들과 접촉하여 반도체 칩(400)의 전기적 특성을 검사하게 된다.
베이스 필름(110)의 테스트 패드 영역(TA)은 절단하여 테이프 패키지(500)를 형성한 후, 테이프 패키지(500)의 배선 패턴(120)을 인쇄회로기판(600)과 표시패널(700)에 전기적으로 연결하여 액정 표시 장치와 같은 표시 장치(1000)를 제조하 게 된다.
구체적으로, 테이프 패키지(500)의 입력 배선들(122)은 인쇄회로기판(600)과 전기적으로 연결된다. 테이프 패키지(500)의 출력 배선들(124)은 표시패널(700)과 전기적으로 연결된다.
테이프 패키지(500)에 실장되는 반도체 칩(400)은 표시 패널(700)을 구동하기 위한 구동 회로들을 포함할 수 있다. 예를 들면, 표시패널(700)의 제1 측면에 결합하는 테이프 패키지(500)의 반도체 칩(400)은 표시패널(700)의 게이트 라인을 구동하기 위한 게이트 드라이버를 포함할 수 있다. 또한, 표시패널(700)의 상기 제1 측면과 실질적으로 직교하는 제2 측면에 결합하는 테이프 패키지(500)의 반도체 칩(400)은 표시패널(700)의 데이터 라인을 구동하기 위한 데이터 드라이버를 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 칩 검사용 패드 구조물은 상기 제2 그룹의 테스트 패드들 중에서 상기 제1 그룹의 테스트 패드들과 가장 근접한 제1 행에 배열된 패드들 사이를 통과하여 상기 제1 행의 다음 행인 제2 행에 배열된 적어도 하나의 패드에 연결되는 적어도 하나의 내부 리드를 갖는다.
따라서, 상기 제1 행에 배열된 패드들은 최대한의 크기를 가지면서 적어도 하나의 내부 리드가 통과할 수 있는 간격만큼 이격되어 최대한 피치를 가질 수 있게 된다. 이에 따라, 상기 프로브 카드의 프로브 니들들의 크기 및 피치의 축소 없이도 신뢰성있게 상기 반도체 칩을 검사할 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 테이프 패키지용 배선기판을 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩 검사용 패드 구조물을 나타내는 평면도이다.
도 3은 도 2의 A 부분을 나타내는 확대 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩 검사용 패드 구조물을 나타내는 평면도이다.
도 5는 본 발명의 실시예들에 따른 테이프 패키지용 배선기판을 이용하여 제조된 표시 장치를 나타내는 평면도이다.
< 도면의 주요부분에 대한 부호의 설명>
100 : 테이프 패키지용 배선기판 101 : 칩 실장 영역
110 : 베이스 필름 112 : 스프로켓 홀
120 : 배선 패턴 122 : 입력 배선
124 : 출력 배선 130 : 절연 부재
200 : 테스트 패드 구조물 201, 301 : 테스트 패드
210, 310 : 제1 그룹의 테스트 패드
222. 322 : 제1 패드 224, 324 : 제2 패드
326 : 제3 패드 220, 320 : 제2 그룹의 테스트 패드
251, 351 : 연결 리드 260, 360 : 제1 그룹의 연결 리드
270, 370 : 제2 그룹의 연결 리드 272, 372 : 제1 리드
274, 374 : 제2 리드 376 : 제3 리드
275, 375, 377 : 절곡부 400 : 반도체 칩
500 : 테이프 패키지 600 : 인쇄회로기판
700 : 표시패널 1000 : 표시 장치

Claims (20)

  1. 기판 상에 형성된 배선 패턴으로부터 순차적으로 형성되며 서로 평행한 행들 각각에 배열되고, 적어도 하나의 패드들이 배열된 제1 그룹의 테스트 패드들 및 적어도 두개의 패드들이 배열된 제2 그룹의 테스트 패드들을 구비하는 다수개의 테스트 패드들; 및
    상기 배선 패턴의 일단부들로부터 연장하여 상기 테스트 패드들과 각각 연결되며, 상기 제2 그룹의 테스트 패드들 중에서 상기 제1 그룹의 테스트 패드들과 가장 근접한 제1 행에 배열된 패드들 사이를 통과하여 상기 제1 행의 다음 행인 제2 행에 배열된 적어도 하나의 패드에 연결되는 적어도 하나의 내부 리드를 갖는 다수개의 연결 리드들을 포함하는 테스트 패드 구조물.
  2. 제 1 항에 있어서, 상기 제1 행에 배열된 패드는 제1 평면적을 가지며, 상기 제2 행에 배열된 패드는 상기 제1 평면적보다 큰 제2 평면적을 갖는 것을 특징으로 하는 테스트 패드 구조물.
  3. 제 1 항에 있어서, 상기 제2 그룹의 테스트 패드들은 상기 제1 그룹의 테스트 패드들의 배열 방향으로 연장하는 중심선을 중심으로 대칭적으로 배열되는 것을 특징으로 하는 테스트 패드 구조물.
  4. 제 2 항에 있어서, 상기 내부 리드는 상기 제1 그룹의 테스트 패드들의 배열 방향에 대하여 경사지고 상기 제1 그룹의 테스트 패드와 상기 제1 행에 배열된 패드 사이를 통과하는 굴곡부를 포함하는 것을 특징으로 하는 테스트 패드 구조물.
  5. 제 1 항에 있어서, 상기 제1 행에 배열된 패드들은 상기 내부 리드가 통과하는 데 필요한 최소한의 간격만큼 이격되는 것을 특징으로 하는 테스트 패드 구조물.
  6. 제 1 항에 있어서, 상기 테스트 패드들은 총 6행으로 배열되는 것을 특징으로 하는 테스트 패드 구조물.
  7. 제 1 항에 있어서, 상기 기판 상에는 반도체 칩이 실장되고, 상기 배선 패턴은 상기 반도체 칩의 입력 및 출력 단자들 중 적어도 하나에 연결되는 것을 특징으로 하는 테스트 패드 구조물.
  8. 제 7 항에 있어서, 상기 반도체 칩은 표시 장치 구동용 회로 장치인 것을 특징으로 하는 테스트 패드 구조물.
  9. 반도체 칩이 실장되는 기판 상에 순차적으로 형성되고, 제1 행에 배열된 적어도 하나의 패드를 갖는 제1 그룹의 테스트 패드, 및 상기 제1 행과 평행한 제2 행에 배열된 적어도 두개의 제1 패드들 및 상기 제1 행과 평행한 제3 행에 배열된 적어도 두개의 제2 패드들을 갖는 제2 그룹의 테스트 패드들을 구비하는 다수개의 테스트 패드들; 및
    상기 기판 상에 형성되어 상기 테스트 패드들을 상기 반도체 칩의 입력 및 출력 단자들 중 적어도 하나에 연결시키고, 상기 제1 그룹의 테스트 패드에 연결되는 제1 그룹의 연결 리드, 및 상기 제1 패드들에 연결되는 제1 리드들 및 상기 제1 패드들 사이를 통과하여 상기 제2 패드들 중 적어도 하나의 패드에 연결되는 적어도 하나의 제2 리드를 갖는 제2 그룹의 연결 리드들을 구비하는 다수개의 연결 리드들을 포함하는 반도체 칩 검사용 패드 구조물.
  10. 제 9 항에 있어서, 상기 제1 패드는 제1 평면적을 가지며, 상기 제2 패드는 상기 제1 평면적보다 큰 제2 평면적을 갖는 것을 특징으로 하는 반도체 칩 검사용 패드 구조물.
  11. 제 9 항에 있어서, 상기 제1 패드들은 적어도 하나의 상기 제2 리드가 통과할 수 있는 간격만큼 이격되는 것을 특징으로 하는 반도체 칩 검사용 패드 구조물.
  12. 제 9 항에 있어서, 상기 제1 그룹의 테스트 패드는 상기 제1 행에 평행한 행들에 각각 배열된 두 개의 테스트 패드들을 더 포함하고, 상기 제2 그룹의 테스트 패드들은 상기 제1 행에 평행한 제4 행에 배치된 적어도 두 개의 제3 패드들을 더 포함하는 것을 특징으로 하는 반도체 칩 검사용 패드 구조물.
  13. 제 12 항에 있어서, 상기 제2 그룹의 연결 리드들은 상기 제1 패드들 사이를 통과하여 상기 제2 패드들 중 어느 하나에 연결되는 제2 리드 및 상기 제1 패드들 사이를 통과하여 상기 제3 패드들 중 어느 하나에 연결되는 제3 리드를 포함하는 것을 특징으로 하는 반도체 칩 검사용 패드 구조물.
  14. 제 13 항에 있어서, 상기 제2 그룹의 테스트 패드들은 상기 제1 그룹의 테스트 패드들의 배열 방향으로 연장하는 중심선을 중심으로 하여 대칭적으로 배열되는 것을 특징으로 하는 반도체 칩 검사용 패드 구조물.
  15. 제 14 항에 있어서, 상기 제1 패드들 사이를 통과하는 제2 및 제3 리드들은 상기 제1 그룹의 테스트 패드들의 배열 방향에 대하여 경사지고 상기 제1 그룹의 테스트 패드와 상기 제1 패드 사이를 통과하는 굴곡부를 각각 포함하는 것을 특징으로 하는 반도체 칩 검사용 패드 구조물.
  16. 제 12 항에 있어서, 상기 제1 패드는 제1 평면적을 가지며, 상기 제2 패드는 상기 제1 평면적보다 큰 제2 평면적을 가지고, 상기 제3 패드는 상기 제2 평면적보다 큰 제3 평면적을 갖는 것을 특징으로 하는 반도체 칩 검사용 패드 구조물.
  17. 제 9 항에 있어서, 상기 제1, 제2 및 제3 행들은 상기 테스트 패드들의 배열 방향과 직교하는 라인들것을 특징으로 하는 반도체 칩 검사용 패드 구조물.
  18. 제 9 항에 있어서, 상기 다수개의 테스트 패드들은 하나의 블록을 형성하고, 다수개의 상기 블록들은 상기 테스트 패드들의 배열 방향과 직교하는 방향을 따라 배열되는 것을 특징으로 하는 반도체 칩 검사용 패드 구조물.
  19. 반도체 칩이 실장되는 칩 실장 영역을 갖는 베이스 필름;
    상기 칩 실장 영역으로부터 연장되고 상기 반도체 칩과 전기적으로 연결되는 배선 패턴;
    상기 베이스 필름 상에 상기 배선 패턴으로부터 순차적으로 형성되며 서로 평행한 행들 각각에 배열되고, 적어도 하나의 패드들이 배열된 제1 그룹의 테스트 패드들 및 적어도 두개의 패드들이 배열된 제2 그룹의 테스트 패드들을 구비하는 다수개의 테스트 패드들; 및
    상기 베이스 필름 상에 상기 배선 패턴의 일단부로부터 연장하여 상기 테스트 패드들과 각각 연결되며, 상기 제2 그룹의 테스트 패드들 중에서 상기 제1 그룹의 테스트 패드들과 가장 근접한 제1 행에 배열된 패드들 사이를 통과하여 상기 제1 행의 다음 행인 제2 행에 배열된 적어도 하나의 패드에 연결되는 적어도 하나의 내부 리드를 갖는 다수개의 연결 리드들을 포함하는 테이프 패키지용 배선기판.
  20. 제 19 항에 있어서, 상기 반도체 칩은 표시 장치 구동용 회로 장치인 것을 특징으로 하는 테이프 패키지용 배선기판.
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