KR20090128506A - 반도체 디바이스 - Google Patents

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KR20090128506A
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KR1020097021926A
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마이클 머피
밀란 팝리스틱
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벨록스 세미컨덕터 코포레이션
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Abstract

반도체 디바이스는 기판과, 기판 위에 배치되는 제 1 활성 층과, 제 1 활성 층 상에 배치되는 제 2 활성 층을 포함한다. 제 2 활성 층은 2차원 전자 가스 층이 제 1 활성 층과 제 2 활성 층 사이에 생기도록 제 1 활성 층보다 높은 밴드갭을 갖는다. 종료층은 제 2 활성 층 상에 배치되고 InGaN을 포함한다. 소스, 게이트 및 드레인 콘택트는 종료층 상에 배치된다.

Description

반도체 디바이스{TERMINATION AND CONTACT STRUCTURES FOR A HIGH VOLTAGE GAN-BASED HETEROJUNCTION TRANSISTOR}
관련 출원
본 출원은 본 출원과 동일 날짜로 출원되었고 본 명세서에서 그 전체가 참조로서 인용되는 "Cascode Circuit Employing A Depletion-Mode, GaN-Based Fet"라는 제목의 동시 계류 중인 미국 특허 출원 번호 제 11/725,760호와 관련된다.
본 출원은 또한 본 출원과 동일 날짜로 출원되었고 본 명세서에서 그 전체가 참조로서 인용되는 "High-Voltage GaN-Based heterojunction Transistor Structure and Method of forming Same"라는 제목의 동시 계류 중인 미국 특허 출원 번호 제11/725,820호와도 관련된다.
발명의 분야
본 발명은 고전압 트랜지스터 헤테로 구조체에 관한 것으로서, 보다 구체적으로는, 고전압 갈륨 질화물(GaN) 고전자 이동도 트랜지스터(high electron mobility transistor: HEMT)에 관한 것이다.
갈륨 질화물(GaN)은 고전자 이동도 트랜지스터(HEMT)와 같은 전자 디바이스의 성능을 개선할 수 있는 실질적인 기회를 제공한다. HEMT는 종래의 전계 효과 트랜지스터(FET)와 매우 유사하게 동작하고, HEMT 디바이스의 제조는 FET 아키텍처에 기초를 두고 있다. 그러나, HEMT는 두 개의 화합물 반도체 층들 사이에 매우 정확한, 격자 정합 헤테로접합(very precise, lattice-matched heterojunction)을 요구한다. 일반적으로, GaN HEMT는 기판 상에 배치된 GaN 버퍼 층 및 쇼트키 층과 이 쇼트키 층 상에 배치된 소스, 게이트 및 드레인 콘택트를 구비한다.
GaN-기반 HEMT 디바이스는 큰 밴드 갭(large band gap)을 갖는 AlGaN 층과 보다 좁은 밴드 갭을 갖는 GaN 층 사이의 헤테로접합 인터페이스에 양자 우물(quantum well)을 형성함으로써 전자 이동도를 최대화할 수 있다. 그 결과, 전자는 양자 우물에서 트래핑(trap)된다. 트래핑된 전자는 도핑되지 않은 GaN 층 내의 2차원 전자 가스(two-dimensional electron gas)에 의해 표현될 수 있다. 전류의 양은 반도체와 쇼트키 접촉하고 있는 게이트 전극에 전압을 인가함으로써 제어되며 그에 따라 전자는 소스 전극과 드레인 전극 사이의 채널을 따라 흐르게 된다.
HEMTS 시장이 지속적으로 성장함에 따라, 항복 전압(Vbr) 및 누설 전류(I)와 같은 다양한 동작 특성을 개선하기 위해 요구되는 다수의 개선사항이 존재한다. 예를 들어, 적절히 설명되는 한 가지 문제는, 쇼트키 층이 일반적으로 금속성이고 HEMT의 제조 동안 및/또는 HEMT의 동작 동안 공기에 노출될 수 있기 때문에 발생한다. 쇼트키 층을 공기에 노출시킴으로써, 쇼트키 층의 표면 상에는 산화와 같은 표면 반응이 발생할 수 있다. 이러한 표변 반응은 HEMT의 성능을 열화시킬 수 있고, 또한 패시베이션의 효과를 감소시킬 수도 있다. 패시베이션은, HEMT의 표면 상에 표면 트랩을 패시베이트하거나 충진시켜 RF 내지 DC 분산과 같이 그들 표면 트랩으로 인한 디바이스 열화를 회피시키기 위한 HEMT 표면 상의 유전체 물질 배치가다.
따라서, 무엇보다도, GaN HEMT의 제조 및 동작 동안 표면 반응을 방지할 수 있는 재생 가능한 종단 층을 갖는 고전압 GaN HEMT 구조체물이 여전히 필요하다.
본 발명에 따르면, 반도체 디바이스는 기판과, 기판 위에 배치되는 제 1 활성 층과, 제 1 활성 층 상에 배치되는 제 2 활성 층을 포함한다. 제 2 활성 층은 2차원 전자 가스 층이 제 1 활성 층과 제 2 활성 층 사이에 생기도록 제 1 활성 층보다 높은 밴드갭을 갖는다. 제 2 활성층상에 배치되는 종료층은 InGaN을 포함한다. 소스, 게이트 및 드레인 콘택트는 종료층상에 배치된다.
본 발명의 일 양상에 따르면, 제 1 활성 층은 III족 질화물 반도체 물질을 포함할 수 있다. 제 1 활성 층은 GaN을 포함할 수 있다.
본 발명의 또 다른 양상에 따르면, 제 2 활성 층은 III족 질화물 반도체 물질을 포함할 수 있다.
본 발명의 다른 양상에 따르면, 제 2 활성 층은 AlXGa1-XN(0<X<1)을 포함할 수 있다.
본 발명의 또 다른 양상에 따르면, 제 2 활성 층은 AlGaN, AlInN 및 AlInGaN으로 구성되는 그룹으로부터 선택될 수 있다.
본 발명의 또 다른 양상에 따르면, 기판과 제 1 활성층 사이에 핵생성층이 배치된다.
본 발명의 또 다른 양상에 따르면, 반도체 디바이스는, 기판과, 기판 위에 배치되는 제 1 활성 층과, 제 1 활성 층 상에 배치되는 제 2 활성 층을 포함한다. 제 2 활성 층은 2차원 전자 가스 층이 제 1 활성 층과 제 2 활성 층 사이에 생기도록 제 1 활성 층보다 더 높은 밴드갭을 갖는다. 종료층이 제 2 활성층상에 배치된다. 종료층은 Fe-도핑 GaN, Si-도핑 GaN, FeN 및 SiN으로 구성되는 그룹으로부터 선택된다. 소스, 게이트 및 드레인 콘택트가 종료층상에 배치된다.
본 발명의 다른 양상에 따르면, 반도체 디바이스는 기판과, 기판위에 배치되는 제 1 활성층과, 제 1 활성층상에 배치되는 제 2 활성층을 포함한다. 제 2 활성층은 2차원 전자 가스 층이 제 1 활성 층과 제 2 활성 층 사이에 생기도록 제 1 활성 층보다 더 높은 밴드갭을 갖는다. 제 2 활성층은 내부에 형성되는 제 1 및 제 2 리세스를 포함한다. 소스 및 드레인 콘택트는 각각 제 1 및 제 2 리세스에 배치된다. 게이트 전극이 제 2 활성층 위에 배치된다.
도 1은 고전자 이동도 트랜지스터(HEMT) 내에 결합된 갈륨 질화물(GaN) 헤테 로접합 구조체물의 일 실시예를 도시한 도면,
도 2 및 도 3은 고전자 이동도 트랜지스터(HEMT) 내에 결합된 갈륨 질화물(GaN) 헤테로접합 구조체물의 다른 실시예를 도시한 도면이다.
본 명세서에서 "일 실시예" 또는 "실시예"는 그 실시예와 관련하여 설명된 특정한 특징, 구조체 또는 특성이 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다는 점에 유의해야 한다. 명세서 내의 여러 곳에서 나타나는 "일 실시예에서"라는 구문은 반드시 동일한 실시예를 지칭하는 것은 아니다. 오히려, 다양한 실시예가 다양한 방식으로 결합되어, 본 명세서에 명확히 도시되지 않은 부가적인 실시예가 안출될 수 있다.
본 발명은 도 1에 예시된 바와 같은 고전자 이동도 트랜지스터(HEMT)(10) 내에 결합된 고전압, 갈륨 질화물(GaN) 헤테로접합 구조체물에 관한 것이다. HEMT(10)는 기판(12), 핵생성 (과도) 층(18), GaN 버퍼 층(22), 알루미늄 갈륨 질화물(AlXGa1 - XN; 0<X<l) 쇼트키 층(24), 및 캡 또는 종단 층(16)을 포함한다. 또한, HEMT(10)는 소스 콘택트(27), 게이트 콘택트(28) 및 드레인 콘택트(30)를 포함한다.
GaN 헤테로접합 구조체물(10)은 일반적으로 에피텍셜 성장 프로세스를 이용하여 제조된다. 예를 들어, 반응성 스퍼터링 프로세스는, 갈륨, 알루미늄 및/또는 인듐과 같은 반도체의 금속 구성요소들이 기판에 근접하게 배치되는 금속 타겟으로부터 제거되는 한편 타겟 및 기판 모두가 질소 및 하나 이상의 도펀트를 포함하는 기체상태 분위기 내에 있는 경우에 사용될 수 있다. 대안으로, 금속 유기 화학 증기 배치(MOCVD)이 채용될 수 있으며, 이 때 기판은 암모니아와 같은 반응성 질소 함유 가스 및 도펀트 함유 가스 뿐 아니라 금속 유기 화합물을 포함하는 분위기에 노출되는 한편, 기판은 일반적으로 고온, 대략 700-1100C에서 유지된다. 기체상태 화합물은 분해되고 기판(302)의 표면 상에 결정 물질 막 형태의 도핑된 반도체를 형성한다. 이후, 기판 및 성장된 막이 냉각된다. 추가 대안으로서, 분자 빔 에피텍시(molecular beam epitaxy: MBE) 또는 원자 층 에피텍시와 같은 기타 에피텍셜 성장 방법이 이용될 수 있다. 또한, FM-OMVPE(Flow Modulation Organometallic Vapor Phase Epitaxy), OMVPE(Organometallic Vapor-Phase Epitaxy), HVPE(Hydride Vapor-Phase Epitaxy) 및 PVD(Physical Vapor Deposition)를 포함하되, 이러한 것으로 제한되는 것은 아닌 추가 기술이 채용될 수 있다.
이 구조체의 성장을 시작하기 위해, 핵생성층(nucleation layer, 18)가 기판(12)상에 배치된다. 기판(12)은 사파이어 또는 실리콘 카바이드(SiC) 등을 포함하는 다양한 물질로부터 형성될 수 있다. 핵생성층(18)은, 예를 들어, AlxGa1 -xN(X는 0 내지 1 의 범위임)과 같은 알루미늄 충만 층(aluminum rich layer)일 수 있다. 핵생성층(18)은 GaN 버퍼층(22)과 기판(12) 사이의 격자 불일치를 수정하도록 동작한다. 일반적으로, 격자 불일치는 한 층의 원자들 사이의 이격이 인접 층의 원자들 사이의 이격과 일치하지 않을 때 생성된다. 격자 불일치의 결과로서, 인접 계층의 원자들 사이의 결합이 약해지며, 인접 계층이 균열되거나 분리되거나 많은 수의 결정 결함을 가질 수 있다. 그러므로, 핵생성층(18)은 기판(12)의 결정 구조체와 GaN 버퍼층(22)의 결정 구조체 사이에 계면을 생성함으로써 버퍼 계층(22)과 기판(12) 사이의 격자 불일치를 수정하도록 동작한다.
핵생성층(18)을 배치한 후, GaN 버퍼층(22)이 핵생성층(18)상에 배치되고, AlxGa1-xN 쇼트키층(Schottky layer, 24)이 GaN 버퍼층(22)상에 배치된다. 얇고 높은 이동도 채널인 2차원 도전 채널(26)은 캐리어들을 GaN 버퍼층(22)과 AlxGa1 - xN 쇼트키층(24) 사이의 접촉 영역으로 한정한다. 캡(cap) 또는 종료층(16)이 AlxGa1 - xN 쇼트키층(24)상에 배치되어, HEMT(10)의 제조 및 동작 동안에 산화와 같은 표면 반응으로부터 AlxGa1 - xN 쇼트키층(24)을 보호하는 기능을 한다. 쇼트키층(24)은 알루미늄을 포함하므로, AlxGa1 - xN 쇼트키층(24)이 공기에 노출되고 보호되지 않으면 산화가 일어난다.
기판(12)상의 에피택셜층(18, 22 및 24) 및 종료층(16)의 성장 후, HEMT(10)는 종료층(16)상에 소스, 게이트 , 드레인 콘택트(27, 28 및 30)를 각각 배치함으로써 안성된다. 콘택트(27, 28 및 30)의 각각은 금속성 콘택트이다. 바람직하게는, 게이트 콘택트(28)는 니켈, 금 등과 같은 금속 물질이고 소스 및 드레인 콘택트(27 및 30)는 각각 티타늄, 금 또는 알루미늄 등과 같은 금속성 물질이나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에서, 종료층(16)은 AlxGa1 - xN 쇼트키층(24)상에 형성된 InGaN 층이다. InGaN층(16)은 2가지 목적을 제공하는데, 그 중 첫번째는 Al을 포함하지 않는 상위 층을 제공하여 산화를 감소시키는 것이다. 또한, Al을 포함하는 물질 대신에 InGaN 물질을 사용함으로써 성장 공정이 간략화될 수 있는데, InGaAlN과 같은 Al-함유 화합물은 일반적으로 적합한 균일성 및 부드럽기(smmothness)를 제공하기 위해 높은 성장 온도를 요구하기 때문이다. 또한, InGaN층(24)은 표면에서의 전위 장벽을 다소 낮추는데, 이는 표현 전하의 구성을 감소시키고 구조체 표면상의 누설 전류를 감소시킨다.
본 발명의 다른 실시예에서, 종료층(16)은 Al 금속을 포함하는 플래시층이다. 플래시 층은 매우 짧은 물질의 파열(burst)로 형성된다. 이는 매우 얇지만(가령, 물질의 1-2 모노층) 고른 커버리지를 구조체의 표면 상에 형성할 것이다. 일반적으로 플래시층은 원위치에서 수행된다. AlN이 아닌 금속성 Al이 형성되도록 보장하기 위해, AlN을 형성할 때 제공될 반응성 질소-함유 가스(가령, 암모니아)가 없어진다. Al 플래시층은 고온 또는 저온에서 형성될 수 있다. 형성 후, Al은 후속적으로 어닐링되어 얇은 옥사이드층을 형성할 수 있다. Al 플래시층은 매우 얇으므로 전체가 산화될 수 있으며, 따라서 물질상에 초기 "네이티브" 옥사이드를 생성하여 공정에서 흔이 보이는 유형의 어떠한 저하로부터 쇼트키층(24)을 보호한다. 또한, 누설 전류의 감소 및 항복 전압의 증가를 위해 추가 장벽 물질로서 기능할 수 있으며, 이들 모두 HEMT 성능에 중요하다. Al 대신에, 플래시층은 갈륨 또는 인듐과 같은 다른 금속을 포함할 수 있다. 또한, Ga 또는 In 플래시층은 구조체상에 균일한 "네이티브" 옥사이드를 형성하도록 산화될 수 있다.
본 발명의 또 다른 실시예에서, 캡 또는 종료층(16)은 짙게 Fe 도핑된 GaN, Si 도핑된 GaN, FeN 또는 SiN와 같은 다른 물질로부터 형성될 수 있다. 에티팩셜, 비에피택셜 또는 비결정질일 수 있는 이들 층은 초기 평탄화층 또는 추가 장벽 물질로서 기능하여 누설 전류를 감소시키고 항복 전압을 증가시킬 수 있다. 예를 들어, Fe를 GaN에 추가하여 누설 전류를 감소시킬 수 있는 물질을 얻을 수 있는데, 이 물질이 더 절연적이고 전하 이동을 감소시키기 때문이다.
본 발명의 다른 실시예에서, 얇은 AlN 층은 AlxGa1 - xN 쇼트키층(24)상에 형성될 수 있다. 이 층은 보다 효율적으로 전하를 조정하는 것을 돕기 위해 추가 쇼트키 장벽층을 제공하여, 장치의 누설 전류를 감소시키고 항복 전압을 증가시킨다. 또한, AlN층은 구조체의 초기 평탄화층으로서 기능할 수 있는데, AlN이 저항성 콘택트를 배치하기 위해 쉽게 습식 에칭될 수 있기 때문이다. 이와 달리, AlN층은 평탄화층을 형성하도록 산화될 수 있다.
일부 실시예에서, 종료층(16)은 대략 1 내지 5 나노미터 두께이다. 그러므로, 전자가 종료층(16)을 통해 쉽게 터널링할 수 있다. 결과적으로, 종료층(16)은 게이트 콘택트(28)와 AlxGa1 - xN 쇼트키층(24) 사이의 쇼트키 장벽 높이를 증가시키기 않는데, 쇼트키 장벽 높이는 게이트 콘택트(28)와 AlxGa1 - xN 쇼트키층(24)의 계면에 서 전자에 의해 마주치는 전위 에너지 자벽을 정의한다. 또한, 종료층(16)은 소스 및 드레인 콘택트(27 및 30)의 형성에 영향을 주지 않는다.
도 2는 본 발명의 다른 실시예를 도시하고 있는데, 여기서는 저항성 콘택트(27 및 28)가 AlxGa1 - xN 쇼트키층(24)에 형성되는 리세스(recesses)에 위치된다. 리세스는 종래 기술에 따라 AlxGa1 - xN 쇼트키층(24)을 에칭함으로써 형성된다. 리세스는 AlxGa1 - xN 쇼트키층(24)을 통해 부분적으로 또는 전체적으로 연장될 수 있다. 예를 들어, 리세스가 대략 5 내지 15nm 깊이로 연장될 수 있는 경우에, AlxGa1 - xN 쇼트키층(24)의 충분한 두께가 유지되도록 허용되어 채널층(26)을 생성한다. 이 방식으로 콘택트를 리세싱함으로써, 표면의 콘탠트 저항성 및 부드럽기가 감소되고 저항성 콘택트를 형성하도록 배치되는 금속의 관통을 증가시킨다. (증가된 표면 거칠기는 반도체로의 보다 나은 금속 이동을 얻는다) 낮은 온-저항성을 요구하는 장치에 있어서, 이 장치는 최저 가능한 온-저항을 달성하는 데에 중요할 수 있다. 도시되지 않았지만, 본 발명의 이 실시예는 전술한 바와 같은 캡 또는 종료층을 채택할 수도 있다. 이 경우에 콘택트(27 및 28)가 위치되는 리세스는 종료층을 통해 연장될 수도 있다.
도 3은 장벽층(24)이 AlxGa1 - xN 대신에 AlInGaN로부터 형성되는 본 발명의 다른 실시예를 도시하고 있다. 예를 들어, M.Asif Khan 등의 "Strain Energy Band Engineering in AlGaInN/GaN Heterostructure Field Effect Transistors"에 설명된 바와 같이, GAAS99, AlxInxGa(1-x-y)N 접합이 사용되는데, 이는 x가 0.1 내지 0.2이고 y가 0.00 내지 0.02로 변하는 합금 화합물로 50nm보다 작은 장벽 두께를 갖는다. 또한, Khan 등은 Al/In 비율 5가 격자 제한의 선형 보간에 기초하여 거의 GaN에 일치하는 격자이어야 한다고 언급한다. AlInGaN을 사용하여, 스트레인은 밴드갭과 무관하게 제어될 수 있으므로, 물질의 밴드갭이 중요한 두께에 관해 더 자유롭게 변경될 수 있다. 전원 장치에 있어서 이는 물질에 과도하게 스트레스를 주거나 수명을 단축시키기 않고 채널의 대부분의 전하를 획득하기 위해 중요할 수 있으며, 이는 그렇지 않은 경우에는 물질이 시간에 따라 완화됨에 따라 발생할 수 있다.
다양한 실시예를 본 명세서에서 구체적으로 설명하였지만, 본 발명의 수정 및 변형은 전술한 내용에 의해 포함되며 본 발명의 사상과 범위를 벗어나지 않고 첨부된 청구범위의 범위 내에 존재한다는 것을 이해할 것이다. 예를 들어, Ga-기반 장치로서 공핍 모드 FET를 설명하였지만, 본 발명은 일반적으로 임의의 3족 질소 화합물 반도체로부터 형성되는 공핍 모드 FET를 포함하며, 3족 원소는 갈륨(Ga), 알루미늄(Al), 붕소(B) 또는 인듐(In)일 수 있다.

Claims (20)

  1. 기판과,
    상기 기판 위에 배치되는 제 1 활성층과,
    상기 제 1 활성층상에 배치되는 제 2 활성층 - 상기 제 2 활성층은 2차원 전자 가스층이 상기 제 1 활성층과 상기 제 2 활성층 사이에 발생하도록 상기 제 1 활성층보다 높은 밴드갭을 가짐 - 과,
    상기 제 2 활성층상에 배치되는 종료층(termination layer) - 상기 종료층은 InGaN을 포함함 - 과,
    상기 종료층상에 배치되는 소스, 게이트 및 드레인을 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 활성층은 III족 질화물 반도체 물질을 포함하는
    반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 활성층은 GaN을 포함하는
    반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 2 활성층은 III족 질화물 반도체 물질을 포함하는
    반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 2 활성층은 AlxGa1-xN을 포함하고, 0<X<1인
    반도체 디바이스.
  6. 제 4 항에 있어서,
    상기 제 2 활성층은 AlGaN, AlInN 및 AlInGaN으로 구성되는 그룹으로부터 선택되는
    반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 기판과 상기 제 1 활성층 사이에 배치되는 핵생성층을 더 포함하는
    반도체 디바이스.
  8. 기판과,
    상기 기판 위에 배치되는 제 1 활성층과,
    상기 제 1 활성층상에 배치되는 제 2 활성층 - 상기 제 2 활성층은 2차원 전자 가스층이 상기 제 1 활성층과 상기 제 2 활성층 사이에 발생하도록 상기 제 1 활성층보다 높은 밴드갭을 가짐 - 과,
    상기 제 2 활성층상에 배치되는 종료층 - 상기 종료층은 Fe-도핑 GaN, Si-도핑 GaN, FeN 및 SiN으로 구성되는 그룹으로부터 선택됨 - 과,
    상기 종료층상에 배치되는 소스, 게이트 및 드레인을 포함하는
    반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 제 1 활성층은 III족 질화물 반도체 물질을 포함하는
    반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 제 1 활성층은 GaN을 포함하는
    반도체 디바이스.
  11. 제 8 항에 있어서,
    상기 제 2 활성층은 III족 질화물 반도체 물질을 포함하는
    반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 제 2 활성층은 AlxGa1-xN을 포함하고, 0<X<1인
    반도체 디바이스.
  13. 제 11 항에 있어서,
    상기 제 2 활성층은 AlGaN, AlInN 및 AlInGaN으로 구성되는 그룹으로부터 선택되는
    반도체 디바이스.
  14. 제 8 항에 있어서,
    상기 기판과 상기 제 1 활성층 사이에 배치되는 핵생성층을 더 포함하는
    반도체 디바이스.
  15. 기판과,
    상기 기판 위에 배치되는 제 1 활성층과,
    상기 제 1 활성층상에 배치되는 제 2 활성층 - 상기 제 2 활성층은 2차원 전자 가스층이 상기 제 1 활성층과 상기 제 2 활성층 사이에 발생하도록 상기 제 1 활성층보다 높은 밴드갭을 가지고, 상기 제 2 활성층은 내부에 형성되는 제 1 및 제 2 리세스를 포함함 - 과,
    상기 제 1 및 제 2 리세스에 각각 배치되는 소스 및 드레인과,
    상기 제 2 활성층상에 배치되는 게이트 전극을 포함하는
    반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 제 2 활성층 위에 배치되는 종료층을 더 포함하되,
    상기 소스 및 드레인은 상기 종료층을 통해 연장되는
    반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 종료층은 InGaN을 포함하는
    반도체 디바이스.
  18. 제 16 항에 있어서,
    상기 종료층은 Fe-도핑 GaN, Si-도핑 GaN, FeN 및 SiN으로 구성되는 그룹으로부터 선택되는
    반도체 디바이스.
  19. 제 15 항에 있어서,
    상기 제 1 활성층은 III족 질화물 반도체 물질을 포함하는
    반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 제 1 활성층은 GaN을 포함하는
    반도체 디바이스.
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