KR20090090358A

KR20090090358A - 프론트 엔드 회로

Info

Publication number: KR20090090358A
Application number: KR1020097013222A
Authority: KR
Inventors: 다이와 오카노부
Original assignee: 소니 가부시끼 가이샤
Priority date: 2006-12-26
Filing date: 2007-10-02
Publication date: 2009-08-25
Also published as: CN101573877B; TWI387218B; EP2128993A1; US20100026906A1; JP4760701B2; EP2128993B1; KR101452256B1; CN101573877A; WO2008078440A1; JP2008160660A; EP2128993A4; TW200836497A; US8208076B2

Abstract

본 발명은 각종 텔레비전 방송 방식에 대응할 수 있는 프론트 회로의 IC를 제공한다. 텔레비전 방송의 복수의 수신 밴드 각각에 대응한 동조 회로(12A∼12C, 14A∼14C) 및 고주파 앰프(13A∼13C)를 설치한다. 수신 신호를, 동조 회로(12A∼12C)에 선택적으로 공급하는 스위치 회로(11)와, 동조 회로(14A∼14C)의 출력을 선택적으로 추출하는 스위치 회로(15)를 설치한다. 스위치 회로(15)의 출력이 공급되는 믹서 회로(21I, 21Q)와, 믹서 회로(21I, 21Q)에 서로 직교하는 위상을 가지는 국부 발진 신호(SLOI, SLOQ)를 공급하는 PLL(30)을 설치한다. 믹서 회로(21I, 21Q)의 각 출력이 공급되는 복소 대역 통과 필터(24)와, 복소 대역 통과 필터(24)의 출력을 연산하여 중간 주파 신호(SIF)를 출력하는 출력 회로(25)를 설치한다.

Description

프론트 엔드 회로{FRONT END CIRCUIT}

본 발명은, 텔레비전 수신기의 프론트 엔드 회로에 관한 것이다.

TV 수신기의 프론트 엔드 회로(튜너부)로서, 넓은 범위에 걸쳐서 채널을 전환할 수 있도록 한 것이 고려되고 있다. 예를 들면, 안테나 입력을 3개의 수신 밴드로 분할하고, 각각의 수신 밴드용 고주파 회로에 선택적으로 전원 전압을 공급하고, 또한 목적으로 하는 채널에 동조를 행하고, 이 동조 출력을 믹서 회로에 공급하도록 한 것이 있다.

또한, IC화에 의해 부품 수를 줄이고, 또한 중간 주파수를 수신 주파수에 비해 매우 낮게 한, 이른바 로우 IF 컨버젼 방식으로 하거나, 국부 발진 주파수를 수신 주파수와 동일하게 함으로써 중간 주파수를 제로(0)로 한, 이른바 다이렉트 컨버젼 방식으로 한 것도 있다. 이 로우 IF 컨버젼 방식이나 다이렉트 컨버젼 방식에서는, 이미지 방해가 악화되므로, I축 및 Q축의 중간 주파 신호를 형성하고, 위상 처리에 의해 이미지 방해 신호를 캔슬하도록 하고 있다.

그리고, 선행 기술 문헌으로서 예를 들면, 미국 특허 제4851796호 명세서, 미국 특허 제20060189290호 명세서, 일본 특허 23615099호 명세서, 일본 특표(Japanese Translation of PCT Application) 2004-531967호 명세서가 있다.

그런데, 전술한 바와 같이, 안테나 입력을 3개의 수신 밴드로 분할하여 목적으로 하는 채널에 동조를 행하는 방식에서는, 매우 많은 부품을 필요로 하고, 또한 트래킹 조정은 동조 회로의 공심 코일(air-cored coil)의 형상을 변경함으로써 행하므로, 소형화 및 저 가격화에 큰 장해가 되고 있다.

이 점에서, IC화한 경우에는, 부품 수를 줄일 수 있지만, 광대역의 고주파 앰프를 채용한 시스템에서는, 다채널 방해 특성의 요구를 만족시키기 위해 큰 다이나믹 레인지가 필요하게 되므로, 저 전압화 및 저 소비 전력화와 이득 및 잡음 지수(NF)의 특성을 양립시키기가 매우 곤란하다.

본 발명은, 전술한 바와 같은 문제점을 해결고자 하는 것이다.

본 발명에서는, 텔레비전 방송을 복수의 수신 밴드로 분할하고, 이 복수의 수신 밴드 각각에 대응한 동조 회로 및 고주파 앰프를 가지는 복수의 직렬 회로와, 수신 신호를, 상기 복수의 직렬 회로에 선택적으로 공급하는 제1 스위치 회로와, 이 제1 스위치 회로와 연동하고, 상기 복수의 직렬 회로의 출력을 선택적으로 추출하는 제2 스위치 회로와, 이 제2 스위치 회로로부터 출력되는 수신 신호가 공급되는 제1 믹서 회로 및 제2 믹서 회로와, 이 제1 믹서 회로 및 제2 믹서 회로에 서로 직교하는 위상을 가지는 제1 및 제2 국부 발진 신호를 공급하는 PLL과, 상기 제1 믹서 회로 및 제2 믹서 회로의 각 출력이 공급되는 복소 대역 통과 필터와, 이 복소 대역 통과 필터의 출력을 연산하여 중간 주파 신호를 출력하는 출력 회로가 IC화되고, 상기 제1 및 제2 스위치 회로의 전환에 의해 상기 복수의 수신 밴드의 전환을 행하고, 또한 이 전환된 수신 밴드에 있어서, 상기 동조 회로의 동조 주파수, 및 상기 PLL로부터 상기 제1 믹서 회로 및 제2 믹서 회로에 공급되는 상기 제1 및 제2 국부 발진 신호의 주파수를 변경하여 목적으로 하는 채널의 중간 주파 신호를 얻도록 한 프론트 엔드 회로로 하는 것이다.

본 발명에 의하면, 넓은 주파수 범위에 대해서 방해 특성을 저하시키지 않고, 보다 적은 부품 수로, 프론트 엔드 회로를 실현할 수 있다. 그리고, 이 프론트 엔드 회로를 원칩(one-chip) IC로 대응할 수 있다. 또한, 디지털 방송 및 아날로그 방송의 방송 방식의 차이나, 세계적인 지역에 의한 방송 방식의 차이에 대해서, 하나의 IC로 대응할 수 있다.

도 1은, 본 발명에 의한 프론트 엔드 회로의 하나의 형태를 나타낸 계통도이다.

도 2는, 도 1의 회로에 접속 가능한 베이스 밴드 처리 회로의 하나의 형태를 나타낸 계통도이다.

도 3은, 프론트 엔드 회로의 고주파 단의 하나의 형태를 나타낸 계통도이다.

도 4는, 고주파 단의 입력부의 하나의 형태를 나타낸 접속도이다.

도 5는, 도 4의 회로를 설명하기 위한 IC의 단면도이다.

도 6은, 프론트 엔드 회로의 단간부(段間部)의 한 형태를 나타낸 접속도이다.

도 7은, 도 6의 단간부의 하나의 형태의 일부를 나타낸 접속도이다.

도 8은, 도 7에 이어지는 접속도이다.

도 9는, 복소 대역 통과 필터의 하나의 형태를 나타낸 접속도이다.

도 10은, 가변 컨덴서의 하나의 형태를 나타낸 접속도이다.

[1] 수신 회로(전체)의 예

텔레비전 방송에 사용되는 주파수(채널)는 나라에 따라 다양하며, 컬러 방식에도, NTSC, PAL, SECAM 등이 있다. 또한, 아날로그 방송도 있고 디지털 방송도 있다.

그래서, 텔레비전 방송의 수신 신호계를, 텔레비전 방송을 수신하여 중간 주파 신호를 출력하는 프론트 엔드 회로와, 이 프론트 엔드 회로의 출력을 처리하여 컬러 영상 신호 및 음성 신호를 출력하는 베이스 밴드 처리 회로로 분할하는 것이 고려되고 있다. 즉, 이와 같이함으로써, 텔레비전 방송의 방송 방식이 상이한 점에 대처할 수 있다.

그래서, 먼저 본 발명을 적용할 수 있는 프론트 엔드 회로와, 베이스 밴드 처리 회로의 일례에 대하여 각각 설명한다.

[1-1]프론트 엔드 회로의 예

도 1은, 각 나라의 텔레비전 방송을, 그 방송 형식에 관계없이 수신할 수 있는 프론트 엔드 회로의 일례를 나타낸다. 본 예에 있어서는, 각 나라의 텔레비전 방송에서 사용되고 있는 주파수를,

(A) 46∼147 MHz(VL 밴드)

(B) 147∼401 MHz(VH 밴드)

(C) 401∼887 MHz(U 밴드)

의 3 밴드로 분할하고, 각각의 수신 밴드에 있어서, 주파수를 목적으로 하는 채널에 대응하여 변경할 수 있도록 한 경우이다.

즉, 도 1에 있어서, 1점 쇄선으로 둘러싼 부분(10)이, 프론트 엔드 회로를 나타내고, 이것은 원칩 IC로 IC화되어 있다. 또한, 이 IC(프론트 엔드 회로)(10)는 외부 접속용의 단자 핀(T11∼T19)을 가진다.

그리고, 텔레비전 방송의 방송파 신호가 안테나(ANT)에 의해 수신되고, 이 수신 신호가, 단자 핀(T11)으로부터 스위치 회로(11)를 통해 안테나 동조 회로(12A∼12C)에 선택적으로 공급된다. 이 경우, 안테나 동조 회로(12A∼12C)는, 상기 (A)∼(C)항의 수신 밴드에 각각 대응하며, 동조용 컨덴서의 용량을 디지털 데이터에 의해 변경하여 동조 주파수를 변경하고, 이 결과, 목적으로 하는 주파수(채널)의 수신 신호에 동조하도록 구성되어 있다. 그리고, 상세한 점은 후술한다.

그리고, 이들 동조 회로(12A∼12C)로부터의 수신 신호가, 고주파 앰프(13A∼13C)를 통해, 또한, 단간 동조 회로(14A∼14C)를 통해 스위치 회로(15)에 공급된다. 이 스위치 회로(15)는, 스위치 회로(11)와 연동하여 전환되며, 따라서 스위치 회로(15)로부터는 목적으로 하는 수신 밴드의 수신 신호(SRX)가 추출된다. 그리고, 이 추출된 수신 신호(SRX)가 믹서 회로(21I, 21Q)에 공급된다.

그리고, 동조 회로(14A∼14C)도 동조 회로(12A∼12C)와 마찬가지로 구성되어 있지만, 동조 회로(14A)는 복동조 회로(double tuning circuit)로 되어 있다. 또 한, 후술하는 바와 같이 동조 회로(12A∼14C)의 동조용 컨덴서는 IC(10)에 내장되고, 동조용 코일은 IC(10)에 외장되어 있다.

또한, VCO(31)에서 소정 주파수의 발진 신호가 형성된다. 이 VCO(31)는, 국부 발진 신호를 형성하기 위한 것이며, PLL(30)의 일부를 구성하고 있다. 즉, VCO(31)의 발진 신호가 가변 분주 회로(32)에 공급되어 1/N(N은 양의 정수)의 주파수의 신호로 분주되고, 이 분주 신호가 위상 비교 회로(33)에 공급된다. 또한, 외부로부터 단자 핀(T14)을 통해 신호 형성 회로(34)에 클록(주파수는 1∼2 MHz 정도)이 공급되어 소정 주파수(f34)의 신호로 분주되고, 이 분주 신호가 위상 비교 회로(33)에 기준 신호로서 공급된다.

그리고, 위상 비교 회로(33)의 비교 출력이 루프 필터(35)에 공급되어 가변 분주 회로(32)의 출력 신호와, 형성 회로(34)의 출력 신호와의 위상차에 대응하여 레벨이 변화하는 직류 전압이 추출되고, 이 직류 전압이 VCO(31)에 발진 주파수(f31)의 제어 전압으로서 공급된다. 그리고, 필터(35)에는, 단자 핀(T15)을 통해 평활용 컨덴서(C11)가 외장된다.

따라서, VCO(31)의 발진 주파수(f31)는,

f31 = N·f34 …(1)

가 되므로, 시스템 제어용 마이크로 컴퓨터(도시하지 않음)에 의해 분주 비(N)를 제어하면, VCO(31)의 발진 주파수(f31)를 변경할 수 있다. 예를 들면, 주파수(f31)는, 수신 밴드 및 수신 주파수(수신 채널)에 대응하여 1.8∼3.6 GHz로 된다.

그리고, 이 VCO(31)의 발진 신호가 가변 분주 회로(36)에 공급되어 1/M(예를 들면, M=2, 4, 8, 16, 32)의 주파수로 분주되고, 이 분주 신호가 분주 회로(37)에 공급되어 1/2의 주파수이면서 위상이 서로 직교하는 분주 신호(SLOI, SLOQ)로 분주되고, 이들 신호(SLOI, SLOQ)가 믹서 회로(21I, 21Q)에 국부 발진 신호로서 공급된다.

여기서,

fLO: 국부 발진 신호(SLOI, SLOQ)의 주파수라 하면,

fLO = f31/(2M)

= N·f34/(2M)

= f34·N/(2M) …(2)

이 된다. 따라서, 분주 비(M, N)를 변경함으로써, 국부 발진 주파수(fLO)를, 소정의 주파수 단계에서 넓은 범위에 걸쳐서 변경할 수 있다.

또한,

SRX: 수신을 희망하는 수신 신호

SUD: 이미지 방해 신호

라 하고, 간단하게 하기 위하여,

SRX = ERX·sinωRXt

ERX: 수신 신호(SRX)의 진폭

ωRX = 2πfRX

fRX: 수신 신호(SRX)의 중심 주파수

SUD = EUD·sinωUDt

EUD: 이미지 방해 신호(SUD)의 진폭

ωUD = 2πfUD

fUD: 이미지 방해 신호(SUD)의 중심 주파수

로 한다.

또한, 국부 발진 신호(SLOI, SLOQ)에 대하여,

SLOI = ELO·sinωLOt

SLOQ = ELO·cosωLOt

ELO: 신호(SLOI, SLOQ)의 진폭

ωLO = 2πfLO

로 한다.

다만, 이 때,

ωIF = 2πfIF

fIF: 중간 주파수. 예를 들면, 4∼5.5 MHz(방송 방식에 따라 변경됨)라고 하면, 어퍼 헤테로다인 방식(upper heterodyne type)의 경우에는,

fRX = fLO - fIF

fUD = fLO + fIF

이다.

따라서, 믹서 회로(21I, 21Q)로부터는, 다음과 같은 신호(SIFI, SIFQ)가 출력된다. 즉,

SIFI = (SRX + SUD)×SLOI

= ERX·sinωRXt×ELO·sinωLOt

+ EUD·sinωUDt×ELO·sinωLOt

= α{cos(ωRX - ωLO)t - cos(ωRX + ωLO)t}

+ β{cos(ωUD - ωLO)t - cos(ωUD + ωLO)t}

SIFQ =(SRX + SUD)×SLOQ

= ERX·sinωRXt×ELO·cosωLOt

+ EUD·sinωUDt×ELO·cosωLOt

= α{sin(ωRX + ωLO)t + sin(ωRX - ωLO)t}

+ β{sin(ωUD + ωLO)t + sin(ωUD - ωLO)t}

α = ERX·ELO/2

β = EUD·ELO/2

의 신호(SIFI, SIFQ)가 추출된다.

그리고, 이들 신호(SIFI, SIFQ)가, 영상 중간 주파 신호 및 음성 중간 주파 신호의 점유 대역 폭(예를 들면, 6∼8MHz)에 비해 광 대역의 저대역 통과 필터(22)에 공급되고, 이 결과 저대역 통과 필터(22)에 있어서, 합의 각(角)주파수[(ωX + ωLO), (ωUD + ωLO)]의 신호 성분[및 국부 발진 신호(SLOI, SLOQ)]이 제거되고, 저대역 통과 필터(22)로부터는,

SIFI = α·cos(ωRX - ωLO)t + β·cos(ωUD - ωLO)t

= α·cosωIFt + β·cosωIFt …(3)

SIFQ = α·sin(ωRX - ωLO)t + β·sin(ωUD - ωLO)t

= -α·sinωIFt + β·sinωIFt …(4)

가 추출된다.

그리고, 이들 신호(SIFI, SIFQ)가, 후술하는 진폭 위상 보정 회로(23)를 통해 복소 대역 통과 필터(폴리페이스·대역 통과 필터)(24)에 공급된다. 이 복소 대역 통과 필터(24)는,

(a) 대역 통과 필터의 주파수 특성을 가진다.

(b) 위상 이동(phase shift) 특성도 가지고, 신호(SIFI)를 값 φ(φ는 임의의 값)만큼 위상 이동한다.

(c) 동일하게, 신호(SIFQ)를 값(φ - 90°)만큼 위상 이동시킨다.

(d) 주파수 축 상에 있어서, 0(제로) 주파수에 대하여 대칭인 주파수(f0)와 주파수(-f0)를 중심 주파수로 하는 2개의 대역 통과 특성을 가지며, 입력 신호의 상대 위상에 의해 이를 선택할 수 있다.

이와 같은 특성을 가진다.

따라서, 복소 대역 통과 필터(24)에 있어서, 상기 (b)항, (c)항에 의해 신호(SIFQ)가 신호(SIFI)에 대하여 90°만큼 위상이 지연되고,

SIFI = α·cosωIFt + β·cosωIFt …(5)

SIFQ = -α·sin(ωIFt - 90°) + β·sin(ωIFt - 90°)

= α·cosωIFt - β·cosωIFt …(6)

가 된다. 즉, 신호(SIFI)와 신호(SIFQ) 사이에서는, 신호 성분 α·cosω IFt는 서로 동일한 위상이며, 신호 성분 β·cocωIFt는 서로 반대 위상이다.

그리고, 이 신호(SIFI, SIFQ)가 레벨 보정용 앰프(25)에 공급되어 신호(SIFI)와 신호(SIFQ)가 가산되고, 레벨 보정 앰프(25)로부터는 하기와 같은 신호(SIF)가 추출된다.

즉,

SIF = SIFI + SIFQ

= 2α·cosωIFt

= ERX·ELO·cosωIFt …(7)

가 추출된다. 이 추출된 신호(SIF)는, 신호(SRX)를 어퍼 헤테로다인 방식으로 수신했을 때의 중간 주파 신호와 동일하다. 그리고, 이 중간 주파 신호(SIF)에는, 이미지 방해 신호(SUD)는 포함되어 있지 않다. 그리고, 진폭 위상 보정 회로(23)는, 식 (7)이 충분히 성립하도록, 즉 이미지 방해 신호(SUD)가 최소로 되도록, 신호(SIFI, SIFQ)의 진폭 및 위상을 보정한다.

또한, 이 때, 레벨 보정용 앰프(25)에 있어서, 방송 방식의 차이에 의해 신호(SIFI, SIFQ)의 레벨이 상이하게 되어도, 후술하는 AGC 특성(특히, AGC의 개시 레벨) 등이 변화하지 않도록, 신호(SIF)의 레벨이 보정된다.

그리고, 이 중간 주파 신호(SIF)가, AGC용 가변 이득 앰프(26)를 통하여, 직류 분의 컷용 및 엘리어싱(aliasing)용의 대역 통과 필터(27)를 통하여 단자 핀(T12)에 출력된다.

따라서, 분주 비(M, N)를 변경하면, (2)식에 따라 목적으로 하는 주파수(채 널)를 선택할 수 있고, 단자 핀(T12)에 출력된 중간 주파 신호(SIF)를 방송 방식에 대응하여 복조하면, 목적으로 하는 방송을 시청할 수 있게 된다.

이와 같이 하여, 이 프론트 엔드 회로(10)에 의하면, 46∼887 MHz의 넓은 주파수 범위에 대하여, 원 칩 IC로 대응할 수 있다. 또한, 넓은 주파수 범위에 대하여 방해 특성을 저하시키지 않고, 보다 적은 부품 수로, 프론트 엔드 회로(10)를 실현할 수 있다. 또한, 디지털 방송 및 아날로그 방송의 방송 방식의 차이나, 세계 각 지역에 의한 방송 방식의 차이에 대하여, 1개의 프론트 엔드 회로(10)로 대응할 수 있다.

또한, 클록 신호의 고조파 등에 의한 수신 방해가 적어져서, 결과적으로 수신 감도가 상승한다. 또한, PLL(30)은, 컨덴서(C11)를 제외하고, 모든 회로 부품이 온 칩(on chip)화가 가능하므로, 외란(external noise)에 강하고, 방해 발생이 적은 PLL로 만들 수 있다. 또한, 고주파 앰프(13A∼13C)에는, 동조 회로(14A∼14C)가 각각 접속될 뿐이므로, 부하가 가볍고, 고주파 앰프(13A∼13C)를 저 왜곡으로 할 수 있다.

[1-1-1] AGC의 예

AGC 전압(VAGC)이 후술하는 베이스 밴드 처리 회로에서 형성되고, 이 AGC 전압(VAGC)이 단자 핀(T16)을 통해 AGC용 가변 이득 앰프(26)에 그 이득의 제어 신호로서 공급된다. 따라서, 이에 따라 통상적인 AGC가 행해진다.

또한, 예를 들면 목적으로 하는 수신 신호(SRX)의 레벨이 너무 크거나, 수신 신호(SRX)에 큰 레벨의 방해파 신호가 혼재하고 있는 경우에는, 전술한 통상적인 AGC로는 다 대응할 수 없게 된다. 그래서, 저대역 통과 필터(22)로부터 출력되는 신호(SIFI, SIFQ)가 레벨 검출 회로(41)에 공급되고, AGC용 앰프(26)에 있어서 AGC를 행하기 이전의 신호(SIFI, SIFQ)의 레벨이 소정값을 초과하는지의 여부가 검출된다. 그리고, 이 검출 신호와, 단자 핀(T16)의 AGC 전압(VAGC)이 가산 회로(42)에 공급되고, 이 가산 출력이 형성 회로(43)에 공급되어 지연 AGC 전압(VDAGC)이 형성되고, 이 지연 AGC 전압(VDAGC)이 고주파 앰프(13A∼13C)에 이득의 제어 신호로서 공급되고, 지연 AGC가 행해진다.

따라서, 희망하는 수신 신호의 강도와 수신을 희망하지 않는 많은 신호의 강도와의 D/U로부터 최적인 AGC 동작이 가능하므로, 디지털 방송과 아날로그 방송, 또는 이들이 혼재하고 있어도, 희망하는 방송을 양호하게 수신할 수 있다.

[1-1-2] 테스트용·조정용 전압의 예

저대역 통과 필터(22)로부터 출력되는 신호(SIFI, SIFQ)가 리니어 검파 회로(44)에 공급되고, 검파 및 평활됨으로써 신호(SIFI, SIFQ)의 레벨을 나타내는 직류 전압(V44)으로 되고, 이 전압(V44)이 단자 핀(T13)에 출력된다.

이 단자 핀(T13)에 출력된 직류 전압(V44)은, 프론트 엔드 회로(10)를 테스트할 때나 조정할 때 등에 사용된다. 예를 들면, 입력 신호(수신 신호)의 레벨을 넓은 주파수 범위에 걸쳐서 체크할 때 사용할 수 있고, 즉, 좁은 대역의 중간 주파 필터를 통한 출력과는 달리, 안테나 단자 핀(T11)으로부터 믹서 회로(21I, 21Q)까지의 신호 라인에 대하여 광 대역의 감쇠 특성을 직접 체크할 수 있다.

또한, 안테나 동조 회로(12A∼12C) 및 단간 동조 회로(14A∼14C)를 조정할 경우에는, 입력 테스트 신호를 안테나 단자 핀(T11)에 가하여, 단자 핀(T16)에 공급되는 AGC 전압(VAGC)을 소정값으로 고정하면, 직류 전압(V44)의 변화로부터 트래킹 조정을 행할 수 있다. 또한, 프론트 엔드 회로(10)의 각 기능의 조정이나 특성의 측정을 디지털 데이터에 의해 행할 수 있고, 자동 조정 및 자동 측정을 행할 수 있다.

[1-1-3] 정전압 회로

IC(10)에는, 정전압 회로(53)가 설치되고, 단자 핀(T17)으로부터 전원 전압(+VCC)이 공급된다. 이 정전압 회로(53)는, PN 접합의 밴드 갭을 이용하여 전원 전압(+VCC)으로부터 소정값의 정전압을 형성하며, 이 형성된 정전압은 IC(10)의 각각의 회로에 공급된다. 그리고, 정전압 회로(53)의 출력 전압은 미세 조정 가능하게 된다.

따라서, 각 회로를 MOS-FET(모스펫)에 의해 구성한 경우라도, 이들 회로에 공급되는 전압을 높게 설정할 수 있고, MOS-FET의 성능을 최대한으로 끌어올릴 수 있고.

[1-1-4] 초기 설정

전술한 진폭 위상 보정 회로(23)의 보정량, 복소 대역 통과 필터(24)의 중심 주파수 및 통과 대역 폭, 레벨 보정용 앰프(25)의 이득은, 수신하는 텔레비전 방송의 방송 방식에 대응할 필요가 있으므로, 가변이 되며, 외부로부터 설정할 수 있도록 되어 있다. 예를 들면, 복소 대역 통과 필터(24)의 중심 주파수는 3.8∼5.5 MHz, 통과 대역은 5.7∼8 MHz의 범위 내에서 가변으로 되어 있다.

그리고, 조립 시나 공장 출하 시 등에, 이들 회로(23∼25)의 설정값이, 단자 핀(T18)으로부터 불휘발성 메모리(51)에 기입된다. 또한, 동조 회로(12A∼12C, 14A∼14C)의 트래킹용 데이터(동조 주파수를 미세 조정하는 데이터)나 정전압 회로(53)의 출력 전압을 미세 조정하는 데이터도, 마찬가지로 단자 핀(T18)으로부터 불휘발성 메모리(51)에 기입된다. 따라서, 각각의 회로의 특성을, 수신하는 텔레비전 방송의 방송 방식에 대응한 것으로 설정할 수 있다.

[1-1-5] 사용 시의 동작

이 IC(10)를 사용한 수신기의 전원이 투입되었을 때도, 불휘발성 메모리(51)의 설정값이 버퍼 메모리(52)에 카피되고, 이 카피된 설정값이 회로(12A∼12C, 14A∼14C, 23∼25, 53) 각각에 디폴드값으로서 공급된다.

그리고, 사용자가 채널을 선택했을 때는, 이를 위한 데이터가, 시스템 제어용 마이크로 컴퓨터(도시하지 않음)로부터 단자 핀(T19)을 통해 버퍼 메모리(52)에 공급되어 일단 보존되고, 이 보존된 데이터가 스위치 회로(11, 15), 동조 회로(12A∼12C, 14A∼14C), 가변 분주 회로(32, 36)에 공급되고, 목적으로 하는 채널(주파수)을 포함하는 수신 밴드가 선택되고, 그 선택된 수신 밴드에 있어서, 목적으로 하는 채널이 선택된다.

[1-1-6] 정리

도 1에 나타낸 프론트 엔드 회로(10)에 의하면, 상기 (A)항∼(C)항에 나타낸 바와 같이, 46∼887 MHz의 주파수 대역에서의 텔레비전 방송을 수신할 수 있다. 그리고, 이 때, 복소 대역 통과 필터(24)의 중심 주파수 및 통과 대역 폭이 가변으 로 되어 있으므로, 일본 국내의 지상 디지털 텔레비전 방송이나 지상 아날로그 텔레비전 방송 뿐만 아니라, 일본 국외의 디지털 텔레비전 방송이나 아날로그 텔레비전 방송에도 대응할 수 있다.

[1-2] 베이스 밴드 처리 회로의 예

도 2는, 베이스 밴드 처리 회로의 일례를 나타내고, 이는 프론트 엔드 회로(10)로부터 출력되는 중간 주파 신호(SIF)를 처리하여 컬러 영상 신호 및 음성 신호를 출력한다. 즉, 도 2에서, 1점 쇄선으로 둘러싼 부분(60)이, 그 베이스 밴드 처리 회로를 나타내고, 이는 원칩 IC로 IC화되어 있다. 또한, 이 IC(베이스 밴드 처리 회로)(60)는, 외부 접속용 단자 핀(T61∼T67)을 가진다.

그리고, 프론트 엔드 회로(10)의 단자 핀(T12)으로부터 출력된 중간 주파 신호(SIF)가, 단자 핀(T61)으로부터 A/D 컨버터 회로(61)에 공급되어 디지털 중간 주파 신호로 A/D 변환되고, 이 디지털 중간 주파 신호(SIF)가, 필터(62)에 의해 불필요한 주파수 성분이 제거된다.

그리고, 디지털 텔레비전 방송 수신 시에는, 필터(62)로부터의 디지털 중간 주파 신호(SIF)가 복조 회로(63)에 공급되어 베이스 밴드의 디지털 신호가 복조되어 추출되고, 이 복조 출력이 에러 정정 회로(64)에 공급되어 에러 정정된 데이터 스트림으로 되고, 이 데이터 스트림이 단자 핀(T62)에 출력된다. 따라서, 이 단자 핀(T62)의 신호를, 그 방송 방식에 따라 디코딩하면, 원래의 컬러 영상 신호 및 음성 신호를 얻을 수 있다.

또한, 아날로그 텔레비전 방송 수신 시에는, 필터(62)로부터의 디지털 중간 주파 신호(SIF)가 영상 중간 주파 필터(71)에 공급되어 디지털 영상 중간 주파 신호가 추출되고, 이 신호가 고스트 제거 회로(72)에 있어서 고스트 성분이 제거된 후 복조 회로(73)에 공급되어 디지털 컬러 영상 신호가 복조된다. 그리고, 이 디지털 신호가 D/A 컨버터 회로(74)에 공급되어 아날로그 컬러 영상 신호로 D/A 변환되고, 이 컬러 영상 신호가 단자 핀(T63)에 출력된다.

또한, 아날로그 텔레비전 방송의 수신 시에는, 필터(62)로부터의 디지털 중간 주파 신호(SIF)가 음성 중간 주파 필터(81)에 공급되어 디지털 음성 중간 주파 신호가 추출되고, 이 신호가 복조 회로(82)에 공급되어 디지털 음성 신호가 복조된다. 그리고, 이 디지털 음성 신호가 D/A 컨버터 회로(84)에 공급되어 좌측 및 우측 채널의 음성 신호로 D/A 변환되고, 이들 음성 신호가 단자 핀(T64, T65)에 출력되는

또한, AGC 전압 형성 회로(91)에 있어서 AGC 전압(VAGC)이 형성되고, 이 AGC 전압(VAGC)이 단자 핀(T67)에 출력되어 프론트 엔드 회로(10)의 단자 핀(T16)에 공급되고, 전술한 바와 같이 통상적인 AGC 및 지연 AGC가 행해진다.

또한, 클록 형성 회로(92)에 있어서, 소정 주파수의 클록이 형성되고, 이 클록이 베이스 밴드 처리 회로(60)의 각 부에 공급되고, 단자 핀(T66)을 통해, 또한 프론트 엔드 회로(10)의 단자 핀(T14)를 통해 신호 형성 회로(34)에 공급된다.

따라서, 클록의 고조파 등에 의한 수신 방해가 적어져서, 그 결과 수신 감도가 상승한다.

[2-1] 고주파 단의 예

도 3은, 프론트 엔드 회로(10)에서의 스위치 회로(11)로부터 스위치 회로(15)까지의 고주파 신호계의 일례를 나타낸다. 그리고, 이 고주파 신호계도 밸런스형으로 구성되어 있다.

즉, 안테나(ANT)의 수신 신호가, 밸런(BLN)에 의해 평형인 수신 신호로 된 후 단자 핀(T11, T11)을 통해 스위치 회로(11)에 공급된다. 이 스위치 회로(11)는, 구체예를 후술하지만, 등가적으로 도 1에 나타낸 바와 같이 구성되며, 단자 핀(T11, T11)을 통해 공급된 수신 신호를 안테나 동조 회로(12A∼12C)에 선택적으로 공급한다.

그러므로, 스위치 회로(11)의 제1 출력단(TA)이, 고주파 앰프(13A)의 입력단에 접속되고, 제1 출력단(TA)과 고주파 앰프(13A)의 입력단 사이의 신호 라인에, 안테나 동조 회로(12A)가 병렬로 접속된다. 이 경우, 동조 회로(12A)는, 동조용 코일(112A)이 단자 핀을 통해 IC(10)에 외장되고, 동조용 컨덴서(C12A)가 IC(10)에 내장되어 구성된다. 그리고, 후술하는 바와 같이, 컨덴서(C12A)의 용량은 디지털 데이터에 의해 변경되어 동조 주파수가 변경된다.

또한, 고주파 앰프(13A)의 출력단이, 동조용 컨덴서(C143, C144)를 통해 입력 버퍼 회로(15A)의 입력단에 접속되고, 고주파 앰프(13A)의 출력단에, 동조용 코일(L141) 및 동조용 컨덴서(C141)가 병렬로 접속되고, 입력 버퍼 회로(15A)의 입력단에, 동조용 코일(L142) 및 동조용 컨덴서(C142)가 병렬로 접속되어서, 단간 동조 회로(14A)가 복동조 형식으로 구성된다.

그리고, 이 때, 코일(L141, L142)은 단자 핀을 통해 IC(10)에 외장된다. 또 한, 컨덴서(C141∼C144)는 IC(10)에 내장되고, 이들 용량은 디지털 데이터에 의해 변경되어 동조 주파수가 변경된다. 이와 같이 하여, 상기 (A)항에 나타낸 VL 밴드의 고주파 단이 구성된다.

또한, 스위치 회로(11)의 제2 출력단(TB)이, 고주파 앰프(13B)의 입력단에 접속되고, 제2 출력단(TB)과 고주파 앰프(13B)의 입력단 사이의 신호 라인에, 안테나 동조 회로(12B)가 병렬로 접속된다.

또한, 고주파 앰프(13B)의 출력단이 입력 버퍼 회로(15B)의 입력단에 접속되고, 이들 사이의 신호 라인에, 동조용 코일(114B) 및 동조용 컨덴서(C14B)가 병렬로 접속되어, 단간 동조 회로(14B)가 구성된다. 그리고, 이 때, 코일(112B, 114B)은 단자 핀을 통해 IC(1O)에 외장되고, 컨덴서(C12B, C14B)는 IC(1O)에 내장되며, 이들 용량은 디지털 데이터에 의해 변경되어 동조 주파수가 변경된다. 이와 같이 하여, 상기 (B)항에 나타낸 VH 밴드의 고주파 단이 구성된다.

또한, 스위치 회로(11)의 제3 출력단(TC)이, 고주파 앰프(13C)를 통해 입력 버퍼 회로(15C)의 입력단에 접속되고, 고주파 앰프(13C)의 입력단 안테나 동조 회로(12C)가 병렬로 접속되고, 입력 버퍼 회로(14C)의 입력단에 단간 동조 회로(14C)가 병렬로 접속된다. 이 경우, 동조 회로(12C)는, 동조용 코일(112C)이 단자 핀을 통해 IC(1O)에 외장되고, 동조용 컨덴서(C12C)가 IC(1O)에 내장되어 구성된다. 또한, 동조 회로(14C)는, 동조용 코일(114C)이 단자 핀을 통해 IC(10)에 외장되고, 동조용 컨덴서(C14C)가 IC(10)에 내장되어 구성된다. 이와 같이 하여, 상기 (C)항에 나타낸 U 밴드의 고주파 단이 구성된다.

그리고, 입력 버퍼 회로(15A∼15C)의 출력단이 접속점(P15, P15)에 공통으로 접속되고, 믹서 회로(21I, 21Q)의 입력단에 접속된다. 또한, 형성 회로(43)로부터 고주파 앰프(13A∼13C)에 지연 AGC 전압(VDAGC)이 공급된다.

또한, 버퍼 메모리(52)로부터 스위치 회로(11)에 수신 밴드의 전환 신호(SBAND)가 공급되고, 이 전환 신호(SBAND)가 입력 버퍼 회로(15A∼15C)에 이들 동작의 허가·금지의 제어 신호로서 공급되고, 입력 버퍼 회로(15A∼15C)는 스위치 회로(11)의 전환에 연동하여 제어된다. 즉, 입력 버퍼 회로(15A∼15C)에 의해, 스위치 회로(15)가 구성된다.

이와 같은 구성에 의하면, 전환 신호(SBAND)에 의해, 예를 들면 상기 (A)항에 나타낸 VL 밴드의 수신이 선택되어 있는 경우에는, 스위치 회로(11)로부터 동조 회로(12A)에 수신 신호가 공급되고, 입력 버퍼 회로(15A)의 동작이 허가되지만, 동조 회로(12B, 12C)에 수신 신호는 공급되면서, 입력 버퍼 회로(15B, 15C)는 동작이 금지된다.

따라서, 상기 (A)항에 나타낸 VL 밴드의 수신이 가능해지고, 동조 회로(12A, 14A)에 의해 선택된 채널(주파수)이 접속점(P15, P15)에 출력되고, 믹서 회로(21I, 21Q)에 공급된다. 그리고, 상기 (B)항 및 상기 (C)항의 수신 밴드에 대해서도 동일한 동작이 행해진다.

이와 같이 하여, 도 3에 나타낸 고주파 단에 의하면, 상기 (A)∼ 상기 (C)항의 수신 밴드가 선택되고, 이 선택된 수신 밴드에서의 채널을 선택할 수 있다. 그리고, 이 경우 고주파 앰프(13A∼13C)에는, 동조 회로(14A∼14C)가 각각 접속될 뿐 이므로, 부하가 가볍고, 고주파 앰프(13A∼13C)를 저 왜곡으로 할 수 있다.

[2-2] 스위치 회로(11)의 구성예

도 4는 스위치 회로(11)의 구체적인 구성예를 나타낸다. 본 예에 있어서는, 스위치 회로(11)는, 신호 라인을 온/오프(ON/OFF) 제어하는 3개의 스위치 회로(11A∼11C)로 구성되며, 이들 스위치 회로(11A∼11C)가, 단자핀(T11, T11)과, 동조 회로(12A∼12C) 사이의 신호 라인에 각각 직렬로 접속된다. 그리고, 이하에서는, N 채널 MOS-FET도 P 채널 MOS-FET도, 간단하게 하기 위하여 "FET"으로 칭하며, 필요에 따라 N 채널과 P 채널을 구별하여 칭하기로 한다.

즉, 도 4에서, 단자핀(T11, T11)이, 컨덴서(C11, C12)를 통하여, 또한 N 채널 FET(Q11, Q12)의 드레인·소스간(또는 소스·드레인간)을 통하여, 스위치 회로(11)의 제1 출력단(TA, TA)에 접속된다. 그리고, 출력단(TA, TA)은, 도 3에 나타낸 바와 같이, 안테나 동조 회로(12A)가 접속되고, 고주파 앰프(13A)의 입력단에 접속된다.

또한, FET(Q11)의 게이트와 FET(Q12)의 게이트 사이에, 저항기(R11, R12)가 직렬로 접속되고, FET(Q11, Q12)의 게이트와 접지 사이에, N 채널 FET(Q13, Q14)의 드레인·소스 사이에 접속된다. 또한, FET(Q11, Q12)의 백 게이트가 이들 소스에 접속되고, FET(Q13, Q14)의 게이트가, 저항기(R13, R14)를 통하여 FET(Q11, Q12)의 드레인에 접속된다.

또한, FET(Q11, Q12)의 소스와 게이트 사이에, 소정의 용량의 컨덴서(C13, C14)가 접속되고, FET(Q11, Q12)의 소스와 접지 사이에, 저항기(R15, R16)가 접속 된다.

또한, 버퍼 메모리(52)로부터 출력되는 수신 밴드의 전환 신호(SBAND)는, 상기 (A)항 ∼상기 (C)항에 대응하여 전환 신호(SWA∼SWC)로 구성되며, 이들 중 전환 신호(SWA)가, 저항기(R11, R12)의 접속 중점에 공급되므로, 상보형으로 접속되는 FET(Q15, Q16)에 의해 구성된 인버터(111)를 통해 FET(Q13, Q14)의 게이트에 공급된다. 또한, 스위치 회로(1lB, 11C)도 스위치 회로(11A)와 마찬가지로 구성되며, 전환 신호 (WB, SWC)가 공급된다.

그리고, 컨덴서(C11, C11)는, 그 스위치 회로가 온/오프 처리하는 수신 신호(SRX)의 최저 주파수에 대하여 최소한의 손실로, 수신 신호(SRX)를 통과시킬 수 있는 최소의 용량으로 된다.

이와 같은 구성에 의하면, 버퍼 메모리(52)로부터 스위치 회로(11A)에 공급되는 수신 밴드의 전환 신호(SWA)가 "L" 레벨인 경우에는, 이것이 저항기(R11, R12)를 통해 FET(Q11, Q12)의 게이트에 공급되므로, 이들 FET(Q11, Q12)는 오프가 된다. 또한, 전환 신호(SWA)는 인버터(111)에 의해 반전되어 FET(Q13, Q14)의 게이트에 공급되므로, FET(Q13, Q14)는 온으로 된다. 이 결과, 단자핀(T11, T11)에 공급된 수신 신호(SRX)는 FET(Q11∼Q14)에 의해 저지되어 출력단(TA, TA)에는 출력되지 않는다.

그러나, 수신 밴드의 전환 신호(SWA)가 "H" 레벨인 경우에는, 이것이 저항기(R11, R12)를 통하여 FET(Q11, Q12)의 게이트에 공급되므로, 이들 FET(Q11, Q12)는 온으로 된다. 또한, 전환 신호(SWA)는 인버터(111)에 의해 반전되어 FET(Q13, Q14)의 게이트에 공급되므로, FET(Q13, Q14)는 오프가 된다. 이 결과, 단자핀(T11, T11)에 공급된 수신 신호(SRX)는, FET(Q11, Q12)를 통해 출력단(TA, TA)에 출력된다.

그리고, 스위치 회로(11B, 11C)도 전환 신호(SWB, SWC)에 의해 마찬가지로 온/오프 제어되고, 그 결과, 수신 신호(SRX)의 출력이 제어된다. 따라서, 스위치 회로(11A∼11C)는, 등가적으로 도 1에 나타낸 1회로 3접점의 스위치 회로(15)와 동 등하게 되고, 밸런(BLN)으로부터 단자핀(T11, T11)에 공급된 수신 신호(SRX)를 동조 회로(12A∼12C)에 선택적으로 공급할 수 있다.

그리고, 이 경우, FET(Q11∼Q16)는, 예를 들면, 도 5의 A에 나타낸 바와 같은 구조가 되므로, 도 5의 B에 나타낸 바와 같이 기생 다이오드(DPR, DPR)를 생기게 하지만, 수신 신호(SRX)의 레벨이 큰 경우라 하더라도, 이 기생 다이오드(DPR, DPR)의 영향을 회피할 수 있다

즉, 도 5의 A의 좌측은 N 채널 FET의 구조를 나타내고, 우측은 P 채널 FET의 구조를 나타낸 것으로서, N 채널 FET에서는, P형의 서브 스트레이트(101)에, N형의 절연층(102)이 섬(島)형으로 형성되고, 이 절연층(102)에 P형의 영역(103)이 형성된다. 또한, 이 때, 절연층(102)에 N+ 영역(104)이 형성되고, 이 N+ 영역(104)에 역 바이어스 전압(+VN)이 공급되고, P형 영역(103)은 서브 스트레이트(101)로부터 절연된다.

또한, P형 영역(103)에 N+형 영역(105, 106)이 형성되어 드레인 단자(D) 및 소스 단자(S)가 인출되고, 영역(105)과 영역(106) 사이의 표면에 절연층(107)이 형 성되고, 이 절연층(107)의 표면에 게이트 전극(108)이 형성되고, 게이트 단자(G)가 인출된다. 또한, P형 영역(103)에 P+ 영역(109)이 형성되고, 이 P+ 영역(109)으로부터 백 게이트 단자(BG)가 인출된다.

또한, P 채널 FET에서는, P형의 서브 스트레이트(101)에, N형 영역(113)이 형성되고, 이 N형 영역(113)에 P+형 영역(115, 116)이 형성되어 드레인 단자(D) 및 소스 단자(S)가 인출된다. 또한, 영역(115)과 영역(116) 사이의 표면에 절연층(117)이 형성되고, 이 절연층(117)의 표면에 게이트 전극(118)이 형성되고, 게이트 단자(G가) 인출된다. 또한, N형 영역(113)에 P+ 영역(119)이 형성되고, 이 P+ 영역(119)으로부터 백 게이트 단자(BG)가 인출된다.

따라서, N 채널 FET에서는, 영역(103)과 영역(105, 106) 사이에 PN 접합이 생기므로, 그 결과, 도 5의 B에 나타낸 바와 같이, 백 게이트와 드레인 및 소스 사이에 기생 다이오드(DPR, DPR)가 생긴다. 또한, P 채널 FET에서도, 마찬가지로 기생 다이오드(DPR, DPR)가 생긴다.

그러므로, 스위치 회로(11A)에 공급되는 수신 신호(SRX)의 레벨이 큰 경우에는, 기생 다이오드(DPR, DPR)가 온이 되는 경우가 있다.

그러나, 도 4에 나타낸 스위치 회로(11A∼11C)에서는, FET(Q11, Q12)가 오프인 경우에는, FET(Q11, Q12)의 드레인은, 인버터(111) 및 저항기(R13)를 통하여 "H" 레벨이며, 소스는 저항기(R15, R16)에 의해 접지 전위이므로, 기생 다이오드(DPR, DPR)는 충분한 크기의 전압에 의해 역바이어스되므로, 스위치 회로(11A)에 큰 레벨의 수신 신호(SRX)가 공급되어도, 기생 다이오드(DPR, DPR)가 온이 되지는 않는다.

또한, FET(Q11, Q12)가 온인 경우에는, 기생 다이오드(DPR, DPR)는 FET(Q11, Q12)의 온 저항에 의해 션트(shunt)되며, 이 때 FET(Q11, Q12)의 온 저항은 충분히 작으므로, 스위치 회로(11A)에 큰 레벨의 수신 신호(SRX)가 공급되어도, 기생 다이오드(DPR, DPR)를 무시할 수 있다.

따라서, 수신 신호(SRX)의 레벨이 큰 경우라도, FET(Q11, Q12)에 생기는 기생 다이오드(DPR, DPR)의 영향을 회피할 수 있다.

또한, 컨덴서(C13, C14)가 접속되어 있으므로, FET(Q11, Q12)가 온일 때, 이들 게이트는 소스와 교류적으로 동일한 전위로 되고, FET(Q11, Q12)의 온 저항이, 통과하는 수신 신호(SRX)에 의해 변동되지 않고, 왜곡의 발생을 억제할 수 있다.

그리고, 따라서, 컨덴서(C13, C14)의 접속은, FET(Q11, Q12)의 드레인·게이트 사이라도 된다.

[2-3] 믹서 회로(21I, 21Q)의 입력 회로의 아웃라인

상세한 것은 후술하지만, 믹서 회로(21I, 21Q)는, 스위칭 회로와, 버퍼 앰프로부터 패시브 타입으로 구성되어 있다. 그러므로, 예를 들면 도 6에 나타낸 바와 같이, 믹서 회로(21I, 21Q)에는, 정전압 회로(53)로부터 소정의 기준 전압(VS)이 공급되지만, 믹서 회로(21I, 21Q)에 공급되는 수신 신호(SRX)의 직류 전위는, 이 기준 전압(VS)과 동일하게 할 필요가 있다.

그러므로, 믹서 회로(21I, 21Q)의 입력 회로가, 예를 들면, 도 6에 나타낸 바와 같이 구성된다. 즉, 전술한 바와 같이, 입력 버퍼 회로(15A∼15C)의 출력단 이 서로 공통으로 접속되어 한 쌍의 접속점(P15, P15)이 되며, 버퍼 메모리(52)로부터 입력 버퍼 회로(15A∼15C)에 수신 밴드의 전환 신호(SWA∼SWC)가 공급되고, 목적으로 하는 수신 밴드에서의 목적으로 하는 채널의 수신 신호(SRX)가, 공통 접속점(P15, P15)에 평형하게 출력된다.

그리고, 이 공통 접속점(P15, P15)에 출력된 수신 신호(SRX)가 믹서 회로(21I, 21Q)에 공급된다. 또한, 믹서 회로(21I, 21Q)에는, 분주 회로(37)로부터 국부 발진 신호(SLOI, SLOQ)가 공급되고, 정전압 회로(53)로부터 소정의 기준 전압(VS)이 공급되고 있다. 따라서, 믹서 회로(21I, 21Q)로부터는, 신호(SIFI, SIFQ)가 출력된다.

또한, 공통 접속점(P15, P15)의 사이에 한 쌍의 저항기(R61, R62)가 직렬로 접속되고, 그 접속 중점으로부터 수신 신호(SRX)에 포함되는 직류 전위(VRX)가 추출된다. 그리고, 이 직류 전위(VRX)가 전압 비교 회로(16A)에 공급되고, 기준 전압(VS)이 전압 비교 회로(16A)에 공급되어 양자는 전압 비교되고, 그 비교 출력이 버퍼 회로(17A)를 통해 입력 버퍼 회로(15A)에 직류 전위를 피드백 제어하는 신호로서 공급된다.

마찬가지로, 직류 전위(VRX)와 기준 전압(VS)이 전압 비교 회로(16B)에서 전압 비교되고, 그 비교 출력이 버퍼 회로(17B)를 통해 입력 버퍼 회로(15B)에 직류 전위의 피드백 제어 신호로서 공급된다. 또한, 직류 전위(VRX)와 기준 전압(VS)이 전압 비교 회로(16C)에서 전압 비교되고, 그 비교 출력이 버퍼 회로(17C)를 통해 입력 버퍼 회로(15C)에 직류 전위의 피드백 제어 신호로서 공급된다.

다만, 이 때, 버퍼 메모리(52)로부터의 전환 신호(SWA∼SWC)가 전압 비교 회로(16A∼16C)에 이들 동작의 제어 신호로서 공급되고, 전압 비교 회로(16A∼16C) 중, 스위치 회로(11, 15)에 의해 유효로 되어 있는 수신 밴드에 대응한 전압 비교 회로만 동작이 허가되며, 다른 전압 비교 회로는 동작이 금지된다.

전술한 바와 같은 구성에 의하면, 밴드 전환 신호(SBAND)에 의해, 예를 들면 입력 버퍼 회로(15A)의 동작이 허가되어 있는 경우에는, 동조 회로(14A)로부터 출력된 수신 신호(SRX)의 직류 전위(VRX)와 기준 전압(VS)가, 전압 비교 회로(16A)에 있어서 비교된다. 또한, 이 때, 전압 비교 회로(16B, 16C)는 동작이 금지되어 있다. 이 결과, 전압 비교 회로(16A)의 비교 출력이 버퍼 회로(17A)를 통해 입력 버퍼 회로(15A)에 피드백되고, 이 피드백의 결과, 동조 회로(14A)로부터 출력되는 수신 신호(SRX)의 직류 전위(VRX)가 기준 전압(VS)과 동일하게 된다.

전술한 바와 같이 하여, 믹서 회로(21I, 21Q)에서는, 수신 신호(SRX)의 직류 전위와 기준 전압(VS)이 동일하게 되므로, 믹서 회로(21I, 21Q)로서의 특성을 개선할 수 있다. 그리고, 이 경우, 전압 비교 회로(16A∼16C)로부터의 에러 전압(VERR)은, 버퍼 회로(15P∼15M)에 커먼 모드로 피드백되어 있고, 피드백이 이 커먼 모드 뿐이므로, 수신 특성에 대해서 실질적으로 영향을 주지 않는다.

[2-4] 믹서 회로(21I, 21Q) 및 그 입력 회로의 구체예

도 7 및 도 8은, 믹서 회로(21I, 21Q) 및 그 입력 회로의 구체적인 접속예를 나타낸다. 도 7 및 도 8에 있어서는, 지면의 사정에 의해 그 입력 회로를 분할하여 나타낸 것이며, 도 7 및 도 8의 #1∼#8이 서로 접속된다. 그리고, 이 입력 회 로의 신호계도 수신 신호계와 마찬가지로, 밸런스형으로 구성되어 있다.

그리고, 도 7은 스위치 회로(15)의 입력 버퍼 회로(15A)를 주로 나타낸 것이며, 이 입력 버퍼 회로(15A)는, 밸런스형의 수신 신호(±SRX) 중 한쪽 수신 신호(+SRX)를 취급하는 버퍼 회로(15P)와, 다른 쪽 수신 신호(-SRX)를 사용하는 버퍼 회로(15M)로 구성되어 있다.

그리고, 동조 회로(14A)로부터 밸런스형의 수신 신호(±SRX)가 추출되고, 버퍼 회로(15P)에서는, 수신 신호(+SRX)가, 컨덴서(C51, C52)를 통해 상보적으로 접속된 소스 팔로워의 FET, 즉 N 채널 FET(Q51) 및 P 채널 FET(Q52)의 게이트에 각각 공급된다. 또한, 이 게이트에는, 바이어스 회로(151)로부터 소정의 바이어스 전압이 공급된다.

이 바이어스 회로(151)는, 저항기(R51, R52), P 채널 FET(Q53)의 드레인·소스 사이, 및 N 채널 FET(Q54)의 소스·드레인 사이에, 저항기(R53)가 직렬로 접속되어 구성된다.

그리고, 버퍼 메모리(52)로부터의 수신 밴드의 전환 신호(SBAND) 중 전환 신호(SWA)가, 바이어스 회로(151)의 저항기(R51)에 공급되고, P 채널 FET(Q55) 및 N 채널 FET(Q56)에 의해 구성된 인버터(152)를 통해 바이어스 회로(151)의 저항기(R53)에 공급된다. 그리고, FET(Q51, Q52)의 소스는, 접속점(P15, P15)의 한쪽에 접속된다.

따라서, SBAND="H" 레벨의 경우에는, 저항기(R51)에 이 "H" 레벨의 전압이 공급된다. 또한, SBAND="H" 레벨이므로, FET(Q55)가 오프, FET(Q56)가 온이 되어, 저항기(R55)에 접지 라인 #4의 접지 레벨이 공급된다. 이 결과, 바이어스 회로(151)[소자(R51∼R53)의 직렬 회로]로부터 FET(Q51, Q52)의 게이트에 적절한 바이어스 전압이 공급됨으로써, FET(Q51, Q52)은 능동 영역에서 동작하므로, 이들 소스로부터 수신 신호(+SRX)가 추출되고, 공통 접속점(P15)에 출력된다.

그러나, SBAND="L" 레벨의 경우에는, 저항기(R51)에 이 "L" 레벨의 전압이 공급된다. 또한, SBAND="L" 레벨이므로, FET(Q55)가 온, FET(Q56)가 오프가 되어, 저항기(R55)에 전원 라인 #1의 전압이 공급된다. 이 결과, FET(Q51, Q52)의 게이트에는, 바이어스 회로(151)로부터 반대 극성의 바이어스 전압이 공급됨으로써, FET(Q51, Q52)는 충분히 오프로 되고, 이들 소스로부터는 수신 신호(+SRX)는 출력되지 않게 된다.

따라서, 버퍼 회로(15P)는, 수신 신호(+SRX)를 온/오프할 수 있고, 온일 때는, 능동 영역에서 동작한다.

또한, 버퍼 회로(15M)도 버퍼 회로(15P)와 완전히 마찬가지로 구성되며, 따라서, 버퍼 회로(15M)는, 수신 신호(-SRX)를 온/오프할 수 있고, 온일 때는, 능동 영역에서 동작하고 있다. 또한, 입력 버퍼 회로(15B, 15C)도 입력 버퍼 회로(15A)와 마찬가지로 구성된다.

따라서, 수신 밴드의 전환 신호(SBAND)에 대응하여 입력 버퍼 회로(15A∼15C) 중 어느 하나가 유효하게 동작하고, 이 유효하게 동작하고 있는 입력 버퍼 회로를 통해 동조 회로(14A∼14C)에 의해 선택된 수신 신호(±SRX)가 접속점(P15, P15)에 추출된다.

그리고, 접속점(P15, P15)으로 추출된 수신 신호(±SRX)가, 도 8에도 나타낸 바와 같이, 믹서 회로(21I, 21Q)에 공급된다. 이 믹서 회로(21I, 21Q)는, 한 쌍의 스위칭 회로(211)와, 한 쌍의 버퍼 앰프(212)에 의해 패시브 타입으로 구성되어 다.

즉, 수신 신호(+SRX)가, 저항기(R21)를 통하여 N 채널 FET(Q21, Q22)의 드레인에 공통으로 공급되고, 수신 신호(-SRX)가, 저항기(R22)를 통하여 N 채널 FET(Q23, Q24)의 드레인에 공통으로 공급되며, FET(Q21, Q23)의 소스가 서로 접속되고, FET(Q22, Q24)의 소스가 서로 접속된다. 이와 같이 하여, 스위칭 회로(211)가 구성된다.

그리고, FET(Q21, Q24)의 게이트와 FET(Q22, Q23)의 게이트 사이에, 분주 회로(37)로부터 밸런스형의 국부 발진 신호(SLOI)가 공급되고, 스위칭 회로(211)로부터는 밸런스형의 신호(SIFI)가 추출된다. 이 스위칭 회로(211)에는, 밸런스형의 버퍼 앰프(212)가 직접 연결되고, 버퍼 앰프(212)로부터는 신호(SIFI)가 추출된다. 그리고, 이 때, 정전압 회로(53)로부터 버퍼 앰프(212)에 기준 전압(VS)이 공급된다.

또한, 믹서 회로(21Q)도 믹서 회로(21I)와 마찬가지로 구성되며, 국부 발진 신호(SLOQ)가 공급되고, 밸런스형의 신호(SIFQ)가 추출된다.

그리고, 이 경우, 스위칭 회로(211)의 입력단의 직류 전위(=VRX)와, 출력단의 직류 전위(=VS)에 차이가 있으면(직류 오프셋이 있으면), 이 차이 전위가 등가 적으로 직류 입력이 되고, 이는 국부 발진 신호(SLOI, SLOQ)에 의해 스위칭되므로, 노이즈가 증가하거나, 왜곡이 증가하거나, 또는 국부 발진 신호(SLOI, SLOQ)와 동일한 주파수 성분이 버퍼 앰프(212)에 리크하여, 그 결과 믹서 회로(21I, 21Q)의 특성이 저하된다.

그래서, 스위칭 회로(211)의 입력단의 직류 전위와 출력단의 직류 전위를 동일하게 하기 위해, 상기 [2-3]에 의해 설명한 전압 비교 회로(16A∼16C) 및 버퍼 회로(17A∼17C)가 설치되고, 스위칭 회로(211)의 입력단의 직류 전위가, 출력단의 직류 전위와 동일하게 되도록, 커먼 모드 피드백의 제어가 행해진다.

즉, 도 8에 나타낸 바와 같이, N 채널 FET(Q61, Q62)의 소스가, N 채널 FET(Q63)의 드레인에 접속되어 차동 앰프(161)가 구성되며, FET(Q61)의 게이트에 기준 전압(VS)이 공급된다. 또한, 접속점(P15, P15) 사이에 한 쌍의 저항기(R61, R62)가 직렬로 접속되고, 그 접속 중점으로부터 수신 신호(SRX)에 포함되는 직류 전위(VRX)가 추출되고, 이 직류 전위(VRX)가 FET(Q62)의 게이트에 공급된다.

또한, FET(Q61, Q62)의 드레인에, P 채널 FET(Q65, Q66)의 드레인이 접속된다. 이들 FET(Q65, Q66)는, 전원 라인 #1을 기준 전위점으로 하고, FET(Q66)를 입력 측으로 한 전류 미러 회로(162)를 구성한다.

또한, 도 7의 FET(Q55, Q56)의 소스에 얻어지는 전압이, 도 8에 나타낸 바와 같이, N 채널 FET(Q68)의 게이트에 공급된다. 이 FET(Q68)는 소스 접지로 되며, 그 드레인에는 정전류원(Q67)이 접속되고, 또한 이 드레인이 N 채널 FET(Q64)의 드레인에 접속된다. 이 FET(Q64)는, FET(Q63)와 함께, 접지 라인 #4를 기준 전위점 으로 하고, FET(Q64)를 입력 측으로 하여 전류 미러 회로(163)를 구성하고 있다.

따라서, 전환 신호(SWA)에 의하여, 입력 버퍼 회로(15A)가 유효(능동 상태)로 되어 있는 경우에는, FET(Q55, Q56)의 소스는 "L" 레벨이므로, FET(Q68)는 오프이며, 이 결과, 정전류원(Q67)의 출력 전류는 FET(Q64)에 공급되고, FET(Q63)에는, 정전류원(Q67)의 출력 전류와 동일한 크기의 정전류가 흐른다. 따라서, FET(Q61, Q62)는 차동 앰프(161)로서 동작하고, FET(Q65, Q66)도 전류 미러 회로(162)로서 동작한다.

이 결과, 차동 앰프(161)에서, 직류 전위(VRX)[스위칭 회로(211)의 입력 측의 직류 전위)와, 기준 전압(VS)[스위칭 회로(211)의 출력 측의 직류 전위]이 전압 비교되고, 그 비교 출력(에러 전압)(VERR)이 FET(Q61, Q65)의 드레인으로부터 출력된다. 지금과 같은 경우, 이 에러 전압(VERR)은, 입력 버퍼 회로(15A)에 기인한다. 즉, 차동 앰프(161) 및 전류 미러 회로(162)는 전압 비교 회로(16A)로서 동작하고 있다.

그리고, 전환 신호(SWB, SWC)에 의하여, 입력 버퍼 회로(15B 또는 15C)가 유효로 되어 있는 경우에는, 입력 버퍼 회로(15A)의 FET(Q55, Q56)의 소스는 "H" 레벨이므로, FET(Q68)는 온이며, 이 결과, 정전류원(Q67)의 출력 전류는 FET(Q68)에 의해 하이패스되어 FET(Q63)는 오프로 되고, 차동 앰프(161) 및 전류 미러 회로(162)는 동작하지 않는다. 이 결과, 저항기(R61, R62)의 접속 중점으로부터 직류 전위(VRX)이 출력되어도, 전압 비교 회로(16A)로부터는, 에러 전압(VERR)은 출력되지 않게 된다.

그리고, 지금과 같은 경우, 전환 신호(SWA)에 의하여, 입력 버퍼 회로(15A)가 유효로 되어 있으므로, 전압 비교 회로(16A)로부터의 에러 전압(VERR)이, 도 7에 나타낸 바와 같이, 버퍼 회로(17A)를 구성하는 N 채널 FET(Q71, Q72)의 게이트에 공급되고, 이들 소스가 정전류원용의 FET(Q73)의 드레인에 접속된다. 그리고, FET(Q71)의 드레인이, 버퍼 회로(15P)에서의 바이어스 회로(151)의 저항기(R51)와 저항기(R52)의 접속점에 접속되고, FET(Q72)의 드레인이, 버퍼 회로(15M)에서의 바이어스 회로(151)의 저항기(R51)와 저항기(R52)의 접속점에 접속된다.

그리고, 버퍼 회로(17A)에서, 컨덴서(C71) 및 저항기(R71)는, 에러 전압(VERR)에, 수신 신호(SRX)의 성분이 잔류할 때, 이를 제거하기 위한 것이다. 또한, 전압 비교 회로(16B, 16C) 및 버퍼 회로(17B, 17C)도, 전압 비교 회로(16A) 및 버퍼 회로(17A)와 마찬가지로 구성된다.

이와 같은 구성에 의하면, 예를 들면 전환 신호(SWA)에 의해, 입력 버퍼 회로(15A)가 유효(능동 상태)로 되어 있는 경우에는, 전술한 바와 같이 입력 버퍼 회로(15A)에 기인하는 에러 전압(VERR)이 전압 비교 회로(16A)로부터 출력되고, 이 에러 전압(VERR)이 FET(Q71, Q72)의 게이트에 공급되므로, 이 에러 전압(VERR)의 크기에 따라서 버퍼 회로(15P)의 저항기(R51, R52)의 접속 중점의 전압 및 버퍼 회로(15M)의 저항기(R51, R52)의 접속 중점의 전압이 변화한다.

이 결과, 입력 버퍼 회로(15A)의 FET(Q51, Q52, Q51, Q52)의 각 소스의 직류 전위, 즉 입력 버퍼 회로(15A)로부터 출력되는 수신 신호(±SRX)의 직류 전위(VRX)는, 피드백 제어되고, 기준이 되는 직류 전위(VS)와 일치한다. 즉, 스위칭 회 로(211)의 입력 측의 직류 전위와 출력 측의 직류 전위가 동일하게 된다. 그리고, 이상의 동작은, 입력 버퍼 회로(15B 또는 15C)가 유효로 되어 있는 경우에도 마찬가지이다.

전술한 바와 같이 하여, 도 7 및 도 8의 회로에 의하면, 스위칭 회로(211)의 입력 측과 출력 측 사이에, 직류 오프셋이 생기지 않게 되므로, 노이즈나 왜곡의 증가를 억제할 수 있고, 또는 게이트에 공급되어 있는 국부 발진 신호(SIFI 및 SIFQ)가 버퍼 앰프(2)에 리크하는 것을 방지할 수 있다.

또한, 입력 버퍼 회로(15A∼15C)는 결합 컨덴서(C51, C52)를 필요로 하지만, 입력 버퍼 회로(15A∼15C)마다 필요로 하는 최소의 용량으로 할 수 있고, 예를 들면 수신 신호의 주파수가 높은 입력 버퍼 회로(15C)에서는, 컨덴서(C51, C52)에 필요한 면적이 작아진다. 따라서, 기생 용량도 작아지므로, 수신 신호(SRX)의 감쇠를 억제할 수 있고, 수신 감도의 저하나 C/N의 저하를 초래하지 않는다. 또한, 고주파 앰프(13A∼13C)에 영향을 주어 왜곡을 증가시키지도 않는다.

또한, 컨덴서(C51, C52)와, FET(Q51, Q52)의 입력 임피던스에 의해 고역 통과 필터가 구성되지만, FET(Q51, Q52)는 소스 팔로워로 되어 입력 임피던스가 높으므로, 컨덴서(C51, C52)가 작은 용량에서도, 컷오프 주파수를 낮게 할 수 있고, 특히 가장 낮은 주파수대를 취급하는 입력 버퍼 회로(15A)에 유리하다.

또한, FET(Q51, Q52)의 부하 임피던스는, 믹서 회로(21I, 21Q) 및 기생 용량 뿐이므로, 주파수의 상승에 따라 부하가 저하되는 영향이 적고, FET(Q51, Q52)가 소스 팔로워로서 동작할 때의 왜곡의 증가를 억제할 수 있다.

또한, FET(Q51, Q52)의 출력 임피던스는, 바이어스 전류와, 스위칭용의 FET(Q21∼Q24)의 크기와 저항기(R21, R22)로 정해지므로, 이 조건을 선택함으로써, 복수의 수신 밴드를 효율적으로 전환할 수 있다.

또한, 전압 비교 회로(16A∼16C)로부터의 에러 전압(VERR)은, 버퍼 회로(15P, 15M)에 커먼 모드로 피드백되어 있고, 피드백이 이 커먼 모드 뿐이므로, 수신 특성에 대해서 실질적으로 영향을 주지 않는다.

[2-5] 복소 대역 통과 필터(24)의 구체예

도 9는, 복소 대역 통과 필터(24)의 구체적인 접속예를 나타낸다. 본 예에서는, 차동 입력·차동 출력의 오피 앰프(241I, 242I)가 설치되고, 전단의 저역 통과 필터(22)로부터의 신호(SIFI)가 한 쌍의 저항기(R31, R31)를 통해 오피 앰프(241I)에 공급되고, 이 오피 앰프(241I)의 출력이 한 쌍의 저항기(R32, R32)를 통해 오피 앰프(242I)에 공급된다. 또한, 오피 앰프(241I)에는, 한 쌍의 저항기(R33, R33) 및 가변 컨덴서(C31, C31)에 의해 부귀환(nagative feedback)이 걸리고, 오피 앰프(242I)에는 한 쌍의 가변 컨덴서(C32, C32)에 의해 부귀환이 걸리고, 이들 앰프(241I, 242I) 사이에는, 한 쌍의 저항기(R34, R34)에 의해 부귀환이 걸려 있다. 전술한 바와 같이 하여, 2차의 바이 컷 타입의 저역 통과 필터(24I)가 구성된다.

또한, 차동 입력·차동 출력의 오피 앰프(241Q, 242Q)가 설치되고, 저항기(R31∼R34) 및 가변 컨덴서(C31, C32)가 오피 앰프(241I, 242I)에 대해서와 마찬가지로 접속되고, 역시 2차의 바이 컷 타입의 저역 통과 필터(24Q)가 구성된다. 그리고, 오피 앰프(241Q)에는, 저항기(R31, R31)를 통해 전단의 저역 통과 필터(22)로부터의 신호(SIFQ)가 공급된다.

또한, 오피 앰프(241I)의 출력단이, 한 쌍의 저항기(R35, R35)를 통해 오피 앰프(241Q)의 입력단에 접속되며, 이 오피 앰프(241Q)의 출력단이, 한 쌍의 저항기(R36, R36)를 통해 오피 앰프(241I)의 입력단에 접속된다. 또한, 오피 앰프(242I)의 출력단이, 한 쌍의 저항기(R37, R37)를 통해 오피 앰프(242Q)의 입력단에 접속되며, 이 오피 앰프(242Q)의 출력단이, 한 쌍의 저항기(R38, R38)를 통해 오피 앰프(242I)의 입력단에 접속된다.

그리고, 예를 들면,

R32 = R34

R35 = R36 = R37 = R38

C31 = C32

가 된다.

전술한 바와 같이 하여, 저역 통과 필터(24I, 24Q)에 의해 4차의 복소 대역 통과 필터(24)가 구성되며, 오피 앰프(242I, 242Q)로부터 (5)식 및 (6)식에서 나타낸 신호(SIFI, SIFQ)가 추출된다.

그리고, 이 복소 대역 통과 필터(24)에 있어서,

ωC: 저역 통과 필터(24I, 24Q)의 컷오프 주파수[각(角) 주파수]라 하면,

ωC = 1/(C31·R32) …(8)

이 되고

ω0: 복소 대역 통과 필터(24)의 중심 주파수(각 주파수)

BW: 복소 대역 통과 필터(24)의 통과 대역폭

이라 하면,

ω0 = 1/(C31·R35) …(9)

BW = 2·ωC

가 된다. 즉, 통과 대역폭(BW)은 컷오프 주파수(ωC)에 의해 결정된다.

그리고, 이 때,

G: 통과 대역의 이득

으로 하면,

G·ωC = R33/R31

G·ω0 = R32/R31

이 되고, 모두 저항비로 정해지게 된다. 그리고, IC에서는, 저항비는 비교적 정밀도가 높으므로, 컨덴서(C31, C32)의 값을 변경함으로써, 복소 대역 통과 필터(24)로서의 특성을 조정할 수 있다.

또한, 컷 오프 주파수(ωC) 및 중심 주파수(ω0)가, 복소 대역 통과 필터(24)의 통과 대역을 규정하게 되지만, (8)식 및 (9)식으로부터

ωC/ω0 = R35/R32

로 되므로, 컨덴서(C31, C32)의 값을 변경하면, 주파수 비(ωC/ω0)가 일정한 채 중심 주파수(ω0)에 비례하여 통과 대역폭(BW)이 넓어진다.

따라서, 컨덴서(C31, C32)의 값을 변경함으로써, 복소 대역 통과 필터(24)의 필터 특성을 유지하면서 제조 상의 특성인 편차를 흡수할 수 있고, 통과 대역폭(BW) 및 중심 주파수(ω0)를 변경할 수 있다.

또한, 정밀도가 양호한 저항비를 이용하며, 컨덴서(C31, C32)의 값을 변경함으로써, 복소 대역 통과 필터(24)로서의 특성을 제어하고 있으므로, 목적으로 하는 특성을 용이하게 얻을 수 있고, 이미지 제거 특성의 저하를 억제할 수 있다.

[2-6] 가변 컨덴서의 구체예

도 10은, 동조 회로(12A∼12C, 14A∼14C)의 동조용 가변 컨덴서 및 복소 대역 통과 필터(24)의 가변 컨덴서(C31, C32) 등으로서 사용할 수 있는 가변 컨덴서의 구체예를 나타낸다.

즉, 단자(Ta)와 단자(Tb) 사이에, 충분한 이득을 가지는 반전 앰프(AMP)가 접속되고, 컨덴서(CAP)가 접속된다. 또한, 단자(Ta)와 단자(Tb) 사이에, FET(Q0∼Qn)의 드레인·소스 사이(n은 양의 정수)와, 컨덴서(C0∼Cn)와의 직렬 회로가 접속되고, FET(Q0∼Qn)의 게이트에, (n+1) 비트의 제어 신호의 각 비트(b0∼bn)가 공급된다.

이 경우, 컨덴서 C0∼Cn의 값은,

Ci=C0×(2의 i승) …(10)

(i=0∼n)

이 된다.

그리고, 일례로서, 동조 회로(12A∼12C, 14A∼14C)의 가변 컨덴서의 경우에는, n=8이며, 복소 대역 통과 필터(24)의 가변 컨덴서(C31, C32)의 경우에는, n=7 이다.

이와 같은 구성에 의하면, 비트(bi)의 "H" 또는 "L"에 대응하여 FET(Qi)가 온 또는 오프가 되며, FET(Qi)가 온일 때, 이에 직렬로 접속되어 있는 컨덴서(Ci)가 컨덴서(CAP)에 병렬로 접속된다.

따라서,

CTTL: 단자(Ta)와 단자(Tb) 사이의 용량이라 하면,

CTTL = CAP + Ci

가 된다.

그리고, 이 때, 제어 신호(b0∼bn)에 대응하여 FET(Q0∼Qn)의 온/오프에는 2의 (n+1)승의 조합이 있고, 컨덴서(CO∼Cn)의 값은 (10)식으로 나타내어지므로, 제어 신호(bO∼bn)에 대응하여, 용량 C는,

CTTL = CAP

로부터

CTTL = CAP + C0×[2의 (n+1)승 - 1]

까지의 범위를, 용량 C0를 단위로 하여 2의 (n+1)승의 단계에 걸쳐서 변경할 수 있다. 즉, 디지털 데이터에 의해 컨덴서의 용량 C를, 필요한 변화량씩 임의의 용량으로 변경할 수 있다.

[3] 정리

전술한 프론트 엔드 회로에 대하여 정리하면 하기와 같다.

즉,

(11) 46∼887MHz의 넓은 주파수 범위에 대해서, 원칩 IC로 대응할 수 있다.

(12) 넓은 주파수 범위에 대해서 방해 특성을 저하시키지 않고, 보다 적은 부품 수로 프론트 엔드 회로(10)를 실현할 수 있다.

(13) 디지털 방송 및 아날로그 방송의 방송 방식의 차이나, 세계적인 지역에 의한 방송 방식의 차이에 대해서, 1개의 프론트 엔드 회로(10)로 대응할 수 있다.

(14) 희망하는 수신 신호의 강도와 수신을 희망하지 않는 많은 신호의 강도와의 D/U로부터 최적인 AGC 동작이 가능하므로, 디지털 방송과 아날로그 방송, 또는 이들이 혼재하고 있어도, 희망하는 방송을 양호하게 수신할 수 있다.

(15) 동조 회로(12A∼12C, 14A∼14C)의 IC화도 가능하며, 트래킹 조정을 할 경우, 디지털 데이터에 의해 행하고, 단자핀(T13)의 출력 신호를 이용하는 것보다, 그 트래킹 조정이 용이하게 된다.

(16) 프론트 엔드 회로(10)의 각 기능의 조정이나 특성의 측정이 디지털 데이터에 의해 행할 수 있고, 자동 조정 및 자동 측정을 행할 수 있다.

(17) 클록 신호의 고조파 등에 의한 수신 방해가 적게 되어, 그 결과 수신 감도가 상승한다.

(18) 저전압·저소비 전류에서의 동작이 가능하다.

(19) CMOS에 의해 회로를 구성할 수 있으므로, 저렴한 LSI를 만들 수 있다.

(20) CMOS에 의해 LSI화하는 경우, 단자핀(T17)에 공급되는 전압(+VCC)의 변동을, 내장한 정전압 회로(53)에 의해 정전압화하며, 미세 조정을 행하고 있으므로, 각 회로를 MOS-FET에 의해 구성한 경우라도, 이들 회로에 공급되는 전압을 높 게 설정할 수 있고, MOS-FET의 성능을 최대한으로 끌어올릴 수 있다.

(21) PLL(30)은, 컨덴서(C11)를 제외하고, 모든 회로 부품이 온칩(on chip) 화가 가능하므로, 외란(external noise)에 강하고, 방해 발생의 적은 PLL로 만들 수 있다.

[4] 그 외

전술한 바에 따르면, 국부 발진 신호(SLOI, SLOQ) 및 복소 대역 통과 필터(24)에 의해 신호(SIFI, SIFQ)에서의 수신 신호(SRX)의 중간 주파 신호 성분을 반대 위상으로 하고, 이미지 방해 신호(SUD)의 중간 주파 신호 성분을 동일한 위상으로 할수도 있으며, 그 경우에는, 신호(SIFI)와 신호(SIF1)의 감산을 행하면, 수신 신호(SRX)의 중간 주파 신호(SIF)를 얻을 수 있다.

즉, 신호(SIFI, SIFQ)에 있어서, 수신 신호의 중간 주파 신호 성분과, 이미지 방해 신호의 중간 주파 신호 성분이 서로 반대 위상이 되도록, 국부 발진 신호(SLOI, SLOQ)의 위상 관계 및 복소 대역 통과 필터(24)에서의 위상 이동을 설정하고, 신호(SIFI, SIFQ)의 가산 또는 감산을 하면 된다.

또한, 앰프(25)에 있어서, (5)식으로부터 (6)식을 감산하면,

SIF = SIFI - SIFQ

= 2β·cosωIFt

= EUD·ELO·cosωIFt

로 되고, 이미지 방해 신호(SUD)를 추출할 수 있으므로, 이미지 방해 신호(SUD)가 최소로 되도록, 진폭 위상 보정 회로(23)에서, 신호(SIFI, SIFQ)의 진폭 및 위상을 보정할 수 있다.

또한, 진폭 위상 보정 회로(23)과 복소 대역 통과 필터(24)와의 접속 위치를 반대로 할 수도 있다.

[약어의 일람]

A/D: Analog to Digital

AGC: Automatic Gain Control

C/N: Carrier to Noise ratio

CM0S: Complementary Metal 0xide Semiconductor

D/A: Digital to Analog

D/U: Desire to Undesire ratio

FET: Field Effect Transistor

IC: Integrated Circuit

IF: Intermediate Frequency

NF: Noise Figure

NTSC: National Television System Committee

PAL: Phase Alternation by Line

PLL: Phase Locked Loop

SECAM: Sequential a Memoire Color Television System

VCO: Voltage Controlled Oscillator

Claims

텔레비전 방송을 복수의 수신 밴드로 분할하고, 상기 복수의 수신 밴드 각각에 대응한 동조 회로 및 고주파 앰프를 포함하는 복수의 직렬 회로;

수신 신호를, 상기 복수의 직렬 회로에 선택적으로 공급하는 제1 스위치 회로;

상기 제1 스위치 회로와 연동하고, 상기 복수의 직렬 회로의 출력을 선택적으로 추출하는 제2 스위치 회로;

상기 제2 스위치 회로로부터 출력되는 수신 신호가 공급되는 제1 믹서 회로 및 제2 믹서 회로;

상기 제1 믹서 회로 및 상기 제2 믹서 회로에 서로 직교하는 위상을 가지는 제1 국부 발진 회로 및 제2 국부 발진 신호를 공급하는 PLL(Phase Locked Loop);

상기 제1 믹서 회로 및 상기 제2 믹서 회로의 각 출력이 공급되는 복소 대역 통과 필터; 및

상기 복소 대역 통과 필터의 출력을 연산하여 중간 주파 신호를 출력하는 출력 회로

가 IC화 되고,

상기 제1 스위치 회로 및 상기 제2 스위치 회로의 전환에 의해 상기 복수의 수신 밴드의 전환을 행하고, 또한

이 전환된 수신 밴드에서, 상기 동조 회로의 동조 주파수, 및 상기 PLL로부 터 상기 제1 믹서 회로 및 상기 제2 믹서 회로에 공급되는 상기 제1 국부 발진 회로 및 상기 제2 국부 발진 신호의 주파수를 변경하여 목적으로 하는 채널의 중간 주파 신호를 얻도록 한 프론트 엔드 회로.
제1항에 있어서,

상기 제1 스위치 회로로부터 상기 출력 회로까지의 신호 라인을 밸런스형으로 구성하도록 한 프론트 엔드 회로.
제1항에 있어서,

상기 제1 믹서 회로 및 상기 제2 믹서 회로;

상기 복소 대역 통과 필터 사이의 신호 라인에 설치되어 불필요한 주파수 성분을 제거하는 저역 통과 필터;

상기 저역 통과 필터의 출력으로부터 수신 레벨을 소정값으로 검출하는 검출 회로; 및

상기 검출 회로의 검출 출력과 AGC 전압으로부터 지연 AGC 전압을 형성하는 형성 회로

를 포함하고,

상기 AGC 전압에 의해 상기 중간 주파 신호에 대하여 AGC를 행하고, 또한

상기 지연 AGC 전압에 의해 상기 제1 믹서 회로 및 상기 제2 믹서 회로보다 전단(前段)에서 지연 AGC를 행하도록 한 프론트 엔드 회로.
제2항에 있어서,

상기 복소 대역 통과 필터의 통과 대역폭 및 중심 주파수를, 수신하는 텔레비전 방송의 방송 방식의 차이에 대응하여 변경하도록 한 프론트 엔드 회로.
제4항에 있어서,

상기 중간 주파 신호에 대한 이득(gain)을 수신하는 텔레비전 방송의 방송 방식에 대응하여 변경하도록 한 프론트 엔드 회로.
제3항에 있어서,

상기 복소 대역 통과 필터의 통과 대역폭 및 중심 주파수를, 수신하는 텔레비전 방송의 방송 방식에 대응하여 변경하고, 제조에 의한 편차를 흡수하는(저감하는) 컨덴서를 포함하는 프론트 엔드 회로.
제1항에 있어서,

상기 제1 스위치 회로 및 상기 제2 스위치 회로는, 수신 밴드의 전환 신호에 의해 온/오프(ON/OFF) 제어되는 MOS-FET(모스펫)에 의해 구성되며,

상기 동조 회로의 동조용 컨덴서가,

복수의 컨덴서; 및

제어 신호에 의해 온/오프 제어되어 상기 복수의 컨덴서를 선택적으로 동조 용 코일에 접속되는 MOS-FET

으로 구성되는, 프론트 엔드 회로.
제1항에 있어서,

상기 PLL을 구성하는 VCO(Voltage Controlled Oscillator)의 발진 주파수를, 상기 국부 발진 신호의 주파수의 2배 이상으로 하도록 한 프론트 엔드 회로.
제3항에 있어서,

상기 저역 통과 필터의 출력으로부터 신호 레벨을 리니어로 검출하는 다른 검출 회로; 및

상기 다른 검출 회로의 검출 출력이 추출하는 단자핀

을 포함하고,

상기 단자핀에서 얻어지는 전압으로부터 상기 동조 회로의 동조 특성을 얻도록 한 프론트 엔드 회로.
제1항에 있어서,

클록으로부터 상기 PLL에서의 기준 주파수의 신호를 형성하는 형성 회로를 포함하고,

상기 클록을, 상기 중간 주파 신호를 디지털 처리하는 베이스 밴드 처리 회로로부터 얻도록 한 프론트 엔드 회로.
제1항에 있어서,

출력 전압을 미세 조정 가능하도록 한 정전압 회로를 포함하고, 상기 정전압 회로의 출력을 각 부에 공급하도록 한 프론트 엔드 회로.
제1항에 있어서,

상기 각 부의 설정값을 보존하는 불휘발성 메모리를 포함하고,

시스템 기동 시에, 상기 불휘발성 메모리에 보존되어 있는 설정값을 상기 각 부에 공급하여 그 설정을 행하도록 한 프론트 엔드 회로.