KR20230073411A - 입력 감지 장치 및 이를 포함하는 표시 장치 - Google Patents
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Abstract
표시 장치는, 구동 전극들 및 센싱 전극들; 센싱 전극들로부터 제공되는 센싱 신호들을 가공하여 출력하는 아날로그 전단(analog front end) 회로들; 아날로그 전단 회로들에 연결되어 아날로그 전단 회로들 중 하나의 출력을 선택하는 선택부; 선택부의 출력 신호들에 기초하여 디지털 형식의 센싱 값을 생성하는 아날로그 디지털 컨버터; 및 센싱 값에 기초하여 외부 입력을 감지하는 신호 처리부를 포함한다.
아날로그 전단 회로들 각각은, 제1 입력 단자 및 제2 입력 단자로 각각 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 출력 단자 및 제2 출력 단자로 제1 차동 신호 및 제2 차동 신호를 출력하는 전하 증폭부; 제1 차동 신호 및 제2 차동 신호를 각각 필터링하여 제1 필터된 신호 및 제2 필터된 신호를 출력하는 필터부; 제1 및 제2 필터된 신호들의 동위상 신호(in-phase signal; 이하, I-신호) 및 직교 위상 신호(Quadrature signal; 이하, Q-신호)를 출력하는 복조부; 및 I-신호 및 Q-신호를 필터링하여 필터된 I-신호 및 필터된 Q-신호를 출력하는 복소 밴드 패스 필터부를 포함한다.
아날로그 전단 회로들 각각은, 제1 입력 단자 및 제2 입력 단자로 각각 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 출력 단자 및 제2 출력 단자로 제1 차동 신호 및 제2 차동 신호를 출력하는 전하 증폭부; 제1 차동 신호 및 제2 차동 신호를 각각 필터링하여 제1 필터된 신호 및 제2 필터된 신호를 출력하는 필터부; 제1 및 제2 필터된 신호들의 동위상 신호(in-phase signal; 이하, I-신호) 및 직교 위상 신호(Quadrature signal; 이하, Q-신호)를 출력하는 복조부; 및 I-신호 및 Q-신호를 필터링하여 필터된 I-신호 및 필터된 Q-신호를 출력하는 복소 밴드 패스 필터부를 포함한다.
Description
본 발명은 입력 감지 장치 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하는 표시 패널, 표시 패널 상에 배치되어 터치 입력을 수신하는 터치 패널을 포함할 수 있다.
터치 패널은 복수의 감지 전극들을 포함하고, 복수의 터치 전극들에 형성되는 커패시턴스의 변화를 감지하여 터치된 지점을 찾는다.
본 발명의 일 목적은 I-Q 복조된 신호를 필터링하는 복소 밴드 패스 필터부를 구비한 아날로그 전단 회로 및 복수의 아날로그 전단 회로들이 공유하는 선택부 및 아날로그 디지털 컨버터를 포함하는 입력 감지 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 입력 감지 장치를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 입력 감지 장치는, 구동 전극들 및 센싱 전극들; 상기 센싱 전극들로부터 제공되는 센싱 신호들을 가공하여 출력하는 아날로그 전단(analog front end) 회로들; 상기 아날로그 전단 회로들에 연결되어 상기 아날로그 전단 회로들 중 하나의 출력을 선택하는 선택부; 상기 선택부의 출력 신호들에 기초하여 디지털 형식의 센싱 값을 생성하는 아날로그 디지털 컨버터; 및 상기 센싱 값에 기초하여 외부 입력을 감지하는 신호 처리부를 포함할 수 있다. 상기 아날로그 전단 회로들 각각은, 제1 입력 단자 및 제2 입력 단자로 각각 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 출력 단자 및 제2 출력 단자로 제1 차동 신호 및 제2 차동 신호를 출력하는 전하 증폭부; 상기 제1 차동 신호 및 상기 제2 차동 신호를 각각 필터링하여 제1 필터된 신호 및 제2 필터된 신호를 출력하는 필터부; 상기 제1 및 제2 필터된 신호들의 동위상 신호(in-phase signal; 이하, I-신호) 및 직교 위상 신호(Quadrature signal; 이하, Q-신호)를 출력하는 복조부; 및 상기 I-신호 및 상기 Q-신호를 필터링하여 필터된 I-신호 및 필터된 Q-신호를 출력하는 복소 밴드 패스 필터부를 포함할 수 있다.
일 실시예에 의하면, 상기 필터된 I-신호 및 상기 필터된 Q-신호 각각은 양의 주파수 성분 또는 음의 주파수 성분만을 포함할 수 있다.
일 실시예에 의하면, 상기 복소 밴드 패스 필터부는, 상기 I-신호를 필터링하여 양의 주파수 성분 또는 음의 주파수 성분만을 포함하는 상기 필터된 I-신호를 출력하는 제1 복소 밴드 패스 필터; 및 상기 Q-신호를 필터링하여 상기 양의 주파수 성분 또는 상기 음의 주파수 성분만을 포함하는 상기 필터된 Q-신호를 출력하는 제2 복소 밴드 패스 필터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 및 제2 복소 밴드 패스 필터들 각각은, 순차적으로 활성화되는 복수의 로우 패스 RC 회로들을 포함하고, 상기 제1 복소 밴드 패스 필터 및 상기 제2 복소 밴드 패스 필터는 저항들과 커패시터들을 공유할 수 있다.
일 실시예에 의하면, 상기 아날로그 전단 회로들 각각은, 상기 복소 밴드 패스 필터부와 상기 선택부 사이에 접속되고, 상기 필터된 I-신호 및 상기 필터된 Q-신호를 합성하여 이미지 신호가 제거된 리얼 신호를 상기 선택부에 제공하는 I-Q 합성부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 I-Q 합성부는, 상기 필터된 Q-신호의 위상을 π/2만큼 시프트하여 시프트된 Q-신호를 출력하는 위상 시프트부; 및 상기 필터된 I-신호에 상기 시프트된 Q 신호를 가산하여 상기 선택부에 제공하는 가산부를 포함할 수 있다.
일 실시예에 의하면, 상기 아날로그 디지털 컨버터는, 상기 필터된 I-신호 및 필터된 Q-신호의 양의 주파수 성분 또는 음의 주파수 성분만에 대한 상기 센싱 값을 출력하는 복소 델타-시그마 아날로그 디지털 컨버터를 포함하고, 상기 센싱 값은 상기 필터된 I-신호에 대응하는 제1 센싱 값 및 상기 필터된 Q-신호에 대응하는 제2 센싱 값을 포함할 수 있다.
일 실시예에 의하면, 상기 신호 처리부는, 상기 제1 센싱 값과 상기 제2 센싱 값을 디지털 연산하여 최종 센싱 값을 생성하는 I-Q 합성부를 포함할 수 있다.
일 실시예에 의하면, 상기 I-Q 합성부는, 상기 제2 센싱 값을 1/4주기만큼 지연하여 지연된 제2 센싱 값을 출력하는 지연부; 및 상기 제1 센싱 값에 상기 지연된 제2 센싱 값을 가산하여 상기 최종 센싱 값을 출력하는 가산부를 포함할 수 있다.
일 실시예에 의하면, 상기 선택부는, 상기 아날로그 전단 회로들과 k:1(단, k는 1보다 큰 정수)로 연결되는 멀티플렉서를 포함할 수 있다.
일 실시예에 의하면, 상기 복조부는, 상호 직교하는 제1 국부 발진 신호 및 제2 국부 발진 신호를 출력하는 발진 회로; 상기 제1 필터된 신호에 상기 제1 국부 발진 신호를 적용하여 상기 I-신호를 출력하는 상기 제1 믹서 회로; 및 상기 제2 필터된 신호에 상기 제2 국부 발진 신호를 적용하여 상기 Q-신호를 출력하는 제2 믹서 회로를 포함할 수 있다.
일 실시예에 의하면, 상기 아날로그 전단 회로들 각각은, 상기 센싱 전극들 중 2개를 선택하여 상기 전하 증폭기의 상기 제1 및 제2 입력 단자들에 제공하는 멀티플렉서를 더 포함할 수 있다.
일 실시예에 의하면, 상기 필터부는, 제1 차동 신호 및 상기 제2 차동 신호 각각에 대한 양의 주파수 성분 및 음의 주파수 성분을 모두 통과시키는 밴드 패스 필터를 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 화소들을 포함하는 표시 패널; 상기 표시 패널 상에 배치되는 구동 전극들 및 센싱 전극들; 및 상기 구동 전극들 및 상기 센싱 전극들로부터의 신호들에 기초하여 터치를 검출하는 입력 감지 회로를 포함할 수 있다. 상기 입력 감지 회로는, 상기 센싱 전극들로부터 제공되는 센싱 신호들을 가공하여 출력하는 아날로그 전단(analog front end) 회로들; 및 상기 아날로그 전단 회로들에 연결되어 상기 아날로그 전단 회로들 중 하나의 출력을 선택하는 선택부를 포함할 수 있다. 상기 아날로그 전단 회로들 각각은, 제1 입력 단자 및 제2 입력 단자로 각각 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 출력 단자 및 제2 출력 단자로 제1 차동 신호 및 제2 차동 신호를 출력하는 전하 증폭부; 상기 제1 차동 신호 및 상기 제2 차동 신호를 각각 필터링하여 제1 필터된 신호 및 제2 필터된 신호를 출력하는 필터부; 상기 제1 및 제2 필터된 신호들의 동위상 신호(in-phase signal; 이하, I-신호) 및 직교 위상 신호(Quadrature signal; 이하, Q-신호)를 출력하는 복조부; 상기 I-신호 및 상기 Q-신호를 필터링하여 필터된 I-신호 및 필터된 Q-신호를 출력하는 복소 밴드 패스 필터부; 및 상기 복소 밴드 패스 필터부와 상기 선택부 사이에 접속되고, 상기 필터된 I-신호 및 상기 필터된 Q-신호를 합성하여 이미지 신호가 제거된 리얼 신호를 상기 선택부에 제공하는 I-Q 합성부를 포함할 수 있다.
일 실시예에 의하면, 상기 입력 감지 회로는, 상기 선택부의 출력 신호들에 기초하여 디지털 형식의 센싱 값을 생성하는 아날로그 디지털 컨버터; 및 상기 센싱 값에 기초하여 외부 입력을 감지하는 신호 처리부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 복소 밴드 패스 필터부는, 상기 I-신호를 필터링하여 양의 주파수 성분 또는 음의 주파수 성분만을 포함하는 상기 필터된 I-신호를 출력하는 제1 복소 밴드 패스 필터; 및 상기 Q-신호를 필터링하여 상기 양의 주파수 성분 또는 상기 음의 주파수 성분만을 포함하는 상기 필터된 Q-신호를 출력하는 제2 복소 밴드 패스 필터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 및 제2 복소 밴드 패스 필터들 각각은, 순차적으로 활성화되는 복수의 로우 패스 RC 회로들을 포함하고, 상기 제1 복소 밴드 패스 필터 및 상기 제2 복소 밴드 패스 필터는 저항들과 커패시터들을 공유할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 화소들을 포함하는 표시 패널; 상기 표시 패널 상에 배치되는 구동 전극들 및 센싱 전극들; 및 상기 구동 전극들 및 상기 센싱 전극들로부터의 신호들에 기초하여 터치를 검출하는 입력 감지 회로를 포함할 수 있다. 상기 입력 감지 회로는, 상기 센싱 전극들로부터 제공되는 센싱 신호들을 가공하여 출력하는 아날로그 전단(analog front end) 회로들; 및 상기 아날로그 전단 회로들에 연결되어 상기 아날로그 전단 회로들 중 하나의 출력을 선택하는 선택부; 상기 선택부의 출력 신호들에 기초하여 디지털 형식의 센싱 값을 생성하는 복소 델타-시그마 아날로그 디지털 컨버터; 및 상기 센싱 값에 기초하여 외부 입력을 감지하는 신호 처리부를 포함할 수 있다. 상기 아날로그 전단 회로들 각각은, 제1 입력 단자 및 제2 입력 단자로 각각 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 출력 단자 및 제2 출력 단자로 제1 차동 신호 및 제2 차동 신호를 출력하는 전하 증폭부; 상기 제1 차동 신호 및 상기 제2 차동 신호를 각각 필터링하여 제1 필터된 신호 및 제2 필터된 신호를 출력하는 필터부; 상기 제1 및 제2 필터된 신호들의 동위상 신호(in-phase signal; 이하, I-신호) 및 직교 위상 신호(Quadrature signal; 이하, Q-신호)를 출력하는 복조부; 및 상기 I-신호 및 상기 Q-신호를 필터링하여 필터된 I-신호 및 필터된 Q-신호를 출력하는 복소 밴드 패스 필터부를 포함할 수 있다.
일 실시예에 의하면, 상기 복소 델타-시그마 아날로그 디지털 컨버터는 상기 필터된 I-신호에 대응하는 제1 센싱 값 및 상기 필터된 Q-신호에 대응하는 제2 센싱 값을 생성할 수 있다.
일 실시예에 의하면, 상기 신호 처리부는, 상기 제2 센싱 값을 1/4주기만큼 지연하여 지연된 제2 센싱 값을 출력하는 지연부; 및 상기 제1 센싱 값에 상기 지연된 제2 센싱 값을 디지털 가산하여 상기 최종 센싱 값을 출력하는 가산부를 포함할 수 있다.
본 발명의 실시예들에 따른 입력 감지 회로 및 이를 포함하는 표시 장치는 아날로그 전단 회로들 각각에 I-Q 복조를 수행하는 복조부를 포함함으로써 센싱 신호들의 위상 지연이 보상(제거)될 수 있다. 또한, 단순한 구조의 복소 밴드 패스 필터들이 복조부로부터 출력된 신호들을 필터링함으로써, I-Q 복조를 위한 복조부 추가로 인한 아날로그 전단 회로들의 사이즈(또는, 면적) 증가가 최소화되고, 직류 오프셋이 방지 내지 최소화될 수 있다. 따라서, 입력 감지 회로의 수신단 측의 사이즈 감소와 동시에 센싱 신호의 신호대잡음비가 크게 개선되어 센싱 감도 및 정확도가 향상될 수 있다.
나아가, 아날로그 전단 회로들이 멀티플렉서 타입의 선택부 및 아날로그 디지털 컨버터를 공유함으로써, 입력 감지 회로의 수신단 측의 면적 및 공간이 더욱 감소되며, 전력 소모가 감소될 수 있다.
또한, 본 발명의 실시예들에 따른 입력 감지 회로 및 이를 포함하는 표시 장치는 복소 델타-시그마 아날로그 디지털 컨버터를 적용하고 I-Q 신호 합성을 디지털 단에서 처리할 수 있다. 복소 델타-시그마 아날로그 디지털 컨버터는 설계에 따라 양의 주파수 성분(또는, 음의 주파수 성분)에 대해서만 아날로그-디지털 변환을 수행하므로 소비 전력이 더욱 감소될 수 있다. 또한, I-Q 합성부가 신호 처리부에서 구현되므로 수신단 측의 면적이 더욱 감소될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 사시도이다.
도 2는 도 1의 표시 장치에 포함된 표시 패널의 일 예를 나타내는 도면이다.
도 3은 도 1의 표시 장치에 포함된 입력 감지 유닛의 일 예를 나타내는 평면도이다.
도 4는 도 3의 입력 감지 유닛의 제1 영역을 확대한 일 예를 나타내는 평면도이다.
도 5는 도 4의 I-I' 선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 6a 및 도 6b는 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예들을 나타내는 도면들이다.
도 7은 입력 감지 회로에 포함된 아날로그 전단 회로의 일 예를 나타내는 블록도이다.
도 8은 도 6a의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 9는 도 8의 입력 감지 회로에 포함되는 전하 증폭부의 일 예를 나타내는 도면이다.
도 10a는 도 8의 입력 감지 회로에 포함되는 복소 밴드 패스 필터부의 일 예를 나타내는 회로도이다.
도 10b는 도 8의 입력 감지 회로에 포함되는 복소 밴드 패스 필터부의 일 예를 나타내는 회로도이다.
도 11은 도 10a의 복소 밴드 패스 필터의 출력 특성을 설명하기 위한 그래프이다.
도 12는 도 6a의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 13a는 델타-시그마 아날로그 디지털 컨버터의 출력 특성을 설명하기 위한 도면이다.
도 13b는 도 12의 입력 감지 회로에 포함되는 복소 델타-시그마 아날로그 디지털 컨버터의 출력 특성을 설명하기 위한 도면이다.
도 14는 도 6a의 입력 감지 회로의 일 예를 나타내는 도면이다.
도 15는 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예들을 나타내는 도면들이다.
도 16은 도 15의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 17은 도 15의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 18은 도 15의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 표시 패널의 일 예를 나타내는 도면이다.
도 3은 도 1의 표시 장치에 포함된 입력 감지 유닛의 일 예를 나타내는 평면도이다.
도 4는 도 3의 입력 감지 유닛의 제1 영역을 확대한 일 예를 나타내는 평면도이다.
도 5는 도 4의 I-I' 선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 6a 및 도 6b는 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예들을 나타내는 도면들이다.
도 7은 입력 감지 회로에 포함된 아날로그 전단 회로의 일 예를 나타내는 블록도이다.
도 8은 도 6a의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 9는 도 8의 입력 감지 회로에 포함되는 전하 증폭부의 일 예를 나타내는 도면이다.
도 10a는 도 8의 입력 감지 회로에 포함되는 복소 밴드 패스 필터부의 일 예를 나타내는 회로도이다.
도 10b는 도 8의 입력 감지 회로에 포함되는 복소 밴드 패스 필터부의 일 예를 나타내는 회로도이다.
도 11은 도 10a의 복소 밴드 패스 필터의 출력 특성을 설명하기 위한 그래프이다.
도 12는 도 6a의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 13a는 델타-시그마 아날로그 디지털 컨버터의 출력 특성을 설명하기 위한 도면이다.
도 13b는 도 12의 입력 감지 회로에 포함되는 복소 델타-시그마 아날로그 디지털 컨버터의 출력 특성을 설명하기 위한 도면이다.
도 14는 도 6a의 입력 감지 회로의 일 예를 나타내는 도면이다.
도 15는 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예들을 나타내는 도면들이다.
도 16은 도 15의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 17은 도 15의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 18은 도 15의 입력 감지 회로의 일 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 다양한 형상으로 마련될 수 있으며, 예를 들어, 서로 평행한 두 쌍의 변들을 가지는 사각형의 판상으로 제공될 수 있다.
표시 장치(DD)는 표시면을 통해 영상을 표시할 수 있다. 표시면은 제1 방향(DR1) 및 제2 방향(DR2)으로 정의되는 면과 평행할 수 있다. 표시면의 법선 방향, 즉 표시 장치(DD)의 두께 방향은 제3 방향(DR3)으로 정의될 수 있다.
이하에서 설명되는 각 부재들, 층들, 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 따라 구분될 수 있다.
표시 장치(DD)는 평면형 표시면을 구비할 수 있다. 다만, 표시면이 이에 한정되지 않으며, 예를 들어, 표시 장치(DD)는 곡면형 표시면 또는 입체형 표시면 등 화상을 표시할 수 있는 다양한 형태의 표시면을 구비할 수 있다.
일 실시예에서, 표시 장치(DD)는 플렉서블 표시 장치일 수 있다. 예를 들어, 표시 장치(DD)는 폴더블 표시 장치, 벤더블 표시 장치, 롤러블 표시 장치, 스트레쳐블 표시 장치 등에 적용될 수 있다. 본 발명은 이에 한정하는 것은 아니며, 리지드 표시 장치일 수도 있다.
표시 장치(DD)는 텔레비전, 모니터, 전광판 등과 같은 대형 전자 장치를 비롯하여, 핸드폰, 태블릿, 내비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자 장치 등에 적용될 수 있다. 또한, 표시 장치(DD)는 헤드-마운트(head-mount) 디스플레이 등 웨어러블(wearable) 전자 장치에 적용될 수도 있다.
표시 장치(DD)는 표시 패널(DP) 및 입력 감지 유닛(ISU)(또는, 입력 감지층, 입력 감지 패널, 입력 감지 장치)을 포함할 수 있다.
표시 패널(DP) 및 입력 감지 유닛(ISU)은 연속 공정에 의해 형성될 수 있다. 다만, 표시 패널(DP) 및 입력 감지 유닛(ISU)이 이에 한정되는 것은 아니며, 예를 들어, 표시 패널(DP) 및 입력 감지 유닛(ISU)은 접착 부재를 통해 서로 결합될 수도 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 접착 부재는 광학 투명 접착 부재일 수 있다.
다른 구성과 연속 공정을 통해 형성된 해당 구성은 "층"으로 표현되며, 다른 구성과 접착 부재를 통해 결합된 구성은 "패널"로 표현될 수 있다. 패널은 베이스면을 제공하는 베이스층, 예컨대 합성수지 필름, 복합재료 필름, 유리 기판 등을 포함하지만, "층"은 베이스층이 생략될 수 있다. 다시 말해, "층"으로 표현되는 입력 감지 유닛(ISU)은 표시 패널(DP)(또는, 표시 패널(DP)이 제공하는 베이스면) 상에 직접적으로 배치되거나 형성될 수 있다.
입력 감지 유닛(ISU)은 표시 장치(DD)의 표시면에 대한 손이나 펜과 같은 외부 매체에 의한 터치 또는 접근(예를 들어, hover)과 같은 외부 입력을 감지할 수 있다.
표시 패널(DP)은 발광형 표시 패널일 수 있다. 예를 들어, 표시 패널(DP)은 유기 발광 소자를 포함하는 표시 패널, 무기 발광 소자를 포함하는 표시 패널, 또는 퀀텀닷을 포함하는 발광 표시 패널일 수 있다.
실시예에 따라, 표시 장치(DD)는 반사 방지 패널 및 윈도우 패널을 더 포함할 수 있다.
반사 방지 패널은 입력 감지 유닛(ISU) 상에 배치되며, 외부로부터 표시 장치(DD)의 표시면에 입사되는 외부광의 반사율을 감소시킬 수 있다. 예를 들어, 반사 방지 패널은 컬러 필터들을 포함할 수 있다. 컬러 필터들은 소정의 배열을 가질 수 있다. 표시 패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 컬러 필터들의 배열이 결정될 수 있다.
윈도우 패널은 입력 감지 유닛(ISU) 상에 배치되며, 외부(예를 들어, 외부 충격)로부터 표시 패널(DP) 및 입력 감지 유닛(ISU)을 보호할 수 있다. 윈도우 패널은 합성수지 필름 및/또는 유리 기판 등을 포함할 수 있다. 윈도우 패널은 접착부재로 결합된 2 이상의 필름들을 포함할 수 있다.
도 2는 도 1의 표시 장치에 포함된 표시 패널의 일 예를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 표시 패널(DP)은 영상이 표시되는 표시 영역(DP-DA) 및 표시 영역(DP-DA)에 인접한 비표시 영역(DP-NDA)을 포함할 수 있다. 비표시 영역(DP-NDA)은 영상이 표시되지 않는 영역이다.
비표시 영역(DP-NDA)에는 배선들의 패드들이 제공되는 패드부가 제공될 수 있다. 비표시 영역(DP-NDA)에는 화소들(PX)에 데이터 신호들을 제공하는 데이터 구동부가 제공될 수 있다. 데이터 구동부는 데이터 배선들을 통해 화소들(PX)에 데이터 신호들을 제공할 수 있다. 데이터 구동부는 후술하는 타이밍 제어 회로(TC)에 포함될 수도 있다.
표시 패널(DP)은 구동 회로(GDC), 신호선들(SGL), 신호 패드들(DP-PD) 및 화소들(PX)을 포함할 수 있다.
화소들(PX)은 표시 영역(DP-DA)에 배치될 수 있다. 화소들(PX) 각각은 발광 소자 및 발광 소자에 연결된 화소 회로를 포함할 수 있다. 예를 들어, 발광 소자는 유기 발광 다이오드(organic light emitting diode) 또는 마이크로 LED(light emitting diode), 양자점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드(inorganic light emitting diode)를 포함할 수 있다. 또한, 발광 소자는 유기물과 무기물이 복합적으로 구성된 발광 소자일 수도 있다. 나아가, 화소들(PX) 각각은 단일(single) 발광 소자를 포함하거나, 복수의 발광 소자들을 포함할 수 있다. 화소들(PX) 각각의 복수의 발광 소자들은 상호 직렬, 병렬, 또는, 직병렬로 연결될 수 있다.
구동 회로(GDC)는 주사 구동 회로를 포함할 수 있다. 주사 구동 회로는 주사 신호들을 생성하고, 주사 신호들을 주사선들(GL)에 제공할 수 있다. 주사 구동 회로는 화소들(PX)에 다른 제어 신호를 더 제공할 수도 있다.
일 실시예에서, 주사 구동 회로는 화소 회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 박막 트랜지스터들을 포함할 수 있다.
신호선들(SGL)은 주사선들(GL), 데이터선들(DL), 전원선(PL), 및 제어 신호선(CSL)을 포함할 수 있다. 주사선들(GL) 각각은 화소들(PX) 중 대응하는 화소에 연결되고, 데이터선들(DL) 각각은 화소들(PX) 중 대응하는 화소에 연결될 수 있다. 전원선(PL)은 화소들(PX)에 연결될 수 있다. 제어 신호선(CSL)은 주사 구동 회로에 제어 신호들을 제공할 수 있다.
신호선들(SGL)의 패드부는 비표시 영역(DP-NDA)에 배치되고, 신호 패드들(DP-PD) 중 대응하는 신호 패드에 중첩할 수 있다. 비표시 영역(DP-NDA) 중 신호 패드들(DP-PD)이 배치된 영역은 패드 영역(NDA-PD)으로 정의될 수 있다.
표시 패널(DP)은 패드 영역(NDA-PD)에 배치된 더미 패드들(IS-DPD)을 더 포함할 수 있다. 더미 패드들(IS-DPD)은 신호선들(SGL)과 동일한 공정을 통해 형성되므로 신호선들(SGL)과 동일한 층 상에 배치될 수 있다.
회로 기판(PCB)은 표시 패널(DP)에 전기적으로 연결될 수 있다. 회로 기판(PCB)은 플렉서블 회로 기판 또는 리지드 회로 기판일 수 있다. 회로 기판(PCB)은 표시 패널(DP)에 직접 결합되거나, 또 다른 회로 기판을 통해 표시 패널(DP)에 연결될 수 있다.
일 실시예에서, 회로 기판(PCB)에는 표시 패널(DP)의 동작을 제어하는 타이밍 제어 회로(TC)가 배치될 수 있다. 타이밍 제어 회로(TC)는 외부(예를 들어, application processor와 같은 호스트 시스템)로부터 입력 영상 데이터 및 타이밍 신호들(예를 들어, 수직 동기 신호, 수평 동기 신호, 클럭 신호들)을 수신할 수 있다. 타이밍 제어 회로(TC)는 타이밍 신호들에 기초하여 구동 회로(GDC)를 제어하는 게이트 구동 제어 신호를 생성하며, 게이트 구동 제어 신호를 구동 회로(GDC)에 제공할 수 있다.
또한, 타이밍 제어 회로(TC)는 데이터 구동부를 제어하는 데이터 구동 제어 신호를 생성하며, 데이터 구동 제어 신호를 데이터 구동부에 제공하고, 입력 영상 데이터를 재정렬하여 데이터 구동부에 제공할 수 있다.
또한, 회로 기판(PCB)에는 입력 감지 유닛(ISU)을 제어하는 입력 감지 회로(IS-C)가 배치될 수 있다. 입력 감지 회로(IS-C)는 외부(예를 들어, application processor와 같은 호스트 시스템)로부터 타이밍 신호(예를 들어, 수직 동기 신호)를 수신하고, 수직 동기 신호에 기초하여 구동 신호(또는, 터치 구동 신호)를 생성할 수 있다. 또한, 입력 감지 유닛(ISU)은 외부 입력(예를 들어, 사용자의 터치 입력)에 대응하는 센싱 신호를 수신하며, 센싱 신호에 기초하여 외부 입력(예를 들어, 터치 입력)의 위치를 산출하거나 인식할 수 있다.
타이밍 제어 회로(TC)와 입력 감지 회로(IS-C) 각각은 집적 칩의 형태로 회로 기판(PCB)에 실장될 수 있다. 다른 예로서 타이밍 제어 회로(TC)와 입력 감지 회로(IS-C)는 단일 집적 칩으로 회로 기판(PCB)에 실장될 수 있다. 회로 기판(PCB)은 표시 패널(DP)과 전기적으로 연결되는 회로 기판 패드들(PCB-P)을 포함할 수 있다. 회로 기판(PCB)은 회로 기판 패드들(PCB-P)과 타이밍 제어 회로(TC) 및/또는 입력 감지 회로(IS-C)를 연결하는 신호선들을 더 포함할 수 있다.
도 3은 도 1의 표시 장치에 포함된 입력 감지 유닛의 일 예를 나타내는 평면도이고, 도 4는 도 3의 입력 감지 유닛의 제1 영역을 확대한 일 예를 나타내는 평면도이다.
도 2, 도 3, 및 도 4를 참조하면, 입력 감지 유닛(ISU)은 외부 입력을 감지하는 감지 영역(SA), 및 감지 영역(SA)의 적어도 일측에 제공된 주변 영역(PA)을 포함할 수 있다.
감지 영역(SA)은 표시 패널(DP)의 표시 영역(DP-DA)에 대응하며, 표시 영역(DP-DA)과 실질적으로 동일한 면적을 가지거나, 더 큰 면적을 가질 수도 있다. 주변 영역(PA)은 감지 영역(SA)에 인접하여 배치될 수 있다.
입력 감지 유닛(ISU)은 감지 영역(SA)에 제공되는 제1 감지 전극들(IE1-1 내지 IE1-5)(예를 들어, 구동 전극들)과 제2 감지 전극들(IE2-1 내지 IE2-4)(예를 들어, 센싱 전극들), 및 주변 영역(PA)에 제공되는 제1 신호선들(SL1-1 내지 SL1-5)과 제2 신호선들(SL2-1 내지 SL2-4)을 포함할 수 있다.
하나의 제1 감지 전극 내에서 제1 센서부들(SP1)은 제2 방향(DR2)을 따라 배열되고, 하나의 제2 감지 전극 내에서 제2 센서부들(SP2)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 연결부들(CP1) 각각은 인접한 제1 센서부들(SP1)을 연결하고, 제2 연결부들(CP2) 각각은 인접한 제2 센서부들(SP2)을 연결할 수 있다.
일 실시예에서, 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)은 메쉬(mesh) 패턴 또는 메쉬구조를 가질 수 있다. 도 4에 도시된 바와 같이, 메쉬 패턴은 적어도 하나의 메쉬홀(IS-OPR, IS-OPG, IS-OPB)(또는, 개구)을 형성하는 금속선인 메쉬선들을 포함할 수 있다. 메쉬선들에 의해 메쉬홀(IS-OPR, IS-OPG, IS-OPB)은 마름모의 평면 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)이 메쉬 패턴을 가짐으로써 표시 패널(DP)의 전극들과의 기생 커패시턴스가 감소될 수 있다.
또한, 도 4에 도시된 바와 같이, 제1 영역(FF)에서, 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)은 발광 영역들(PXA-R, PXA-G, PXA-B)에 비중첩할 수 있다. 여기서, 발광 영역들(PXA-R, PXA-G, PXA-B)은 광들이 방출되는 영역들로, 도 2를 참조하여 설명한 화소들(PX)(또는, 화소들(PX)이 제공되는 화소 영역들)에 각각 포함될 수 있다. 이에 따라 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)이 표시 장치(DD)의 사용자에게 시인되지 않을 수 있다.
제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)이 메쉬 패턴으로 표시 패널(DP) 상에 직접 배치되는 경우, 표시 장치(DD)의 가요성이 향상될 수 있다.
도 3에서 제1 감지 전극들(IE1-1 내지 IE1-5)과 제2 감지 전극들(IE2-1 내지 IE2-4)은 마름모 형상의 제1 센서부들(SP1)과 제2 센서부들(SP2)을 포함하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 센서부들(SP1)과 제2 센서부들(SP2)은 다각형상을 가질 수 있다. 제1 감지 전극들(IE1-1 내지 IE1-5)과 제2 감지 전극들(IE2-1 내지 IE2-4)은 센서부와 연결부의 구분이 없는 형상(예를 들어, 바 형상)을 가질 수도 있다.
제1 신호선들(SL1-1 내지 SL1-5)은 제1 감지 전극들(IE1-1 내지 IE1-5)의 일단에 각각 연결될 수 있다. 제2 신호선들(SL2-1 내지 SL2-4)은 제2 감지 전극들(IE2-1 내지 IE2-4)의 양단에 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 신호선들(SL1-1 내지 SL1-5)은 제1 감지 전극들(IE1-1 내지 IE1-5)의 양단에 연결될 수 있다. 다른 예로, 제2 신호선들(SL2-1 내지 SL2-4)은 제2 감지 전극들(IE2-1 내지 IE2-4)의 일단에만 각각 연결될 수도 있다.
일 실시예에서, 제2 감지 전극들(IE2-1 내지 IE2-4)은 제1 감지 전극들(IE1-1 내지 IE1-5)보다 상대적으로 긴 길이를 가질 수 있으므로, 센싱 신호(또는, 검출 신호, 송신 신호)의 강하 또는 감쇠가 더 크게 발생하며, 이에 따라 센싱 감도가 저하될 수 있다. 제2 감지 전극들(IE2-1 내지 IE2-4)의 양단에 연결된 제2 신호선들(SL2-1 내지 SL2-4)을 통해 센싱 신호가 전송되므로, 센싱 신호의 강하 및 센싱 감도의 저하가 방지될 수 있다.
제1 신호선들(SL1-1 내지 SL1-5) 및 제2 신호선들(SL2-1 내지 SL2-4)은 선부(SL-L)와 패드부(SL-P)를 포함할 수 있다. 패드부(SL-P)는 패드 영역(NDA-PD)에 정렬될 수 있다. 패드부(SL-P)는 도 2에 도시된 더미 패드들(IS-DPD)에 중첩할 수 있다.
입력 감지 유닛(ISU)은 신호 패드들(DP-PD)을 포함할 수 있다. 신호 패드들(DP-PD)은 패드 영역(NDA-PD)에 정렬될 수 있다.
일 실시예에서, 도 4에 도시된 바와 같이, 제1 센서부들(SP1)은 발광 영역들(PXA-R, PXA-G, PXA-B)에 비중첩하고, 비발광 영역(NPXA)에 중첩할 수 있다.
제1 센서부들(SP1)의 메쉬선들(예를 들어, 금속선)은 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)을 정의할 수 있다. 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)은 발광 영역들(PXA-R, PXA-G, PXA-B)에 일대일 대응할 수 있다. 발광 영역들(PXA-R, PXA-G, PXA-B)은 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)에 의해 노출될 수 있다.
일 실시예에서, 메쉬선들의 선폭은 비발광 영역(NPXA)에 대응하는 화소 정의막(즉, 발광 영역들(PXA-R, PXA-G, PXA-B)을 정의하는 화소 정의막)의 폭보다 작을 수 있다. 따라서, 발광 영역들(PXA-R, PXA-G, PXA-B)에서 방출되는 빛이 메쉬선들에 의해 차단되는 것이 최소화되고, 메쉬선들이 사용자에게 시인되는 것이 방지될 수 있다.
발광 영역들(PXA-R, PXA-G, PXA-B)은 발광 소자에서 생성되는 광의 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 도 4에는 발광 컬러에 따라 3개의 그룹들로 구분되는 발광 영역들(PXA-R, PXA-G, PXA-B)이 도시되었다.
발광 영역들(PXA-R, PXA-G, PXA-B)은 발광 소자에서 발광하는 컬러에 따라 다른 면적을 가질 수 있다. 예를 들어, 발광 소자가 유기 발광 다이오드를 포함하는 경우, 유기 발광 다이오드의 종류에 따라 발광 영역들(PXA-R, PXA-G, PXA-B)의 면적이 결정될 수 있다.
메쉬홀들(IS-OPR, IS-OPG, IS-OPB)은 서로 다른 면적을 갖는 복수 개의 그룹들로 구분될 수 있다. 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)은 대응하는 발광 영역들(PXA-R, PXA-G, PXA-B)에 따라 3개의 그룹들로 구분될 수 있다.
도 4에서 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)이 발광 영역들(PXA-R, PXA-G, PXA-B)에 일대일 대응하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 메쉬홀들(IS-OPR, IS-OPG, IS-OPB) 각각은 2 이상의 발광 영역들(PXA-R, PXA-G, PXA-B)에 대응할 수도 있다.
한편, 도 3에서 입력 감지 유닛(ISU)은 5개의 제1 감지 전극들(IE1-1 내지 IE1-5) 및 4개의 제2 감지 전극들(IE2-1 내지 IE2-4)을 포함하는 것으로 도시되어 있으나, 제1 감지 전극들(IE1-1 내지 IE1-5)의 개수 및 제2 감지 전극들(IE2-1 내지 IE2-4)의 개수가 이에 한정되는 것은 아니다.
도 5는 도 4의 I-I' 선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 5를 참조하면, 표시 장치는 베이스층(BL)(또는, 기판), 버퍼층(BFL), 화소 회로층(PCL), 발광 소자층(LDL), 박막 봉지층(TFE) 및 입력 감지 유닛(ISU)을 포함할 수 있다.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성 수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL) 상에 버퍼층(BFL)이 제공될 수 있다. 버퍼층(BFL)은 베이스층(BL) 상에 제공되는 트랜지스터(T)에 불순물이 확산되는 것을 방지하며 베이스층(BL)의 평탄도를 향상시킬 수 있다. 버퍼층(BFL)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등으로 형성될 수 있다.
화소 회로층(PCL)은 적어도 하나의 절연층과 회로 소자를 포함할 수 있다. 절연층은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 회로 소자는 신호선, 화소 회로 등을 포함할 수 있다.
버퍼층(BFL) 상에는 트랜지스터(T)의 반도체 패턴(ODP)이 배치될 수 있다. 반도체 패턴(ODP)은 비정질 실리콘, 폴리 실리콘, 또는 금속 산화물 반도체에서 선택될 수 있다.
반도체 패턴(ODP) 상에 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 제1 절연층(INS1)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있다.
제1 절연층(INS1) 상에는 트랜지스터(T)의 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 주사선들(도 2의 GL)과 동일한 공정에 따라 형성될 수 있다.
제1 절연층(INS1) 상에는 게이트 전극(GE)을 커버하는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 제2 절연층(INS2)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있다.
제2 절연층(INS2) 상에 트랜지스터(T)의 제1 트랜지스터 전극(DE)(또는, 드레인 전극) 및 제2 트랜지스터 전극(SE)(또는, 소스 전극)이 배치될 수 있다.
제1 트랜지스터 전극(DE) 및 제2 트랜지스터 전극(SE)은 제1 절연층(INS1)과 제2 절연층(INS2)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 반도체 패턴(ODP)에 각각 연결될 수 있다.
제2 절연층(INS2) 상에 제1 트랜지스터 전극(DE)과 제2 트랜지스터 전극(SE)을 커버하는 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3)은 평탄면을 제공할 수 있다. 제3 절연층(INS3)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제3 절연층(INS3) 상에는 발광 소자층(LDL)이 배치될 수 있다. 발광 소자층(LDL)은 화소 정의막(PDL) 및 발광 소자(OLED)를 포함할 수 있다.
일 실시예에서, 화소 정의막(PDL)은 유기물질을 포함할 수 있다.
제3 절연층(INS3) 상에 제1 전극(AE)이 배치될 수 있다. 제1 전극(AE)은 제3 절연층(INS3)을 관통하는 제3 관통홀(CH3)을 통해 제2 트랜지스터 전극(SE)에 연결될 수 있다. 화소 정의막(PDL)은 개구부(OP)를 포함하고, 개구부(OP)는 발광 영역들(PXA-R, PXA-G, PXA-B)을 정의할 수 있다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킬 수 있다. 변형예로서 화소 정의막(PDL)은 생략될 수도 있다.
화소(PX, 도 2 참조)는 표시 영역(DP-DA)에 배치될 수 있다. 표시 영역(DP-DA)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 발광 영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하도록 정의될 수 있다. 비발광 영역(NPXA)은 화소 정의막(PDL)에 대응하도록 정의될 수 있다.
발광 소자(OLED)는 제2 트랜지스터 전극(SE)에 접속하는 제1 전극(AE), 제1 전극(AE) 상에 배치되는 발광층(EML), 및 발광층(EML) 상에 배치되는 제2 전극(CE)을 포함할 수 있다. 예를 들어, 발광 소자(OLED)는 유기 발광 다이오드 일 수 있다.
제1 전극(AE) 및 제2 전극(CE) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다.
각 화소 영역에서, 제1 전극(AE)은 제3 절연층(INS3) 상에 배치될 수 있다. 제1 전극(AE)은 광을 반사시킬 수 있는 반사막, 및 반사막의 상부 또는 하부에 배치되는 투명 도전막을 포함할 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 제2 트랜지스터 전극(SE)과 접속할 수 있다.
반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
발광층(EML)은 제1 전극(AE)의 노출된 표면 상에 배치될 수 있다. 발광층(EML)은 정공 주입층(hole injection layer; HIL), 정공 수송층(hole transport layer; HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층, 정공 억제층(hole blocking layer; HBL), 전자 수송층(electron transport layer; ETL), 및 전자 주입층(electron injection layer; EIL)을 구비할 수 있다.
광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수 있다.
제2 전극(CE)은 발광층(EML) 상에 배치될 수 있다. 제2 전극(CE)은 반투과 반사막일 수 있다. 예를 들면, 제2 전극(CE)은 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 제2 전극(CE)은 광 생성층에서 생성된 광의 일부는 투과시키고, 광 생성층에서 생성된 광의 나머지는 반사시킬 수 있다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치될 수 있다. 박막 봉지층(TFE)은 화소들(PX)에 공통적으로 배치될 수 있다. 박막 봉지층(TFE)은 제2 전극(CE)을 직접 커버할 수 있다. 일 실시예에서, 박막 봉지층(TFE)과 제2 전극(CE) 사이에는, 제2 전극(CE)을 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다.
박막 봉지층(TFE)은 제2 전극(CE) 상에 순차적으로 적층된 제1 봉지 무기막(IOL1), 봉지 유기막(OL), 및 제2 봉지 무기막(IOL2)을 포함할 수 있다. 봉지 무기막들(IOL1, IOL2) 각각은 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등의 무기 절연물질로 이루어질 수 있다. 봉지 유기막은 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질로 이루어질 수 있다.
박막 봉지층(TFE) 상에는 입력 감지 유닛(ISU)이 제공될 수 있다. 입력 감지 유닛(ISU)은 제1 도전층(IS-CL1), 제4 절연층(IS-IL1), 제2 도전층(IS-CL2), 및 제5 절연층(IS-IL2)을 포함할 수 있다. 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 단층구조 또는 다층구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 다층의 금속층들을 포함할 수 있다. 다층의 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 복수 개의 패턴들을 포함할 수 있다. 이하, 제1 도전층(IS-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(IS-CL2)은 제2 도전패턴들을 포함할 수 있다. 제1 도전패턴들과 제2 도전패턴들 각각은 도 3을 참조하여 설명한 감지 전극들 및 신호선들을 포함할 수 있다.
제4 절연층(IS-IL1) 및 제5 절연층(IS-IL2) 각각은 단층 또는 다층 구조를 가질 수 있다. 제4 절연층(IS-IL1) 및 제5 절연층(IS-IL2) 각각은 무기물 또는 유기물 또는 복합재료를 포함할 수 있다.
제4 절연층(IS-IL1) 및 제5 절연층(IS-IL2) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제4 절연층(IS-IL1) 및 제5 절연층(IS-IL2) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 제1 센서부(SP1)는 제1 메쉬 패턴(SP1-1) 및 제2 메쉬 패턴(SP1-2)을 포함하는 2개 층의 메쉬 형상의 금속 레이어로 이루어질 수 있다. 즉, 제2 메쉬 패턴(SP1-2)은 제1 메쉬 패턴(SP1-1) 상에 위치할 수 있으며, 제2 메쉬 패턴(SP1-2)과 제1 메쉬 패턴(SP1-1) 사이에 제4 절연층(IS-IL1)이 개재될 수 있다. 제4 절연층(IS-IL1)에는 연결컨택홀(CNT-D)이 형성되고, 연결컨택홀(CNT-D)에 컨택부(SP1-0)가 형성되어 제1 메쉬 패턴(SP1-1)과 제2 메쉬 패턴(SP1-2)을 전기적으로 연결할 수 있다. 컨택부(SP1-0)는 도전성 물질로 이루어질 수 있다.
제2 메쉬 패턴(SP1-2) 상에는 제5 절연층(IS-IL2)이 형성될 수 있다. 제5 절연층(IS-IL2)은 제2 메쉬 패턴(SP1-2)을 모두 덮으며 평탄화층의 기능을 수행할 수 있다.
본 발명은 이에 한정되는 것은 아니며, 감지 전극은 다른 예로서 1개 층의 메쉬 패턴으로 이루어질 수도 있다.
도 6a 및 도 6b는 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예들을 나타내는 도면들이다.
도 3, 도 6a 및 도 6b를 참조하면, 입력 감지 회로(IS-C)는 구동 신호 생성부(TXD), 아날로그 전단들(analog front ends, AFE1 내지 AFE4, 또는, 아날로그 전단 회로들), 및 신호 처리부(DSP)를 포함할 수 있다.
구동 신호 생성부(TXD)는 구동 신호(TX)(또는, 터치 구동 신호)를 생성하며, 구동 신호(TX)를 제1 감지 전극들(IE1-1 내지 IE1-5)에 제공할 수 있다. 구동 신호 생성부(TXD)는 발진기(oscillator)를 포함할 수 있다. 예를 들어, 구동 신호(TX)는 정현파 또는 구형파(square wave)의 교류 전압을 가질 수 있다.
일 실시예에서, 제1 감지 전극들(IE1-1 내지 IE1-5)에 제공되는 구동 신호(TX)는 동일한 파형 및 위상을 가질 수 있으며, 제1 감지 전극들(IE1-1 내지 IE1-5)에 동시에 제공될 수 있다. 즉, 구동 신호(TX)(또는, 병렬 구동 신호)는 제1 감지 전극들(IE1-1 내지 IE1-5)에 병렬 구동 방식으로 제공될 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 구동 신호(TX)는 제1 감지 전극들(IE1-1 내지 IE1-5)에 순차적으로 제공될 수도 있다.
다른 실시예들에서, 제1 감지 전극들(IE1-1 내지 IE1-5)에 제공되는 구동 신호들 중 적어도 일부는 상호 다른 파형들(예를 들어, 상호 다른 주파수들, 또는 주기들)을 가질 수 있다. 상기 구동 신호들은 제1 감지 전극들(IE1-1 내지 IE1-5)에 동시에 또는 순차적으로 제공될 수 있다.
실시예들에서, 구동 신호 생성부(TXD)는 수직 동기 신호에 기초하여 구동 신호(TX)를 생성할 수 있다.
제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4) 사이에 센싱 커패시터들이 형성될 수 있다. 예를 들면, 첫 번째 제1 감지 전극(IE1-1)(또는, 제1 구동 전극)과 첫 번째 제2 감지 전극(IE2-1)(또는, 제1 센싱 전극) 사이에 제1-1 센싱 커패시터(C11)가 형성될 수 있다. 첫 번째 제1 감지 전극(IE1-1)에 구동 신호(TX)가 인가되는 경우, 제1-1 센싱 커패시터(C11)의 커패시턴스에 대응하는 센싱 신호가 첫 번째 제2 감지 전극(IE2-1)을 통해 출력될 수 있다.
일 실시예에서, 아날로그 전단들(AFE1 내지 AFE4) 각각은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 상호 인접한 2개의 제2 감지 전극들(또는, 제2 신호선들)에 연결되며, 센싱 커패시터들의 커패시턴스 차이에 대응하는 센싱 값(또는, 차동 출력 값)을 출력할 수 있다.
예를 들어, 제1 아날로그 전단(AFE1)은 첫 번째 제2 감지 전극(IE2-1)(또는, 제1 센싱 전극) 및 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극)에 연결되고, 첫 번째 제2 감지 전극(IE2-1)에 형성된 센싱 커패시터의 커패시턴스(예를 들어, 제1-1 센싱 커패시터(C11)의 커패시턴스) 및 두 번째 제2 감지 전극(IE2-2)에 형성된 센싱 커패시터의 커패시턴스(예를 들어, 제1-2 센싱 커패시터(C12)의 커패시턴스) 간의 차이에 대응하는 아날로그 또는 디지털 형식의 제1 센싱 값을 출력할 수 있다.
유사하게, 제2 아날로그 전단(AFE2)은 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극) 및 세 번째 제3 감지 전극(IE2-3)(또는, 제3 센싱 전극)에 연결되고, 두 번째 제2 감지 전극(IE2-2)에 형성된 센싱 커패시터의 커패시턴스 및 세 번째 제3 감지 전극(IE2-3)에 형성된 센싱 커패시터의 커패시턴스 간의 차이에 대응하는 제2 센싱 값을 출력할 수 있다. 이하에서는, 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4) 사이에 형성된 센싱 커패시터들의 커패시턴스들을, 제2 감지 전극들(IE2-1 내지 IE2-4)을 기준으로, 제2 감지 전극들(IE2-1 내지 IE2-4)의 센싱 커패시턴스들로 호칭한다.
일 실시예에서, 아날로그 전단들(AFE1 내지 AFE4) 각각은 증폭기, 필터, 아날로그 디지털 컨버터 등을 포함하여 구성될 수 있다. 다만, 아날로그 전단들(AFE1 내지 AFE4)을 정의하기에 따라, 아날로그 디지털 컨버터는 아날로그 전단들(AFE1 내지 AFE4)의 외부에서 아날로그 전단들(AFE1 내지 AFE4)에 연결되는 것으로 이해될 수도 있다.
일 실시예에서, 아날로그 전단들(AFE1 내지 AFE4) 각각은 완전 차동 아날로그 전단(fully differential analog front-end)으로 구현될 수 있다. 예를 들어, 제1 아날로그 전단(AFE1)은 전하 증폭부를 이용하여 첫 번째 제2 감지 전극(IE2-1)(또는, 제1 센싱 전극)의 센싱 커패시턴스에 대응하는 제1 수신 신호 및 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극)의 센싱 커패시턴스에 대응하는 제2 수신 신호를 차동 증폭하여 2개의 차동 신호들을 출력할 수 있다. 제1 아날로그 전단(AFE1)은 이러한 차동 신호들을 가공(예를 들어, 복조 및 필터링)하여 아날로그 디지털 컨버터에 제공할 수 있다.
아날로그 디지털 컨버터는 가공된 2개의 차동 신호들의 차이에 기초하여 제1 센싱 값을 출력할 수 있다. 즉, 완전 차동 아날로그 전단은 아날로그 디지털 컨버터에 2개의 차동 신호들을 제공함으로써, 아날로그 디지털 컨버터의 다이나믹 레인지 또는 다이나믹 레인지의 활용 범위를 2배로 증가시키고, 센싱 감도를 향상시킬 수 있다.
아날로그 전단들(AFE1 내지 AFE4)에서 출력된 센싱 값들은 신호 처리부(DSP)에 제공되며, 신호 처리부(DSP)는 센싱 값들에 기초하여 터치 여부를 판단하거나, 터치가 발생한 위치를 산출할 수 있다. 신호 처리부(DSP)는 센싱 값들에 대한 디지털 신호 처리를 수행할 수 있다. 신호 처리부(DSP)는 논리 소자들을 포함하여 하드웨어적으로 구현되거나, 집적 회로(예를 들어, FPGA) 내에서 소프트웨어적으로 구현될 수 있다.
일 실시예에서, 도 6b에 도시된 바와 같이, 입력 감지 회로(IS-C)는 분배 회로들(DC1, DC2, DC3)을 더 포함할 수 있다. 예를 들어, 분배 회로들(DC1, DC2, DC3)은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 적어도 일부와 아날로그 전단들(AFE1 내지 AFE4) 사이에 배치될 수 있다.
분배 회로들(DC1, DC2, DC3)은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 적어도 일부로부터 제공되는 센싱 신호들 각각에 기초하여 동일한 크기(예를 들어, 동일한 전압 레벨, 동일한 전류량)를 가지는 복수의 신호들을 생성하고, 생성된 신호들을 아날로그 전단들(AFE1 내지 AFE4)에 분배할 수 있다. 예를 들어, 분배 회로들(DC1, DC2, DC3)는 증폭기, 버퍼 등을 포함하여 구성되며, 센싱 신호들 각각을 증폭하거나 미러링하여 출력할 수 있다.
예를 들어, 제1 분배 회로(DC1)는 두 번째 제2 감지 전극(IE2-2)으로부터 제공되는 제2 센싱 신호 또는 이의 변형 신호를 제1 아날로그 전단(AFE1) 및 제2 아날로그 전단(AFE2)에 각각 제공할 수 있다.
유사하게, 제2 분배 회로(DC2)는 세 번째 제3 감지 전극(IE2-3)으로부터 제공되는 제3 센싱 신호를 수신하고, 제3 센싱 신호 또는 이의 변형 신호를 제2 아날로그 전단(AFE2) 및 제3 아날로그 전단(AFE3)에 각각 제공할 수 있다. 제3 분배 회로(DC3)는 네 번째 제2 감지 전극(IE2-4)으로부터 제공되는 제4 센싱 신호를 수신하고, 제4 센싱 신호 또는 이의 변형 신호를 제3 아날로그 전단(AFE3) 및 제4 아날로그 전단(AFE4)에 각각 제공할 수 있다.
도 6a 및 도 6b를 참조하여 설명한 바와 같이, 입력 감지 회로(IS-C)는, 완전 차동 아날로그 전단을 이용하여, 인접한 센싱 신호들을 차동 증폭하고 노이즈(예를 들어, 수평 동기 신호에 기인한 노이즈)를 제거할 수 있다. 따라서, 수평 동기 신호와 무관하게 구동 신호의 설정되고, 구동 신호의 밴드폭(bandwidth)의 감소 및 센싱 감도의 저하가 방지될 수 있다.
도 7은 입력 감지 회로에 포함된 아날로그 전단 회로의 일 예를 나타내는 블록도이다.
도 6a 및 도 7을 참조하면, 아날로그 전단 회로(AFEn, 또는, 아날로그 전단, 단, n은 양의 정수)는 전하 증폭부(CA), 밴드 패스 필터(BPF), 로우 패스 필터(LPF), 및 아날로그 디지털 컨버터(ADC)를 포함할 수 있다. 또한, 아날로그 전단(AFEn)은 믹서(MX)를 더 포함할 수 있다.
한편, 도 7에는 아날로그 디지털 컨버터(ADC)가 아날로그 전단 회로(AFEn)에 포함되는 구성인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 도 8 이하에서는 설명의 편의를 위해 하나의 아날로그 디지털 컨버터(ADC)가 아날로그 전단 회로들(예를 들어, AFE1 내지 AFEk) 외부에서 아날로그 전단 회로들(예를 들어, AFE1 내지 AFEk)에 공통으로 연결되는 구성인 것으로 도시 및 정의될 수 있다.
전하 증폭부(CA)는 n번째 제2 신호선(SL2-n)(이하, 제n 센싱선)을 통해 제공되는 제n 센싱 신호(RXn) 및 n+1번째 제2 신호선(SL2-(n+1))(이하, 제n+1 센싱선)을 통해 제공되는 제n+1 센싱 신호(RXn+1)를 수신할 수 있다. 전하 증폭부(CA)는 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1)를 차동 증폭하여, 상보적인(complementary) 제1 차동 신호(CA_OUT1) 및 제2 차동 신호(CA_OUT2)를 출력할 수 있다.
일 실시예에서, 전하 증폭부(CA)는 완전 차동 증폭기(fully differential amplifier)로 구현될 수 있다. 일반적인 차동 증폭기는 2개의 입력 신호들을 차동하여 하나의 신호를 출력하며, 완전 차동 증폭기는 2개의 입력 신호들을 차동하여 2개의 차동 신호들(즉, 상보적인 신호들)을 출력하는 차동 증폭기로 정의될 수 있다.
완전 차동 증폭기로 구현된 전하 증폭부(CA)는 아날로그 디지털 컨버터(ADC)(예를 들어, 2개의 아날로그 신호들을 차동하여 디지털 값을 출력하는 차동 아날로그 디지털 컨버터)와 관련하여, 센싱 신호들의 크기를 극대화할 수 있다.
전하 증폭부(CA)에는 기준 전압(GND)이 제공되며, 기준 전압(GND)은 전하 증폭부(CA)의 구동 전압으로 이용될 수도 있다.
밴드 패스 필터(BPF)는 제1 차동 신호(CA_OUT1) 및 제2 차동 신호(CA_OUT2) 각각의 특정 주파수 대역의 신호만을 선택하여, 제1 필터된 신호(BPF_OUT1) 및 제2 필터된 신호(BPF_OUT2)를 출력할 수 있다. 밴드 패스 필터(BPF)는 제1 차동 신호(CA_OUT1)를 선별적으로 증폭시켜 제1 필터된 신호(BPF_OUT1)를 출력하고, 제2 차동 신호(CA_OUT2)를 선별적으로 증폭시켜 제2 필터된 신호(BPF_OUT2)를 출력할 수 있다. 예를 들어, 밴드 패스 필터(BPF)는 완전 차동 증폭기의 부극성 입력 단자에 인가된 제1 차동 신호(CA_OUT1)를 선별적으로 증폭시켜 완전 차동 증폭기의 정극성 출력 단자를 통해 제1 필터된 신호(BPF_OUT1)를 출력하고, 완전 차동 증폭기의 제2 입력 단자에 인가된 제2 차동 신호(CA_OUT2)를 완전 차동 증폭기의 부극성 출력 단자를 통해 제2 필터된 신호(BPF_OUT2)를 출력할 수 있다.
제2 필터된 신호(BPF_OUT2)는 제1 필터된 신호(BPF_OUT1)가 반전된 파형을 가질 수 있다.
믹서(MX)는 제1 필터된 신호(BPF_OUT1) 및 제2 필터된 신호(BPF_OUT2) 각각의 주파수를 변화시켜, 제1 복조 신호(MX_OUT1) 및 제2 복조 신호(MX_OUT2)를 출력할 수 있다. 예를 들어, 믹서(MX)는 제1 필터된 신호(BPF_OUT1)를 복조(demodulation)하여 제1 복조 신호(MX_OUT1)를 출력하고, 제2 필터된 신호(BPF_OUT2)를 복조하여 제2 복조 신호(MX_OUT2)를 출력할 수 있다.
로우 패스 필터(LPF)는 제1 복조 신호(MX_OUT1) 및 제2 복조 신호(MX_OUT2) 각각의 고주파 대역에 분포된 노이즈를 필터링하여, 제1 출력 신호(LPF_OUT1) 및 제2 출력 신호(LPF_OUT2)를 출력할 수 있다. 예를 들어, 로우 패스 필터(LPF)는 차동 증폭기(또는, 완전 차동 증폭기), 저항, 및 커패시터를 포함하여 구현되고, 상대적으로 저주파 대역의 신호만을 증폭시킬 수 있다.
밴드 패스 필터(BPF), 믹서(MIX), 및 로우 패스 필터(LPF)는 복조기의 기능을 구현하여, 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1)로부터 제1 출력 신호(LPF_OUT1) 및 제2 출력 신호(LPF_OUT2)만을 복원시키거나 추출할 수 있다.
아날로그 디지털 컨버터(ADC)는 제1 출력 신호(LPF_OUT1) 및 제2 출력 신호(LPF_OUT2)를 수신하고, 제1 출력 신호(LPF_OUT1) 및 제2 출력 신호(LPF_OUT2) 간의 차이(예를 들어, |LFP_OUT1-LPF_OUT2|)에 대응하는 센싱 값(SSn, 또는, 차동 출력 값)을 생성할 수 있다. 예를 들어, 아날로그 디지털 컨버터(ADC)는 제1 출력 신호(LPF_OUT1)를 디지털 형식의 제1 출력 값으로 변환하고, 제2 출력 신호(LPF_OUT2)를 디지털 형식의 제2 출력 값으로 변환하며, 제1 출력 값 및 제2 출력 값을 차동하여 디지털 형식의 센싱 값(SSn)을 출력할 수 있다. 센싱 값(SSn)은 신호 처리부(DSP)에 제공될 수 있다.
한편, 도 7의 실시예에 따른 아날로그 전단 회로(AFEn)가 적용되는 입력 감지 회로(IS-C)에서는 제1 신호선들(SL1-1 내지 SL1-5)과 제2 신호선들(SL2-1 내지 SL2-4) 사이에 위상 지연이 발생될 수밖에 없다. 예를 들어, 각각의 소자들에 형성되는 기생 커패시턴스에 의해 위상 지연이 발생될 수 있으며, 아날로그 전단 회로(AFEn) 내에서의 신호 가공 및 복조 시 위상 지연이 발생될 수 있다. 이러한 위상 지연은 센싱 신호(예를 들어, 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1))의 신호대잡음비(signal to noise ratio; SNR)를 저하시킬 수 있다.
또한, 아날로그 전단 회로(AFEn)들 및 이에 포함되는 구성 요소들에 대한 외부 잡음, 간섭 또는 각각의 내부 회로 자체에서 직류 오프셋(DC offset)이 발생될 수 있다. 예를 들어, 아날로그 전단 회로(AFEn)들의 증폭기 회로 내부에서 직류 오프셋이 발생될 수 있고, 소정의 채널마다 직류 오프셋의 크기가 다를 수 있다. 이러한 직류 오프셋은 추가적인 신호대잡음비 저하를 야기할 수 있다.
한편, 상술한 위상 지연 문제 개선을 위해 I-Q 복조 방식이 이용될 수 있다. 예를 들어, 아날로그 전단 회로(AFEn)는 90도의 위상차를 갖는 동위상 신호(in-phase signal; I-신호) 및 직교 위상 신호(quadrature signal, Q-신호)를 생성하는 I-Q 복조 회로를 포함할 수 있다. 그러나, 동위상 신호 경로 및 직교 위상 신호 경로 형성을 위해 필터 회로, 증폭 회로 등이 추가되는 경우, 도 7의 아날로그 전단 회로(AFEn)보다 면적이 2배 이상 증가될 수 있다. 또한, I-Q 복조 방식의 단순 적용은 상술한 DC 오프셋 개선에는 영향을 줄 수 없으며, 신호대잡음비 개선에 한계가 있다.
이하, 도 8 내지 도 18을 참조하여 상술한 문제점들을 개선하기 위한 입력 감지 회로를 자세히 설명하기로 한다.
도 8은 도 6a의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 6a 및 도 8을 참조하면, 입력 감지 회로(IS-C)는 아날로그 전단 회로들(AFE1, AFE2, AFE3, ..., AFEk, 단, k는 3보다 큰 정수), 선택부(160), 아날로그 디지털 컨버터(170), 및 신호 처리부(200)를 포함할 수 있다.
도 8에서는 설명의 편의를 위해 선택부(160) 및 아날로그 디지털 컨버터(170)가 아날로그 전단 회로들(AFE1, AFE2, AFE3, ..., AFEk)과 별개의 구성인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 아날로그 전단 회로들(AFE1, AFE2, AFE3, ..., AFEk)은 하나의 선택부(160) 및 하나의 아날로그 디지털 컨버터(170)를 공유할 수 있다. 예를 들어, 해석하기에 따라 선택부(160) 및 아날로그 디지털 컨버터(170)는 아날로그 전단 회로들(AFE1, AFE2, AFE3, ..., AFEk)의 구성인 것으로 이해될 수도 있다.
다시 말하면, 아날로그 전단 회로들(AFE1, AFE2, AFE3, ..., AFEk), 선택부(160), 및 아날로그 디지털 컨버터(170)는 입력 감지 회로(IS-C)의 수신단 측에 포함될 수 있다.
아날로그 전단 회로들(AFE1, AFE2, AFE3, ..., AFEk) 각각은 하나의 그룹(GR1)으로 정의될 수 있다. 그룹(GR1)은 입력 감지 회로(IS-C)의 전체 아날로그 전단 회로들을 포함할 수도 있고, 아날로그 전단 회로들 중 일부를 포함할 수도 있다.
아날로그 전단 회로들(AFE1, AFE2, AFE3, ..., AFEk)의 구성 및 동작은 실질적으로 동일하거나 유사하므로, 제1 아날로그 전단 회로(AFE1)를 중심으로 설명하기로 한다.
제1 아날로그 전단 회로(AFE1)는 제1 센싱선(SL2-1) 및 제2 센싱선(SL2-2)으로부터 제1 센싱 신호(RX1) 및 제2 센싱 신호(RX2)를 각각 수신하고, 제1 센싱 신호(RX1) 및 제2 센싱 신호(RX2)를 가공하여 선택부(160)로 출력할 수 있다.
제1 아날로그 전단 회로(AFE1)는 전하 증폭부(110), 필터부(120), 복조부(130), 복소 밴드 패스 필터부(140)를 포함할 수 있다. 제1 아날로그 전단 회로(AFE1)는 I-Q 합성부(150)를 더 포함할 수 있다.
전하 증폭부(110)는 제1 센싱 신호(RX1) 및 제2 센싱 신호(RX2)를 수신할 수 있다. 전하 증폭부(110)는 제1 센싱 신호(RX1) 및 제2 센싱 신호(RX2)를 차동 증폭하여 상보적인 제1 차동 신호(CAS1) 및 제2 차동 신호(CAS2)를 출력할 수 있다.
일 실시예에서, 전하 증폭부(110)는 완전 차동 증폭기(fully differential amplifier)로 구현될 수 있다. 전하 증폭부(110)의 구성 및 동작은 도 7을 참조하여 자세히 설명하였으므로, 중복되는 설명은 생략하기로 한다.
필터부(120)는 제1 차동 신호(CAS1) 및 제2 차동 신호(CAS2)를 각각 필터링하여 제1 필터된 신호(FS1) 및 제2 필터된 신호(FS2)를 출력할 수 있다. 일 실시예에서, 필터부(120)는 제1 차동 신호(CAS1) 및 제2 차동 신호(CAS2) 각각의 특정 주파수 대역의 신호만을 선택하여 통과시키는 밴드 패스 필터를 포함할 수 있다.
밴드 패스 필터는 양의 주파수 성분 및 음의 주파수 성분을 모두 통과시키는 일반적인 밴드 패스 필터(예를 들어, 리얼 밴드 패스 필터)를 포함할 수 있다. 예를 들어, 밴드 패스 필터는 증폭기 회로를 이용하여 구현될 수 있으며, 도 7을 참조하여 설명된 밴드 패스 필터(BPF)와 실질적으로 동일한 구성을 가질 수 있다. 여기서, 양의 주파수 성분 및 음의 주파수 성분의 개념은 주파수 영역(frequency domain)에서의 신호 해석에서 일반적으로 사용되는 개념이다.
복조부(130)는 제1 필터된 신호(FS1) 및 제2 필터된 신호(FS2) 각각의 동위상 신호들(IS1, IS2) 및 직교 위상 신호들(QS1, QS2)을 출력할 수 있다. 이하, 동위상 신호들(IS1, IS2)은 각각 제1 I-신호 및 제2 I-신호로, 직교 위상 신호들(QS1, QS2)은 각각 제1 Q-신호 및 제2 Q-신호로 설명하기로 한다.
복조부(130)는 I-Q 복조를 수행할 수 있다. 직교 위상 신호를 이용하는 I-Q 복조에 의해 위상 미스매치, 위상 지연 등은 모두 상쇄되고, 위상 미스매치 등과 관계 없이 센싱 신호의 진폭이 복구될 수 있다.
I-신호 및 Q-신호는 실수축과 허수축으로 표현되는 2차원 평면으로 표현될 수 있다. 또한, I-신호 및 Q-신호는 시간 영역(time domain) 및 주파수 영역에서 용이하게 표현될 수 있다. 예를 들어, 제1 I-신호는 제1 필터된 신호(FS1)의 실수부(real part) 성분이고, 제1 Q-신호는 제1 필터된 신호(FS1)의 허수부(imaginary part) 성분일 수 있다. 제2 I-신호는 제2 필터된 신호(FS2)의 실수부 성분이고, 제2 Q-신호는 제2 필터된 신호(FS2)의 허수부 성분일 수 있다.
일 실시예에서, 복조부(130)는 발진 회로(132), 제1 믹서 회로(134), 및 제2 믹서 회로(136)를 포함할 수 있다.
발진 회로(132)는 상호 직교하는 제1 국부 발진 신호(OS1) 및 제3 국부 발진 신호(OS3)를 출력할 수 있다. 일 실시예에서, 발진 회로(132)는 제1 국부 발진 신호(OS1) 및 제3 국부 발진 신호(OS3) 출력을 위한 위상 고정 루프(phase locked loop; PLL) 회로를 포함할 수 있다.
제1 국부 발진 신호(OS1)와 제3 국부 발진 신호(OS3)는 90도의 위상 차를 갖는 클럭 신호들일 수 있다.
일 실시예에서, 발진 회로(132)는 제1 국부 발진 신호(OS1)와 180도 위상 차를 갖는 클럭 신호인 제2 국부 발진 신호(OS2)를 생성하고, 제3 국부 발진 신호(OS3)와 180도 위상 차를 갖는 클럭 신호인 제4 국부 발진 신호(OS4)를 생성할 수 있다.
제1 국부 발진 신호(OS1) 및 제2 국부 발진 신호(OS2)는 제1 믹서 회로(134)에 제공되고, 제3 국부 발진 신호(OS3) 및 제4 국부 발진 신호(OS4)는 제2 믹서 회로(136)에 제공될 수 있다.
제1 믹서 회로(134)는 제1 필터된 신호(FS1) 및 제2 필터된 신호(FS2)의 주파수를 변화시켜 제1 I-신호(IS1) 및 제2 I-신호(IS2)를 출력할 수 있다. 예를 들어, 제1 믹서 회로(134)는 제1 필터된 신호(FS1)에 제1 국부 발진 신호(OS1)를 적용하여 제1 I-신호(IS1)를 생성하고, 제2 필터된 신호(FS2)에 제2 국부 발진 신호(OS2)를 적용하여 제2 I-신호(IS2)를 생성할 수 있다. 예를 들어, 제1 I-신호(IS1) 및 제2 I-신호(IS2)는 상호 극성이 다른 차동 신호들일 수 있다.
제2 믹서 회로(136)는 제1 필터된 신호(FS1) 및 제2 필터된 신호(FS2)의 주파수를 변화시켜 제1 Q-신호(QS1) 및 제2 Q-신호(QS2)를 출력할 수 있다. 예를 들어, 제2 믹서 회로(136)는 제1 필터된 신호(FS1)에 제3 국부 발진 신호(OS3)를 적용하여 제1 Q-신호(QS1)를 생성하고, 제2 필터된 신호(FS2)에 제4 국부 발진 신호(OS4)를 적용하여 제2 Q-신호(QS2)를 생성할 수 있다. 예를 들어, 제1 Q-신호(QS1) 및 제2 Q-신호(QS2)는 상호 극성이 다른 차동 신호들일 수 있다.
복소 밴드 패스 필터부(140)는 I-신호들(IS1, IS2) 및 Q 신호들(QS1, QS2)을 각각 필터링하여 필터된 I-신호들(F_IS1, F_IS2) 및 필터된 Q-신호들(F_QS1, F_QS2)을 출력할 수 있다. 복소 밴드 패스 필터부(140)는 양의 주파수 성분 또는 음의 주파수 성분만이 통과되도록 주파수 필터링을 수행할 수 있다. 따라서, 필터된 I-신호들(F_IS1, F_IS2) 및 필터된 Q-신호들(F_QS1, F_QS2) 각각은 양의 주파수 성분 또는 음의 주파수 성분만을 포함할 수 있다.
일 실시예에서, 복소 밴드 패스 필터부(140)는 제1 복소 밴드 패스 필터(142) 및 제2 복소 밴드 패스 필터(144)를 포함할 수 있다.
제1 복소 밴드 패스 필터(142) 및 제2 복소 밴드 패스 필터(144)는 실질적으로 동일하거나 유사한 구성을 포함할 수 있다. 예를 들어, 제1 복소 밴드 패스 필터(142)는 차동 증폭기(또는, 완전 차동 증폭기), 저항, 및 커패시터를 포함할 수 있다.
제1 복소 밴드 패스 필터(142)는 제1 I-신호(IS1) 및 제2 I-신호(IS2)를 각각 필터링하여 제1 필터된 I-신호(F_IS1) 및 제2 필터된 I-신호(F_IS2)를 출력할 수 있다. 제1 필터된 I-신호(F_IS1) 및 제2 필터된 I-신호(F_IS2)는 양의 주파수 성분 또는 음의 주파수 성분만을 포함할 수 있다. 예를 들어, 제1 필터된 I-신호(F_IS1) 및 제2 필터된 I-신호(F_IS2)는 양의 주파수 성분을 포함할 수 있다.
제2 복소 밴드 패스 필터(144)는 제1 Q-신호(QS1) 및 제2 Q-신호(QS2)를 각각 필터링하여 제1 필터된 Q-신호(F_QS1) 및 제2 필터된 Q-신호(F_QS2)를 출력할 수 있다. 제1 필터된 Q-신호(F_QS1) 및 제2 필터된 Q-신호(F_QS2)는 양의 주파수 성분 또는 음의 주파수 성분만을 포함할 수 있다. 예를 들어, 제1 필터된 Q-신호(F_QS1) 및 제2 필터된 Q-신호(F_QS2)는 양의 주파수 성분을 포함할 수 있다.
이에 따라, 복소 밴드 패스 필터부(140)에 의해 노이즈 성분 및 음의 주파수 성분이 모두 제거(차단)된 제1 필터된 I-신호(F_IS1), 제2 필터된 I-신호(F_IS2), 제1 필터된 Q-신호(F_QS1), 및 제2 필터된 Q-신호(F_QS2)가 출력될 수 있다.
제1 필터된 Q-신호(F_QS1)는 제1 필터된 I-신호(F_IS1)에 대하여 90도만큼 위상 시프트된 신호이고, 제2 필터된 Q-신호(F_QS2)는 제2 필터된 I-신호(F_IS2)에 대하여 90도만큼 위상 시프트된 신호일 수 있다.
일 실시예에서, I-Q 합성부(150)는 복소 밴드 패스 필터부(140)와 선택부(160) 사이에 접속될 수 있다. I-Q 합성부(150)는 필터된 I-신호들(F_IS1, F_IS2) 및 필터된 Q-신호들(F_QS1, F_QS2)을 합성하여 이미지 신호(예를 들어, 허수부 신호)가 제거된 리얼 신호(RSS1, RSS2, 예를 들어, 실수부 신호)를 선택부(160)에 제공할 수 있다. I-Q 합성부(150)는 차동 연산을 수행하는 구성을 포함할 수 있다. 예를 들어, 제1 리얼 신호(RSS1) 및 제2 리얼 신호(RSS2)는 극성이 반대인 차동 신호들일 수 있다. I-Q 합성부(150)는 아날로그 연산을 수행하여 제1 리얼 신호(RSS1) 및 제2 리얼 신호(RSS2)를 생성할 수 있다.
일 실시예에서, I-Q 합성부(150)는 위상 시프트부(152) 및 가산부(154)를 포함할 수 있다.
위상 시프트부(152)는 제1 필터된 Q-신호(F_QS1)의 위상 및 제2 필터된 Q-신호(F_QS2)의 위상을 각각 π/2만큼 시프트하고, 제1 시프트된 Q-신호(S_QS1) 및 제2 시프트된 Q-신호(S_QS2)를 출력할 수 있다. 위상 시프트부(152)는 다양한 형태의 아날로그 위상 지연 회로를 포함할 수 있다. 예를 들어, 증폭기 및/또는 수동 소자들을 포함할 수 있다.
이에 따라, 위상 시프트부(152)를 통과한 제1 시프트된 Q-신호(S_QS1) 및 제2 시프트된 Q-신호(S_QS2)는 실수부 성분(리얼 신호)으로 변환될 수 있다.
가산부(154)는 제1 필터된 I-신호(F_IS1)에 제1 시프트된 Q-신호(S_QS1)를 가산하여 제1 리얼 신호(RSS1)를 생성할 수 있다. 또한, 가산부(154)는 제2 필터된 I-신호(F_IS2)에 제2 시프트된 Q-신호(S_QS2)를 가산하여 제2 리얼 신호(RSS2)를 생성할 수 있다. 다시 말하면, 제1 필터된 I-신호(F_IS1), 제2 필터된 I-신호(F_IS2), 제1 시프트된 Q-신호(S_QS1), 및 제2 시프트된 Q-신호(S_QS2)는 모두 실수 성분만을 포함하므로, 제1 리얼 신호(RSS1) 및 제2 리얼 신호(RSS2)는 허수 성분이 제거된 신호들일 수 있다.
일 실시예에서, 가산부(154)는 아날로그 가산 회로를 포함할 수 있다. 예를 들어, 가산부(154)는 증폭기 회로 및 수동 소자로 구현될 수 있다.
제1 내지 제k 아날로그 전단 회로들(AFE1 내지 AEFk)은 각각 리얼 신호들을 생성하여 선택부(160)에 제공할 수 있다.
선택부(160)는 제1 내지 제k 아날로그 전단 회로들(AFE1 내지 AEFk)의 출력들 중 하나를 선택할 수 있다. 일 실시예에서, 선택부(160)는 제1 내지 제k 아날로그 전단 회로들(AFE1 내지 AEFk)과 k:1로 연결되는 멀티플렉서를 포함할 수 있다. 이에 따라, 제1 내지 제k 아날로그 전단 회로들(AFE1 내지 AEFk)은 하나의 선택부(160, 즉, 멀티플렉서)를 공유하며, 제1 내지 제k 아날로그 전단 회로들(AFE1 내지 AEFk) 각각의 출력은 아날로그 디지털 컨버터(170)에 시분할 제공될 수 있다. 따라서, 입력 감지 회로(IS-C)의 수신단 측의 면적 및 공간이 감소되며, 전력 소모가 감소될 수 있다.
도 8은 제1 아날로그 전단 회로(AFE1)에서 출력된 제1 및 제2 리얼 신호들(RSS1, RSS2)이 선택되어 아날로그 디지털 컨버터(170)에 제공되는 일 예를 보여준다.
아날로그 디지털 컨버터(170)는 제1 리얼 신호(RSS1) 및 제2 리얼 신호(RSS2)에 기초하여 디지털 형식의 센싱 값(SV)을 생성할 수 있다. 센싱 값(SV)은 신호 처리부(200)에 제공될 수 있다.
일 실시예에서, 아날로그 디지털 컨버터(170)는 2개의 아날로그 신호들을 차동하여 디지털 값을 출력하는 차동 아날로그 디지털 컨버터일 수 있다. 예를 들어, 아날로그 디지털 컨버터(170)는 델타-시그마 아날로그 디지털 컨버터를 포함할 수 있다.
예를 들어, 아날로그 디지털 컨버터(170)는 제1 리얼 신호(RSS1)를 디지털 형식의 제1 출력 값으로 변환하고, 제2 리얼 신호(RSS2)를 디지털 형식의 제2 출력 값으로 변환하며, 제1 출력 값 및 제2 출력 값을 차동하여 센싱 값(SV)을 출력할 수 있다.
아날로그 디지털 컨버터(170)는 공지된 다양한 형식의 하드웨어 및/또는 소프트웨어로 구현될 수 있다.
신호 처리부(200)는 센싱 값(SV)에 기초하여 외부 입력을 감지할 수 있다. 신호 처리부(200)는 각종 디지털 신호 처리를 수행하며, 터치 여부 및/또는 터치 위치 등을 판단/산출할 수 있다. 신호 처리부(200)는 논리 소자들을 포함하여 하드웨어적으로 구현되거나, 집적 회로(예를 들어, FPGA) 내에서 소프트웨어적으로 구현될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 입력 감지 회로(IS-C) 및 이를 포함하는 표시 장치는 제1 내지 제k 아날로그 전단 회로들(AFE1 내지 AEFk) 각각에 I-Q 복조를 수행하는 복조부(130)를 포함함으로써 센싱 신호들(RX1, RX2)의 위상 지연이 보상(제거)될 수 있다. 또한, 단순한 구조의 복소 밴드 패스 필터들(142, 144)이 복조부(130)로부터 출력된 신호들을 필터링함으로써, I-Q 복조를 위한 복조부(130) 추가로 인한 제1 내지 제k 아날로그 전단 회로들(AFE1 내지 AEFk)의 사이즈(또는, 면적) 증가가 최소화되고, 직류 오프셋이 방지 내지 최소화될 수 있다. 따라서, 입력 감지 회로(IS-C)의 수신단 측의 사이즈 감소와 동시에 센싱 신호의 신호대잡음비가 크게 개선되어 센싱 감도 및 정확도가 향상될 수 있다.
나아가, 제1 내지 제k 아날로그 전단 회로들(AFE1 내지 AEFk)이 멀티플렉서 타입의 선택부(160)를 공유함으로써, 입력 감지 회로(IS-C)의 수신단 측의 면적 및 공간이 더욱 감소되며, 전력 소모가 감소될 수 있다.
도 9는 도 8의 입력 감지 회로에 포함되는 전하 증폭부의 일 예를 나타내는 도면이다.
도 6a, 도 8, 및 도 9를 참조하면, 전하 증폭부(110)는 증폭기(AMP), 제1 커패시터(C1), 제1 저항(R1), 제2 커패시터(C2), 및 제2 저항(R2)을 포함할 수 있다.
증폭기(AMP)는 제2 입력 단자(IN_P)(즉, 정극성 입력 단자("+")), 제1 입력 단자(IN_N)(즉, 부극성 입력 단자("-")), 제1 출력 단자(OUT_P)(즉, 정극성 출력 단자("+")), 및 제2 출력 단자(OUT_N)(즉, 부극성 출력 단자("-"))를 포함할 수 있다. 증폭기(AMP)는 제3 입력 단자(IN_R)(또는, 기준 입력 단자)를 더 포함하고, 제3 입력 단자(IN_R)에는 기준 전압(GND)이 인가될 수 있다.
증폭기(AMP)의 제1 입력 단자(IN_N)는 제1 센싱선(SL2-1)에 연결되며, 증폭기(AMP)의 제1 입력 단자(IN_N)에는 제1 센싱 신호(RX1)가 인가될 수 있다. 증폭기(AMP)의 제2 입력 단자(IN_P)는 제2 센싱선(SL2-2)에 연결되며, 증폭기(AMP)의 제2 입력 단자(IN_P)에는 제2 센싱 신호(RX2)가 인가될 수 있다.
제1 커패시터(C1) 및 제1 저항(R1)은 증폭기(AMP)의 제1 입력 단자(IN_N) 및 제1 출력 단자(OUT_P) 사이에 병렬 연결될 수 있다. 따라서, 증폭기(AMP)의 제1 출력 단자(OUT_P)를 통해 제1 센싱 신호(RX1) 및 제2 센싱 신호(RX2)의 차이에 대응하는 제1 차동 신호(CAS1)가 출력될 수 있다.
유사하게, 제2 커패시터(C2) 및 제2 저항(R2)은 증폭기(AMP)의 제2 입력 단자(IN_P) 및 제2 출력 단자(OUT_N) 사이에 병렬 연결될 수 있다. 제2 저항(R2)(및 제1 저항(R1))은 고정된 저항값을 가지거나, 가변 저항 또는 스위치로 구성될 수도 있다. 따라서, 증폭기(AMP)의 제2 출력 단자(OUT_N)를 통해 제1 센싱 신호(RX1) 및 제2 센싱 신호(RX2)의 차이에 대응하는 제2 차동 신호(CAS2)가 출력될 수 있다. 제2 차동 신호(CAS2)는 제1 차동 신호(CAS1)가 반전된 파형을 가질 수 있다.
전하 증폭부(110)는 차동 방식으로 제1 차동 신호(CAS1) 및 제2 차동 신호(CAS2)를 출력함으로써, 교류 오프셋(AC offset) 및 공통 노이즈를 제거할 수 있다.
다만, 도 9의 전하 증폭부(110)의 구성은 예시적인 것으로서, 증폭기(AMP)는 서브 증폭기들을 포함할 수도 있다.
도 10a는 도 8의 입력 감지 회로에 포함되는 복소 밴드 패스 필터부의 일 예를 나타내는 회로도이다.
도 8 및 도 10a를 참조하면, 복소 밴드 패스 필터부(140)는 복수의 스위치들(SW1 내지 SW32), 커패시터들(C3 내지 C6), 및 저항들(R3 내지 R6)을 포함할 수 있다.
제1 내지 제4 입력단들(IN1 내지 IN4) 각각으로 제1 I-신호(IS1), 제2 I-신호(IS2), 제1 Q-신호(QS1), 및 제2 Q-신호(QS2)가 제공될 수 있다. 제1 내지 제4 출력단들(OUT1 내지 OUT4) 각각으로 제1 필터된 I-신호(F_IS1), 제2 필터된 I-신호(F_IS2), 제1 필터된 Q-신호(F_QS1), 및 제2 필터된 Q-신호(F_QS2)가 출력될 수 있다.
일 실시예에서, 복소 밴드 패스 필터부(140)에는 제1 내지 제4 제어 신호들(S1 내지 S4)이 공급될 수 있다. 제1 내지 제4 제어 신호들(S1 내지 S4)에 의해 스위치들(SW1 내지 SW32)이 제어될 수 있다. 제1 내지 제4 제어 신호들(S1 내지 S4)은 서로 다른 타이밍(또는 위상)으로 공급될 수 있다. 예를 들어, 제1 제어 신호(S1), 제2 제어 신호(S2), 제3 제어 신호(S4), 및 제4 제어 신호 순으로 순차적으로 복소 밴드 패스 필터부(140)에 제공될 수 있다. 즉, 복소 밴드 패스 필터부(140)는 4개의 페이즈들에서 동작할 수 있다.
제1 입력단(IN1)과 제1 출력단(OUT1) 사이에 제1 저항(R3)이 접속될 수 있다. 제2 입력단(IN2)과 제2 출력단(OUT2) 사이에 제2 저항(R4)이 접속될 수 있다. 제3 입력단(IN3)과 제3 출력단(OUT3) 사이에 제3 저항(R5)이 접속될 수 있다. 제4 입력단(IN4)과 제4 출력단(OUT4) 사이에 제4 저항(R6)이 접속될 수 있다.
스위치들(SW1 내지 SW32)의 온/오프에 의해 제1 내지 제4 커패시터들(C3 내지 C6) 각각의 일 단들은 접지에 연결되고, 제1 내지 제4 커패시터들(C3 내지 C6) 각각의 타 단은 제1 내지 제4 저항들(R3 내지 R6) 중 하나 및 제1 내지 제4 출력단들(OUT1 내지 OUT4) 중 하나에 각각 전기적으로 연결될 수 있다.
예를 들어, 제1 출력단(OUT1)과 접지 사이에 제2 스위치(SW2), 제1 커패시터(C3), 및 제1 스위치(SW1)가 직렬로 연결될 수 있다. 제1 스위치(SW1)와 제2 스위치(SW2)는 제1 제어 신호(S1)에 의해 동시에 턴-온될 수 있다.
제1 스위치(SW1)와 제2 스위치(SW2)가 턴-온되면, 제1 I-신호(IS1)을 입력으로 하고 제1 필터된 I-신호(F_IS1)를 출력으로 하는 로우 패스 RC 회로가 활성화될 수 있다.
이와 유사하게, 제2 제어 신호(S2)에 의해 제17 스위치(SW17)와 제18 스위치(SW18)가 턴-온되면, 제2 Q-신호(QS2)을 입력으로 하고 제2 필터된 Q-신호(F_QS2)를 출력으로 하는 로우 패스 RC 회로가 활성화될 수 있다.
이와 같이, 복소 밴드 패스 필터부(140)는 I-신호들(IS1, IS2)에 대한 로우 패스 RC 회로들 Q-신호들(QS1, QS2)에 대한 로우 패스 RC 회로들을 포함할 수 있다.
예를 들어, 제1 내지 제16 스위치들(SW1 내지 SW16), 제1 내지 제4 커패시터들(C3 내지 C6), 및 제1 내지 제4 저항들(R3 내지 R6)은 제1 복소 밴드 패스 필터(142)로서 기능하며, 제1 I-신호(IS1) 및 제2 I-신호(IS2)에 기초하여 제1 필터된 I-신호(F_IS1) 및 제2 필터된 I-신호(F_IS2)를 출력할 수 있다. 예를 들어, 도 10a에 도시된 바와 같이, 제1 복소 밴드 패스 필터(142)는 4개의 로우 패스 RC 회로들을 포함할 수 있다. 제1 내지 제4 제어 신호들(S1 내지 S4)에 의해 4개의 로우 패스 RC 회로들이 순차적으로 활성화되며, 밴드 패스 필터의 출력과 유사한 형태로 제2 필터된 I-신호(F_IS2)가 출력될 수 있다.
이와 유사하게, 제17 내지 제32 스위치들(SW17 내지 SW32), 제1 내지 제4 커패시터들(C3 내지 C6), 및 제1 내지 제4 저항들(R3 내지 R6)은 제2 복소 밴드 패스 필터(144)로서 기능하며, 제1 Q-신호(QS1) 및 제2 Q-신호(QS2)에 기초하여 제1 필터된 Q-신호(F_QS1) 및 제2 필터된 Q-신호(F_QS2)를 출력할 수 있다. 예를 들어, 도 10a에 도시된 바와 같이, 제2 복소 밴드 패스 필터(144)는 4개의 로우 패스 RC 회로들을 포함할 수 있다. 즉, 제1 복소 밴드 패스 필터(142)와 제2 복소 밴드 패스 필터(144)는 제1 내지 제4 커패시터들(C3 내지 C6), 및 제1 내지 제4 저항들(R3 내지 R6)을 공유할 수 있다.
제1 내지 제4 제어 신호들(S1 내지 S4)에 의해 4개의 로우 패스 RC 회로들이 순차적으로 활성화되며, 밴드 패스 필터의 출력과 유사한 형태로 제2 필터된 Q-신호(F_QS2)가 출력될 수 있다.
이와 같이, 노치 필터 회로가 변형된 형태인 비교적 단순한 구조의 RC 회로를 이용하여 복소 밴드 패스 필터부(140)가 구현될 수 있다. 따라서, I-Q 복조를 이용하는 아날로그 전단 회로들(AFE1 내지 AFEk)을 포함하는 입력 감지 회로(IS-C)의 수신단 측의 면적 및 공간이 감소될 수 있다.
도 10b는 도 8의 입력 감지 회로에 포함되는 복소 밴드 패스 필터부의 일 예를 나타내는 회로도이다.
도 10b에서는 도 10a을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용한다. 도 10b는 8개의 제어 신호들(S1 내지 S8)로 복소 밴드 패스 필터부를 구동하는 점 이외에는 도 10a의 구성 및 동작과 실질적으로 동일하거나 유사하므로, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 8 및 도 10b를 참조하면, 복소 밴드 패스 필터부(140)는 복수의 스위치들(SW1 내지 SW32), 커패시터들(C3 내지 C6), 및 저항들(R3 내지 R6)을 포함할 수 있다.
제1 내지 제8 제어 신호들(S1 내지 S8)에 의해 스위치들(SW1 내지 SW32)이 제어될 수 있다. 제1 내지 제8 제어 신호들(S1 내지 S8)은 서로 다른 타이밍(또는 위상)으로 공급될 수 있다. 예를 들어, 제1 내지 제8 제어 신호들(S1 내지 S8)은 순차적으로 복소 밴드 패스 필터부(140)에 제공될 수 있다. 즉, 복소 밴드 패스 필터부(140)는 8개의 페이즈들에서 동작할 수 있다.
도 11은 도 10a의 복소 밴드 패스 필터의 출력 특성을 설명하기 위한 그래프이다.
도 10a 및 도 11을 참조하면, 복소 밴드 패스 필터는 입력되는 신호에 대하여 중심 주파수를 기준으로 양의 주파수 성분을 통과시킬 수 있다.
도 11에 도시된 바와 같이, 복소 밴드 패스 필터는 약 350kHz의 중심 주파수 및 이에 인접한 주파수들의 신호를 4dB의 게인으로 통과시킬 수 있다. 그러나, 음의 주파수 성분은 차단 또는 제거될 수 있다.
또한, 도 11에 도시된 바와 같이, 주파수가 0인 직류 성분의 게인은 약 -37dB이며, 이는 직류 오프셋에 의한 노이즈가 거의 통과되지 못하는 것으로 이해될 수 있다. 즉, 복소 밴드 패스 필터에 의해 증폭기들의 직류 오프셋이 제거 내지 최소화되고, 이로 인한 신호대잡음비 저하가 개선될 수 있다.
도 12는 도 6a의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 12에서는 도 8을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 6a 및 도 12를 참조하면, 입력 감지 회로(IS-C)는 아날로그 전단 회로들(AFE1_A, AFE2_A, AFE3_A, ..., AFEk_A), 선택부(160A), 아날로그 디지털 컨버터(170A), 및 신호 처리부(200A)를 포함할 수 있다.
아날로그 전단 회로들(AFE1_A, AFE2_A, AFE3_A, ..., AFEk_A) 각각은 하나의 그룹(GR2)으로 정의될 수 있다. 아날로그 전단 회로들(AFE1_A, AFE2_A, AFE3_A, ..., AFEk_A) 각각은 전하 증폭부(110), 필터부(120), 복조부(130), 및 복소 밴드 패스 필터부(140)를 포함할 수 있다.
필터된 I-신호들(F_IS1, F_IS2) 및 필터된 Q-신호들(F_QS1, F_QS2)은 선택부(160A)에 제공될 수 있다.
선택부(160A)는 제1 내지 제k 아날로그 전단 회로들(AFE1_A 내지 AEF_k)의 출력들 중 하나를 선택하여 아날로그 디지털 컨버터(170A)에 제공할 수 있다.
아날로그 디지털 컨버터(170A)는 차동 신호들인 필터된 I-신호들(F_IS1, F_IS2)로부터 제1 센싱 값(SV1)을 산출하고, 차동 신호들인 필터된 Q-신호들(F_QS1, F_QS2)로부터 제2 센싱 값(SV2)을 산출할 수 있다.
일 실시예에서, 아날로그 디지털 컨버터(170A)는 복소 델타-시그마 아날로그 디지털 컨버터를 포함할 수 있다. 복소 델타-시그마 아날로그 디지털 컨버터는 필터된 I-신호들(F_IS1, F_IS2) 및 필터된 Q-신호들(F_QS1, F_QS2)의 양의 주파수 성부 또는 음의 주파수 성분만에 대한 디지털 센싱 값을 출력할 수 있다. 예를 들어, 복소 델타-시그마 아날로그 디지털 컨버터는 양의 주파수 성분에 대해서만 아날로그-디지털 변환을 수행할 수 있다.
복소 델타-시그마 아날로그 디지털 컨버터는 정현파를 1비트 스트림으로 디지털화할 수 있다. 일 실시예에서, 복소 델타-시그마 아날로그 디지털 컨버터는 차동 증폭기(델타) 및 적분기(시그마)를 포함하는 변조 회로, 디지털/데이메이션 필터를 포함할 수 있다. 실시예에 따라, 적분기의 개수가 변조 회로 및 복소 델타-시그마 아날로그 디지털 컨버터의 차수를 결정할 수 있다.
또한, 변조 회로는 I-신호 경로 및 Q-신호 경로를 위한 적분기들을 별개로 포함할 수 있다. I-신호 경로의 적분기들과 Q-신호 경로의 적분기들은 각각의 신호들을 피드백하도록 연결될 수 있다. 예를 들어, I-신호 경로의 적분기의 출력이 Q-신호 경로의 적분기의 입력으로 공급되거나, Q-신호 경로의 적분기의 출력이 I-신호 경로의 적분기의 입력으로 공급될 수 있다. 이에 따라, 음의 주파수 성분 또는 양의 주파수 성분이 필터링(차단)될 수 있다.
제1 센싱 값(SV1) 및 제2 센싱 값(SV2)은 신호 처리부(200A)에 제공될 수 있다.
신호 처리부(200A)는 I-Q 합성부(220)를 포함할 수 있다. I-Q 합성부(220)는 제1 센싱 값(SV1)과 제2 센싱 값(SV2)을 디지털 연산하여 최종 센싱 값(SV)을 생성할 수 있다. 일 실시예에서, I-Q 합성부(220)는 지연부(222) 및 가산부(224)를 포함할 수 있다.
지연부(222)는 제2 센싱 값(SV2)을 신호의 1/4주기만큼 지연하여, 지연된 제2 센싱 값(SV3)을 출력할 수 있다. 지연부(222)는 디지털 지연 회로를 포함하며, 예를 들어, 시프트 레지스터 등으로 구현될 수 있다.
가산부(224)는 제1 센싱 값(SV1)에 지연된 제2 센싱 값(SV3)을 가산하여 최종 센싱 값(SV)을 출력할 수 있다. 가산부(224)는 디지털 가산 방식으로 구동되며, 논리 소자들을 포함하여 하드웨어적으로 구현되거나, 소프트웨어적으로 구현될 수 있다.
즉, 도 12의 실시예는 복소 델타-시그마 아날로그 디지털 컨버터를 적용하고 I-Q 신호 합성을 디지털 단에서 처리할 수 있다. 복소 델타-시그마 아날로그 디지털 컨버터는 설계에 따라 양의 주파수 성분(또는, 음의 주파수 성분)에 대해서만 아날로그-디지털 변환을 수행하므로, 소비 전력 및 수신단 측의 면적이 더욱 감소될 수 있다.
도 13a는 델타-시그마 아날로그 디지털 컨버터의 출력 특성을 설명하기 위한 도면이고, 도 13b는 도 12의 입력 감지 회로에 포함되는 복소 델타-시그마 아날로그 디지털 컨버터의 출력 특성을 설명하기 위한 도면이다.
도 12, 도 13a, 및 도 13b를 참조하면, 델타-시그마 아날로그 디지털 컨버터는 음의 주파수 성부 및 양의 주파수 성분에 대한 아날로그 디지털 변환을 수행하며, 복소 델타-시그마 아날로그 디지털 컨버터는 음의 주파수 성부 및 양의 주파수 성분 중 하나에 대한 아날로그 디지털 변환을 수행할 수 있다.
예를 들어, 도 13a는 6차 델타-시그마 아날로그 디지털 컨버터의 전달 함수 그래프를 나타내고, 도 13b는 6차 복소 델타-시그마 아날로그 디지털 컨버터의 전달 함수 그래프를 나타낸다.
도 13a에 도시된 바와 같이, 델타-시그마 아날로그 디지털 컨버터의 신호 전달 함수(STF1) 및 노이즈 전달 함수(NTF1)는 음의 주파수 성분 및 양의 주파수 성분을 포함할 수 있다.
반면에, 도 13b에 도시된 바와 같이, 복소 델타-시그마 아날로그 디지털 컨버터의 신호 전달 함수(STF2) 및 노이즈 전달 함수(NTF2)는 양의 주파수 영역에서만 유의미한 값을 가질 수 있다. 또한, 노이즈 전달 함수(NFT2)로부터 도출되는 노이즈의 게인이 훨씬 작다. 따라서, 복소 델타-시그마 아날로그 디지털 컨버터의 적용에 의해 신호대잡음비가 더욱 개선될 수 있다.
도 14는 도 6a의 입력 감지 회로의 일 예를 나타내는 도면이다.
도 14의 입력 감지 회로는 네거티브 커패시터(-C)를 제외하면 도 8의 입력 감지 회로와 실질적으로 동일하거나 유사한 구성을 포함한다. 도 14에서는 도 8을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 6a 및 도 14를 참조하면, 입력 감지 회로(IS-C)는 아날로그 전단 회로들(AFE1_B, AFE2_B, AFE3_B, ..., AFEk_B), 선택부(160), 아날로그 디지털 컨버터(170), 및 신호 처리부(200)를 포함할 수 있다.
아날로그 전단 회로들(AFE1_B, AFE2_B, AFE3_B, ..., AFEk_B) 각각은 네거티브 커패시터(-C)를 포함할 수 있다.
일 실시예에서, 네거티브 커패시터(-C)(또는, 네거티브 커패시터 회로, 기생 커패시턴스 보상 회로)는 전하 증폭부(110)의 입력 단들에 연결될 수 있다. 예를 들어, 네거티브 커패시터(-C)는 전하 증폭부(110)의 증폭기의 정극성 입력 단자와 출력 단자 사이에 형성될 수 있다.
참고로, 도 5에 도시된 바와 같이, 박막 봉지층(TFE)(또는, 봉지 유기막(OL))의 두께가 감소함에 따라, 입력 감지 유닛(ISU) 내 감지 전극들 및 발광 소자(OLED)의 제2 전극(CE)(또는, 공통 전극) 사이의 간격이 좁아지고, 이들 사이에 형성된 기생 커패시턴스가 증가될 수 있다. 또한, 표시 장치가 대면적화되면서 입력 감지 유닛(ISU) 내 감지 전극들 및 발광 소자(OLED)의 제2 전극(CE) 간의 중첩 면적이 증가하고, 기생 커패시턴스가 증가될 수 있다. 기생 커패시턴스는 구동 신호 및 센싱 신호의 응답 지연을 발생시키고, 센싱 감도를 저하시킬 수 있다.
네거티브 커패시터(-C)는 네거티브 커패시터 FET(field effect transistor) 등으로 구현될 수 있다. 네거티브 커패시터(-C)는 해당 라인의 전압이 증가할 때 방전되고, 해당 라인의 전압이 감소할 때 충전될 수 있다. 이를 통해, 네거티브 커패시터(-C)는 기생 커패시턴스를 상쇄할 수 있다.
제1 아날로그 전단 회로(AFE1_B)는 네거티브 커패시터(-C)를 이용하여 입력 감지 유닛 내 감지 전극들에 대한 기생 커패시턴스를 감소시킬 수 있다. 따라서, 센싱 감도가 향상될 수 있다.
한편, 도 12의 아날로그 전단 회로들(AFE1_A, AFE2_A, AFE3_A, ..., AFEk_A)에도 네거티브 커패시터(-C)가 적용될 수 있다.
도 15는 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예들을 나타내는 도면들이다.
도 15에서는 도 6a 및 도 6b를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 3 및 도 15를 참조하면, 입력 감지 회로(IS-C_1)는 구동 신호 생성부(TXD), 아날로그 전단들(AFE1_1 및 AFE2_1, 또는, 아날로그 전단 회로들), 및 신호 처리부(DSP)를 포함할 수 있다.
아날로그 전단 회로들(AFE1_1, AFE2_1) 각각은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 3개의 제2 감지 전극들(또는, 제2 신호선들)에 연결되며, 3개의 제2 감지 전극들 중 2개의 감지 전극들을 선택할 수 있다.
예를 들어, 제1 아날로그 전단 회로(AFE1_1)는 첫 번째 제2 감지 전극(IE2-1)(또는, 제1 센싱 전극), 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극), 및 세 번째 제2 감지 전극(IE2-3)(또는, 제3 센싱 전극)에 연결될 수 있다. 제1 아날로그 전단 회로(AFE1_1)는 제1 기간 동안 첫 번째 제2 감지 전극(IE2-1) 및 두 번째 제2 감지 전극(IE2-2)을 선택하고, 제2 기간 동안 두 번째 제2 감지 전극(IE2-2) 및 세 번째 제3 감지 전극(IE2-3)을 선택할 수 있다.
도 16은 도 15의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 16의 입력 감지 회로는 멀티플렉서(180) 구성을 제외하면 도 8의 입력 감지 회로와 실질적으로 동일하거나 유사한 구성을 포함한다. 도 16에서는 도 8을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 입력 감지 회로(IS-C_1)는 아날로그 전단 회로들(AFE1_C, AFE2_C, AFE3_C, ..., AFEk_C), 선택부(160), 아날로그 디지털 컨버터(170), 및 신호 처리부(200)를 포함할 수 있다. 아날로그 전단 회로들(AFE1_C, AFE2_C, AFE3_C, ..., AFEk_C) 각각은 하나의 그룹(GR4)으로 정의될 수 있다.
일 실시예에서, 제1 아날로그 전단 회로(AFE1_C)는 전하 증폭부(110), 필터부(120), 복조부(130), 복소 밴드 패스 필터부(140), I-Q 합성부(150), 및 멀티플렉서(180)를 포함할 수 있다.
멀티플렉서(180)는 센싱 전극들(IE2-1 내지 IE2-4) 중 2개를 선택하여 전하 증폭부(110)의 제1 및 제2 입력 단자들에 제공할 수 있다. 일 실시예에서, 멀티플렉서(180)는 제1 센싱선(SL2-1), 제2 센싱선(SL2-2), 및 제3 센싱선(SL2-3)에 연결될 수 있다. 제1 센싱선(SL2-1), 제2 센싱선(SL2-2), 및 제3 센싱선(SL2-3)은 각각 제1 센싱 신호(RX1), 제2 센싱 신호(RX2), 및 제3 센싱 신호(RX3)를 전달할 수 있다.
멀티플렉서(180)는 제1 센싱 신호(RX1), 제2 센싱 신호(RX2), 및 제3 센싱 신호(RX3) 중 2개를 선택할 수 있다. 선택된 신호들은 각각 제1 입력 신호(IN1) 및 제2 입력 신호(IN2)로 전하 증폭부(110)에 제공될 수 있다.
멀티플렉서(180)가 추가됨에 따라 입력 감지 회로(IS-C_1)에 포함되는 아날로그 전단 회로들(AFE1_C, AFE2_C, AFE3_C, ..., AFEk_C)의 개수가 감소될 수 있다. 따라서, 입력 감지 회로(IS-C_1)의 수신단 측의 면적이 더욱 감소될 수 있다.
도 17은 도 15의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 17의 입력 감지 회로는 네거티브 커패시터(-C1, -C2, -C3)를 제외하면 도 16의 입력 감지 회로와 실질적으로 동일하거나 유사한 구성을 포함한다. 도 17에서는 도 8 및 도 16을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 15 및 도 17을 참조하면, 입력 감지 회로(IS-C_1)는 아날로그 전단 회로들(AFE1_C, AFE2_C, AFE3_C, ..., AFEk_C), 선택부(160), 아날로그 디지털 컨버터(170), 및 신호 처리부(200)를 포함할 수 있다. 아날로그 전단 회로들(AFE1_C, AFE2_C, AFE3_C, ..., AFEk_C) 각각은 하나의 그룹(GR4)으로 정의될 수 있다.
일 실시예에서, 제1 네거티브 커패시터(-C1)는 멀티플렉서(180)의 첫 번째 입력 단자 또는 제1 센싱선(SL2-1)엔 연결될 수 있다. 제2 네거티브 커패시터(-C2)는 멀티플렉서(180)의 두 번째 입력 단자 또는 제2 센싱선(SL2-2)엔 연결될 수 있다. 제3 네거티브 커패시터(-C3)는 멀티플렉서(180)의 세 번째 입력 단자 또는 제3 센싱선(SL2-3)엔 연결될 수 있다. 네거티브 커패시터들(-C1, -C2, -C3)은 기생 커패시턴스를 상쇄할 수 있다.
도 18은 도 15의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 18의 입력 감지 회로는 멀티플렉서(180) 구성을 제외하면 도 12의 입력 감지 회로와 실질적으로 동일하거나 유사한 구성을 포함한다. 도 18에서는 도 8 및 도 12를 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 15 및 도 18을 참조하면, 입력 감지 회로(IS-C_1)는 아날로그 전단 회로들(AFE1_D, AFE2_D, AFE3_D, ..., AFEk_D), 선택부(160A), 아날로그 디지털 컨버터(170A), 및 신호 처리부(200A)를 포함할 수 있다. 아날로그 전단 회로들(AFE1_D, AFE2_D, AFE3_D, ..., AFEk_D) 각각은 하나의 그룹(GR5)으로 정의될 수 있다.
아날로그 전단 회로들(AFE1_A, AFE2_A, AFE3_A, ..., AFEk_A) 각각은 전하 증폭부(110), 필터부(120), 복조부(130), 복소 밴드 패스 필터부(140), 및 멀티플렉서(180)를 포함할 수 있다.
일 실시예에서, 멀티플렉서(180)는 제1 센싱선(SL2-1), 제2 센싱선(SL2-2), 및 제3 센싱선(SL2-3)에 연결될 수 있다. 제1 센싱선(SL2-1), 제2 센싱선(SL2-2), 및 제3 센싱선(SL2-3)은 각각 제1 센싱 신호(RX1), 제2 센싱 신호(RX2), 및 제3 센싱 신호(RX3)를 전달할 수 있다.
멀티플렉서(180)는 제1 센싱 신호(RX1), 제2 센싱 신호(RX2), 및 제3 센싱 신호(RX3) 중 2개를 선택할 수 있다. 선택된 신호들은 각각 제1 입력 신호(IN1) 및 제2 입력 신호(IN2)로 전하 증폭부(110)에 제공될 수 있다.
일 실시예에서, 도 17을 참조하여 설명된 제1 내지 제3 네거티브 커패시터들(-C1, -C2, -C3)은 멀티플렉서(180)의 입력 단자들에 연결될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 입력 감지 회로 및 이를 포함하는 표시 장치는 아날로그 전단 회로들 각각에 I-Q 복조를 수행하는 복조부를 포함함으로써 센싱 신호들의 위상 지연이 보상(제거)될 수 있다. 또한, 단순한 구조의 복소 밴드 패스 필터들이 복조부로부터 출력된 신호들을 필터링함으로써, I-Q 복조를 위한 복조부 추가로 인한 아날로그 전단 회로들의 사이즈(또는, 면적) 증가가 최소화되고, 직류 오프셋이 방지 내지 최소화될 수 있다. 따라서, 입력 감지 회로의 수신단 측의 사이즈 감소와 동시에 센싱 신호의 신호대잡음비가 크게 개선되어 센싱 감도 및 정확도가 향상될 수 있다.
나아가, 아날로그 전단 회로들이 멀티플렉서 타입의 선택부 및 아날로그 디지털 컨버터를 공유함으로써, 입력 감지 회로의 수신단 측의 면적 및 공간이 더욱 감소되며, 전력 소모가 감소될 수 있다.
또한, 본 발명의 실시예들에 따른 입력 감지 회로 및 이를 포함하는 표시 장치는 복소 델타-시그마 아날로그 디지털 컨버터를 적용하고 I-Q 신호 합성을 디지털 단에서 처리할 수 있다. 복소 델타-시그마 아날로그 디지털 컨버터는 설계에 따라 양의 주파수 성분(또는, 음의 주파수 성분)에 대해서만 아날로그-디지털 변환을 수행하므로 소비 전력이 더욱 감소될 수 있다. 또한, I-Q 합성부가 신호 처리부에서 구현되므로 수신단 측의 면적이 더욱 감소될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
IE1-1 ~ IE1-5: 구동 전극
IE2-1 ~ IE2-4: 센싱 전극
AFE1 ~ AFEk: 아날로그 전단 회로
IS-C, IS-C_1: 입력 감지 회로 160, 160A: 선택부
170, 170A: 아날로그 디지털 컨버터
110: 전하 증폭부 120: 필터부
130: 복조부 132: 발진 회로
134: 제1 믹서 회로 136: 제2 믹서 회로
140: 복소 밴드 패스 필터부 142: 제1 복소 밴드 패스 필터
144: 제2 복소 밴드 패스 필터 150, 220: I-Q 합성부
152: 위상 시프트부 154, 224: 가산부
222: 지연부 200: 신호 처리부
180: 멀티플렉서 SL2-1 ~ SL2-4: 센싱선
AFE1 ~ AFEk: 아날로그 전단 회로
IS-C, IS-C_1: 입력 감지 회로 160, 160A: 선택부
170, 170A: 아날로그 디지털 컨버터
110: 전하 증폭부 120: 필터부
130: 복조부 132: 발진 회로
134: 제1 믹서 회로 136: 제2 믹서 회로
140: 복소 밴드 패스 필터부 142: 제1 복소 밴드 패스 필터
144: 제2 복소 밴드 패스 필터 150, 220: I-Q 합성부
152: 위상 시프트부 154, 224: 가산부
222: 지연부 200: 신호 처리부
180: 멀티플렉서 SL2-1 ~ SL2-4: 센싱선
Claims (20)
- 구동 전극들 및 센싱 전극들;
상기 센싱 전극들로부터 제공되는 센싱 신호들을 가공하여 출력하는 아날로그 전단(analog front end) 회로들;
상기 아날로그 전단 회로들에 연결되어 상기 아날로그 전단 회로들 중 하나의 출력을 선택하는 선택부;
상기 선택부의 출력 신호들에 기초하여 디지털 형식의 센싱 값을 생성하는 아날로그 디지털 컨버터; 및
상기 센싱 값에 기초하여 외부 입력을 감지하는 신호 처리부를 포함하고,
상기 아날로그 전단 회로들 각각은,
제1 입력 단자 및 제2 입력 단자로 각각 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 출력 단자 및 제2 출력 단자로 제1 차동 신호 및 제2 차동 신호를 출력하는 전하 증폭부;
상기 제1 차동 신호 및 상기 제2 차동 신호를 각각 필터링하여 제1 필터된 신호 및 제2 필터된 신호를 출력하는 필터부;
상기 제1 및 제2 필터된 신호들의 동위상 신호(in-phase signal; 이하, I-신호) 및 직교 위상 신호(Quadrature signal; 이하, Q-신호)를 출력하는 복조부; 및
상기 I-신호 및 상기 Q-신호를 필터링하여 필터된 I-신호 및 필터된 Q-신호를 출력하는 복소 밴드 패스 필터부를 포함하는, 입력 감지 장치. - 제 1 항에 있어서, 상기 필터된 I-신호 및 상기 필터된 Q-신호 각각은 양의 주파수 성분 또는 음의 주파수 성분만을 포함하는, 입력 감지 장치.
- 제 1 항에 있어서, 상기 복소 밴드 패스 필터부는,
상기 I-신호를 필터링하여 양의 주파수 성분 또는 음의 주파수 성분만을 포함하는 상기 필터된 I-신호를 출력하는 제1 복소 밴드 패스 필터; 및
상기 Q-신호를 필터링하여 상기 양의 주파수 성분 또는 상기 음의 주파수 성분만을 포함하는 상기 필터된 Q-신호를 출력하는 제2 복소 밴드 패스 필터를 포함하는, 입력 감지 장치. - 제 3 항에 있어서, 상기 제1 및 제2 복소 밴드 패스 필터들 각각은,
순차적으로 활성화되는 복수의 로우 패스 RC 회로들을 포함하고,
상기 제1 복소 밴드 패스 필터 및 상기 제2 복소 밴드 패스 필터는 저항들과 커패시터들을 공유하는, 입력 감지 장치. - 제 1 항에 있어서, 상기 아날로그 전단 회로들 각각은,
상기 복소 밴드 패스 필터부와 상기 선택부 사이에 접속되고, 상기 필터된 I-신호 및 상기 필터된 Q-신호를 합성하여 이미지 신호가 제거된 리얼 신호를 상기 선택부에 제공하는 I-Q 합성부를 더 포함하는, 입력 감지 장치. - 제 5 항에 있어서, 상기 I-Q 합성부는,
상기 필터된 Q-신호의 위상을 π/2만큼 시프트하여 시프트된 Q-신호를 출력하는 위상 시프트부; 및
상기 필터된 I-신호에 상기 시프트된 Q 신호를 가산하여 상기 선택부에 제공하는 가산부를 포함하는, 입력 감지 장치. - 제 1 항에 있어서, 상기 아날로그 디지털 컨버터는,
상기 필터된 I-신호 및 필터된 Q-신호의 양의 주파수 성분 또는 음의 주파수 성분만에 대한 상기 센싱 값을 출력하는 복소 델타-시그마 아날로그 디지털 컨버터를 포함하고,
상기 센싱 값은 상기 필터된 I-신호에 대응하는 제1 센싱 값 및 상기 필터된 Q-신호에 대응하는 제2 센싱 값을 포함하는, 입력 감지 장치. - 제 7 항에 있어서, 상기 신호 처리부는,
상기 제1 센싱 값과 상기 제2 센싱 값을 디지털 연산하여 최종 센싱 값을 생성하는 I-Q 합성부를 포함하는, 입력 감지 장치. - 제 8 항에 있어서, 상기 I-Q 합성부는,
상기 제2 센싱 값을 1/4주기만큼 지연하여 지연된 제2 센싱 값을 출력하는 지연부; 및
상기 제1 센싱 값에 상기 지연된 제2 센싱 값을 가산하여 상기 최종 센싱 값을 출력하는 가산부를 포함하는, 입력 감지 장치. - 제 1 항에 있어서, 상기 선택부는,
상기 아날로그 전단 회로들과 k:1(단, k는 1보다 큰 정수)로 연결되는 멀티플렉서를 포함하는, 입력 감지 장치. - 제 1 항에 있어서, 상기 복조부는,
상호 직교하는 제1 국부 발진 신호 및 제2 국부 발진 신호를 출력하는 발진 회로;
상기 제1 필터된 신호에 상기 제1 국부 발진 신호를 적용하여 상기 I-신호를 출력하는 상기 제1 믹서 회로; 및
상기 제2 필터된 신호에 상기 제2 국부 발진 신호를 적용하여 상기 Q-신호를 출력하는 제2 믹서 회로를 포함하는, 입력 감지 장치. - 제 1 항에 있어서, 상기 아날로그 전단 회로들 각각은,
상기 센싱 전극들 중 2개를 선택하여 상기 전하 증폭기의 상기 제1 및 제2 입력 단자들에 제공하는 멀티플렉서를 더 포함하는, 입력 감지 장치. - 제 1 항에 있어서, 상기 필터부는,
제1 차동 신호 및 상기 제2 차동 신호 각각에 대한 양의 주파수 성분 및 음의 주파수 성분을 모두 통과시키는 밴드 패스 필터를 포함하는, 입력 감지 장치. - 화소들을 포함하는 표시 패널;
상기 표시 패널 상에 배치되는 구동 전극들 및 센싱 전극들; 및
상기 구동 전극들 및 상기 센싱 전극들로부터의 신호들에 기초하여 터치를 검출하는 입력 감지 회로를 포함하고,
상기 입력 감지 회로는,
상기 센싱 전극들로부터 제공되는 센싱 신호들을 가공하여 출력하는 아날로그 전단(analog front end) 회로들; 및
상기 아날로그 전단 회로들에 연결되어 상기 아날로그 전단 회로들 중 하나의 출력을 선택하는 선택부를 포함하며,
상기 아날로그 전단 회로들 각각은,
제1 입력 단자 및 제2 입력 단자로 각각 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 출력 단자 및 제2 출력 단자로 제1 차동 신호 및 제2 차동 신호를 출력하는 전하 증폭부;
상기 제1 차동 신호 및 상기 제2 차동 신호를 각각 필터링하여 제1 필터된 신호 및 제2 필터된 신호를 출력하는 필터부;
상기 제1 및 제2 필터된 신호들의 동위상 신호(in-phase signal; 이하, I-신호) 및 직교 위상 신호(Quadrature signal; 이하, Q-신호)를 출력하는 복조부;
상기 I-신호 및 상기 Q-신호를 필터링하여 필터된 I-신호 및 필터된 Q-신호를 출력하는 복소 밴드 패스 필터부; 및
상기 복소 밴드 패스 필터부와 상기 선택부 사이에 접속되고, 상기 필터된 I-신호 및 상기 필터된 Q-신호를 합성하여 이미지 신호가 제거된 리얼 신호를 상기 선택부에 제공하는 I-Q 합성부를 포함하는, 표시 장치. - 제 14 항에 있어서, 상기 입력 감지 회로는,
상기 선택부의 출력 신호들에 기초하여 디지털 형식의 센싱 값을 생성하는 아날로그 디지털 컨버터; 및
상기 센싱 값에 기초하여 외부 입력을 감지하는 신호 처리부를 더 포함하는, 표시 장치. - 제 14 항에 있어서, 상기 복소 밴드 패스 필터부는,
상기 I-신호를 필터링하여 양의 주파수 성분 또는 음의 주파수 성분만을 포함하는 상기 필터된 I-신호를 출력하는 제1 복소 밴드 패스 필터; 및
상기 Q-신호를 필터링하여 상기 양의 주파수 성분 또는 상기 음의 주파수 성분만을 포함하는 상기 필터된 Q-신호를 출력하는 제2 복소 밴드 패스 필터를 포함하는, 표시 장치. - 제 16 항에 있어서, 상기 제1 및 제2 복소 밴드 패스 필터들 각각은,
순차적으로 활성화되는 복수의 로우 패스 RC 회로들을 포함하고,
상기 제1 복소 밴드 패스 필터 및 상기 제2 복소 밴드 패스 필터는 저항들과 커패시터들을 공유하는, 표시 장치. - 화소들을 포함하는 표시 패널;
상기 표시 패널 상에 배치되는 구동 전극들 및 센싱 전극들; 및
상기 구동 전극들 및 상기 센싱 전극들로부터의 신호들에 기초하여 터치를 검출하는 입력 감지 회로를 포함하고,
상기 입력 감지 회로는,
상기 센싱 전극들로부터 제공되는 센싱 신호들을 가공하여 출력하는 아날로그 전단(analog front end) 회로들; 및
상기 아날로그 전단 회로들에 연결되어 상기 아날로그 전단 회로들 중 하나의 출력을 선택하는 선택부;
상기 선택부의 출력 신호들에 기초하여 디지털 형식의 센싱 값을 생성하는 복소 델타-시그마 아날로그 디지털 컨버터; 및
상기 센싱 값에 기초하여 외부 입력을 감지하는 신호 처리부를 포함하며,
상기 아날로그 전단 회로들 각각은,
제1 입력 단자 및 제2 입력 단자로 각각 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 출력 단자 및 제2 출력 단자로 제1 차동 신호 및 제2 차동 신호를 출력하는 전하 증폭부;
상기 제1 차동 신호 및 상기 제2 차동 신호를 각각 필터링하여 제1 필터된 신호 및 제2 필터된 신호를 출력하는 필터부;
상기 제1 및 제2 필터된 신호들의 동위상 신호(in-phase signal; 이하, I-신호) 및 직교 위상 신호(Quadrature signal; 이하, Q-신호)를 출력하는 복조부; 및
상기 I-신호 및 상기 Q-신호를 필터링하여 필터된 I-신호 및 필터된 Q-신호를 출력하는 복소 밴드 패스 필터부를 포함하는, 표시 장치. - 제 18 항에 있어서, 상기 복소 델타-시그마 아날로그 디지털 컨버터는 상기 필터된 I-신호에 대응하는 제1 센싱 값 및 상기 필터된 Q-신호에 대응하는 제2 센싱 값을 생성하는, 표시 장치.
- 제 19 항에 있어서, 상기 신호 처리부는,
상기 제2 센싱 값을 1/4주기만큼 지연하여 지연된 제2 센싱 값을 출력하는 지연부; 및
상기 제1 센싱 값에 상기 지연된 제2 센싱 값을 디지털 가산하여 상기 최종 센싱 값을 출력하는 가산부를 포함하는, 표시 장치.
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