KR20230033791A - 아날로그 전단, 입력 감지 장치 및 이를 포함하는 표시 장치 - Google Patents

아날로그 전단, 입력 감지 장치 및 이를 포함하는 표시 장치 Download PDF

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Abstract

본 발명의 아날로그 전단은, 제1-1 입력 단자 및 제1-2 입력 단자를 포함하며, 제1-1 입력 단자 및 제1-2 입력 단자에 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1-1 차동 신호를 출력하는 제1-1 전하 증폭기, 제1-3 입력 단자 및 제1-4 입력 단자를 포함하며, 제1-3 입력 단자 및 제1-4 입력 단자에 제공되는 제2 센싱 신호 및 제3 센싱 신호를 차동 증폭하여, 제1-2 차동 신호를 출력하는 제1-2 전하 증폭기, 제2-1 입력 단자 및 제2-2 입력 단자를 포함하며, 제2-1 입력 단자에 제공되는 제1-1 차동 신호 및 제2-2 입력 단자에 제공되는 제1-2 차동 신호를 차동 증폭하여, 제2-1 차동 신호 및 제2-2 차동 신호를 출력하는 제2 전하 증폭기, 제2-1 차동 신호 및 제2-2 차동 신호를 각각 필터링하는 복조 회로, 및 복조 회로의 출력 신호들에 기초하여 센싱 값을 출력하는 아날로그 디지털 컨버터를 포함한다.

Description

아날로그 전단, 입력 감지 장치 및 이를 포함하는 표시 장치{ANALOG FRONT-END, INPUT SENSING DEVICE AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 아날로그 전단, 입력 감지 장치 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 영상을 표시하는 표시 패널, 표시 패널 상에 배치되어 터치 입력을 수신하는 터치 패널을 포함할 수 있다.
터치 패널은 복수의 감지 전극들을 포함하고, 표시 장치(또는, 입력 감지 장치)는 복수의 터치 전극들에 형성되는 커패시턴스의 변화를 감지하여 터치된 지점을 찾는다.
표시 패널을 구동하는 표시 구동 신호는 터치 패널에 노이즈로 작용하므로, 터치 패널을 구동하는 구동 신호는 표시 구동 신호(예를 들어, 수평 동기 신호)를 회피하도록 설정된다.
그러나, 표시 장치의 고속 구동화에 따라, 표시 구동 신호의 주파수가 증가하고(예를 들어, 구동 속도가 60Hz에서 120Hz 등으로 증가하고, 달리 말해, 표시 구동 신호의 주기가 감소되고), 이에 대응하여 구동 신호의 주기가 감소되며, 터치 센싱을 위한 시간이 감소될 수 있다.
또한, 표시 장치의 박형화(thinning) 및 대형화에 따라, 표시 패널 및 터치 패널(또는, 터치 전극들) 사이의 간격이 감소하고 표시 패널 및 터치 패널 간의 중첩 면적이 증가하면서 기생 커패시턴스가 증가하며, 센싱 감도가 저하될 수 있다.
본 발명의 일 목적은 터치 센서의 성능이 열화되는 환경(예를 들어, 표시 장치의 고속 구동화, 박형화, 대형화)에서도 향상된 센싱 감도를 가지기 위한 아날로그 전단, 입력 감지 장치 및 이를 포함하는 표시 장치를 제공하는 것이다.
한편, 표시 장치(또는, 입력 감지 장치)가 커패시턴스의 변화를 감지하여 터치된 지점을 검출하기 위해, 터치 패널로부터 감지된 센싱 신호들을 변환할 필요가 있으며, 센싱 신호들의 변환을 위해 신호 처리에 있어서 로드(load)가 발생할 수 있다.
본 발명의 다른 일 목적은 터치 위치를 검출하는데 있어서, 신호 처리 로드를 감소시키기 위한 아날로그 전단, 입력 감지 장치 및 이를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 실시예들에 의한 아날로그 전단은, 제1-1 입력 단자 및 제1-2 입력 단자를 포함하며, 상기 제1-1 입력 단자 및 상기 제1-2 입력 단자에 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1-1 차동 신호를 출력하는 제1-1 전하 증폭기; 제1-3 입력 단자 및 제1-4 입력 단자를 포함하며, 상기 제1-3 입력 단자 및 상기 제1-4 입력 단자에 제공되는 상기 제2 센싱 신호 및 제3 센싱 신호를 차동 증폭하여, 제1-2 차동 신호를 출력하는 제1-2 전하 증폭기; 제2-1 입력 단자 및 제2-2 입력 단자를 포함하며, 상기 제2-1 입력 단자에 제공되는 상기 제1-1 차동 신호 및 상기 제2-2 입력 단자에 제공되는 상기 제1-2 차동 신호를 차동 증폭하여, 제2-1 차동 신호 및 제2-2 차동 신호를 출력하는 제2 전하 증폭기; 상기 제2-1 차동 신호 및 상기 제2-2 차동 신호를 각각 필터링하는 복조 회로; 및 상기 복조 회로의 출력 신호들에 기초하여 센싱 값을 출력하는 아날로그 디지털 컨버터를 포함할 수 있다.
일 실시예에서, 상기 제1-2 입력 단자는 상기 제1-3 입력 단자와 연결될 수 있다.
일 실시예에서, 상기 아날로그 전단은, 상기 제1 내지 제3 센싱 신호들 중 상기 제1 센싱 신호와 상기 제2 센싱 신호를 선택하여 상기 제1-1 전하 증폭기에 제공하며, 상기 제1 내지 제3 센싱 신호들 중 상기 제2 센싱 신호와 상기 제3 센싱 신호를 선택하여 상기 제1-2 전하 증폭기에 제공하는 멀티플렉서를 더 포함할 수 있다.
본 발명의 실시예들에 의한 입력 감지 장치는, 구동 전극들 및 센싱 전극들; 상기 센싱 전극들로부터 제공되는 센싱 신호들을 처리하여 차동 출력 값들을 출력하는 아날로그 전단(analog front-end)들; 및 상기 차동 출력 값들에 기초하여 외부 입력을 감지하는 신호 처리부를 포함할 수 있다. 상기 아날로그 전단들 중 제n(단, n은 2 이상의 자연수) 아날로그 전단은, 상기 센싱 전극들 중 제n-1 센싱 전극 및 제n 센싱 전극으로부터 제공되는 제n-1 센싱 신호 및 제n 센싱 신호를 차동 증폭하여, 제n-1 서브 차동 신호를 출력하는 n-1번째 제1 전하 증폭기; 상기 센싱 전극들 중 상기 제n 센싱 전극 및 제n+1 센싱 전극으로부터 제공되는 상기 제n 센싱 신호 및 제n+1 센싱 신호를 차동 증폭하여, 제n 서브 차동 신호를 출력하는 n번째 제1 전하 증폭기; 상기 제n-1 서브 차동 신호 및 상기 제n 서브 차동 신호를 차동 증폭하여, 제n-1 차동 신호들을 출력하는 n-1번째 제2 전하 증폭기; 상기 제n-1 차동 신호들을 각각 필터링하는 제n 복조 회로; 및 상기 제n 복조 회로의 출력 신호들에 기초하여 제n 센싱 값을 출력하는 제n 아날로그 디지털 컨버터를 포함할 수 있다.
일 실시예에서, 상기 n-1번째 제1 전하 증폭기는 상기 제n-1 센싱 전극에 연결되는 제1-1 입력 단자 및 상기 제n 센싱 전극에 연결되는 제1-2 입력 단자를 포함하며, 상기 n번째 제1 전하 증폭기는 상기 제n 센싱 전극에 연결되는 제1-3 입력 단자 및 상기 제n+1 센싱 전극에 연결되는 제1-4 입력 단자를 포함할 수 있다.
일 실시예에서, 상기 제n 복조 회로는, 상기 센싱 신호들의 주파수 대역에 대응하는 주파수 대역으로 상기 제n-1 차동 신호들을 필터링하여 제1 필터링된 신호 및 제2 필터링된 신호를 출력하는 밴드 패스 필터; 및 상기 제1 필터링된 신호 및 상기 제2 필터링된 신호 각각의 고주파 대역을 필터링하여, 제3 필터링된 신호 및 제4 필터링된 신호를 출력하는 로우 패스 필터를 포함할 수 있다.
일 실시예에서, 상기 제n 복조 회로는, 상기 센싱 신호들의 주파수 대역에 대응하는 주파수 대역으로 상기 제n-1 차동 신호들을 필터링하여 제1 필터링된 신호 및 제2 필터링된 신호를 출력하는 밴드 패스 필터; 상기 제1 필터링된 신호 및 제2 필터링된 신호 각각의 주파수를 변화시켜, 제1 복조 신호 및 제2 복조 신호를 출력하는 믹서; 및 상기 제1 복조 신호 및 상기 제2 복조 신호 각각의 고주파 대역을 필터링하여, 제3 필터링된 신호 및 제4 필터링된 신호를 출력하는 로우 패스 필터를 포함할 수 있다.
일 실시예에서, 상기 아날로그 전단들 중 제1 아날로그 전단은, 상기 센싱 전극들 중 제1 센싱 전극 및 제2 센싱 전극으로부터 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 서브 차동 신호를 출력하는 첫 번째 제1 전하 증폭기; 상기 제1 서브 차동 신호를 필터링하는 제1 복조 회로; 및 상기 제1 복조 회로의 출력 신호에 기초하여 제1 센싱 값을 출력하는 제1 아날로그 디지털 컨버터를 포함할 수 있다.
일 실시예에서, 상기 n-1번째 제2 전하 증폭기는 2개의 입력 단자 및 2개의 출력 단자를 포함할 수 있다.
일 실시예에서, 상기 제1 전하 증폭기들 각각은 2개의 입력 단자들 및 1개의 출력 단자를 포함할 수 있다.
일 실시예에서, 상기 첫 번째 제1 전하 증폭기의 출력 단자와 상기 제1 복조 회로의 입력 단자는 직접 연결될 수 있다.
일 실시예에서, 상기 제n 아날로그 디지털 컨버터는 상기 제n 센싱 신호를 증폭한 값에 상기 제n-1 센싱 신호 및 상기 제n+1 센싱 신호를 뺀 값에 대응하는 상기 제n 센싱 값을 출력할 수 있다.
일 실시예에서, 상기 제1 아날로그 디지털 컨버터는 상기 제1 센싱 신호 및 상기 제2 센싱 신호의 차이에 대응하는 상기 제1 센싱 신호를 출력할 수 있다.
일 실시예에서, 상기 신호 처리부는, 상기 차동 출력 값들의 크기를 비교하여 상기 외부 입력을 감지하는 위치 산출 회로를 포함할 수 있다.
본 발명의 실시예들에 의한 표시 장치는, 발광하는 화소들을 포함하는 표시 패널; 상기 표시 패널의 일 면 상에 배치되는 구동 전극들 및 센싱 전극들; 상기 센싱 전극들로부터 제공되는 센싱 신호들을 처리하여 차동 출력 값들을 출력하는 아날로그 전단(analog front-end)들; 및 상기 차동 출력 값들에 기초하여 외부 입력을 감지하는 신호 처리부를 포함할 수 있다. 상기 아날로그 전단들 중 제n(단, n은 2 이상의 자연수) 아날로그 전단은, 상기 센싱 전극들 중 제n-1 센싱 전극 및 제n 센싱 전극으로부터 제공되는 제n-1 센싱 신호 및 제n 센싱 신호를 차동 증폭하여, 제n-1 서브 차동 신호를 출력하는 n-1번째 제1 전하 증폭기; 상기 센싱 전극들 중 상기 제n 센싱 전극 및 제n+1 센싱 전극으로부터 제공되는 상기 제n 센싱 신호 및 제n+1 센싱 신호를 차동 증폭하여, 제n 서브 차동 신호를 출력하는 n번째 제1 전하 증폭기; 상기 제n-1 서브 차동 신호 및 상기 제n 서브 차동 신호를 차동 증폭하여, 제n-1 차동 신호들을 출력하는 n-1번째 제2 전하 증폭기; 상기 제n-1 차동 신호들을 각각 필터링하는 제n 복조 회로; 및 상기 제n 복조 회로의 출력 신호들에 기초하여 제n 센싱 값을 출력하는 제n 아날로그 디지털 컨버터를 포함할 수 있다.
일 실시예에서, 상기 표시 패널은, 베이스층; 상기 베이스층 상에 형성되며 상기 화소들 각각을 구성하는 발광 소자; 및 상기 발광 소자를 커버하는 박막 봉지층을 더 포함하고, 상기 구동 전극들 또는 상기 센싱 전극들은 상기 박막 봉지층 상에 직접적으로 형성될 수 있다.
일 실시예에서, 상기 n-1번째 제1 전하 증폭기는 상기 제n-1 센싱 전극에 연결되는 제1-1 입력 단자 및 상기 제n 센싱 전극에 연결되는 제1-2 입력 단자를 포함하며, 상기 n번째 제1 전하 증폭기는 상기 제n 센싱 전극에 연결되는 제1-3 입력 단자 및 상기 제n+1 센싱 전극에 연결되는 제1-4 입력 단자를 포함할 수 있다.
일 실시예에서, 상기 아날로그 전단들 중 제1 아날로그 전단은, 상기 센싱 전극들 중 제1 센싱 전극 및 제2 센싱 전극으로부터 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 서브 차동 신호를 출력하는 첫 번째 제1 전하 증폭기; 상기 제1 서브 차동 신호를 필터링하는 제1 복조 회로; 및 상기 제1 복조 회로의 출력 신호에 기초하여 제1 센싱 값을 출력하는 제1 아날로그 디지털 컨버터를 포함할 수 있다.
일 실시예에서, 상기 n-1번째 제2 전하 증폭기는 2개의 입력 단자 및 2개의 출력 단자를 포함할 수 있다.
일 실시예에서, 상기 제1 전하 증폭기들 각각은 2개의 입력 단자들 및 1개의 출력 단자를 포함할 수 있다.
본 발명의 실시예들에 의한 입력 감지 장치는, 2단의 차동 증폭기를 포함하여 구현된 아날로그 전단을 포함할 수 있다. 이에 따라, 터치 위치 검출에 있어서 신호 처리 로드가 감소하며, 입력 감지 장치의 열화되는 환경(예를 들어, 표시 장치의 고속 구동화, 박형화, 대형화)에서도 센싱 감도가 향상될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 사시도이다.
도 2는 도 1의 표시 장치에 포함된 표시 패널의 일 예를 나타내는 평면도이다.
도 3은 도 1의 표시 장치에 포함된 입력 감지 유닛의 일 예를 나타내는 평면도이다.
도 4는 도 3의 입력 감지 유닛의 제1 영역(FF)을 확대한 평면도이다.
도 5는 도 4의 I-I' 선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 6a 및 도 6b는 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예를 나타내는 블록도들이다.
도 7a, 도 7b, 및 도 7c는 도 6a의 입력 감지 회로에 포함된 구동 신호 생성부의 동작을 설명하는 파형도들이다.
도 8a는 도 6a의 입력 감지 회로에 포함된 아날로그 전단의 비교 예를 나타내는 블록도이다.
도 8b 내지 도 8d는 도 6a의 입력 감지 회로에 포함된 아날로그 전단의 일 예를 나타내는 블록도들이다.
도 9a 내지 도 9c는 도 8b 및 도 8c의 아날로그 전단에 포함된 전하 증폭기의 일 예를 나타내는 회로도들이다.
도 9d는 도 8d의 아날로그 전단에 포함된 전하 증폭기의 일 예를 나타내는 회로도이다.
도 9e는 도 8b 내지 도 8d의 아날로그 전단의 동작을 설명하기 위한 신호들의 일 예를 나타내는 도면이다.
도 10은 도 6a의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 11은 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 12a 및 도 12b는 도 11의 입력 감지 회로에 포함된 아날로그 전단의 일 예를 나타내는 블록도들이다.
도 13은 도 11의 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 14는 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 15a 및 도 15b는 도 14의 입력 감지 회로에 포함된 아날로그 전단의 일 예를 나타내는 블록도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 다양한 형상으로 마련될 수 있으며, 예를 들어, 서로 평행한 두 쌍의 변들을 가지는 사각형의 판상으로 제공될 수 있다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다.
표시 장치(DD)는 표시면을 통해 영상을 표시할 수 있다. 표시면은 제1 방향(DR1)에 대응하는 제1 방향축 및 제2 방향(DR2)에 대응하는 제2 방향축이 정의하는 면과 평행할 수 있다. 표시면의 법선 방향, 즉 표시 장치(DD)의 두께 방향은 제3 방향(DR3)으로 정의하기로 한다.
이하에서 설명되는 각 부재들, 층들, 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)을 따라 구분될 수 있다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)은 예시에 불과하며, 제1 내지 제3 방향들(DR1, DR2, DR3)은 상대적인 개념으로서 다른 방향들로 변환될 수 있다.
표시 장치(DD)는 평면형 표시면을 구비할 수 있다. 다만, 표시면이 이에 한정되지 않으며, 예를 들어, 표시 장치(DD)는 곡면형 표시면 또는 입체형 표시면 등 화상을 표시할 수 있는 다양한 형태의 표시면을 구비할 수 있다. 본 발명의 일 실시예에 따른 표시 장치(DD)가 입체형 표시면을 갖는 경우, 입체형 표시면은 일 예로서 서로 다른 방향을 향하는 복수 개의 표시 영역들을 포함할 수 있다. 입체형 표시면은 다각 기둥형 표시면으로 구현될 수 있다.
표시 장치(DD)는 플렉서블 표시 장치일 수 있다. 예를 들어, 표시 장치(DD)는 폴더블 표시 장치, 벤더블 표시 장치, 롤러블 표시 장치 등에 적용될 수 있다. 본 발명은 이에 한정하는 것은 아니며, 리지드 표시 장치일 수도 있다.
표시 장치(DD)는 텔레비전, 모니터, 전광판 등과 같은 대형 전자 장치를 비롯하여, 핸드폰, 태블릿, 내비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자 장치 등에 적용될 수 있다. 또한, 표시 장치(DD)는 헤드-마운트(head-mount) 디스플레이 등 웨어러블(wearable) 전자 장치에 적용될 수도 있다.
표시 장치(DD)는 표시 패널(DP) 및 입력 감지 유닛(ISU)(또는, 입력 감지층, 입력 감지 패널, 입력 감지 장치)을 포함할 수 있다.
표시 패널(DP) 및 입력 감지 유닛(ISU)은 연속 공정에 의해 형성될 수 있다. 다만, 표시 패널(DP) 및 입력 감지 유닛(ISU)이 이에 한정되는 것은 아니며, 예를 들어, 표시 패널(DP) 및 입력 감지 유닛(ISU)은 접착 부재를 통해 서로 결합될 수도 있다. 접착 부재는 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 접착 부재는 광학 투명 접착 부재일 수 있다.
다른 구성과 연속 공정을 통해 형성된 해당 구성은 "층"으로 표현되며, 다른 구성과 접착 부재를 통해 결합된 구성은 "패널"로 표현될 수 있다. 패널은 베이스면을 제공하는 베이스층, 예컨대 합성수지 필름, 복합재료 필름, 유리 기판 등을 포함하지만, "층"은 베이스층이 생략될 수 있다. 다시 말해, "층"으로 표현되는 입력 감지 유닛(ISU)은 표시 패널(DP)(또는, 표시 패널(DP)이 제공하는 베이스면) 상에 직접적으로 배치되거나 형성될 수 있다.
입력 감지 유닛(ISU)은 표시 장치(DD)의 표시면에 대한 손이나 펜과 같은 외부 매체에 의한 터치 또는 접근(예를 들어, hover)과 같은 외부 입력을 감지할 수 있다.
표시 패널(DP)은 발광형 표시 패널일 수 있다. 예를 들어, 표시 패널(DP)은 유기 발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다.
실시예에 따라, 표시 장치(DD)는 반사 방지 패널 및 윈도우 패널을 더 포함할 수 있다.
반사 방지 패널은 입력 감지 유닛(ISU) 상에 배치되며, 외부로부터 표시 장치(DD)의 표시면에 입사되는 외부광의 반사율을 감소시킬 수 있다. 예를 들어, 반사 방지 패널은 컬러 필터들을 포함할 수 있다. 컬러 필터들은 소정의 배열을 가질 수 있다. 표시 패널(DP)에 포함된 화소들의 발광 컬러들을 고려하여 컬러 필터들의 배열이 결정될 수 있다.
윈도우 패널은 입력 감지 유닛(ISU) 상에 배치되며, 외부(예를 들어, 외부 충격)로부터 표시 패널(DP) 및 입력 감지 유닛(ISU)을 보호할 수 있다. 윈도우 패널은 합성수지 필름 및/또는 유리 기판 등을 포함할 수 있다. 윈도우 패널은 접착부재로 결합된 2 이상의 필름들을 포함할 수 있다.
도 2는 도 1의 표시 장치에 포함된 표시 패널의 일 예를 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 표시 패널(DP)은 영상이 표시되는 표시 영역(DP-DA) 및 표시 영역(DP-DA)에 인접한 비표시 영역(DP-NDA)을 포함할 수 있다. 비표시 영역(DP-NDA)은 영상이 표시되지 않는 영역이다. 비표시 영역(DP-NDA)은 표시 영역(DP-DA)의 외측에 배치될 수 있다.
표시 영역(DP-DA)은 화소들(PX)이 제공된 화소 영역들을 포함할 수 있다. 비표시 영역(DP-NDA)에는 배선들의 패드들이 제공되는 패드부가 제공될 수 있다. 비표시 영역(DP-NDA)에는 화소들(PX)에 데이터 신호들을 제공하는 데이터 구동부가 제공될 수 있다. 데이터 구동부는 데이터 배선들을 통해 화소들(PX)에 데이터 신호들을 제공할 수 있다. 데이터 구동부는 후술하는 타이밍 제어회로(TC)에 포함될 수도 있다.
표시 패널(DP)은 구동회로(GDC), 신호 라인들(SGL), 신호패드들(DP-PD) 및 화소들(PX)을 포함할 수 있다.
화소들(PX)은 표시 영역(DP-DA)에 배치될 수 있다. 화소들(PX) 각각은 발광 소자 및 발광 소자에 연결된 화소 구동회로를 포함할 수 있다. 예를 들어, 발광 소자는 유기 발광 다이오드(organic light emitting diode) 또는 마이크로 LED(light emitting diode), 양자점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드(inorganic light emitting diode)로 구성될 수 있다. 또한, 발광 소자는 유기물과 무기물이 복합적으로 구성된 발광 소자일 수도 있다. 나아가, 화소들(PX) 각각은 단일(single) 발광 소자를 포함하거나, 다른 실시예에서 화소들(PX) 각각은 복수의 발광 소자들을 포함하며, 복수의 발광 소자들은 상호 직렬, 병렬, 또는, 직병렬로 연결될 수 있다.
구동회로(GDC)는 주사 구동회로를 포함할 수 있다. 주사 구동회로는 주사 신호들을 생성하고, 주사 신호들을 주사 라인들(GL)에 순차적으로 제공하거나 출력할 수 있다.　주사 구동회로는 화소들(PX)의 구동회로에 다른 제어신호를 더 제공할 수도 있다.
주사 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 박막 트랜지스터들을 포함할 수 있다.
신호 라인들(SGL)은 주사 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함할 수 있다. 주사 라인들(GL) 각각은 화소들(PX) 중 대응하는 화소에 연결되고, 데이터 라인들(DL) 각각은 화소들(PX) 중 대응하는 화소에 연결될 수 있다. 전원 라인(PL)은 화소들(PX)에 연결될 수 있다. 제어신호 라인(CSL)은 주사 구동회로에 제어신호들을 제공할 수 있다.
신호 라인들(SGL)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩할 수 있다. 신호 라인들(SGL)은 패드부(또는, 패드 부분) 및 라인부(또는, 라인 부분)를 포함할 수 있다. 라인부는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩할 수 있다. 패드부는 라인부의 말단에 연결될 수 있다. 패드부는 비표시 영역(DP-NDA)에 배치되고, 신호패드들(DP-PD) 중 대응하는 신호패드에 중첩할 수 있다. 비표시 영역(DP-NDA) 중 신호패드들(DP-PD)이 배치된 영역은 패드영역(NDA-PD)으로 정의될 수 있다.
화소들(PX)에 연결된 라인부가 신호 라인들(SGL)의 대부분을 구성할 수 있다. 라인부는 화소들(PX)의 트랜지스터들에 연결될 수 있다. 라인부는 단층/다층 구조를 가질 수 있고, 라인부는 일체의 형상(single body)이거나, 2 이상의 부분들을 포함할 수 있다. 2 이상의 부분들은 서로 다른 층 상에 배치되고, 2 이상의 부분들 사이에 배치된 절연층을 관통하는 컨택홀을 통해 서로 연결될 수 있다.
표시 패널(DP)은 패드영역(NDA-PD)에 배치된 더미 패드들(IS-DPD)을 더 포함할 수 있다. 더미 패드들(IS-DPD)은 신호 라인들(SGL)과 동일한 공정을 통해 형성되므로 신호 라인들(SGL)과 동일한 층 상에 배치될 수 있다. 더미 패드들(IS-DPD)은 입력 감지층을 포함하는 표시 장치(DD)에서 선택적으로 구비되고, 입력 감지 패널을 포함하는 표시 장치(DD)에서는 생략될 수 있다.
도 2에는 표시 패널(DP)에 전기적으로 연결되는 회로기판(PCB)이 추가로 도시되어 있다. 회로기판(PCB)은 플렉서블 회로기판 또는 리지드 회로기판일 수 있다. 회로기판(PCB)은 표시 패널(DP)에 직접 결합되거나, 또 다른 회로기판을 통해 표시 패널(DP)에 연결될 수 있다.
회로기판(PCB)에는 표시 패널(DP)의 동작을 제어하는 타이밍 제어회로(TC)가 배치될 수 있다. 타이밍 제어회로(TC)는 외부(예를 들어, application processor와 같은 호스트 시스템)로부터 입력 영상 데이터 및 타이밍 신호들(예를 들어, 수직 동기 신호, 수평 동기 신호, 클럭 신호들)을 수신하고, 타이밍 신호들에 기초하여 구동회로(GDC)를 제어하는 게이트 구동 제어 신호를 생성하며, 게이트 구동 제어 신호를 구동회로(GDC)에 제공할 수 있다. 여기서, 타이밍 신호들 중 수직 동기 신호는 한 프레임의 영상(또는, 프레임 영상)이 표시되는 하나의 표시 구간(또는, 한 프레임)의 시작을 정의하거나, 한 프레임에 대응하는 영상 데이터의 시작(또는, 전송 시작)을 정의하며, 타이밍 신호들 중 수평 동기 신호는 한 프레임의 영상에 포함된 수평 라인의 영상들 각각이(예를 들어, 동일한 행에 포함된 화소들을 통해 표시되는 라인 영상이) 출력되는 구간을 정의할 수 있다. 또한, 타이밍 제어회로(TC)는 데이터 구동부를 제어하는 데이터 구동 제어 신호를 생성하며, 데이터 구동 제어 신호를 데이터 구동부에 제공하며, 입력 영상 데이터를 재정렬하여 데이터 구동부에 제공할 수 있다.
또한, 회로기판(PCB)에는 입력 감지 유닛(ISU)을 제어하는 입력 감지 회로(IS-C)가 배치될 수 있다. 입력 감지 회로(IS-C)는 외부(예를 들어, application processor와 같은 호스트 시스템)로부터 타이밍 신호(예를 들어, 수직 동기 신호)를 수신하고, 수직 동기 신호에 기초하여 구동 신호(또는, 터치 구동 신호)를 생성할 수 있다. 또한, 입력 감지 유닛(ISU)으로부터 외부 입력(예를 들어, 사용자의 터치 입력)에 대응하는 센싱 신호를 수신하며, 센싱 신호에 기초하여 외부 입력(예를 들어, 터치 입력)의 위치를 산출하거나 인식할 수 있다.
타이밍 제어회로(TC)와 입력 감지 회로(IS-C) 각각은 집적 칩의 형태로 회로기판(PCB)에 실장될 수 있다. 다른 예로서 타이밍 제어회로(TC)와 입력 감지 회로(IS-C)는 하나의 집적 칩의 형태로 회로기판(PCB)에 실장될 수 있다. 회로기판(PCB)은 표시 패널(DP)과 전기적으로 연결되는 회로기판 패드들(PCB-P)을 포함할 수 있다. 회로기판(PCB)은 회로기판 패드들(PCB-P)과 타이밍 제어회로(TC) 및/또는 입력 감지 회로(IS-C)를 연결하는 신호 라인들을 더 포함할 수 있다.
도 3은 도 1의 표시 장치에 포함된 입력 감지 유닛의 일 예를 나타내는 평면도이다. 도 4는 도 3의 입력 감지 유닛의 제1 영역(FF)을 확대한 평면도이다.
도 2 및 도 3을 참조하면, 입력 감지 유닛(ISU)은 외부 입력, 예를 들어, 사용자의 터치 및/또는 터치 시의 압력을 감지하는 감지영역(SA), 및 감지영역(SA)의 적어도 일측에 제공된 주변영역(PA)을 포함할 수 있다.
감지영역(SA)은 표시 패널(DP)의 표시 영역(DP-DA)에 대응하며, 표시 영역(DP-DA)과 실질적으로 동일한 면적을 가지거나, 더 큰 면적을 가질 수도 있다. 주변영역(PA)은 감지영역(SA)에 인접하여 배치될 수 있다. 또한, 주변영역(PA)은 표시 패널(DP)의 비표시 영역(DP-NDA)에 대응할 수 있다.
입력 감지 유닛(ISU)은 감지영역(SA)에 제공되는 제1 감지 전극들(IE1-1 내지 IE1-5)(또는, 구동 전극들)과 제2 감지 전극들(IE2-1 내지 IE2-4)(또는, 센싱 전극들), 및 주변영역(PA)에 제공되는 제1 신호 라인들(SL1-1 내지 SL1-5)과 제2 신호 라인들(SL2-1 내지 SL2-4)을 포함할 수 있다.
하나의 제1 감지 전극 내에서 제1 센서부들(SP1)은 제2 방향(DR2)을 따라 배열되고, 하나의 제2 감지 전극 내에서 제2 센서부들(SP2)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 연결부들(CP1) 각각은 인접한 제1 센서부들(SP1)을 연결하고, 제2 연결부들(CP2) 각각은 인접한 제2 센서부들(SP2)을 연결할 수 있다.
제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)은 메쉬(mesh)패턴 또는 메쉬구조를 가질 수 있다. 도 4에 도시된 바와 같이, 메쉬패턴은 적어도 하나의 메쉬홀(IS-OPR, IS-OPG, IS-OPB)(또는, 개구)을 형성하는 금속라인인 메쉬라인들을 포함할 수 있다. 메쉬라인들에 의해 메쉬홀(IS-OPR, IS-OPG, IS-OPB)은 마름모의 평면 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)이 메쉬패턴을 가짐으로써 표시 패널(DP)의 전극들과의 기생 커패시턴스가 감소될 수 있다.
또한, 도 4에 도시된 바와 같이, 제1 영역(FF)에서, 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)은 발광 영역들(PXA-R, PXA-G, PXA-B)에 비중첩할 수 있다. 여기서, 발광 영역들(PXA-R, PXA-G, PXA-B)은 광들이 발산되는 영역들로, 도 2를 참조하여 설명한 화소들(PX)(또는, 화소들(PX)이 제공되는 화소 영역들)에 각각 포함될 수 있다. 이에 따라 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)이 표시 장치(DD)의 사용자에게 시인되지 않을 수 있다.
제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)은, 알루미늄, 구리, 크롬, 니켈, 티타늄 등을 포함할 수 있다. 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 감지 전극들은 다양한 금속으로 이루어질 수 있다.
제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)이 일 예로서 저온 공정이 가능한 금속으로 이루어지는 경우, 표시 패널(DP) 제조 공정 후 연속공정으로 입력 감지 유닛(ISU)을 형성하더라도 발광 소자의 손상이 방지될 수 있다.
제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)이 메쉬패턴으로 표시 패널(DP) 상에 직접 배치되는 경우, 표시 장치(DD)의 플렉서블리티(flexibility)가 향상될 수 있다.
도 3에서 제1 감지 전극들(IE1-1 내지 IE1-5)과 제2 감지 전극들(IE2-1 내지 IE2-4)은 마름모 형상의 제1 센서부들(SP1)과 제2 센서부들(SP2)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니며, 예를 들어, 제1 센서부들(SP1)과 제2 센서부들(SP2)은 다각형상을 가질 수 있다. 제1 감지 전극들(IE1-1 내지 IE1-5)과 제2 감지 전극들(IE2-1 내지 IE2-4)은 센서부와 연결부의 구분이 없는 형상(예를 들어, 바 형상)을 가질 수도 있다.
제1 신호 라인들(SL1-1 내지 SL1-5)은 제1 감지 전극들(IE1-1 내지 IE1-5)의 일단에 각각 연결될 수 있다. 제2 신호 라인들(SL2-1 내지 SL2-4)은 제2 감지 전극들(IE2-1 내지 IE2-4)의 양단에 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 제1 신호 라인들(SL1-1 내지 SL1-5)은 제1 감지 전극들(IE1-1 내지 IE1-5)의 양단에 연결될 수 있다. 다른 예로, 제2 신호 라인들(SL2-1 내지 SL2-4)은 제2 감지 전극들(IE2-1 내지 IE2-4)의 일단에만 각각 연결될 수도 있다.
제2 감지 전극들(IE2-1 내지 IE2-4)은 제1 감지 전극들(IE1-1 내지 IE1-5) 대비 길이가 길기 때문에 센싱 신호(또는, 검출 신호, 송신 신호)의 강하 또는 감쇠가 더 크게 발생하며, 이에 따라 센싱 감도가 저하될 수 있다. 제2 감지 전극들(IE2-1 내지 IE2-4)의 양단에 연결된 제2 신호 라인들(SL2-1 내지 SL2-4)을 통해 센싱 신호가 전송되므로, 센싱 신호의 강하 및 센싱 감도의 저하가 방지될 수 있다.
제1 신호 라인들(SL1-1 내지 SL1-5) 및 제2 신호 라인들(SL2-1 내지 SL2-4)은 라인부(SL-L)와 패드부(SL-P)를 포함할 수 있다. 패드부(SL-P)는 패드영역(NDA-PD)에 정렬될 수 있다. 패드부(SL-P)는 도 2에 도시된 더미 패드들(IS-DPD)에 중첩할 수 있다.
입력 감지 유닛(ISU)은 신호패드들(DP-PD)을 포함할 수 있다. 신호패드들(DP-PD)은 패드영역(NDA-PD)에 정렬될 수 있다.
도 4를 참조하면, 제1 센서부들(SP1)은 발광 영역들(PXA-R, PXA-G, PXA-B)에 비중첩하고, 비발광 영역(NPXA)에 중첩할 수 있다.
제1 센서부들(SP1)의 메쉬라인들(예를 들어, 금속라인)은 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)을 정의할 수 있다. 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)은 발광 영역들(PXA-R, PXA-G, PXA-B)에 일대일 대응할 수 있다. 발광 영역들(PXA-R, PXA-G, PXA-B)은 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)에 의해 노출될 수 있다.
메쉬라인들의 선폭은 비발광 영역(NPXA)에 대응되는 화소 정의막(즉, 발광 영역들(PXA-R, PXA-G, PXA-B)을 정의하는 화소 정의막)의 폭보다 작을 수 있다.
따라서, 발광 영역들(PXA-R, PXA-G, PXA-B)에서 방출되는 빛이 메쉬라인들에 의해 차단되는 것이 최소화되고, 메쉬라인들이 사용자에게 시인되는 것이 방지될 수 있다.
발광 영역들(PXA-R, PXA-G, PXA-B)은 발광 소자에서 생성되는 광의 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 도 4에는 발광 컬러에 따라 3개의 그룹들로 구분되는 발광 영역들(PXA-R, PXA-G, PXA-B)이 도시되었다.
발광 영역들(PXA-R, PXA-G, PXA-B)은 발광 소자에서 발광하는 컬러에 따라 다른 면적을 가질 수 있다. 예를 들어, 발광 소자가 유기 발광 다이오드를 포함하는 경우, 유기 발광 다이오드의 종류에 따라 발광 영역들(PXA-R, PXA-G, PXA-B)의 면적이 결정될 수 있다.
메쉬홀들(IS-OPR, IS-OPG, IS-OPB)은 서로 다른 면적을 갖는 복수 개의 그룹들로 구분될 수 있다. 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)은 대응하는 발광 영역들(PXA-R, PXA-G, PXA-B)에 따라 3개의 그룹들로 구분될 수 있다.
도 4에서 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)이 발광 영역들(PXA-R, PXA-G, PXA-B)에 일대일 대응하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 메쉬홀들(IS-OPR, IS-OPG, IS-OPB) 각각은 2 이상의 발광 영역들(PXA-R, PXA-G, PXA-B)에 대응할 수도 있다.
도 4에서 발광 영역들(PXA-R, PXA-G, PXA-B)의 면적이 다양한 것으로 도시되었으나, 이는 예시적인 것으로, 이에 제한되지 않는다. 예를 들어, 발광 영역들(PXA-R, PXA-G, PXA-B)의 크기는 서로 동일할 수 있고, 또한 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)의 크기도 서로 동일할 수도 있다. 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)의 평면상 형상은 제한되지 않고, 마름모와 다른 다각형상을 가질 수 있다. 메쉬홀들(IS-OPR, IS-OPG, IS-OPB)의 평면상 형상은 코너부가 라운드된 다각형상을 가질 수도 있다.
한편, 도 3에서 입력 감지 유닛(ISU)은 5개의 제1 감지 전극들(IE1-1 내지 IE1-5) 및 4개의 제2 감지 전극들(IE2-1 내지 IE2-4)을 포함하는 것으로 도시되어 있으나, 제1 감지 전극들(IE1-1 내지 IE1-5)의 개수 및 제2 감지 전극들(IE2-1 내지 IE2-4)의 개수는 이에 한정되는 것은 아니다. 예를 들어, 입력 감지 유닛(ISU)은 6개 이상의 제1 감지 전극들 및/또는 5개 이상의 제2 감지 전극들을 포함할 수 있다.
도 5는 도 4의 I-I' 선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 5를 참조하면, 표시 장치는 베이스층(BL)(또는, 기판), 버퍼층(BFL), 화소 회로층(PCL), 발광 소자층(LDL), 박막 봉지층(TFE) 및 입력 감지 유닛(ISU)을 포함할 수 있다.
베이스층(BL)은 합성수지 필름을 포함할 수 있다. 합성 수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BL) 상에 버퍼층(BFL)이 제공될 수 있다. 버퍼층(BFL)은 베이스층(BL) 상에 제공되는 트랜지스터(T)에 불순물이 확산되는 것을 방지하며 베이스층(BL)의 평탄도를 향상시킬 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등으로 형성될 수 있다. 버퍼층(BFL)은 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수도 있다. 버퍼층(BFL)은 경우에 따라 생략될 수도 있다.
화소 회로층(PCL)은 적어도 하나의 절연층과 회로 소자를 포함할 수 있다. 절연층은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 회로 소자는 신호 라인, 화소의 구동 회로 등을 포함할 수 있다.
버퍼층(BFL) 상에는 트랜지스터(T)의 반도체 패턴(ODP)이 배치될 수 있다. 반도체 패턴(ODP)은 비정질 실리콘, 폴리 실리콘, 또는 금속 산화물 반도체에서 선택될 수 있다.
반도체 패턴(ODP) 상에 제1 절연층(INS1)이 배치될 수 있다. 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 제1 절연층(INS1)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있다.
제1 절연층(INS1) 상에는 트랜지스터(T)의 제어전극(GE)이 배치될 수 있다. 제어전극(GE)은 주사 라인들(도 2의 GL)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다.
제1 절연층(INS1) 상에는 제어전극(GE)을 커버하는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 제2 절연층(INS2)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있다.
제2 절연층(INS2) 상에 트랜지스터(T)의 제1 트랜지스터 전극(DE)(또는, 드레인 전극) 및 제2 트랜지스터 전극(SE)(또는, 소스 전극)이 배치될 수 있다.
제1 트랜지스터 전극(DE) 및 제2 트랜지스터 전극(SE)은 제1 절연층(INS1)과 제2 절연층(INS2)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 반도체 패턴(ODP)에 각각 연결될 수 있다. 한편, 본 발명의 다른 실시예에서 트랜지스터(T)는 바텀 게이트 구조로 변형되어 실시될 수 있다.
제2 절연층(INS2) 상에 제1 트랜지스터 전극(DE)과 제2 트랜지스터 전극(SE)을 커버하는 제3 절연층(INS3)이 배치될 수 있다. 제3 절연층(INS3)은 평탄면을 제공할 수 있다. 제3 절연층(INS3)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제3 절연층(INS3) 상에는 발광 소자층(LDL)이 배치될 수 있다. 발광 소자층(LDL)은 화소 정의막(PDL) 및 발광 소자(OLED)를 포함할 수 있다.
화소 정의막(PDL)은 유기물질을 포함할 수 있다. 제3 절연층(INS3) 상에 제1 전극(AE)이 배치될 수 있다. 제1 전극(AE)은 제3 절연층(INS3)을 관통하는 제3 관통홀(CH3)을 통해 제2 트랜지스터 전극(SE)에 연결될 수 있다. 화소 정의막(PDL)은 개구부(OP)를 포함하고, 개구부(OP)는 발광 영역들(PXA-R, PXA-G, PXA-B)을 정의할 수 있다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킬 수 있다. 변형예로서 화소 정의막(PDL)은 생략될 수도 있다.
화소(도 2의 PX)는 표시 영역(DP-DA)에 배치될 수 있다. 표시 영역(DP-DA)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 발광 영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하도록 정의될 수 있다. 비발광 영역(NPXA)은 화소 정의막(PDL)에 대응하도록 정의될 수 있다.
발광 소자(OLED)는 제2 트랜지스터 전극(SE)에 접속하는 제1 전극(AE), 제1 전극(AE) 상에 배치되는 발광층(EML), 및 발광층(EML) 상에 배치되는 제2 전극(CE)을 포함할 수 있다. 예를 들어, 발광 소자(OLED)는 유기 발광 다이오드 일 수 있다.
제1 전극(AE) 및 제2 전극(CE) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들어, 제1 전극(AE)은 애노드 전극일 수 있으며, 제2 전극(CE)은 캐소드 전극일 수 있다.
제1 전극(AE) 및 제2 전극(CE) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 발광 소자(OLED)가 전면 발광형 유기 발광 소자인 경우, 제1 전극(AE)이 반사형 전극이며, 제2 전극(CE)이 투과형 전극일 수 있다. 다른 예로, 발광 소자(OLED)가 배면 발광형 유기 발광 소자인 경우, 제1 전극(AE)이 투과형 전극이며, 제2 전극(CE)이 반사형 전극일 수 있다. 발광 소자(OLED)가 양면 발광형 유기 발광 소자인 경우, 제1 전극(AE) 및 제2 전극(CE) 모두 투과형 전극일 수 있다. 본 실시예에서는 발광 소자(OLED)가 전면 발광형 유기 발광 소자이며, 제1 전극(AE)이 애노드 전극인 경우를 예로서 설명한다.
각 화소 영역에서, 제1 전극(AE)은 제3 절연층(INS3) 상에 배치될 수 있다. 제1 전극(AE)은 광을 반사시킬 수 있는 반사막, 및 반사막의 상부 또는 하부에 배치되는 투명 도전막을 포함할 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 제2 트랜지스터 전극(SE)과 접속할 수 있다.
반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
발광층(EML)은 제1 전극(AE)의 노출된 표면 상에 배치될 수 있다. 발광층(EML)은 적어도 광 생성층(light generation layer; LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer; HIL), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer; HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층, 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer; HBL), 전자를 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer; ETL), 및 전자를 주입하는 전자 주입층(electron injection layer; EIL)을 구비할 수 있다.
광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로우(yellow) 중 하나일 수 있다.
정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층 및 전자 주입층은 서로 인접하는 화소 영역들에서 연결되는 공통막일 수 있다.
제2 전극(CE)은 발광층(EML) 상에 배치될 수 있다. 제2 전극(CE)은 반투과 반사막일 수 있다. 예를 들면, 제2 전극(CE)은 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 제2 전극(CE)은 광 생성층에서 생성된 광의 일부는 투과시키고, 광 생성층에서 생성된 광의 나머지는 반사시킬 수 있다.
제2 전극(CE)은 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 제2 전극(CE)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
발광층(EML)에서 출사된 광 중 일부는 제2 전극(CE)을 투과하지 못하고, 제2 전극(CE)에서 반사된 광은 반사막에서 다시 반사될 수 있다. 즉, 반사막 및 제2 전극(CE) 사이에서, 발광층(EML)에서 출사된 광은 공진할 수 있다. 광의 공진에 의하여 발광 소자(OLED)의 광 추출 효율은 향상될 수 있다.
반사막 및 제2 전극(CE) 사이의 거리는 광 생성층에서 생성된 광의 색상에 따라 상이할 수 있다. 즉, 광 생성층에서 생성된 광의 색상에 따라, 반사막 및 제2 전극(CE) 사이의 거리는 공진 거리에 부합되도록 조절될 수 있다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치될 수 있다. 박막 봉지층(TFE)은 화소들(PX)에 공통적으로 배치될 수 있다. 박막 봉지층(TFE)은 제2 전극(CE)을 직접 커버할 수 있다. 일 실시예에서, 박막 봉지층(TFE)과 제2 전극(CE) 사이에는, 제2 전극(CE)을 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다.
박막 봉지층(TFE)은 제2 전극(CE) 상에 순차적으로 적층된 제1 봉지 무기막(IOL1), 봉지 유기막(OL), 및 제2 봉지 무기막(IOL2)을 포함할 수 있다. 봉지 무기막은 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등의 무기 절연물질로 이루어질 수 있다. 봉지 유기막은 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질로 이루어질 수 있다.
박막 봉지층(TFE)(또는, 봉지 유기막(OL))의 두께(T1)는 발광 소자층(LDL)(또는, 표시 패널)의 구성들에 의해 발생한 노이즈가 입력 감지 유닛(ISU)에 영향을 주지 않도록 조절될 수 있다. 다만, 표시 장치(DD)의 박형화에 따라 박막 봉지층(TFE)의 두께(T1)가 작아지고(예를 들어, 두께(T1)는 10μm 이하이고), 발광 소자층(LDL)의 구성들에 의해 발생한 노이즈가 입력 감지 유닛(ISU)에 영향을 줄 수 있다.
박막 봉지층(TFE) 상에는 입력 감지 유닛(ISU)이 제공될 수 있다. 입력 감지 유닛(ISU)은 제1 도전층(IS-CL1), 제4 절연층(IS-IL1), 제2 도전층(IS-CL2), 및 제5 절연층(IS-IL2)을 포함할 수 있다. 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 단층구조 또는 다층구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등과 같은 투명한 전도성 산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 다층의 금속층들을 포함할 수 있다. 다층의 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 복수 개의 패턴들을 포함할 수 있다. 이하, 제1 도전층(IS-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(IS-CL2)은 제2 도전패턴들을 포함할 수 있다. 제1 도전패턴들과 제2 도전패턴들 각각은 도 3을 참조하여 설명한 감지 전극들 및 신호 라인들을 포함할 수 있다.
제4 절연층(IS-IL1) 및 제5 절연층(IS-IL2) 각각은 단층 또는 다층 구조를 가질 수 있다. 제4 절연층(IS-IL1) 및 제5 절연층(IS-IL2) 각각은 무기물 또는 유기물 또는 복합재료를 포함할 수 있다.
제4 절연층(IS-IL1) 및 제5 절연층(IS-IL2) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
제4 절연층(IS-IL1) 및 제5 절연층(IS-IL2) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 3 내지 5를 참조하면, 제1 감지 전극들(IE1-1 내지 IE1-5)의 제1 센서부들(SP1)은 제1 메쉬패턴(SP1-1) 및 제2 메쉬패턴(SP1-2)을 포함하는 2개 층의 메쉬 형상의 금속 레이어로 이루어질 수 있다. 즉, 제2 메쉬패턴(SP1-2)은 제1 메쉬패턴(SP1-1) 상에 위치할 수 있으며, 제2 메쉬패턴(SP1-2)과 제1 메쉬패턴(SP1-1) 사이에 제4 절연층(IS-IL1)이 게재될 수 있다. 제4 절연층(IS-IL1)에는 연결컨택홀(CNT-D)이 형성되고, 연결컨택홀(CNT-D)에 컨택부(SP1-0)가 형성되어 제1 메쉬패턴(SP1-1)과 제2 메쉬패턴(SP1-2)을 전기적으로 연결할 수 있다. 컨택부(SP1-0)는 도전성 물질로 이루어질 수 있다. 일 예로서, 컨택부(SP1-D)는 공정의 편의성을 위해 제1 메쉬패턴(SP1-1) 또는 제2 메쉬패턴(SP1-2)과 동일한 물질로 형성될 수 있다. 다른 예로서 컨택부(SP1-0)는 제1 메쉬패턴(SP1-1) 또는 제2 메쉬패턴(SP1-2) 보다 전기 전도도가 높은 물질로 이루어질 수 있다.
제2 메쉬패턴(SP1-2) 상에는 제5 절연층(IS-IL2)이 형성될 수 있다. 제5 절연층(IS-IL2)은 제2 메쉬패턴(SP1-2)을 모두 덮으며 평탄화층의 기능을 수행할 수 있다.
제2 감지 전극들(IE2-1 내지 IE2-4)의 제2 센서부들(SP2)도 제1 감지 전극들(IE1-1 내지 IE1-4)의 제1 센서부들(SP1)과 마찬가지로 2개 층의 메쉬패턴으로 이루어질 수 있다. 2개 층의 메쉬패턴은 제4 절연층(IS-IL1)을 사이에 두고 배치되며, 제4 절연층(IS-IL1)에 형성된 연결컨택홀(CNT-D)을 통해 컨택부에 의해 전기적으로 연결될 수 있다.
본 발명은 이에 한정되는 것은 아니며, 감지 전극은 다른 예로서 1개 층의 메쉬패턴으로 이루어질 수도 있다.
도 6a 및 도 6b는 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예를 나타내는 블록도들이다. 여기서, 입력 감지 유닛 및 입력 감지 회로는 하나의 임력 감지 장치를 구성할 수 있다.
도 3, 도 6a 및 도 6b를 참조하면, 제1 감지 전극들(IE1-1 내지 IE1-5)과 제2 감지 전극들(IE2-1 내지 IE2-4), 및 제1 신호 라인들(SL1-1 내지 SL1-5)과 제2 신호 라인들(SL2-1 내지 SL2-4)은 도 3을 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
입력 감지 회로(IS-C)는 구동 신호 생성부(TXD), 아날로그 전단 그룹(AFEG), 및 신호 처리부(DSP)를 포함할 수 있다. 여기서, 아날로그 전단 그룹(AFEG)은 아날로그 전단들(analog front-ends, AFE1 내지 AFE4)을 포함할 수 있다.
구동 신호 생성부(TXD)는 구동 신호(TX)(또는, 터치 구동 신호)를 생성하며, 구동 신호(TX)를 제1 감지 전극들(IE1-1 내지 IE1-5)에 제공할 수 있다. 구동 신호 생성부(TXD)는 발진기(oscillator)로 구현될 수 있다. 구동 신호(TX)는 사인파(sine wave) 또는 구형파(square wave)의 교류 전압을 가질 수 있다.
실시예들에서, 구동 신호(TX)는 사인(sine)파 또는 코사인(cosine)파 등의 정현파를 포함할 수 있다. 정현파의 시간에 따른 레벨 변화가 사인 곡선 형태 또는 코사인 곡선 형태로 나타나며, 구형파(또는, 사각파)의 레벨 변화에 비해 완만하게 나타난다. 구동 신호(TX)가 구형파를 가지는 경우, 레벨 변화가 빠르므로 구동 신호(TX)의 주파수를 증가시키는데 용이할 수 있으나, 구동 신호(TX)에 따른 센싱 신호들은 저항-커패시턴스(resistance-capacitance; RC) 지연에 의해 구동 신호(TX)와는 다른 파형을 가지게 되므로, 센싱 신호로부터 노이즈 제거가 용이하지 않을 수 있다. 예를 들어, 센싱 신호를 대응되는 구동 신호와 비교하여 센싱 신호의 레벨 변화가 구동 신호의 레벨 변화와 다르게 나타나는 부분을 노이즈로써 추출 및 제거하게 되는데, 구동 신호가 구형파인 경우, 저항-커패시턴스 지연(예를 들어, 커패시턴스의 충방전)에 의해 센싱 신호의 레벨이 접선 기울기가 특정 값 이하로 완만하게 변화하거나 왜곡(distortion)될 수 있다(즉, 센싱 신호의 파형이 구동 신호의 파형과 달라지게 된다). 노이즈에 의해서도 센싱 신호의 레벨 변화가 구동 신호의 레벨 변화와는 다르게 나타날 수 있는데, 이러한 센싱 신호의 레벨 변화가 저항-커패시턴스 지연에만 의한 것인지, 저항-커패시턴스 및 노이즈에 의한 것인지 구별하기 쉽지 않을 수 있다. 한편, 구동 신호(TX)가 정현파를 포함하는 경우, 구동 신호들에 따른 센싱 신호들은, 저항-커패시턴스 지연이 발생하더라도, 구동 신호들과 동일하거나 유사한 정현파를 가지게 되며, 이에 따라, 센싱 신호들로부터 노이즈 제거가 용이해질 수 있다. 저항-커패시턴스 지연이 발생하더라도, 정현파의 구동 신호의 레벨 변화가 완만하였으므로, 단지 센싱 신호의 위상만이 구동 신호의 위상과 달라질 뿐, 센싱 신호의 파형은 구동 신호의 파형과 같을 수 있다. 따라서, 센싱 신호의 레벨 변화가 구동 신호의 레벨 변화와 다르게 나타나는 부분은, 저항-커패시턴스 지연을 고려할 필요 없이, 노이즈에 기인한 것으로 판단될 수 있고, 이에 따라 노이즈가 용이하게 제거될 수 있다.
일 실시예에서, 제1 감지 전극들(IE1-1 내지 IE1-5)에 제공되는 구동 신호(TX)는 동일한 파형 및 위상을 가질 수 있으며, 제1 감지 전극들(IE1-1 내지 IE1-5)에 동시에 제공될 수 있다. 즉, 구동 신호(TX)(또는, 병렬 구동 신호)는 제1 감지 전극들(IE1-1 내지 IE1-5)에 병렬 구동 방식으로 제공될 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 구동 신호(TX)는 제1 감지 전극들(IE1-1 내지 IE1-5)에 순차적으로 제공될 수도 있다.
다른 실시예들에서, 제1 감지 전극들(IE1-1 내지 IE1-5)에 제공되는 구동 신호들 중 적어도 일부는 상호 다른 파형들(예를 들어, 상호 다른 주파수들, 또는 주기들)을 가질 수 있다. 상기 구동 신호들은 제1 감지 전극들(IE1-1 내지 IE1-5)에 동시에 또는 순차적으로 제공될 수 있다.
예를 들어, 첫번째 제1 감지 전극(IE1-1)(또는, 제1 구동 전극)은 다섯번째 제1 감지 전극(IE1-5)(또는, 제5 구동 전극)보다 입력 감지 회로(IS-C)로부터 이격되어 배치되므로, 첫번째 제1 감지 전극(IE1-1)에 제공되는 제1 구동 신호(및 이에 대응하는 제1 센싱 신호)의 저항-커패시턴스 지연은 다섯번째 제1 감지 전극(IE1-5)에 제공되는 제2 구동 신호(및 이에 대응하는 제2 센싱 신호)의 저항-커패시턴스 지연보다 클 수 있다. 고주파수의 제1 구동 신호가 첫번째 제1 감지 전극(IE1-1)에 인가되는 경우, 상대적으로 큰 저항-커패시턴스 지연에 의해 센싱 신호가 구동 신호를 따라가지 못하고, 센싱 신호의 감도가 저하될 수 있다. 이에 따라, 첫번째 제1 감지 전극(IE1-1)에 제공되는 제1 구동 신호는 상대적으로 저주파수를 가질 수 있다. 한편, 다섯번째 제1 감지 전극(IE1-5)에 제공되는 제2 구동 신호도 저주파수를 가질 수 있으나, 이 경우, 센싱 시간이 증가될 수 있으므로, 대면적의 입력 감지 유닛(ISU)을 구동하기에는 적합하지 않을 수 있다. 따라서, 센싱 시간을 단축시키기 위해, 다섯번째 제1 감지 전극(IE1-5)에 제공되는 제2 구동 신호는 상대적으로 고주파수를 가질 수 있다.
실시예들에서, 구동 신호 생성부(TXD)는 수직 동기 신호(즉, 도 2를 참조하여 설명한 바와 같이, application processor로부터 제공되는 수직 동기 신호)에 동기화된 구동 신호(TX)를 생성할 수 있다. 예를 들어, 구동 신호 생성부(TXD)는 수직 동기 신호의 펄스를 회피하여 구동 신호(TX)를 생성하며, 수직 동기 신호가 펄스를 가지는 구간에서 제1 감지 전극들(IE1-1 내지 IE1-5)에 구동 신호(TX)를 제공하지 않거나(또는, 구동 신호(TX)의 공급을 차단하거나), 일정한 전압(예를 들어, 기준(reference) 전압)의 구동 신호(TX)를 제공할 수 있다. 여기서, 기준 전압은 O, 양의 전압 레벨, 또는, 음의 전압 레벨을 가질 수 있으며, 기준 전압의 전압 레벨이 특별히 한정되는 것은 아니다. 수직 동기 신호의 펄스들 사이의 구간에서 구동 신호(TX)는 변하며, 예를 들어, 교류 전압을 가질 수 있다. 한편, 구동 신호(TX)는 수평 동기 신호와 비동기(asynchronous)일 수 있다.
참고로, 수평 동기 신호(즉, 도 2를 참조하여 설명한 바와 같이, application processor로부터 제공되는 수평 동기 신호)의 주기는 상대적으로 짧아, 수평 동기 신호에 기인한 노이즈(예를 들어, 상대적으로 고주파의 노이즈)는 아날로그 전단들(AFE1 내지 AFE4)을 통해 유효하게 필터링될 수 있다. 그러나, 수직 동기 신호의 주기는 상대적으로 길어, 수직 동기 신호에 기인한 노이즈(즉, 상대적으로 저주파의 노이즈)는 아날로그 전단들(AFE1 내지 AFE4)을 통해 필터링되지 않을 수 있다. 따라서, 구동 신호 생성부(TXD)는 수직 동기 신호에 동기화된, 즉, 수직 동기 신호의 펄스를 회피한, 구동 신호(TX)를 생성함으로써, 센싱 감도를 향상시킬 수 있다.
제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4) 사이에 센싱 커패시터들이 형성될 수 있다. 예를 들면, 첫 번째 제1 감지 전극(IE1-1)(또는, 제1 구동 전극)과 첫 번째 제2 감지 전극(IE2-1)(또는, 제1 센싱 전극) 사이에 제1-1 센싱 커패시터(C11)가 형성될 수 있다. 첫 번째 제1 감지 전극(IE1-1)에 구동 신호(TX)가 인가되는 경우, 제1-1 센싱 커패시터(C11)의 커패시턴스에 대응하는 센싱 신호가 첫 번째 제2 감지 전극(IE2-1)을 통해 출력될 수 있다.
아날로그 전단들(AFE1 내지 AFE4) 각각은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 상호 인접한 2개의 제2 감지 전극들(또는, 제2 신호 라인들)에 연결되며, 센싱 커패시터들의 커패시턴스 차이에 대응하는 센싱 값(또는, 차동 출력 값)을 출력할 수 있다. 예를 들어, 제1 아날로그 전단(AFE1)은 첫 번째 제2 감지 전극(IE2-1)(또는, 제1 센싱 전극) 및 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극)에 연결되고, 첫 번째 제2 감지 전극(IE2-1)에 형성된 센싱 커패시터의 커패시턴스(예를 들어, 제1-1 센싱 커패시터(C11)의 커패시턴스) 및 두 번째 제2 감지 전극(IE2-2)에 형성된 센싱 커패시터의 커패시턴스(예를 들어, 제1-2 센싱 커패시터(C12)의 커패시턴스) 간의 차이에 대응하는 제1 센싱 값을 출력할 수 있다. 유사하게, 제2 아날로그 전단(AFE2)은 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극) 및 세 번째 제3 감지 전극(IE2-3)(또는, 제3 센싱 전극)에 연결되고, 두 번째 제2 감지 전극(IE2-2)에 형성된 센싱 커패시터의 커패시턴스 및 세 번째 제3 감지 전극(IE2-3)에 형성된 센싱 커패시터의 커패시턴스 간의 차이에 대응하는 제2 센싱 값을 출력할 수 있다. 이하에서는, 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4) 사이에 형성된 센싱 커패시터들의 커패시턴스들을, 제2 감지 전극들(IE2-1 내지 IE2-4)을 기준으로, 제2 감지 전극들(IE2-1 내지 IE2-4)의 센싱 커패시턴스들로 호칭한다.
입력 감지 유닛(ISU)의 특정 영역에 터치 이벤트가 발생한 경우, 해당 영역에 위치하는 제1 감지 전극 및 제2 감지 전극 사이의 커패시턴스가 변할 수 있다. 예를 들면, 첫 번째 제1 감지 전극(IE1-1)과 첫 번째 제2 감지 전극(IE2-1)이 교차하는 영역에 터치 이벤트가 발생한 경우, 첫번째 제1 감지 전극(IE1-1)과 첫 번째 제2 감지 전극(IE2-1) 사이의 제1-1 센싱 커패시터(C11)의 커패시턴스가 변할 수 있다. 한편, 첫 번째 제1 감지 전극(IE1-1) 및 두 번째 제2 감지 전극(IE2-2) 사이의 제1-2 센싱 커패시터(C12)의 커패시턴스는 변하지 않을 수 있다. 따라서, 제1 아날로그 전단(AFE1)을 통해 출력되는 제1 센싱 값이 변할 수 있으며, 변화된 제1 센싱 값에 기초하여 터치가 발생한 위치가 검출될 수 있다.
아날로그 전단들(AFE1 내지 AFE4) 각각은 증폭기, 필터, 아날로그 디지털 변환기 등을 포함하여 구성될 수 있으며, 아날로그 전단들(AFE1 내지 AFE4) 각각의 구체적인 구성에 대해서는 도 8a 내지 도 9e를 참조하여 설명하기로 한다.
실시예들에서, 아날로그 전단들(AFE1 내지 AFE4) 각각은 완전 차동 아날로그 전단(fully differential analog front-end)으로 구현될 수 있다. 예를 들어, 제1 아날로그 전단(AFE1)이 순차적으로 연결된, 전하 증폭기, 쵸핑 회로, 필터들, 및 아날로그 디지털 컨버터를 포함하는 경우, 제1 아날로그 전단(AFE1)은 전하 증폭기를 이용하여 첫 번째 제2 감지 전극(IE2-1)(또는, 제1 센싱 전극)의 센싱 커패시턴스에 대응하는 제1 수신 신호 및 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극)의 센싱 커패시턴스에 대응하는 제2 수신 신호를 차동 증폭하여 2개의 차동 신호들을 출력하고, 쵸핑 회로 및 필터들을 이용하여 2개의 차동 신호들 각각을 복조(demodulation) 및 필터링하며, 필터링된 2개의 차동 신호들을 아날로그 디지털 컨버터에 제공할 수 있다. 이 경우, 아날로그 컨버터는 필터링된 2개의 차동 신호들의 차이에 기초하여 제1 센싱 값을 출력할 수 있다. 즉, 완전 차동 아날로그 전단은, 감지 전극들로부터 제공되는 아날로그 형태의 수신 신호들을, 아날로그 디지털 컨버터의 전단까지(즉, 아날로그 형태의 신호를 디지털 형태의 신호로 변환하기 전까지), 복수의 차동 신호들로 변환, 유지, 및 출력하는 아날로그 전단일 수 있다. 참고로, 전하 증폭기 및 필터들은 증폭기를 포함하여 구성되고, 저전압 시스템에서 전하 증폭기 및 필터들의 전압 범위는 제한적이며, 일반적인 아날로그 전단은 아날로그 디지털 컨버터의 다이나믹 레인지(dynamic range)를 모두 활용하지 못할 수 있다. 따라서, 완전 차동 아날로그 전단은 아날로그 디지털 컨버터에 2개의 차동 신호들을 제공함으로써, 아날로그 디지털 컨버터의 다이나믹 레인지 또는 다이나믹 레인지의 활용 범위를 2배로 증가시키고, 센싱 감도를 향상시킬 수 있다.
이와 같이, 입력 감지 회로(IS-C)는, 완전 차동 아날로그 전단을 이용하여, 인접한 센싱 신호들을 차동 증폭하고 노이즈(예를 들어, 수평 동기 신호에 기인한 노이즈)를 제거할 수 있다. 따라서, 구동 신호의 밴드폭(bandwidth)의 감소 및 센싱 감도의 저하가 방지될 수 있다.
다만, 본 발명의 실시예가 이에 제한되는 것은 아니며, 아날로그 전단들(AFE1 내지 AFE4) 중 적어도 일부 또는 전부는 단동(single-ended) 출력의 차동 아날로그 전단으로 구현될 수도 있다. 여기서, 단동 출력의 차동 아날로그 전단에 포함되는 전하 증폭기는, 2개의 입력 단자와 1개의 출력 단자를 가지며, 2개의 수신 신호들(예를 들어, 제1 수신 신호 및 제2 수신 신호)의 차이에 대응하는 값을 증폭하여 하나의 단동 신호를 출력할 수 있다. 또한, 전하 증폭기가 하나의 신호를 출력하므로, 단동 출력의 차동 아날로그 전단에 포함되는 쵸핑 회로 및 필터들은 단동 신호를 복조 및 필터링하고, 필터링된 신호를 아날로그 디지털 컨버터에 제공할 수 있다. 이 경우, 아날로그 컨버터는 필터링된 신호에 기초하여 센싱 값(예를 들어, 제1 센싱 값)을 출력할 수 있다.
아날로그 전단들(AFE1 내지 AFE4)에서 출력된 센싱 값들은 신호 처리부(DSP)에 제공되며, 신호 처리부(DSP)는 센싱 값들에 기초하여 터치 여부를 판단하거나, 터치가 발생한 위치를 산출할 수 있다. 신호 처리부(DSP)는 논리 소자들을 포함하여 하드웨어적으로 구현되거나, 집적 회로(예를 들어, FPGA) 내에서 소프트웨어적으로 구현될 수 있다. 신호 처리부(DSP)가 터치 여부 판단 및 터치 발생 위치를 산출하는 동작에 대해서는 도 10을 참조하여 설명하기로 한다.
일 실시예에서, 입력 감지 회로(IS-C)는 분배 회로들(DC1, DC2, DC3)을 더 포함할 수 있다.
도 6b에 도시된 바와 같이, 분배 회로들(DC1, DC2, DC3)은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 적어도 일부와 아날로그 전단들(AFE1 내지 AFE4) 사이에 배치되며, 제2 감지 전극들(IE2-1 내지 IE2-4) 중 적어도 일부로부터 제공되는 센싱 신호들 각각에 기초하여 동일한 크기(예를 들어, 동일한 전압 레벨, 동일한 전류량)를 가지는 복수의 신호들을 생성하고, 생성된 신호들을 아날로그 전단들(AFE1 내지 AFE4)에 분배할 수 있다. 예를 들어, 분배 회로들(DC1, DC2, DC3)는 증폭기, 버퍼 등을 포함하여 구성되며, 센싱 신호들 각각을 증폭하거나 미러링하여 출력할 수 있다.
예를 들어, 제1 분배 회로(DC1)는 두 번째 제2 감지 전극(IE2-2)으로부터 제공되는 제2 센싱 신호를 수신하고, 제2 센싱 신호와 동일하거나 상호 동일한 크기를 가지는 신호들을 제1 아날로그 전단(AFE1) 및 제2 아날로그 전단(AFE2)에 각각 제공할 수 있다. 참고로, 제2 센싱 신호가 제1 분배 회로(DC1)를 거치지 않는 경우, 제2 센싱 신호가 제1 아날로그 전단(AFE1) 및 제2 아날로그 전단(AFE2)에 동시에 공급되며, 제2 센싱 신호에 대한 부하의 상대적인 증가로 인해 제2 센싱 신호의 크기(또는, 최대 크기, 예를 들어, 전압 레벨, 전류량)은 제1 센싱 신호(즉, 첫 번째 제1 감지 전극(IE2-1)으로부터 제공되는 센싱 신호)와 다를 수 있다. 따라서, 입력 감지 유닛(ISU)은 제1 분배 회로(DC1)를 이용하여 제2 센싱 신호와 동일하거나 상호 동일한 크기를 가지는 신호들을 제1 아날로그 전단(AFE1) 및 제2 아날로그 전단(AFE2)에 각각 제공할 수 있다.
유사하게, 제2 분배 회로(DC2)는 세 번째 제3 감지 전극(IE2-3)으로부터 제공되는 제3 센싱 신호를 수신하고, 제3 센싱 신호와 동일하거나 상호 동일한 크기를 가지는 신호들을 제2 아날로그 전단(AFE2) 및 제3 아날로그 전단(AFE3)에 각각 제공할 수 있다. 제3 분배 회로(DC3)는 네 번째 제2 감지 전극(IE2-4)으로부터 제공되는 제4 센싱 신호를 수신하고, 제4 센싱 신호와 동일하거나 상호 동일한 크기를 가지는 신호들을 제3 아날로그 전단(AFE3) 및 제4 아날로그 전단(AFE4)에 각각 제공할 수 있다.
도 7a, 도 7b, 및 도 7c는 도 6a의 입력 감지 회로에 포함된 구동 신호 생성부의 동작을 설명하는 파형도들이다.
도 1, 도 2, 도 6a, 도 6b, 도 7a, 도 7b, 및 도 7c를 참조하면, 수직 동기 신호(Vsync)는 외부(예를 들어, application processor와 같은 호스트 시스템)로부터 입력 감지 회로(IS-C, 도 2 참조) 및 타이밍 제어회로(TC)에 제공되며, 한 프레임의 시작을 정의할 수 있다. 한 프레임은 액티브 구간(active period)(또는, 표시 구간) 및 블랭크 구간(blank period)을 포함할 수 있다. 액티브 구간에서, 표시 패널(DP, 도 2 참조)에 데이터 신호들이 제공되고, 화소들(PX, 도 2 참조)에 데이터 신호들이 순차적으로 기록되며, 화소들(PX)은 데이터 신호들에 응답하여 발광하거나 영상을 표시할 수 있다. 블랭크 구간은 하나의 프레임 내 액티브 구간이 종료된 시점부터 다음 프레임(또는, 다음 액티브 구간)이 시작하는 시점까지의 구간이며, 블랭크 구간에서는 표시 패널(DP)에 데이터 신호들이 제공되지 않을 수 있다.
수평 동기 신호(Hsync)는 외부(예를 들어, application processor와 같은 호스트 시스템)로부터 타이밍 제어회로(TC)에 제공되며, 입력 감지 회로(IS-C)에는 제공되지 않을 수 있다. 수평 동기 신호(Hsync)는 한 프레임의 영상에 포함된 수평 라인의 영상들 각각이 출력되는 구간을 정의할 수 있다.
예를 들어, 표시 패널(DP)이 60Hz의 재생률을 가지고 구동되는 경우(또는, 표시 패널(DP)이 1초의 60개의 프레임 영상들을 표시하는 경우), 수직 동기 신호(Vsync)의 주기(T_Vsync)는 16.67ms(즉, 1/60초)일 수 있다. 예를 들어, 표시 패널(DP)이 2280개의 라인들(또는, 3040개의 라인들)을 포함하는 경우, 수평 동기 신호(Hsync)의 주기(T_Hsync)는 7.3μs(또는, 5.5μs)일 수 있다.
예를 들어, 표시 패널(DP)이 120Hz의 재생률을 가지고 구동되는 경우, 수직 동기 신호(Vsync)의 주기(T_Vsync)는 8.33ms 일 수 있다. 수평 동기 신호(Hsync)의 주기(T_Hsync)는 3.7μs(또는, 2.7μs)일 수 있다.
구동 신호(TX)는 사인파(또는, 사인파형) 또는 구형파(또는, 구형파형)를 가질 수 있다. 도 7a에 도시된 바와 같이, 구동 신호(TX)는 사인파를 가질 수 있다.
수직 동기 신호(Vsync)의 펄스(PLS_V)가 발생한 구간에서, 구동 신호(TX)는 기준(reference) 값(또는, 직류 전압)을 가질 수 있다. 도 6a를 참조하여 설명한 바와 같이, 구동 신호 생성부(TXD)는, 수직 동기 신호(Vsync)의 펄스(PLS_V)가 발생한 구간에서, 구동 신호(TX)를 출력하지 않거나 특정 값(예를 들어, 0V)을 가지는 구동 신호(TX)를 출력할 수 있다.
수직 동기 신호(Vsync)의 라이징 에지(rising edge)가 발생하는 시점 직전에(또는, 펄스(PLS_V)가 발생하는 시점 이전에), 구동 신호(TX)는 기준 값을 가지며, 수직 동기 신호(Vsync)의 폴링 에지(falling edge)가 발생한 시점 이후에(또는, 펄스(PLS_V)가 종료된 시점 이후에), 구동 신호(TX)는 사인파로 변할 수 있다.
구동 신호(TX)는 수평 동기 신호(Hsync)와 비동기일 수 있다. 달리 말해, 구동 신호(TX)는 수평 동기 신호(Hsync)(예를 들어, 수평 동기 신호(Hsync)의 펄스가 발생하는 구간)를 고려하지 않고 자유롭게 설정될 수 있다. 예를 들어, 수평 동기 신호(Hsync)의 펄스가 발생하는 구간에서, 구동 신호(TX)는 변화하거나 교류 값(또는, 교류 전압)을 가지며, 또한, 수평 동기 신호(Hsync)의 펄스가 발생하지 않는 구간에서도, 구동 신호(TX)는 변화할 수 있다. 구동 신호(TX)는 수평 동기 신호(Hsync)와 무관하게 변화하며, 예를 들어, 구동 신호(TX)의 주기(T_TX)는 5μs, 4μs, 2.9μs이며(또는, 구동 신호(TX)는 200KHz, 250KHz, 350kHz의 주파수를 가지며), 수평 동기 신호(Hsync)의 주기(T_Hsync)인 3.7μs(또는, 2.7μs) 또는 이의 배수와 다를 수 있다. 구동 신호(TX)의 주파수는 수평 동기 신호(Hsync)의 주파수보다 작을 수 있으나, 이에 한정되는 것은 아니다.
구동 신호(TX)는 블랭크 구간에서도 변화하거나 사인파를 가지며, 또한, 블랭크 구간 내 수평 동기 신호(Hsync)의 펄스가 발생하지 않는 구간에서도 사인파를 가질 수 있다.
한편, 도 7a에서, 구동 신호(TX)는 수직 동기 신호(Vsync)의 라이징 에지가 발생하는 시점으로부터 일정 시간 이전에 기준 값을 가지며, 수직 동기 신호(Vsync)의 폴링 에지가 발생한 시점으로부터 일정 시간 이후에 구동 신호(TX)는 사인파로 변하는 것으로 도시되었다. 다만, 구동 신호(TX)가 이에 한정되는 것은 아니다.
예를 들어, 도 7b에 도시된 바와 같이, 구동 신호(TX)가 기준 값을 가지는 구간은 수직 동기 신호(Vsync)의 펄스(PLS_V)가 발생하는 구간과 일치하며, 구동 신호(TX)가 기준 값을 가지기 시작한 시점은 수직 동기 신호(Vsync)의 라이징 에지와 일치하며, 구동 신호(TX)가 교류값을 가지기 시작한 시점(또는, 사인파의 시작점)은 수직 동기 신호(Vsync)의 폴링 에지와 일치할 수도 있다.
또한, 도 7a에서, 구동 신호(TX)는 사인파를 가지는 것으로 도시되어 있으나, 구동 신호(TX)가 이에 한정되는 것은 아니다.
예를 들어, 도 7c에 도시된 바와 같이, 구동 신호(TX_1)는 구형파를 가질 수 있다. 구동 신호(TX_1)의 주기(T_TX_1)는 도 7a의 구동 신호(TX)의 주기(T_TX)와 동일하며, 수직 동기 신호(Vsync)가 발생하는 구간에서, 구동 신호(TX_1)의 펄스가 발생하지 않을 수 있다. 한편, 수직 동기 신호(Vsync)의 펄스가 발생하는 구간에서도, 구동 신호(TX_1)의 펄스가 발생할 수 있다.
도 7a 내지 도 7c를 참조하여 설명한 바와 같이, 구동 신호(TX)(및 구동 신호(TX_1))는 수직 동기 신호(Vsync)에 동기화되고, 수직 동기 신호(Vsync)의 펄스(PLS_V)를 회피하여 교류 형태를 가지며, 수직 동기 신호(Vsync)의 펄스(PLS_V)가 발생하는 구간에서 기준 값을 가질 수 있다. 또한, 구동 신호(TX)(및 구동 신호(TX_1))는 수평 동기 신호(Hsync)와 비동기일 수 있다. 따라서, 구동 신호(TX)의 주기(T_TX)(또는, 주기(T_TX_1))는 수평 동기 신호(Hsync)와 무관하게, 보다 자유롭게 설정될 수 있다. 특히, 구동 신호(TX)의 주기(T_TX)가 상대적으로 크게 설정되는 경우, 구동 신호(TX)의 주기(T_TX)에 대응하여 터치 센싱 시간이 보다 충분히 확보되고, 센싱 감도가 향상될 수 있다.
도 8a는 도 6a의 입력 감지 회로에 포함된 아날로그 전단의 비교 예를 나타내는 블록도이다. 도 8b 내지 도 8d는 도 6a의 입력 감지 회로에 포함된 아날로그 전단의 일 예를 나타내는 블록도들이다. 도 6a에 도시된 아날로그 전단들(AFE1 내지 AFE4)은 상호 동일하거나 유사하므로, 도 8a 내지 도 8d에서는 아날로그 전단들(AFE1 내지 AFE4)을 포괄하여 아날로그 전단(AFEn)(단, n은 양의 정수)을 기준으로 설명하기로 한다.
먼저 도 6a 및 도 8a를 참조하면, 비교 실시예에 따른 아날로그 전단(AFEn_C)은 전하 증폭기(CAn_C), 로우 패스 필터(LPFn_C), 및 아날로그 디지털 컨버터(ADCn_C)를 포함할 수 있다.
전하 증폭기(CAn_C)는 n번째 제2 신호 라인(SL2-n)(또는, 제n 센싱 라인)을 통해 제공되는 제n 센싱 신호(RXn) 및 기준 전압(GND)(또는, 기준 신호, 예를 들어, 그라운드 전압(ground voltage))을 수신하고, 기준 전압(GND)을 기준으로 제n 센싱 신호(RXn)(또는, 전하)를 증폭하여 증폭된 신호(CA_OUTn)를 출력할 수 있다. 즉, 전하 증폭기(CAn_C)는, 2개의 제2 신호 라인들로부터 2개의 센싱 신호들을 수신하는 대신에, 하나의 제2 신호 라인으로부터 하나의 센싱 신호만을 수신하여 증폭할 수 있다. 이 경우, 제n 센싱 신호(RXn)에 노이즈(또는, 기생 커패시턴스에 의한 신호 감쇠, 지연 등)가 포함되는 경우, 노이즈도 함께 증폭될 수 있다.
로우 패스 필터(LPFn_C)는 증폭된 신호(CA_OUTn)의 고주파 대역에 분포된 노이즈를 필터링하여, 출력 신호(LPF_OUTn)(또는, 필터링된 신호)를 출력할 수 있다. 다만, 저주파 대역의 노이즈는 필터링되지 못할 수 있다.
아날로그 디지털 컨버터(ADCn_C)는 출력 신호(LPF_OUTn)를 수신하고, 아날로그 형태의 출력 신호(LPF_OUTn)를 디지털 형태의 센싱 값(SSn)으로 변환하며, 센싱 값(SSn)을 신호 처리부(DSP)에 제공할 수 있다. 센싱 값(SSn)은 n번째 제2 신호 라인(SL2-n)(또는, 제n 센싱 라인)에 연결된 n번째 제2 감지 전극의 센싱 커패시턴스에 대응할 수 있다.
한편, 표시 장치(DD, 도 1 참조)(및 입력 감지 유닛(ISU))가 박형화 및 대형화되는 경우, 제2 감지 전극에 대한 기생 커패시턴스, 즉, 제1 감지 전극 및 제2 감지 전극 사이에 형성되는 센싱 커패시터 이외에, 제2 감지 전극이 다른 소자들과 중첩하여 형성된 기생 커패시터의 커패시턴스가 증가할 수 있으며, 기생 커패시턴스 대비 제2 감지 전극의 센싱 커패시턴스(또는, 센싱 커패시턴스의 변화량)의 비율이 감소할 수 있다. 즉, 신호대 잡음비(signal-to-noise ratio; SNR)가 감소하며, 센싱 감도가 저하될 수 있다.
따라서, 이하 도 8b 내지 도 8d를 참조하여 설명할 본 발명의 실시예들에 따른 아날로그 전단(AFEn, AFEn')은 차동 회로로 구현됨으로써, 센싱 신호에 포함된 노이즈를 보다 효과적으로 제거하고, 아날로그 디지털 컨버터의 다이나믹 레인지(또는, 다이나믹 레인지의 활용 범위)를 증가시키며, 센싱 감도를 향상시킬 수 있다.
도 8b 및 도 8c를 참조하면, 아날로그 전단(AFEn)은 전하 증폭기(CAn), 밴드 패스 필터(BPFn), 로우 패스 필터(LPFn), 및 아날로그 디지털 컨버터(ADCn)를 포함할 수 있다. 또한, 아날로그 전단(AFEn)은 믹서(MXn)를 더 포함할 수 있다.
전하 증폭기(CAn)는 제1 입력 단자와 연결되는 n번째 제2 신호 라인(SL2-n)(또는, 제n 센싱 라인)을 통해 제공되는 제n 센싱 신호(RXn) 및 제2 입력 단자와 연결되는 n+1번째 제2 신호 라인(SL2-(n+1))(또는, 제n+1 센싱 라인)을 통해 제공되는 제n+1 센싱 신호(RXn+1)를 수신하고, 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1)를 차동 증폭하여, 제1 및 제2 출력 단자들을 통해 상보적인(complementary) 제1 차동 신호(CA_OUT1n)(또는, 제1 증폭 신호) 및 제2 차동 신호(CA_OUT2n)(또는, 제2 증폭 신호)를 출력할 수 있다.
실시예들에서, 전하 증폭기(CAn)는 완전 차동 증폭기(fully differential amplifier)로 구현될 수 있다. 여기서, 완전 차동 증폭기는 2개의 입력 신호들을 차동하여 2개의 차동 신호들(즉, 상보적인 신호들)을 출력하는 차동 증폭기로 정의될 수 있다. 완전 차동 증폭기로 구현된 전하 증폭기(CAn)는 아날로그 디지털 컨버터(ADCn)(예를 들어, 2개의 아날로그 신호들을 차동하여 디지털 값을 출력하는 차동 아날로그 디지털 컨버터)와 관련하여, 센싱 신호들의 크기를 극대화할 수 있다.
전하 증폭기(CAn)에는 기준 전압(GND)이 제공되며, 기준 전압(GND)은 전하 증폭기(CAn)의 구동 전압으로 이용될 수도 있다. 전하 증폭기(CAn)의 구체적인 구성에 대해서는 도 9a 내지 도 9c를 참조하여 설명하기로 한다.
밴드 패스 필터(BPFn)는 제1 및 제2 입력 단자들로부터 수신된 제1 차동 신호(CA_OUT1n) 및 제2 차동 신호(CA_OUT2n) 각각의 특정 주파수 대역의 신호만을 선택하여, 제1 및 제2 출력 단자들을 통해 제1 필터링된 신호(BPF_OUT1n) 및 제2 필터링된 신호(BPF_OUT2n)를 출력할 수 있다. 밴드 패스 필터(BPFn)의 동작에 대해서는 로우 패스 필터(LPFn) 및 믹서(MXn)의 동작들과 함께, 도 9e를 참조하여 설명하기로 한다.
밴드 패스 필터(BPFn)는 제1 차동 신호(CA_OUT1n)를 선별적으로 증폭시켜 제1 필터링된 신호(BPF_OUT1n)를 출력하고, 제2 차동 신호(CA_OUT2n)를 선별적으로 증폭시켜 제2 필터링된 신호(BPF_OUT2n)를 출력할 수 있다. 예를 들어, 밴드 패스 필터(BPFn)는 완전 차동 증폭기의 부극성 입력 단자에 인가된 제1 차동 신호(CA_OUT1n)를 선별적으로 증폭시켜 완전 차동 증폭기의 정극성 출력 단자를 통해 제1 필터링된 신호(BPF_OUT1n)를 출력하고, 완전 차동 증폭기의 제2 입력 단자에 인가된 제2 차동 신호(CA_OUT2n)를 완전 차동 증폭기의 부극성 출력 단자를 통해 제2 필터링된 신호(BPF_OUT2n)를 출력할 수 있다.
제2 필터링된 신호(BPF_OUT2n)는 제1 필터링된 신호(BPF_OUT1n)가 반전된 파형을 가질 수 있다.
믹서(MXn)는 제1 필터링된 신호(BPF_OUT1n) 및 제2 필터링된 신호(BPF_OUT2n) 각각의 주파수를 변화시켜, 제1 복조 신호(MX_OUT1n) 및 제2 복조 신호(MX_OUT2n)를 출력할 수 있다. 예를 들어, 믹서(MXn)는 제1 필터링된 신호(BPF_OUT1n)를 복조(demodulation)하여 제1 복조 신호(MX_OUT1n)를 출력하고, 제2 필터링된 신호(BPF_OUT2n)를 복조하여 제2 복조 신호(MX_OUT2n)를 출력할 수 있다.
예를 들어, 믹서(MXn)는 2개의 입력 단자들과 2개의 출력 단자들을 포함하는 쵸핑 회로(또는, chopper)로 구현되고, 2개의 입력 단자들에 제공되는 제1 필터링된 신호(BPF_OUT1n) 및 제2 필터링된 신호(BPF_OUT2n)를 2개의 출력 단자들에 교번하여 연결함으로써, 제1 복조 신호(MX_OUT1n) 및 제2 복조 신호(MX_OUT2n)를 생성할 수 있다. 즉, 믹서(MXn)는 제1 필터링된 신호(BPF_OUT1n) 및 제2 필터링된 신호(BPF_OUT2n)로부터 터치 신호(TS, 도 9e 참조)를 추출할 수 있다. 실시예에 따라, 믹서(MXn)는 생략될 수도 있다.
로우 패스 필터(LPFn)는 제1 및 제2 입력 단자들로부터 수신된 제1 필터링된 신호(BPF_OUT1n) 및 제2 필터링된 신호(BPF_OUT2n) 각각의 고주파 대역에 분포된 노이즈를 필터링하여, 제1 및 제2 출력 단자들을 통해 제1 출력 신호(LPF_OUT1n)(또는, 제3 필터링된 신호) 및 제2 출력 신호(LPF_OUT2n)(또는, 제4 필터링된 신호)를 출력할 수 있다. 한편, 아날로그 전단(AFEn)이 믹서(MXn)를 포함하는 경우, 로우 패스 필터(LPFn)는 제1 복조 신호(MX_OUT1n) 및 제2 복조 신호(MX_OUT2n) 각각의 고주파 대역에 분포된 노이즈를 필터링하여, 제1 출력 신호(LPF_OUT1n)(또는, 제3 필터링된 신호) 및 제2 출력 신호(LPF_OUT2n)(또는, 제4 필터링된 신호)를 출력할 수 있다.
예를 들어, 로우 패스 필터(LPFn)는 차동 증폭기(또는, 완전 차동 증폭기), 저항, 및 커패시터를 포함하여 구현될 수 있으며, 상대적으로 저주파 대역의 신호만을 증폭시킬 수 있다. 로우 패스 필터(LPFn)는 제1 복조 신호(MX_OUT1n)의 노이즈를 필터링하여 제1 출력 신호(LPF_OUT1n)를 출력하고, 제2 복조 신호(MX_OUT2n)의 노이즈를 필터링하여 제2 출력 신호(LPF_OUT2n)를 출력할 수 있다. 예를 들어, 로우 패스 필터(LPFn)는 완전 차동 증폭기의 부극성 단자에 인가된 제1 복조 신호(MX_OUT1n)의 노이즈를 필터링하여 완전 차동 증폭기의 정극성 출력 단자를 통해 제1 출력 신호(LPF_OUT1n)를 출력하고, 완전 차동 증폭기의 정극성 단자에 인가된 제2 복조 신호(MX_OUT2n)의 노이즈를 필터링하여 완전 차동 증폭기의 정극성 출력 단자를 통해 제2 출력 신호(LPF_OUT2n)를 출력할 수 있다. 제2 출력 신호(LPF_OUT2n)는 제1 출력 신호(LPF_OUT1n)와 다른 극성을 가질 수 있다.
이와 같이, 밴드 패스 필터(BPFn), 믹서(MXn), 및 로우 패스 필터(LPFn)는 복조기의 기능을 수행하는 복조 회로(DEMn)를 구현할 수 있으며, 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1)로부터 구동 신호(TX)에 대응하는 신호(즉, 제1 출력 신호(LPF_OUT1n) 및 제2 출력 신호(LPF_OUT2n))만을 복원시키거나 추출할 수 있다.
아날로그 디지털 컨버터(ADCn)는 제1 및 제2 입력 단자들을 통해 제1 출력 신호(LPF_OUT1n) 및 제2 출력 신호(LPF_OUT2n)를 수신하고, 제1 출력 신호(LPF_OUT1n) 및 제2 출력 신호(LPF_OUT2n) 간의 차이(예를 들어, LFP_OUT1n-LPF_OUT2n)에 대응하는 센싱 값(SSn)(또는, 차동 출력 값)을 신호 처리부(DSP)에 제공할 수 있다. 예를 들어, 아날로그 디지털 컨버터(ADCn)는 아날로그 형태의 제1 출력 신호(LPF_OUT1n)를 디지털 형태의 제1 출력 값으로 변환하고, 아날로그 형태의 제2 출력 신호(LPF_OUT2n)를 디지털 형태의 제2 출력 값으로 변환하며, 제1 출력 값 및 제2 출력 값을 차동하여 센싱 값(SSn)을 출력할 수 있다.
도 8b 및 도 8c를 참조하여 설명한 바와 같이, 아날로그 전단(AFEn)은 전하 증폭기(CAn), 밴드 패스 필터(BPFn), 믹서(MXn), 및 로우 패스 필터(LPFn)를 이용하여, 2개의 입력 신호(즉, 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1))로부터 노이즈(예를 들어, 도 7a를 참조하여 설명한 수평 동기 신호(Hsync)에 기인한 노이즈 등)를 제거할 수 있다.
또한, 아날로그 전단(AFEn)은 전하 증폭기(CAn)로부터 아날로그 디지털 컨버터(ADCn)의 전단(즉, 로우 패스 필터(LPFn))까지, 2개의 차동 신호들을 유지하여 출력하는 완전 차동 회로(또는, 완전 차동 아날로그 전단)로 구현될 수 있다. 아날로그 전단(AFEn)은 아날로그 디지털 컨버터(ADCn)에 2개의 차동 신호들을 제공함으로써, 아날로그 디지털 컨버터의 다이나믹 레인지 또는 다이나믹 레인지의 활용 범위를 2배로 증가시키고, 센싱 감도를 향상시킬 수 있다.
다만, 본 발명의 실시예가 이에 제한되는 것은 아니며, 아날로그 전단(AFEn)은 단동(single-ended) 출력의 차동 아날로그 전단으로 구현될 수 있다.
예를 들어, 도 8d를 참조하면, 아날로그 전단(AFEn')은 전하 증폭기(CAn'), 밴드 패스 필터(BPFn'), 로우 패스 필터(LPFn'), 및 아날로그 디지털 컨버터(ADCn')를 포함할 수 있다.
전하 증폭기(CAn')는 n번째 제2 신호 라인(SL2-n)(또는, 제n 센싱 라인)을 통해 제공되는 제n 센싱 신호(RXn) 및 n+1번째 제2 신호 라인(SL2-(n+1))(또는, 제n+1 센싱 라인)을 통해 제공되는 제n+1 센싱 신호(RXn+1)를 수신하고, 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1)를 차동 증폭하여 단동의(또는, 하나의) 차동 신호(CA_OUTn)(또는, 증폭 신호)를 출력할 수 있다.
실시예들에서, 전하 증폭기(CAn')는 차동 입력-단동 출력의 차동 증폭기(differential input to a single-ended output amplifier)로 구현될 수 있다. 여기서, 차동 증폭기는 2개의 입력 신호들을 차동 증폭하여 1개의 신호를 출력하는 차동 증폭기로 정의될 수 있다. 단동 출력의 차동 증폭기로 구현된 전하 증폭기(CAn')는 아날로그 디지털 컨버터(ADCn')(예를 들어, 1개의 아날로그 신호를 디지털 값으로 변환하여 출력하는 단동 아날로그 디지털 컨버터)와 관련하여, 전력 소모를 최소화시킬 수 있다.
전하 증폭기(CAn')에는 기준 전압(GND)이 제공되며, 기준 전압(GND)은 전하 증폭기(CAn')의 구동 전압으로 이용될 수도 있다. 전하 증폭기(CAn')의 구체적인 구성에 대해서는 도 9d를 참조하여 설명하기로 한다.
한편, 전하 증폭기(CAn')가 하나의 차동 신호(CA_OUTn)를 출력하므로, 복조 회로(DEMn')에 포함되는 밴드 패스 필터(BPFn')와 로우 패스 필터(LPFn')는 단동 신호를 수신하고 필터링하여 단동 신호를 출력할 수 있다. 예를 들어, 밴드 패스 필터(BPFn')는 차동 신호(CA_OUTn)의 특정 주파수 대역의 신호만을 선택하여 필터링된 신호(BPF_OUTn)를 출력하고, 로우 패스 필터(LPFn')는 필터링된 신호(BPF_OUTn)의 고주파 대역에 분포된 노이즈를 필터링하여 출력 신호(LPF_OUTn)를 출력할 수 있다.
또한, 아날로그 디지털 컨버터(ADCn')는 출력 신호(LPF_OUTn)를 수신하고 이에 대응하는 센싱 값(SSn)(또는, 차동 출력 값)을 신호 처리부(DSP)에 제공할 수 있다. 예를 들어, 아날로그 디지털 컨버터(ADCn')는 아날로그 형태의 출력 신호(LPF_OUTn)를 디지털 형태의 출력 값으로 변환하여 센싱 값(SSn)을 출력할 수 있다.
도 8d를 참조하여 설명한 바와 같이, 아날로그 전단(AFEn')은 2개의 입력 신호(즉, 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1))로부터 노이즈를 제거함과 동시에, 단동 출력의 아날로그 전단으로 구현됨으로써 아날로그 전단(AFEn')의 회로 구성을 최소화하며 전력 소모를 최소화할 수 있다.
도 9a 내지 도 9c는 도 8b 및 도 8c의 아날로그 전단에 포함된 전하 증폭기의 일 예를 나타내는 회로도들이다. 도 9d는 도 8d의 아날로그 전단에 포함된 전하 증폭기의 일 예를 나타내는 회로도이다.
먼저, 도 8b, 도 8c, 및 도 9a를 참조하면, 전하 증폭기(CA)는 증폭기(AMP), 제1 커패시터(C1), 제1 저항(R1), 제2 커패시터(C2), 및 제2 저항(R2)을 포함할 수 있다.
증폭기(AMP)는 제2 입력 단자(IN_P)(즉, 정극성 입력 단자("+")), 제1 입력 단자(IN_N)(즉, 부극성 입력 단자("-")), 제1 출력 단자(OUT_P)(즉, 정극성 출력 단자("+")), 및 제2 출력 단자(OUT_N)(즉, 부극성 출력 단자("-"))를 포함할 수 있다. 증폭기(AMP)는 제3 입력 단자(IN_R)(또는, 기준 입력 단자)를 더 포함할 수 있으며, 제3 입력 단자(IN_R)에는 기준 전압(GND)이 인가될 수 있다.
증폭기(AMP)의 제1 입력 단자(IN_N)는 n번째 제2 신호 라인(SL2-n)에 연결되며, 증폭기(AMP)의 제1 입력 단자(IN_N)에는 제n 센싱 신호(RXn)가 인가될 수 있다. 증폭기(AMP)의 제2 입력 단자(IN_P)는 n+1번째 제2 신호 라인(SL2-(n+1))에 연결되며, 증폭기(AMP)의 제2 입력 단자(IN_P)에는 제n+1 센싱 신호(RXn+1)가 인가될 수 있다.
제1 커패시터(C1) 및 제1 저항(R1)은 증폭기(AMP)의 제1 입력 단자(IN_N) 및 제1 출력 단자(OUT_P) 사이에 병렬 연결될 수 있다. 따라서, 증폭기(AMP)의 제1 출력 단자(OUT_P)를 통해 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1)의 차이에 대응하는 제1 차동 신호(CA_OUT1)가 출력될 수 있다.
유사하게, 제2 커패시터(C2) 및 제2 저항(R2)은 증폭기(AMP)의 제1 입력 단자(IN_N) 및 제1 출력 단자(OUT_P) 사이에 병렬 연결될 수 있다. 제2 저항(R2)(및 제1 저항(R1))은 고정된 저항값을 가지거나, 가변 저항 또는 스위치로 구성될 수도 있다. 따라서, 증폭기(AMP)의 제2 출력 단자(OUT_N)를 통해 제n+1 센싱 신호(RXn+1) 및 제n 센싱 신호(RXn)의 차이에 대응하는 제2 차동 신호(CA_OUT2)가 출력될 수 있다. 제2 차동 신호(CA_OUT2)는 제1 차동 신호(CA_OUT1)가 반전된 파형을 가질 수 있다.
전하 증폭기(CA)는 차동 방식으로 제1 차동 신호(CA_OUT1) 및 제2 차동 신호(CA_OUT2)를 출력함으로써, 교류 오프셋(AC offset) 및 공통 노이즈를 제거할 수 있다.
실시예들에서, 증폭기(AMP)는 서브 증폭기들을 포함할 수 있다.
도 9b에 도시된 바와 같이, 전하 증폭기(CA_1)는 제1 서브 증폭기(AMP1)(또는, 제1 증폭기) 및 제2 서브 증폭기(AMP2)(또는, 제2 증폭기)를 포함할 수 있다. 제1 서브 증폭기(AMP1)는 증폭기(AMP)의 제2 입력 단자(IN_P), 제1 입력 단자(IN_N), 및 제1 출력 단자(OUT_P)에 대응하는 입출력 단자들을 포함할 수 있다. 제1 서브 증폭기(AMP1)의 부극성 입력 단자("-")에는 제n 센싱 신호(RXn)가 인가되고, 제1 서브 증폭기(AMP1)의 정극성 입력 단자("+")에는 제n+1 센싱 신호(RXn+1)가 인가될 수 있다. 제1 저항(R1), 제1 커패시터(C1), 및 제1 서브 증폭기(AMP1)의 연결 구성에 따라, 제1 서브 증폭기(AMP1)는 제n+1 센싱 신호(RXn+1)를 기준으로, 제n 센싱 신호(RXn)의 전하를 증폭하여 출력할 수 있다. 유사하게, 제2 서브 증폭기(AMP2)는 증폭기(AMP)의 제2 입력 단자(IN_P), 제1 입력 단자(IN_N), 및 제2 출력 단자(OUT_N)에 대응하는 입출력 단자들을 포함할 수 있다. 제2 서브 증폭기(AMP2)의 정극성 입력 단자("+")에는 제n 센싱 신호(RXn)가 인가되고, 제2 서브 증폭기(AMP2)의 부극성 입력 단자("-")에는 제n+1 센싱 신호(RXn+1)가 인가될 수 있다. 제2 저항(R2), 제2 커패시터(C2), 및 제2 서브 증폭기(AMP2)의 연결 구성에 따라, 제2 서브 증폭기(AMP2)는 제n 센싱 신호(RXn)를 기준으로, 제n+1 센싱 신호(RXn+1)의 전하를 증폭하여 출력할 수 있다.
기준 전압(GND)은 구동 전압으로서 제1 서브 증폭기(AMP1) 및 제2 서브 증폭기(AMP2)에 제공될 수 있으나, 이에 한정되는 것은 아니다.
도 9c에 도시된 바와 같이, 전하 증폭기(CA_2)는 제3 서브 증폭기(AMP3) 및 제4 서브 증폭기(AMP4)를 포함할 수 있다. 제3 서브 증폭기(AMP3)의 부극성 입력 단자("-")에는 제n 센싱 신호(RXn)가 인가되고, 제3 서브 증폭기(AMP3)의 정극성 입력 단자("+")에는 기준 전압(GND)이 인가될 수 있다. 제1 저항(R1), 제1 커패시터(C1), 및 제3 서브 증폭기(AMP3)의 연결 구성에 따라, 제3 서브 증폭기(AMP3)는 기준 전압(GND)을 기준으로, 제n 센싱 신호(RXn)의 전하를 증폭하여 출력할 수 있다. 유사하게, 제4 서브 증폭기(AMP4)의 정극성 입력 단자("+")에는 기준 전압(GND)이 인가되고, 제4 서브 증폭기(AMP4)의 부극성 입력 단자("-")에는 제n+1 센싱 신호(RXn+1)가 인가될 수 있다. 제2 저항(R2), 제2 커패시터(C2), 및 제4 서브 증폭기(AMP4)의 연결 구성에 따라, 제4 서브 증폭기(AMP4)는 기준 전압(GND)을 기준으로, 제n+1 센싱 신호(RXn+1)의 전하를 증폭하여 출력할 수 있다.
이와 같이, 전하 증폭기(CA, CA_1)는 완전 차동 증폭기로 구현되어, 교류 오프셋 및 공통 노이즈가 제거된 제1 차동 신호(CA_OUT1) 및 제2 차동 신호(CA_OUT2)를 출력할 수 있다. 이와 달리, 전하 증폭기(CA_2)는 기준 전압(GND)을 기준으로, 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1)를 각각 증폭한 제1 차동 신호(CA_OUT1) 및 제2 차동 신호(CA_OUT2)를 출력할 수도 있다.
한편, 도 8d를 참조하여 설명한 바와 같이, 전하 증폭기(CAn')는 단동 출력의 차동 증폭기로 구현될 수 있으며, 이를 설명하기 위해, 도 8d 및 도 9d를 참조하면, 전하 증폭기(CA_s)는 증폭기(AMP') 및 제3 내지 제6 저항들(R3, R4, R5, R6)을 포함할 수 있다.
증폭기(AMP')는 제2 입력 단자(IN_P)(즉, 정극성 입력 단자("+")), 제1 입력 단자(IN_N)(즉, 부극성 입력 단자("-")), 출력 단자(OUT)를 포함할 수 있다. 증폭기(AMP')는 제3 입력 단자(IN_R)(또는, 기준 입력 단자)를 더 포함할 수 있으며, 제3 입력 단자(IN_R)에는 기준 전압(GND)이 인가될 수 있다.
증폭기(AMP')의 제1 입력 단자(IN_N)는 제3 저항(R3)을 경유하여 n번째 제2 신호 라인(SL2-n)에 연결되며, 증폭기(AMP')의 제1 입력 단자(IN_N)에는 제n 센싱 신호(RXn)가 인가될 수 있다. 증폭기(AMP')의 제2 입력 단자(IN_P)는 제4 저항(R4)을 경유하여 n+1번째 제2 신호 라인(SL2-(n+1))에 연결되며, 증폭기(AMP')의 제2 입력 단자(IN_P)에는 제n+1 센싱 신호(RXn+1)가 인가될 수 있다. 또한, 증폭기(AMP')의 제2 입력 단자(IN_P)에는 제5 저항(R5)을 경유하여 기준 전압(GND)이 인가될 수 있다.
제6 저항(R6)은 증폭기(AMP')의 제1 입력 단자(IN_N) 및 출력 단자(OUT) 사이에 연결될 수 있다. 따라서, 증폭기(AMP')의 출력 단자(OUT)를 통해 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1)의 차이에 대응하는 차동 신호(CA_OUT)가 출력될 수 있다.
실시예들에 따라, 증폭기(AMP')는 증폭기(AMP')의 제1 입력 단자(IN_N) 및 출력 단자(OUT) 사이에서 제6 저항(R6)과 병렬 연결되는 커패시터를 더 포함할 수도 있다.
이와 같이, 전하 증폭기(CA_s)는 단동 출력의 차동 증폭기로 구현되어, 공통 노이즈가 제거된 차동 신호(CA_OUT)를 출력함과 동시에 비교적 간소화된 회로를 구성하여 전력 소모를 최소화할 수 있다.
도 9e는 도 8b 내지 도 8d의 아날로그 전단의 동작을 설명하기 위한 신호들의 일 예를 나타내는 도면이다.
도 6a, 도 6b, 도 8b, 도 8c, 도 8d, 및 도 9e를 참조하면, 터치 신호(TS)는 입력 감지 회로(IS-C)의 구동 주파수(또는, 센싱 주기)에 따라 기준 대역폭(예를 들어, -ωB 내지 ωB) 내의 주파수를 가질 수 있다. 제2 감지 전극들(IE2-1 내지 IE2-4) 각각으로부터 아날로그 전단(AFEn, AFEn')에 제공되는 센싱 신호(RX)는 구동 신호(TX)에 의해 변조(modulation)되며, 구동 신호(TX)의 주파수(ω0)를 중심으로 기준 대역폭(2ω0) 내의 주파수를 가질 수 있다. 센싱 신호(RX)는 음의 주파수 성분(예를 들어, -ω0)을 포함하나, 음의 주파수 성분은 양의 주파수 성분과 크기는 같고 180도의 위상 차이를 가지며, 음의 주파수 성분은 물리적으로 의미가 없으므로 고려하지 않는다. 밴드 패스 필터(BPFn, BPFn')는 센싱 신호(RX)의 주파수 대역에 대응하는 제1 전달 함수(F_BPF)를 가지며, 해당 주파수 대역 내 신호만을 증폭시킬 수 있다. 예를 들어, 밴드 패스 필터(BPFn, BPFn')는 차동 증폭기(또는, 완전 차동 증폭기), 커패시터, 및 저항을 포함하여 구현되고, 구동 신호(TX, 도 7a 참조)의 주파수 대역(예를 들어, 200KHz 내지 350KHz)에 대응하는 신호만을 증폭시킬 수 있다.
믹서(MXn)는 상대적으로 고주파 대역에 있는 신호(즉, 밴드 패스 필터(BPFn, BPFn')에 대응하는 주파수 대역 내 신호)를 저주파 대역 내 복조 신호(MX_OUT)(즉, 터치 신호(TS)에 대응하는 주파수 대역 내 신호)로 변환시킬 수 있다. 또한, 믹서(MXn)는 상대적으로 저주파 대역에 있는 노이즈를 고주파 대역 내 고주파 노이즈(NS)로 변환시킬 수 있다. 참고로, 아날로그 전단(AFEn, AFEn') 등을 구성하는 반도체 소자들(예를 들어, 트랜지스터)에는 기본적으로 저주파 노이즈(예를 들어, “1/f 노이즈”라 불리는 노이즈)가 발생하며, 믹서(MXn)는 이러한 저주파 노이즈를 쵸핑 동작을 통해 고주파 대역으로 이동시킬 수 있다.
로우 패스 필터(LPFn, LPFn')는 터치 신호(TS)의 주파수 대역에 대응하는 제2 전달 함수(F_LPF)를 가지며, 예를 들어, 제2 전달 함수(F_LPF)의 게인(GAIN_LPF)은 ωB 이하의 주파수 대역에서 약 2 일 수 있다. 이 경우, 로우 패스 필터(LPFn, LPFn')는 저주파 대역 내 복조 신호(MX_OUT)만을 증폭시켜, 출력 신호(LPF_OUT)로서 출력할 수 있다.
도 10은 도 6a의 입력 감지 회로의 일 예를 나타내는 블록도이다. 한편, 도 10에는 제2 신호 라인들(SL2-1 내지 SL2-8)이 8개이고, 제2 신호 라인들(SL2-1 내지 SL2-8)로부터 센싱 신호들(RX1 내지 RX8)을 수신하는 아날로그 전단들(AFE1 내지 AFE7)이 7개인 것으로 도시되어 있으나, 이는 설명의 편의를 위해 예시적으로 도시된 것에 불과하며, 제2 신호 라인들(SL2-1 내지 SL2-8)(즉, 도 6a의 입력 감지 유닛(ISU)에 포함되는 제2 신호 라인들)의 개수와 아날로그 전단들(AFE1 내지 AFE7)의 개수가 이에 제한되는 것은 아니다.
도 6a, 도 6b, 도 8b, 도 8c, 도 8d, 및 도 10을 참조하면, 입력 감지 회로(IS-C)는 외부 입력(예를 들어, 사용자의 터치 입력)에 대응하는 센싱 신호(예를 들어, 센싱 신호들(RX1 내지 RX8))를 수신하며, 센싱 신호에 기초하여 외부 입력의 위치를 산출하거나 인식할 수 있다.
이를 위해, 입력 감지 회로(IS-C)는 도 6a 및 도 6b를 참조하여 설명한 아날로그 전단 그룹(AFEG) 및 신호 처리부(DSP)를 포함할 수 있다.
아날로그 전단 그룹(AFEG)은 아날로그 전단들(AFE1 내지 AFE7)을 포함할 수 있다. 도 6a 및 도 6b를 참조하여 설명한 바와 같이, 아날로그 전단들(AFE1 내지 AFE7)은 제2 신호 라인들(SL2-1 내지 SL2-8) 중 상호 인접한 2개의 제2 신호 라인들(또는, 제2 감지 전극들)에 연결되며, 2개의 제2 신호 라인들을 통해 제공되는 2개의 센싱 신호들을 수신할 수 있다.
예를 들어, 제1 아날로그 전단(AFE1)은 첫 번째 제2 신호 라인(SL2-1) 및 두 번째 제2 신호 라인(SL2-2)에 연결되어 제1 센싱 신호(RX1) 및 제2 센싱 신호(RX2)를 수신할 수 있으며, 제2 아날로그 전단(AFE2)은 두 번째 제2 신호 라인(SL2-2) 및 세 번째 제2 신호 라인(SL2-3)에 연결되어 제2 센싱 신호(RX2) 및 제3 센싱 신호(RX3)를 수신할 수 있다. 유사하게, 제3 내지 제7 아날로그 전단들(AFE3 내지 AFE7)도 인접한 2개의 제2 신호 라인들에 연결되어 2개의 센싱 신호들을 수신할 수 있다.
한편, 도 10에 도시된 바와 같이, 아날로그 전단들(AFE1 내지 AFE7)이 상호 인접한 2개의 제2 신호 라인들에 연결되므로, 아날로그 전단들(AFE1 내지 AFE7)의 개수는 제2 신호 라인들(SL2-1 내지 SL2-8)의 개수보다 1개가 적을 수 있다.
또한, 도 8b 내지 도 8d를 참조하여 설명한 바와 같이, 아날로그 전단들(AFE1 내지 AFE7) 각각은 센싱 신호들에 기초하여 센싱 값(예를 들어, 제1 내지 제7 센싱 값들(SS1 내지 SS7))을 출력할 수 있다.
여기서, 아날로그 전단들(AFE1 내지 AFE7)은 차동 아날로그 전단(예를 들어, 완전 차동 아날로그 전단)으로 구현되므로, 아날로그 전단들(AFE1 내지 AFE7)이 출력하는 센싱 값들(SS1 내지 SS7) 각각은, 아날로그 전단들(AFE1 내지 AFE7) 각각이 수신하는 2개의 센싱 신호들의 차이 값에 대응할 수 있다.
예를 들어, 제1 내지 제7 아날로그 전단들(AFE1 내지 AFE7) 각각이 출력하는 제1 내지 제7 센싱 값들(SS1 내지 SS7)은 각각 제1 내지 제7 차이 값들(DV1 내지 DV7)에 대응할 수 있다. 여기서, 제1 차이 값(DV1)은 제1 및 제2 센싱 신호들(RX1, RX2)의 차이(예를 들어, RX1-RX2)에 대응하고, 제2 차이 값(DV2)은 제2 및 제3 센싱 신호들(RX2, RX3)의 차이(예를 들어, RX2-RX3)에 대응하며, 제3 차이 값(DV3)은 제3 및 제4 센싱 신호들(RX3, RX4)의 차이(예를 들어, RX3-RX4)에 대응하고, 제4 차이 값(DV4)은 제4 및 제5 센싱 신호들(RX4, RX5)의 차이(예를 들어, RX4-RX5)에 대응하며, 제5 차이 값(DV5)은 제5 및 제6 센싱 신호들(RX5, RX6)의 차이(예를 들어, RX5-RX6)에 대응하고, 제6 차이 값(DV6)은 제6 및 제7 센싱 신호들(RX6, RX7)의 차이(예를 들어, RX6-RX7)에 대응하며, 제7 차이 값(DV7)은 제7 및 제8 센싱 신호들(RX7, RX8)의 차이(예를 들어, RX7-RX8)에 대응할 수 있다.
아날로그 전단들(AFE1 내지 AFE7)이 출력하는 센싱 값들(SS1 내지 SS7)은 신호 처리부(DSP)에 제공될 수 있다.
신호 처리부(DSP)는 센싱 값들(SS1 내지 SS7)에 기초하여 외부 입력(예를 들어, 사용자의 터치 입력)의 터치 여부를 판단하거나, 터치가 발생한 위치를 산출할 수 있다.
실시예들에 따라, 신호 처리부(DSP)는 센싱 값들(SS1 내지 SS7)의 크기를 비교를 통해, 제2 감지 전극들의 센싱 커패시턴스의 변화량을 비교함으로써 터치 여부 판단 및 터치 위치를 산출할 수 있다.
여기서, 상술한 바와 같이, 센싱 값들(SS1 내지 SS7)은 상호 인접한 2개의 제2 신호 라인들(또는, 제2 감지 전극들)로부터 제공되는 2개의 센싱 신호들의 차이 값들(예를 들어, RX1-RX2, RX2-RX3, RX3-RX4, RX4-RX5, RX5-RX6, RX6-RX7, RX7-RX8)에 각각 대응하므로, 신호 처리부(DSP)가 센싱 값들(SS1 내지 SS7)의 크기를 단순 비교하는 경우, 터치 위치 산출에 있어서 정확도가 감소할 수 있다. 예를 들어, 터치 입력이 입력 감지 유닛(ISU)에 인가되는 경우, 제2 신호 라인들(SL2-1 내지 SL2-8) 중 터치 입력이 인가된 위치에 대응하는 제2 신호 라인뿐만 아니라 인접한 제2 신호 라인들에서도 센싱 커패시턴스 변화가 발생하는 경우가 있을 수 있다. 일 예로, 세 번째 제2 신호 라인(SL2-3)에 대응하여 터치 입력이 발생한 경우, 터치 입력의 위치에 따라 두 번째 제2 신호 라인(SL2-2)의 센싱 커패시턴스 및/또는 네 번째 제2 신호 라인(SL2-4)의 센싱 커패시턴스 변화가 함께 발생할 수 있다. 따라서, 터치 입력이 인가된 위치에 대응하는 제2 신호 라인 및 이와 인접한 제2 신호 라인 간의 센싱 신호들의 차이 값, 즉, 해당 센싱 값이 상대적으로 작은 경우가 발생할 수 있다.
이에 따라, 본 발명의 실시예들에 따른 신호 처리부(DSP)는 센싱 값들(SS1 내지 SS7)을 변환하고, 변환한 값의 크기 비교를 통해 터치 위치를 산출할 수 있다.
일 실시예에서, 신호 처리부(DSP)는 제2 신호 라인들(SS2-1 내지 SS2-8) 중 하나(예를 들어, 첫 번째 제2 신호 라인(SL2-1))를 기준 신호 라인으로 설정하고, 제2 신호 라인들(SS2-1 내지 SS2-8) 각각과 기준 신호 라인 간의 센싱 신호들(RX1 내지 RX8) 차이를 비교하도록 센싱 값들(SS1 내지 SS7)을 변환할 수 있다.
이를 위해, 신호 처리부(DSP)는 변환기들(CVT1 내지 CVT7) 및 위치 산출 회로(CTL)를 포함할 수 있다.
변환기들(CVT1 내지 CVT7)은 센싱 값들(SS1 내지 SS7)을 수신하고, 차이 값들(DV1 내지 DV7)에 기초하여 센싱 값들(SS1 내지 SS7)을 변환 값들(CV1 내지 CV7)로 변환할 수 있다.
예를 들어, 신호 처리부(DSP)가 제2 신호 라인들(SL2-1 내지 SL2-8) 중 첫 번째 제2 신호 라인(SL2-1)을 기준 신호 라인으로 설정하는 경우, 제1 변환기(CVT1)는 제1 및 제2 센싱 신호들(RX1, RX2)의 차이 값(즉, 제1 차이 값(DV1))(예를 들어, RX1-RX2)에 대응하는 제1 센싱 값(SS1)을 비교 대상이 되는 제1 변환 값(CV1)으로 변환할 수 있다. 여기서, 제1 변환 값(CV1)은 제1 차이 값(DV1)에 대응할 수 있다. 즉, 제1 변환 값(CV1)은 첫 번째 제2 신호 라인(SL2-1)과 두 번째 제2 신호 라인(SL2-2) 간의 센싱 신호들의 차이(예를 들어, RX1-RX2)에 대응할 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 제1 변환 값(CV1)이 제1 차이 값(DV1)에 대응하므로, 제1 변환기(CVT1)는 제1 센싱 값(SS1)을 변환하지 않고 바이패스(bypass)하여 출력할 수도 있다.
제1 변환기(CVT1)는 제1 변환 값(CV1)을 제2 변환기(CVT2)에 제공할 수 있다.
제2 변환기(CVT2)는 제1 변환 값(CV1)을 이용하여, 제2 센싱 값(SS2)을 제2 변환 값(CV2)으로 변환할 수 있다. 일 예로, 제2 변환기(CVT2)는 제2 및 제3 센싱 신호들(RX2, RX3)의 차이 값(즉, 제2 차이 값(DV2))(예를 들어, RX2-RX3)과 제1 변환 값(CV1)(예를 들어, RX1-RX2)을 더함으로써, 제2 센싱 값(SS2)을 제2 변환 값(CV2)으로 변환할 수 있다. 즉, 제2 변환 값(CV2)은 첫 번째 제2 신호 라인(SL2-1)과 세 번째 제2 신호 라인(SL2-3) 간의 센싱 신호들의 차이(예를 들어, RX1-RX3)에 대응할 수 있다.
제2 변환기(CVT2)는 제2 변환 값(CV2)을 제3 변환기(CVT3)에 제공할 수 있다.
유사하게, 제3 변환기(CVT3)는 제2 변환 값(CV2)을 이용하여, 제3 센싱 값(SS3)을 제3 변환 값(CV3)으로 변환할 수 있다. 일 예로, 제3 변환기(CVT3)는 제3 및 제4 센싱 신호들(RX3, RX4)의 차이 값(즉, 제3 차이 값(DV3))(예를 들어, RX3-RX4)과 제2 변환 값(CV2)(예를 들어, RX1-RX3)을 더함으로써, 제3 센싱 값(SS3)을 제3 변환 값(CV3)으로 변환할 수 있다. 즉, 제3 변환 값(CV3)은 첫 번째 제2 신호 라인(SL2-1)과 네 번째 제2 신호 라인(SL2-4) 간의 센싱 신호들의 차이(예를 들어, RX1-RX4)에 대응할 수 있다.
또한, 제2 변환기(CVT2)와 제3 변환기(CVT3)의 동작과 유사하게, 제4 내지 제7 변환기들(CVT4 내지 CVT7) 각각은 제4 내지 제7 센싱 값들(SS4 내지 SS7)을 제4 내지 제7 변환 값들(CV4 내지 CV7)로 변환할 수 있다. 여기서, 제4 변환 값(CV4)은 첫 번째 제2 신호 라인(SL2-1)과 다섯 번째 제2 신호 라인(SL2-5) 간의 센싱 신호들의 차이(예를 들어, RX1-RX5)에 대응하며, 제5 변환 값(CV5)은 첫 번째 제2 신호 라인(SL2-1)과 여섯 번째 제2 신호 라인(SL2-6) 간의 센싱 신호들의 차이(예를 들어, RX1-RX6)에 대응하고, 제6 변환 값(CV6)은 첫 번째 제2 신호 라인(SL2-1)과 일곱 번째 제2 신호 라인(SL2-6) 간의 센싱 신호들의 차이(예를 들어, RX1-RX7)에 대응하며, 제7 변환 값(CV7)은 첫 번째 제2 신호 라인(SL2-1)과 여덟 번째 제2 신호 라인(SL2-8) 간의 센싱 신호들의 차이(예를 들어, RX1-RX8)에 대응할 수 있다.
변환기들(CVT1 내지 CVT7)은 변환 값들(CV1 내지 CV7)을 위치 산출 회로(CTL)에 제공할 수 있다.
일 실시예에서, 위치 산출 회로(CTL)는 변환 값들(CV1 내지 CV7)의 크기를 비교하여 터치 위치를 산출할 수 있다. 여기서, 터치 입력이 발생한 위치에 대응하여 센싱 커패시턴스의 값이 증가하므로, 위치 산출 회로(CTL)는 변환 값들(CV1 내지 CV7) 중 가장 큰 값에 대응하는 제2 신호 라인(또는, 제2 감지 전극)을 센싱 커패시턴스의 변화량이 가장 큰 제2 신호 라인(또는, 제2 감지 전극)으로 판단하여 이를 터치 위치로 산출할 수 있다. 이때, 변환 값들(CV1 내지 CV7) 각각은 동일한 기준 신호 라인의 센싱 값에서 대응하는 제2 신호 라인의 센싱 값을 뺀 값에 대응하므로, 위치 산출 회로(CTL)는 변환 값들(CV1 내지 CV7)의 크기 비교를 통해, 제2 감지 전극들의 센싱 커패시턴스 변화량을 비교할 수 있다.
예를 들어, 변환 값들(CV1 내지 CV7) 중 제3 변환 값(CV3)이 가장 큰 경우, 제3 변환 값(CV3)은 첫 번째 제2 신호 라인(SL2-1)과 네 번째 제2 신호 라인(SL2-4) 간의 센싱 신호들의 차이(예를 들어, RX1-RX4)에 대응하므로, 위치 산출 회로(CTL)는 네 번째 제2 신호 라인(SL2-4)(또는, 네 번째 제2 감지 전극(IE2-4, 도 6a 참조))에 터치 입력이 인가된 것으로 판단할 수 있다.
도 6a, 도 6b, 도 8b, 도 8c, 도 8d, 및 도 10을 참조하여 설명한 바와 같이, 입력 감지 회로(IS-C)는 센싱 값들(SS1 내지 SS7)을 기준 신호 라인을 기준으로 변환하고, 변환 값들(CV1 내지 CV7)을 비교하여 외부 입력(예를 들어, 사용자의 터치 입력)의 위치를 산출하거나 인식함으로써, 외부 입력 위치 산출의 정확도가 향상될 수 있다.
도 11은 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 6a, 도 6b, 및 도 11을 참조하면, 도 11의 입력 감지 회로(IS-C_1)는 아날로그 전단 그룹(AFEG_1)이 아날로그 전단들(AFE1_1, AFE2_1, AFE3_1, AFE4_1)을 포함한다는 점에서, 도 6a 및 도 6b의 입력 감지 회로(IS-C)와 상이하다. 아날로그 전단들(AFE1_1, AFE2_1, AFE3_1, AFE4_1)을 제외하고, 도 11의 입력 감지 회로(IS-C_1)는 도 6a 및 도 6b의 입력 감지 회로(IS-C)와 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
아날로그 전단들(AFE1_1, AFE2_1, AFE3_1, AFE4_1) 중 제1 아날로그 전단(AFE1_1)은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 상호 인접한 2개의 제2 감지 전극들(또는, 제2 신호 라인들)에 연결될 수 있다. 예를 들어, 제1 아날로그 전단(AFE1_1)은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 첫 번째 제2 감지 전극(IE2-1)(또는, 제1 센싱 전극)과 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극)에 연결될 수 있다. 한편, 아날로그 전단들(AFE1_1, AFE2-2, AFE3_1, AFE4_1) 중 마지막 아날로그 전단도 제1 아날로그 전단(AFE1_1)과 유사하게 제2 감지 전극들(IE2-1 내지 IE2-4) 중 상호 인접한 2개의 제2 감지 전극들(또는, 제2 신호 라인들)에 연결될 수 있다. 예를 들어, 마지막 아날로그 전단은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 마지막 2개의 제2 감지 전극들에 연결될 수 있다.
또한, 아날로그 전단들(AFE1_1, AFE2_1, AFE3_1, AFE4_1) 중 제1 아날로그 전단(AFE1_1)과 마지막 아날로그 전단을 제외한 아날로그 전단들(AFE2_1, AFE3_1, AFE4_1) 각각은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 대응하는 제2 감지 전극(또는, 제2 신호 라인) 및 이와 인접한 2개의 제2 감지 전극들(또는, 제2 신호 라인들)에 연결될 수 있다. 즉, 아날로그 전단들(AFE2_1, AFE3_1, AFE4_1) 각각은 상호 인접한 3개의 제2 감지 전극들(또는, 제2 신호 라인들)에 연결될 수 있다. 예를 들어, 제2 아날로그 전단(AFE2_1)은 첫 번째 제2 감지 전극(IE2-1)(또는, 제1 센싱 전극), 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극), 및 세 번째 제2 감지 전극(IE2-3)(또는, 제3 센싱 전극)에 연결될 수 있다. 다른 예로, 제3 아날로그 전단(AFE3_1)은 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극), 세 번째 제2 감지 전극(IE2-3)(또는, 제3 센싱 전극), 및 네 번째 제2 감지 전극(IE2-4)(또는, 제4 센싱 전극)에 연결될 수 있다.
일 실시예에서, 아날로그 전단 그룹(AFEG_1)(또는, 아날로그 전단 그룹(AFEG_1)에 포함되는 아날로그 전단들 각각)은 2단의 차동 증폭기를 포함하여 구현될 수 있다. 예를 들어, 아날로그 전단 그룹(AFEG_1)(또는, 아날로그 전단 그룹(AFEG_1)에 포함되는 아날로그 전단들 각각)은 제1 전하 증폭기 및 제1 전하 증폭기와 순차적으로 연결된 제2 전하 증폭기를 포함할 수 있다.
여기서, 제1 전하 증폭기는 제2 감지 전극들(IE2-1 내지 IE2-4) 중 상호 인접한 2개의 제2 감지 전극들에 연결되어, 제2 감지 전극들을 통해 제공되는 2개의 센싱 신호들을 차동 증폭하여, 단동의(또는, 하나의) 차동 신호(또는, 증폭 신호)를 출력할 수 있다. 예를 들어, 제1 전하 증폭기는 도 9d를 참조하여 설명한 단동 출력의 차동 증폭기로 구현될 수 있다.
또한, 제2 전하 증폭기는 상호 인접한 2개의 제1 전하 증폭기들과 연결되어, 제1 전하 증폭기들을 통해 제공되는 2개의 차동 신호를 차동 증폭하여, 상보적인 2개의 차동 신호들을 출력할 수 있다. 예를 들어, 제2 전하 증폭기는 도 9a 내지 도 9c를 참조하여 설명한 완전 차동 증폭기로 구현될 수 있다.
실시예들에서, 제1 아날로그 전단(AFE1_1)은 제1 전하 증폭기만을 포함하고, 제2 감지 전극들(IE2-1 내지 IE2-4) 중 첫 번째 제2 감지 전극(IE2-1)(또는, 첫 번째 제2 신호 라인(SL2-1))과 두 번째 제2 감지 전극(IE2-2)(또는, 두 번째 제2 신호 라인(SL2-2))에 연결되며, 센싱 커패시터들의 커패시턴스 차이에 대응하는 센싱 값(또는, 차동 출력 값)을 출력할 수 있다. 예를 들어, 제1 아날로그 전단(AFE1_1)은 도 6a, 도 6b, 및 도 8d를 참조하여 설명한 단동 출력의 아날로그 전단으로 구현될 수 있다. 유사하게, 아날로그 전단들(AFE1_1, AFE2_1, AFE3_1, AFE4_1) 중 마지막 아날로그 전단도 도 6a, 도 6b, 및 도 8d를 참조하여 설명한 단동 출력의 아날로그 전단으로 구현될 수 있다.
실시예들에서, 아날로그 전단들(AFE1_1, AFE2_1, AFE3_1, AFE4_1) 중 제1 아날로그 전단(AFE1_1)과 마지막 아날로그 전단을 제외한 아날로그 전단들(AFE2_1, AFE3_1, AFE4_1) 각각은, 제1 전하 증폭기 및 제2 전하 증폭기를 포함하고, 제2 감지 전극들(IE2-1 내지 IE2-4) 중 대응하는 제2 감지 전극(또는, 제2 신호 라인) 및 이와 인접한 2개의 제2 감지 전극들(또는, 제2 신호 라인들)에 연결되며, 대응하는 제2 감지 전극의 센싱 커패시턴스를 증폭(예를 들어, 2배 증폭)한 값에서 인접한 2개의 제2 감지 전극들의 센싱 커패시턴스들을 감한(또는, 뺀) 값에 대응하는 센싱 값을 출력할 수 있다. 예를 들어, 제2 아날로그 전단(AFE2_1)은 대응하는 두 번째 제2 감지 전극(IE2-2)에 형성된 센싱 커패시터의 센싱 커패시턴스(예를 들어, 제1-2 센싱 커패시터(C12)의 커패시턴스)를 증폭(예를 들어, 2배 증폭)한 값에 첫 번째 및 세 번째 제2 감지 전극들(IE2-1, IE2-3)에 형성된 센싱 커패시터들의 센싱 커패시턴스들(예를 들어, 제1-1 센싱 커패시터(C11)의 커패시턴스 및 제1-3 센싱 커패시터(C13)의 커패시턴스)을 감한 값에 대응하는 제2 센싱 값을 출력할 수 있다.
아날로그 전단들(AFE1_1 내지 AFE4_1) 각각은 증폭기(제1 전하 증폭기 및/또는 제2 전하 증폭기), 필터, 아날로그 디지털 변환기 등을 포함하여 구성될 수 있으며, 아날로그 전단들(AFE1_1 내지 AFE4_1) 각각의 구체적인 구성에 대해서는 도 12a 및 도 12b를 참조하여 설명하기로 한다.
아날로그 전단들(AFE1_1 내지 AFE4_1)에서 출력된 센싱 값들은 신호 처리부(DSP_1)에 제공되며, 신호 처리부(DSP_1)는 센싱 값들에 기초하여 터치 여부를 판단하거나, 터치가 발생한 위치를 산출할 수 있다.
입력 감지 유닛(ISU)의 특정 영역에 터치 이벤트가 발생한 경우, 해당 영역에 위치하는 제1 감지 전극 및 제2 감지 전극 사이의 커패시턴스가 변할 수 있다. 예를 들어, 첫 번째 제1 감지 전극(IE1-1)과 두 번째 제2 감지 전극(IE2-2)이 교차하는 영역에 터치 이벤트가 발생한 경우, 첫 번째 제1 감지 전극(IE1-1)과 두 번째 제2 감지 전극(IE2-2) 사이의 제1-2 센싱 커패시터(C12)의 커패시턴스가 변할 수 있다. 한편, 첫 번째 제1 감지 전극(IE1-1)과 첫 번째 제2 감지 전극(IE2-1) 사이의 제1-1 센싱 커패시터(C11)의 커패시턴스 및/또는 첫 번째 제1 감지 전극(IE1-1)과 세 번째 제2 감지 전극(IE3-1) 사이의 제1-3 센싱 커패시터(C13)의 커패시턴스는 변하지 않거나 변화가 적을 수 있다. 따라서, 제2 아날로그 전단(AFE2_1)을 통해 출력되는 제2 센싱 값의 변화량이 다른 센싱 값들의 변화량들보다 상대적으로 클 수 있으며, 변화량이 상대적으로 큰 제2 센싱 값에 기초하여 터치가 발생한 위치가 검출될 수 있다.
이때, 아날로그 전단(예를 들어, 제2 아날로그 전단(AFE2_1))은 대응하는 제2 감지 전극(예를 들어, 두 번째 제2 감지 전극(IE2-2))에 형성된 센싱 커패시터의 센싱 커패시턴스(예를 들어, 제1-2 센싱 커패시터(C12)의 커패시턴스)를 증폭하여 센싱 값(예를 들어, 제2 센싱 값)을 출력하므로, 신호 처리부(DSP_1)는 아날로그 전단 그룹(AFEG_1)으로부터 제공받은 센싱 값들을 별도로 변환하지 않고도 센싱 값들의 크기 비교를 통해 센싱 커패시턴스의 변화량을 비교하여 터치가 발생한 위치를 검출할 수 있다. 여기서, 신호 처리부(DSP_1)가 별도의 변환 동작을 수행하지 않으므로, 신호 처리부(DSP_1)의 신호 처리 로드(load)가 감소할 수 있다.
한편, 도 11의 입력 감지 회로(IS-C_1)에는 도 6b를 참조하여 설명한 분배 회로들(DC1, DC2, DC3)이 적용될 수도 있다.
도 12a 및 도 12b는 도 11의 입력 감지 회로에 포함된 아날로그 전단의 일 예를 나타내는 블록도들이다. 도 12a에는 도 11을 참조하여 설명한 아날로그 전단들(AFE1_1 내지 AFE4_1) 중 제1 아날로그 전단(AFE1_1)이 도시되어 있다. 한편, 도 11을 참조하여 설명한 바와 같이 아날로그 전단들(AFE1_1 내지 AFE4_1) 중 마지막 아날로그 전단은 도 12a의 제1 아날로그 전단(AFE1_1)과 실질적으로 동일하거나 유사하게 구성될 수 있다. 또한, 아날로그 전단들(AFE1_1 내지 AFE4_1) 중 제1 아날로그 전단(AFE1_1)과 마지막 아날로그 전단을 제외한 아날로그 전단들(AFE2_1, AFE3_1, AFE4_1)은 상호 동일하거나 유사하므로, 도 12b에서는 아날로그 전단들(AFE2_1, AFE3_1, AFE4_1)을 포괄하여 제n 및 제n+1 아날로그 전단들(AFEn_1, AFE(n+1)_1)(단, n은 양의 정수)을 기준으로 설명하기로 한다.
한편, 도 11을 참조하여 설명한 바와 같이, 도 12a 및 도 12b에 도시된 제1 전하 증폭기들(FCA1, FCAn-1, FCAn, FCAn+1)은 도 8d 및 도 9d를 참조하여 설명한 전하 증폭기(CAn')와 실질적으로 동일하거나 유사하고, 도 12a 및 도 12b에 도시된 제2 전하 증폭기들(SCAn-1, SCAn)은 도 8b, 도 8c, 및 도 9a 내지 도 9c를 참조하여 설명한 전하 증폭기(CAn)와 실질적으로 동일하거나 유사하며, 도 12a에 도시된 복조 회로(DEM1) 및 아날로그 디지털 컨버터(ADC1)는 도 8d를 참조하여 설명한 복조 회로(DEMn') 및 아날로그 디지털 컨버터(ADCn')와 실질적으로 동일하거나 유사하고, 도 12b에 도시된 복조 회로들(DEMn, DEMn+1)은 도 8b 및 도 8c를 참조하여 설명한 복조 회로(DEMn)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
먼저, 도 12a를 참조하면, 제1 아날로그 전단(AFE1_1)은 제1 전하 증폭기(FCA1), 복조 회로(DEM1), 및 아날로그 디지털 컨버터(ADC1)를 포함할 수 있다. 도 11을 참조하여 설명한 바와 같이, 제1 아날로그 전단(AFE1_1)은 도 8d를 참조하여 설명한 아날로그 전단(AFEn')과 실질적으로 동일하거나 유사하게 구현될 수 있다.
제1 전하 증폭기(FCA1)는 첫 번째 제2 신호 라인(SL2-1)(또는, 제1 센싱 라인)을 통해 제공되는 제1 센싱 신호(RX1) 및 두 번째 제2 신호 라인(SL2-2)(또는, 제2 센싱 라인)을 통해 제공되는 제2 센싱 신호(RX2)를 수신하고, 제1 센싱 신호(RX1) 및 제2 센싱 신호(RX2)를 차동 증폭하여 단동의(또는, 하나의) 제1 서브 차동 신호(FCA_OUT1)를 출력할 수 있다.
제1 복조 회로(DEM1)는 제1 전하 증폭기(FCA1)로부터 제공되는 첫 번째 차동 신호(FCA_OUT1)를 수신하고, 필터링하여 첫 번째 출력 신호(LPF_OUT1)를 출력할 수 있다. 한편, 제1 아날로그 전단(AFE1_1)은 제2 전하 증폭기를 포함하지 않으므로, 제1 복조 회로(DEM1)의 입력 단자는 도 12b를 참조하여 설명할 복조 회로들(DEMn, DEMn+1)과 상이하게 제1 전하 증폭기(FCA1)의 출력 단자와 직접 연결될 수 있다.
또한, 제1 아날로그 디지털 컨버터(ADC1)는 첫 번째 출력 신호(LPF_OUT1)를 수신하고, 이에 대응하는 제1 센싱 값(SSn)(또는, 제1 차동 출력 값)을 신호 처리부(DSP_1)에 제공할 수 있다.
다음으로, 도 12b를 참조하면, 제n 아날로그 전단(AFEn_1)과 제n+1 아날로그 전단(AFE(n+1)_1)은 2단의 차동 증폭기를 포함하여 구현될 수 있다.
예를 들어, 제n 아날로그 전단(AFEn_1)은 n-1번째 및 n번째 제1 전하 증폭기들(FCAn-1, FCAn)(또는, 제1-1 전하 증폭기 및 제1-2 전하 증폭기) 및 이와 순차적으로 연결되는 n-1번째 제2 전하 증폭기(SCAn-1)(또는, 제2-1 전하 증폭기)를 포함할 수 있으며, 제n+1 아날로그 전단(AFE(n+1)_1)은 n번째 및 n+1번째 제1 전하 증폭기(FCAn, FCAn+1)(또는, 제1-2 전하 증폭기 및 제1-3 전하 증폭기) 및 이와 순차적으로 연결되는 n번째 제2 전하 증폭기(SCAn)(또는, 제2-2 전하 증폭기)를 포함할 수 있다. 즉, 아날로그 전단들(AFEn_1, AFE(n+1)_1) 각각은 2개의 제1 전하 증폭기들 및 이와 순차적으로 연결되는 제2 전하 증폭기를 포함할 수 있으며, 상호 인접한 2개의 아날로그 전단들(AFEn_1, AFE(n+1)_1)은 하나의 제1 전하 증폭기(예를 들어, n번째 제1 전하 증폭기(FCAn) 또는 제1-2 전하 증폭기)를 공유할 수 있다.
n-1번째 제1 전하 증폭기(FCAn-1)는 n-1번째 제2 신호 라인(SL2-(n-1))(또는, 제n-1 신호 라인)(또는, 제1 전하 증폭기(FCAn-1)의 제1-1 입력 단자)을 통해 제공되는 제n-1 센싱 신호(RXn-1) 및 n번째 제2 신호 라인(SL2-n)(또는, 제n 신호 라인)(또는, 제1 전하 증폭기(FCAn-1)의 제1-2 입력 단자)을 통해 제공되는 제n 센싱 신호(RXn)를 수신하고, 제n-1 센싱 신호(RXn-1) 및 제n 센싱 신호(RXn)를 차동 증폭하여 단동의 제n-1 서브 차동 신호(FCA_OUT(n-1))(또는, 제1-1 차동 신호)를 출력할 수 있다.
또한, n번째 제1 전하 증폭기(FCAn)는 n번째 제2 신호 라인(SL2-n)(또는, 제n 신호 라인)(또는, 제1 전하 증폭기(FCAn)의 제1-3 입력 단자)을 통해 제공되는 제n 센싱 신호(RXn) 및 n+1번째 제2 신호 라인(SL2-(n+1))(또는, 제n+1 신호 라인)(또는, 제1 전하 증폭기(FCAn)의 제1-4 입력 단자)을 통해 제공되는 제n+1 센싱 신호(RXn)를 수신하고, 제n 센싱 신호(RXn) 및 제n+1 센싱 신호(RXn+1)를 차동 증폭하여 단동의 제n 서브 차동 신호(FCA_OUTn)(또는, 제1-2 차동 신호)를 출력할 수 있다. 이와 유사하게, n+1번째 제1 전하 증폭기(FCAn+1)는 제n+1 서브 차동 신호(FCA_OUT(n+1))를 출력할 수 있다.
한편, 도 12b에 도시된 바와 같이, 제1 전하 증폭기들(FCAn-1, FCAn, FCAn+1, FCAn+2)은 동일한 센싱 신호를 수신하는 입력 단자끼리 서로 연결될 수 있다. 예를 들어, n-1번째 제1 전하 증폭기(FCAn-1)의 제2 입력 단자와 n번째 제1 전하 증폭기(FCAn)의 제1 입력 단자는 서로 연결되며, n번째 제1 전하 증폭기(FCAn)의 제2 입력 단자와 n+1번째 제1 전하 증폭기(FCAn+1)의 제1 입력 단자는 서로 연결되고, n+1번째 제1 전하 증폭기(FCAn+1)의 제2 입력 단자와 n+2번째 제1 전하 증폭기(FCAn+2)의 제1 입력 단자는 서로 연결될 수 있다.
또한, n-1번째 제2 전하 증폭기(SCAn-1)는 n-1번째 및 n번째 제1 전하 증폭기들(FCAn-1, FCAn)로부터 제공(예를 들어, 제2 전하 증폭기(SCAn-1)의 제2-1 및 제2-2 입력 단자들에 제공)되는 제n-1 서브 차동 신호(FCA_OUT(n-1)) 및 제n 서브 차동 신호(FCA_OUTn)를 차동 증폭하여, 상보적인 제n-1 차동 신호들(SCA_OUT1(n-1), SCA_OUT2(n-1))(또는, 제2-1 및 제2-2 차동 신호들)을 출력할 수 있다. 유사하게, n번째 제2 전하 증폭기(SCAn)는 n번째 및 n+1번째 제1 전하 증폭기들(FCAn, FCAn+1)로부터 제공되는 제n 서브 차동 신호(FCA_OUTn) 및 제n+1 서브 차동 신호(FCA_OUT(n+1))를 차동 증폭하여, 상보적인 제n 차동 신호들(SCA_OUT1n, SCA_OUT2n)을 출력할 수 있다.
또한, 제n 복조 회로(DEMn)는 n-1번째 제2 전하 증폭기(SCAn-1)로부터 제공되는 제n-1 차동 신호들(SCA_OUT1(n-1), SCA_OUT2(n-1))을 수신하고 필터링하여 n번째 출력 신호들(LPF_OUT1n, LPF_OUT2n)을 출력할 수 있으며, 제n+1 복조 회로(DEMn+1)는 n번째 제2 전하 증폭기(SCAn)로부터 제공되는 제n 차동 신호들(SCA_OUT1n, SCA_OUT2n)을 수신하고 필터링하여 n+1번째 출력 신호들(LPF_OUT1(n+1), LPF_OUT2(n+1))을 출력할 수 있다.
또한, 제n 아날로그 디지털 컨버터(ADCn)는 n번째 출력 신호들(LPF_OUT1n, LPF_OUT2n)을 수신하고, n번째 출력 신호들(LPF_OUT1n, LPF_OUT2n) 간의 차이(예를 들어, LFP_OUT1n-LPF_OUT2n)에 대응하는 제n 센싱 값(SSn)(또는, 제n 차동 출력 값)을 신호 처리부(DSP_1)에 제공할 수 있다. 유사하게, 제n+1 아날로그 디지털 컨버터(ADCn+1)는 n+1번째 출력 신호들(LPF_OUT1(n+1), LPF_OUT2(n+1))을 수신하고, n+1번째 출력 신호들(LPF_OUT1(n+1), LPF_OUT2(n+1)) 간의 차이(예를 들어, LFP_OUT1(n+1)-LPF_OUT2(n+1))에 대응하는 제n+1 센싱 값(SSn+1)(또는, 제n+1 차동 출력 값)을 신호 처리부(DSP_1)에 제공할 수 있다.
도 13은 도 11의 입력 감지 회로의 일 예를 나타내는 블록도이다. 한편, 도 13에는 제2 신호 라인들(SL2-1 내지 SL2-8)의 개수와 아날로그 전단들(AFE1_1 내지 AFE8_1)의 개수가 각각 8개인 것으로 도시되어 있으나, 이는 설명의 편의를 위해 예시적으로 도시된 것에 불과하며, 제2 신호 라인들(SL2-1 내지 SL2-8)(즉, 도 11의 입력 감지 유닛(ISU)에 포함되는 제2 신호 라인들)의 개수와 아날로그 전단들(AFE1_1 내지 AFE8_1)의 개수가 이에 제한되는 것은 아니다.
도 11, 도 12a, 도 12b, 및 도 13을 참조하면, 입력 감지 회로(IS-C_1)는 외부 입력(예를 들어, 사용자의 터치 입력)에 대응하는 센싱 신호(예를 들어, 센싱 신호들(RX1 내지 RX8))를 수신하며, 센싱 신호에 기초하여 외부 입력의 위치를 산출하거나 인식할 수 있다.
이를 위해, 입력 감지 회로(IS-C_1)는 도 11을 참조하여 설명한 아날로그 전단 그룹(AFEG_1) 및 신호 처리부(DSP_1)를 포함할 수 있다.
아날로그 전단 그룹(AFEG_1)은 아날로그 전단들(AFE1_1 내지 AFE8_1)을 포함할 수 있다. 도 11, 도 12a, 및 도 12b를 참조하여 설명한 바와 같이, 아날로그 전단들(AFE1_1 내지 AFE8_1) 중 첫 번째 및 마지막 아날로그 전단들(예를 들어, 제1 아날로그 전단(AFE1_1) 및 제8 아날로그 전단(AFE8_1))은 상호 인접한 2개의 제2 신호 라인들(또는, 제2 감지 전극들)에 연결되어 2개의 센싱 신호들을 수신하며, 이를 제외한 아날로그 전단들(예를 들어, 제2 내지 제7 아날로그 전단들(AFE2_1 내지 AFE7_1))은 상호 인접한 3개의 제2 신호 라인들(또는, 제2 감지 전극들)에 연결되어 3개의 센싱 신호들을 수신할 수 있다.
또한, 도 12a 및 도 12b를 참조하여 설명한 바와 같이, 아날로그 전단들(AFE1_1 내지 AFE8_1) 각각은 센싱 신호들에 기초하여 센싱 값(예를 들어, 제1 내지 제8 센싱 값들(SS1 내지 SS8))을 출력할 수 있다.
여기서, 제1 및 제8 아날로그 전단들(AFE1_1, AFE8_1)은 단동 출력의 차동 아날로그 전단으로 구현되므로, 제1 및 제8 아날로그 전단들(AFE1_1, AFE8_1)이 출력하는 센싱 값들(SS1, SS8) 각각은, 제1 및 제8 아날로그 전단들(AFE1_1, AFE8_1) 각각이 수신하는 2개의 센싱 신호들의 차이 값에 대응할 수 있다.
예를 들어, 제1 및 제8 아날로그 전단들(AFE1_1, AFE8_1) 각각이 출력하는 제1 및 제8 센싱 값들(SS1, SS8)은 각각 제1 차이 값(DV1')과 제8 차이 값(DV8')에 대응할 수 있다. 여기서, 제1 차이 값(DV1')은 제1 및 제2 센싱 신호들(RX1, RX2)의 차이(예를 들어, RX1-RX2)에 대응하며, 제8 차이 값(DV8')은 제7 및 제8 센싱 신호들(RX7, RX8)의 차이(예를 들어, RX7-RX8)에 대응할 수 있다.
또한, 도 11 및 도 12b를 참조하여 설명한 바와 같이, 제2 내지 제7 아날로그 전단들(AFE2_1 내지 AFE7_1)은 2단의 차동 증폭기를 포함하여 구현되므로, 제2 내지 제7 아날로그 전단들(AFE2_1 내지 AFE7_1)이 출력하는 센싱 값들(SS2 내지 SS7) 각각은 대응하는 센싱 신호를 증폭(예를 들어, 2배 증폭)한 값에서 인접한 2개의 센싱 신호들을 감한(또는, 뺀) 값에 대응할 수 있다.
예를 들어, 제2 내지 제7 아날로그 전단들(AFE2_1 내지 AFE7_1) 각각이 출력하는 제2 내지 제7 센싱 값들(SS2 내지 SS7)은 각각 제2 내지 제7 차이 값들(DV2' 내지 DV7')에 대응할 수 있다. 여기서, 제2 차이 값(DV2')은 제2 센싱 신호(RX2)를 증폭한 값에 제1 및 제3 센싱 신호들(RX1, RX3)을 감한 값(예를 들어, 2RX2-(RX1+RX3))에 대응하며, 제3 차이 값(DV3')은 제3 센싱 신호(RX3)를 증폭한 값에 제2 및 제4 센싱 신호들(RX2, RX4)을 감한 값(예를 들어, 2RX3-(RX2+RX4))에 대응하고, 제4 차이 값(DV4')은 제4 센싱 신호(RX4)를 증폭한 값에 제3 및 제5 센싱 신호들(RX3, RX5)을 감한 값(예를 들어, 2RX4-(RX3+RX5))에 대응하며, 제5 차이 값(DV5')은 제5 센싱 신호(RX5)를 증폭한 값에 제4 및 제6 센싱 신호들(RX4, RX6)을 감한 값(예를 들어, 2RX5-(RX4+RX6))에 대응하고, 제6 차이 값(DV6')은 제6 센싱 신호(RX6)를 증폭한 값에 제5 및 제7 센싱 신호들(RX5, RX7)을 감한 값(예를 들어, 2RX6-(RX5+RX7))에 대응하며, 제7 차이 값(DV7')은 제7 센싱 신호(RX7)를 증폭한 값에 제6 및 제8 센싱 신호들(RX6, RX8)을 감한 값(예를 들어, 2RX7-(RX6+RX8))에 대응할 수 있다.
아날로그 전단들(AFE1_1 내지 AFE8_1)이 출력하는 센싱 값들(SS1 내지 SS8)은 신호 처리부(DSP_1)에 제공될 수 있다.
신호 처리부(DSP_1)는 센싱 값들(SS1 내지 SS8)에 기초하여 외부 입력(예를 들어, 사용자의 터치 입력)의 터치 여부를 판단하거나, 터치가 발생한 위치를 산출할 수 있다.
실시예들에 따라, 신호 처리부(DSP_1)(또는, 신호 처리부(DSP_1)에 포함되는 위치 산출 회로(CTL_1))는 센싱 값들(SS1 내지 SS8)의 크기를 비교함으로써 터치 여부 판단 및 터치 위치를 산출할 수 있다. 여기서, 제2 내지 제7 센싱 값들(SS2 내지 SS7)은 대응하는 제2 신호 라인의 센싱 신호를 증폭함으로써 생성된 값들이므로, 신호 처리부(DSP_1)는 아날로그 전단 그룹(AFEG_1)으로부터 제공받은 제2 내지 제7 센싱 값들(SS2 내지 SS7)을 별도로 변환하지 않고도 센싱 값들의 크기를 비교를 통해, 센싱 커패시턴스의 변화량을 비교하여 터치가 발생한 위치를 비교적 정밀하게 검출할 수 있다.
이와 같이, 신호 처리부(DSP_1)는 별도의 변환기(예를 들어, 도 10을 참조하여 설명한 변환기들(CVT1 내지 CVT7))를 포함하지 않으며, 센싱 값들(SS1 내지 SS8)에 대한 별도의 변환 동작을 수행하지 않으므로, 신호 처리부(DSP_1)의 신호 처리 로드가 감소할 수 있다.
한편, 신호 처리부(DSP_1)는 도 10을 참조하여 설명한 신호 처리부(DSP)와 같이 센싱 값들(SS1 내지 SS8)을 변환하고, 변환한 값을 비교하여 터치 발생 위치를 검출할 수도 있다. 이 경우, 터치가 발생한 위치를 보다 더 정밀하게 검출할 수 있다.
예를 들어, 신호 처리부(DSP_1)가 제2 신호 라인들(SL2-1 내지 SL2-8) 중 첫 번째 제2 신호 라인(SL2-1)을 기준 신호 라인으로 설정하는 경우, 신호 처리부(DSP_1)(또는, 신호 처리부(DSP_1)에 포함된 변환기들)는 제1 센싱 값(SS1)(또는, 제1 차이 값(DV1'))의 2배에 대응하는 값(예를 들어, 2RX1-2RX2)을 제2 센싱 값(SS2)(또는, 제2 차이 값(DV2'))에 더함으로써, 제2 센싱 값(SS2)을 변환할 수 있다. 여기서 제2 센싱 값(SS2)이 변환된 값은 도 10을 참조하여 설명한 제2 변환 값(CV2)(예를 들어, RX1-RX3)에 대응할 수 있다. 유사하게, 신호 처리부(DSP_1)(또는, 신호 처리부(DSP_1)에 포함된 변환기들)는 제3 내지 제8 센싱 값들(RX3 내지 RX8)을 변환하고, 변환된 값들을 비교하여 터치 발생 위치를 검출할 수 있다.
또한, 도 10의 입력 감지 회로(IS-C)에 포함되는 신호 처리부(DSP)와 비교하여, 도 13의 입력 감지 회로(IS-C_1)에 포함되는 신호 처리부(DSP_1)는 제2 신호 라인들(SL2-1 내지 SL2-8)의 개수와 동일한 개수의 센싱 값들(SS1 내지 SS8)을 비교하므로, 동일한 면적의 입력 감지 유닛(ISU, 도 11 참조)에 대해 보다 정밀한 터치 위치 산출이 가능하다.
도 14는 도 1의 표시 장치에 포함된 입력 감지 유닛 및 입력 감지 회로의 일 예를 나타내는 블록도이다.
도 6a, 도 6b, 및 도 14를 참조하면, 도 14의 입력 감지 회로(IS-C_2)는 아날로그 전단들(AFE1_2, AFE2_2)을 포함한다는 점에서, 도 6a 및 도 6b의 입력 감지 회로(IS-C)와 상이하다. 아날로그 전단들(AFE1_2, AFE2_2)을 제외하고, 입력 감지 회로(IS-C_2)는 도 6a 및 도 6b의 입력 감지 회로(IS-C)와 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
아날로그 전단들(AFE1_2, AFE2_2) 각각은 제2 감지 전극들(IE2-1 내지 IE2-4) 중 상호 인접한 3개의 제2 감지 전극들(또는, 제2 신호 라인들)에 연결되며, 3개의 제2 감지 전극들 중 2개의 감지 전극들을 선택하여 센싱 값들을 출력할 수 있다.
예를 들어, 제1 아날로그 전단(AFE1_2)은 첫 번째 제2 감지 전극(IE2-1)(또는, 제1 센싱 전극), 두 번째 제2 감지 전극(IE2-2)(또는, 제2 센싱 전극), 및 세 번째 제2 감지 전극(IE2-3)(또는, 제3 센싱 전극)에 연결되고, 첫 번째 제2 감지 전극(IE2-1) 및 두 번째 제2 감지 전극(IE2-2)을 선택하여 제1 센싱 값을 출력하거나 제2 모드에서 두 번째 제2 감지 전극(IE2-2) 및 세 번째 제3 감지 전극(IE2-3)을 선택하여 제2 센싱 값을 출력할 수 있다. 유사하게, 제2 아날로그 전단(AFE2_2)은 세 번째 제2 감지 전극(IE2-3)(또는, 제3 센싱 전극), 네 번째 제2 감지 전극(IE2-4)(또는, 제4 센싱 전극), 및 다섯 번째 제2 감지 전극(또는, 제5 센싱 전극)에 연결되고, 세 번째 제2 감지 전극(IE2-3) 및 네 번째 제2 감지 전극(IE2-4)을 선택하여 제3 센싱 값을 출력하거나 네 번째 제2 감지 전극(IE2-4) 및 다섯 번째 제2 감지 전극을 선택하여 제4 센싱 값을 출력할 수 있다.
한편, 도 14의 입력 감지 회로(IS-C_2)에는 도 6b를 참조하여 설명한 분배 회로들(DC1, DC2, DC3)이 적용될 수도 있다.
도 15a 및 도 15b는 도 14의 입력 감지 회로에 포함된 아날로그 전단의 일 예를 나타내는 블록도들이다. 도 8b, 도 15a, 및 도 15b를 참조하면, 도 15a 및 도 15b의 아날로그 전단들(AFEn_2, AFEn_3)이 멀티플렉서(MUXn)를 더 포함하는 것을 제외하고는, 도 15a 및 도 15b의 아날로그 전단들(AFEn_2, AFEn_3)은 도 8b의 아날로그 전단(AFEn)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 14, 도 15a, 및 도 15b를 참조하면, 아날로그 전단들(AFEn_2, AFEn_3)은 멀티플렉서(MUXn), 전하 증폭기(CAn), 밴드 패스 필터(BPFn), 로우 패스 필터(LPFn), 및 아날로그 디지털 컨버터(ADCn)를 포함할 수 있다.
멀티플렉서(MUXn)는 n번째 제2 신호 라인(SL2-n)(또는, 제n 센싱 라인)을 통해 제공되는 제n 센싱 신호(RXn), n+1번째 제2 신호 라인(SL2-(n+1))(또는, 제n+1 센싱 라인)을 통해 제공되는 제n+1 센싱 신호(RXn+1), 및 n+2번째 제2 신호 라인(SL2-(n+2))(또는, 제n+2 센싱 라인)을 통해 제공되는 제n+2 센싱 신호(RXn+2)를 수신하고, 제n 센싱 신호(RXn), 제n+1 센싱 신호(RXn+1), 및 제n+2 센싱 신호(RXn+2) 중 2개의 센싱 신호들을 선택하여 출력할 수 있다. 제n 센싱 신호(RXn), 제n+1 센싱 신호(RXn+1), 및 제n+2 센싱 신호(RXn+2) 중 2개의 센싱 신호들은 제1 및 제2 입력 신호들(CA_IN1n, CA_IN2n)로서 전하 증폭기(CAn)에 제공될 수 있다. 멀티플렉서(MUXn)는 3:2의 입출력 비를 가지는 멀티플렉서로 구현될 수 있으나, 이에 한정되는 것은 아니다.
아날로그 전단들(AFEn_2, AFEn_3)이 멀티플렉서(MUXn)를 포함하는 경우, 입력 감지 회로(IS-C_2) 내 아날로그 전단들(AFE1_2, AFE2_2)의 총 개수가 감소되고, 입력 감지 회로(IS-C_2)의 집적화가 보다 용이해질 수 있다.
한편, 아날로그 전단(AFEn_3)은 네거티브 커패시터(C_N)를 더 포함할 수 있다. 네거티브 커패시터(C_N)(또는, 네거티브 커패시터 회로, 기생 커패시턴스 보상 회로)는 멀티플렉서(MUXn)의 입력 단자들에 각각 연결되거나, 제2 신호 라인들 각각에 형성될 수 있다.
예를 들어, 네거티브 커패시터(C_N)는 멀티플렉서(MUXn)의 첫 번째 입력 단자 또는 n번째 제2 신호 라인(SL2-n)(또는, 제n 센싱 라인)에 연결될 수 있다. 또한, 다른 네거티브 커패시터(C_N)들은 멀티플렉서(MUXn)의 두 번째 입력 단자(또는, n+1번째 제2 신호 라인(SL2-(n+1)), 제n+1 센싱 라인) 및 멀티플렉서(MUXn)의 세 번째 입력 단자(또는 n+2번째 제2 신호 라인(SL2-(n+2)), 제n+2 센싱 라인)에 각각 연결될 수 있다.
참고로, 도 5를 참조하여 설명한 바와 같이, 박막 봉지층(TFE)(또는, 봉지 유기막(OL))의 두께(T1)가 감소함에 따라, 입력 감지 유닛 내 감지 전극들 및 발광 소자(OLED)의 제2 전극(CE)(또는, 공통 전극) 사이의 간격이 좁아지고, 이들 사이에 형성된 기생 커패시턴스가 증가될 수 있다. 또한, 표시 장치가 대면적화되면서 입력 감지 유닛 내 감지 전극들 및 발광 소자(OLED)의 제2 전극(CE) 간의 중첩 면적이 증가하고, 기생 커패시턴스가 증가될 수 있다. 기생 커패시턴스는 구동 신호 및 센싱 신호의 응답 지연을 발생시키고, 센싱 감도를 저하시킬 수 있다.
네거티브 커패시터(C_N)는 네거티브 커패시터 FET(field effect transistor) 등으로 구현되고, 해당 라인의 전압이 증가할 때 방전되고, 해당 라인의 전압이 감소할 때 충전될 수 있다. 이를 통해, 네거티브 커패시터(C_N)는 기생 커패시턴스를 상쇄할 수 있다.
아날로그 전단(AFEn_3)은 네거티브 커패시터(C_N)를 이용하여 입력 감지 유닛 내 감지 전극들에 대한 기생 커패시턴스를 감소시킬 수 있다. 따라서, 센싱 감도가 보다 더 향상될 수 있다.
한편, 도 11, 도 12a, 및 도 12b를 참조하여 설명한 아날로그 전단 그룹(AFEG_1)은, 도 14, 도 15a, 및 도 15b를 참조하여 설명한 멀티플렉서(MUXn) 및 네거티브 커패시터(C_N)를 더 포함할 수 있다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 청구범위에 의해 정해져야만 할 것이다. 또한, 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함된 것으로 해석되어야 할 것이다.
AE: 제1 전극 ADC: 아날로그 디지털 컨버터
AFE: 아날로그 전단 AFEG: 아날로그 전단 그룹
BFL: 버퍼층 BL: 베이스층
BPF: 밴드 패스 필터 CA: 전하 증폭기
CE: 제2 전극 CP1: 제1 연결부들
CP2: 제2 연결부들 CTL: 위치 산출 회로
CVT: 변환기 DC: 분배 회로
DD: 표시 장치 DEM: 복조 회로
DP: 표시 패널 DSP: 신호 처리부
EML: 발광층 FCA: 제1 전하 증폭기
IE1: 제1 감지전극 IE2: 제2 감지전극
IOL: 봉지 무기막 IS-C: 입력 감지 회로
ISU: 입력 감지 유닛 LDL: 발광 소자층
LPF: 로우 패스 필터 MX: 믹서
MUX: 멀티플렉서 OL: 봉지 유기막
OLED: 발광 소자 PCB: 회로기판
PCL: 화소 회로층 PL: 전원 라인
PX: 화소들 SCA: 제2 전하 증폭기
SL1: 제1 신호 라인들 SL2: 제2 신호 라인들
SP1: 제1 센서부들 SP2: 제2 센서부들
TC: 타이밍 제어회로 TFE: 박막 봉지층
TXD: 구동 신호 생성부

Claims (20)

  1. 제1-1 입력 단자 및 제1-2 입력 단자를 포함하며, 상기 제1-1 입력 단자 및 상기 제1-2 입력 단자에 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1-1 차동 신호를 출력하는 제1-1 전하 증폭기;
    제1-3 입력 단자 및 제1-4 입력 단자를 포함하며, 상기 제1-3 입력 단자 및 상기 제1-4 입력 단자에 제공되는 상기 제2 센싱 신호 및 제3 센싱 신호를 차동 증폭하여, 제1-2 차동 신호를 출력하는 제1-2 전하 증폭기;
    제2-1 입력 단자 및 제2-2 입력 단자를 포함하며, 상기 제2-1 입력 단자에 제공되는 상기 제1-1 차동 신호 및 상기 제2-2 입력 단자에 제공되는 상기 제1-2 차동 신호를 차동 증폭하여, 제2-1 차동 신호 및 제2-2 차동 신호를 출력하는 제2 전하 증폭기;
    상기 제2-1 차동 신호 및 상기 제2-2 차동 신호를 각각 필터링하는 복조 회로; 및
    상기 복조 회로의 출력 신호들에 기초하여 센싱 값을 출력하는 아날로그 디지털 컨버터를 포함하는, 아날로그 전단.
  2. 제1 항에 있어서, 상기 제1-2 입력 단자는 상기 제1-3 입력 단자와 연결되는, 아날로그 전단.
  3. 제1 항에 있어서, 상기 아날로그 전단은,
    상기 제1 내지 제3 센싱 신호들 중 상기 제1 센싱 신호와 상기 제2 센싱 신호를 선택하여 상기 제1-1 전하 증폭기에 제공하며, 상기 제1 내지 제3 센싱 신호들 중 상기 제2 센싱 신호와 상기 제3 센싱 신호를 선택하여 상기 제1-2 전하 증폭기에 제공하는 멀티플렉서를 더 포함하는, 아날로그 전단.
  4. 구동 전극들 및 센싱 전극들;
    상기 센싱 전극들로부터 제공되는 센싱 신호들을 처리하여 차동 출력 값들을 출력하는 아날로그 전단(analog front-end)들; 및
    상기 차동 출력 값들에 기초하여 외부 입력을 감지하는 신호 처리부를 포함하고,
    상기 아날로그 전단들 중 제n(단, n은 2 이상의 자연수) 아날로그 전단은,
    상기 센싱 전극들 중 제n-1 센싱 전극 및 제n 센싱 전극으로부터 제공되는 제n-1 센싱 신호 및 제n 센싱 신호를 차동 증폭하여, 제n-1 서브 차동 신호를 출력하는 n-1번째 제1 전하 증폭기;
    상기 센싱 전극들 중 상기 제n 센싱 전극 및 제n+1 센싱 전극으로부터 제공되는 상기 제n 센싱 신호 및 제n+1 센싱 신호를 차동 증폭하여, 제n 서브 차동 신호를 출력하는 n번째 제1 전하 증폭기;
    상기 제n-1 서브 차동 신호 및 상기 제n 서브 차동 신호를 차동 증폭하여, 제n-1 차동 신호들을 출력하는 n-1번째 제2 전하 증폭기;
    상기 제n-1 차동 신호들을 각각 필터링하는 제n 복조 회로; 및
    상기 제n 복조 회로의 출력 신호들에 기초하여 제n 센싱 값을 출력하는 제n 아날로그 디지털 컨버터를 포함하는, 입력 감지 장치.
  5. 제4 항에 있어서, 상기 n-1번째 제1 전하 증폭기는 상기 제n-1 센싱 전극에 연결되는 제1-1 입력 단자 및 상기 제n 센싱 전극에 연결되는 제1-2 입력 단자를 포함하며,
    상기 n번째 제1 전하 증폭기는 상기 제n 센싱 전극에 연결되는 제1-3 입력 단자 및 상기 제n+1 센싱 전극에 연결되는 제1-4 입력 단자를 포함하는, 입력 감지 장치.
  6. 제4 항에 있어서, 상기 제n 복조 회로는,
    상기 센싱 신호들의 주파수 대역에 대응하는 주파수 대역으로 상기 제n-1 차동 신호들을 필터링하여 제1 필터링된 신호 및 제2 필터링된 신호를 출력하는 밴드 패스 필터; 및
    상기 제1 필터링된 신호 및 상기 제2 필터링된 신호 각각의 고주파 대역을 필터링하여, 제3 필터링된 신호 및 제4 필터링된 신호를 출력하는 로우 패스 필터를 포함하는, 입력 감지 장치.
  7. 제4 항에 있어서, 상기 제n 복조 회로는,
    상기 센싱 신호들의 주파수 대역에 대응하는 주파수 대역으로 상기 제n-1 차동 신호들을 필터링하여 제1 필터링된 신호 및 제2 필터링된 신호를 출력하는 밴드 패스 필터;
    상기 제1 필터링된 신호 및 제2 필터링된 신호 각각의 주파수를 변화시켜, 제1 복조 신호 및 제2 복조 신호를 출력하는 믹서; 및
    상기 제1 복조 신호 및 상기 제2 복조 신호 각각의 고주파 대역을 필터링하여, 제3 필터링된 신호 및 제4 필터링된 신호를 출력하는 로우 패스 필터를 포함하는, 입력 감지 장치.
  8. 제4 항에 있어서, 상기 아날로그 전단들 중 제1 아날로그 전단은,
    상기 센싱 전극들 중 제1 센싱 전극 및 제2 센싱 전극으로부터 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 서브 차동 신호를 출력하는 첫 번째 제1 전하 증폭기;
    상기 제1 서브 차동 신호를 필터링하는 제1 복조 회로; 및
    상기 제1 복조 회로의 출력 신호에 기초하여 제1 센싱 값을 출력하는 제1 아날로그 디지털 컨버터를 포함하는, 입력 감지 장치.
  9. 제8 항에 있어서, 상기 n-1번째 제2 전하 증폭기는 2개의 입력 단자 및 2개의 출력 단자를 포함하는, 입력 감지 장치.
  10. 제8 항에 있어서, 상기 제1 전하 증폭기들 각각은 2개의 입력 단자들 및 1개의 출력 단자를 포함하는, 입력 감지 장치.
  11. 제8 항에 있어서, 상기 첫 번째 제1 전하 증폭기의 출력 단자와 상기 제1 복조 회로의 입력 단자는 직접 연결되는, 입력 감지 장치.
  12. 제4 항에 있어서, 상기 제n 아날로그 디지털 컨버터는 상기 제n 센싱 신호를 증폭한 값에 상기 제n-1 센싱 신호 및 상기 제n+1 센싱 신호를 뺀 값에 대응하는 상기 제n 센싱 값을 출력하는, 입력 감지 장치.
  13. 제8 항에 있어서, 상기 제1 아날로그 디지털 컨버터는 상기 제1 센싱 신호 및 상기 제2 센싱 신호의 차이에 대응하는 상기 제1 센싱 신호를 출력하는, 입력 감지 장치.
  14. 제4 항에 있어서, 상기 신호 처리부는,
    상기 차동 출력 값들의 크기를 비교하여 상기 외부 입력을 감지하는 위치 산출 회로를 포함하는, 입력 감지 장치.
  15. 발광하는 화소들을 포함하는 표시 패널;
    상기 표시 패널의 일 면 상에 배치되는 구동 전극들 및 센싱 전극들;
    상기 센싱 전극들로부터 제공되는 센싱 신호들을 처리하여 차동 출력 값들을 출력하는 아날로그 전단(analog front-end)들; 및
    상기 차동 출력 값들에 기초하여 외부 입력을 감지하는 신호 처리부를 포함하고,
    상기 아날로그 전단들 중 제n(단, n은 2 이상의 자연수) 아날로그 전단은,
    상기 센싱 전극들 중 제n-1 센싱 전극 및 제n 센싱 전극으로부터 제공되는 제n-1 센싱 신호 및 제n 센싱 신호를 차동 증폭하여, 제n-1 서브 차동 신호를 출력하는 n-1번째 제1 전하 증폭기;
    상기 센싱 전극들 중 상기 제n 센싱 전극 및 제n+1 센싱 전극으로부터 제공되는 상기 제n 센싱 신호 및 제n+1 센싱 신호를 차동 증폭하여, 제n 서브 차동 신호를 출력하는 n번째 제1 전하 증폭기;
    상기 제n-1 서브 차동 신호 및 상기 제n 서브 차동 신호를 차동 증폭하여, 제n-1 차동 신호들을 출력하는 n-1번째 제2 전하 증폭기;
    상기 제n-1 차동 신호들을 각각 필터링하는 제n 복조 회로; 및
    상기 제n 복조 회로의 출력 신호들에 기초하여 제n 센싱 값을 출력하는 제n 아날로그 디지털 컨버터를 포함하는, 표시 장치.
  16. 제15 항에 있어서, 상기 표시 패널은,
    베이스층;
    상기 베이스층 상에 형성되며 상기 화소들 각각을 구성하는 발광 소자; 및
    상기 발광 소자를 커버하는 박막 봉지층을 더 포함하고,
    상기 구동 전극들 또는 상기 센싱 전극들은 상기 박막 봉지층 상에 직접적으로 형성되는, 표시 장치.
  17. 제15 항에 있어서, 상기 n-1번째 제1 전하 증폭기는 상기 제n-1 센싱 전극에 연결되는 제1-1 입력 단자 및 상기 제n 센싱 전극에 연결되는 제1-2 입력 단자를 포함하며,
    상기 n번째 제1 전하 증폭기는 상기 제n 센싱 전극에 연결되는 제1-3 입력 단자 및 상기 제n+1 센싱 전극에 연결되는 제1-4 입력 단자를 포함하는, 표시 장치.
  18. 제15 항에 있어서, 상기 아날로그 전단들 중 제1 아날로그 전단은,
    상기 센싱 전극들 중 제1 센싱 전극 및 제2 센싱 전극으로부터 제공되는 제1 센싱 신호 및 제2 센싱 신호를 차동 증폭하여, 제1 서브 차동 신호를 출력하는 첫 번째 제1 전하 증폭기;
    상기 제1 서브 차동 신호를 필터링하는 제1 복조 회로; 및
    상기 제1 복조 회로의 출력 신호에 기초하여 제1 센싱 값을 출력하는 제1 아날로그 디지털 컨버터를 포함하는, 표시 장치.
  19. 제18 항에 있어서, 상기 n-1번째 제2 전하 증폭기는 2개의 입력 단자 및 2개의 출력 단자를 포함하는, 표시 장치.
  20. 제18 항에 있어서, 상기 제1 전하 증폭기들 각각은 2개의 입력 단자들 및 1개의 출력 단자를 포함하는, 표시 장치.
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