KR20090066238A - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 기판 위에 실리콘을 함유한 제1 실리콘 함유막을 형성하는 단계, 제1 실리콘 함유막 위에 유기 재료막을 형성하는 단계, 유기 재료막 위에 실리콘을 함유하지만 제1 실리콘 함유막과는 상이한 제2 실리콘 함유막을 형성하는 단계, 제2 실리콘 함유막 위에 좁은 폭 패턴과 넓은 폭 패턴을 갖는 제1 마스크를 형성하는 단계, 제1 마스크를 이용한 이방성 에칭에 의해 제2 실리콘 함유막을 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝하는 단계, 패터닝된 제2 실리콘 함유막과 제1 실리콘 함유막에 대한 에칭 선택비를 이용할 수 있는 조건하에, 이방성 에칭을 이용하여 제1 마스크를 제거하고, 유기 재료막을 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝하는 단계, 반도체 기판 위에 실리콘을 함유하지만 제1 실리콘 함유막과는 상이한 제3 실리콘 함유막을 형성하여 패터닝된 제2 실리콘 함유막과 유기 재료막이 피복되게 하는 단계, 제3 실리콘 함유막을 에칭 백하여 패터닝된 제2 실리콘 함유막과 유기 재료막의 측면 상에 제3 실리콘 함유막의 측벽을 형성하는 단계, 유기 재료막으로 이루어진 제2 마스크를 형성하여 넓을 폭을 갖도록 패터닝된 제2 실리콘 함유막 및 그 측벽이 선택적으로 피복되게 하는 단계, 제2 마스크를 이용하여 좁은 폭을 갖도록 패터닝된 제2 실리콘 함유막을 제거하는 단계, 및 넓은 폭을 갖도록 패터닝된 제2 실리콘 함유막, 제1 실리콘 함유막 및 제3 실리콘 함유막에 대한 에칭 선택비를 이용할 수 있는 조건하에, 좁은 폭을 갖도록 패터닝된 유기 재료막 및 제2 마스크를 제거하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
실리콘 함유막, 유기 재료막, 패터닝, 마스크

Description

반도체 장치 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
관련 출원에 대한 상호 참조
본 출원은 2007년 12월 18일에 출원된 일본 특허 출원 제2007-326422호에 기초한 것으로 그 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조 인용된다.
본 발명은 전반적으로 반도체 장치 제조 방법에 관한 것이다.
반도체 장치들의 고집적도와 높은 기능성으로 인해, 반도체 패턴은 매년 점점 더 미세해지고 있다. 메모리 장치들에서 특히 이러한 고집적도가 이루어져 왔으며, 메모리 장치들의 게이트 전극이나 금속 와이어를 형성하는데 있어 보다 미세한 반도체 패턴이 요구되고 있다.
반도체 패턴은 일반적으로 노출 기법에 의해 형성된다. 이러한 노출의 해상도는 그 패턴의 최소 치수와 피치에 좌우된다. 미세 패턴을 실현하기 위해, 노출 기법에 있어 지속적인 기술 혁신이 이루어지고 있다. 하지만, 노출의 해상도가 미세해질 수 있는데는 일정한 한계가 있다. 이러한 한계는 노출에 이용되는 전자빔과 광의 파장에 기인한다. 대체적으로, 노출 기법에서 달성가능한 해상도를 더 감 소시키는 것은 거의 불가능에 가깝다.
또한, 최근에는, 노출의 해상도를 현재의 하한보다 더 낮추려는 요구가 점차 증가하고 있다. 한편, 이러한 요구를 충족시키려는 종래의 방안으로서, 예를 들어 일본 특허 출원 제2002-280388호에서는, 노출 기법에서 달성가능한 해상도의 하한보다 미세한 피치를 갖는 라인-스페이스 패턴을 형성하기 위한 방법이 제안되었다.
그러나, 이러한 종래의 방안에 따르면, 노출시 달성가능한 해상도의 하한을 넘는 초미세 패턴이 고려되지만, 그와 동시에 와이더 패턴(wider pattern)의 형성에 대해서는 고려되지 않는다.
본 발명의 일 측면에 따르면, 반도체 기판 위에 실리콘을 함유한 제1 실리콘 함유막을 형성하는 단계, 제1 실리콘 함유막 위에 유기 재료막을 형성하는 단계, 유기 재료막 위에 실리콘을 함유하지만 제1 실리콘 함유막과는 상이한 제2 실리콘 함유막을 형성하는 단계, 제2 실리콘 함유막 위에 좁은 폭 패턴과 넓은 폭 패턴을 갖는 제1 마스크를 형성하는 단계, 제1 마스크를 이용한 이방성 에칭에 의해 제2 실리콘 함유막을 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝하는 단계, 패터닝된 제2 실리콘 함유막과 제1 실리콘 함유막에 대한 에칭 선택비를 이용할 수 있는 조건하에, 이방성 에칭을 이용하여 제1 마스크를 제거하고, 유기 재료막을 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝하는 단계, 반도체 기판 위에 실리콘을 함유하지만 제1 실리콘 함유막과는 상이한 제3 실리콘 함유막을 형성하여 패터닝된 제2 실리콘 함 유막과 유기 재료막이 피복되게 하는 단계, 제3 실리콘 함유막을 에칭 백하여 패터닝된 제2 실리콘 함유막과 유기 재료막의 측면 상에 제3 실리콘 함유막의 측벽을 형성하는 단계, 유기 재료막으로 이루어진 제2 마스크를 형성하여 넓을 폭을 갖도록 패터닝된 제2 실리콘 함유막 및 그 측벽이 선택적으로 피복되게 하는 단계, 제2 마스크를 이용하여 좁은 폭을 갖도록 패터닝된 제2 실리콘 함유막을 제거하는 단계, 및 넓은 폭을 갖도록 패터닝된 제2 실리콘 함유막, 제1 실리콘 함유막 및 제3 실리콘 함유막에 대한 에칭 선택비를 이용할 수 있는 조건하에, 좁은 폭을 갖도록 패터닝된 유기 재료막 및 제2 마스크를 제거하는 단계를 포함하는 반도체 장치 제조 방법이 제공된다.
이하에서는, 첨부된 도면을 참조하여 본 발명에 따른 반도체 장치 제조 방법의 실시예들에 대해 상세히 설명한다. 이 반도체 장치 제조 방법은 노출 기법에서 달성가능한 해상도의 하한보다 미세한 피치를 갖는 좁은 폭 패턴과 함께 넓은 폭 패턴을 형성할 수 있다. 본 발명은 이하의 설명에 국한되지 않으며, 본 발명의 범주를 벗어나지 않고서 적절한 수정을 행할 수 있다. 이해를 돕기 위해, 이하에서 설명되는 도면들에서는, 각 구성요소들간의 축약 스케일이 실제 스케일과 다를 수 있다.
도 1a 내지 도 1i는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다. 제1 실시예에서는, 예로서, 게이트 전극 처리시 하드 마스크에 이용될 수 있는 실리콘 질화막의 라인-스페이스 패턴을 형성하는 경우에 대해 설명한다.
먼저, 실리콘과 같은 반도체 기판(W) 상에는, 화학 기상 증착법(CVD)에 의해 게이트-전극-재료막으로서 폴리실리콘막(1)이 형성되고, 폴리실리콘막(1) 위에는, CVD에 의해 제1 절연막으로서 실리콘 산화막(SiO2)(2)이 형성된다. 이어서, 실리콘 산화막(2) 상에는, CVD를 이용하여 실리콘을 함유한 제1 실리콘 함유막으로서 실리콘 질화막(SiN)(3)이 형성된다. 제1 실리콘 함유막은 실리콘 질화막(3)에 국한되지 않으며, 실리콘을 함유한 재료에 의해 형성될 수 있다.
이어서, CVD를 이용하여 실리콘 질화막(3) 상에 유기 재료막(4)을 피착한다. 유기 재료막(4) 위에는, 실리콘을 함유한 제2 실리콘 함유막으로서 코팅형 실리콘 산화막(SOG(Spin On Glass))(5)과, 제1 마스크로서 포토레지스트가 스핀 코팅 기법을 이용해 연속 적층된다. 이어서, 노출 기법을 이용해 포토레지스트에 대해 원하는 와이더 라인과 라인-스페이스 패턴을 패터닝한다. 이 패터닝은, 실리콘 산화막(5) 또는 제2 실리콘 함유막 상에, 좁은 폭 패턴과 넓은 폭 패턴을 갖는 제1 마스크로서, 레지스트(6a) 또는 좁은 레지스트 패턴 및 레지스트(6b) 또는 넓은 레지스트 패턴을 형성하게 한다. 이때, 포토레지스트가 남은 라인(레지스트(6a))과, 포토레지스트가 제거된 스페이스 간의 치수비는 1:1로 설정된다(도 1a).
실리콘 산화막(5)은 반사된 광이 포토레지스트에 작용하는 것을 방지하기 위한 반사 방지막의 역할도 한다. 실리콘 산화막(5)은 코팅형 실리콘 산화막보다는 CVD에 의해 피착된 실리콘 화합물막일 수 있다. 제2 실리콘 함유막은 실리콘 산화 막(5)에 국한되지 않고, 실리콘을 함유하지만 제1 실리콘 함유막의 재료와는 상이한 재료에 의해 형성될 수 있다.
이어서, 산소(O2) 가스를 이용한 플라즈마 처리에 의해, 레지스트(6a)의 슬리밍 처리로서, 라인의 레지스트(6a)는 라인-스페이스 비율을 약 1:3으로 처리하도록 등방성 리세싱된다. 이때, 와이더 라인의 레지스트(6b)도 등방성 리세싱된다(도 1b). 이 처리는 산소 가스를 이용한 플라즈마 처리에 국한되지 않으며, 실리콘 산화막(5)에 대해 높은 선택비를 유지하면서 레지스트(6a 및 6b)를 처리할 수만 있다면 어떠한 처리라도 상관없다. 예컨대, 질소(N2) 가스, 수소(H2) 가스 및 암모니아(NH3) 가스와 같이 산소 가스 이외의 가스들이 이용될 수 있다. 또한, 노출 기법에 의해 라인-스페이스의 비율이 약 1:3으로 형성될 수만 있다면, 이 슬리밍 처리는 생략될 수도 있다.
이어서, 레지스트(6a 및 6b)는 에칭 가스로서 탄화플루오르 가스를 이용한 건식 에칭에 의해 실리콘 산화막(5)을 처리하기 위한 마스크로서 이용되어 넓은 폭과 좁은 폭 패턴을 형성할 수 있다. 또한, 패터닝된 실리콘 산화막(5)과 실리콘 질화막(3)에 대한 에칭 선택비를 이용할 수 있는 조건하에서, 이방성 에칭을 이용하여 레지스트(6a 및 6b)를 제거하고 또한 유기 재료막(4)을 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝한다. 예컨대, 유기 재료막(4)은 에칭 가스로서 산소 가스를 이용한 건식 에칭에 의해 수직 처리되고, 레지스트(6a 및 6b)는 1:3의 라인-스페이스 비율을 갖는 패턴과, 실리콘 산화막(5) 및 유기 재료막(4)에서의 와이더 라인의 패턴을 형성하도록 제거된다.
도 1a에 도시된 바와 같이, 레지스트(6a 및 6b)의 슬리밍 처리에 대해서는 상술하였다. 이에 추가하여, 실리콘 산화막(5)의 처리시, 극소량의 산화물이 탄화플루오르 가스에 추가되는 경우, 예를 들어 좁은 폭 패턴과 넓은 폭 패턴이 전사될 때 양호한 제어성을 갖는 슬리밍 처리가 실리콘 산화막(5)에 대해 수행될 수 있다. 이 경우, 도 1a에서 레지스트(6a 및 6b)에 대해 슬리밍 처리를 수행하지 않고 처리들이 진행되며, 도 1c에서 마스크로서 레지스트(6a 및 6b)를 이용해 실리콘 산화막(5)을 처리할 때에만, 좁은 폭 패턴에서의 라인-스페이스 비율이 1:3에 도달할 때까지 실리콘 산화막(5)에 대해 슬리밍 처리를 수행할 수 있다.
도 2a 및 도 2b는 종래의 반도체 장치 제조 방법을 설명하기 위한 단면도이다. 종래의 방법에서는, 실리콘 산화막(5a)이 실리콘 질화막(3) 상에 형성된다(도 2a). 실리콘 산화막(5a)의 건식 에칭을 위해, 탄화플루오르와 같은 할로겐을 함유한 에칭 가스가 이용되는 것이 필요하다. 이 경우, 하부층에 대한 선택비는 높아야 하는데, 이는 실리콘 산화막(5a) 아래에 있는 실리콘 질화막(3)을 깎지 않아야 하기 때문이다. 그러나, 실리콘 산화막(5a)을 수직 처리하기 위해서는, 탄화플루오르 가스의 C/F(탄소/플루오르) 비율이 줄어들 필요가 있다.
따라서, 패터닝된 레지스트(6)가 그 위에 있지 않은 영역에 위치한 실리콘 질화막(3)에서는, 의도하지 않은 과도한 처리(깎기(shaving))가 행해질 수 있다(도 2b). 즉, 패터닝된 레지스트(6)가 그 위에 있는 영역에서의 실리콘 질화막(3)과, 건식 에칭에 의해 깎인 영역에서의 실리콘 질화막(3) 간에 스텝(막 두께에서의 차 이)이 발생한다. 이러한 스텝(막 두께에서의 차이)은 반도체 장치의 후속 제조 공정에서도 제거되지 않으며, 완성된 반도체 장치 제품의 특성에 악영향을 미친다.
이에 비해, 제1 실시예에 따른 반도체 장치 제조 방법에서는, 유기 재료막(4)이 실리콘 질화막(3) 상에 형성되며, 유기 재료막(4)의 처리를 위해, 플루오르와 같은 할로겐을 함유한 에칭 가스가 이용되지 않는다. 따라서, 유기 재료막(4) 아래에 있는 실리콘 질화막(3)은 거의 깎이지 않는다. 즉, 실리콘 질화막(3)에 대한 유기 재료막(4)의 선택비는 무제한이므로, 종래의 방안이 갖고 있던 문제점을 해결한다.
건식 에칭시에는, 수십 mTorr의 낮은 압력에서 플루오르와 같은 할로겐을 함유하지 않은 유기 재료막(4)을 처리할 수 있는 산소(O2) 가스, 질소(N2) 가스, 수소(H2) 가스 및 암모니아(NH3) 가스 등의 가스들을 에칭 가스로서 이용할 수 있다. 수직 처리를 보다 쉽게 하기 위해, 메탄(CH4) 가스, 일산화탄소(CO) 가스, 이산화탄소(C02) 가스 등이 추가될 수 있다. 레지스트(6a 및 6b)의 슬리밍-처리시의 플라즈마 처리는 유사한 에칭 챔버에 의해서도 수행될 수 있으며, 이 경우, 등방성 에칭을 용이하게 하기 위해 자기 바이어스가 적게 발생하는 조건이 이용될 수 있다. 예컨대, DFS(dual-frequency-superimposed) 건식 에칭 장치(고주파수/저주파수)를 고려하면, 자기 바이어스가 발생하기 쉬운 저주파수 전력을 낮춤으로써 이 조건을 쉽게 구현할 수 있다.
이어서, 패터닝된 유기 재료막(4)과 실리콘 산화막(5)의 적층 구조를 피복함 에 있어, 실리콘을 함유하는 재료이면서 제1 실리콘 함유막의 재료와는 상이한 재료로 이루어지며, 제1 실리콘 함유막에 대한 선택비를 갖는 재료로 이루어진 제3 실리콘 함유막이 피착된다. 예컨대, 패터닝된 유기 재료막(4)과 실리콘 산화막(5)의 적층 구조를 피복함에 있어, 예를 들어, 실리콘을 함유하면서 하부의 실리콘 질화막(3)에 대한 선택비를 갖는 재료인 비결정 실리콘(7)이 CVD를 이용하여 정합적으로 피착된다(도 1d). 제1 실리콘 함유막, 제2 실리콘 함유막 및 제3 실리콘 함유막의 재료들의 조합의 예로는 도 3에 도시된 예들을 들 수 있다.
이어서, 건식 에칭 기법을 이용하여 실리콘 산화막(5)의 표면이 노출될때까지 비결정 실리콘(7)을 에칭 백(etch back)하고, 이에 따라, 유기 재료막(4)과 실리콘 산화막(5)의 적층 구조의 측면 상에, 비결정 실리콘(7)의 측벽이 형성된다(도 1e). 즉, 좁은 폭과 넓은 폭을 갖도록 패터닝된 유기 재료막(4)과 실리콘 산화막(5)의 측벽 상에는, 비결정 실리콘(7)의 측벽이 형성된다. 따라서, 유기 재료막(4), 실리콘 산화막(5) 및 비결정 실리콘(7)의 측벽에 의해 구성된 새로운 와이더 라인이 형성된다.
건식 에칭은 예를 들어 염소(Cl2) 또는 브롬화수소(HBr)를 함유한 가스에 의해 수행된다. 건식 에칭에서는, 탄화플루오르 가스가 에칭 가스로 이용되지 않기 때문에, 비결정 실리콘(7)은 하부의 실리콘 질화막(3)에 대한 높은 선택비를 유지하면서 처리될 수 있다. 이 상태에서는, 유기 재료막(4)이 실리콘 산화막(5)과 비결정 실리콘(7)의 측벽에 의해 완전히 피복된다.
이어서, 와이더 라인의 실리콘 산화막(5)과 유기 재료막(4), 및 비결절 실리콘(7)의 측벽은 제2 마스크로서 레지스트(8)에 의해 선택적으로 피복되고(도 1f), 플루오르 첨가산을 이용한 습식 에칭 기법에 의해 라인-스페이스의 실리콘 산화막(5)만을 제거한다(도 1g).
에칭 선택비를 갖는 조건하에서, 실리콘 산화막(5), 비결정 실리콘(7) 및 실리콘 질화막(3) 상에 에싱(ashing)이 수행될 때, 라인-스페이스의 유기 재료막(4)과 레지스트(8)는 제거되어, 비결정 실리콘(7), 실리콘 산화막(5) 및 유기 재료막(4)을 조합함으로써 얻어지는 와이더 라인과, 비결정 실리콘(7)의 라인-스페이스 패턴이 공존하는 패턴을 형성한다(도 1h). 에싱 가스의 예로는 산소(O2) 가스, 질소(N2) 가스, 수소(H2) 가스 및 암모니아(NH3) 가스를 들 수 있다. 이때, 라인-스페이스의 각각의 피치는 노출 기법을 이용해 레지스트(6a)에서 라인-스페이스 패턴을 형성할 때(도 1a)의 절반이어서, 소형화가 실현될 수 있다.
이 경우, 실리콘 산화막(5)이 와이더 라인의 유기 재료막(4) 상에 존재하지 않을 때에는, 레지스트(8)에 의한 와이더 라인의 코팅시 레지스트(8)가 와이더 라인의 유기 재료막(4) 영역 위에 직접 코팅되는 것을 필요로 한다(도 4a). 그 결과, 와이더 라인의 유기 재료막(4)도 후속 에싱에 의해 제거되어(도 4b), 와이더 라인이 형성될 수 없는 문제를 야기한다. 도 4a 및 도 4b는 비교예로서 반도체 장치 제조 방법의 단면도를 보여주고 있다. 이러한 문제에도 불구하고, 제1 실시예에 따른 반도체 장치 제조 방법에 의하면, 실리콘 산화막(5)이 와이더 라인의 유기 재료막(4) 상에 형성되고, 이에 따라, 라인-스페이스의 유기 재료막(4)과 레지스트(8)의 제거 처리에 있어, 와이더 라인의 유기 재료막(4)을 제거하지 않으면서 와이더 라인을 확실히 형성할 수 있다.
비결정 실리콘(7)의 측벽들 사이에 존재하는 유기 재료막(4)과 실리콘 산화막(5)의 제거에 있어, 미세 패턴의 형성을 위해 건식 처리, 즉 에싱을 이용하는 것이 바람직하다. 이는, 종래의 방안에서는, 비결정 실리콘(7)의 측벽들 사이에 실리콘 산화막(5a)만이 존재하기 때문이다. 실리콘 산화막(5a)의 제거는 플루오르 첨가산 등을 이용한 습식 에칭을 필요로 한다. 하지만, 비결정 실리콘(7)의 측벽 패턴은 그 패턴에 침투하는 액체의 표면 장력에 의해 붕괴될 수 있다. 한편,제1 실시예에서와 같이 유기 재료막(4)이 실리콘 산화막(5) 아래에 존재할 때에는, 유기 재료막(4)이 그 패턴의 붕괴를 억제하는 지지대 역할을 할 수 있다. 액체를 이용하지 않는 건식 처리에 의해 유기 재료막(4)이 나중에 제거될 수 있으므로, 그 패턴의 붕괴가 발생할 때까지는 걱정할 필요가 없다.
이어서, 이러한 패턴들이 마스크로 이용되고, 비결정 실리콘(7)에 대한 에칭 선택비를 갖는 조건하에서 건식 에칭에 의한 에칭 처리가 실리콘 질화막(3)에 대해 수행된다. 따라서, 이러한 패턴들은 실리콘 질화막(3)에 전사되고, 그 결과, 미세 라인-스페이스 및 와이더 라인이 공존하는 실리콘 질화막(3)의 패턴이 얻어질 수 있다(도 1i). 또한, 미세 라인-스페이스 및 와이더 라인이 공존하는 패턴은 이방성 에칭에 의해 실리콘 산화막(2)에 전사되어 실리콘 산화막(2)의 패턴을 형성한다. 이 패턴은 이방성 에칭에 의해 게이트-전극 재료를 처리하는데 이용되고, 이 에 따라, 노출 기법에서 달성가능한 해상도의 하한을 넘는 미세 패턴을 갖는 게이트 전극이 형성된다.
전술한 바와 같이, 제1 실시예의 반도체 장치 제조 방법에 따르면, 노출 기법에서 달성가능한 해상도의 하한보다 미세한 라인-스페이스 패턴 피치를 갖는 라인-스페이스 패턴과, 와이더 라인을 갖는 패턴이 동시에 형성될 수 있다. 따라서, 노출 기법에서 달성가능한 해상도의 하한을 넘는 미세 패턴과 와이더 패턴을 갖는 게이트 전극이 동시에 형성될 수 있다.
제1 실시예에서는, 유기 재료막(4)이 실리콘 질화막(3) 또는 제1 실리콘 함유막 위에 형성되고, 플루오르와 같은 할로겐을 함유한 에칭 가스를 이용하지 않고 건식 에칭에 의해 처리된다. 따라서, 실리콘 질화막(3)에서의 과도한 처리(깎기)의 발생 결과로 실리콘 질화막(3)에서 스텝(막 두께에서의 차이)이 발생하는 것을 방지할 수 있다. 또한, 실리콘 질화막(3)의 스텝(막 두께에서의 차이)으로 인한 반도체 장치 제품의 특성 악화를 방지할 수 있어, 고품질의 반도체 장치 제품을 제조할 수 있다.
도 5a 및 도 5b는 와이더 라인 패턴의 코어 재료(와이더 라인 패턴의 유기 재료막(4))의 부식을 설명하기 위한 단면도이다. 제1 실시예에서는, 라인-스페이스 패턴의 코어 재료(라인-스페이스 패턴의 유기 재료막(4)) 및 와이더 라인 패턴을 덮고 있는 레지스트(8)의 제거 처리시(도 1h) 반응성 성분 또는 라디컬 입자들이 비결정 실리콘(7)의 측벽과 실리콘 산화막(5) 사이의 갭으로부터 침투하여(도 5a), 와이더 라인 패턴의 코어 재료(와이더 라인 패턴의 유기 재료막(4))가 부식될 가능성이 있다(도 5b). 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에서는, 반응성 성분, 라디컬 입자 등의 침입이 억제된다.
도 6a 내지 도 6h는 제 2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다. 먼저, 제1 실시예에서와 유사한 처리에 따라, 레지스트(6a 및 6b)의 슬리밍 처리로서 산소 가스를 이용한 플라즈마 처리를 이용하여 그 라인의 레지스트(6a 및 6b)를 등방성 리세싱하여, 라인-스페이스의 비율을 조절한다(도 6a). 이때, 라인의 레지스트(6a 및 6b) 폭은, 레지스트(6a)의 라인-스페이스의 비율이 1:3보다 크게 형성되도록, 제1 실시예에서의 슬리밍 처리시(도 1b) 최종 목표 치수보다 크게 형성된다.
이어서, 레지스트(6a 및 6b)를 마스크로 이용하고 에칭 가스로서 탄화플루오르를 이용한 건식 에칭에 의해 실리콘 산화막(5)을 처리하여 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝되게 한다. 필요하다면, 제1 실시예에서와 유사하게, 패턴 전사시 실리콘 산화막(5)에 대한 슬리밍 처리를 수행할 수 있다. 그렇지만, 이 경우에서는, 슬리밍 처리후의 좁은 폭 패턴에서의 라인-스페이스의 비율이 1:3보다 크게 형성된다. 또한, 산소 가스를 이용한 건식 에칭을 이용하여 유기 재료막(4)을 수직 처리하고, 레지스트(6a 및 6b)를 제거하며, 이 상태에서, 실리콘 산화막(5)과 유기 재료막(4)에 와이더 라인의 패턴 및 라인-스페이스가 형성된다(도 6b).
그후, 유기 재료막(4)에 대해서만 슬리밍 처리를 수행하여 유기 재료막(4)의 폭이 실리콘 산화막(5)의 폭보다 작게 함으로써, 라인-스페이스의 비율이 1:3인 패턴을 유기 재료막(4)에 형성한다(도 6c). 이에 따라, 와이더 라인의 유기 재료 막(4)의 폭과 라인-스페이스가 제1 실시예에서의 슬리밍 처리시(도 1b)의 최종 목표 치수가 된다. 예를 들어, 산소 가스에 의한 플라즈마 처리가 제1 실시예에서의 레지스트의 슬리밍 처리에 유사하게 수행될 때에는, 탄화플루오르 가스를 이용하지 않고, 유기 재료막(4)이 실리콘 산화막(5)에 대한 슬리밍 처리를 선택적으로 받을 수 있다.
또한, 예를 들어 CVD를 이용해, 실리콘을 함유하고 하부의 실리콘 질화막(3)에 대한 선택비를 갖는 물질로서 비결정 실리콘(7)의 정합 피착이 이어져 패터닝된 유기 재료막(4)과 실리콘 산화막(5)의 적층 구조를 피복한다(도 6d).
이어서, 건식 에칭 기법을 이용하여 실리콘 산화막(5)의 표면이 노출될때까지 비결정 실리콘(7)을 에칭 백하고, 이에 따라, 유기 재료막(4)과 실리콘 산화막(5)의 적층 구조의 측면 상에, 비결정 실리콘(7)의 측벽이 형성된다(도 6e). 제2 실시예에서는, 실리콘 산화막(5)과의 접촉면이 L자 모양(미로 구조(labyrinth structure))인 비결정 실리콘(7)의 측벽이 형성된다.
또한, 예를 들어 염소(Cl2) 또는 브롬화수소(HBr)를 함유한 가스를 이용하는 건식 에칭이 수행된다. 건식 에칭에서는, 에칭 가스로서 탄화플루오르 가스가 이용되지 않기 때문에, 하부의 실리콘 질화막(3)에 대한 높은 선택비를 유지하면서 비결정 실리콘(7)을 처리할 수 있다.
그후, 와이더 라인의 실리콘 산화막(5)과 유기 재료막(4), 및 비결정 실리콘(7)의 측벽이 레지스트(8)에 의해 선택적으로 피복되고(도 6f), 플루오르 첨가산 을 이용한 습식 에칭 기법을 이용하여 라인-스페이스의 실리콘 산화막(5) 만을 제거한다(도 6g).
이어서, 에칭 선택비를 갖는 조건하에서 실리콘 산화막(5), 비결정 실리콘(7) 및 실리콘 질화막(3)에 대해 에싱을 수행할 때, 라인-스페이스의 유기 재료막(4)과 레지스트(8)를 제거하여, 비결정 실리콘(7), 실리콘 산화막(5) 및 유기 재료막(4)에 의해 구성되는 와이더 라인과, 비결정 실리콘(7)의 라인-스페이스 패턴이 공존하는 패턴을 형성한다(도 6h).
실리콘 산화막(5)과의 비결정 실리콘(7) 측벽의 접촉면은 L자 모양(미로 구조)이다(도 7). 즉, 비결정 실리콘(7)의 측벽은 수직 방향으로 실리콘 산화막(5)과 접촉면(7a)을 가지고, 수평 방향으로 접촉면(7b)을 갖는다. 접촉면 7a와 접촉면 7b는 연결되어 있다. 도 7은 제2 실시예에서 비결정 실리콘(7)의 측벽과 실리콘 산화막(5)의 접촉면의 주변 영역을 나타내는 확대 단면도이다.
따라서, 레지스트(8)의 제거 처리시에 반응성 성분, 라디컬 입자 등이 비결정 실리콘(7)의 측벽과 실리콘 산화막(5)과의 접촉면(7a) 사이의 갭으로부터 침투하더라도, 이러한 물질들은 접촉면(7b)에 의해 저지되므로 와이더 라인 패턴의 코어 재료(와이더 라인 패턴의 유기 재료막(4))와의 반응이 억제된다.
접촉면이 L자 모양(미로 구조)이 아니고, 접촉면 7a만이 존재하는 경우(도 8)에 비해, 접촉면 7a와 접촉면 7b가 존재함으로 인해, 반응성 성분, 라디컬 입자 등의 침투 경로가 더 길게 형성될 수 있다. 반응성 성분, 라디컬 입자 등이 접촉면 7b를 따라 계속 침투할때에도, 와이더 라인 패턴의 코어 재료(와이더 라인 패턴 의 유기 재료막(4))에 도달하는데 필요한 시간은 더 길어질 수 있다. 이로 인해, 레지스트(8)의 제거가 끝나기 전에 반응성 성분, 라디컬 입자 등이 와이더 라인 패턴의 코어 재료(와이더 라인 패턴의 유기 재료막(4))에 도달하는 것이 억제된다. 도 8은 실리콘 산화막(5)과의 비결정 실리콘(7) 측벽의 접촉면이 L자 모양이 아닐 때의 그 접촉면의 주변 영역을 나타내는 확대 단면도이다.
후속 처리들은 제1 실시예에서와 동일하다.
따라서, 제2 실시예의 반도체 장치 제조 방법에 따르면, 노출 기법에서 달성가능한 해상도의 하한보다 미세한 라인-스페이스 패턴 피치를 갖는 라인-스페이스 패턴과 와이더 라인을 갖는 패턴이 동시에 형성될 수 있다. 이에 따라, 노출 기법에서 달성가능한 해상도의 하한보다 미세한 미세 패턴과 와이더 패턴을 갖는 게이트 전극이 동시에 형성될 수 있다.
제2 실시예의 반도체 장치 제조 방법에 따르면, 레지스트(8)의 제거 처리시 반응성 성분 또는 라디컬 입자들이 비결정 실리콘(7)의 측벽과 실리콘 산화막(5) 사이의 갭으로부터 와이더 라인 패턴의 코어 재료(와이더 라인 패턴의 유기 재료막(4))에 도달하는 것을 억제할 수 있다. 따라서, 반응성 성분 또는 라디컬 입자들의 침투로 인한 와이더 라인 패턴의 코어 재료(와이더 라인 패턴의 유기 재료막(4))의 부식을 방지할 수 있어, 고품질의 반도체 장치 제품을 제조할 수 있다.
전술한 실시예들에서는, 본 발명의 예로서 게이트 전극의 하드 마스크의 형성에 대해 설명하였다. 하지만, 본 발명이 이에 국한되는 것은 아니며, 적용된 처리들과 재료들을 변경할 수도 있다.
당업자들이라면 본 발명의 추가 이점 및 변형례들을 쉽게 알 수 있을 것이다. 따라서, 본 발명은 광의의 측면에 있어 본 명세서에서 도시되었고 설명되었던 특정 세부사항이나 대표적인 실시예들에 국한되지는 않는다. 또한, 첨부된 청구범위 및 그 균등물에 의해 규정되는 바와 같은 본 발명의 일반 개념의 사상과 범주를 벗어나지 않고 다양한 수정을 가할 수 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 종래의 반도체 장치 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서 이용되는 제1 실리콘 함유막, 제2 실리콘 함유막 및 제3 실리콘 함유막의 재료들의 조합예를 나타내는 도면.
도 4a 및 도 4b는 비교예로서 반도체 장치 제조 방법을 설명하기 위한 단면도.
도 5a 및 도 5b는 와이더 라인 패턴의 코어 재료(와이더 라인 패턴의 유기 재료막)의 부식을 설명하기 위한 단면도.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 일 실시예에서 비결정 실리콘 측벽의 실리콘 산화막과의 접촉면의 주변 영역을 나타내는 확대 단면도.
도 8은 실리콘 산화막과의 비결정 실리콘 측벽의 접촉면이 L자 모양이 아닐 때, 그 접촉면의 주변 영역을 나타내는 확대 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 폴리실리콘막
2 : 실리콘 산화막
3 : 실리콘 질화막
4 : 유기 재료막
5 : 실리콘 산화막
6a, 6b : 레지스트

Claims (20)

  1. 반도체 장치 제조 방법으로서,
    반도체 기판 위에 실리콘을 함유한 제1 실리콘 함유막을 형성하는 단계;
    상기 제1 실리콘 함유막 위에 유기 재료막을 형성하는 단계;
    상기 유기 재료막 위에 실리콘을 함유하지만 상기 제1 실리콘 함유막과는 상이한 제2 실리콘 함유막을 형성하는 단계;
    상기 제2 실리콘 함유막 위에 좁은 폭 패턴(narrow width pattern)과 넓은 폭 패턴(wide width pattern)을 갖는 제1 마스크를 형성하는 단계;
    상기 제1 마스크를 이용한 이방성 에칭에 의해 상기 제2 실리콘 함유막을 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝하는 단계;
    패터닝된 제2 실리콘 함유막과 상기 제1 실리콘 함유막에 대한 에칭 선택비를 이용할 수 있는 조건하에, 이방성 에칭을 이용하여 상기 제1 마스크를 제거하고, 상기 유기 재료막을 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝하는 단계;
    상기 반도체 기판 위에 실리콘을 함유하지만 상기 제1 실리콘 함유막과는 상이한 제3 실리콘 함유막을 형성하여 상기 패터닝된 제2 실리콘 함유막과 상기 유기 재료막이 피복되게 하는 단계;
    상기 제3 실리콘 함유막을 에칭 백(etch back)하여 상기 패터닝된 제2 실리콘 함유막과 상기 유기 재료막의 측면 상에 상기 제3 실리콘 함유막의 측벽을 형성하는 단계;
    유기 재료막으로 이루어진 제2 마스크를 형성하여 넓을 폭을 갖도록 패터닝된 상기 제2 실리콘 함유막 및 그 측벽이 선택적으로 피복되게 하는 단계;
    상기 제2 마스크를 이용하여 좁은 폭을 갖도록 패터닝된 상기 제2 실리콘 함유막을 제거하는 단계; 및
    넓은 폭을 갖도록 패터닝된 상기 제2 실리콘 함유막, 상기 제1 실리콘 함유막 및 상기 제3 실리콘 함유막에 대한 에칭 선택비를 이용할 수 있는 조건하에, 좁은 폭을 갖도록 패터닝된 상기 유기 재료막 및 상기 제2 마스크를 제거하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1 마스크는 형성 후에 슬리밍 처리(slimming processing)되고,
    슬리밍 처리된 제1 마스크는 상기 제2 실리콘 함유막을 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝하는데 이용되는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 제1 마스크는 레지스트 패턴을 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 슬리밍 처리는 산소 가스, 질소 가스 및 암모니아 가스로부터 선택되는 어느 하나의 가스 또는 그 이상의 가스를 이용하여 플라즈마 처리하는 것을 포함하 는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 제2 실리콘 함유막은 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝될 때 슬리밍 처리되는 반도체 장치 제조 방법.
  6. 제5항에 있어서,
    상기 슬리밍 처리는 탄화플루오르 가스 및 산소 가스를 함유한 가스를 에칭 가스로 이용하여 건식 에칭하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    좁은 폭 패턴과 넓은 폭 패턴으로 패터닝된 상기 유기 재료막이 상기 제2 실리콘 함유막에 대해 선택적으로 슬리밍 처리된 후, 상기 제3 실리콘 함유막이 상기 반도체 기판 위에 형성되는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 제3 실리콘 함유막의 측벽은 수직 방향으로 상기 제2 실리콘 함유막과의 제1 접촉면, 및 수평 방향으로 상기 제2 실리콘 함유막과의 제2 접촉면을 가지고,
    상기 제1 접촉면과 상기 제2 접촉면은 서로 접촉하는 반도체 장치 제조 방 법.
  9. 제1항에 있어서,
    좁은 폭 패턴을 갖도록 패터닝된 상기 유기 재료막 및 상기 제2 마스크를 제거한 후, 상기 제3 실리콘 함유막에 대한 에칭 선택비를 이용할 수 있는 조건하에, 상기 제1 실리콘 함유막을 미세 패턴(fine pattern)과 넓은 패턴으로 패터닝하는 단계를 더 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 제1 실리콘 함유막이 반도체 기판 위에 형성되기 전에 처리 대상 막을 반도체 기판 위에 형성하여 상기 제1 실리콘 함유막이 상기 처리 대상 막 위에 형성되게 하는 단계; 및
    상기 제1 실리콘 함유막을 미세 패턴과 넓은 패턴으로 패터닝한 후, 이방성 에칭을 이용하여 상기 제1 실리콘 함유막의 패턴을 상기 처리 대상 막에 전사함으로써 상기 처리 대상 막을 미세 패턴과 넓은 패턴으로 패터닝하는 단계를 더 포함하는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 제2 실리콘 함유막은 스핀 온 글래스(Spin on Glass : SOG)막을 포함하는 반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 제1 실리콘 함유막, 상기 제2 실리콘 함유막 및 상기 제3 실리콘 함유막은 실리콘 질화막, 실리콘 산화막 및 실리콘막 중 어느 하나의 막을 포함하는 반도체 장치 제조 방법.
  13. 제12항에 있어서,
    상기 제1 실리콘 함유막은 실리콘 질화막을 포함하고, 상기 제2 실리콘 함유막은 실리콘 산화막을 포함하며, 상기 제3 실리콘 함유막은 비결정 실리콘막을 포함하는 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 제1 마스크가 제거되고 또한 상기 유기 재료막이 좁은 폭 패턴과 넓은 폭 패턴으로 패터닝되는 이방성 에칭은 할로겐을 함유하지 않은 에칭 가스를 이용하여 건식 에칭하는 것을 포함하는 반도체 장치 제조 방법.
  15. 제14항에 있어서,
    상기 에칭 가스는 산소 가스, 질소 가스, 수소 가스 및 암모니아 가스로부터 선택되는 어느 하나의 가스 또는 그 이상의 가스를 포함하는 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 에칭 가스는 메탄 가스, 일산화탄소 가스 및 이산화탄소 가스로부터 선택되는 어느 하나의 가스 또는 그 이상의 가스를 더 함유하는 반도체 장치 제조 방법.
  17. 제13항에 있어서,
    상기 제3 실리콘 함유막의 에칭 백은 탄화플루오르 가스를 함유하지 않은 에칭 가스를 이용하여 건식 에칭하는 것을 포함하는 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 에칭 가스는 염소 가스 및 브롬화수소 가스 중 어느 하나의 가스를 포함하는 반도체 장치 제조 방법.
  19. 제13항에 있어서,
    좁은 폭을 갖도록 패터닝된 상기 유기 재료막 및 상기 제2 마스크는 할로겐을 함유하지 않은 에싱 가스(ashing gas)를 이용하여 에싱하는 것에 의해 제거되는 반도체 장치 제조 방법.
  20. 제19항에 있어서,
    상기 에싱 가스는 산소 가스, 질소 가스, 수소 가스 및 암모니아 가스로부터 선택되는 어느 하나의 가스 또는 그 이상의 가스를 포함하는 반도체 장치 제조 방법.
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