KR20090058549A - 프로그래밍 가능 이득 증폭기에 대한 이득 조정 - Google Patents

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KR20090058549A
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Abstract

프로그래밍 가능 이득 증폭기 (PGA) 회로는, 증폭기의 출력에 모두 커플링되는 이득 조정 회로와 이득 선택 회로를 포함한다. 이득 선택 회로는 증폭기에 대한 피드백을 완성하는 한편, 이득 조정 회로는 이득 선택 회로의 이득을 증가 또는 감소시키도록 구성된다. 이득 조정 회로는 PGA 회로의 전체 이득에 대한 트리밍 조정으로서 구성될 수 있고, 룩업 테이블로부터 각각의 이득 설정으로 상이한 트리밍 조정이 맵핑될 수 있다. 다른 예시적인 실시예들에서, PGA 회로는, PGA 회로의 전체 이득에 대한 시간 평균화 효과를 이용하여, 듀티 사이클 (duty cycle), 펄스 폭, 또는 델타 시그마 변조에 따라서 다양한 이득 설정들 사이에서 전체 이득이 혼합되는 변조 방식을 이용하여 복수의 이득 설정들 사이에서 주기적으로 스위칭할 수 있다.
Figure P1020097007077
프로그래밍 가능 이득 증폭기 회로, 연산 증폭기 회로, 이득 선택 회로, 이득 조정 회로, 제어 회로, 이득 조정

Description

프로그래밍 가능 이득 증폭기에 대한 이득 조정{GAIN ADJUSTMENT FOR PROGRAMMABLE GAIN AMPLIFIERS}
관련 출원
본 출원은 PCT 국제 출원으로서 미국을 제외한 모든 국가에서 출원인으로 지정된 U.S. national corporation인 National Semiconductor Corporation, 및 미국에서만 출원인으로 지정된 미국 국적의 Rodney Alan Hughes를 출원인으로 하고, 2006년 9월 7일 출원된 미국 가특허 출원 제 60/843,308을 우선권으로 주장하여, 2007년 9월 7일 출원되었다.
분야
본 발명은 일반적으로 전자 회로에 관한 것이다. 보다 상세하게는, 본 개시는 프로그래밍 가능 이득 증폭기와 연관된 이득을 조정하는 기술에 관한 것이다.
배경
많은 전자 시스템이 기본 아날로그 빌딩 블록으로서 프로그래밍 가능 이득 증폭기를 이용한다. 종래의 프로그래밍 가능 이득 증폭기 (800) 의 예는 도 8에 도시된다. 프로그래밍 가능 이득 증폭기 (800) 는 연산 증폭기 (AMP), 3개의 저항기 (R81-R83), 및 2개의 스위치 (S81 - S82) 를 포함한다. 연산 증폭기는 비반전 입력 단자 (INP), 반전 입력 단자 (INM), 및 출력 단자 (AOUT) 를 포함 한다. 스위치 (S81) 는 AOUT와 노드 (N81) 사이에 접속된다. 스위치 (S82) 는 AOUT와 노드 (N82) 사이에 접속된다. 저항기 (R81) 는 노드 (N81) 와 INM 사이에 접속된다. 저항기 (R82) 는 노드 (N82) 와 INM 사이에 접속된다. 저항기 (R83) 는 INM과 회로 그라운드 (GND) 사이에 접속된다.
동작시, 연산 증폭기 (AMP) 는 비반전 입력 (INP) 에서 입력 신호 (예를 들어, IN) 를 수신하고, 이득 스케일링 펙터 (X) 에 따라서 입력 신호와 관련되는, 출력 단자 (AOUT) 에서 출력 신호 (예를 들어, OUT) 를 제공한다. 이득 스케일링 펙터 (X) 는 출력 (OUT) 및 반전 입력 (INM) 사이의 피드백 경로 내 임피던스에 의해 결정된다.
스위치 (S81, S82) 는 이득 스케일링 펙터 (X) 의 조정을 위해 피드백 컴포넌트 (저항기 R81 및 R82) 의 선택을 변경하도록 구성된다. 스위치 S81이 클로즈될 때, 선택되는 피드백 컴포넌트는 저항기 R81인 반면에, 스위치 S82가 클로즈될 때, 선택되는 피드백 컴포넌트는 저항기 R82이다. 입력 신호 (IN) 와 출력 신호 (OUT) 사이의 관계는 피드백 컴포넌트에 의해 결정되고 스위치는 OUT=IN*(1+X) 와 같고, X는 피드백 컴포넌트에 의해 결정된다. 일 실시 형태에서, 스위치 S1이 클로즈되고 스위치 S2가 오픈될 때, X=R81/R83이다. 다른 실시 형태에서, 스위치 S2가 클로즈되고 스위치 S1이 오픈될 때, X=R82/R83이다.
도면의 간단한 설명
다음 도면을 참고로하여 비한정적인 몇몇 실시 형태들을 설명한다.
도 1a 및 도 1b는 예시적인 프로그래밍 가능 이득 증폭기 회로를 도시하는 개략도이다.
도 1c는 예시적인 프로그래밍 가능 이득 증폭기 회로에 대한 이득 에러 효과를 도시하는 그래프이다.
도 2는 다른 예시적인 프로그래밍 가능 이득 증폭기 회로의 예시적인 조정 가능 저항기 토폴로지를 도시하는 개략도이다.
도 3a 및 도 3b는 예시적인 프로그래밍 가능 이득 증폭기 회로에 대한 예시적인 조정 가능 저항기 토폴로지를 도시하는 개략도이다.
도 4는 또 다른 예시적인 프로그래밍 가능 이득 증폭기 회로의 또 다른 예시적인 조정 가능 저항기 토폴로지를 도시하는 개략도이다.
도 5a 내지 도 5c는 변조 토폴로지를 이용하는 예시적인 프로그래밍 가능 이득 증폭기 회로를 도시하는 개략도이다.
도 6a 내지 도 6c는 다른 변조 토폴로지를 이용하는 예시적인 프로그래밍 가능 이득 증폭기 회로를 도시하는 개략도이다.
도 7은 (본 개시의 양태에 따라서 모두 조정되는) 프로그래밍 가능 증폭기 회로의 이득 조정을 식별 및/또는 설정하는 방법을 도시하는 흐름도이다.
도 8은 종래의 프로그래밍 가능 이득 증폭기 회로의 개략도이다.
상세한 설명
다양한 실시 형태들을 도면을 참고로하여 상세하게 설명할 것이며, 도면의 동일한 부호는 여러 도면들에 걸쳐서 동일한 부분 및 조립 부품을 나타낸다. 다양한 실시 형태들에 대한 언급이 본 발명의 범위를 제한하지 않으며, 본원에 첨 부된 청구범위에 의해서만 한정된다. 부가적으로, 본 상세한 설명에 제시된 어떤 실시 형태도 청구된 발명에 관하여 가능한 많은 실시 형태들 중 몇가지 실시 형태를 설명할 뿐 본 실시 형태로 제한하고자 하는 것은 아니다.
상세한 설명 및 청구범위를 통하여, 문맥에 다른 상태로 명백히 언급되지 않는한, 다음 용어는 적어도 본원에서 명백하게 연관된 의미를 갖는다. 아래에 식별된 의미는 그 용어를 제한하고자 하는 것이 아니며, 그 용어의 사용을 위한 실례가되는 예를 제공할 뿐이다. 단수의 의미 ("a","an"), 및 "the" 는 단수 또는 복수 두 가지 모두의 관계를 포함할 수도 있다. "in"의 의미는 "in"과 "on"을 포함할 수도 있다. 용어 "접속된 (connected)"은, 어떤 전기적, 기계적, 논리적, 또는 다른 매개물이 사이에 있지 않은, 직접적인 전기 접속, 전자기 접속, 기계 접속, 논리 접속, 또는 접속된 아이템들 간의 다른 접속을 의미할 수도 있다. 용어 "커플링된"은 아이템들 간의 직접 접속, 하나 이상의 매개물을 통한 간접 접속, 또는 접속을 구성하지 않을 수도 있는 방식으로 아이템들 간의 통신을 의미할 수 있다. 용어 "회로"는, 원하는 기능을 제공하기 위해 함께 커플링되는, 단일 컴포넌트 또는 복수의 컴포넌트, 능동 및/또는 수동, 개별 또는 통합된 컴포넌트를 의미할 수 있다. 용어 "신호"는 전류, 전압, 전하, 데이터, 또는 다른 이러한 식별 가능한 양 중 적어도 하나를 의미할 수 있다.
간단히 말해서, 본 개시는 일반적으로 프로그래밍 가능 이득 증폭기 (PGA) 의 이득 조정을 트리밍 (trimming) 하는 장치 및 방법에 관한 것이다. 예시적인 PGA 회로는 이득 조정 회로 및 이득 선택 회로를 포함하고, 이 둘 모두는 증폭 기의 출력에 커플링된다. 이득 선택 회로는 증폭기로의 피드백을 완료하는 한편, 이득 조정 회로는 이득 선택 회로의 이득을 증가 또는 감소시키도록 구성된다. 이득 조정 회로는 PGA 회로의 전체 이득에 대한 트리밍 조정으로서 구성될 수 있고, 룩업 테이블과 같은 테이블로부터 각각의 이득 설정에 상이한 트리밍 조정이 맵핑될 수 있다. 다른 예시적인 실시 형태에서, PGA 회로는, 듀티 사이클, 또는, 펄스 폭, 델타 시그마 등과 같은 다른 변조 기술에 따라, 다양한 이득 설정들 간에 전체 이득이 혼합되는 변조 방식을 이용하여 복수의 이득 설정들 사이에서 주기적으로 스위칭할 수 있다. 또한, 부가적인 구현에서, PGA 회로의 전체 이득에 대한 시간 평균화 효과를 이용하도록 변조 방식이 구성될 수 있다.
개요
정확한 신호 이득을 요구하는 애플리케이션에서 모놀리식 증폭기가 종종 사용된다. 이러한 증폭기는 전체 신호 이득을 제어하기 위해 박막 저항기와 같은 저항성 피드백 전압 디바이더 엘리먼트를 관례적으로 이용한다. 정확한 피드백 비율을 얻기 위해 단계들을 취하더라도, 저항기 부정합은 중요한 전체 증폭기 이득 에러를 가져올 수 있다. 저항기 비율을 교란시키는 상태의 예들은 관련된 차이점을 처리하는 것과 상태 관련 차이점을 조작하는 것 둘 모두를 포함한다. 예시적인 처리의 차이점은, 몇 개만 예를 들자면, 시트 저항 (시트 rho), 도핑 농도, 기생 커패시턴스, 기생 저항, 기생 인덕턴스, 및 기생 누설 등에서의 그레이디언트 및 변화를 처리하는 것을 포함한다. 예시적인 동작 상태와 관련된 차이점은, 몇 개만 예를 들자면, 저항기들 간의 온도 차 (열 그레이디언트), 및 저항기들 간 의 동작 전압차 (전압 계수 영향) 를 포함한다.
저항기 부정합으로부터 발생된 이득 에러에 대한 수정을 위해 과거에 박막 저항의 연속적 레이저 트리밍이 사용되어 왔다. 그러나, 테스트 시간, 테스트 장치, 레이저 트리밍 장치와 같은 다양한 제조 비용, 및 그 밖의 제조 비용은 이러한 트리밍 기술 비용이 많은 판로를 금지하게 작용한다. 마이크로-전자 회로 (IC) 를 트리밍하는 프로세스는 또한, 회로를 교란시켜 트리밍의 정확도를 제한하거나, 트리밍을 수행하는데 필요한 시간을 연장시키는 결과 (또한 비용을 증가시킴) 를 가져올 수 있다.
트리밍의 정확도를 감소시키는 다른 제조 스트레스가 발생할 수 있다. 레이저 트리밍은 일반적으로, 다이라 지칭되는 피스들로 웨이퍼를 다이싱하기 전에, 반도체 웨이퍼 상에서 수행된다. 예시적인 반도체 처리 단계는, 웨이퍼를 다이싱하는 단계, 에폭시, 또는 가능하다면 공융 접착 (eutectic attachment) 을 이용하여 패키지내에 다이를 접착하는 단계, 다이 상의 패드를 리드프레임에 접착하는 단계, 패키지를 형성 및 시일링하는 단계, 및 그 밖의 단계를 포함한다. 이러한 반도체 처리 단계들 각각은 피드백 엘리먼트의 전체 값을 변경시켜 후에 웨이퍼 트리밍 이득 정확도에 직접적으로 영향을 끼칠 수 있는 다이 응력 (예를 들어, 표면 장력, 쉬어링 (sheering), 구부러짐, 미세한 크랙 등) 을 생성할 수 있다.
본 개시는 상술된 문제점, 및 그 밖의 문제점들 각각을 숙고하여, 디지털 수단을 구비한 프로그래밍 가능 증폭기 회로의 이득을 트리밍 및/또는 조정하는 수단 을 제공한다. 디지털 수단은, 프로그래밍 가능 이득 증폭기에 대하여 이득 설정이 선택된 때 선택된 이득 설정에 대하여 이득 트리밍을 조정하는 수단을 포함한다. 이득 트리밍은, 원하는 전체 이득이 달성되도록 미리 결정된 양에 따라서 이득을 증가 또는 감소시키는데 이용될 수 있다. 디지털 수단은, 하나 이상의 디지털 제어 신호에 응답하여 프로그래밍 가능 이득 증폭기의 전체 이득을 조정하도록 적응되는 회로들로 구성될 수 있다. 각각의 디지털 제어 신호는 임의의 수의 입력 수단에 의해 제공될 수 있는데, 예를 들어, 웨이퍼와 연관된 핀 또는 패드로부터, 디지털 신호 (또는 신호들) 를 수신하고 다른 디지털 신호 (또는 신호들) 를 생성하는 디코더 논리 회로로부터, 및 아날로그 입력 신호를 수신하여 하나 이상의 디지털 제어 신호를 생성하는 아날로그-디지털 변환기로부터 제공될 수 있다. 디지털 이득 조정 및 트리밍의 적용은 회로 내 (in-circuit) 교정 방법을 포함하여, 정확한 신호 증폭을 위한 기회의 수를 증가시킨다.
몇몇 실시예에서 설명할 바와 같이, 연산 증폭기 회로는 입력 신호를 수신하도록 구성된 비반전 입력 단자, 피드백 신호를 수신하도록 구성된 반전 입력 단자, 및 프로그래밍 가능 이득 증폭기 회로에 출력 신호를 제공하도록 구성된 출력 단자를 포함한다. 이득 선택 회로는 출력 단자와 제 1 중간 단자 사이의 제 1 저항, 제 1 중간 단자와 반전 입력 단자 사이의 제 2 저항, 및 반전 입력 단자와 기준 단자 사이의 제 3 저항을 갖는 제 1 가변 저항 회로로서 구성된다. 제 2 저항 및 제 3 저항과 연관된 값들은 이득 선택 제어 신호에 응답하여 변할 수도 있다. 이득 조정 회로는 출력 단자와 제 2 중간 단자 사이의 제 4 저항, 및 제 2 중간 단자와 기준 단자 사이의 제 5 저항을 갖는 제 2 가변 저항 회로로서 구성된다. 제 1 중간 단자는 제 2 중간 단자에 커플링될 수 있고, 제 4 저항 및 제 5 저항과 연관된 값들은 이득 트리밍 설정 제어 신호에 응답하여 변할 수 있다. 제어 회로는 사용자 개시 이득 설정에 응답하여 이득 선택 제어 신호와 이득 트리밍 설정 제어 신호를 제공하여, 프로그래밍 가능 이득 증폭기 회로가 조정가능하게 제어될 수 있도록 구성될 수 있다.
몇몇 부가적인 실시예에서, 이득 조정 회로는, 출력 단자와 기준 단자 사이에 커플링되는 직렬 커플링된 탭핑형 저항기 (tapped resistor) 어레이로서 구현될 수 있다. 직렬로 커플링된 탭핑형 저항기 어레이는 탭 포인트들의 어레이 사이에 직렬로 커플링된 저항값의 어레이를 포함하고, 탭 포인트들의 어레이 중 하나는 이득 트리밍 설정 제어 신호에 응답하여 선택될 수 있다. 그런 다음, 선택된 탭 포인트는 제 2 중간 단자에 커플링될 수 있다. 직렬 커플링된 탭핑형 저항기 어레이는 정합된 저항기 어레이, 2진 가중 어레이, 선형으로 스케일링된 어레이, 대수적으로 스케일링된 어레이, 또는 임의로 가중된 어레이 중 어느 하나로서 구성될 수 있다.
부가적인 실시예들에서, 이득 조정 회로는, 탭 포인트들의 어레이 중 대응하는 탭 포인트와 각각 커플링되는 복수의 멀티플렉서 입력 단자들을 구비한 멀티플렉서 회로로서 구현될 수 있다. 이득 트리밍 설정 제어 신호에 응답하여 복수의 멀티플렉서 입력 단자들 중 하나를 멀티플렉서 출력 단자에 커플링하도록 멀티플렉서 회로를 구성하기 위해서, 멀티플렉서 출력 단자가 제 2 중간 단자에 커플링 될 수 있다.
몇몇 실시예들에서, 이득 조정 회로는 저항기들의 병렬 어레이로서 구현될 수 있다. 저항기들의 병렬 어레이 내의 각각의 저항기는 제 2 중간 단자에 커플링된 제 1 저항기 단자와, 이득 트리밍 설정 제어 신호에 응답하여 기준 단자 및 출력 단자 중 하나에 선택적으로 커플링되는 제 2 저항기 단자를 포함한다. 병렬 어레이의 저항기들은 정합된 저항기 어레이, 2진 가중 어레이, 선형으로 스케일링된 어레이, 대수적으로 스케일링된 어레이, 또는 임의로 가중된 어레이 중 어느 하나로서 구성될 수 있다.
이득 조정 회로는 또한 복수의 스위치 회로로 구현될 수 있다. 복수의 스위치 회로로부터의 각각의 스위치는 기준 단자에 커플링되는 제 1 스위치 단자, 출력 단자에 커플링되는 제 2 스위치 단자, 및 저항기들의 병렬 어레이의 저항기들 중 대응하는 저항기의 제 2 저항기 단자에 커플링되는 제 3 스위치 단자를 포함한다. 각각의 스위치 회로에 대한 제 3 스위치 단자는 이득 트리밍 설정 제어 신호에 응답하여 제 1 스위치 단자 및 제 2 스위치 단자 중 하나에 선택적으로 커플링될 수 있다.
몇몇 실시예에서, 이득 조정 회로는 또한, 이득 트리밍 설정 제어 신호에 응답하여 R-2R 사다리 회로의 각각의 입력에 기준 단자 및 출력 단자 중 하나를 선택적으로 커플링하도록 구성되는 R-2R 저항기 사다리 구성으로서 구현될 수 있다.
또한, 설명될 바와 같이, 이득 선택 회로는 출력 단자와 기준 단자 사이에 커플링되는 직렬 커플링된 탭핑형 저항기로서 구성될 수 있다. 직렬 커플링된 탭핑형 저항기 어레이는 탭 포인트들의 어레이 사이에 직렬로 커플링된 저항값의 어레이일 수 있으며, 탭 포인트들의 어레이 중 하나는 이득 선택 제어 신호에 응답하여 선택된다. 선택된 탭 포인트는 반전 입력 단자에 커플링될 수 있다. 직렬 커플링된 탭핑형 저항기 어레이는 정합된 저항기 어레이, 2진 가중 어레이, 선형으로 스케일링된 어레이, 대수적으로 스케일링된 어레이, 또는 임의로 가중된 어레이 중 어느 하나로서 구성될 수 있다.
이득 선택 회로는 또한 저항기들의 병렬 어레이로서 구현될 수 있다. 저항기들의 병렬 어레이의 각각의 저항기는 제 1 중간 단자에 커플링되는 제 1 저항기 단자, 및 이득 선택 제어 신호에 응답하여 기준 단자와 반전 입력 단자 중 하나에 선택적으로 커플링되는 제 2 저항기 단자를 포함한다. 병렬 어레이의 저항기들은 정합된 저항기 어레이, 2진 가중 어레이, 선형으로 스케일링된 어레이, 대수적으로 스케일링된 어레이, 또는 임의로 가중된 어레이 중 어느 하나로서 구성될 수 있다.
몇몇 실시 형태들에서, 이득 선택 회로는 이득 트리밍 설정 제어 신호에 응답하여 R-2R 사다리 회로의 각각의 입력에 기준 단자 및 반전 입력 단자 중 하나를 선택적으로 커플링하도록 구성된 R-2R 저항기 사다리 구성로서 구현될 수 있다.
더욱 상세하게 설명될 바와 같이, 스팬 저항기 회로 (span resistor circuit) 는 제 1 중간 단자와 제 2 중간 단자 사이에 커플링될 수 있다.
몇몇 실시 형태들에서, 이득 트리밍 설정 제어 신호는, 레지스터, 래치, 룩업 테이블 (LUT), 퓨즈 맵, 판독 전용 메모리 (ROM), 랜덤 액세스 메모리 (RAM), 플래시 메모리, 및 프로그래밍 가능 논리 어레이 (PLA) 중 하나에 의해 제공되는 멀티 비트 2진 제어 워드일 수 있다. 몇몇 다른 실시예에서, 이득 트리밍 설정 제어 신호는 또한 직렬 인터페이스 및 병렬 인터페이스 중 하나를 통해 외부적으로 액세스된 트리밍 테이블로부터 검색될 수 있다. 몇몇 부가적인 실시예에서, 센서 회로는, 그 회로와 연관된 동작 상태의 변경에 응답하여 이득 설정 제어 신호 또는 이득 트리밍 설정 제어 신호 중 어느 하나를 변경시키도록 구성될 수 있다. 몇몇 실시예에서, 동작 상태는 전압, 전류, 또는 동작 온도 중 하나에 대응한다.
또한 몇몇 실시예에서, 이득 조정 회로는 또한, 출력 단자와 제 3 중간 단자 사이의 제 6 저항, 및 제 3 중간 단자와 기준 단자 사이의 제 7 저항을 갖는 제 3 가변 저항 회로를 포함할 수 있다. 제 1 중간 단자는 제 3 중간 단자에 커플링될 수 있고, 제 6 저항 및 제 7 저항과 연관된 값들은 대강의 이득 트리밍 설정 제어 신호에 응답하여 변할 수 있다. 이러한 실시예에서, 이득 트리밍 설정 제어 신호는 미세한 이득 제어와 연관될 수 있다.
프로그래밍 가능 이득 증폭기 회로의 하나의 상세한 실시예에서, 프로그래밍 가능 이득 증폭기 회로는 연산 증폭기 회로, 이득 조정 회로, 이득 선택 회로, 스팬 저항기 회로, 및 제어 회로를 포함한다. 연산 증폭기 회로는 입력 신호를 수신하도록 구성된 비반전 입력 단자, 피드백 신호를 수신하도록 구성된 반전 입력 단자, 및 출력 신호를 제공하도록 구성된 출력 단자를 포함한다. 이득 조정 회로는 제 1 디지털 제어 전위차계 회로, 제 2 디지털 제어 전위차계 회로, 및 제 3 디지털 제어 전위차계 회로를 포함한다. 제 1 디지털 제어 전위차계는 기준 단 자와 공통 노드 사이에 커플링된다. 제 2 디지털 제어 전위차계는 공통 노드와 출력 노드 사이에 커플링된다. 제 1 디지털 제어 전위차계는 제 1 와이퍼 (wiper) 단자를 포함하고 제 2 디지털 제어 전위차계는 제 2 와이퍼 단자를 포함한다. 제 3 디지털 제어 전위차계는 제 1 와이퍼 단자와 제 2 와이퍼 단자 사이에 커플링된다. 제 3 디지털 제어 전위차계는 제 1 중간 노드에 커플링되는 제 3 와이퍼 단자를 포함한다. 제 1, 제 2, 및 제 3 디지털 제어 전위차계들의 와이퍼 위치들은 이득 트리밍 설정 제어 신호에 응답하여 변할 수 있다. 이득 선택 회로는 출력 단자와 제 2 중간 단자 사이의 제 1 저항값, 제 2 중간 단자와 반전 입력 단자 사이의 제 2 저항값, 및 반전 입력 단자와 기준 단자 사이의 제 3 저항값을 갖는 제 4 디지털 제어 전위차계 회로로서 구성될 수 있다. 제 2 저항값과 제 3 저항값 사이의 접합부는 제 4 디지털 제어 전위차계의 제 4 와이퍼 위치에 대응하고, 제 4 와이퍼 위치는 이득 선택 제어 신호에 응답하여 변할 수 있다. 스팬 저항기 회로는 제 1 중간 단자와 제 2 중단 단자 사이에 커플링된다. 제어 회로는 사용자 개시 이득 설정에 응답하여 이득 선택 제어 신호와 이득 트리밍 설정 제어 신호를 제공하도록 구성될 수 있다.
다른 상세한 실시예에서, 입력 신호를 수신하고 그 신호에 응답하여 신호를 출력하는 프로그래밍 가능 이득 증폭 회로의 이득 트리밍 설정을 결정하는 방법이 제공될 수 있다. 프로그래밍 가능 이득 증폭기는 사용자 개시 이득 설정에 대응하는 조정 가능한 이득을 갖는다. 설명된 방법은 프로그래밍 가능 이득 증폭기와 연관된 각각의 이득 설정을 선택하는 단계를 포함하고, 프로그래밍 가능 이득 증폭기는 연산 증폭기, 이득 설정 회로, 이득 조정 회로, 및 스팬 저항기 회로를 포함하고, 이득 설정 회로는 연산 증폭기의 출력과 기준 단자 사이에 커플링되는 제 1 디지털 제어 전위차계이고, 이득 조정 회로는 연산 증폭기의 출력과 기준 단자 사이에 커플링되는 제 2 디지털 제어 전위차계이고, 제 1 디지털 제어 전위차계의 제 1 와이퍼 단자는 연산 증폭기의 비반전 입력에 커플링되고, 제 2 디지털 제어 전위차계의 제 2 와이퍼 단자는 스팬 저항기 회로를 통해 제 1 디지털 제어 전위차계 내 중간 지점에 커플링된다. 선택된 이득 설정 각각에 대하여, 이 방법은, 프로그래밍 가능 이득 증폭기의 이상적인 이득이 IDEAL_GAIN=1+RF/RA로 주어지도록 선택된 이득 설정에 응답하여 프로그래밍 가능 이득 증폭기 회로를 구성하고; 선택된 이득 설정을 위한 프로그래밍 가능 이득 증폭기와 연관된 각각의 트리밍 설정을 선택하고; 프로그래밍 가능 이득 증폭기의 전체 이득이 증가 또는 감소되도록 제 2 와이퍼 위치를 이동시킴으로써 선택된 트리밍 설정에 응답하여 프로그래밍 가능 이득 증폭기 회로를 구성하고; 각각의 트리밍 설정에 대하여 프로그래밍 가능 이득 증폭기와 연관된 이득 에러를 평가하도록 구성되며, RA 및 RF는 선택된 이득 설정에 응답하여 제 1 디지털 제어 전위차계의 와이퍼 위치에 의해 결정된다. 이 방법은 또한, 평가된 이득 에러로부터 최로 이득 에러를 식별하는 단계, 및 선택된 이득 설정에 대하여 최소 이득 에러와 연관된 트리밍 설정을 저장하는 단계를 더 포함한다.
상술된 실시예 및 상세한 설명은 다음의 상세한 설명 및 첨부된 도면에 의하 여 더욱 명확해질 것이다.
트리밍된 이득 증폭기
도 1a는 본 개시의 적어도 일 양태에 따라 구성되는 예시적인 프로그래밍 가능 이득 증폭기 회로 (100) 를 도시하는 개략도이다. 프로그래밍 가능 이득 증폭기 회로 (100) 는 이득 조정 회로 (X1), 이득 선택 회로 (X2), 연산 증폭기 (AMP, X3), 저항기 (RSPAN, X4), 제어 회로 (X5), 및 선택 룩업 테이블 (X6) 을 포함한다. 어떤 구현에서, 저항기 (X4) 는 사실상 0 옴의 저항인 와이어로 대체될 수 있다.
연산 증폭기 (X3) 는 비반전 입력 단자 (INP), 반전 입력 단자 (INM), 및 출력 단자 (AOUT) 를 포함한다. 이득 조정 회로 (X1) 는 AOUT과 기준 단자 (REF) 사이에 커플링된다. 이득 선택 회로는 또한 AOUT과 기준 단자 (REF) 사이에 커플링된다. 저항기 (X4) 는 이득 조정 회로 (X1) 내의 제 1 탭-포인트 단자와 이득 선택 회로 (X2) 내의 제 2 탭 포인트 단자 사이에 커플링된다. 제어 회로는 입력 신호 (예를 들어, GAIN ADJ, CALIBRATE 등) 를 수신하고, 제 1 제어 신호 (GAIN TRIM SETTING) 를 이득 조정 회로 (X1) 로 제공하고 제 2 제어 신호 (GAIN SELECT) 를 이득 선택 회로 (X2) 로 제공하도록 구성된다. 선택적으로, 제어 회로 (X5) 는 제 1 제어 신호 및 제 2 제어 신호와 연관된 미리 결정된 값들을 저장 및/또는 검색하기 위해 룩업 테이블 (X6) 과 인터렉팅하도록 구성된다.
기준 단자 (REF) 는 기준 전압 (예를 들어, VREF) 을 프로그래밍 가능 이득 증폭기 회로 (100) 에 커플링하도록 구성된다. 기준 전압은, 예를 들어, 0V (와 같은 어떤 적절한 그라운드 기준 전압 (GND)), 하이 전력 공급 전압 (예를 들어, VDD), 로우 전력 공급 전압 (예를 들어, VSS), 중간 공급 전압 (예를 들어, [VDD-VSS]/2) 등일 수 있다.
이득 조정 회로 (X1) 는 전위차계와 유사하게 구성되는데, 와이퍼 위치는 저항기 (X4) 의 한 쪽에 커플링되는 가변 탭 포인트에 대응한다. 이득 조정 회로 (X1) 와 연관된 총 저항은 RBOOST 및 RCUT에 대응하는 2개의 저항값들의 합이다. RBOOST 및 RCUT과 연관된 특정 저항값들은, 전위차계 상의 와이퍼 위치를 조정하는 것과 유사하게 원하는 탭 포인트가 달성될 수 있도록 제 1 제어 신호 (GAIN TRIM SETTING) 에 응답하여 변할 수 있다. 이득 조정 회로 (X1) 는, 하나 이상의 디지털 제어 신호로서 구현될 수 있는 제 1 제어 신호 (GAIN TRIM SETTING) 에 응답하도록 구성된다.
이득 선택 회로 (X2) 는 또한, 전위차계와 유사하게 구성되어, 전위차계 내 고정된 탭 포인트는 저항기 (X4) 의 다른 쪽에 커플링되고, 전위차계 내 가변 탭 포인트는 연산 증폭기 회로 (X3) 의 반전 입력 단자 (INM) 에 커플링된다. 가변 탭 포인트는 전위차계 상의 와이퍼 위치와 유사하다. 이득 선택 회로 (X2) 와 연관된 총 저항은 RA 및 RF와 대응하는 2개의 저항값들의 합이다. RF 및 RF와 연관된 특정 저항값들은, 전위차계 상의 와이퍼 위치를 조정하는 것과 유사하게 가 변 탭 포인트가 달성될 수 있도록 제 2 제어 신호 (GAIN SELECT) 에 응답하여 변할 수 있다. 이득 선택 회로 (X2) 는 하나 이상의 디지털 제어 신호들로서 구현될 수 있는 제 2 제어 신호 (GAIN TRIM SETTING) 에 응답하여 구성된다.
입력 신호 (IN) 는 연산 증폭기 (X3) 의 비반전 입력 단자 (INP) 에 커플링된다. 프로그래밍 가능 이득 증폭기 회로 (100) 에 대한 출력 신호 (OUT) 는 연산 증폭기의 출력 (AOUT) 에 대응한다. 이득 선택 회로 (X2) 는 비반전 증폭기 내 피드백 회로와 유사하게 동작하고, 반전 입력 단자 (INM) 는 2개의 저항기들 (RA 및 RF) 사이의 피드백 포인트 (FB) 로서 동작된다. 이득 선택 회로 (X2) 는, 프로그래밍 가능 증폭기 회로 (100) 에 대한 원하는 이득 설정을 달성하기 위해 제 2 제어 신호 (GAIN SELECT) 에 응답하여, 2개의 저항기들 (RA 및 RF) 과 연관된 값들을 조정한다. 원하는 이득은 식: OUT=IN*(1+RF/RA)에 의해 결정된다.
이득 조정 회로 (X1) 는 원하는 양 만큼 이득을 증가 또는 감소시킴으로써 선택된 이득 설정 (즉, 이득=1+RF/RA) 으로부터 프로그래밍 가능 이득 증폭기 회로 (100) 의 전체 이득을 수정하기 위해서 이득 선택 회로 (X2) 와 협력하도록 구성된다. 이득 선택 회로 (X2) 와 연관된 저항값들은 이득 조정 회로 (X1) 의 저항값들과 대략적으로 대등하다. 이상적인 이득의 증가량 및 감소량은 저항값들 (RBOOST 및 RCUT) 에 의해 결정된다. 와이퍼 위치가 CUT 방향으로 이동될 때, 저항 (RCUT) 은 값이 감소하는 반면, 동시에 저항 (RBOOST) 은 값이 증가한다. 와이 퍼 위치가 BOOST 방향으로 이동될 때, RBOOST는 값이 감소하는 반면 RCUT는 값이 증가한다. RBOOST는, RBOOST에 대한 낮은 저항값이 RA에 대한 유효 저항값을 감소시키도록 RA와 실질적으로 대등하다. 이와 같이, RA에 대한 유효 값을 감소시키는 것은 프로그래밍 가능 이득 증폭기 회로 (100) 에 대한 이득을 증가시키는 결과가 된다는 것을 알게된다. 유사하게, RA에 대한 유효 값을 증가시키는 것은 프로그래밍 가능 이득 증폭기 회로 (100) 에 대한 이득을 감소시킨다.
제어 회로 (X5) 는, 원하는 이득 설정이 (예를 들어, 신호 GAIN ADJ를 통해) 사용자에 의해 선택된 때 이득 조정 회로 (X1) 와 이득 선택 회로 (X2) 에 대한 제어 신호들이 변하도록 구성된다. 원하는 이득 설정이 선택될 때, 이득 설정을 위한 와이퍼 위치는 제 1 제어 신호 (GAIN SELECT) 를 통해 선택된다. 또한, 프로그래밍 가능 이득 증폭기 회로 (100) 의 전체 이득이 정확한 전체 이득을 달성하기 위해 증가 또는 감소되도록 제 2 제어 신호 (GAIN TRIM SETTING) 를 통해 이득 조정이 이루어진다. 각각의 이득 설정은 GAIN SELECT 및 GAIN TRIM SETTING에 대한 제어 신호들의 한 쌍의 세트에 대응하는 상이한 미리 결정된 트리밍 양을 가질 수 있다. 도 7에 대하여 이후에 논의될 바와 같이, 트리밍 양은 교정 시퀀스 동안 결정될 수 있다. 제어 회로 (X5) 는, 프로그래밍 가능 이득 증폭기 회로 (100) 가 테스트될 때와 같은 교정 모드 및 프로그래밍 가능 이득 증폭기 회로 (100) 가 사용자에 의해 동작되는 때와 같은 비교정 모드에서 동작하도록 구성될 수 있다.
프로그래밍 가능 이득 증폭기 회로 (100) 의 전체 이득의 트리밍과 연관된 조정은, 퓨즈 맵, 동적 메모리, 플래시 메모리, 판독 전용 메모리 (ROM), 또는 이후 검색에 관한 값들을 저장하도록 사용될 수 있는 몇몇 다른 저장 수단과 같은 룩업 테이블 (X6) 에 저장될 수 있다. 선택된 이득에 대한 트리밍 조정과 연관된 범위는 RSPAN, RBOOST, 및 RCUT와 연관된 값들에 부분적으로 의존한다. 일 실시예로, 선택된 이득은 10% 만큼 증가 또는 10% 만큼 감소될 수 있다. 다른 실시예에서, 선택된 이득은 10% 만큼 증가 또는 5% 만큼 감소될 수 있다. 또한, 원하는 범위의 이득 조정이 달성되도록 다른 양도 고려된다. 이득 설정들 사이의 트리밍은 다양한 회로와 아래에 설명된 방법들을 검토한 후에 더욱 이해될 수 있다.
도 1b는 본 개시의 적어도 일 양태에 따라 구성되는 다른 예시적인 프로그래밍 가능 이득 증폭기 회로 (110) 를 도시하는 개략도이다. 프로그래밍 가능 이득 증폭기 회로 (110) 는 이득 조정 회로 (X10), 이득 선택 회로 (X2), 연산 증폭기 (AMP, X3), 및 저항기 (RSPAN, X4) 를 포함한다. 도 1b에서, 도 1a로부터의 이득 조정 회로 (X1) 는 이전에 설명된 동일한 원리에 따라 동작하는 다른 이득 조정 회로 (X10) 로 대체된다. 부가적인 제어 회로 및 선택 룩업 테이블이 도시되지 않았지만, 상술된 바와 같이 고려된다.
이득 조정 회로 (X10) 는 또한, 원하는 양 만큼 이득을 증가 또는 감소시킴으로써 선택된 이득 설정 (즉, 이득=1+RF/RA) 으로부터 프로그래밍 가능 이득 증폭 기 회로 (110) 의 전체 이득을 수정하기 위해서 이득 선택 회로 (X2) 와 협력하도록 구성된다. 이득 선택 회로 (X2) 와 연관된 저항값들은 이득 조정 회로 (X10) 의 저항값들과 대략적으로 대등하다. 도 1b에 있어서, 이상적인 이득의 증가량 및 감소량은 또한, RBOOST 및 RCUT에 대한 유효 저항값들에 의해 결정된다. 그러나, RBOOST 및 RCUT에 대한 유효 저항값들은 3개의 가변 저항 회로들 (X11, X12 및 X13) 에 의해 결정된다.
이득 선택 회로 (X10) 는 또한, 출력 단자 (AOUT) 와 기준 단자 (REF) 사이에 커플링되고, 노드 (N1) 는 기준 단자 (REF) 에 대응하고 노드 (N2) 는 출력 단자 (AOUT) 에 대응한다. 가변 저항 회로 (X11, X12) 는 도시된 바와 같이 노드 (N1) 와 노드 (N2) 사이에 직렬로 커플링된다. 가변 저항 회로 (X11, X12) 는 노드 (N4, N5) 에 각각 커플링되는 조정 가능한 와이퍼 위치들을 포함한다. 가변 저항 회로 (X13) 는 노드 (N4) 와 노드 (N5) 사이에 커플링되고, 노드 (N3) 에 커플링되는 조정 가능한 와이퍼 위치를 포함한다. 노드 (N3) 는, 이득 선택 회로 (X10) 를 이득 선택 회로 (X2) 에 커플링하는 저항기 (RSPAN, X4) 에 대응한다.
동작 시, 가변 저항 회로 (X11-X13) 는 도 1a에 도시된 것처럼 RBOOST 및 RCUT에 대한 유효 저항값들을 제공하도록 구성된다. 노드 (N1) 에 대하여 노드 (N3) 로 바라본 저항은 RBOOST에 대한 유효 저항값에 대응하는 한편, 노드 (N2) 에 대하여 노드 (N3) 로 바라본 저항은 RCUT에 대한 유효 저항값에 대응한다. 도 1a 및 도 1b 사이의 관계를 반영하여, 가변 저항 회로 (X11) 는 RBOOST'로 라벨링되고 가변 저항 회로 (X12) 는 RCUT로 라벨링된다.
가변 저항 회로 (X12) 에 대한 와이퍼 위치가 CUT' 방향으로 이동될 때, RCUT에 대한 유효 저항값은 감소하는 반면, 동시에 RBOOST는 값이 증가한다. 가변 저항 회로 (X11) 에 대한 와이퍼 위치가 BOOST' 방향으로 이동될 때, RBOOST에 대한 유효 저항값은 감소하는 반면 RCUT에 대한 유효 저항값은 증가한다. 가변 저항 회로 (X13) 에 대한 와이퍼 위치는 또한, RCUT 및 RBOOST에 대한 유효 저항값들을 유사하게 조정하기 위해 RCUT' 또는 RBOOST'를 향하여 이동될 수 있다.
또한 RBOOST의 유효 저항값은 저항 RA에 대하여 병렬 구성인 한편, 또한 RCUT의 유효 저항값은 저항 RF에 대하여 병렬 구성이다. 프로그래밍 가능 증폭기 회로 (110) 에 있어서, RA에 대한 감소하는 유효 값은 다시 이득을 증가시키는 한편, RA에 대한 증가하는 유효 값은 이득을 감소시킨다. 프로그래밍 가능 증폭기 회로 (110) 에 있어서, RF에 대한 감소하는 유효 값은 이득을 감소시키는 한편, RF에 대한 증가하는 유효 값은 이득을 증가시킨다.
도 1c는, 도 1b에 설명된 바와 같은 예시적인 프로그래밍 가능 이득 증폭기 회로에 대한 이득 에러 효과를 도시하는 그래프 (120) 이다.
도 1c의 이득 에러는 제조된 회로에서 달성되는 원하는 이득 설정과 실제 이득 설정 사이의 차로서 결정된다. 몇몇 실시예들에서, 이득 에러는 이득 조정 회로 (예를 들어, X1 또는 X10) 로부터 유효 이득 설정을 증가시킴으로써 감소될 수 있는 반면, 다른 실시예에서, 이득 에러는 유효 이득 설정을 감소시킴으로써 감소될 수 있다. 더욱이, 이득 에러의 기울기는 또한, 이득 조정 회로 (예를 들어, X10) 에 대한 설정을 변경시킴으로써 변경될 수 있다.
도 1b에 도시된 바와 같이, 가변 저항 회로 (X11) 는 적어도 3개의 예시적인 와이퍼 위치들 (A1, A2 및 A3) 을 포함하는 반면, 가변 저항 회로 (X12) 는 적어도 다른 3개의 와이퍼 위치들 (B1, B2 및 B3) 을 포함한다. 노드 (N1) 와 노드 (N4) 사이의 유효 저항은 와이퍼 위치 A3에서 최저이고, 와이퍼 위치 A2에서 보다 높고, 와이퍼 위치 A1에서 최고이다. 노드 (N5) 와 노드 (N2) 사이의 유효 저항은 와이퍼 위치 B1에서 최저이고, 와이퍼 위치 B2에서 보다 높고, 와이퍼 위치 B3에서 최고이다.
도 1c에 있어서, 도 1b의 이득 조정 회로 (X10) 의 이득 조정 설정은 위치 쌍들 A3, B3; A2, B1; 및 A1, B2에 대응하는 와이퍼 설정들을 갖는다. 와이퍼 위치 쌍 A3, B3에 대한 이득 에러는 m1에 대응하는 기울기이다. 예를 들어, 와이퍼 위치 쌍 A1, B2가 선택된 때 전체 이득 에러의 감소가 발생하고, 전체 기울기는 대략적으로 m1으로 된다. 와이퍼 위치 쌍 A1, B2로부터 와이퍼 위치 쌍 A2, B1으로 변경되면 도시된 바와 같이 m1에서 m2로 전체 기울기가 감소한다. 도 1b 및 도 1c에 도시된 바와 같이, 와이퍼 위치 설정들을 가변 저항 회로 (X11, X12) 사이의 공통 노드에 더 근접하도록 이동시키면, 감소하는 이득 에러 기울기에 의해 반영되는 바와 같이 전체 이득 조정 범위가 감소한다. 유사하게, 와이퍼 위치들을 공통 노드에서 더 멀어지도록 이동시키면, 증가하는 이득 에러 기울기에 의해 반영되는 바와 같이 전체 이득 조정 범위가 증가한다. 와이퍼 위치들을 노드 (N1) 쪽으로 함께 이동시키는 것은 비슷한 기울기를 유지하면서 전체 이득 조정을 증가시키는 경향이 있다.
디지털 조정 저항기 회로
도 2는 본 개시의 적어도 하나의 양태에 따라서 구성되는 다른 예시적인 프로그래밍 가능 이득 증폭기 회로의 예시적인 조정 가능 저항기 토폴로지 (200) 를 도시하는 개략도이다. 조정 가능 저항기 토폴로지 (200) 는 N개의 직렬로 커플링된 저항기 (RS1-RSN) 의 어레이 및 멀티플렉서 회로 (MUX, X21) 를 포함한다. 예시적인 래치 회로 (X22), 룩업 테이블 (X23) 및 제어 회로 (X24) 또한 도 2에 도시된다.
저항기 (RS1-RSN) 는 REF와 OUT 사이에 직렬로 커플링된다. 저항기 (RS1) 는 REF와 노드 (P1) 사이에 커플링된다. 저항기 (RS2) 는 노드 (P1) 와 노드 (P2) 사이에 커플링된다. 저항기 (RSN-1) 는 노드 (PN-2) 와 노드 (PN-1) 사이에 커플링된다. 저항기 (RSN) 는 노드 (PN-1) 와 노드 (PN) 사이에 커플링되고, PN은 OUT에 커플링된다. 노드 (P1) 내지 노드 (PN) 는 멀티플렉서 회로 (X21) 에 커플링된다. 멀티플렉서 회로 (X21) 는 노드 (P1) 내지 노드 (PN) 중 하나를 저항기 (RSPAN) 에 커플링하기 위해 제어 신호 (예를 들어, GAIN TRIM SETTING) 에 응답한다. 멀티플렉서 회로 (X21) 는 디지털 제어 전위차계를 위한 필수 기능을 제공하기 위해 저항기들 (RS1-RSN) 의 어레이와 협력하여 구성된다.
멀티플렉서 회로 (X21) 는 제어 스위치 (S1-SN) 의 어레이로 도시되고, 각 스위치는 노드 (P1) 내지 노드 (PN) 각각을 저항기 (RSPAN) 에 커플링하도록 구성된다. 스위치들의 어레이는 멀티플렉서에 의해 제공된 기능의 예를 제공하도록 의도된다. 이러한 기능들은, 본 발명의 정신에서 벗어나지 않고 멀티플렉서 기능성을 제공하기 위해 구성되는 트랜지스터들, 전송 게이트들, 논리 회로들, 및 다른 회로들에 의해 제공될 수도 있다.
원하는 수의 탭 포인트들 및 원하는 범위의 조정을 달성하기 위해 임의의 수의 저항기들 및 스위치들이 사용될 수 있다. 저항기들과 연관된 값들은 원하는 입도 (granularity) 를 달성하기 위해 선택될 수 있다. 일례로, 동일한 값의 저항기들이 선택된다. 다른 실시예에서, 각각의 저항기는 2진 스케일링 (예를 들어, 1X, 2X, 4X 등) 에 따라서 선행하는 저항기와 관련된다. 또 다른 실시예 에서, 각각의 저항기는 선형 스케일링 펙터에 따라서 선행하는 저항기와 관련된다. 또 다른 실시예에서, 각각의 저항기는 대수의 스케일링 펙터에 따라서 선행하는 저항기와 관련된다. 원하는대로, 다른 임의로 할당된 값들이 선택될 수 있다.
일 실시예에서, 멀티플렉서 회로는 래치 (X22) 에 의해 제공되는 GAIN TRIM SETTING 제어 신호에 의해 제어된다. 래치 (22) 는 제어 회로 (X24) 로부터 제어 신호들을 통해 세팅되거나 클리어될 수 있다. 세트 신호가 확인될 때, 래치 (22) 는 신호 (READ, WRITE, ADDR, DATA 및 EN) 를 통해 제어 회로 (X24) 에 의해서도 제어되는, 룩업 테이블 (X23) 에 의해 제공되는 값 (LUT 설정) 을 저장한다.
예시적인 룩업 테이블 (X24) 은 프로그래밍 가능 판독 전용 메모리, 또는 몇몇 다른 프로그래밍 가능 저장 수단으로서 구현될 수 있다. 각각의 어드레스 (ADDR) 는 프로그래밍 가능 증폭기 회로에 대한 특정 이득 설정과 연관될 수 있다. ADDR이 룩업 테이블 (예를 들어, ADDR이 준비된 때 READ 및 EN 신호들을 나타냄) 에 액세스하는데 사용될 때, 룩업 테이블 설정 값은 연관된 이득 설정에 대하여 검색된다. 몇몇 구현에서, WRITE 신호와 EN 신호가 나타날 때 ADDR과 연관된 값을 저장하기 위해 DATA를 이용하여 룩업 테이블 (X23) 에 값들이 저장될 수 있다. 설명된 실시예는 룩업 테이블의 예를 제한하도록 의도되지 않으며, 몇몇 예로는, 판독 전용 메모리 (ROM), 랜덤 액세스 메모리 (RAM), 플래시 메모리, 프로그래밍 가능 논리 어레이 (PLA) 가 고려된다.
예시적인 제어 회로 (X24) 는 통합 회로와 연관된 하나 이상의 패드들로부터 입력 신호들 (예를 들어, IN1, IN2 등) 을 수신하도록 구성될 수 있다. 패드들 은, 웨이퍼 프로빙 기술을 이용하여, 패키지된 통합 회로와 연관된 핀들을 이용하여, 또는 몇몇 다른 메커니즘을 통해 액세스될 수도 있다. 제어 회로 (X24) 에 의해 수신된 신호들 (예를 들어, D1, D2 등) 은 이득/트리밍 설정들을 테스트하고, 교정 데이터를 저장하고, 프로그래밍 가능 이득 증폭기 회로를 동작시키는 필수 제어 신호들을 제공하도록 처리된다. 모드 제어 기능 블록은 프로그래밍 가능 이득 증폭기 회로에 대한 동작 모드를 식별하고 선택하도록 사용될 수 있다. 예시적인 모드들은, 사용자가 이득 및 트리밍 값들을 수동으로 선택할 수 있는 테스트 모드, 사용자가 이득 설정을 위해 트리밍 값과 연관된 설정들을 저장할 수 있는 저장 모드, 및 이전에 저장된 교정 트리밍 값들을 이용하여 사용자가 프로그래밍 가능 이득 증폭기 회로의 이득을 프로그래밍할 수 있는 연산 모드를 포함한다. 어드레스 레지스터는 룩업 테이블 (X3) 을 액세스하기 위한 값들을 제공하는데 사용될 수 있다. 데이터 레지스터는 룩업 테이블 (X3) 에 저장하기 위한 값들을 제공하는데 사용될 수 있다. 테스트 모드가 인에이블링된 때, 제어 회로는 프로그래밍 가능 이득 증폭기 회로 내 각각의 이득 설정을 위한 각각의 트리밍 설정을 선택하는데 사용될 수 있다.
도 3a는 본 개시의 적어도 하나의 양태에 따라서 구성되는 또 다른 예시적인 프로그래밍 가능 이득 증폭기 회로 내 다른 예시적인 조정 가능 저항기 토폴로지 (300) 를 도시하는 개략도이다. 조정 가능 저항기 토폴로지 (300) 는 N개의 병렬로 구성된 저항기들 (RP1-RPN) 의 어레이와 멀티플렉서/선택기 회로를 포함한다. 예시적인 레지스터 회로 (X31) 는 도 2의 이득 트리밍 설정 제어 신호를 저장하는 래치 수단에 대하여 설명된다.
저항기들 (RP1-RPN) 은 병렬 구성으로 배열되고, 각 저항기는 저항기 (RSPAN) 에 공통으로 커플링되는 제 1 단자를 포함한다. 멀티플렉서/선택기 회로는 노드 (P1-PN) 에서 각각의 저항기에 대하여 제 2 단자에 커플링된다. 멀티플렉서/선택기 회로는 각각의 저항기를 2개의 노드, 즉, REF에 대응하는 일 노드와 OUT에 대응하는 다른 노드 중 하나에 선택적으로 커플링되도록 구성된다.
멀티플렉서/선택기 회로는 스위칭 회로 (S1-SN) 로서 도시되고, 각 스위칭 회로는 저항기들 (RP1-RPN) 의 각 저항기와 연관된다. 각 스위칭 회로는 2개 포지션 스위치로 설명되지만, 이 회로들은, 트랜지스터들, 전송 게이트들, 디지털 논리, 및 원하는 기능을 제공하기 위해 구성된 임의의 다른 회로들로서 구현될 수 있는 기능적 실례로서 의도된다. 스위칭 회로는 각 노드 (P1 내지 PN) 를 REF 또는 OUT 중 어느 하나에 독립적으로 커플링하는 제어 신호 (예를 들어, GAIN TRIM SETTING) 에 응답한다. 멀티플렉서/선택기 회로는 디지털 제어 전위차계를 위한 필수 기능을 제공하기 위해 저항기들 (RS1-RSN) 의 어레이와 협력하여 구성된다.
임의의 수의 저항기들 및 스위치들은 원하는 범위의 원하는 수의 조정들을 달성하기 위해 사용될 수 있다. 저항기들과 연관된 값들은 원하는 입도를 달성하기 위해 선택될 수 있다. 일례로, 동일한 값의 저항기들이 선택된다. 다 른 실시예에서, 각각의 저항기는 이진 스케일링 (예를 들어, 1X, 2X, 4X 등) 에 따라서 선행하는 저항기와 관련된다. 또 다른 실시 예에서, 각각의 저항기는 선형 스케일링 펙터에 따라서 선행하는 저항기와 관련된다. 또 다른 실시예에서, 각각의 저항기는 대수의 스케일링 펙터에 따라서 선행하는 저항기와 관련된다. 또한, 원하는대로, 다른 임의로 할당된 값들이 선택될 수 있다.
도 3b는, 본 개시의 적어도 하나의 양태에 따라서 구성되는 다른 예시적인 프로그래밍 가능 이득 증폭기 회로의 또 다른 예시적인 조정 가능 저항기 토폴로지 (310) 를 도시하는 개략도이다. 조정 가능 저항기 토폴로지 (310) 는, 멀티플렉서/선택기 회로에 의해 선택되는 4개의 선택 가능 노드 (P1-P4) 를 포함한 R-2R 저항기 사다리 회로이다. 이득 트리밍 설정 제어 신호를 저장하는 래치 수단에 대하여 예시적인 저항기 회로 (X31) 를 다시 설명한다.
도 3a와 유사하게, 멀티플렉서/선택기 회로는, 저항기 사다리 회로로부터 각각의 선택 가능 노드 (P1-P4) 를 2개의 노드, 즉, REF에 대응하는 일 노드 (N1) 와 OUT에 대응하는 다른 노드 (N2) 중 하나에 선택적으로 커플링하도록 구성된다. 멀티플렉서/선택기 회로는 스위칭 회로 (S1-SN) 로서 설명되고, 각각의 스위칭 회로는 저항기 사다리 회로 내 저항기들의 각 저항기와 연관된다. 스위칭 회로들은 각각의 노드 (P1 내지 PN) 를 REF 또는 OUT 중 어느 하나에 독립적으로 커플링하기 위해서 제어 신호 (예를 들어, GAIN TRIM SETTING) 에 응답한다.
R-2R 저항기 사다리 회로는 저항기 (RSPAN) 에 공통으로 커플링되는 노드 (N3) 를 포함한다. 값 2R의 저항기는 다음 노드 쌍: N3, P4; N33, P3; N32, P2; N31, P1; N30, N1; 및 N30, N2의 각각의 쌍 사이에 커플링된다. 값 R의 저항기는 다음 노드 쌍: N3, N33; N33, N32; N32, N31;및 N31, N30의 각각의 쌍 사이에 커플링된다. 4개의 비트 R-2R 사다리로 설명되었지만, 당업자가 이해하는 바와 같이 어떤 다른 수의 비트들의 솔루션이 사용될 수 있다.
R-2R 사다리 회로는 이득 트리밍 설정 신호에 응답하여 노드 (N1) 와 노드 (N2) 사이에 있는 스위치 포인트 (P1-P4) 에 선택적으로 구성된다. 노드 (N30) 로 바라본 유효 저항은, R의 값과 등가인 2R∥2R로 표시되는 2R과 2R의 병렬 결합에 대응한다. 노드 (N31) 로 바라본 유효 저항은, 2R의 값과 등가인 R+RN30으로 표시되는 노드 (N30) 로 바라본 저항과 직렬인 값 R의 결합에 대응한다. 이 프로세스는 노드 (N3) 로 바라본 저항이 2R의 값과 다시 등가가 되는 때까지 계속된다.
설명된 각각의 도면은 원하는 기능을 제공하기 위해 결합될 수 있다. 몇가지 예만 들면, 부가적인 모드 제어 회로, 직렬 제어 신호, 병렬 제어 신호, 내부적으로 액세스된 트리밍 테이블, 외부적으로 액세스된 트리밍 테이블을 포함하는 임의의 수의 가능성을 제공하기 위한 부가적인 실시예들 또한 고려된다.
도 4는 본 개시의 적어도 하나의 양태에 따라서 구성되는 또 다른 예시적인 프로그래밍 가능 이득 증폭기 회로의 또 다른 예시적인 조정 가능 저항기 토폴로지 (400) 를 도시하는 개략도이다. 저항기 토폴로지 (400) 는 미세 이득 조정 회로 (X41), 대강의 이득 조정 회로 (X42), 이득 선택 회로 (X43), 3개의 저항기 (X44-X46), 및 연산 증폭기 회로 (X47) 를 포함한다. 몇몇 구현에서, 저항기들 (X44 및/또는 X45) 은, 실질적으로 0 옴의 저항값을 갖는 와이어로 대체될 수 있다. 몇몇 다른 구현들에서, 저항기 (X46) 는 도 1a 또는 도 1b에 도시된 것과 같은 이득 선택 회로 (X43) 와 결합된다.
연산 증폭기 (X47) 는 비반전 입력 단자 (INP), 반전 입력 단자 (INM), 및 출력 단자 (AOUT) 를 포함한다. 대강의 이득 조정 회로 (X42) 및 미세 이득 조정 회로 (X41) 는 AOUT 단자와 기준 단자 (REF) 사이에 커플링된다. 이득 회로는 또한 (저항기 (X46) 를 통해) AOUT 단자와 기준 단자 (REF) 사이에 커플링된다. 저항기 (X44) 는 미세 이득 조정 회로 (X41) 의 제 1 미세 조정 탭-포인트 단자와, 이득 선택 회로 (X42) 와 저항기 (X46) 사이의 탭 포인트 사이에서 커플링된다. 저항기 (X45) 는 대강의 이득 조정 회로 (X42) 의 대강의 조정 탭-포인트 단자와, 이득 선택 회로 (X42) 와 저항기 (X46) 사이의 탭 포인트 사이에서 커플링된다.
기준 단자 (REF) 는 프로그래밍 가능 이득 증폭기 회로 (100) 에 대한 기준 전압 (예를 들어, VREF) 을 커플링하도록 구성된다. 기준 전압은, 예를 들어, 0V (와 같은 어떤 적절한 그라운드 기준 전압 (GND)), 하이 전력 공급 전압 (예를 들어, VDD), 로우 전력 공급 전압 (예를 들어, VSS), 중간 공급 전압 (예를 들어, [VDD-VSS]/2) 등일 수 있다.
도 4에 도시된 예는, 대강의 조정 수단 및 미세 조정 수단을 포함하기 위해 이득 조정 회로의 변경이 있는, 도 1a 및 도 1b의 실시예들과 실질적으로 유사하다. 이득 선택 회로 (X43) 는 다시 전위차계와 유사하게 구성되고, 전위차계 내 가변 탭 포인트는 연산 증폭기 회로 (X47) 의 반전 입력 단자 (INM) 에 커플링되어 피드백 신호 (FB) 를 제공한다. 입력 신호 (IN) 는 다시 연산 증폭기 (X47) 의 비반전 입력 단자 (INP) 에 커플링된다.
미세 이득 조정 회로 (X41), 대강의 이득 조정 회로 (X42), 및 이득 선택 회로 (X43) 는 상술된 전위차계와 유사한 디지털 제어 전위차계들과 같이 동작하도록 모두 구성된다. 미세 조정 회로 (X41) 의 와이퍼는 제 1 제어 신호 (FINE GAIN TRIM SELECT) 에 응답하여 조정되는 한편, 대강의 이득 조정 회로 (X42) 의 와이퍼 및 이득 선택 회로 (X43) 의 와이퍼는 제 2 및 제 3 제어 신호들 (COARSE GAIN TRIM SELECT, GAIN SELECT) 에 응답하여 조정된다. 일례로, 미세 이득 조정 회로 (X41) 는 직렬로 구성된 저항기들의 어레이와 같이 구현되는 한편, 대강의 이득 조정 회로 (X43) 는 병렬로 구성된 저항기들의 어레이와 같이 구현된다. 조정 가능 저항기 회로들 모두가 서로 상이한 토포로지들일 수도 있고 또는 서로 동일한 토포로지들일 수도 있는 다른 실시예들도 고려할 수 있다.
변조된 이득 조정
도 5a는 본 개시의 적어도 하나의 양태에 따른 변조 토폴로지를 이용하는 다른 예시적인 프로그래밍 가능 이득 증폭기 회로 (500) 를 도시하는 개략도이다. 프로그래밍 가능 이득 증폭기 회로 (500) 는 제 1 및 제 2 이득 설정 네트워크 (X51, X52), 스위칭 회로 (SW, X53), 제어 논리 회로 (X54), 선택 룩업 테이블 (X55), 선택 센서 회로 (X56), 선택 저항기 (R), 및 연산 증폭기 회로 (X59) 를 포함한다. 센서 회로는 온도 센서 (X57), 전압 센서 (X58) 등과 같은 임의의 다양한 센서들일 수 있지만, 이것으로 제한되지 않는다.
연산 증폭기 회로 (X59) 는 비반전 입력 단자 (INP), 반전 입력 단자 (INM), 및 출력 단자 (AOUT) 를 포함한다. 제 1 이득 설정 네트워크 (X51) 는 스위칭 회로 (X53) 의 제 1 단자와 연산 증폭기 (X59) 의 출력 단자 (AOUT) 사이에서 커플링된다. 제 2 이득 설정 네트워크 (X52) 는 스위칭 회로 (X53) 의 제 2 단자와 연산 증폭기 (X59) 의 출력 단자 (AOUT) 사이에서 커플링된다. 스위칭 회로 (X53) 는 또한, 선택 저항기 (R) 를 통해 연산 증폭기의 반전 입력 (INM) 에 커플링되는 제 3 단자를 포함한다.
동작 시, 스위칭 회로는 제 1 단자 및 제 2 단자 중 하나를 스위칭 회로 (X53) 의 제 3 단자에 커플링하도록 구성된다. 제 1 단자가 제 3 단자에 커플링될 때, 프로그래밍 가능 이득 증폭기 회로 (500) 의 전체 이득은 제 1 이득 설정 네트워크 (X51) 에 의해 제공되는 이득 설정에 대응한다. 제 2 단자가 제 3 단자에 커플링될 때, 프로그래밍 가능 증폭기 회로 (500) 의 전체 이득은 제 2 이득 설정 네트워크 (X52) 에 의해 제공되는 이득 설정에 대응한다. 제어 논리 회로 (X54) 는, 제 1 이득 설정 네트워크 (X51) 로부터의 이득과 제 2 이득 설정 네트워크 (X52) 로부터의 이득 사이에서 원하는 혼합을 달성하기 위해 이득 제어 신호를 스위칭 회로로 제공하도록 구성된다. 이득 제어 신호와 연관된 펄스 폭 (또는 시그마-델타 변조와 같은 시간 평균된 오버-샘플링 변조 방식의 경우와 같은 평균 펄스 밀도) 을 변조함으로써 이득들 사이에 어떤 원하는 혼합이 달성될 수 있다. 선택 룩업 테이블은 다시 트리밍된 이득과 연관된 값들을 검색하는데 사용될 수 있다. 이 예에서, 트리밍된 값은 듀티 사이클 설정에 대응한다.
일례로, 제 1 이득 설정 네트워크 (X51) 는 1.5의 이득을 제공하도록 구성되고 제 2 이득 설정 네트워크 (X52) 는 2.5의 이득을 제공하도록 구성된다. 듀티 사이클이 0%로 설정된 때, 전체 이득은 단순하게 1.5이다. 유사하게, 듀티 사이클이 100%로 설정된 때, 전체 이득은 단순하게 2.5이다. 그러나, 듀티 사이클이 50%로 설정될 때, 프로그래밍 가능 이득 증폭기 회로 (500) 의 전체 이득은 2.0에 해당한다. 0%와 100% 사이에서 듀티 사이클을 변경함으로써, 이득은 1.5와 2.5 사이에서 유효하게 조정될 수 있다. 단순하게 제 1 이득 설정과 제 2 이득 설정 사이의 변조의 듀티 사이클을 변경함으로써, 회로의 어떤 부가적인 수정없이 넓은 범위의 조정이 이루어질 수 있다.
몇몇 실시예에서, 제어 논리 회로는, 센서 회로 (X56) 로부터 제공된 전압, 전류, 동작 온도 등을 감시함으로써 회로와 연관된 동작 상태를 평가하도록 구성될 수 있다. 동적으로 측정된 동작 상태에 기초하여 제어 논리 회로 (X54) 에 의해 변조에 대하여 다양한 변경이 이루어질 수 있다. 이 방법에서, 프로그래밍 가능 이득 증폭기 회로 (500) 의 이득은 신중하게 제어될 수 있다. 몇몇 예들에서, 감시된 동작 상태들 중 하나가 미리 결정된 임계값의 범위를 넘어서 변경될 때 이 변조 기술을 변경하는 것이 바람직할 수도 있다.
도 5b는 본 개시의 적어도 하나의 양태에 따른 변조 토포로지를 이용하는 또 다른 예시적인 프로그래밍 가능 이득 증폭기 회로 (510) 를 도시하는 개략도이다. 프로그래밍 가능 이득 증폭기 회로 (510) 는 도 5a와 유사하게 구성되는 제 1 및 제 2 이득 설정 회로 (X51B, X52B), 및 연산 증폭기 회로 (X59) 를 포함한다. 각 이득 설정 회로는 스위칭 회로 (SW, X53), 선택 저항기 (RA, RB), 및 2개의 이득 설정 네트워크 (X51B, X52B) 를 포함한다.
제 1 이득 설정 회로 (X51B) 는 G1 및 G2의 이득 값에 각각 대응하는 이득 설정 네트워크 1과 2를 포함한다. 제 2 이득 설정 회로 (X52B) 는 G3 및 G4의 이득 값과 각각 대응하는 이득 설정 네트워크 3 및 4를 포함한다. 각 이득 설정 네트워크는 이득 제어 신호(들)에 응답하여 그 각각의 스위칭 회로 (X53) 과 선택 저항기 (R) 를 통해 노드 (INM) 와 노드 (AOUT) 사이에 선택적으로 커플링된다.
동작 시, 스위칭 회로는 도 5a에 대하여 설명된 것과 실질적으로 유사한 방식으로, 연산 증폭기 회로 (X59) 의 피드백 루프 내의 하나 이상의 이득 설정 네트워크들을 선택적으로 커플링하도록 구성된다. 이득 제어 신호(들)과 연관된 펄스 폭은 다시, 이용 가능한 이득들 (G1-G4) 사이에서 어떤 원하는 혼합을 달성할 수 있다. 또한, 각각의 이득 설정 네트워크는, 주파수 보상 이득 조정을 달성 하는 것이 바람직할 수도 있기 때문에 원하는 주파수 의존 이득을 갖도록 구성될 수 있다.
일 실시예에서, 이득 G1 및 G3는 -1.0%의 이득 에러 조정을 갖도록 함께 선택되고, 이득 G1 및 G4는 -0.5%의 이득 에러 조정을 달성하도록 함께 선택되고, 이득 G2 및 G3는 +0.5%의 이득 에러 조정을 달성하도록 함께 선택되고, 이득 G2 및 G4는 +1.0%의 이득 에러 조정을 달성하도록 함께 선택된다.
도 5c는 본 개시의 적어도 하나의 양태에 따른 변조 토폴로지를 이용하는 또 다른 예시적인 프로그래밍 가능 이득 증폭기 회로 (520) 를 도시하는 개략도이다. 프로그래밍 가능 이득 증폭기 회로 (520) 는 4개의 이득 설정 네트워크 (N1-N4), 연산 증폭기 회로 (X59), 스위칭 회로 (SW, X53C), 및 선택 저항기 (R) 를 포함한다.
제 1 이득 설정 네트워크 (N1) 는 G1의 이득값을 갖는 한편, 제 2, 제 3 및 제 4 이득 설정 네트워크 (N2 - N3) 는 각각 대응하는 G2, G3 및 G4의 이득값을 갖는다. 각각의 이득 설정 네트워크는 이득 제어 신호에 응답하여 스위칭 회로 (X53C) 및 선택 저항기 (R) 를 통해 노드 (INM) 와 노드 (AOUT) 사이에서 선택적으로 커플링된다. 각각의 이득 설정 (G1-G4) 은 상이한 주파수 의존 이득 특성을 선택적으로 가질 수 있다.
동작 시, 스위칭 회로 (X53C) 는 도 5a에 대하여 설명된 것과 실질적으로 유사한 방식으로, 연산 증폭기 회로 (X59) 의 피드백 루프 내의 이득 설정 네트워크들 (N1-N4) 중 하나에 선택적으로 커플링하도록 구성된다. 이득 제어 신호와 연관된 펄스 폭은 다시, 이용 가능한 이득들 (G1-G4) 사이에서 어떤 원하는 혼합을 달성할 수 있다. 예를 들어, 이득 설정 네트워크 (N1) 는 시간 t1에서 선택되고, 이득 설정 네트워크 (N2) 는 시간 t2에서 선택되고, 이득 설정 네트워크 (N3) 는 시간 t3에서 선택되고, 이득 설정 네트워크 (N4) 는 시간 t4에서 선택된다.
각각의 이득 설정이 일 주기 (예를 들어, T) 에 걸쳐서 활성/비활성인 시간량을 변경시킴으로써 원하는 이득 설정이 달성될 수 있고, 이 이득 설정 패턴은 반복된다. 일례로, 시간 t1, t2, t3, 및 t4는 각각의 선택 이득에 대하여 동일한 활성 시간들로 시간상 떨어져 있어, 전체 이득은 G1, G2, G3 및 G4의 평균에 대응한다. 다른 실시예에서, 이득 설정 (G1 및 G3) 만이 동일한 시간에 대하여 사용되므로, 전체 이득은 G1 및 G3의 평균이다. 또 다른 실시예에서, 각각의 이득 설정은 상이한 양의 시간에 대하여 사용되므로, 각각의 이득 설정은 반복된 이득 설정들 사이의 총 주기에 동일하지 않은 백분율로 적용된다. 델타-시그마 변조와 같은 오버 샘플드 시간 평균 변조 방식 (over-sampled time averaged modulation schemes) 또한 사용될 수 있다.
도 6a는, 본 개시의 적어도 일 양태에 따른 또 다른 변조 토폴로지를 이용하는 또 다른 예시적인 프로그래밍 가능 이득 증폭기 회로 (600) 를 도시하는 개략도이다. 프로그래밍 가능 이득 증폭기 회로 (600) 는 연산 증폭기 회로 (X61), 디지털 제어 전위차계 (X62), 스위칭 회로 (X63), 제 1 커패시터 회로 (C1, X64), 제 2 커패시터 회로 (C2, X65), 선택 저항기 회로 (R, X66), 제어 회로 (X67) 를 포함한다. 제어 회로 (X67) 는 제어 논리 (X69) 및 변조기 (X68) 를 위한 기능 블록들을 포함한다.
연산 증폭기 회로 (X61) 는 비반전 입력 단자 (INP), 반전 입력 단자 (INM), 및 출력 단자 (AOUT) 를 포함한다. 디지털 제어 전위차계 (X62) 는 연산 증폭기 회로 (X61) 의 출력 단자 (AOUT) 와 기준 전위차계 (REF) 사이에 커플링되고, 또한 고정 탭 포인트 및 가변 탭 포인트를 포함한다. 고정 탭 포인트는 커패시터 회로 (X64, X65) 의 제 1 단자들과 선택 저항기 회로 (R) 에 커플링된다. 제 1 커패시터 회로 (X64) 의 제 2 단자는 기준 전위차계 (REF) 에 커플링되는 한편, 제 2 커패시터 회로 (X65) 의 제 2 단자는 연산 증폭기 회로 (X61) 의 출력 단자 (AOUT) 에 커플링된다. 스위칭 회로 (X63) 의 제 1 단자는 기준 전위차계 (REF) 에 커플링된다. 스위칭 회로 (X63) 의 제 2 단자는 연산 증폭기 회로 (X61) 의 출력 단자 (AOUT) 에 커플링된다. 스위칭 회로 (X63) 는 또한 선택 저항기 회로 (R) 의 제 2 단자에 커플링된 제 3 단자를 포함한다.
동작 시, 스위칭 회로 (X63) 는, 제 1 단자 및 제 2 단자 중 하나를 스위칭 회로 (X63) 의 제 3 단자에 커플링하도록 구성된다. 제 1 단자가 제 3 단자에 커플링될 때, 프로그래밍 가능 이득 증폭기 회로 (600) 의 전체 이득은 제 1 이득 설정에 대응한다. 제 2 단자가 제 3 단자에 커플링될 때, 프로그래밍 가능 이득 증폭기 회로 (600) 의 전체 이득은 제 2 이득 설정에 대응한다. 제어 논리 회로 (X67) 는 디지털 제어 전위차계 회로 (X62) 에 의해 제공된 피드백을 조정하기 위해 이득 선택 제어 신호를 제공하도록 구성된다. 제어 논리 회로 (X67) 는 또한, 스위칭 회로 (X63) 를 변조하는 것과 연관된 펄스 폭을 조정하기 위해 이 득 트리밍 제어 신호를 제공하도록 구성된다. 동작 특성은 커패시터들에 의해 평활화되는 트리밍 평균 이득을 준비한다.
도 6b는 도 6a에 설명된 유사한 변조 토폴로지를 이용하는 다른 예시적인 프로그래밍 가능 이득 증폭기 회로 (610) 를 도시하는 개략도이다. 도 6a의 프로그래밍 가능 이득 증폭기 회로 (600) 와 유사하게, 프로그래밍 가능 이득 증폭기 회로 (610) 는 연산 증폭기 회로 (X61), 디지털 제어 전위차계 (X62), 스위칭 회로 (X63), 제 1 커피시터 회로 (C1, X64), 제 2 커피시터 회로 (C2, X65), 및 선택 저항기 회로 (R, X66) 를 포함한다.
프로그래밍 가능 이득 증폭기 회로 (610) 는 또한 조정 가능 저항기 회로 (X68B, RC2), 및 선택 저항기 (X67B, RC1) 를 포함한다. 조정 가능 저항기 회로 (X68B) 는, 기준 전위차계 (REF) 와 연산 증폭기 (X61) 의 출력에 각각 대응하는 노드 (N1) 와 노드 (N2) 사이에 커플링된다. 조정 가능 저항기 회로 (X68B) 에 대한 와이퍼 단자는 선택 저항기 (RC1; X67B) 를 통해 커패시터 (C1) 와 커패시터 (C2) 사이의 공통 노들에 대응하는 노드 (N3) 에 커플링된다.
조정 가능 스위칭 회로 (X63) 의 동작은 도 6a에 대하여 상술된 동작과 동일하다. 그러나, 조정 가능 레지스터 회로 (X68B) 는, 도 1a 및 도 1b에 의해 예시적으로 상술된 것과 유사하게 디지털 제어 전위차계 (X62) 의 전체 이득을 변경하는 대강의 이득 조정 회로로서 동작하도록 구성된다. 다시 동작 특성은 커패시터들 (C1, C2) 에 의해 평활화되는 시간 평균 이득을 준비한다.
도 6c는 도 6a 및 도 6b에 대하여 설명된 유사한 변조 토폴로지를 이용하는 다른 예시적인 프로그래밍 가능 증폭기 회로 (620) 를 도시하는 개략도이다. 프로그래밍 가능 이득 증폭기 회로 (600) 와 유사하게, 프로그래밍 가능 이득 증폭기 회로 (620) 는 연산 증폭기 회로 (X61), 디지털 제어 전위차계 (X62), 스위칭 회로 (X63), 제 1 커패시터 회로 (C1, X64), 제 2 커패시터 회로 (C2, X65), 선택 저항기 회로 (R1, X66), 및 제어 회로 (X67) 를 포함한다.
프로그래밍 가능 이득 증폭기 회로 (610) 는 또한 제 2 스위칭 회로 (X68C), 및 저항기 (X67C, R2) 를 포함한다. 스위칭 회로 (X68) 는 저항기 (R2) 를 통해 노드 (N1, N2, 및 N3) 에 커플링되는 접촉 단자들을 포함한다. 노드 (N1) 은 기준 전위차계 (REF) 에 대응하는 한편, 노드 (N2) 는 연산 증폭기 (X61) 의 출력에 대응한다. 노드 (N3) 는 커패시터 (C1 및 C2) 사이의 공통 노드에 대응한다.
조정 가능 스위칭 회로 (X63) 의 동작은 도 6a 및 도 6b에 대하여 상술된 동작과 동일하다. 그러나, 스위칭 회로 (X68C) 는, 도 1a 및 도 1b에 의해 예시적으로 상술된 것과 유사하게 디지털 제어 전위차계 (X62) 의 전체 이득을 변경하는 대강의 이득 조정 회로로서 저항기 (R2) 와 함께 동작하도록 구성된다. 다시 동작 특성은 커패시터들 (C1, C2) 에 의해 평활화되는 시간 평균 이득을 준비한다. 스위칭 동작에 의해 제공된 조정량은 2개의 스위칭 회로 (X63, X68C) 에 대하여 상이하도록, 저항기 (R1, R2) 는 상이한 값들일 수 있다.
본 개시를 읽는 당업자에게 명백한 바와 같이, 도 5a, 5b, 5c, 6a, 6b 및 6c로부터의 스위칭 회로 (X53, X53C, X63, 및 X68C) 의 변조는, 델타-시그마 변조 기 술 또는 프로그래밍 가능 이득 증폭기 회로 (600) 에 대하여 폭 넓은 이득 트리밍 특징들을 제공하는 다른 시간 평균 변조 방식과 유사한 방식으로 제공될 수 있다.
도 6a, 6b, 및 6c의 프로그래밍 가능 이득 증폭기 회로 (600, 610, 및 620) 는 또한 도 5a로부터의 선택 센서 회로 (X56) 를 포함할 수도 있고, 센서 회로는 온도 센서 (X57), 전압 센서 (X58) 등과 같은 어떤 다양한 센서들을 포함하지만, 이것으로 제한되지 않는다. 이와 같은 예시적인 구현에 있어서, 제어 논리 회로는 (예를 들어, 전압, 전류를 감시하는, 온도를 동작시키는 등의) 회로와 연관된 다양한 동작 상태들을 평가하고 디지털식으로 측정된 동작 상태들에 기초하여 변조에 대하여 다양한 변경들을 실시하도록 구성될 수 있다. 이 방법에서, 프로그래밍 가능 이득 증폭기 회로 (600, 610 및 620) 의 이득은 신중하게 제어될 수 있다. 몇몇 예들에서, 감시된 동작 상태들 중 하나가 미리 결정된 임계값의 범위를 넘어서 변경될 때 이 변조 기술을 변경하는 것이 바람직할 수도 있다.
이득 선택/트리밍 흐름
도 7은 본 개시의 적어도 일 양태에 따라 구성되는 프로그래밍 가능 이득 증폭기 회로 내에서 이득 조정을 식별 및/또는 설정하는 흐름도 (700) 이다. 프로그래밍 가능 이득 증폭기 회로는 도 1 내지 도 6에 설명된 것과 같은 회로와, 유사하게 구성된 다른 회로들에 대응한다.
설명된 시스템/회로는 결정 블록 705에서 현재 동작 모드를 평가하도록 구성된다. 현재 동작 모드가 테스트 모드에 대응할 때, 프로세스는 블록 705에서 블록 710으로 진행하고, 시스템은 다음 이용 가능한 이득 설정들 (예를 들어, 이득 설정 1, 이득 설정 2 등) 로 순환하여 각각의 이득 설정의 정확도를 테스트한다. 다음 이득 설정이 선택된 후에, 시스템 프로세스는 다음 이용 가능한 트리밍 설정 (예를 들어, 이득 트리밍 설정 1, 이득 트리밍 설정 2 등) 이 선택되는 블록 715으로 진행한다. 처리는, 현재 이득/트리밍 설정과 연관된 이득 에러가 평가되는 블록 720으로 진행한다. 결정 블록 725에서, 시스템은 평가될 트리밍 설정이 더 있는지 여부를 결정한다. 평가될 트리밍 설정이 더 있을 때, 처리는 블록 715로 다시 진행한다. 그렇지 않다면 블록 730으로 진행하고, 최소 이득 에러를 가진 트리밍 설정이 이득 설정을 위해 식별된다. 블록 735에서 식별된 트리밍 설정이 저장되거나 로그 (logged) 된다. 결정 블록 740에서, 시스템은 테스트될 이득 설정이 부가적으로 있는지 여부를 결정한다. 테스트될 이득 설정이 부가적으로 있을 때, 처리는 블록 710으로 진행한다. 그렇지 않다면 테스트 모드의 처리는 블록 795에서 종료된다.
식별된 "최선의" 이용 가능 트리밍 설정은 상술된 바와 같은 트리밍 맵 또는 룩업 테이블 (LUT) 의 값들로서 저장될 수 있다. 트리밍 맵은 프로그래밍 가능 이득 증폭기 회로 (예를 들어, 퓨즈 링크 데이블, 비휘발성 메모리 어레이, 또는 몇몇 다른 맵핑 메커니즘) 로서 동일한 다이 상에서, 멀티 칩 모듈 내 별도의 다이 상에서, 또는 프로그램 이득 증폭기 회로로 룩업 테이블 정보를 통신하도록 구성된 별도의 마이크로전자 회로 내에서 구현될 수 있다.
테스트 모드가 비활성일 때, 처리는 결정 블록 705에서 결정 블록 745로 진행하고 선택된 모드는 이득 조정 (또는 표준 동작) 모드가 활성인지 여부를 결정하 도록 평가된다. 이득 조정 모드가 활성일 때, 처리는 결정 블록 745로부터 트리밍 맵이 액세스되는 블록 745로 진행한다. 블록 760으로 계속되어, 트리밍 맵에 기초하여 트리밍 설정이 선택된다. 블록 765로 진행하여, 이득 및 트리밍 설정이 사용되어, 적절한 제어 신호들을 생성하고/하거나 레지스터와 같은 래치 수단으로 래치된다. 처리는 블록 795로 진행한다.
테스트 모드가 비활성이고 조정 이득 모드가 비활성일 때, 처리는 블록 745에서 부가적인 모드들이 처리될 수 있는 750으로 진행한다. 일례로, 회로는, 외부에서 제공된 테이블 (예를 들어, ROM, EPROM, EEPROM, LUT, NVM 등) 에 의해 제공될 수 있는 값들의 개별 세트로부터 트리밍 맵이 로딩되는 "프로그램 이득/트리밍 모드"에서 동작된다. 다른 예로, 회로는, 이득 및 트리밍 설정이 변경될 수 없는 "런 모드"에서 동작된다. 또 다른 예에서, 회로는, 도 7에서 설명된 것과 유사한 트리밍 설정 및 증폭기 이득을 조정하기 위해 트리밍 맵과 이득 설정이 선택되는 "프로그램 이득 모드"에서 동작된다. 또한, 본 개시의 범위 내에 있는 다른 모드들을 생각하고 고려할 수 있다. 테스트 모드 및 조정 이득/표준 동작 모드 만이 이용 가능한 구현에 있어서, 결정 블록 (745) 및 처리 블록 (750) 은 삭제될 수 있다.
본 발명은 다양한 예시적인 실시예들에 의해 본원에 설명되었지만, 본 발명의 정신 및 범위를 벗어남 없이 본원에 설명된 구조, 특징, 및 방법론적인 단계들의 변경이 이루어질 수 있다. 예를 들어, 다양한 컴포넌트의 포지셔닝이 변할 수도 있다. 개별 컴포넌트들 및 컴포넌트들의 구성은 본 기술에 알려진 것으로 대체될 수도 있다. 본 발명의 많은 실시 형태들은 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어지기 때문에, 본 발명은 이후 첨부되는 청구 범위 내에 존재한다.

Claims (20)

  1. 입력 신호를 수신하고 출력 신호를 제공하며, 사용자 개시 이득 설정에 대응하는 조정 가능 이득을 갖는 프로그래밍 가능 이득 증폭기 회로로서,
    상기 입력 신호를 수신하도록 구성된 비반전 입력 단자, 피드백 신호를 수신하도록 구성된 반전 입력 단자, 및 상기 출력 신호를 제공하도록 구성된 출력 단자를 포함하는 연산 증폭기 회로;
    상기 출력 단자와 제 1 중간 단자 사이의 제 1 저항, 상기 제 1 중간 단자와 상기 반전 입력 단자 사이의 제 2 저항, 및 상기 반전 입력 단자와 기준 단자 사이의 제 3 저항을 갖는 제 1 가변 저항 회로로서 구성되는 이득 선택 회로로서, 상기 제 2 저항 및 상기 제 3 저항과 연관된 값들은 이득 선택 제어 신호에 응답하여 변하는, 상기 이득 선택 회로;
    상기 출력 단자와 제 2 중간 단자 사이의 제 4 저항, 및 상기 제 2 중간 단자와 상기 기준 단자 사이의 제 5 저항을 갖는 제 2 가변 저항 회로로서 구성되는 이득 조정 회로로서, 상기 제 4 저항 및 상기 제 5 저항과 연관된 값들은 이득 트리밍 설정 제어 신호에 응답하여 변하고, 상기 제 1 중간 단자는 상기 제 2 중간 단자에 커플링되는, 상기 이득 조정 회로; 및
    상기 사용자 개시 이득 설정에 응답하여 상기 이득 선택 제어 신호 및 상기 이득 트리밍 설정 제어 신호를 제공하도록 구성되는 제어 회로를 포함하는, 프로그래밍 가능 이득 증폭기 회로.
  2. 제 1 항에 있어서,
    상기 이득 조정 회로는 상기 출력 단자와 상기 기준 단자 사이에 커플링되는 직렬 커플링된 탭핑형 (tapped) 저항기 어레이를 포함하고,
    상기 직렬 커플링된 탭핑형 저항기 어레이는 탭 포인트들의 어레이 사이에 직렬로 커플링된 저항값들의 어레이를 갖고,
    상기 탭 포인트들의 어레이 중 하나는 상기 이득 트리밍 설정 제어 신호에 응답하여 선택되고, 상기 선택된 탭 포인트는 상기 제 2 중간 단자에 커플링되는, 프로그래밍 가능 이득 증폭기 회로.
  3. 제 2 항에 있어서,
    상기 직렬 커플링된 탭핑형 저항기 어레이는, 정합된 저항기 어레이, 2진 가중 어레이, 선형으로 스케일링된 어레이, 대수적으로 스케일링된 어레이, 및 임의로 가중된 어레이 중 하나로서 구성되는, 프로그래밍 가능 이득 증폭기 회로.
  4. 제 2 항에 있어서,
    상기 이득 조정 회로는, 상기 탭 포인트들의 어레이 중 대응하는 탭 포인트에 각각 커플링되는 복수의 멀티플렉서 입력 단자들, 및 상기 제 2 중간 단자에 커플링되는 멀티플렉서 출력 단자를 갖는 멀티플렉서 회로를 더 포함하고,
    상기 멀티플렉서 회로는, 상기 이득 트리밍 설정 제어 신호에 응답하여 상기 복수의 멀티플렉서 입력 단자들 중 하나를 상기 멀티플렉서 출력 단자에 커플링하도록 구성되는, 프로그래밍 가능 이득 증폭기 회로.
  5. 제 1 항에 있어서,
    상기 이득 조정 회로는 저항기들의 병렬 어레이를 포함하고,
    상기 저항기들의 병렬 어레이 내의 각각의 저항기는, 상기 제 2 중간 단자에 커플링되는 제 1 저항기 단자와, 상기 이득 트리밍 설정 제어 신호에 응답하여 상기 기준 단자와 상기 출력 단자 중 하나에 선택적으로 커플링되는 제 2 저항기 단자를 포함하는, 프로그래밍 가능 이득 증폭기 회로.
  6. 제 5 항에 있어서,
    상기 병렬 어레이 내의 저항기는, 정합된 저항기 어레이, 2진 가중 어레이, 선형으로 스케일링된 어레이, 대수적으로 스케일링된 어레이, 및 임의로 가중된 어레이 중 하나로서 구성되는, 프로그래밍 가능 이득 증폭기 회로.
  7. 제 5 항에 있어서,
    상기 이득 조정 회로는 복수의 스위치 회로들을 더 포함하고,
    각각의 스위치는 상기 기준 단자에 커플링되는 제 1 스위치 단자, 상기 출력 단자에 커플링되는 제 2 스위치 단자, 및 상기 저항기들의 병렬 어레이 내의 저항기들 중 대응하는 저항기의 상기 제 2 저항기 단자에 커플링되는 제 3 스위치 단자 를 포함하고,
    각각의 스위치 회로의 상기 제 3 스위치 단자는 상기 이득 트리밍 설정 제어 신호에 응답하여 상기 제 1 스위치 단자 및 상기 제 2 스위치 단자 중 하나에 선택적으로 커플링되는, 프로그래밍 가능 이득 증폭기 회로.
  8. 제 1 항에 있어서,
    상기 이득 조정 회로는, 상기 이득 트리밍 설정 제어 신호에 응답하여 상기 기준 단자 및 상기 출력 단자 중 하나를 R-2R 사다리 회로의 각각의 입력에 선택적으로 커플링하도록 구성되는 R-2R 저항기 사다리 구성을 포함하는, 프로그래밍 가능 이득 증폭기 회로.
  9. 제 1 항에 있어서,
    상기 이득 선택 회로는 상기 출력 단자와 상기 기준 단자 사이에 커플링되는 직렬 커플링된 탭핑형 저항기 어레이를 포함하고,
    상기 직렬 커플링된 탭핑형 저항기 어레이는 탭 포인트들의 어레이 사이에 직렬로 커플링된 저항값들의 어레이를 갖고,
    상기 탭 포인트들의 어레이 중 하나는 상기 이득 선택 제어 신호에 응답하여 선택되고, 상기 선택된 탭 포인트는 상기 반전 입력 단자에 커플링되는, 프로그래밍 가능 이득 증폭기 회로.
  10. 제 9 항에 있어서,
    상기 직렬 커플링된 탭핑형 저항기 어레이는, 정합된 저항기 어레이, 2진 가중 어레이, 선형으로 스케일링된 어레이, 대수적으로 스케일링된 어레이, 및 임의로 가중된 어레이 중 하나로서 구성되는, 프로그래밍 가능 이득 증폭기 회로.
  11. 제 1 항에 있어서,
    상기 이득 선택 회로는 저항기들의 병렬 어레이를 포함하고,
    상기 저항기들의 병렬 어레이 내의 각각의 저항기는 상기 제 1 중간 단자에 커플링되는 제 1 저항기 단자, 및 상기 이득 선택 제어 신호에 응답하여 상기 기준 단자와 상기 반전 입력 단자 중 하나에 선택적으로 커플링되는 제 2 저항기 단자를 포함하는, 프로그래밍 가능 이득 증폭기 회로.
  12. 제 11 항에 있어서,
    상기 병렬 어레이 내의 저항기들은, 정합된 저항기 어레이, 2진 가중 어레이, 선형으로 스케일링된 어레이, 대수적으로 스케일링된 어레이, 및 임의로 가중된 어레이 중 하나로서 구성되는, 프로그래밍 가능 이득 증폭기 회로.
  13. 제 1 항에 있어서,
    상기 이득 선택 회로는, 상기 이득 트리밍 설정 제어 신호에 응답하여 상기 기준 단자 및 상기 반전 입력 단자 중 하나를 R-2R 사다리 회로의 각각의 입력에 선택적으로 커플링하도록 구성되는 R-2R 저항기 사다리 구성을 포함하는, 프로그래밍 가능 이득 증폭기 회로.
  14. 제 1 항에 있어서,
    상기 제 1 중간 단자와 상기 제 2 중간 단자 사이에 커플링되는 스팬 (span) 저항기 회로를 더 포함하는, 프로그래밍 가능 이득 증폭기 회로.
  15. 제 1 항에 있어서,
    상기 이득 트리밍 설정 제어 신호는, 레지스터, 래치, 룩업 테이블 (LUT), 퓨즈 맵, 판독 전용 메모리 (ROM), 랜덤 액세스 메모리 (RAM), 플래시 메모리, 및 프로그래밍 가능 논리 어레이 (PLA) 중 하나에 의해 제공되는 멀티 비트 2진 제어 워드인, 프로그래밍 가능 이득 증폭기 회로.
  16. 제 1 항에 있어서,
    상기 이득 트리밍 설정 제어 신호는 직렬 인터페이스 및 병렬 인터페이스 중 하나를 통해 외부에서 액세스되는 트리밍 테이블로부터 검색되는, 프로그래밍 가능 이득 증폭기 회로.
  17. 제 1 항에 있어서,
    상기 회로와 연관된 동작 상태들의 변화에 응답하여 상기 이득 설정 제어 신 호 또는 상기 이득 트리밍 설정 제어 신호 중 어느 하나를 변경하도록 구성되는 센서 회로를 더 포함하고, 상기 동작 상태들은 전압, 전류, 및 동작 온도 중 하나에 대응하는, 프로그래밍 가능 이득 증폭기 회로.
  18. 제 1 항에 있어서,
    상기 이득 조정 회로는, 상기 출력 단자와 제 3 중간 단자 사이의 제 6 저항, 및 상기 제 3 중간 단자와 상기 기준 단자 사이의 제 7 저항을 갖는 제 3 가변 저항 회로를 더 포함하고,
    상기 제 1 중간 단자는 상기 제 3 중간 단자에 커플링되고, 상기 제 6 저항 및 상기 제 7 저항과 연관된 값들은 대강의 이득 트리밍 설정 제어 신호에 응답하여 변하고, 상기 이득 트리밍 설정 제어 신호는 미세 이득 제어와 연관되는, 프로그래밍 가능 이득 증폭기 회로.
  19. 입력 신호를 수신하고 출력 신호를 제공하며, 사용자 개시 이득 설정에 대응하는 조정 가능 이득을 갖는 프로그래밍 가능 이득 증폭기 회로로서,
    상기 입력 신호를 수신하도록 구성된 비반전 입력 단자, 피드백 신호를 수신하도록 구성된 반전 입력 단자, 및 상기 출력 신호를 제공하도록 구성된 출력 단자를 포함하는 연산 증폭기 회로;
    제 1 디지털 제어 전위차계 회로, 제 2 디지털 제어 전위차계 회로, 및 제 3 디지털 제어 전위차계 회로를 포함하는 이득 조정 회로로서, 상기 제 1 디지털 제 어 전위차계는 상기 기준 단자와 공통 노드 사이에 커플링되고, 상기 제 2 디지털 제어 전위차계는 상기 공통 노드와 출력 노드 사이에 커플링되고, 상기 제 1 디지털 제어 전위차계는 제 1 와이퍼 (wiper) 단자를 포함하고 상기 제 2 디지털 제어 전위차계는 제 2 와이퍼 단자를 포함하고, 상기 제 3 디지털 제어 전위차계는 상기 제 1 와이퍼 단자와 상기 제 2 와이퍼 단자 사이에 커플링되고, 상기 제 3 디지털 제어 전위차계는 제 1 중간 노드에 커플링되는 제 3 와이퍼 단자를 포함하고, 상기 제 1 디지털 제어 전위차계, 상기 제 2 디지털 제어 전위차계 및 상기 제 3 디지털 제어 전위차계의 상기 와이퍼의 위치들은 이득 트리밍 설정 제어 신호에 응답하여 변하는, 상기 이득 조정 회로;
    상기 출력 단자와 제 2 중간 단자 사이의 제 1 저항값, 상기 제 2 중간 단자와 상기 반전 입력 단자 사이의 제 2 저항값, 및 상기 반전 입력 단자와 상기 기준 단자 사이의 제 3 저항값을 갖는 제 4 디지털 제어 전위차계 회로로서 구성되는 이득 선택 회로로서, 상기 제 2 저항값과 상기 제 3 저항값 사이의 접합부 (junction) 는 상기 제 4 디지털 제어 전위차계의 제 4 와이퍼 위치에 대응하고, 상기 제 4 와이퍼 위치는 이득 선택 제어 신호에 응답하여 변하는, 상기 이득 선택 회로;
    상기 제 1 중간 단자와 상기 제 2 중간 단자 사이에 커플링되는 스팬 저항기 회로; 및
    상기 사용자 개시 이득 설정에 응답하여 상기 이득 선택 제어 신호 및 상기 이득 트리밍 설정 제어 신호를 제공하도록 구성되는 제어 회로를 포함하는, 프로그 래밍 가능 이득 증폭기 회로.
  20. 입력 신호를 수신하고 상기 입력 신호에 응답하여 출력 신호를 제공하는 프로그래밍 가능 이득 증폭기 회로의 이득 트리밍 설정을 결정하는 방법으로서,
    상기 프로그래밍 가능 이득 증폭기는 사용자 개시 이득 설정에 대응하는 조정 가능 이득을 갖고,
    상기 방법은,
    상기 프로그래밍 가능 이득 증폭기와 연관된 각각의 이득 설정을 선택하는 단계로서,
    상기 프로그래밍 가능 이득 증폭기는 연산 증폭기, 이득 설정 회로, 이득 조정 회로, 및 스팬 저항기 회로를 포함하고, 상기 이득 설정 회로는 상기 연산 증폭기의 출력과 기준 단자 사이에 커플링되는 제 1 디지털 제어 전위차계이고, 상기 이득 조정 회로는 상기 연산 증폭기의 상기 출력과 상기 기준 단자 사이에 커플링되는 제 2 디지털 제어 전위차계이고, 상기 제 1 디지털 제어 전위차계의 제 1 와이퍼 단자는 상기 연산 증폭기의 비반전 입력에 커플링되고, 상기 제 2 디지털 제어 전위차계의 제 2 와이퍼 단자는 상기 스팬 저항기 회로를 통해 상기 제 1 디지털 제어 전위차계 내 중간 포인트에 커플링되고,
    각각의 선택된 이득 설정에 대해,
    상기 선택된 이득 설정에 응답하여 상기 제 1 디지털 제어 전위차계의 와이 퍼 위치에 의해 결정되는 RA 및 RF에 있어서, 상기 프로그래밍 가능 이득 증폭기의 이상적인 이득이 IDEAL_GAIN=1+RF/RA로 주어지도록 상기 선택된 이득 설정에 응답하여 상기 프로그래밍 가능 이득 증폭기 회로를 구성하고,
    상기 선택된 이득 설정에 대하여 상기 프로그래밍 가능 이득 증폭기와 연관된 각각의 트리밍 설정을 선택하고,
    상기 프로그래밍 가능 이득 증폭기의 전체 이득이 증가되거나 감소되도록 제 2 와이퍼 위치를 이동시킴으로써 상기 선택된 트리밍 설정에 응답하여 상기 프로그래밍 가능 이득 증폭기 회로를 구성하고,
    각각의 트리밍 설정에 있어서 상기 프로그래밍 가능 이득 증폭기와 연관된 이득 에러를 평가하는, 상기 이득 설정의 선택 단계;
    상기 평가된 이득 에러들로부터 최소 이득 에러를 식별하는 단계; 및
    상기 선택된 이득 설정에 대하여 최소 이득 에러와 연관된 상기 트리밍 설정을 저장하는 단계를 포함하는, 프로그래밍 가능 이득 증폭기 회로의 이득 트리밍 설정의 결정 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101455939B1 (ko) * 2012-07-27 2014-11-03 가부시키가이샤 리코 트리밍 회로, 트리밍 방법, 및 전원 장치

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050038819A1 (en) * 2000-04-21 2005-02-17 Hicken Wendell T. Music Recommendation system and method
AU2002336770A1 (en) * 2001-09-24 2003-04-07 E2Interactive, Inc. D/B/A E2Interactive, Inc. System and method for supplying communication service
US8116054B2 (en) * 2006-12-29 2012-02-14 General Electric Company Universal rating plug for electronic trip unit
US7639082B2 (en) * 2007-07-24 2009-12-29 Texas Instruments Incorporated System and method for amplifier gain measurement and compensation
US7602239B2 (en) * 2007-09-06 2009-10-13 Mediatek Inc. Variable gain amplifier circuits
US7719362B2 (en) * 2007-10-03 2010-05-18 Analog Devices, Inc. Programmable-gain amplifier systems to facilitate low-noise, low-distortion volume control
JP2009100120A (ja) * 2007-10-15 2009-05-07 Denso Corp 差動増幅回路およびその製造方法
US20090206886A1 (en) * 2008-02-20 2009-08-20 Micrel, Incorporated Line Driver With Tuned On-Chip Termination
DE102008057892B4 (de) * 2008-11-18 2015-05-13 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung und Verfahren zur Ansteuerung von Anzeigen
JP4996589B2 (ja) * 2008-12-17 2012-08-08 旭化成エレクトロニクス株式会社 感度調整回路
US8680920B2 (en) * 2009-08-14 2014-03-25 That Corporation Area efficient, programmable-gain amplifier
JP5365474B2 (ja) * 2009-11-06 2013-12-11 株式会社リコー プログラマブル可変利得増幅器及び無線通信装置
TWI423583B (zh) * 2010-06-23 2014-01-11 Univ Feng Chia 現場可程式化的類比信號處理裝置
US8422969B2 (en) * 2010-08-20 2013-04-16 Microelectronics Technology Inc. Radio frequency transceiver
KR20120059023A (ko) * 2010-11-30 2012-06-08 삼성전자주식회사 저항 소자 및 이를 이용한 디지털-아날로그 컨버터
EP2498400A1 (en) * 2011-03-11 2012-09-12 Dialog Semiconductor GmbH A delta-sigma modulator approach to increased amplifier gain resolution
EP2592751B1 (en) 2011-11-14 2017-05-31 Dialog Semiconductor GmbH A sigma-delta modulator for increased volume resolution in audio output stages
US8729944B2 (en) * 2011-12-21 2014-05-20 Advanced Micro Devices, Inc. Clock generator with integrated phase offset programmability
CN103780303B (zh) * 2012-10-24 2017-07-25 华为技术有限公司 光模块及其检测电路
CN103219962B (zh) * 2013-04-15 2016-03-30 鞍钢集团矿业公司 可编程增益隔离放大电路及其实现方法
US9065400B2 (en) 2013-09-20 2015-06-23 Honeywell International Inc. Programmable-gain instrumentation amplifier
DK178680B1 (en) * 2015-04-10 2016-11-07 Pr Electronics As Zero drift, limitless and adjustable reference voltage generation
US10568530B2 (en) 2015-06-27 2020-02-25 Intel Corporation Apparatus and method for tracking and cancelling DC offset to acquire small AC signal
US10541652B2 (en) * 2015-06-27 2020-01-21 Intel Corporation Apparatus and method for filter settling calibration to improve speed of tracking and cancelling of DC offset
US9692378B2 (en) 2015-11-20 2017-06-27 Texas Instruments Incorporated Programmable gain amplifier with analog gain trim using interpolation
US10231632B2 (en) 2016-02-22 2019-03-19 Intel Corporation Apparatus and method for tracking and cancelling DC offset to acquire small AC signal using dual feedback loops
US9941987B2 (en) 2016-06-03 2018-04-10 Crestron Electronics, Inc. Single knob pre-amplifier gain-trim and fader
US10291207B2 (en) 2016-07-07 2019-05-14 Analog Devices, Inc. Wide range programmable resistor for discrete logarithmic control, and tuning circuit for variable gain active filter using same
WO2019056275A1 (en) * 2017-09-21 2019-03-28 Texas Instruments Incorporated PROGRAMMABLE GAIN AMPLIFIER AND DELTA SIGMA CONTAINING PGA ANALOG TO DIGITAL CONVERTER
US10720895B2 (en) * 2018-09-24 2020-07-21 Harman International Industries, Incorported Fully-differential programmable gain amplifier
US10763809B2 (en) 2018-12-27 2020-09-01 Nxp B.V. Voltage detection circuit
CN109714007B (zh) * 2019-03-06 2024-03-22 深圳市万微半导体有限公司 一种用于消除电阻工艺误差的动态匹配电压放大器
CN110380692B (zh) * 2019-06-28 2020-11-24 上海类比半导体技术有限公司 一种差分放大器的修调电路
US11022629B2 (en) 2019-07-29 2021-06-01 Analog Devices, Inc. Low-glitch range change techniques
TWI774196B (zh) * 2021-01-18 2022-08-11 瑞昱半導體股份有限公司 可動態調整增益的類比前端電路
TWI783808B (zh) * 2021-12-02 2022-11-11 瑞昱半導體股份有限公司 訊號接收裝置及其具有模式切換機制的可程式化增益放大器
CN114221627A (zh) * 2021-12-20 2022-03-22 上海迦美信芯通讯技术有限公司 采用负载可控阵列提升多增益档低噪声放大器线性度电路

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS548249B2 (ko) * 1972-08-03 1979-04-13
US3795825A (en) 1973-02-28 1974-03-05 Du Pont Automatic gain compensation circuit
JPS5136053A (ja) * 1974-09-20 1976-03-26 Hokushin Electric Works Kahenritokuzofukuki
JPS55147816A (en) 1979-05-09 1980-11-18 Hitachi Ltd Variable gain amplifier
JPS57125507A (en) 1981-01-28 1982-08-04 Advantest Corp Direct current amplifier
US4574249A (en) * 1981-09-08 1986-03-04 At&T Bell Laboratories Nonintegrating lightwave receiver
JPS58124310A (ja) 1982-01-20 1983-07-23 Hitachi Ltd 可変利得増幅器
NL8201376A (nl) 1982-04-01 1983-11-01 Philips Nv Schakeling voor het versterken en/of verzwakken van een signaal.
JPS60137110A (ja) * 1984-11-27 1985-07-20 Hitachi Ltd 利得制御回路
JPS62122162A (ja) * 1985-11-21 1987-06-03 Toshiba Corp トリミング回路
JPS62150915A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd ゲイン調整回路
JPS62173809A (ja) * 1986-01-28 1987-07-30 Fujitsu Ltd 増幅装置
JPS62230107A (ja) * 1986-03-31 1987-10-08 Toshiba Corp プログラマブルゲインコントロ−ルアンプ
JPS63110805A (ja) * 1986-10-28 1988-05-16 Yamatake Honeywell Co Ltd プログラマブル・ゲイン・アンプ
JPS63132510A (ja) 1986-11-25 1988-06-04 Toshiba Corp プログラマブルゲインコントロ−ルアンプ
JPH01318307A (ja) * 1988-06-20 1989-12-22 Toshiba Corp 電子アッテネータ
JPH02181525A (ja) * 1989-01-05 1990-07-16 Mitsubishi Electric Corp 温度補償型利得設定制御装置
EP0495280A1 (en) * 1991-01-18 1992-07-22 International Business Machines Corporation Analog to digital convertor with drift compensation
IE913900A1 (en) 1990-12-28 1992-07-01 Eaton Corp Sure chip plus
JPH04326806A (ja) * 1991-04-26 1992-11-16 Shimadzu Corp プログラマブルゲインアンプ
JPH04369108A (ja) * 1991-06-18 1992-12-21 Toyota Autom Loom Works Ltd 利得可変型増幅回路
US5189421A (en) 1991-12-23 1993-02-23 National Semiconductor Corporation Microcontroller based analog-to-digital converter using variable pulse width modulation
US5233309A (en) 1992-01-09 1993-08-03 Analog Devices, Inc. Programmable gain amplifier
US5325073A (en) * 1992-04-09 1994-06-28 Alps Electric Co., Ltd. Amplifying apparatus with ac/dc feedback circuit
EP0866548B1 (en) 1992-04-30 2001-01-03 Hewlett-Packard Company Differential integrating amplifier with switched capacitor circuit for precision input resistors
JPH05347520A (ja) * 1992-06-12 1993-12-27 Toshiba Corp 増幅率可変アナログ増幅装置
JPH0661766A (ja) * 1992-08-04 1994-03-04 Nec Corp 出力バッファアンプ回路
JPH07176964A (ja) * 1993-12-16 1995-07-14 Canon Inc 利得制御装置
US5481225A (en) 1994-06-03 1996-01-02 Sony Electronics Inc. Variable gain differential amplifier circuit
US5512859A (en) 1994-11-16 1996-04-30 National Semiconductor Corporation Amplifier stage having compensation for NPN, PNP beta mismatch and improved slew rate
FR2749453B1 (fr) 1996-05-31 1998-09-04 Sgs Thomson Microelectronics Filtre audio analogique pour frequences aigues
JPH1022752A (ja) * 1996-07-01 1998-01-23 Sony Corp 増幅回路
DE19630393C2 (de) 1996-07-26 2000-05-11 Sgs Thomson Microelectronics Elektrische Signalverarbeitungsschaltung
US5877612A (en) * 1997-03-24 1999-03-02 The United States Of America As Represented By The Secretary Of The Navy Amplification of signals from high impedance sources
JPH10322152A (ja) 1997-05-19 1998-12-04 Fujitsu Ltd デジタルａｇｃ回路
JP3653171B2 (ja) 1998-03-09 2005-05-25 株式会社リコー 可変ゲイン増幅装置
US6060950A (en) 1998-06-05 2000-05-09 Nokia Mobile Phones Limited Control of a variable gain amplifier with a delta sigma modulator D/A converter
DE19828399C1 (de) * 1998-06-25 1999-11-11 Siemens Ag Einrichtung zur schnellen D/A-Wandlung von PWM-Signalen
US6031421A (en) 1998-07-22 2000-02-29 Mcewan; Thomas E. Controlled gain amplifier with variable control exponent
US6127893A (en) * 1998-09-18 2000-10-03 Tripath Technology, Inc. Method and apparatus for controlling an audio signal level
US6020785A (en) 1998-10-23 2000-02-01 Maxim Integrated Products, Inc. Fixed gain operational amplifiers
DE19851998A1 (de) 1998-11-11 2000-05-18 Philips Corp Intellectual Pty Schaltungsanordnung zum Erzeugen eines Ausgangssignals
JP3171247B2 (ja) * 1998-12-01 2001-05-28 日本電気株式会社 多機能演算回路
JP2002016460A (ja) * 2000-06-27 2002-01-18 Mitsubishi Electric Corp ゲインコントロール回路
JP2002094346A (ja) * 2000-09-14 2002-03-29 Mitsubishi Electric Corp 可変利得増幅器を備えた受信機及びその制御方法
US6294958B1 (en) 2000-10-31 2001-09-25 National Semiconductor Corporation Apparatus and method for a class AB output stage having a stable quiescent current and improved cross over behavior
US6674383B2 (en) * 2000-11-01 2004-01-06 Onix Microsystems, Inc. PWM-based measurement interface for a micro-machined electrostatic actuator
JP4708604B2 (ja) * 2001-06-21 2011-06-22 旭化成エレクトロニクス株式会社 可変利得増幅器
US6979105B2 (en) * 2002-01-18 2005-12-27 Leysath Joseph A Light device with photonic band pass filter
KR100464446B1 (ko) * 2003-02-28 2005-01-03 삼성전자주식회사 임피던스 스케일링에 의한 주파수 응답 제어 장치
US7141617B2 (en) * 2003-06-17 2006-11-28 The Board Of Trustees Of The University Of Illinois Directed assembly of three-dimensional structures with micron-scale features
KR100545711B1 (ko) 2003-07-29 2006-01-24 주식회사 하이닉스반도체 퓨즈트리밍을 이용하여 다양한 레벨의 기준전압을 출력할수 있는 기준전압 발생회로
US7102441B2 (en) 2003-12-31 2006-09-05 Realtek Semiconductor Corp. Variable gain amplifying circuit
US7315200B2 (en) * 2004-03-31 2008-01-01 Silicon Labs Cp, Inc. Gain control for delta sigma analog-to-digital converter
TWI283513B (en) * 2004-04-30 2007-07-01 Ind Tech Res Inst Programmable/tunable active RC filter
US7102440B2 (en) 2004-05-28 2006-09-05 Texas Instruments Incorporated High output current wideband output stage/buffer amplifier
US7154331B2 (en) 2004-06-29 2006-12-26 Intel Corporation Adapting operational amplifier frequency response respective to closed loop gain
FI20045263A (fi) * 2004-07-02 2006-01-03 Nokia Corp Luokan DE ajovahvistin pietsosähköisiä toimilaitteita varten
JP2006020244A (ja) * 2004-07-05 2006-01-19 Sanyo Electric Co Ltd 無線通信装置
US7078697B2 (en) * 2004-10-07 2006-07-18 Raytheon Company Thermally powered terahertz radiation source using photonic crystals
JP4152374B2 (ja) 2004-10-28 2008-09-17 松下電器産業株式会社 スピーカ駆動用増幅装置および音声出力装置
US7085038B1 (en) * 2005-01-28 2006-08-01 Hewlett-Packard Development Company, L.P. Apparatus having a photonic crystal
KR100698319B1 (ko) 2005-02-17 2007-03-23 삼성전자주식회사 이득 제어 증폭기 및 이에 기초한 캐스코드 이득 제어 증폭기
US7352242B1 (en) 2005-09-30 2008-04-01 National Semiconductor Corporation Programmable gain trim circuit
US7625515B2 (en) * 2006-06-19 2009-12-01 Iowa State University Research Foundation, Inc. Fabrication of layer-by-layer photonic crystals using two polymer microtransfer molding

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101455939B1 (ko) * 2012-07-27 2014-11-03 가부시키가이샤 리코 트리밍 회로, 트리밍 방법, 및 전원 장치
US9148133B2 (en) 2012-07-27 2015-09-29 Ricoh Electronic Devices Co., Ltd. Trimming circuit, power supply including trimming circuit, and trimming method

Also Published As

Publication number Publication date
TWI430566B (zh) 2014-03-11
WO2008031072A1 (en) 2008-03-13
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JP2010503346A (ja) 2010-01-28
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US20080252378A1 (en) 2008-10-16
US7545210B2 (en) 2009-06-09
JP4927171B2 (ja) 2012-05-09
JP4927170B2 (ja) 2012-05-09
WO2008031075A3 (en) 2008-06-19
KR20090058551A (ko) 2009-06-09
KR20090058550A (ko) 2009-06-09
TW200822548A (en) 2008-05-16
TW200822547A (en) 2008-05-16
TW200818698A (en) 2008-04-16
JP2010503347A (ja) 2010-01-28
JP2010503345A (ja) 2010-01-28
US20080061872A1 (en) 2008-03-13
TWI442698B (zh) 2014-06-21
US20080061873A1 (en) 2008-03-13
US7605659B2 (en) 2009-10-20

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