WO2021235125A1 - 増幅装置 - Google Patents

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WO2021235125A1
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泰崇 杉本
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株式会社村田製作所
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Definitions

  • the present invention relates to an amplification device.
  • Patent Document 1 discloses an amplifier circuit including an amplifier transistor and a bias circuit that supplies a bias current to the base of the amplification transistor.
  • a bias inductor is provided between the bias circuit and the base.
  • the bias inductor functions as a low-pass filter that suppresses the backflow of high-frequency signals into the bias circuit.
  • the amplification factor of the amplification transistor fluctuates when the temperature fluctuates. Therefore, in order to suppress fluctuations in the amplification factor, it is expected to supply an appropriate bias current according to the temperature fluctuations.
  • the inductance value of the bias inductor is fixed to one value. Therefore, it is difficult to supply an appropriate bias current according to the temperature fluctuation of the amplification transistor, and there is a problem that deterioration of the linearity of the amplification transistor cannot be suppressed.
  • an object of the present invention is to provide an amplification device capable of suppressing deterioration of linearity due to temperature fluctuation.
  • the amplification device is connected in series between an amplifier including an amplification transistor for amplifying an input high frequency signal, a bias circuit connected to the amplifier, and the amplifier and the bias circuit.
  • a variable resistance circuit connected to the inductor, a control circuit, and the control circuit include a measurement circuit for measuring the amplification characteristic value of the amplification transistor and an amplification characteristic measured by the measurement circuit.
  • the variable resistance circuit is controlled based on the comparison result of the comparison circuit, which includes a comparison circuit for comparing the value and the reference value.
  • deterioration of linearity due to temperature fluctuation can be suppressed.
  • FIG. 1 is a circuit diagram of the amplification device according to the first embodiment.
  • FIG. 2 is a circuit diagram of a control circuit of the amplification device according to the first embodiment.
  • FIG. 3 is a diagram showing an example of a control signal supplied to the variable resistance circuit by the control circuit according to the first embodiment.
  • FIG. 4 is a time chart showing the operation of the amplification device according to the first embodiment.
  • FIG. 5 is a diagram showing the effect of the amplification device according to the first embodiment.
  • FIG. 6 is a circuit diagram of the amplification device according to the modified example of the first embodiment.
  • FIG. 7 is a circuit diagram of the amplification device according to the second embodiment.
  • FIG. 8 is a circuit diagram of a control circuit of the amplification device according to the second embodiment.
  • FIG. 1 is a circuit diagram of the amplification device according to the first embodiment.
  • FIG. 2 is a circuit diagram of a control circuit of the amplification device according to the first embodiment.
  • FIG. 9 is a time chart showing the operation of the amplification device according to the second embodiment.
  • FIG. 10 is a diagram showing an example of a control signal supplied to the variable resistance circuit by the control circuit according to the second embodiment.
  • FIG. 11 is a circuit diagram of the amplification device according to the first modification of the second embodiment.
  • FIG. 12 is a circuit diagram of a control circuit of the amplification device according to the second modification of the second embodiment.
  • FIG. 13 is a time chart showing the operation of the amplification device according to the second modification of the second embodiment.
  • each figure is a schematic diagram and is not necessarily exactly illustrated. Therefore, for example, the scales and the like do not always match in each figure. Further, in each figure, substantially the same configuration is designated by the same reference numeral, and duplicate description will be omitted or simplified.
  • directly connected means that the circuit is directly connected by a connection terminal and / or a wiring conductor without using other circuit elements.
  • the term “connected” includes not only the case of being directly connected by a connection terminal and / or a wiring conductor, but also the case of being electrically connected via another circuit element.
  • “connected between A and B” means that both A and B are connected between A and B.
  • FIG. 1 is a circuit diagram of the amplification device 1 according to the present embodiment.
  • the amplification device 1 amplifies the high frequency signal.
  • the high frequency signal is a signal compliant with a communication standard such as Wi-Fi (registered trademark), LTE (Long Term Evolution) or 5G (5th Generation).
  • the amplifier 1 is, for example, an amplifier circuit connected to an antenna element and amplifying a high frequency signal transmitted by the antenna element.
  • the amplification device 1 is, for example, a power amplifier that amplifies a high-frequency signal for transmission.
  • the amplification device 1 is arranged, for example, in the front end portion of a multi-mode / multi-band compatible mobile phone.
  • the amplification device 1 is configured in, for example, an IC (Integrated Circuit) element.
  • the amplification device 1 includes an input terminal 10, an output terminal 11, an amplifier 20 including an amplification transistor 21, a DC cut capacitor 30, a bias circuit 40, an inductor 50, and a capacitor 51.
  • the ballast resistor 60, the variable resistor circuit 70, the power supply terminals 80 and 81, and the control circuit 100 are provided.
  • the input terminal 10 is a terminal to which a high frequency signal is input.
  • an RFIC (not shown) is connected to the input terminal 10.
  • the output terminal 11 is a terminal that outputs a high frequency signal after being amplified by the amplification transistor 21.
  • An antenna element is connected to the output terminal 11 via, for example, a switch circuit (not shown).
  • the amplifier 20 includes at least one amplification transistor 21.
  • the amplification transistor 21 is a bipolar transistor and has a base, a collector and an emitter.
  • the amplification transistor 21 is an npn-type bipolar transistor formed by using, for example, silicon (Si) or silicon germanium (SiGe).
  • the base of the amplification transistor 21 is an example of a control terminal. It is connected to the input terminal 10 via the DC cut capacitor 30.
  • the collector of the amplification transistor 21 is connected to the output terminal 11.
  • the emitter of the amplification transistor 21 is connected (ie, grounded) to ground.
  • the amplifier 20 includes a plurality of amplification transistors 21.
  • the plurality of amplification transistors 21 constitute a multi-cell type bipolar transistor.
  • Each collector of the plurality of amplification transistors 21 is connected to each other and is connected to the output terminal 11.
  • Each emitter of the plurality of amplification transistors 21 is connected to each other and is connected to the ground.
  • Each base of the plurality of amplification transistors 21 is connected to the input terminal 10 via the DC cut capacitor 30.
  • Each base of the plurality of amplification transistors 21 is connected to each other via a ballast resistor 60 and is connected to an inductor 50. That is, one end of each of the plurality of ballast resistors 60 is connected to the base of the corresponding amplification transistor 21. The other end of each of the plurality of ballast resistors 60 is connected to the inductor 50.
  • the amplifier 20 may include only one amplification transistor 21.
  • the DC cut capacitor 30 removes the DC component contained in the high frequency signal input to the input terminal 10.
  • the DC cut capacitor 30 is arranged in series on the path connecting the input terminal 10 and the base of the amplification transistor 21. Specifically, one end of the DC cut capacitor 30 is connected to the input terminal 10, and the other end is connected to the base of the amplification transistor 21.
  • the bias circuit 40 is a circuit that supplies a bias current to the control terminal of the amplification transistor 21.
  • the bias circuit 40 includes an emitter follower circuit. Specifically, as shown in FIG. 1, the bias circuit 40 includes transistors 41, 42 and 43 and a resistor 44.
  • Transistors 41, 42 and 43 are bipolar transistors, respectively, and have a base, a collector and an emitter.
  • the transistors 41, 42 and 43 are npn-type bipolar transistors formed by using, for example, silicon (Si) or silicon germanium (SiGe), respectively.
  • the transistor 41 is a transistor constituting an emitter follower circuit.
  • the base of the transistor 41 is connected to the base and collector of the transistor 42 and one end of the resistor 44.
  • the collector of the transistor 41 is connected to the power supply terminal 81.
  • the emitter of the transistor 41 is connected to the inductor 50 via a variable resistance circuit 70.
  • the emitter of the transistor 41 may be directly connected to the inductor 50.
  • Transistors 42 and 43 are provided to stabilize the base current flowing through the transistor 41.
  • the base of the transistor 42 and the collector are connected to each other, and are connected to one end of the resistor 44 and the base of the transistor 41.
  • the base and collector of the transistor 43 are connected to each other and are connected to the emitter of the transistor 42.
  • the emitter of the transistor 43 is connected to ground.
  • the resistor 44 is arranged in series between the base of the transistor 41 and the power supply terminal 80. Specifically, one end of the resistor 44 is connected to the base of the transistor 41 and the base and collector of the transistor 42. The other end of the resistor 44 is connected to the power supply terminal 80.
  • the bias circuit 40 configured in this way supplies the collector current flowing through the transistor 41 to the base of the amplification transistor 21 as a bias current.
  • an inductor 50, a ballast resistor 60, and a variable resistor circuit 70 are connected in series between the emitter of the transistor 41 and the base of the amplification transistor 21. As a result, the magnitude of the collector current of the transistor 41 is adjusted, and a bias current of an appropriate magnitude is supplied to the base of the amplification transistor 21.
  • the inductor 50 is arranged in series between the emitter of the emitter follower circuit included in the bias circuit 40 and the control terminal of the amplification transistor 21. Specifically, one end of the inductor 50 is connected to the emitter of the transistor 41 via the variable resistance circuit 70. The other end of the inductor 50 is connected to the ballast resistor 60.
  • the inductor 50 is a choke inductor and functions as a low-pass filter that suppresses the high frequency signal input to the input terminal 10 from flowing to the bias circuit 40. However, the inductor 50 does not completely cut off the high frequency signal. A part of the high frequency signal is coupled to the transistor 41 of the bias circuit 40 via the inductor 50.
  • the inductor 50 is composed of, for example, a wiring pattern formed in the IC element.
  • the inductor 50 is a spiral inductor formed by using a conductive material such as metal.
  • the capacitor 51 is connected in parallel to the inductor 50.
  • the impedance between the bias circuit 40 and the base of the amplification transistor 21 can be easily increased. Specifically, even if the inductance value of the inductor 50 is reduced, the impedance can be increased by providing the capacitor 51 having a small capacitance value. As a result, the inductor 50 can be miniaturized while ensuring a large impedance.
  • the ballast resistor 60 is arranged in series between the inductor 50 and the control terminal of the amplification transistor 21. Specifically, one end of the ballast resistor 60 is connected to the inductor 50. The other end of the ballast resistor 60 is connected to a path connecting the DC cut capacitor 30 and the base of the amplification transistor 21. That is, the other end of the ballast resistor 60 is directly electrically connected to the base of the amplification transistor 21.
  • variable resistance circuit 70 is connected to the inductor 50.
  • the variable resistance circuit 70 is an example of a variable resistance circuit connected in series with the inductor 50. Specifically, one end of the variable resistance circuit 70 is connected to the emitter of the transistor 41 constituting the emitter follower circuit of the bias circuit 40. The other end of the variable resistance circuit 70 is connected to one end of the inductor 50.
  • the variable resistance circuit 70 may be arranged between the inductor 50 and the base of the amplification transistor 21. Specifically, one end of the variable resistance circuit 70 is connected to the other end of the inductor 50 (terminal on the amplification transistor 21 side), and the other end of the variable resistance circuit 70 is connected to the base or ballast resistance 60 of the amplification transistor 21. It may have been done.
  • variable resistor circuit 70 includes two resistors R1 and R2, two switches SW1 and SW2, and two control terminals P1 and P2.
  • the number of each of the resistors, switches, and control terminals included in the variable resistance circuit 70 may be only one or three or more.
  • the number of resistors and the number of switches are the same, but may be different.
  • the number of switches and the number of control terminals are the same.
  • the two resistors R1 and R2 are connected in series.
  • the resistance values of the two resistors R1 and R2 are equal to each other.
  • the resistance values of the two resistors R1 and R2 may be different from each other.
  • the two switches SW1 and SW2 are switching elements such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistor) and the like.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the MOSFET is a p-type MOSFET, but may be an n-type MOSFET. Further, p-type MOSFETs and n-type MOSFETs may coexist.
  • the switches SW1 and SW2 switch between conduction (on) and non-conduction (off) according to the control signals supplied to the control terminals P1 and P2, respectively.
  • the control terminal P1 is connected to the gate of the switch SW1.
  • the control terminal P2 is connected to the gate of the switch SW2.
  • the resistance value of the variable resistance circuit 70 can be adjusted by switching the continuity and non-conduction of each of the switches SW1 and SW2.
  • variable resistor circuit 70 becomes a series circuit of the resistors R1 and R2.
  • the variable resistor circuit 70 becomes a circuit having only the resistor R2.
  • the variable resistor circuit 70 becomes a circuit having only the resistor R1.
  • the variable resistance circuit 70 becomes a circuit in which both ends (specifically, the emitter of the transistor 41 and one end of the inductor 50) are substantially short-circuited. In this way, the resistance value of the variable resistance circuit 70 can be changed by turning on / off each of the switches SW1 and SW2. Specifically, as the number of conduction switches increases, the resistance value of the variable resistance circuit 70 becomes smaller.
  • the power supply terminal 80 is a power supply terminal for controlling the emitter follower of the bias circuit 40.
  • the power supply terminal 81 is a power supply terminal for supplying a bias current.
  • Each of the power supply terminals 80 and 81 is connected to a voltage source that supplies a predetermined voltage.
  • the control circuit 100 controls the variable resistance circuit 70.
  • the specific configuration of the control circuit 100 will be described later.
  • the amplification transistor 21 used as a power amplifier for amplifying a high frequency signal is generally biased to class AB for the purpose of improving efficiency. Further, in order to suppress thermal runaway of the amplification transistor 21, a ballast resistor 60 is provided between the base of the amplification transistor 21 and the bias circuit 40.
  • the ballast resistor 60 is used as a countermeasure against thermal runaway. Specifically, when a large bias current flows through the ballast resistor 60, a voltage drop occurs in the ballast resistor 60, and the base potential of the amplification transistor 21 can be lowered. As a result, it is possible to suppress thermal runaway of the amplification transistor 21 due to an increase in the collector current as the temperature rises.
  • the collector current of the class AB biased amplification transistor 21 generally increases as the RF output power increases.
  • the DC power input to the amplification transistor 21 increases as the RF output power increases, and it is possible to operate with a constant gain up to a high RF output power.
  • the ballast resistor 60 suppresses the increase in the collector current as described above, the ballast resistor 60 reduces the gain of the amplification transistor 21 as the RF output power increases.
  • EVM Error Vector Magnitude
  • the inductor 50 is connected between the path connecting the input terminal 10 and the base of the amplification transistor 21 and the emitter of the emitter follower circuit (specifically, the transistor 41) included in the bias circuit 40. Has been done. Therefore, a part of the high frequency signal supplied from the input terminal 10 to the base of the amplification transistor 21 is coupled to the bias circuit 40 via the inductor 50. By coupling a part of the high frequency signal with the bias circuit 40, it becomes possible to supply a bias current having an appropriate magnitude to the amplification transistor 21. This makes it easier to keep the gain of the amplification transistor 21 constant with respect to changes in output power.
  • the coupling amount can be adjusted by adjusting the inductance value of the inductor 50.
  • variable resistance circuit 70 is connected to the inductor 50.
  • the inductance value of the inductor 50 is a fixed value.
  • the impedance between the line connecting the input terminal 10 and the base of the amplification transistor 21 and the emitter of the transistor 41 of the bias circuit 40 can be changed.
  • the impedance By changing the impedance, the amount of coupling between the high frequency signal and the bias circuit 40 can be adjusted.
  • variable resistance circuit 70 included in the amplification device 1 functions as a low distortion resistor that reduces distortion of the high frequency signal on the output terminal 11 side.
  • the ballast resistor 60 may not be provided.
  • control circuit 100 Next, a specific configuration of the control circuit 100 will be described with reference to FIG.
  • FIG. 2 is a circuit diagram of the control circuit 100 of the amplification device 1 according to the present embodiment.
  • the control circuit 100 includes a measurement circuit 110, a reference voltage source 120, comparison circuits 130 and 140, and a timing circuit 150.
  • the control circuit 100 compares the current amplification factor ⁇ of the amplification transistor 21 with the two reference values ⁇ 1 and ⁇ 2 by the two comparison circuits 130 and 140.
  • the comparison circuit 130 compares the current amplification factor ⁇ with the reference value ⁇ 1.
  • the comparison circuit 140 compares the current amplification factor ⁇ with the reference value ⁇ 2.
  • the control circuit 100 may include only one of the comparison circuits 130 and 140, and may compare the current amplification factor ⁇ with only one reference value.
  • the measurement circuit 110 measures the current amplification factor ⁇ of the amplification transistor 21.
  • the current amplification factor ⁇ is an example of the amplification characteristic value of the amplification transistor 21.
  • the measurement circuit 110 includes a replica transistor 111 and a transistor 112.
  • the measuring circuit 110 measures the current amplification factor of the replica transistor 111 as the current amplification factor ⁇ of the amplification transistor 21.
  • the replica transistor 111 is a transistor having the same temperature change characteristics as the amplification transistor 21.
  • the replica transistor 111 is a transistor for monitoring the current amplification factor.
  • the replica transistor 111 is, for example, the same transistor as the amplification transistor 21.
  • the replica transistor 111 includes an emitter, a base and a collector having the same composition as the amplification transistor 21.
  • the replica transistor 111 may be a transistor smaller than the amplification transistor 21 and may have the same temperature change characteristics.
  • the replica transistor 111 is provided, for example, in the same chip as the amplification transistor 21. During the operation of the amplification transistor 21, the replica transistor 111 undergoes a temperature fluctuation substantially equivalent to that of the amplification transistor 21.
  • the base of the replica transistor 111 is connected to the reference voltage source 120.
  • the collector of the replica transistor 111 is an example of the output terminal of the replica transistor 111, and is connected to the drain of the transistor 112.
  • the emitter of the replica transistor 111 is connected to ground.
  • a constant current Ib0 is supplied from the reference voltage source 120 to the base of the replica transistor 111.
  • the constant current Ib0 is, for example, 10 ⁇ A.
  • the collector current Ic0 flows through the collector of the replica transistor 111.
  • the magnitude of the collector current Ic0 is ⁇ ⁇ Ib0.
  • ⁇ is the current amplification factor of the replica transistor 111 and the current amplification factor of the amplification transistor 21.
  • the transistor 112 is an example of a first transistor connected to the output terminal of the replica transistor 111.
  • the transistor 112 is, for example, a p-type MOSFET.
  • the source of the transistor 112 is connected to the power supply voltage Vdd.
  • the drain of the transistor 112 is connected to the collector of the replica transistor 111.
  • the gate of the transistor 112 is connected to the gate of the transistor 131 of the comparison circuit 130.
  • the gate and drain of the transistor 112 are connected to each other.
  • the transistor 112 and the transistor 131 form a current mirror circuit.
  • the gate of the transistor 112 is further connected to the gate of the transistor 141 of the comparison circuit 140.
  • the transistor 112 and the transistor 141 form a current mirror circuit.
  • the reference voltage source 120 generates a reference voltage Vref.
  • the reference voltage source 120 is connected to each of the second input terminal of the comparator 133 of the comparison circuit 130 and the second input terminal of the comparator 143 of the comparison circuit 140.
  • the reference voltage source 120 supplies a reference voltage Vref to each second input terminal.
  • the reference voltage Vref is, for example, 1.2V.
  • the reference voltage source 120 generates a constant current Ib0.
  • the reference voltage source 120 is connected to the base of the replica transistor 111.
  • the reference voltage source 120 supplies a constant current Ib0 to the base of the replica transistor 111.
  • the reference voltage source 120 generates a reference voltage Vref and a constant current Ib0 based on the power supply voltage Vdd.
  • the enable signal EN is supplied to the reference voltage source 120.
  • the reference voltage source 120 controls the timing of supplying the reference voltage Vref and the constant current Ib0 based on the enable signal EN.
  • the comparison circuit 130 compares the current amplification factor measured by the measurement circuit 110 with the reference value. Specifically, as shown in FIG. 2, the comparison circuit 130 includes a transistor 131, a resistor 132, a comparator 133, and a D-latch circuit 134.
  • the transistor 131 is an example of a second transistor connected to the first input terminal of the comparator 133.
  • the transistor 131 forms a current mirror circuit with the transistor 112.
  • the transistor 131 is a transistor having the same polarity and the same type as the transistor 112. In the present embodiment, since the transistor 112 is a p-type MOSFET, the transistor 131 is also a p-type MOSFET.
  • the source of the transistor 131 is connected to the power supply voltage Vdd.
  • the drain of the transistor 131 is connected to the first input terminal of the comparator 133. Further, the drain of the transistor 131 is connected to the ground via the resistor 132.
  • the gate of the transistor 131 is connected to the gate of the transistor 112 of the measurement circuit 110.
  • the transistor 131 forms a current mirror circuit with the transistor 112, when the current Ic0 flows through the drain of the transistor 112, the current Ia1 flows through the drain of the transistor 131.
  • the mirror ratio of the current mirror circuit is 1: 1, the current Ia1 is equal to the current Ic0.
  • the mirror ratio does not have to be 1: 1.
  • the resistor 132 is connected between the drain of the transistor 131 and the ground. Further, the terminal on the drain side of the transistor 131 of the resistor 132 is connected to the first input terminal of the comparator 133. As a result, the resistor 132 supplies the voltage Va1 corresponding to the current Ia1 flowing through the drain of the transistor 131 to the first input terminal of the comparator 133.
  • the resistance value of the resistor 132 is Ra1
  • the voltage Va1 supplied to the first input terminal is represented by Ia1 ⁇ Ra1.
  • Va1 is expressed by the following equation (1).
  • Va1 ⁇ x Iref x Ra1
  • the comparator 133 includes a first input terminal, a second input terminal, and an output terminal.
  • the comparator 133 is a digital comparator, and the comparison result is output as a digital signal from the output terminal.
  • the comparator 133 is, for example, an operational amplifier.
  • the first input terminal is a non-inverting input terminal (+) of the operational amplifier.
  • the second input terminal is an inverting input terminal (-) of the operational amplifier.
  • the first input terminal may be an inverting input terminal ( ⁇ ), and the second input terminal may be a non-inverting input terminal (+).
  • the comparator 133 compares the voltage Va1 input to the first input terminal with the reference voltage Vref input to the second input terminal, and outputs the comparison result as a digital signal from the output terminal.
  • the output digital signal is represented by two values, high level and low level. For example, as shown in equations (2) and (3), the digital signal becomes high level when the voltage Va1 is larger than the reference voltage Vref, and low level when the voltage Va1 is smaller than the reference voltage Vref. Becomes (Low).
  • the high level (High) and the low level (Low) of the digital signal are the following equations (4) and ( It becomes like 5).
  • the D-latch circuit 134 is an example of a holding circuit that holds a signal output from the output terminal of the comparator 133.
  • the D-latch circuit 134 holds and outputs the signal level of the digital signal for a certain period of time.
  • the D latch circuit 134 is connected to the output terminal of the comparator 133.
  • the D latch circuit 134 has a D terminal, a G terminal, and a Q terminal.
  • the D terminal is connected to the output terminal of the comparator 133.
  • the G terminal is connected to the timing circuit 150.
  • the Q terminal is one of the output terminals of the control circuit 100 and is connected to the variable resistance circuit 70.
  • the Q terminal is connected to the control terminal P1 of the variable resistance circuit 70.
  • the comparison circuit 140 compares the current amplification factor ⁇ measured by the measurement circuit 110 with the reference value.
  • the configuration of the comparison circuit 140 is the same as that of the comparison circuit 130.
  • the comparison circuit 140 includes a transistor 141, a resistor 142, a comparator 143, and a D-latch circuit 144.
  • the transistor 141, the resistor 142, the comparator 143 and the D-latch circuit 144 correspond to the transistor 131, the resistor 132, the comparator 133 and the D-latch circuit 134 of the comparison circuit 130, respectively.
  • the resistance value of the resistor 142 is different from the resistance value of the resistor 132 as compared with the comparison circuit 130.
  • the resistance value Ra2 of the resistor 142 is 1 k ⁇ .
  • the comparator 143 can output the comparison result with the reference value different from that of the comparator 133. That is, the comparison circuit 140 makes a comparison with a reference value different from that of the comparison circuit 130.
  • the high level (High) and the low level (Low) of the digital signal output from the comparator 143 are represented by the following equations (8) and (9).
  • FIG. 3 is a diagram showing an example of a control signal (output signal) supplied to the variable resistance circuit 70 by the control circuit 100 according to the present embodiment.
  • the output signal Vo1 represents the signal level of the digital signal output from the comparison circuit 130.
  • the output signal Vo2 represents the signal level of the digital signal output from the comparison circuit 140.
  • the on / off of the switch SW1 is controlled by the signal level of the output signal Vo1.
  • the switch SW1 becomes conductive (on).
  • the switch SW1 becomes non-conducting (off).
  • the on / off of the switch SW2 is controlled by the signal level of Vo2.
  • the switch SW2 becomes conductive (on).
  • the switch SW2 becomes non-conducting (off).
  • control circuit 100 can increase the resistance value of the variable resistance circuit 70 as the current amplification factor ⁇ increases. As a result, although the details will be described later with reference to FIG. 5, it is possible to suppress the deterioration of the linearity due to the fluctuation of the ambient temperature of the amplification transistor 21.
  • FIG. 4 is a time chart showing the operation of the amplification device 1 according to the present embodiment. Specifically, FIG. 4 shows the time change of the main signal processed by the control circuit 100 of the amplification device 1.
  • the amplification device 1 operates based on the enable signal EN. Specifically, when the enable signal EN is at a high level, an operation for amplifying a high frequency signal for transmission is performed.
  • the period during which the enable signal EN is at a high level includes the setting period of the amplifier 20 and the transmission period of the high frequency signal RF.
  • the setting period is the period from the start of the amplification device 1 (that is, after the enable signal EN becomes high level) to the input of the high frequency signal RF.
  • the transmission period is a period during which the high frequency signal RF is input to the amplification device 1.
  • transmission data is generally divided into a plurality of packets and transmitted for each packet.
  • the amplification device 1 is started shortly before the transmission data is transmitted, and is turned off after the transmission of the transmission data is completed.
  • the control circuit 100 operates, and the measurement of the current amplification factor ⁇ by the measurement circuit 110 and the current amplification factor ⁇ by each of the comparison circuits 130 and 140. Comparison with reference values ⁇ 1 and ⁇ 2 is performed. As a result, before the transmission of the high frequency signal RF is performed, the on / off of the switches SW1 and SW2 of the variable resistance circuit 70 is controlled based on the comparison result, and the resistance value of the variable resistance circuit 70 is adjusted.
  • each of the comparison circuits 130 and 140 since each of the comparison circuits 130 and 140 includes the D latch circuits 134 and 144, the comparison result is retained for a certain period of time. Specifically, the comparison result is retained at least until the end of the transmission period. In the present embodiment, the comparison result is held until the time when the enable signal EN switches from the high level to the low level.
  • the signal levels of the output signals Vo1 and Vo2 are maintained during the period in which the comparison result is retained. Therefore, the on / off states of the switches SW1 and SW2 of the variable resistance circuit 70 are maintained. Therefore, it is possible to suppress that the variable resistance circuit 70 changes during the transmission of the high frequency signal RF and the characteristics such as the gain of the amplification transistor 21 fluctuate.
  • the amplification device 1 includes an amplifier 20 including an amplification transistor 21 for amplifying an input high-frequency signal, a bias circuit 40 connected to the amplifier 20, an amplifier 20 and a bias circuit 40. It includes an inductor 50 connected in series between the inductor 50, a variable resistance circuit 70 connected to the inductor 50, and a control circuit 100.
  • the control circuit 100 includes a measurement circuit 110 that measures the current amplification factor ⁇ of the amplification transistor 21, and a comparison circuit 130 or 140 that compares the current amplification factor ⁇ measured by the measurement circuit 110 with the reference value ⁇ 1 or ⁇ 2. include.
  • the control circuit 100 controls the variable resistance circuit 70 based on the comparison result by the comparison circuit 130 or 140.
  • variable resistance circuit 70 is controlled based on the comparison result between the current amplification factor ⁇ of the amplification transistor 21 and the reference values ⁇ 1 and ⁇ 2, so that the coupling amount between the high frequency signal and the bias circuit 40 can be adjusted. can.
  • a bias current having an appropriate magnitude is supplied to the base of the amplification transistor 21. Therefore, it becomes easy to keep the gain of the amplification transistor 21 constant with respect to the change of the output power.
  • the current amplification factor ⁇ fluctuates due to the temperature fluctuation of the amplification transistor 21
  • an appropriate bias current can be supplied and the impedance of the bias circuit 40 can be adjusted depending on the magnitude of the current amplification factor ⁇ .
  • deterioration of the linearity of the amplification characteristics due to the temperature fluctuation of the amplification transistor 21 can be suppressed.
  • FIG. 5 is a diagram showing the effect of the amplification device 1 according to the present embodiment. All of FIGS. 5A to 5C show the relationship between the output power and the gain of the amplification transistor 21. In each figure, the horizontal axis represents the output power and the vertical axis represents the gain.
  • the gain expansion and the gain compression are canceled by changing the resistance value of the variable resistance circuit 70 that functions as a part of the ballast resistance of the amplification transistor 21.
  • the distortion of the gain can be suppressed regardless of the magnitude of the current amplification factor ⁇ . That is, it is possible to suppress the deterioration of linearity due to the temperature fluctuation of the amplification transistor 21.
  • the resistance value of the variable resistance circuit 70 is increased.
  • the resistance value of the variable resistance circuit 70 increases. Thereby, the gain expansion caused by the large current amplification factor ⁇ can be canceled by the gain compression generated by increasing the resistance value of the variable resistance circuit 70.
  • the resistance value of the variable resistance circuit 70 is reduced.
  • the current amplification factor ⁇ is smaller than the reference value ⁇ 1, as shown in FIG. 3, both the output signals Vo1 and Vo2 are at a low level, so that the switches SW1 and SW2 are conducted and the variable resistance circuit is conducted.
  • the resistance value of 70 becomes smaller. Thereby, the gain compression caused by the small current amplification factor ⁇ can be canceled by the gain expansion generated by reducing the resistance value of the variable resistance circuit 70.
  • the control circuit 100 can be downsized. According to the amplification device 1 according to the present embodiment, not only the deterioration of linearity caused by process variation but also the deterioration of dynamic linearity such as a change in ambient temperature can be suppressed. That is, the amplification device 1 can compensate for static and dynamic strain characteristics.
  • the measurement circuit 110 measures the current amplification factor of the replica transistor 111 having the same temperature change characteristics as the amplification transistor 21 as the current amplification factor ⁇ of the amplification transistor 21.
  • Both the amplification transistor 21 and the replica transistor 111 are bipolar transistors.
  • the measurement circuit 110 includes a transistor 112 connected to an output terminal of the replica transistor 111.
  • the comparison circuit 130 includes a comparator 133 including a first input terminal, a second input terminal, and an output terminal, and a transistor 131 connected to the first input terminal of the comparator 133.
  • the reference voltage Vref corresponding to the reference value is input to the second input terminal.
  • the transistor 112 and the transistor 131 form a current mirror circuit.
  • the same current as the current flowing through the replica transistor 111 can be passed through the comparison circuit 130, so that the current can be easily converted into a voltage in the comparison circuit 130 and then compared with the reference voltage Vref. That is, by replacing the current amplification factor ⁇ with a voltage and making a comparison, the comparison can be made easily and accurately, and the distortion characteristic can be compensated by using the output.
  • control circuit 100 further includes a reference voltage source 120 which is connected to the second input terminal and generates a reference voltage Vref.
  • the comparator 133 outputs the comparison result as a digital signal from the output terminal.
  • the resistance value of the variable resistance circuit 70 can be adjusted by digital control.
  • variable resistance circuit 70 includes a resistor R1 and a switch SW1 connected to the resistor R1.
  • the switch SW1 is switched between conducting and non-conducting based on a digital signal.
  • control circuit 100 further includes a holding circuit that holds a signal input to the first input terminal or a signal output from the output terminal.
  • the holding circuit is a D latch circuit connected to an output terminal.
  • the resistance value of the variable resistance circuit 70 can be maintained for a certain period of time.
  • the holding circuit holds the amplification device 1 for a period of time when a high frequency signal is input to the amplification device 1.
  • FIG. 6 is a circuit diagram of the amplification device 2 according to this modification.
  • the amplification device 2 includes a variable resistance circuit 71 instead of the variable resistance circuit 70 as compared with the amplification device 1.
  • a resistor 31 is connected in parallel with the DC cut capacitor 30 to form a stabilizing circuit. By providing the stabilizing circuit, the stability (K factor) for oscillation in the low frequency region can be improved. As in FIG. 1, the resistor 31 may not be provided.
  • the variable resistance circuit 71 is connected to the path connecting the input terminal 10 and the base of the amplification transistor 21 and the terminal of the inductor 50 on the bias circuit 40 side.
  • the variable resistance circuit 71 has a path connecting the input terminal 10 and the DC cut capacitor 30, and a path connecting the emitter of the transistor 41 of the bias circuit 40 (that is, the emitter of the emitter follower circuit) and the inductor 50. Is connected to. That is, the variable resistance circuit 71 functions as a bypass path from the input terminal 10 to the emitter of the transistor 41 of the bias circuit 40.
  • a part of the high frequency signal input to the input terminal 10 flows to the bias circuit 40 via the variable resistance circuit 71 and is coupled to the bias circuit 40. Therefore, similarly to the first embodiment, the coupling amount between the high frequency signal and the bias circuit 40 can be adjusted by adjusting the resistance value of the variable resistance circuit 71.
  • the variable resistor circuit 71 includes two resistors R1 and R2, two switches SW1 and SW2, and two control terminals P1 and P2.
  • the variable resistance circuit 71 is different from the variable resistance circuit 70 according to the first embodiment in the connection relationship of each element.
  • resistor R1 and the switch SW1 are connected in series.
  • the resistor R2 and the switch SW2 are connected in series.
  • a series circuit of the resistor R1 and the switch SW1 and a series circuit of the resistor R2 and the switch SW2 are connected in parallel.
  • variable resistance circuit 71 becomes a parallel resistance between the resistance R1 and the resistance R2, so that the resistance value is smaller than that of the resistances R1 and R2.
  • the variable resistor circuit 71 becomes a circuit having only the resistor R1.
  • the variable resistor circuit 71 becomes a circuit having only the resistor R2.
  • the switches SW1 and SW2 are non-conducting, the variable resistance circuit 71 is in an open state. In this way, the resistance value of the variable resistance circuit 71 can be changed by turning each of the switches SW1 and SW2 on and off. Specifically, as the number of conduction switches increases, the resistance value of the variable resistance circuit 71 becomes smaller.
  • gain expansion is likely to occur when the resistance of the variable resistance circuit 71 is small, as in the case of the ballast resistance of the first embodiment shown in FIG. 5 (b).
  • Gain compression is likely to occur when the resistance of the variable resistance circuit 71 is large.
  • the gain expansion and the gain compression can be canceled out by changing the resistance value of the variable resistance circuit 71 according to the magnitude of the current amplification factor ⁇ .
  • the distortion of the gain can be suppressed regardless of the magnitude of the current amplification factor ⁇ .
  • the resistance value of the variable resistance circuit 71 is increased.
  • the resistance value of the variable resistance circuit 71 increases.
  • the gain expansion caused by the large current amplification factor ⁇ can be canceled by the gain compression generated by increasing the resistance value of the variable resistance circuit 71.
  • the resistance value of the variable resistance circuit 71 is reduced.
  • the current amplification factor ⁇ is smaller than the reference value ⁇ 1, as shown in FIG. 3, both the output signals Vo1 and Vo2 are at a low level, so that the switches SW1 and SW2 are conducted and the variable resistance circuit is conducted.
  • the resistance value of 71 becomes smaller. Thereby, the gain compression caused by the small current amplification factor ⁇ can be canceled by the gain expansion generated by reducing the resistance value of the variable resistance circuit 71.
  • variable resistance circuits 70 and 71 are not particularly limited. It suffices if the resistance value of the variable resistance circuit 70 or 71 can be changed so that the distortion of the gain of the amplification transistor 21 is suppressed based on the output signal output from the control circuit 100.
  • the amplification device according to the second embodiment is different from the amplification device according to the first embodiment mainly in the specific configuration of the control circuit and the variable resistance circuit.
  • the control circuit according to this embodiment uses an analog signal. In the following, the differences from the first embodiment will be mainly described, and the common points will be omitted or simplified.
  • FIG. 7 is a circuit diagram of the amplification device 3 according to the present embodiment.
  • the amplification device 3 includes a variable resistance circuit 270 and a control circuit 200 instead of the variable resistance circuit 70 and the control circuit 100 as compared with the amplification device 1 shown in FIG.
  • the specific configuration of the control circuit 200 will be described later.
  • the variable resistance circuit 270 includes a transistor TR and a control terminal P.
  • the number of each of the transistors and control terminals included in the variable resistance circuit 270 may be two or more.
  • a plurality of transistors TR may be connected in series or in parallel with each other.
  • the plurality of transistors TR may be transistors having the same characteristics as each other, or may be transistors having different characteristics.
  • the transistor TR is a MOSFET. Specifically, the transistor TR is a p-type MOSFET.
  • the resistance value of the transistor TR changes. Specifically, the on-resistance of the transistor TR changes according to the signal level (magnitude of the signal voltage) of the control signal given to the control terminal P.
  • variable resistance circuit 270 uses the change in the on-resistance of the transistor TR as the variable resistance. Since the variable resistance circuit 270 does not need to include a resistor, miniaturization can be realized.
  • FIG. 8 is a circuit diagram of the control circuit 200 of the amplification device 3 according to the present embodiment.
  • the control circuit 200 includes a measurement circuit 110, a reference voltage source 120, a comparison circuit 230, and a timing circuit 150.
  • the measurement circuit 110, the reference voltage source 120, and the timing circuit 150 are all the same as those in the first embodiment.
  • the comparison circuit 230 includes a transistor 131, a resistor 132, a comparator 233, a transmission gate 234, and a capacitor 235.
  • the transistor 131 and the resistor 132 are the same as those in the first embodiment. Therefore, the same current Ia1 as the current Ic0 flowing through the replica transistor 111 flows through the resistor 132.
  • the comparator 233 includes a first input terminal, a second input terminal, and an output terminal.
  • the comparator 233 is an analog comparator, and the comparison result is output as an analog signal from the output terminal.
  • the comparator 233 is, for example, an operational amplifier.
  • the first input terminal is a non-inverting input terminal (+) of the operational amplifier.
  • the second input terminal is an inverting input terminal (-) of the operational amplifier.
  • the first input terminal may be an inverting input terminal ( ⁇ ), and the second input terminal may be a non-inverting input terminal (+).
  • the comparator 233 compares the voltage Va1 input to the first input terminal with the reference voltage Vref input to the second input terminal, and outputs the comparison result as an analog signal from the output terminal.
  • the comparator 233 is a differential amplifier that amplifies and outputs the difference between the voltage Va1 and the reference voltage Vref. The larger the difference between the voltage Va1 and the reference voltage Vref, the larger the signal level of the analog signal is output.
  • the transmission gate 234 includes a terminal 234a and a terminal 234b connected to the comparator 233, and switches between conduction and non-conduction between the terminal 234a and the terminal 234b.
  • the transmission gate 234 includes two transistors having different polarities.
  • the transmission gate 234 includes a p-type MOSFET and an n-type MOSFET in which a source and a drain are connected to each other. One of the connected sources and drains is terminal 234a and the other is terminal 234b. Control signals having different polarities are input to the gates of the p-type MOSFET and the n-type MOSFET.
  • the p-type MOSFET and the n-type MOSFET can be electrically connected at the same time and can be non-conducted at the same time.
  • the timing signal Vt from the timing circuit 150 is input to the gate of each MOSFET.
  • the terminal 234a of the transmission gate 234 is an example of the first terminal, and is connected to the connection portion between the transistor 131 and the resistor 132.
  • the terminal 234b of the transmission gate 234 is an example of the second terminal and is connected to the comparator 233. Specifically, the terminal 234b is connected to the first input terminal of the comparator 233.
  • the transmission gate 234 can make the potentials of the terminals 234a and 234b equal to each other with high accuracy. For example, when the voltage Va1 of the terminal 234a becomes large, the gate-source voltage of the n-type MOSFET becomes insufficient, and the n-type MOSFET may not conduct. Even in this case, since the continuity of the p-type MOSFET is ensured, the terminal 234a and the terminal 234b can be kept at the same potential.
  • the capacitor 235 is shunt-connected to the terminal 234b. That is, one end of the capacitor 235 is connected to the terminal 234b, and the other end is connected to the ground.
  • the capacitor 235 is a signal that passes through the transmission gate 234 and holds a signal that is input to the comparator 233. Specifically, the capacitor 235 holds the voltage Va1 of the terminal 234a of the transmission gate 234.
  • the transmission gate 234 and the capacitor 235 may be connected to the output terminal of the comparator 233.
  • the terminal 234a of the transmission gate 234 is an example of the second terminal and is connected to the output terminal of the comparator 233.
  • the terminal 234b of the transmission gate 234 is an example of the first terminal and is connected to the control terminal P of the variable resistance circuit 270.
  • a capacitor 235 is connected to the terminal 234b.
  • FIG. 9 is a time chart showing the operation of the amplification device 3 according to the present embodiment. Specifically, FIG. 9 shows the time change of the main signal processed by the control circuit 200 of the amplification device 3.
  • the enable signal EN becomes high level, and at the same time, the timing circuit 150 raises the timing signal Vt to high level.
  • the transmission gate 234 becomes conductive, so that electric charges are accumulated in the capacitor 235 based on the voltage Va1 at the connection point between the transistor 131 and the resistor 132. The voltage Va1 is finally held in the capacitor 235.
  • the output signal Vo1 output from the output terminal of the comparator 233 also changes according to the change of the voltage held in the capacitor 235. Specifically, as shown in FIG. 9, at the same time as the timing signal Vt becomes high level, the signal level of the output signal Vo1 rises from 0V and is subsequently maintained at a constant signal level.
  • the voltage Va1 is held in the capacitor 235. Therefore, the signal level of the output signal Vo1 is maintained during the transmission period of the high frequency signal RF.
  • the enable signal EN becomes low level, the charge accumulated in the capacitor 235 is discharged, and the signal level of the output signal Vo1 also becomes 0V.
  • the signal level of the output signal Vo1 is determined based on the difference between the current amplification factor ⁇ and the reference value ⁇ 0.
  • FIG. 10 is a diagram showing an example of a control signal (output signal) supplied to the variable resistance circuit 270 according to the present embodiment.
  • the horizontal axis represents the current amplification factor ⁇
  • the vertical axis represents the signal level of the control signal, which is an analog signal output by the comparison circuit 230.
  • the signal level of the output signal Vo1 changes smoothly with respect to the current amplification factor ⁇ .
  • ⁇ 0 is set to 100 as an example, the value is not particularly limited.
  • the reference value ⁇ 0 is expressed by the following equation (10).
  • the output terminal of the comparison circuit 230 is connected to the control terminal P of the variable resistance circuit 270 shown in FIG.
  • the transistor TR is controlled based on the control signal (output signal Vo1) input to the control terminal P.
  • the transistor TR is a p-type MOSFET. Therefore, the smaller the signal level of the output signal Vo1 input to the control terminal P, the smaller the on-resistance of the transistor TR. For example, when the current amplification factor ⁇ is smaller than ⁇ 0, the on-resistance of the transistor TR becomes small, so that the resistance value of the variable resistance circuit 270 becomes small. As a result, as in the first embodiment, the gain compression ((a) in FIG. 5) caused by the small current amplification factor ⁇ is reduced by reducing the resistance value of the variable resistance circuit 270 (FIG. 5). It can be canceled by (b) of.
  • the current amplification factor ⁇ is larger than ⁇ 0, the on-resistance of the transistor TR becomes large, so that the resistance value of the variable resistance circuit 270 becomes large.
  • the gain expansion ((a) in FIG. 5) caused by the large current amplification factor ⁇ is increased by increasing the resistance value of the variable resistance circuit 270 (FIG. 5). It can be canceled by (b) of.
  • the transistor TR may be an n-type MOSFET.
  • the graph shown in FIG. 10 may be line-symmetrical with respect to the reference value ⁇ 0. That is, the signal level of the output signal Vo1 may be smaller as the measured current amplification factor ⁇ is larger than the reference value ⁇ 0 of the current amplification factor corresponding to the reference voltage Vref. The signal level of the output signal Vo1 should be higher as the measured current amplification factor ⁇ is smaller than the reference value ⁇ 0.
  • the comparator 233 outputs the comparison result as an analog signal from the output terminal.
  • variable resistance circuit 270 includes a transistor TR having a control terminal P connected to the output terminal.
  • variable resistance circuit suitable for analog signals.
  • variable resistance circuit that is compact and can change the resistance value with high accuracy.
  • the holding circuit includes a terminal 234a and a terminal 234b connected to the comparator 233, a transmission gate 234 that switches between conduction and non-conduction between the terminal 234a and the terminal 234b, and a shunt to the terminal 234a or the terminal 234b.
  • a connected capacitor 235 includes a connected capacitor 235.
  • the terminal 234a is connected to the transistor 131.
  • the terminal 234b is connected to the first input terminal of the comparator 233.
  • the capacitor 235 is connected to the terminal 234b.
  • the influence of the voltage fluctuation of the terminal 234a of the transmission gate 234 is suppressed, and the voltage Va1 generated in the resistor 132 can be accurately held in the capacitor 235. Therefore, since the measurement accuracy of the voltage amplification factor ⁇ can be improved, an appropriate bias current can be supplied to the amplification transistor 21 and the impedance of the bias circuit 40 can be adjusted. As a result, deterioration of the linearity of the amplification transistor 21 can be suppressed.
  • the capacitor 235 holds the voltage, for example, it is possible to suppress the fluctuation of the resistance value of the variable resistance circuit 270 during the transmission period of the high frequency signal, so that the gain of the amplification transistor 21 during the transmission of the high frequency signal can be suppressed. Can be suppressed from changing.
  • FIG. 11 is a circuit diagram of the amplification device 4 according to this modification.
  • the amplification device 4 has a different connection position of the variable resistance circuit 270 as compared with the amplification device 3. Further, as in the modification of the first embodiment, the resistor 31 is connected in parallel to the DC cut capacitor 30.
  • variable resistance circuit 270 is connected to the path connecting the input terminal 10 and the base of the amplification transistor 21 and the terminal of the inductor 50 on the bias circuit 40 side. That is, the variable resistance circuit 270 functions as a bypass path from the input terminal 10 to the emitter of the transistor 41 of the bias circuit 40, similarly to the variable resistance circuit 71 according to the modification of the first embodiment. That is, a part of the high frequency signal input to the input terminal 10 flows to the bias circuit 40 via the variable resistance circuit 270 and is coupled to the bias circuit 40. Therefore, similarly to the second embodiment, the coupling amount between the high frequency signal and the bias circuit 40 can be adjusted by adjusting the resistance value of the variable resistance circuit 270.
  • gain expansion is likely to occur when the resistance of the variable resistance circuit 270 is small, as in the case of the ballast resistance of the first embodiment shown in FIG. 5 (b).
  • gain compression is likely to occur when the resistance of the variable resistance circuit 270 is large.
  • the gain expansion and the gain compression can be canceled out by changing the resistance value of the variable resistance circuit 270 according to the magnitude of the current amplification factor ⁇ .
  • the distortion of the gain can be suppressed regardless of the magnitude of the current amplification factor ⁇ .
  • variable resistance circuit 270 the smaller the signal level of the output signal Vo1 input to the control terminal P, the smaller the on-resistance.
  • the on-resistance of the transistor TR becomes small, so that the resistance value of the variable resistance circuit 270 becomes small.
  • the gain compression ((a) in FIG. 5) caused by the small current amplification factor ⁇ is reduced by reducing the resistance value of the variable resistance circuit 270 (FIG. 5). It can be canceled by (b) of.
  • the current amplification factor ⁇ is larger than ⁇ 0, the on-resistance of the transistor TR becomes large, so that the resistance value of the variable resistance circuit 270 becomes large.
  • the gain expansion ((a) in FIG. 5) caused by the large current amplification factor ⁇ is increased by increasing the resistance value of the variable resistance circuit 270 (FIG. 5). It can be canceled by (b) of.
  • FIG. 12 is a circuit diagram of the control circuit 300 of the amplification device according to this modification.
  • control circuit 300 includes a comparison circuit 330 instead of the comparison circuit 230 as compared with the control circuit 200 according to the second embodiment. Further, the control circuit 300 does not include the timing circuit 150.
  • the comparison circuit 330 includes a transistor 131, a resistor 132, and a comparator 233.
  • the comparison circuit 330 does not include a transmission gate 234 and a capacitor 235. That is, the comparison circuit 330 has a configuration in which the transmission gate 234 and the capacitor 235 are omitted from the comparison circuit 230 according to the second embodiment. Specifically, the first input terminal of the comparator 233 is directly connected to the connection portion between the transistor 131 and the resistor 132.
  • FIG. 13 is a flowchart showing the operation of the amplification device according to this modification.
  • the enable signal EN becomes high level
  • the voltage Va1 generated at the connection portion between the transistor 131 and the resistor 132 is input to the first input terminal of the comparator 233.
  • the output signal Vo1 output from the output terminal of the comparator 233 also changes according to the change in the voltage Va1.
  • the comparison circuit 330 does not include the transmission gate 234 and the capacitor 235, the measurement result of the current amplification factor ⁇ is reflected in the control of the variable resistance circuit 270 in real time. Therefore, for example, the resistance value of the variable resistance circuit 270 is adjusted to an appropriate value even during transmission of the high frequency signal RF. Therefore, the distortion compensation circuit can be operated in response to temperature fluctuations including self-heating, and deterioration of the linearity of the amplification transistor 21 can be suppressed.
  • the amplification transistor 21, the replica transistor 111, or the transistor 41, 42, or 43 may be a bipolar transistor formed by using gallium arsenide (GaAs).
  • the amplification transistor 21 and the replica transistor 111 may be pnp type bipolar transistors. In the case of a pnp type bipolar transistor, the above-mentioned connection-related emitter and collector may be reversed.
  • the amplification transistor 21, the replica transistor 111, or the transistor 41, 42, or 43 may not be a bipolar transistor, and may be, for example, a transconductance type element.
  • the amplification transistor 21, the replica transistor 111, or the transistors 41, 42, or 43 may be FETs such as MOSFETs or JFETs. The gate, drain and source of the FET correspond to the base, collector and emitter, respectively.
  • the comparator compares the transconductance of the replica transistor 111, which is a transconductance element, instead of the current amplification factor of the replica transistor 111.
  • Transconductance is an example of the amplification characteristic value of the amplification transistor 21.
  • the replica transistor 111 of FIG. 2, FIG. 8 or FIG. 12 is a transconductance element of the same type as the amplification transistor 21.
  • the replica transistor 111 has a gate, source and drain having the same composition as the amplification transistor 21.
  • both the amplification transistor 21 and the replica transistor 111 may be transconductance elements.
  • the measuring circuit 110 may measure the transconductance of the replica transistor 111.
  • the bias circuit 40 may include a source follower circuit instead of the emitter follower circuit.
  • the inductor 50 is arranged in series between the source of the source follower circuit and the control terminal of the amplification transistor 21.
  • transistors 112, 131 and 141 may be bipolar transistors.
  • the resistance value Ra1 of the resistor 132 and the resistance value Ra2 of the resistor 142 are made different to realize comparison with different reference values, but the comparison is not limited to this. ..
  • the resistance value Ra1 of the resistor 132 and the resistance value Ra2 of the resistor 142 may be equal to each other.
  • the reference voltage Vref input to the second input terminal of each of the comparators 133 and 143 may be different. For example, by making the reference voltage input to the comparator 143 larger than the reference voltage input to the comparator 133, it is possible to realize a configuration equivalent to that of the control circuit 100 according to the first embodiment.
  • control circuit 100 may include three or more comparison circuits for comparing with reference values different from each other.
  • variable resistor circuit 70 or 71 may include three or more switches and control terminals.
  • control circuit 200 or 300 may include two or more comparison circuits for comparison with different reference values.
  • the present invention can be widely used in communication devices such as mobile phones, for example, as an amplifier circuit of a high frequency module arranged in a multi-band compatible front end portion.

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Abstract

増幅装置（１）は、入力された高周波信号を増幅する増幅トランジスタ（２１）を含む増幅器（２０）と、増幅器（２０）に接続されたバイアス回路（４０）と、増幅器（２０）とバイアス回路（４０）との間に直列に接続されたインダクタ（５０）と、インダクタ（５０）に接続された可変抵抗回路（７０）と、制御回路（１００）と、を備える。制御回路（１００）は、増幅トランジスタ（２１）の電流増幅率を測定する測定回路（１１０）と、測定回路（１１０）によって測定された電流増幅率と基準値とを比較する比較回路（１３０）と、を含む。制御回路（１００）は、比較回路（１３０）による比較結果に基づいて、可変抵抗回路（７０）を制御する。

Description

増幅装置
　本発明は、増幅装置に関する。
　従来、高周波信号を増幅する増幅回路が知られている。例えば、特許文献１には、増幅用トランジスタと、増幅用トランジスタのベースにバイアス電流を供給するバイアス回路とを備える増幅回路が開示されている。
　特許文献１に記載の増幅回路では、バイアス回路とベースとの間にバイアス用インダクタが設けられている。バイアス用インダクタは、高周波信号がバイアス回路に逆流するのを抑えるローパスフィルタとして機能する。
特開２００９－１７４９４号公報
　増幅用トランジスタは、温度が変動した場合に、その増幅率が変動する。このため、増幅率の変動を抑制するためには、温度変動に合わせた適切なバイアス電流を供給することが期待される。
　しかしながら、上記従来の増幅回路では、バイアス用インダクタのインダクタンス値が１つの値に固定されている。このため、増幅用トランジスタの温度変動に合わせて適切なバイアス電流を供給することが難しく、増幅用トランジスタの線形性の劣化が抑制できないという問題がある。
　そこで、本発明は、温度変動による線形性の劣化を抑制することができる増幅装置を提供することを目的とする。
　本発明の一態様に係る増幅装置は、入力された高周波信号を増幅する増幅トランジスタを含む増幅器と、前記増幅器に接続されたバイアス回路と、前記増幅器と前記バイアス回路との間に直列に接続されたインダクタと、前記インダクタに接続された可変抵抗回路と、制御回路と、を備え、前記制御回路は、前記増幅トランジスタの増幅特性値を測定する測定回路と、前記測定回路によって測定された増幅特性値と基準値とを比較する比較回路と、を含み、前記比較回路による比較結果に基づいて、前記可変抵抗回路を制御する。
　本発明に係る増幅装置によれば、温度変動による線形性の劣化を抑制することができる。
図１は、実施の形態１に係る増幅装置の回路図である。 図２は、実施の形態１に係る増幅装置の制御回路の回路図である。 図３は、実施の形態１に係る制御回路が可変抵抗回路に供給する制御信号の一例を示す図である。 図４は、実施の形態１に係る増幅装置の動作を示すタイムチャートである。 図５は、実施の形態１に係る増幅装置の効果を示す図である。 図６は、実施の形態１の変形例に係る増幅装置の回路図である。 図７は、実施の形態２に係る増幅装置の回路図である。 図８は、実施の形態２に係る増幅装置の制御回路の回路図である。 図９は、実施の形態２に係る増幅装置の動作を示すタイムチャートである。 図１０は、実施の形態２に係る制御回路が可変抵抗回路に供給する制御信号の一例を示す図である。 図１１は、実施の形態２の変形例１に係る増幅装置の回路図である。 図１２は、実施の形態２の変形例２に係る増幅装置の制御回路の回路図である。 図１３は、実施の形態２の変形例２に係る増幅装置の動作を示すタイムチャートである。
　以下では、本発明の実施の形態に係る増幅装置について、図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、いずれも本発明の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する趣旨ではない。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本発明の回路構成の説明において、「直接接続される」とは、他の回路素子を介さずに接続端子及び／又は配線導体で直接接続されることを意味する。一方、「接続される」とは、接続端子及び／又は配線導体で直接接続される場合だけでなく、他の回路素子を介して電気的に接続される場合も含む。また、「Ａ及びＢの間に接続される」とは、Ａ及びＢの間でＡ及びＢの両方に接続されることを意味する。
　（実施の形態１）
　［１－１．構成］
　まず、実施の形態１に係る増幅装置の構成について、図１を用いて説明する。図１は、本実施の形態に係る増幅装置１の回路図である。
　増幅装置１は、高周波信号を増幅する。高周波信号は、例えば、Ｗｉ－Ｆｉ（登録商標）、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）又は５Ｇ（５ｔｈ　Ｇｅｎｅｒａｔｉｏｎ）などの通信規格に準拠した信号である。増幅装置１は、例えば、アンテナ素子に接続され、アンテナ素子が送信する高周波信号を増幅する増幅回路である。増幅装置１は、例えば、送信用の高周波信号を増幅するパワーアンプである。増幅装置１は、例えば、マルチモード／マルチバンド対応の携帯電話のフロントエンド部に配置される。増幅装置１は、例えば、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）素子内に構成されている。
　図１に示されるように、増幅装置１は、入力端子１０と、出力端子１１と、増幅トランジスタ２１を含む増幅器２０と、ＤＣカット用キャパシタ３０と、バイアス回路４０と、インダクタ５０と、キャパシタ５１と、バラスト抵抗６０と、可変抵抗回路７０と、電源端子８０及び８１と、制御回路１００とを備える。
　入力端子１０は、高周波信号が入力される端子である。入力端子１０には、例えば、ＲＦＩＣ（図示せず）などが接続される。
　出力端子１１は、増幅トランジスタ２１によって増幅された後の高周波信号を出力する端子である。出力端子１１には、例えば、スイッチ回路（図示せず）などを介してアンテナ素子が接続される。
　増幅器２０は、少なくとも１つの増幅トランジスタ２１を含んでいる。増幅トランジスタ２１は、バイポーラトランジスタであり、ベース、コレクタ及びエミッタを有する。増幅トランジスタ２１は、例えばシリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）を用いて形成されたｎｐｎ型のバイポーラトランジスタである。
　増幅トランジスタ２１のベースは、制御端子の一例である。ＤＣカット用キャパシタ３０を介して入力端子１０に接続されている。増幅トランジスタ２１のコレクタは、出力端子１１に接続されている。増幅トランジスタ２１のエミッタは、グランドに接続（すなわち、接地）されている。
　本実施の形態では、増幅器２０は、複数の増幅トランジスタ２１を含んでいる。複数の増幅トランジスタ２１は、マルチセル型のバイポーラトランジスタを構成している。複数の増幅トランジスタ２１の各々のコレクタは、互いに接続され、かつ、出力端子１１に接続されている。複数の増幅トランジスタ２１の各々のエミッタは、互いに接続され、かつ、グランドに接続されている。複数の増幅トランジスタ２１の各々のベースは、ＤＣカット用キャパシタ３０を介して入力端子１０に接続されている。複数の増幅トランジスタ２１の各々のベースは、バラスト抵抗６０を介して互いに接続され、インダクタ５０に接続されている。つまり、複数のバラスト抵抗６０の各々の一端は、対応する増幅トランジスタ２１のベースに接続されている。複数のバラスト抵抗６０の各々の他端は、インダクタ５０に接続されている。なお、増幅器２０は、１つのみの増幅トランジスタ２１を含んでいてもよい。
　ＤＣカット用キャパシタ３０は、入力端子１０に入力される高周波信号に含まれる直流成分を除去する。ＤＣカット用キャパシタ３０は、入力端子１０と増幅トランジスタ２１のベースとを結ぶ経路上に直列に配置されている。具体的には、ＤＣカット用キャパシタ３０の一端は入力端子１０に接続され、他端は増幅トランジスタ２１のベースに接続されている。
　バイアス回路４０は、増幅トランジスタ２１の制御端子にバイアス電流を供給する回路である。バイアス回路４０は、エミッタフォロア回路を含んでいる。具体的には、図１には示されるように、バイアス回路４０は、トランジスタ４１、４２及び４３と、抵抗４４とを備える。
　トランジスタ４１、４２及び４３はそれぞれ、バイポーラトランジスタであり、ベース、コレクタ及びエミッタを有する。トランジスタ４１、４２及び４３はそれぞれ、例えば、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）を用いて形成されたｎｐｎ型のバイポーラトランジスタである。
　トランジスタ４１は、エミッタフォロア回路を構成するトランジスタである。トランジスタ４１のベースは、トランジスタ４２のベース及びコレクタ並びに抵抗４４の一端に接続されている。トランジスタ４１のコレクタは、電源端子８１に接続されている。トランジスタ４１のエミッタは、可変抵抗回路７０を介してインダクタ５０に接続されている。なお、トランジスタ４１のエミッタは、インダクタ５０に直接接続されていてもよい。
　トランジスタ４２及び４３は、トランジスタ４１に流れるベース電流を安定化させるために設けられている。トランジスタ４２のベースとコレクタとは、互いに接続されており、抵抗４４の一端とトランジスタ４１のベースとに接続されている。トランジスタ４３のベースとコレクタとは、互いに接続されており、トランジスタ４２のエミッタに接続されている。トランジスタ４３のエミッタは、グランドに接続されている。
　抵抗４４は、トランジスタ４１のベースと電源端子８０との間に直列に配置されている。具体的には、抵抗４４の一端は、トランジスタ４１のベース並びにトランジスタ４２のベース及びコレクタに接続されている。抵抗４４の他端は、電源端子８０に接続されている。
　このように構成されたバイアス回路４０は、トランジスタ４１を流れるコレクタ電流をバイアス電流として増幅トランジスタ２１のベースに供給する。本実施の形態では、トランジスタ４１のエミッタと増幅トランジスタ２１のベースとの間には、インダクタ５０、バラスト抵抗６０及び可変抵抗回路７０が直列に接続されている。これらにより、トランジスタ４１のコレクタ電流の大きさが調整されて、適切な大きさのバイアス電流が増幅トランジスタ２１のベースに供給される。
　インダクタ５０は、バイアス回路４０に含まれるエミッタフォロア回路のエミッタと増幅トランジスタ２１の制御端子との間に直列に配置されている。具体的には、インダクタ５０の一端は、可変抵抗回路７０を介してトランジスタ４１のエミッタに接続されている。インダクタ５０の他端は、バラスト抵抗６０に接続されている。
　インダクタ５０は、チョークインダクタであり、入力端子１０に入力された高周波信号がバイアス回路４０に流れるのを抑制するローパスフィルタとして機能する。ただし、インダクタ５０は、高周波信号を完全に遮断するものではない。高周波信号の一部は、インダクタ５０を介してバイアス回路４０のトランジスタ４１と結合されている。
　インダクタ５０は、例えば、ＩＣ素子内に形成された配線パターンによって構成されている。例えば、インダクタ５０は、金属などの導電性材料を用いて形成されたスパイラルインダクタである。
　キャパシタ５１は、インダクタ５０に並列に接続されている。キャパシタ５１がインダクタ５０に並列に接続されていることにより、バイアス回路４０と増幅トランジスタ２１のベースとの間のインピーダンスを容易に大きくすることができる。具体的には、インダクタ５０のインダクタンス値を小さくしたとしても、容量値の小さいキャパシタ５１を設けることで、インピーダンスを大きくすることができる。これにより、インピーダンスを大きく確保しつつ、インダクタ５０を小型化することができる。
　バラスト抵抗６０は、インダクタ５０と増幅トランジスタ２１の制御端子との間に直列に配置されている。具体的には、バラスト抵抗６０の一端は、インダクタ５０に接続されている。バラスト抵抗６０の他端は、ＤＣカット用キャパシタ３０と増幅トランジスタ２１のベースとを結ぶ経路に接続されている。つまり、バラスト抵抗６０の他端は、増幅トランジスタ２１のベースに直接電気的に接続されている。
　可変抵抗回路７０は、インダクタ５０に接続されている。本実施の形態では、可変抵抗回路７０は、インダクタ５０に直列に接続されている可変抵抗回路の一例である。具体的には、可変抵抗回路７０の一端は、バイアス回路４０のエミッタフォロア回路を構成するトランジスタ４１のエミッタに接続されている。可変抵抗回路７０の他端は、インダクタ５０の一端に接続されている。
　なお、可変抵抗回路７０は、インダクタ５０と増幅トランジスタ２１のベースとの間に配置されていてもよい。具体的には、可変抵抗回路７０の一端は、インダクタ５０の他端（増幅トランジスタ２１側の端子）に接続され、可変抵抗回路７０の他端は、増幅トランジスタ２１のベース又はバラスト抵抗６０に接続されていてもよい。
　図１に示されるように、可変抵抗回路７０は、２つの抵抗Ｒ１及びＲ２と、２つのスイッチＳＷ１及びＳＷ２と、２つの制御端子Ｐ１及びＰ２とを備える。なお、可変抵抗回路７０が備える抵抗、スイッチ及び制御端子の各々の個数は１つのみでもよく、３つ以上であってもよい。抵抗の個数とスイッチの個数とは同数であるが、異なっていてもよい。スイッチの個数と制御端子の個数とは同数である。
　２つの抵抗Ｒ１及びＲ２は、直列に接続されている。２つの抵抗Ｒ１及びＲ２の各々の抵抗値は、互いに等しい。あるいは、２つの抵抗Ｒ１及びＲ２の抵抗値は、互いに異なっていてもよい。
　２つのスイッチＳＷ１及びＳＷ２は、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子である。ＭＯＳＦＥＴは、ｐ型ＭＯＳＦＥＴであるが、ｎ型ＭＯＳＦＥＴであってもよい。また、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとが混在していてもよい。
　スイッチＳＷ１及びＳＷ２はそれぞれ、制御端子Ｐ１及びＰ２に供給される制御信号に応じて導通（オン）及び非導通（オフ）を切り替える。制御端子Ｐ１は、スイッチＳＷ１のゲートに接続されている。制御端子Ｐ２は、スイッチＳＷ２のゲートに接続されている。制御端子Ｐ１及びＰ２の各々に独立して制御信号が与えられることにより、スイッチＳＷ１及びＳＷ２の各々は、互いに独立して導通及び非導通を切り替えることができる。
　スイッチＳＷ１及びＳＷ２の各々の導通及び非導通を切り替えることによって、可変抵抗回路７０の抵抗値を調整することができる。
　例えば、スイッチＳＷ１及びＳＷ２がいずれも非導通の場合、可変抵抗回路７０は、抵抗Ｒ１及びＲ２の直列回路になる。スイッチＳＷ１のみが導通で、スイッチＳＷ２が非導通の場合、可変抵抗回路７０は、抵抗Ｒ２のみの回路になる。スイッチＳＷ２のみが導通で、スイッチＳＷ１が非導通の場合、可変抵抗回路７０は、抵抗Ｒ１のみの回路になる。スイッチＳＷ１及びＳＷ２がいずれも導通の場合、可変抵抗回路７０は、両端（具体的には、トランジスタ４１のエミッタとインダクタ５０の一端と）が実質的に短絡された回路になる。このように、スイッチＳＷ１及びＳＷ２の各々のオンオフによって可変抵抗回路７０の抵抗値を変化させることができる。具体的には、導通のスイッチが増える程、可変抵抗回路７０の抵抗値が小さくなる。
　電源端子８０は、バイアス回路４０のエミッタフォロアの制御用の電源端子である。電源端子８１は、バイアス電流の供給用の電源端子である。電源端子８０及び８１の各々は、所定の電圧を供給する電圧源に接続されている。
　制御回路１００は、可変抵抗回路７０を制御する。制御回路１００の具体的な構成は、後で説明する。
　［１－２．バラスト抵抗、インダクタ及び可変抵抗回路の機能］
　高周波信号を増幅するパワーアンプとして用いられる増幅トランジスタ２１は、一般的には、高効率化を目的としてＡＢ級にバイアスされる。また、増幅トランジスタ２１の熱暴走を抑制するために、増幅トランジスタ２１のベースとバイアス回路４０との間にはバラスト抵抗６０が設けられている。
　増幅トランジスタ２１の温度が上昇した場合、増幅トランジスタ２１の閾値が低下し、大きなコレクタ電流が流れやすくなる。これが熱暴走の原因となる。この現象は、図１に示されるようにマルチセル型の増幅トランジスタ２１を備える増幅装置１では、セル間の熱偏差を拡大させる原因になり、特に問題になる。
　バラスト抵抗６０は、熱暴走の対策として用いられる。具体的には、大きいバイアス電流がバラスト抵抗６０を流れることにより、バラスト抵抗６０で電圧降下が発生し、増幅トランジスタ２１のベース電位を下げることができる。これにより、温度上昇に伴ってコレクタ電流が大きくなることによる、増幅トランジスタ２１の熱暴走を抑制することができる。
　一方、ＡＢ級にバイアスされた増幅トランジスタ２１のコレクタ電流は、一般にＲＦ出力電力が増加するにつれて増加する。これにより、増幅トランジスタ２１に投入されるＤＣ電力がＲＦ出力電力の増加に応じて増加して、高いＲＦ出力電力まで一定のゲインで動作することができる。しかしながら、バラスト抵抗６０は、上記の通りコレクタ電流の増加を抑圧するため、バラスト抵抗６０によって、ＲＦ出力電力が増加するにつれて増幅トランジスタ２１のゲインが低下する。増幅装置１を送信回路に用いて良好なＥＶＭ（Ｅｒｒｏｒ　Ｖｅｃｔｏｒ　Ｍａｇｎｉｔｕｄｅ）特性を得るためには、ＲＦ出力電力の変化に対して、増幅トランジスタ２１のゲインを一定に保つことが望まれる。つまり、熱暴走を抑制するために適切なバラスト抵抗６０を設けつつ、ＲＦ出力電力の変化に応じてコレクタ電流を増加させる機能を有するバイアス回路４０が望まれる。
　本実施の形態では、入力端子１０と増幅トランジスタ２１のベースとを結ぶ経路と、バイアス回路４０に含まれるエミッタフォロア回路（具体的には、トランジスタ４１）のエミッタとの間に、インダクタ５０が接続されている。このため、入力端子１０から増幅トランジスタ２１のベースに供給される高周波信号の一部は、インダクタ５０を介してバイアス回路４０と結合する。高周波信号の一部をバイアス回路４０と結合させることで、適切な大きさのバイアス電流を増幅トランジスタ２１に供給することが可能になる。これにより、出力電力の変化に対して、増幅トランジスタ２１のゲインを一定に保ちやすくすることができる。
　インダクタ５０のインダクタンス値が小さい場合には、高周波信号とバイアス回路４０との結合が大きくなる。インダクタ５０のインダクタンス値が大きい場合には、高周波信号とバイアス回路４０との結合が小さくなる。つまり、インダクタ５０のインダクタンス値を調整することによって結合量を調整することができる。増幅トランジスタ２１の特性に応じて結合量を調整することで、出力電力の変化に対してゲインを一定に保ちやすくすることができる。
　しかしながら、インダクタ５０のインダクタンス値を可変にすることは容易ではない。インダクタンス値を変更するためには、インダクタ５０のパターンを変更する必要があり、設計効率が悪い。
　これに対し、本実施の形態に係る増幅装置１では、インダクタ５０に可変抵抗回路７０が接続されている。インダクタ５０のインダクタンス値は固定値である。可変抵抗回路７０の抵抗値を変更することにより、入力端子１０と増幅トランジスタ２１のベースとを結ぶ線と、バイアス回路４０のトランジスタ４１のエミッタとの間のインピーダンスを変更することができる。インピーダンスが変更されることにより、高周波信号とバイアス回路４０との結合量が調整可能になる。
　したがって、本実施の形態に係る増幅装置１では、出力電力の変化に対してゲインを一定に保ちやすくすることができる。これにより、従来よりも適した線形性を有する増幅装置１を実現することができる。増幅装置１が備える可変抵抗回路７０は、出力端子１１側での高周波信号の歪を低減する低歪化抵抗として機能する。
　なお、増幅トランジスタ２１の放熱性が高い場合には、バラスト抵抗６０は設けられていなくてもよい。
　［１－３．制御回路］
　次に、制御回路１００の具体的な構成について、図２を用いて説明する。
　図２は、本実施の形態に係る増幅装置１の制御回路１００の回路図である。図２に示されるように、制御回路１００は、測定回路１１０と、基準電圧源１２０と、比較回路１３０及び１４０と、タイミング回路１５０とを含む。
　本実施の形態では、制御回路１００は、２つの比較回路１３０及び１４０によって、増幅トランジスタ２１の電流増幅率βを２つの基準値β１及びβ２と比較する。一例として、β１＝８０、β２＝１２０に設定される。比較回路１３０は、電流増幅率βと基準値β１とを比較する。比較回路１４０は、電流増幅率βと基準値β２とを比較する。なお、制御回路１００は、比較回路１３０及び１４０の一方のみを含み、電流増幅率βと１つのみの基準値とを比較してもよい。
　測定回路１１０は、増幅トランジスタ２１の電流増幅率βを測定する。電流増幅率βは、増幅トランジスタ２１の増幅特性値の一例である。図２に示されるように、測定回路１１０は、レプリカトランジスタ１１１と、トランジスタ１１２とを含んでいる。測定回路１１０は、レプリカトランジスタ１１１の電流増幅率を、増幅トランジスタ２１の電流増幅率βとして測定する。
　レプリカトランジスタ１１１は、増幅トランジスタ２１と同じ温度変化特性を有するトランジスタである。レプリカトランジスタ１１１は、電流増幅率のモニタリング用のトランジスタである。レプリカトランジスタ１１１は、例えば、増幅トランジスタ２１と同一のトランジスタである。具体的には、レプリカトランジスタ１１１は、増幅トランジスタ２１と同じ組成のエミッタ、ベース及びコレクタを含んでいる。
　なお、レプリカトランジスタ１１１は、増幅トランジスタ２１よりも小型のトランジスタであってもよく、同じ温度変化特性を有せばよい。レプリカトランジスタ１１１は、例えば、増幅トランジスタ２１と同一のチップ内に設けられる。レプリカトランジスタ１１１には、増幅トランジスタ２１の動作中に、増幅トランジスタ２１と実質的に同等の温度変動が起こる。
　図２に示されるように、レプリカトランジスタ１１１のベースは、基準電圧源１２０に接続されている。レプリカトランジスタ１１１のコレクタは、レプリカトランジスタ１１１の出力端子の一例であり、トランジスタ１１２のドレインに接続されている。レプリカトランジスタ１１１のエミッタは、グランドに接続されている。
　レプリカトランジスタ１１１のベースには、基準電圧源１２０から定電流Ｉｂ０が供給される。定電流Ｉｂ０は、例えば１０μＡである。ベースに定電流Ｉｂ０が供給されることで、レプリカトランジスタ１１１のコレクタには、コレクタ電流Ｉｃ０が流れる。コレクタ電流Ｉｃ０の大きさは、β×Ｉｂ０である。ここで、βは、レプリカトランジスタ１１１の電流増幅率であり、かつ、増幅トランジスタ２１の電流増幅率である。
　トランジスタ１１２は、レプリカトランジスタ１１１の出力端子と接続された第１トランジスタの一例である。トランジスタ１１２は、例えば、ｐ型ＭＯＳＦＥＴである。トランジスタ１１２のソースは電源電圧Ｖｄｄに接続されている。トランジスタ１１２のドレインは、レプリカトランジスタ１１１のコレクタに接続されている。トランジスタ１１２のゲートは、比較回路１３０のトランジスタ１３１のゲートに接続されている。トランジスタ１１２のゲートとドレインとは互いに接続されている。トランジスタ１１２とトランジスタ１３１とは、カレントミラー回路を形成している。
　本実施の形態では、トランジスタ１１２のゲートは、さらに比較回路１４０のトランジスタ１４１のゲートに接続されている。トランジスタ１１２とトランジスタ１４１とは、カレントミラー回路を形成している。
　基準電圧源１２０は、基準電圧Ｖｒｅｆを生成する。基準電圧源１２０は、比較回路１３０の比較器１３３の第２入力端子と、比較回路１４０の比較器１４３の第２入力端子との各々に接続されている。基準電圧源１２０は、各第２入力端子に基準電圧Ｖｒｅｆを供給する。基準電圧Ｖｒｅｆは、例えば１．２Ｖである。
　また、基準電圧源１２０は、定電流Ｉｂ０を生成する。基準電圧源１２０は、レプリカトランジスタ１１１のベースに接続されている。基準電圧源１２０は、レプリカトランジスタ１１１のベースに、定電流Ｉｂ０を供給する。
　基準電圧源１２０は、電源電圧Ｖｄｄに基づいて基準電圧Ｖｒｅｆと定電流Ｉｂ０とを生成する。基準電圧源１２０には、イネーブル信号ＥＮが供給される。基準電圧源１２０は、イネーブル信号ＥＮに基づいて基準電圧Ｖｒｅｆ及び定電流Ｉｂ０を供給するタイミングが制御される。
　比較回路１３０は、測定回路１１０によって測定された電流増幅率と基準値とを比較する。具体的には、図２に示されるように、比較回路１３０は、トランジスタ１３１と、抵抗１３２と、比較器１３３と、Ｄラッチ回路１３４とを含む。
　トランジスタ１３１は、比較器１３３の第１入力端子に接続された第２トランジスタの一例である。トランジスタ１３１は、トランジスタ１１２とカレントミラー回路を形成している。トランジスタ１３１は、トランジスタ１１２と同じ極性及び同じ種類のトランジスタである。本実施の形態では、トランジスタ１１２がｐ型ＭＯＳＦＥＴであるので、トランジスタ１３１もｐ型ＭＯＳＦＥＴである。
　トランジスタ１３１のソースは、電源電圧Ｖｄｄに接続されている。トランジスタ１３１のドレインは、比較器１３３の第１入力端子に接続されている。また、トランジスタ１３１のドレインは、抵抗１３２を介してグランドに接続されている。トランジスタ１３１のゲートは、測定回路１１０のトランジスタ１１２のゲートに接続されている。
　トランジスタ１３１は、トランジスタ１１２とカレントミラー回路を形成しているので、トランジスタ１１２のドレインに電流Ｉｃ０が流れた場合、トランジスタ１３１のドレインには電流Ｉａ１が流れる。カレントミラー回路のミラー比が１：１である場合、電流Ｉａ１は、電流Ｉｃ０に等しくなる。なお、ミラー比は１：１でなくてもよい。
　抵抗１３２は、トランジスタ１３１のドレインとグランドとの間に接続されている。また、抵抗１３２の、トランジスタ１３１のドレイン側の端子は、比較器１３３の第１入力端子に接続されている。これにより、抵抗１３２は、トランジスタ１３１のドレインに流れる電流Ｉａ１に応じた電圧Ｖａ１を比較器１３３の第１入力端子に供給する。例えば、抵抗１３２の抵抗値をＲａ１とした場合、第１入力端子に供給される電圧Ｖａ１は、Ｉａ１×Ｒａ１で表される。ここで、Ｉａ１＝Ｉｃ０＝β×Ｉｒｅｆであるので、Ｖａ１は、以下の式（１）で表される。
　（１）　Ｖａ１＝β×Ｉｒｅｆ×Ｒａ１
　比較器１３３は、第１入力端子、第２入力端子及び出力端子を含む。本実施の形態では、比較器１３３は、デジタル比較器であり、出力端子から比較結果をデジタル信号で出力する。比較器１３３は、例えばオペアンプである。第１入力端子は、オペアンプの非反転入力端子（＋）である。第２入力端子は、オペアンプの反転入力端子（－）である。なお、第１入力端子が反転入力端子（－）であり、第２入力端子が非反転入力端子（＋）であってもよい。
　具体的には、比較器１３３は、第１入力端子に入力される電圧Ｖａ１と、第２入力端子に入力される基準電圧Ｖｒｅｆとを比較し、出力端子から比較結果をデジタル信号で出力する。出力されるデジタル信号は、ハイレベルとローレベルとの２値で表される。例えば、式（２）及び（３）に示されるように、デジタル信号は、電圧Ｖａ１が基準電圧Ｖｒｅｆより大きい場合にハイレベル（Ｈｉｇｈ）になり、電圧Ｖａ１が基準電圧Ｖｒｅｆより小さい場合にローレベル（Ｌｏｗ）になる。
　（２）　Ｈｉｇｈ：Ｖａ１＞Ｖｒｅｆ
　（３）　Ｌｏｗ　：Ｖａ１＜Ｖｒｅｆ
　式（２）及び（３）の各々に式（１）を代入し、βについて解くことにより、デジタル信号のハイレベル（Ｈｉｇｈ）とローレベル（Ｌｏｗ）とは、以下の式（４）及び（５）のようになる。
　（４）　Ｈｉｇｈ：β＞Ｖｒｅｆ／（Ｉｒｅｆ×Ｒａ１）
　（５）　Ｌｏｗ　：β＜Ｖｒｅｆ／（Ｉｒｅｆ×Ｒａ１）
　上述した通り、Ｖｒｅｆ＝１．２Ｖ、Ｉｒｅｆ＝１０μＡであるので、Ｒａ１を１．５ｋΩに設定する。これにより、式（４）及び（５）の右辺（＝β１）は８０になる。つまり、デジタル信号のハイレベル（Ｈｉｇｈ）とローレベル（Ｌｏｗ）とは、以下の式（６）及び（７）で表される。
　（６）　Ｈｉｇｈ：β＞β１＝８０
　（７）　Ｌｏｗ　：β＜β１＝８０
　このように、測定回路１１０によって測定された電流増幅率βと基準値β１との比較が可能になる。なお、Ｖｒｅｆ、Ｉｒｅｆ及びＲａ１の少なくとも１つを変更することにより、基準値β１の値を自由に設定することができる。
　Ｄラッチ回路１３４は、比較器１３３の出力端子から出力される信号を保持する保持回路の一例である。Ｄラッチ回路１３４は、デジタル信号の信号レベルを一定期間保持して出力する。
　Ｄラッチ回路１３４は、比較器１３３の出力端子に接続されている。Ｄラッチ回路１３４は、Ｄ端子、Ｇ端子及びＱ端子を有する。Ｄ端子は、比較器１３３の出力端子に接続されている。Ｇ端子は、タイミング回路１５０に接続されている。Ｑ端子は、制御回路１００の出力端子の１つであり、可変抵抗回路７０に接続されている。例えば、Ｑ端子は、可変抵抗回路７０の制御端子Ｐ１に接続されている。
　比較回路１４０は、測定回路１１０によって測定された電流増幅率βと基準値とを比較する。比較回路１４０の構成は、比較回路１３０と同様である。具体的には、図２に示されるように、比較回路１４０は、トランジスタ１４１と、抵抗１４２と、比較器１４３と、Ｄラッチ回路１４４とを含む。トランジスタ１４１、抵抗１４２、比較器１４３及びＤラッチ回路１４４はそれぞれ、比較回路１３０のトランジスタ１３１、抵抗１３２、比較器１３３及びＤラッチ回路１３４に対応している。
　比較回路１４０は、比較回路１３０と比較して、抵抗１４２の抵抗値が抵抗１３２の抵抗値とは異なっている。例えば、抵抗１４２の抵抗値Ｒａ２は、１ｋΩである。
　これにより、比較器１４３の第１入力端子に入力される電圧Ｖａ２の大きさが、比較器１３３の第１入力端子に入力される電圧Ｖａ１の大きさとは異なる。このため、比較器１４３は、比較器１３３とは異なる基準値との比較結果を出力することができる。つまり、比較回路１４０は、比較回路１３０とは異なる基準値との比較を行う。具体的には、比較器１４３から出力されるデジタル信号のハイレベル（Ｈｉｇｈ）とローレベル（Ｌｏｗ）とは、以下の式（８）及び（９）で表される。
　（８）　Ｈｉｇｈ：β＞Ｖｒｅｆ／（Ｉｒｅｆ×Ｒａ２）＝β２＝１２０
　（９）　Ｌｏｗ　：β＜Ｖｒｅｆ／（Ｉｒｅｆ×Ｒａ２）＝β２＝１２０
　式（６）～（９）を組み合わせることにより、制御回路１００が出力する制御信号の組み合わせは、図３に示される通りになる。図３は、本実施の形態に係る制御回路１００が可変抵抗回路７０に供給する制御信号（出力信号）の一例を示す図である。図３において、出力信号Ｖｏ１は、比較回路１３０から出力されるデジタル信号の信号レベルを表している。出力信号Ｖｏ２は、比較回路１４０から出力されるデジタル信号の信号レベルを表している。
　比較回路１３０の出力端子は、可変抵抗回路７０の制御端子Ｐ１に接続されるので、出力信号Ｖｏ１の信号レベルによって、スイッチＳＷ１のオンオフが制御される。出力信号Ｖｏ１の信号レベルがローレベルの場合、スイッチＳＷ１が導通（オン）になる。出力信号Ｖｏ１の信号レベルがハイレベルの場合、スイッチＳＷ１が非導通（オフ）になる。
　比較回路１４０の出力端子は、可変抵抗回路７０の制御端子Ｐ２に接続されるので、Ｖｏ２の信号レベルによって、スイッチＳＷ２のオンオフが制御される。Ｖｏ２の信号レベルがローレベルの場合、スイッチＳＷ２が導通（オン）になる。Ｖｏ２の信号レベルがハイレベルの場合、スイッチＳＷ２が非導通（オフ）になる。
　この構成によって、電流増幅率βが基準値β１（＝８０）より小さい場合、２つのスイッチＳＷ１及びＳＷ２はいずれも導通になるので、可変抵抗回路７０の抵抗値は実質的に０になる。電流増幅率βが基準値β１より大きく、基準値β２（＝１２０）より小さい場合、スイッチＳＷ１が非導通になり、スイッチＳＷ２が導通になるので、可変抵抗回路７０の抵抗値は、抵抗Ｒ１の抵抗値に等しくなる。電流増幅率βが基準値β２より大きい場合、スイッチＳＷ１及びＳＷ２はいずれも非導通になるので、可変抵抗回路７０の抵抗値は、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値との合計に等しくなる。
　このように、制御回路１００は、電流増幅率βが大きくなる程、可変抵抗回路７０の抵抗値を大きくすることができる。これにより、詳細については図５を用いて後述するが、増幅トランジスタ２１の周囲温度の変動による線形性の劣化を抑制することができる。
　［１－４．動作］
　次に、増幅装置１の動作について説明する。図４は、本実施の形態に係る増幅装置１の動作を示すタイムチャートである。具体的には、図４は、増幅装置１の制御回路１００で処理される主な信号の時間変化を表している。
　増幅装置１は、イネーブル信号ＥＮに基づいて動作する。具体的には、イネーブル信号ＥＮがハイレベルの場合に、送信用の高周波信号を増幅するための動作を行う。イネーブル信号ＥＮがハイレベルである期間には、増幅器２０の設定期間と、高周波信号ＲＦの送信期間とが含まれる。
　設定期間は、増幅装置１が起動してから（すなわち、イネーブル信号ＥＮがハイレベルになってから）、高周波信号ＲＦが入力されるまでの期間である。送信期間は、高周波信号ＲＦが増幅装置１に入力されている期間である。なお、無線通信では一般的に、送信データは複数のパケットに分割され、パケット毎に送信される。消費電流を低減するため、増幅装置１は、送信データを送信する少し前に起動され、送信データの送信が終了した後、オフされる。
　増幅器２０の設定期間では、タイミング信号Ｖｔがハイレベルになることで、制御回路１００が動作し、測定回路１１０による電流増幅率βの測定と、比較回路１３０及び１４０の各々による電流増幅率βと基準値β１及びβ２との比較とが実行される。これにより、高周波信号ＲＦの送信が行われる前に、比較結果に基づいて可変抵抗回路７０のスイッチＳＷ１及びＳＷ２のオンオフが制御され、可変抵抗回路７０の抵抗値が調整される。
　周囲温度の変動によって増幅トランジスタ２１の電流増幅率βが変動したとしても、高周波信号を送信する前に可変抵抗回路７０の抵抗値が調整されることによって電流増幅率βの変動による線形性の劣化を抑制することができる。また、プロセスばらつきによる増幅トランジスタ２１の電流増幅率βの変動による線形性の劣化も抑制することができる。
　本実施の形態では、比較回路１３０及び１４０の各々がＤラッチ回路１３４及び１４４を含んでいるので、比較結果が一定期間保持される。具体的には、比較結果は、少なくとも送信期間が終了するまで保持される。本実施の形態では、比較結果は、イネーブル信号ＥＮがハイレベルからローレベルに切り替わる時点まで保持される。
　図４に示されるように、比較結果が保持されている期間では、出力信号Ｖｏ１及びＶｏ２の信号レベルが保持される。このため、可変抵抗回路７０のスイッチＳＷ１及びＳＷ２のオンオフ状態が保持される。したがって、高周波信号ＲＦの送信中に可変抵抗回路７０が変化し、増幅トランジスタ２１のゲインなどの特性が変動するのを抑制することができる。
　［１－５．効果など］
　以上のように、本実施の形態に係る増幅装置１は、入力された高周波信号を増幅する増幅トランジスタ２１を含む増幅器２０と、増幅器２０に接続されたバイアス回路４０と、増幅器２０とバイアス回路４０との間に直列に接続されたインダクタ５０と、インダクタ５０に接続された可変抵抗回路７０と、制御回路１００と、を備える。制御回路１００は、増幅トランジスタ２１の電流増幅率βを測定する測定回路１１０と、測定回路１１０によって測定された電流増幅率βと基準値β１又はβ２とを比較する比較回路１３０又は１４０と、を含む。制御回路１００は、比較回路１３０又は１４０による比較結果に基づいて、可変抵抗回路７０を制御する。
　これにより、増幅トランジスタ２１の電流増幅率βと基準値β１及びβ２との比較結果に基づいて可変抵抗回路７０が制御されることによって、高周波信号とバイアス回路４０との結合量を調整することができる。結合量が適切な値に調整されることにより、増幅トランジスタ２１のベースには、適切な大きさのバイアス電流が供給される。よって、出力電力の変化に対して増幅トランジスタ２１のゲインを一定に保ちやすくなる。
　例えば、増幅トランジスタ２１の温度変動によって電流増幅率βが変動する場合には、電流増幅率βの大小によって適切なバイアス電流を供給し、かつ、バイアス回路４０のインピーダンスを調節することができる。これにより、増幅トランジスタ２１の温度変動による増幅特性の線形性の劣化を抑制することができる。
　以下では、増幅装置１の具体的な構成に基づいて、その効果について説明する。
　図５は、本実施の形態に係る増幅装置１の効果を示す図である。図５の（ａ）～（ｃ）はいずれも、出力電力と増幅トランジスタ２１のゲインとの関係を表している。各図において、横軸が出力電力を表し、縦軸がゲインを表している。
　図５の（ａ）に示されるように、ＡＢ級にバイアスされた増幅トランジスタ２１では、電流増幅率βが大きい場合、ゲインエクスパンションが起こりやすい。つまり、出力電力が大きくなる程、ゲインが大きくなる。逆に、電流増幅率βが小さい場合、ゲインコンプレッションが起こりやすい。つまり、出力電力が大きくなる程、ゲインが小さくなる。このように、電流増幅率βの大小によってゲインの歪が発生し、増幅トランジスタ２１の線形性が悪化する。
　また、図５の（ｂ）に示されるように、ＡＢ級にバイアスされた増幅トランジスタ２１では、バラスト抵抗が小さい場合に、ゲインエクスパンションが起こりやすい。逆に、バラスト抵抗が大きい場合に、ゲインコンプレッションが起こりやすい。
　本実施の形態では、増幅トランジスタ２１のバラスト抵抗の一部として機能する可変抵抗回路７０の抵抗値を変化させることにより、ゲインエクスパンションとゲインコンプレッションとを打ち消し合わせる。これにより、図５の（ｃ）に示されるように、電流増幅率βの大小によらずに、ゲインの歪を抑えることができる。つまり、増幅トランジスタ２１の温度変動による線形性の劣化を抑制することができる。
　具体的には、電流増幅率βが大きい場合には、可変抵抗回路７０の抵抗値を大きくする。例えば、電流増幅率βが基準値β２より大きい場合には、図３に示されるように、出力信号Ｖｏ１及びＶｏ２のいずれもハイレベルになるので、スイッチＳＷ１及びＳＷ２が非導通になって、可変抵抗回路７０の抵抗値が大きくなる。これにより、大きい電流増幅率βに起因するゲインエクスパンションを、可変抵抗回路７０の抵抗値を大きくすることによって発生するゲインコンプレッションによって打ち消すことができる。
　また、電流増幅率βが小さい場合には、可変抵抗回路７０の抵抗値を小さくする。例えば、電流増幅率βが基準値β１より小さい場合には、図３に示されるように、出力信号Ｖｏ１及びＶｏ２のいずれもローレベルになるので、スイッチＳＷ１及びＳＷ２が導通されて、可変抵抗回路７０の抵抗値が小さくなる。これにより、小さい電流増幅率βに起因するゲインコンプレッションを、可変抵抗回路７０の抵抗値を小さくすることによって発生するゲインエクスパンションによって打ち消すことができる。
　また、増幅装置１を予めテスティングする必要もなく、電流増幅率βの測定結果を記憶するＥヒューズも必要ない。Ｅヒューズに記憶された情報に基づいてバイアス電流を調整しないので、Ｅヒューズ及びその制御回路を設ける領域を確保する必要がない。したがって、制御回路１００の小型化を実現することができる。本実施の形態に係る増幅装置１によれば、プロセスばらつきによって起こる線形性の劣化だけでなく、周囲温度の変化などの動的な線形性の劣化も抑制することができる。つまり、増幅装置１は、静的及び動的な歪特性を補償することができる。
　また、例えば、測定回路１１０は、増幅トランジスタ２１と同じ温度変化特性を有するレプリカトランジスタ１１１の電流増幅率を、増幅トランジスタ２１の電流増幅率βとして測定する。増幅トランジスタ２１及びレプリカトランジスタ１１１はいずれも、バイポーラトランジスタである。
　これにより、増幅トランジスタ２１の電流増幅率βを直接測定しなくてよいので、測定回路１１０の構成を簡素化することができる。
　また、例えば、測定回路１１０は、レプリカトランジスタ１１１の出力端子と接続されたトランジスタ１１２を含む。比較回路１３０は、第１入力端子、第２入力端子及び出力端子を含む比較器１３３と、比較器１３３の第１入力端子に接続されたトランジスタ１３１と、を含む。第２入力端子には、基準値に対応する基準電圧Ｖｒｅｆが入力される。トランジスタ１１２とトランジスタ１３１とは、カレントミラー回路を形成している。
　これにより、レプリカトランジスタ１１１を流れる電流と同じ電流を比較回路１３０に流すことができるので、当該電流を比較回路１３０内で簡単に電圧に変換した上で、基準電圧Ｖｒｅｆと比較することができる。つまり、電流増幅率βを電圧に置き換えて比較することで、簡単かつ精度良く比較を行うことができ、その出力を用いて歪み特性を補償することができる。
　また、例えば、制御回路１００は、さらに、第２入力端子に接続され、基準電圧Ｖｒｅｆを生成する基準電圧源１２０を含む。
　これにより、定電圧及び定電流を安定して供給することができるので、比較の精度を高めることができる。
　また、例えば、比較器１３３は、出力端子から比較結果をデジタル信号で出力する。
　これにより、可変抵抗回路７０の抵抗値をデジタル制御によって調整することができる。
　また、例えば、可変抵抗回路７０は、抵抗Ｒ１と、抵抗Ｒ１に接続されたスイッチＳＷ１とを含む。スイッチＳＷ１は、デジタル信号に基づいて導通及び非導通が切り替えられる。
　これにより、スイッチのオンオフによって簡単に可変抵抗回路７０の抵抗値を変更することができる。
　また、例えば、制御回路１００は、さらに、第１入力端子に入力される信号、又は、出力端子から出力される信号を保持する保持回路を含む。また、例えば、保持回路は、出力端子に接続されたＤラッチ回路である。
　これにより、信号を一定期間保持することで、可変抵抗回路７０の抵抗値を一定期間維持することができる。
　また、例えば、保持回路は、増幅装置１に高周波信号が入力されている期間、保持する。
　これにより、高周波信号の送信期間には可変抵抗回路７０の抵抗値が変動するのを抑制することができるので、高周波信号の送信中に電流増幅率βが変動し、高周波信号の信号強度が離散的に変化するのを抑制することができる。
　［１－６．変形例］
　次に、実施の形態１の変形例について、図６を用いて説明する。以下の説明では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
　図６は、本変形例に係る増幅装置２の回路図である。図６に示されるように、増幅装置２は、増幅装置１と比較して、可変抵抗回路７０の代わりに可変抵抗回路７１を備える。また、ＤＣカット用キャパシタ３０に並列に抵抗３１が接続されており、安定化回路を構成している。安定化回路が設けられていることで、低周波領域の発振に対する安定性（Ｋファクタ）を高めることができる。なお、図１と同様に、抵抗３１は設けられていなくてもよい。
　可変抵抗回路７１は、入力端子１０と増幅トランジスタ２１のベースとを結ぶ経路と、インダクタ５０の、バイアス回路４０側の端子とに接続されている。具体的には、可変抵抗回路７１は、入力端子１０とＤＣカット用キャパシタ３０とを結ぶ経路と、バイアス回路４０のトランジスタ４１のエミッタ（すなわち、エミッタフォロア回路のエミッタ）とインダクタ５０とを結ぶ経路とを接続している。つまり、可変抵抗回路７１は、入力端子１０からバイアス回路４０のトランジスタ４１のエミッタに至るバイパス経路として機能する。入力端子１０に入力される高周波信号の一部は、可変抵抗回路７１を介してバイアス回路４０に流れ、バイアス回路４０と結合する。したがって、実施の形態１と同様に、可変抵抗回路７１の抵抗値を調整することにより、高周波信号とバイアス回路４０との結合量を調整することができる。
　可変抵抗回路７１は、２つの抵抗Ｒ１及びＲ２と、２つのスイッチＳＷ１及びＳＷ２と、２つの制御端子Ｐ１及びＰ２とを備える。可変抵抗回路７１は、実施の形態１に係る可変抵抗回路７０とは各素子の接続関係が異なっている。
　具体的には、抵抗Ｒ１とスイッチＳＷ１とが直列に接続されている。抵抗Ｒ２とスイッチＳＷ２とが直列に接続されている。抵抗Ｒ１とスイッチＳＷ１との直列回路と、抵抗Ｒ２とスイッチＳＷ２との直列回路とが、並列に接続されている。
　この構成により、スイッチＳＷ１及びＳＷ２が導通の場合、可変抵抗回路７１は、抵抗Ｒ１と抵抗Ｒ２との並列抵抗になるので、その抵抗値は、抵抗Ｒ１及びＲ２のいずれよりも小さくなる。スイッチＳＷ１のみが導通で、スイッチＳＷ２が非導通の場合、可変抵抗回路７１は、抵抗Ｒ１のみの回路になる。スイッチＳＷ２のみが導通で、スイッチＳＷ１が非導通の場合、可変抵抗回路７１は、抵抗Ｒ２のみの回路になる。スイッチＳＷ１及びＳＷ２が非導通の場合、可変抵抗回路７１は、オープン状態になる。このように、スイッチＳＷ１及びＳＷ２の各々のオンオフによって可変抵抗回路７１の抵抗値を変化させることができる。具体的には、導通のスイッチが増える程、可変抵抗回路７１の抵抗値が小さくなる。
　本変形例の増幅装置２においても、図５の（ｂ）に示される実施の形態１のバラスト抵抗の場合と同様に、可変抵抗回路７１の抵抗が小さい場合に、ゲインエクスパンションが起こりやすい。可変抵抗回路７１の抵抗が大きい場合に、ゲインコンプレッションが起こりやすい。
　したがって、実施の形態１と同様に、電流増幅率βの大小に合わせて、可変抵抗回路７１の抵抗値を変化させることにより、ゲインエクスパンションとゲインコンプレッションとを打ち消し合わせることができる。これにより、図５の（ｃ）に示されるように、電流増幅率βの大小によらずに、ゲインの歪を抑えることができる。
　具体的には、電流増幅率βが大きい場合には、可変抵抗回路７１の抵抗値を大きくする。例えば、電流増幅率βが基準値β２より大きい場合には、図３に示されるように、出力信号Ｖｏ１及びＶｏ２のいずれもハイレベルになるので、スイッチＳＷ１及びＳＷ２が非導通になって、可変抵抗回路７１の抵抗値が大きくなる。これにより、大きい電流増幅率βに起因するゲインエクスパンションを、可変抵抗回路７１の抵抗値を大きくすることによって発生するゲインコンプレッションによって打ち消すことができる。
　また、電流増幅率βが小さい場合には、可変抵抗回路７１の抵抗値を小さくする。例えば、電流増幅率βが基準値β１より小さい場合には、図３に示されるように、出力信号Ｖｏ１及びＶｏ２のいずれもローレベルになるので、スイッチＳＷ１及びＳＷ２が導通されて、可変抵抗回路７１の抵抗値が小さくなる。これにより、小さい電流増幅率βに起因するゲインコンプレッションを、可変抵抗回路７１の抵抗値を小さくすることによって発生するゲインエクスパンションによって打ち消すことができる。
　なお、可変抵抗回路７０及び７１の構成は、特に限定されない。制御回路１００から出力される出力信号に基づいて、増幅トランジスタ２１のゲインの歪が抑制されるように、可変抵抗回路７０又は７１の抵抗値が変更可能であればよい。
　（実施の形態２）
　続いて、実施の形態２に係る増幅装置について説明する。実施の形態２に係る増幅装置は、実施の形態１に係る増幅装置と比較して、制御回路及び可変抵抗回路の具体的な構成が主として異なる。本実施の形態に係る制御回路は、アナログ信号を利用する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　［２－１．構成］
　まず、実施の形態２に係る増幅装置の構成について、図７を用いて説明する。図７は、本実施の形態に係る増幅装置３の回路図である。
　図３に示されるように、増幅装置３は、図１に示される増幅装置１と比較して、可変抵抗回路７０及び制御回路１００の代わりに、可変抵抗回路２７０及び制御回路２００を備える。制御回路２００の具体的な構成については、後で説明する。
　可変抵抗回路２７０は、トランジスタＴＲと、制御端子Ｐとを含んでいる。なお、可変抵抗回路２７０が備えるトランジスタ及び制御端子の各々の個数は、２つ以上であってもよい。例えば、複数のトランジスタＴＲが互いに直列接続又は並列接続されていてもよい。複数のトランジスタＴＲは、互いに同じ特性を有するトランジスタであってもよく、異なる特性を有するトランジスタであってもよい。
　トランジスタＴＲは、ＭＯＳＦＥＴである。具体的には、トランジスタＴＲは、ｐ型ＭＯＳＦＥＴである。トランジスタＴＲの制御端子Ｐに印加される電圧が変更された場合に、トランジスタＴＲの有する抵抗値が変化する。具体的には、トランジスタＴＲのオン抵抗は、制御端子Ｐに与えられる制御信号の信号レベル（信号電圧の大きさ）に応じて変化する。
　つまり、可変抵抗回路２７０は、トランジスタＴＲのオン抵抗の変化を可変抵抗として利用する。可変抵抗回路２７０は、抵抗器を含まなくてよいので、小型化を実現することができる。
　［２－２．制御回路］
　次に、制御回路２００の具体的な構成について、図８を用いて説明する。
　図８は、本実施の形態に係る増幅装置３の制御回路２００の回路図である。図８に示されるように、制御回路２００は、測定回路１１０と、基準電圧源１２０と、比較回路２３０と、タイミング回路１５０とを含む。測定回路１１０、基準電圧源１２０及びタイミング回路１５０はいずれも、実施の形態１と同じである。
　比較回路２３０は、トランジスタ１３１と、抵抗１３２と、比較器２３３と、トランスミッションゲート２３４と、キャパシタ２３５とを含む。トランジスタ１３１及び抵抗１３２は、実施の形態１と同じである。このため、抵抗１３２には、レプリカトランジスタ１１１を流れる電流Ｉｃ０と同じ電流Ｉａ１が流れる。
　比較器２３３は、第１入力端子、第２入力端子及び出力端子を含む。本実施の形態では、比較器２３３は、アナログ比較器であり、出力端子から比較結果をアナログ信号で出力する。比較器２３３は、例えばオペアンプである。第１入力端子は、オペアンプの非反転入力端子（＋）である。第２入力端子は、オペアンプの反転入力端子（－）である。なお、第１入力端子が反転入力端子（－）であり、第２入力端子が非反転入力端子（＋）であってもよい。
　比較器２３３は、第１入力端子に入力される電圧Ｖａ１と、第２入力端子に入力される基準電圧Ｖｒｅｆとを比較し、出力端子から比較結果をアナログ信号で出力する。具体的には、比較器２３３は、電圧Ｖａ１と基準電圧Ｖｒｅｆとの差分を増幅して出力する差動アンプである。電圧Ｖａ１と基準電圧Ｖｒｅｆとの差分が大きい程、大きな信号レベルのアナログ信号を出力する。
　トランスミッションゲート２３４は、端子２３４ａと、比較器２３３に接続された端子２３４ｂとを含み、端子２３４ａと端子２３４ｂとの間の導通及び非導通を切り替える。具体的には、トランスミッションゲート２３４は、２つの極性の異なるトランジスタを含んでいる。例えば、トランスミッションゲート２３４は、互いのソース及びドレインが接続されたｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴを含んでいる。接続されたソース及びドレインの一方が端子２３４ａであり、他方が端子２３４ｂである。ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴの各々のゲートには、互いに極性の異なる制御信号が入力される。これにより、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとは同時に導通になり、かつ、同時に非導通になりうる。本実施の形態では、タイミング回路１５０からのタイミング信号Ｖｔが各ＭＯＳＦＥＴのゲートに入力される。
　トランスミッションゲート２３４の端子２３４ａは、第１端子の一例であり、トランジスタ１３１と抵抗１３２との接続部分に接続されている。トランスミッションゲート２３４の端子２３４ｂは、第２端子の一例であり、比較器２３３に接続されている。具体的には、端子２３４ｂは、比較器２３３の第１入力端子に接続されている。
　トランスミッションゲート２３４は、端子２３４ａ及び２３４ｂの各々の電位を高精度に等しくすることができる。例えば、端子２３４ａの電圧Ｖａ１が大きくなった場合、ｎ型ＭＯＳＦＥＴのゲート－ソース間電圧が不十分になり、ｎ型ＭＯＳＦＥＴが導通しないことが起こりうる。この場合であっても、ｐ型ＭＯＳＦＥＴの導通が確保されるので、端子２３４ａと端子２３４ｂとを同じ電位に保つことができる。
　キャパシタ２３５は、端子２３４ｂにシャント接続されている。つまり、キャパシタ２３５の一端は端子２３４ｂに接続され、他端はグランドに接続されている。キャパシタ２３５は、トランスミッションゲート２３４を通過する信号であって、比較器２３３に入力される信号を保持する。具体的には、キャパシタ２３５には、トランスミッションゲート２３４の端子２３４ａの電圧Ｖａ１が保持される。
　なお、トランスミッションゲート２３４及びキャパシタ２３５は、比較器２３３の出力端子に接続されていてもよい。例えば、トランスミッションゲート２３４の端子２３４ａは、第２端子の一例であり、比較器２３３の出力端子に接続される。トランスミッションゲート２３４の端子２３４ｂは、第１端子の一例であり、可変抵抗回路２７０の制御端子Ｐに接続される。端子２３４ｂには、キャパシタ２３５が接続される。
　［２－３．動作］
　次に、増幅装置３の動作について説明する。図９は、本実施の形態に係る増幅装置３の動作を示すタイムチャートである。具体的には、図９は、増幅装置３の制御回路２００で処理される主な信号の時間変化を表している。
　本実施の形態では、イネーブル信号ＥＮがハイレベルになると同時に、タイミング回路１５０は、タイミング信号Ｖｔをハイレベルにする。これにより、トランスミッションゲート２３４が導通するので、トランジスタ１３１と抵抗１３２との接続点の電圧Ｖａ１に基づいて、キャパシタ２３５に電荷が蓄積される。キャパシタ２３５には、最終的に電圧Ｖａ１が保持される。
　比較器２３３の第１入力端子がキャパシタ２３５に接続されているので、キャパシタ２３５に保持される電圧の変化に応じて比較器２３３の出力端子から出力される出力信号Ｖｏ１も変化する。具体的には、図９に示されるように、タイミング信号Ｖｔがハイレベルになると同時に、出力信号Ｖｏ１の信号レベルが０Ｖから上昇し、その後一定の信号レベルで保持される。
　タイミング信号Ｖｔがローレベルに変化した後も、キャパシタ２３５には電圧Ｖａ１が保持される。このため、出力信号Ｖｏ１の信号レベルは、高周波信号ＲＦの送信期間も維持される。イネーブル信号ＥＮがローレベルになった場合には、キャパシタ２３５に蓄積された電荷が放出され、出力信号Ｖｏ１の信号レベルも０Ｖになる。
　出力信号Ｖｏ１の信号レベルは、図１０に示されるように、電流増幅率βと基準値β０との差分に基づいて定められる。
　図１０は、本実施の形態に係る可変抵抗回路２７０に供給する制御信号（出力信号）の一例を示す図である。図１０において、横軸は電流増幅率βを表し、縦軸は比較回路２３０が出力するアナログ信号である制御信号の信号レベルを表している。
　図１０に示されるように、測定された電流増幅率βが基準電圧Ｖｒｅｆに対応する電流増幅率の基準値β０より大きい程、出力信号Ｖｏ１の信号レベルが大きくなる。測定された電流増幅率βが基準値β０より小さい程、出力信号Ｖｏ１の信号レベルが小さくなる。出力信号Ｖｏ１の信号レベルは、電流増幅率βに対して滑らかに変化する。なお、β０は、一例として１００に設定されるが、値は特に限定されない。
　基準値β０は、以下の式（１０）で表される。
　（１０）　β０＝Ｖｒｅｆ／（Ｉｒｅｆ×Ｒａ１）
　Ｖｒｅｆ＝１．２Ｖ、Ｉｒｅｆ＝１０μＡであるので、Ｒａ１を１．２ｋΩに設定する。これにより、β０＝１００にすることができる。
　比較回路２３０の出力端子は、図１０に示される可変抵抗回路２７０の制御端子Ｐに接続される。制御端子Ｐに入力される制御信号（出力信号Ｖｏ１）に基づいて、トランジスタＴＲが制御される。
　トランジスタＴＲは、ｐ型ＭＯＳＦＥＴである。このため、制御端子Ｐに入力される出力信号Ｖｏ１の信号レベルが小さい程、トランジスタＴＲのオン抵抗が小さくなる。例えば、電流増幅率βがβ０より小さい場合、トランジスタＴＲのオン抵抗が小さくなるので、可変抵抗回路２７０の抵抗値が小さくなる。これにより、実施の形態１と同様に、小さい電流増幅率βに起因するゲインコンプレッション（図５の（ａ））を、可変抵抗回路２７０の抵抗値を小さくすることによって発生するゲインエクスパンション（図５の（ｂ））によって打ち消すことができる。
　制御端子Ｐに入力される出力信号Ｖｏ１の信号レベルが大きい程、トランジスタＴＲのオン抵抗が大きくなる。例えば、電流増幅率βがβ０より大きい場合、トランジスタＴＲのオン抵抗が大きくなるので、可変抵抗回路２７０の抵抗値が大きくなる。これにより、実施の形態１と同様に、大きい電流増幅率βに起因するゲインエクスパンション（図５の（ａ））を、可変抵抗回路２７０の抵抗値を大きくすることによって発生するゲインコンプレッション（図５の（ｂ））によって打ち消すことができる。
　なお、トランジスタＴＲは、ｎ型ＭＯＳＦＥＴでもよい。この場合、図１０に示されるグラフは、基準値β０に対して線対称になればよい。すなわち、測定された電流増幅率βが基準電圧Ｖｒｅｆに対応する電流増幅率の基準値β０より大きい程、出力信号Ｖｏ１の信号レベルが小さくなればよい。測定された電流増幅率βが基準値β０より小さい程、出力信号Ｖｏ１の信号レベルが大きくなればよい。
　［２－４．効果など］
　以上のように、本実施の形態に係る増幅装置３では、比較器２３３は、出力端子から比較結果をアナログ信号で出力する。
　これにより、可変抵抗回路２７０の抵抗値をアナログ制御によって調整することができる。
　また、例えば、可変抵抗回路２７０は、出力端子に接続された制御端子Ｐを有するトランジスタＴＲを含む。
　これにより、アナログ信号に適した可変抵抗回路を実現することができる。例えば、小型で精度良く抵抗値を変更することができる可変抵抗回路を実現することができる。
　また、例えば、保持回路は、端子２３４ａと、比較器２３３に接続された端子２３４ｂとを含み、端子２３４ａと端子２３４ｂとの導通及び非導通を切り替えるトランスミッションゲート２３４と、端子２３４ａ又は端子２３４ｂにシャント接続されたキャパシタ２３５とを含む。また、例えば、端子２３４ａは、トランジスタ１３１に接続されている。端子２３４ｂは、比較器２３３の第１入力端子に接続されている。キャパシタ２３５は、端子２３４ｂに接続されている。
　これにより、トランスミッションゲート２３４の端子２３４ａの電圧変動の影響が抑制され、抵抗１３２に発生する電圧Ｖａ１を精度良く、キャパシタ２３５に保持させることができる。したがって、電圧増幅率βの測定精度を高めることができるので、増幅トランジスタ２１に対して適切なバイアス電流を供給し、かつ、バイアス回路４０のインピーダンスを調整することができる。これにより、増幅トランジスタ２１の線形性の劣化を抑制することができる。
　また、キャパシタ２３５に電圧を保持させるので、例えば、高周波信号の送信期間には可変抵抗回路２７０の抵抗値が変動するのを抑制することができるので、高周波信号の送信中に増幅トランジスタ２１のゲインが変化するのを抑制することができる。
　［２－５．変形例］
　次に、実施の形態２の変形例について説明する。以下の説明では、実施の形態２との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
　［２－５－１．変形例１］
　まず、変形例１について、図１１を用いて説明する。図１１は、本変形例に係る増幅装置４の回路図である。
　図１１に示されるように、増幅装置４は、増幅装置３と比較して、可変抵抗回路２７０の接続位置が異なっている。また、実施の形態１の変形例と同様に、ＤＣカット用キャパシタ３０に並列に抵抗３１が接続されている。
　具体的には、増幅装置４では、可変抵抗回路２７０は、入力端子１０と増幅トランジスタ２１のベースとを結ぶ経路と、インダクタ５０の、バイアス回路４０側の端子とに接続されている。つまり、可変抵抗回路２７０は、実施の形態１の変形例に係る可変抵抗回路７１と同様に、入力端子１０からバイアス回路４０のトランジスタ４１のエミッタに至るバイパス経路として機能する。つまり、入力端子１０に入力される高周波信号の一部は、可変抵抗回路２７０を介してバイアス回路４０に流れ、バイアス回路４０と結合する。したがって、実施の形態２と同様に、可変抵抗回路２７０の抵抗値を調整することにより、高周波信号とバイアス回路４０との結合量を調整することができる。
　本変形例の増幅装置４においても、図５の（ｂ）に示される実施の形態１のバラスト抵抗の場合と同様に、可変抵抗回路２７０の抵抗が小さい場合に、ゲインエクスパンションが起こりやすい。逆に、可変抵抗回路２７０の抵抗が大きい場合に、ゲインコンプレッションが起こりやすい。
　したがって、実施の形態２と同様に、電流増幅率βの大小に合わせて、可変抵抗回路２７０の抵抗値を変化させることにより、ゲインエクスパンションとゲインコンプレッションとを打ち消し合わせることができる。これにより、図５の（ｃ）に示されるように、電流増幅率βの大小によらずに、ゲインの歪を抑えることができる。
　可変抵抗回路２７０は、制御端子Ｐに入力される出力信号Ｖｏ１の信号レベルが小さい程、オン抵抗が小さくなる。例えば、電流増幅率βがβ０より小さい場合、トランジスタＴＲのオン抵抗が小さくなるので、可変抵抗回路２７０の抵抗値が小さくなる。これにより、実施の形態１と同様に、小さい電流増幅率βに起因するゲインコンプレッション（図５の（ａ））を、可変抵抗回路２７０の抵抗値を小さくすることによって発生するゲインエクスパンション（図５の（ｂ））によって打ち消すことができる。
　制御端子Ｐに入力される出力信号Ｖｏ１の信号レベルが大きい程、オン抵抗が大きくなる。例えば、電流増幅率βがβ０より大きい場合、トランジスタＴＲのオン抵抗が大きくなるので、可変抵抗回路２７０の抵抗値が大きくなる。これにより、実施の形態１と同様に、大きい電流増幅率βに起因するゲインエクスパンション（図５の（ａ））を、可変抵抗回路２７０の抵抗値を大きくすることによって発生するゲインコンプレッション（図５の（ｂ））によって打ち消すことができる。
　［２－５－２．変形例２］
　次に、変形例２について、図１２を用いて説明する。図１２は、本変形例に係る増幅装置の制御回路３００の回路図である。
　図１２に示されるように、制御回路３００は、実施の形態２に係る制御回路２００と比較して、比較回路２３０の代わりに比較回路３３０を備える。また、制御回路３００は、タイミング回路１５０を備えない。
　比較回路３３０は、トランジスタ１３１と、抵抗１３２と、比較器２３３とを含む。比較回路３３０は、トランスミッションゲート２３４及びキャパシタ２３５を備えない。つまり、比較回路３３０は、実施の形態２に係る比較回路２３０からトランスミッションゲート２３４及びキャパシタ２３５を省いた構成を有する。具体的には、比較器２３３の第１入力端子は、トランジスタ１３１と抵抗１３２との接続部分に直接接続されている。
　図１３は、本変形例に係る増幅装置の動作を示すフローチャートである。イネーブル信号ＥＮがハイレベルになると同時に、比較器２３３の第１入力端子には、トランジスタ１３１と抵抗１３２との接続部分に生じる電圧Ｖａ１が入力される。電圧Ｖａ１の変化に応じて比較器２３３の出力端子から出力される出力信号Ｖｏ１も変化する。
　本変形例に係る比較回路３３０は、トランスミッションゲート２３４及びキャパシタ２３５を含まないので、電流増幅率βの測定結果がリアルタイムに可変抵抗回路２７０の制御に反映される。したがって、例えば、高周波信号ＲＦの送信中であっても、可変抵抗回路２７０の抵抗値が適切な値に調整される。このため、自己発熱も含めた温度変動に速やかに対応して歪み補償回路を動作させることができ、増幅トランジスタ２１の線形性の劣化を抑制することができる。
　（その他）
　以上、本発明に係る増幅装置について、上記の実施の形態及びその変形例に基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。
　例えば、増幅トランジスタ２１、レプリカトランジスタ１１１、又は、トランジスタ４１、４２若しくは４３は、ガリウム砒素（ＧａＡｓ）を用いて形成されたバイポーラトランジスタであってもよい。また、増幅トランジスタ２１及びレプリカトランジスタ１１１は、ｐｎｐ型のバイポーラトランジスタであってもよい。ｐｎｐ型のバイポーラトランジスタの場合、上述した接続関係のエミッタとコレクタとを逆にすればよい。
　また、例えば、増幅トランジスタ２１、レプリカトランジスタ１１１、又は、トランジスタ４１、４２若しくは４３は、バイポーラトランジスタでなくてもよく、例えば、トランスコンダクタンス型の素子であってもよい。具体的には、増幅トランジスタ２１、レプリカトランジスタ１１１、又は、トランジスタ４１、４２若しくは４３は、ＭＯＳＦＥＴ又はＪＦＥＴなどのＦＥＴであってもよい。ＦＥＴのゲート、ドレイン及びソースはそれぞれ、ベース、コレクタ及びエミッタに対応する。
　なおこの場合、比較器では、レプリカトランジスタ１１１の電流増幅率の代わりに、トランスコンダクタンス素子であるレプリカトランジスタ１１１のトランスコンダクタンスを比較する。トランスコンダクタンスは、増幅トランジスタ２１の増幅特性値の一例である。
　具体的には、図２、図８又は図１２のレプリカトランジスタ１１１を、増幅トランジスタ２１と同じ種類のトランスコンダクタンス素子とする。具体的には、レプリカトランジスタ１１１は、増幅トランジスタ２１と同じ組成のゲート、ソース及びドレインを有する。レプリカトランジスタ１１１のゲート電圧Ｖｇ０を基準電圧源１２０から供給することで、レプリカトランジスタ１１１のトランスコンダクタンスを測定し、比較することができる。
　このように、増幅トランジスタ２１及びレプリカトランジスタ１１１はいずれも、トランスコンダクタンス素子であってもよい。測定回路１１０は、レプリカトランジスタ１１１のトランスコンダクタンスを測定してもよい。
　これにより、トランスコンダクタンスの温度変動及びプロセスばらつきによる変動を補償することができる。
　また、バイアス回路４０は、エミッタフォロア回路の代わりにソースフォロア回路を含んでもよい。この場合、インダクタ５０は、ソースフォロア回路のソースと増幅トランジスタ２１の制御端子との間に直列に配置される。
　また、トランジスタ１１２、１３１及び１４１は、バイポーラトランジスタであってもよい。
　また、例えば、比較回路１３０と比較回路１４０とでは、抵抗１３２の抵抗値Ｒａ１と抵抗１４２の抵抗値Ｒａ２とを異ならせることで、互いに異なる基準値との比較を実現したが、これに限らない。例えば、抵抗１３２の抵抗値Ｒａ１と抵抗１４２の抵抗値Ｒａ２とは等しくてもよい。この場合、比較器１３３及び１４３の各々の第２入力端子に入力される基準電圧Ｖｒｅｆを異ならせればよい。例えば、比較器１４３に入力される基準電圧を、比較器１３３に入力される基準電圧より大きくすることで、実施の形態１に係る制御回路１００と同等の構成を実現することとができる。
　また、例えば、制御回路１００は、互いに異なる基準値との比較を行う３つ以上の比較回路を含んでもよい。この場合、可変抵抗回路７０又は７１は、３つ以上のスイッチ及び制御端子を含んでもよい。制御回路２００又は３００も同様に、互いに異なる基準値との比較を行う２つ以上の比較回路を含んでもよい。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明は、例えば、マルチバンド対応のフロントエンド部に配置される高周波モジュールの増幅回路として携帯電話などの通信機器に広く利用することができる。
１、２、３、４　増幅装置
１０　入力端子
１１　出力端子
２０　増幅器
２１　増幅トランジスタ
３０　ＤＣカット用キャパシタ
３１、４４、１３２、１４２　抵抗
４０　バイアス回路
４１、４２、４３、１１２、１３１、１４１　トランジスタ
５０　インダクタ
５１、２３５　キャパシタ
６０　バラスト抵抗
７０、７１、２７０　可変抵抗回路
８０、８１　電源端子
１００、２００、３００　制御回路
１１０　測定回路
１１１　レプリカトランジスタ
１２０　基準電圧源
１３０、１４０、２３０、３３０　比較回路
１３３、１４３、２３３　比較器
１３４、１４４　Ｄラッチ回路
１５０　タイミング回路
２３４　トランスミッションゲート
２３４ａ、２３４ｂ　端子
Ｐ、Ｐ１、Ｐ２　制御端子
Ｒ１、Ｒ２　抵抗
ＳＷ１、ＳＷ２　スイッチ
ＴＲ　トランジスタ

Claims (15)

  1. 　入力された高周波信号を増幅する増幅トランジスタを含む増幅器と、
    　前記増幅器に接続されたバイアス回路と、
    　前記増幅器と前記バイアス回路との間に直列に接続されたインダクタと、
    　前記インダクタに接続された可変抵抗回路と、
    　制御回路と、を備え、
    　前記制御回路は、
    　前記増幅トランジスタの増幅特性値を測定する測定回路と、
    　前記測定回路によって測定された増幅特性値と基準値とを比較する比較回路と、を含み、
    　前記比較回路による比較結果に基づいて、前記可変抵抗回路を制御する、
    　増幅装置。
  2. 　前記測定回路は、前記増幅トランジスタと同じ温度変化特性を有するレプリカトランジスタの電流増幅率又はトランスコンダクタンスを、前記増幅トランジスタの増幅特性値として測定する、
    　請求項１に記載の増幅装置。
  3. 　前記増幅トランジスタ及び前記レプリカトランジスタはいずれも、バイポーラトランジスタであり、
    　前記測定回路は、前記レプリカトランジスタの電流増幅率を測定する、
    　請求項２に記載の増幅装置。
  4. 　前記増幅トランジスタ及び前記レプリカトランジスタはいずれも、トランスコンダクタンス素子であり、
    　前記測定回路は、前記レプリカトランジスタのトランスコンダクタンスを測定する、
    　請求項２に記載の増幅装置。
  5. 　前記測定回路は、前記レプリカトランジスタの出力端子と接続された第１トランジスタを含み、
    　前記比較回路は、
    　第１入力端子、第２入力端子及び出力端子を含む比較器と、
    　前記比較器の第１入力端子に接続された第２トランジスタと、を含み、
    　前記第２入力端子には、前記基準値に対応する基準電圧が入力され、
    　前記第１トランジスタと前記第２トランジスタとは、カレントミラー回路を形成している、
    　請求項２～４のいずれか１項に記載の増幅装置。
  6. 　前記制御回路は、さらに、前記第２入力端子に接続され、前記基準電圧を生成する基準電圧源を含む、
    　請求項５に記載の増幅装置。
  7. 　前記比較器は、前記出力端子から前記比較結果をデジタル信号で出力する、
    　請求項５又は６に記載の増幅装置。
  8. 　前記可変抵抗回路は、
    　抵抗と、
    　前記抵抗に接続されたスイッチとを含み、
    　前記スイッチは、前記デジタル信号に基づいて導通及び非導通が切り替えられる、
    　請求項７に記載の増幅装置。
  9. 　前記比較器は、前記出力端子から前記比較結果をアナログ信号で出力する、
    　請求項５又は６に記載の増幅装置。
  10. 　前記可変抵抗回路は、前記出力端子に接続された制御端子を有するトランジスタを含む、
    　請求項９に記載の増幅装置。
  11. 　前記制御回路は、さらに、前記第１入力端子に入力される信号、又は、前記出力端子から出力される信号を保持する保持回路を含む、
    　請求項７～１０のいずれか１項に記載の増幅装置。
  12. 　前記保持回路は、前記出力端子に接続されたＤラッチ回路である、
    　請求項１１に記載の増幅装置。
  13. 　前記保持回路は、
    　第１端子と、前記比較器に接続された第２端子とを含み、前記第１端子と前記第２端子との導通及び非導通を切り替えるトランスミッションゲートと、
    　前記第１端子又は前記第２端子にシャント接続されたキャパシタとを含む、
    　請求項１１に記載の増幅装置。
  14. 　前記第１端子は、前記第２トランジスタに接続され、
    　前記第２端子は、前記比較器の前記第１入力端子に接続されており、
    　前記キャパシタは、前記第２端子に接続されている、
    　請求項１３に記載の増幅装置。
  15. 　前記保持回路は、前記増幅装置に前記高周波信号が入力されている期間、保持する、
    　請求項１１～１４のいずれか１項に記載の増幅装置。
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