WO2022054771A1 - 電流制御回路、バイアス供給回路及び増幅装置 - Google Patents

電流制御回路、バイアス供給回路及び増幅装置 Download PDF

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一彦 石本
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Definitions

  • the present invention relates to a current control circuit, a bias supply circuit and an amplification device.
  • Patent Document 1 discloses an amplifier circuit including an amplifier transistor and a bias voltage supply circuit that supplies a bias to the amplifier transistor.
  • an object of the present invention is to provide a current control circuit, a bias supply circuit, and an amplification device capable of suppressing deterioration of the strain characteristics of the amplification transistor.
  • the current control circuit is a current control circuit that controls a bias current supplied to an amplification transistor that amplifies a high-frequency signal, and supplies a first current to a first node and a first node.
  • a first constant current source circuit and a variable current source circuit that supplies a second current to the first node based on the comparison result between the potential and the reference potential of the first node are provided, and the first node is the first node. It outputs a control current for controlling the bias current, including the current and the second current.
  • the bias supply circuit includes a current control circuit according to the above aspect and a bias circuit connected to a first node to supply a bias current to an amplification transistor, and the bias circuits control each other.
  • a second current mirror circuit including a fifth transistor and a sixth transistor to which terminals are connected is included, and one input / output terminal and a control terminal of the fifth transistor are connected to the first node and one of the sixth transistors.
  • the input / output terminal of is connected to the control terminal of the amplification transistor.
  • the amplification device includes a bias supply circuit according to the above aspect and an amplification transistor.
  • FIG. 1 is a diagram showing a configuration of an amplification device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a circuit configuration of the power amplifier according to the first embodiment.
  • FIG. 3 is a diagram showing a functional configuration of the current control circuit according to the first embodiment.
  • FIG. 4 is a circuit diagram showing a circuit configuration of the current control circuit according to the first embodiment.
  • FIG. 5 is a diagram showing an output power characteristic (input power characteristic) of the gain of the amplification transistor according to the first embodiment.
  • FIG. 6 is a circuit diagram showing a circuit configuration of a current control circuit according to a modified example of the first embodiment.
  • FIG. 7 is a diagram showing a functional configuration of the current control circuit according to the second embodiment.
  • FIG. 1 is a diagram showing a configuration of an amplification device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a circuit configuration of the power amplifier according to the first embodiment.
  • FIG. 3 is a diagram showing a functional
  • FIG. 8 is a circuit diagram showing a circuit configuration of the current control circuit according to the second embodiment.
  • FIG. 9 is a circuit diagram showing a circuit configuration of a load circuit connected to the current control circuit according to the second embodiment.
  • FIG. 10 is a circuit diagram showing a circuit configuration of the current control circuit according to the third embodiment.
  • FIG. 11 is a diagram showing the first embodiment of the amplification device according to each embodiment.
  • FIG. 12 is a diagram showing a second embodiment of the amplification device according to each embodiment.
  • FIG. 13 is a diagram showing a third embodiment of the amplification device according to the second embodiment.
  • each figure is a schematic diagram and is not necessarily exactly illustrated. Therefore, for example, the scales and the like do not always match in each figure. Further, in each figure, substantially the same configuration is designated by the same reference numeral, and duplicate description will be omitted or simplified.
  • directly connected means that it is directly connected by a connection terminal and / or a wiring conductor without using other circuit elements.
  • the term “connected” includes not only the case of being directly connected by a connection terminal and / or a wiring conductor, but also the case of being electrically connected via another circuit element.
  • “connected between A and B” means that both A and B are connected between A and B.
  • ordinal numbers such as “first” and “second” do not mean the number or order of components unless otherwise specified, and avoid confusion of the same kind of components and distinguish them. It is used for the purpose of
  • FIG. 1 is a diagram showing a configuration of an amplification device 1 according to the present embodiment.
  • the amplification device 1 includes a power amplifier 10 and a current control circuit 20.
  • the power amplifier 10 has an input terminal Pin and an output terminal Pout.
  • the input terminal Pin is connected to, for example, an RFIC (Radio Frequency Integrated Circuit).
  • the output terminal Pout is connected to, for example, an antenna element (not shown).
  • the power amplifier 10 amplifies the high frequency signal input from the input terminal Pin and outputs it from the output terminal Pout.
  • the high frequency signal is, for example, a signal compliant with a communication standard such as Wi-Fi (registered trademark), LTE (Long Term Evolution) or 5G (5th Generation).
  • the power amplifier 10 is a power amplifier that amplifies a high frequency signal for transmission.
  • the power amplifier 10 is arranged, for example, in the front end portion of a multimode / multiband compatible mobile phone.
  • the current control circuit 20 controls the bias current Ibpa supplied to the amplification transistor 11 (see FIG. 2) included in the power amplifier 10. Specifically, the current control circuit 20 supplies the control current Ib output from the node N1 to the power amplifier 10.
  • the control current Ib is a current for controlling the bias current Ibpa of the amplification transistor 11. The relationship between the control current Ib and the bias current Ibpa will be described later.
  • the current control circuit 20 is also called a PAC (Power Amplifier Controller), and controls the operation of the power amplifier 10 by controlling the bias current Ibpa.
  • PAC Power Amplifier Controller
  • FIG. 2 is a circuit diagram showing a circuit configuration of the power amplifier 10 according to the present embodiment.
  • the power amplifier 10 includes an amplification transistor 11, a bias circuit 12, and a DC cut capacitor C1.
  • the amplification transistor 11 is a transistor that amplifies the input high frequency signal.
  • the amplification transistor 11 is a bipolar transistor and has a base, a collector and an emitter.
  • the amplification transistor 11 is an npn-type bipolar transistor formed by using, for example, silicon (Si), silicon germanium (SiGe), or gallium arsenide (GaAs).
  • the base of the amplification transistor 11 is an example of a control terminal, and is connected to the input terminal Pin via the DC cut capacitor C1.
  • the collector of the amplification transistor 11 is connected to the output terminal Pout.
  • the emitter of the amplification transistor 11 is connected to ground (that is, grounded).
  • the power amplifier 10 may include a plurality of amplification transistors 11.
  • the plurality of amplification transistors 11 may form a multi-cell type bipolar transistor.
  • the bias circuit 12 supplies the bias current Ibpa to the amplification transistor 11.
  • the bias circuit 12 is connected to the node N1 of the current control circuit 20.
  • the bias circuit 12 has a control input terminal 13 and a power supply terminal 14.
  • the control input terminal 13 is connected to the node N1.
  • the bias circuit 12 includes transistors Tr1, Tr2 and Tr3, and a resistor R1.
  • the transistors Tr1 and Tr2 are connected to each other with control terminals to form a current mirror circuit.
  • the current mirror circuit is an example of a second current mirror circuit, and is connected to the amplification transistor 11.
  • the transistors Tr1 and Tr2 are the same type of transistors. Specifically, the transistors Tr1 and Tr2 are bipolar transistors, respectively, and have a base, a collector, and an emitter. The base is an example of a control terminal, and the collector and the emitter are examples of input / output terminals, respectively.
  • the transistors Tr1 and Tr2 are npn type bipolar transistors formed by using, for example, Si, SiGe or GaAs.
  • Transistor Tr1 is an example of the fifth transistor.
  • the collector and the base of the transistor Tr1 are connected to each other and connected to the control input terminal 13 via the resistor R1. That is, the collector and the base of the transistor Tr1 are connected to the node N1 of the current control circuit 20.
  • the emitter of the transistor Tr1 is connected to the ground via the transistor Tr3.
  • Transistor Tr2 is an example of the sixth transistor.
  • the collector of the transistor Tr2 is connected to the power supply terminal 14.
  • the base of the transistor Tr2 is connected to the base of the transistor Tr1.
  • the emitter of the transistor Tr2 is connected to the base of the amplification transistor 11.
  • the emitter of the transistor Tr2 may be directly connected to the base of the amplification transistor 11 or may be connected via a circuit element such as an inductor.
  • the transistor Tr3 is a transistor of the same type as the amplification transistor 11.
  • the transistor Tr3 is a bipolar transistor and has a base, a collector and an emitter.
  • the transistor Tr3 is, for example, an npn type bipolar transistor formed by using Si, SiGe or GaAs.
  • the transistor Tr3 is an example of the tenth transistor, and a diode is connected between the emitter of the transistor Tr1 and the reference potential. Specifically, the base of the transistor Tr3 and the collector are connected to each other and connected to the emitter of the transistor Tr1. The emitter of the transistor Tr3 is connected to ground, which is an example of a reference potential.
  • FIG. 3 is a diagram showing a functional configuration of the current control circuit 20 according to the present embodiment.
  • the current control circuit 20 includes a node N1, a constant current source circuit 30, and a variable current source circuit 40.
  • the constant current source circuit 30 is an example of the first constant current source circuit, and supplies the first current Ib1 to the node N1.
  • the first current Ib1 is a constant current.
  • the variable current source circuit 40 supplies the second current Ib2 to the node N1 based on the comparison result between the potential of the node N1 and the reference potential.
  • the second current Ib2 is a variable current whose magnitude changes based on the comparison result. Specifically, the variable current source circuit 40 increases the second current Ib2 when the potential of the node N1 drops, and decreases the second current Ib2 when the potential of the node N1 rises.
  • the node N1 is an example of the first node and is connected to the bias circuit 12 of the power amplifier 10.
  • the node N1 is located on the path connecting the constant current source circuit 30 and the bias circuit 12.
  • the node N1 is an output terminal that outputs the control current Ib.
  • the control current Ib is a current for controlling the bias current Ibpa.
  • the control current Ib includes a first current Ib1 and a second current Ib2. That is, the current amount of the control current Ib is the sum of the current amount of the first current Ib1 and the current amount of the second current Ib2.
  • variable current source circuit 40 includes a variable current source 41 and a potential monitoring unit 42 as functions.
  • the variable current source 41 generates and outputs a second current Ib2. Specifically, the variable current source 41 generates and outputs a second current Ib2 whose magnitude changes based on the monitoring result (specifically, the potential comparison result) by the potential monitoring unit 42.
  • the potential monitoring unit 42 monitors the potential of the node N1.
  • the potential monitoring unit 42 compares the potential of the node N1 with the reference potential, and controls the variable current source 41 based on the comparison result.
  • the reference potential is the potential of the node N1 at a predetermined timing. That is, the reference potential is the potential of the node N1 at a time point earlier than the timing at which the potential is monitored.
  • the reference potential is the potential of the node N1 when the signal strength of the high frequency signal input to the input terminal Pin of the power amplifier 10 is equal to or less than the threshold value.
  • the reference potential may be the potential of the node N1 when the temperature of the amplification transistor 11 is equal to or lower than the threshold value.
  • the reference potential may be the potential of the node N1 when the signal strength of the high frequency signal is equal to or less than the threshold value and the temperature of the amplification transistor 11 is equal to or less than the threshold value.
  • the threshold value is, for example, an amplification transistor when the variable current source circuit 40 does not supply the second current Ib2 and only the first current Ib1 supplied from the constant current source circuit 30 is supplied to the bias circuit 12 as the control current Ib.
  • the threshold value does not have to be limited to these.
  • variable current source circuit 40 supplies the node N1 with a second current Ib2 having a size corresponding to the potential difference between the potential of the node N1 and the reference potential.
  • the combined current of the first current Ib1 and the second current Ib2 is output from the node N1 as the control current Ib and supplied to the bias circuit 12.
  • the variable current source circuit 40 does not supply the second current Ib2 when the potential of the node N1 is equal to or higher than the reference potential. That is, the first current Ib1 is output from the node N1 as the control current Ib and supplied to the bias circuit 12.
  • FIG. 4 is a circuit diagram showing a circuit configuration of the current control circuit 20 according to the present embodiment.
  • the constant current source circuit 30 includes transistors 31 and 32 and a constant current source 33.
  • the constant current source circuit 30 supplies a current having the same magnitude as the constant current output by the constant current source 33 or a magnitude proportional to the constant current to the node N1 as the first current Ib1.
  • the transistors 31 and 32 are connected to each other with control terminals to form a current mirror circuit.
  • the current mirror circuit is an example of the first current mirror circuit, and is connected to the constant current source 33 and the node N1.
  • Transistors 31 and 32 are the same type of transistors. Specifically, the transistors 31 and 32 are field effect transistors, respectively, and have a gate, a drain, and a source. The gate is an example of a control terminal, and the drain and the source are examples of input / output terminals, respectively.
  • the transistors 31 and 32 are p-channel MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) formed by using, for example, Si.
  • the transistor 31 is an example of the first transistor.
  • the source of the transistor 31 is connected to the voltage source Vbatt and the drain is connected to the node N1.
  • the gate of the transistor 31 is connected to the constant current source 33.
  • the transistor 32 is an example of a second transistor.
  • the source of the transistor 32 is connected to the voltage source Vbatt.
  • the drain and gate of the transistor 32 are connected to the constant current source 33.
  • the constant current source 33 outputs a constant current.
  • the constant current source 33 is, for example, a current output DAC (Digital to Analog Converter), a voltage-current conversion circuit, or the like.
  • the constant current source 33 may include, in addition to the voltage-current conversion circuit, a circuit that detects the input power or the output power and converts it into a voltage. The voltage converted by the circuit may be converted into a current by a voltage-current conversion circuit and output. Further, the constant current source 33 may output a constant current by converting heat into a current.
  • the current mirror circuit of the constant current source circuit 30 By configuring the current mirror circuit of the constant current source circuit 30 with MOSFETs, the current mirror circuit can be operated by gate voltage control. As a result, power consumption can be suppressed. Further, the current output by the constant current source 33 can be accurately converted into the first current Ib1.
  • variable current source circuit 40 includes a sample hold circuit 43, a control unit 44, and an operational amplifier 45.
  • the function of the variable current source 41 shown in FIG. 3 is realized by the operational amplifier 45.
  • the function of the potential monitoring unit 42 shown in FIG. 3 is realized by the sample hold circuit 43, the control unit 44, and the operational amplifier 45. That is, the operational amplifier 45 has at least a part of each function of the variable current source 41 and the potential monitoring unit 42.
  • the sample hold circuit 43 is an example of a hold circuit that holds the reference potential. Specifically, the sample hold circuit 43 holds the potential of the node N1 at a predetermined timing as a reference potential. In this embodiment, the sample hold circuit 43 is directly connected to the node N1.
  • the sample hold circuit 43 includes, for example, a capacitor and a switch for switching between conduction and non-conduction between the capacitor and the node N1.
  • the continuity and non-conduction of the switch are controlled by the signal level of the timing signal input from the control unit 44.
  • the control unit 44 controls the timing at which the sample hold circuit 43 holds the potential of the node N1 as a reference potential.
  • the control unit 44 is a level shifter that adjusts the signal level of the signal input via the timing input terminal 21.
  • the signal input via the timing input terminal 21 is a signal indicating the timing for holding the potential of the node N1, that is, a signal indicating the timing for acquiring the potential of the node N1 as a reference potential.
  • the control unit 44 changes the signal level of the timing signal supplied to the sample hold circuit 43 from low level to high level (or from high level to low level). As a result, the switch of the sample hold circuit 43 becomes conductive, and the potential of the node N1 is held in the capacitor.
  • the operational amplifier 45 is an example of the first operational amplifier, and has a non-inverting input terminal (+), an inverting input terminal (-), and an output terminal.
  • the non-inverting input terminal is an example of the first input terminal, and is connected to the node N1 via the sample hold circuit 43.
  • the inverting input terminal is an example of the second input terminal and is connected to the node N1.
  • the output terminal is an example of the first output terminal and is connected to the node N1. For example, the inverting input terminal and the output terminal are directly connected to the node N1.
  • the operational amplifier 45 operates as an error amplifier. That is, the operational amplifier 45 outputs a current having a magnitude corresponding to the difference between the potential applied to the non-inverting input terminal and the potential applied to the inverting input terminal as the second current Ib2 from the output terminal.
  • a reference potential held by the sample hold circuit 43 is applied to the non-inverting input terminal.
  • the potential of the node N1 is applied to the inverting input terminal.
  • the potential applied to the inverting input terminal is the potential of the node N1 at the time of monitoring.
  • the operational amplifier 45 supplies the current corresponding to the potential difference between the reference potential and the potential of the node N1 at the time of monitoring from the output terminal to the node N1 as the second current Ib2.
  • the timing input terminal 21 is an external input terminal included in the current control circuit 20.
  • the timing input terminal 21 is connected to, for example, a BBIC (Baseband Integrated Circuit) or an RFIC.
  • the BBIC or RFIC performs at least one of the comparison between the high frequency signal and the threshold value and the comparison between the temperature of the amplification transistor 11 and the threshold value, and determines the timing at which the potential of the node N1 should be held as the reference potential.
  • the BBIC or RFIC outputs a signal indicating the determined timing.
  • the output signal is input to the control unit 44 via the timing input terminal 21.
  • the control unit 44 may determine the timing. For example, at least one of the power information indicating the signal power of the high frequency signal and the temperature information indicating the temperature of the amplification transistor 11 may be input to the timing input terminal 21.
  • the control unit 44 includes a memory for storing the threshold value, and may determine a timing for holding the potential of the node N1 as a reference potential based on at least one of the power information and the temperature information.
  • the control unit 44 determines the timing, the timing input terminal 21 may not be provided.
  • the control unit 44 includes a detection unit that detects at least one of the signal power of the high frequency signal and the temperature of the amplification transistor 11, and the node N1 is based on at least one of the signal power and the signal power detected by the detection unit. You may decide the timing to hold the potential of.
  • the control unit 44 further includes a delay circuit connected to the detection unit and the sample hold circuit 43. The delay circuit generates a predetermined timing signal based on the detection result, and inputs the generated timing signal to the sample hold circuit 43. As a result, the sample hold circuit 43 can hold the potential of the node N1 at the timing when it should be held.
  • the current control circuit 20 outputs the first current Ib1 supplied by the constant current source circuit 30 as the control current Ib from the node N1.
  • the control current Ib is input to the bias circuit 12 from the node N1 of the current control circuit 20 via the control input terminal 13.
  • the transistor Tr1 and the transistor Tr2 form a current mirror circuit, so that a current corresponding to the control current Ib flows from the power supply terminal 14 via the transistor Tr2 and becomes the base of the amplification transistor 11 as the bias current Ibpa. Be supplied.
  • the amplification transistor 11 operates stably due to the bias current Ibpa, so that the high-frequency signal is appropriate. Can be amplified to. At this time, the gain of the amplification transistor 11 is stable.
  • the bias current Ibpa which is the collector current of the transistor Tr2, begins to decrease.
  • the current flowing through the base of the transistor Tr2 out of the control current Ib increases. Therefore, of the control currents Ib, the currents flowing through the transistors Tr1 and Tr3 are reduced. Since the current flowing through the transistors Tr1 and Tr3 is reduced, the voltage drop in the transistors Tr1 and Tr3 is reduced, so that the collector potential of the transistor Tr1 is lowered. Since the collector potential of the transistor Tr1 is equal to the base potential of the transistor Tr2, the base-emitter voltage of the transistor Tr2 decreases due to the decrease of the base potential, and eventually the bias current Ibpa cannot be maintained. Therefore, as the bias current Ibpa decreases, the gain of the amplification transistor 11 decreases.
  • FIG. 5 is a diagram showing an output power characteristic (input power characteristic) of the gain of the amplification transistor 11 according to the present embodiment.
  • the vertical axis represents the gain of the amplification transistor 11.
  • the horizontal axis represents the signal power (output power) of the high frequency signal output from the output terminal Pout of the power amplifier 10.
  • the horizontal axis can be replaced with the signal power (input power) of the high frequency signal input to the input terminal Pin of the power amplifier 10.
  • FIG. 5 shows, as a comparative example, the output power characteristic of the gain of the amplification transistor 11 when the current control circuit 20 does not include the variable current source circuit 40 and a constant current is supplied as the control current Ib.
  • the bias current Ibpa is set when there is no signal so that the bias current Ibpa corresponding to the 27.5 dBm output flows.
  • a decrease in the gain of the amplification transistor 11 is confirmed in the range of 20 dBm or more.
  • the control current Ib has a constant magnitude
  • the potential of the node N1 drops when the signal power of the high frequency signal is high, and as a result, the bias current Ibpa cannot be secured.
  • the gain of the amplification transistor 11 decreases. That is, the linearity of the gain with respect to the input power cannot be maintained, and the output distortion increases in the case of a large power.
  • the current control circuit 20 includes a variable current source circuit 40.
  • the variable current source circuit 40 additionally supplies the second current Ib2 to the node N1 with respect to the first current Ib1 when the potential of the node N1 drops.
  • the inverting input terminal of the operational amplifier 45 since the inverting input terminal of the operational amplifier 45 is connected to the node N1, when the potential of the node N1 drops, the potential difference between the non-inverting input terminal and the inverting input terminal becomes large.
  • the operational amplifier 45 supplies a current corresponding to the magnitude of the potential difference from the output terminal to the node N1 as a second current Ib2.
  • the current including the first current Ib1 and the second current Ib2 is output from the node N1 as the control current Ib.
  • the control current Ib By increasing the control current Ib, it is possible to secure the amount of current flowing through the transistors Tr1 and Tr3 while increasing the current supplied to the base of the transistor Tr2 of the bias circuit 12. Therefore, the voltage drop amount of the transistors Tr1 and Tr3 can be maintained, and the collector potential of the transistor Tr1, that is, the base potential of the transistor Tr2 can be maintained. Therefore, since the bias current Ibpa can be secured, the gain of the amplification transistor 11 can be maintained. For example, as shown in FIG. 5 as an example, it was confirmed that the gain of the amplification transistor 11 could be maintained even at about 27.5 dBm.
  • the power amplifier 10 when a high frequency signal is continuously input to the amplification transistor 11, the power amplifier 10 generates heat by consuming power, and its temperature rises.
  • the temperature of the amplification transistor 11 rises, the base-emitter voltage of the amplification transistor 11 decreases, so that the gain also decreases. Therefore, the gain of the amplification transistor 11 cannot be maintained only by supplying a constant bias current Ibpa to the base of the amplification transistor 11.
  • the second current Ib2 is supplied to the node N1 by detecting the decrease in the potential of the node N1. Therefore, the control current Ib can be increased, the bias current Ibpa can be increased, and the decrease in the gain of the amplification transistor 11 can be suppressed.
  • the current control circuit 20 is a current control circuit that controls the bias current supplied to the amplification transistor 11 that amplifies the high frequency signal, and is the first to the node N1 and the node N1.
  • a constant current source circuit 30 for supplying the current Ib1 and a variable current source circuit 40 for supplying the second current Ib2 to the node N1 based on the comparison result between the potential of the node N1 and the reference potential are provided.
  • the node N1 outputs a control current Ib for controlling the bias current Ibpa, which includes the first current Ib1 and the second current Ib2.
  • the second current Ib2 is additionally output from the node N1 based on the comparison result between the potential of the node N1 and the reference potential.
  • the amount of the control current Ib By adjusting the amount of the control current Ib, the amount of the bias current Ibpa supplied to the amplification transistor 11 can also be adjusted. For example, since the decrease in the bias current Ibpa can be suppressed, the deterioration of the strain characteristic of the amplification transistor 11 can be suppressed.
  • the reference potential is the potential of the node N1 when the signal strength of the high frequency signal is equal to or less than the threshold value.
  • the bias current Ibpa can be maintained, and the decrease in the gain of the amplification transistor 11 can be suppressed. Therefore, since the output distortion in the case of a large power can be suppressed, the deterioration of the distortion characteristic of the amplification transistor 11 can be suppressed.
  • the reference potential may be the potential of the node N1 when the temperature of the amplification transistor 11 is equal to or less than the threshold value.
  • the bias current Ibpa can be increased and the decrease in the gain of the amplification transistor 11 can be suppressed. Therefore, since the output distortion at high temperature can be suppressed, the deterioration of the distortion characteristic of the amplification transistor 11 can be suppressed.
  • variable current source circuit 40 includes a sample hold circuit 43 that holds the potential of the node N1 at a predetermined timing as a reference potential, and an operational amplifier 45 having a non-inverting input terminal, an inverting input terminal, and an output terminal. ..
  • the non-inverting input terminal of the operational amplifier 45 is connected to the node N1 via the sample hold circuit 43.
  • the inverting input terminal and the output terminal of the operational amplifier 45 are connected to the node N1.
  • the sample hold circuit 43 can hold the potential of the node N1 at the time of inputting a low power signal or at a low temperature as a reference potential. Further, the operational amplifier 45 can supply the second current Ib2 based on the potential difference between the potential of the node N1 and the reference potential. As described above, deterioration of distortion characteristics can be suppressed by a simple circuit configuration.
  • variable current source circuit 40 further includes a control unit 44 that controls the timing at which the sample hold circuit 43 holds the potential of the node N1 as a reference potential.
  • the potential of the node N1 can be held as a reference potential at an appropriate timing. Since the accuracy of the reference potential as a comparison target with the node N1 can be improved, an appropriate control current Ib according to the situation can be supplied to the bias circuit 12. Therefore, deterioration of the strain characteristics of the amplification transistor 11 can be appropriately suppressed.
  • the constant current source circuit 30 includes a constant current source 33 and a first current mirror circuit including transistors 31 and 32 to which control terminals are connected to each other.
  • One input / output terminal and a control terminal of the transistor 32 are connected to a constant current source 33.
  • One input / output terminal of the transistor 31 is connected to the node N1.
  • the other input / output terminals of the transistor 31 and the other input / output terminals of the transistor 32 are connected to the voltage source Vbatt.
  • a small current source such as a current output DAC can be used as a constant current source, so that it is possible to realize a current control circuit 20 having low power consumption and a high degree of freedom in the arrangement of circuit configurations. can.
  • the operational amplifier 45 supplies a current having a magnitude corresponding to the difference between the potential applied to the non-inverting input terminal and the potential applied to the inverting input terminal from the output terminal to the node N1 as a second current Ib2. do.
  • variable current source circuit 140 increases the second current Ib2 when the potential of the node N1 drops, and decreases the second current Ib2 when the potential of the node N1 rises.
  • the bias supply circuit includes a current control circuit 20 and a bias circuit 12 connected to the node N1 and supplying the bias current Ibpa to the amplification transistor 11.
  • the bias circuit 12 includes a second current mirror circuit including transistors Tr1 and Tr2 whose control terminals are connected to each other. One input / output terminal and a control terminal of the transistor Tr1 are connected to the node N1. One input / output terminal of the transistor Tr2 is connected to the control terminal of the amplification transistor 11.
  • the bias circuit 12 further includes a transistor Tr3 connected by a diode between another input / output terminal of the transistor Tr1 and a reference potential.
  • the bias current Ibpa is adjusted according to the magnitude of the control current Ib, so that deterioration of the strain characteristics can be suppressed more appropriately.
  • the amplification device 1 includes the bias supply circuit and the amplification transistor 11.
  • FIG. 6 is a circuit diagram showing a circuit configuration of the current control circuit 20a according to a modified example of the present embodiment.
  • the current control circuit 20a is different from the current control circuit 20 according to the first embodiment in that the filter 22 is newly provided.
  • the filter 22 is connected between the node N1 and the sample hold circuit 43.
  • the filter 22 has a frequency band including the signal frequency of the high frequency signal as a cutoff frequency band.
  • the filter 22 is a low-pass filter or a band-pass filter.
  • the current control circuit 20a is connected between the node N1 and the sample hold circuit 43, and includes a filter 22 having a frequency band including the signal frequency of the high frequency signal as a cutoff frequency band.
  • the sample hold circuit 43 can stably hold the DC component of the potential of the node N1. Therefore, the accuracy of the reference potential can be improved, and the deterioration of the strain characteristic can be suppressed.
  • FIG. 7 is a diagram showing a functional configuration of the current control circuit 120 according to the present embodiment.
  • the current control circuit 120 includes nodes N1 and N2, constant current source circuits 130 and 131, and a variable current source circuit 140.
  • the node N1 is the same as that of the first embodiment, and is connected to the control input terminal 13 (see FIG. 2) of the bias circuit 12 of the power amplifier 10.
  • the node N2 is an example of the second node and is connected to the load circuit 150.
  • the node N2 is located on the path connecting the constant current source circuit 131 and the load circuit 150.
  • the constant current source circuit 130 is an example of the first constant current source circuit, and supplies the first current Ib1 to the node N1.
  • the first current Ib1 is a constant current.
  • the constant current source circuit 131 is an example of the second constant current source circuit, and supplies the third current Ib3 to the node N2.
  • the constant current source circuit 131 supplies the third current Ib3 to the load circuit 150 via the node N2.
  • the third current Ib3 is a constant current. Specifically, the third current Ib3 has the same magnitude as the first current Ib1.
  • variable current source circuit 140 supplies the second current Ib2 to the node N1 based on the comparison result between the potential of the node N1 and the reference potential.
  • the reference potential is the potential of node N2.
  • variable current source circuit 140 includes a variable current source 41 and a potential difference monitoring unit 142 as functions.
  • the variable current source 41 is the same as that of the first embodiment.
  • the potential difference monitoring unit 142 monitors the potential difference between the potential of the node N1 and the potential of the node N2. That is, the potential difference monitoring unit 142 compares the potential of the node N1 with the potential of the node N2 which is the reference potential.
  • the operation of the variable current source circuit 140 is the same as that of the variable current source circuit 40 according to the first embodiment, except that the reference potential is the potential of the node N2.
  • FIG. 8 is a circuit diagram showing a circuit configuration of the current control circuit 120 according to the present embodiment.
  • the constant current source circuits 130 and 131 include transistors 31, 32 and 132, and a constant current source 33.
  • the constant current source circuit 130 includes transistors 31 and 32, and a constant current source 33.
  • the constant current source circuit 131 includes transistors 32 and 132 and a constant current source 33. That is, the transistor 32 and the constant current source 33 play a part of the respective functions of the constant current source circuits 130 and 131.
  • the constant current source circuit 130 has the same configuration as the constant current source circuit 30 according to the first embodiment. That is, the transistors 31 and 32 and the constant current source 33 are the same as those in the first embodiment.
  • the constant current source circuit 131 has the same configuration as the constant current source circuit 130. Specifically, in the constant current source circuit 131, the transistors 32 and 132 are connected to each other with control terminals to form a current mirror circuit. The current mirror circuit is connected to the constant current source 33 and the node N2.
  • the transistor 132 is a transistor of the same type as the transistor 32. Specifically, the transistor 132 is a field effect transistor and has a gate, a drain and a source. The gate is an example of a control terminal, and the drain and the source are examples of input / output terminals, respectively.
  • the transistor 132 is a p-channel MOSFET formed by using, for example, Si.
  • Transistor 132 is an example of a third transistor.
  • the source of the transistor 132 is connected to the voltage source Vbatt and the drain is connected to the node N2.
  • the gate of the transistor 132 is connected to the constant current source 33.
  • the transistor 132 is, for example, a transistor having the same characteristics as the transistor 31. Thereby, the third current Ib3 flowing through the transistor 132 can be made the same as the first current Ib1 flowing through the transistor 31.
  • variable current source circuit 140 includes an operational amplifier 45. That is, the operational amplifier 45 has the functions of the variable current source 41 and the potential difference monitoring unit 142.
  • the non-inverting input terminal of the operational amplifier 45 is connected to the node N2.
  • the inverting input terminal and the output terminal of the operational amplifier 45 are connected to the node N1.
  • each terminal of the operational amplifier 45 is directly connected to the node N1 or N2.
  • the potential of the node N2 is applied to the non-inverting input terminal as a reference potential.
  • the potential of the node N1 is applied to the inverting input terminal.
  • the operational amplifier 45 supplies the current corresponding to the potential difference between the reference potential and the potential of the node N1 at the time of monitoring from the output terminal to the node N1 as the second current Ib2.
  • a load circuit 150 is connected to the node N2.
  • the amplification device according to this embodiment includes a load circuit 150.
  • the load circuit 150 has a circuit configuration equivalent to that of the power amplifier 10.
  • FIG. 9 is a circuit diagram showing a circuit configuration of the load circuit 150 according to the present embodiment.
  • the load circuit 150 includes transistors 151 to 154 and resistors R2. Further, the load circuit 150 has a current input terminal 155 and a power supply terminal 156. The current input terminal 155 is connected to the node N2 of the current control circuit 120.
  • the transistors 151 to 154 correspond to the transistors Tr1 to Tr3 and the amplification transistor 11 of the power amplifier 10, respectively.
  • the connection relationship between the transistors 151 to 154 is the same as the connection relationship between the transistors Tr1 to Tr3 and the amplification transistor 11.
  • the transistors 151 and 152 are connected to each other with control terminals to form a current mirror circuit.
  • the current mirror circuit is an example of a third current mirror circuit, and is connected to the transistor 154.
  • the transistors 151 and 152 are the same kind of transistors as each other, and are the same kind of transistors as the transistors Tr1 and Tr2 of the bias circuit 12.
  • the transistors 151 and 152 are npn type bipolar transistors formed by using, for example, Si, SiGe or GaAs.
  • Transistor 151 is an example of the 7th transistor.
  • the collector and the base of the transistor 151 are connected to each other and connected to the current input terminal 155 via the resistor R2. That is, the collector and the base of the transistor 151 are connected to the node N2 of the current control circuit 120.
  • the emitter of the transistor 151 is connected to the ground via the transistor 153.
  • Transistor 152 is an example of the eighth transistor.
  • the collector of the transistor 152 is connected to the power supply terminal 156.
  • the base of the transistor 152 is connected to the base of the transistor 151.
  • the emitter of the transistor 152 is connected to the base of the transistor 154.
  • the transistor 153 is a transistor of the same type as the transistor Tr3 of the bias circuit 12.
  • the transistor 153 is a bipolar transistor and has a base, a collector and an emitter.
  • the transistor 153 is an npn type bipolar transistor formed by using, for example, Si, SiGe or GaAs.
  • the transistor Tr3 of the bias circuit 12 is an FET
  • the transistor 153 is also an FET.
  • the transistor 153 is an example of the eleventh transistor, and a diode is connected between the emitter of the transistor 151 and the reference potential. Specifically, the base of the transistor 153 and the collector are connected to each other and connected to the emitter of the transistor 151. The emitter of the transistor 153 is connected to ground, which is an example of a reference potential.
  • the transistor 154 is a transistor of the same type as the amplification transistor 11 of the bias circuit 12.
  • Transistor 154 is a bipolar transistor and has a base, collector and emitter.
  • the transistor 154 is an npn type bipolar transistor formed by using, for example, Si, SiGe or GaAs.
  • Transistor 154 is an example of the ninth transistor. Unlike the amplification transistor 11, the transistor 154 does not input a high frequency signal to the base. That is, the base of the transistor 154 is connected to the emitter of the transistor 152 and not to the input terminal Pin. The emitter of the transistor 154 is connected to ground, which is an example of a reference potential. The collector of the transistor 154 is connected to the power supply terminal 156.
  • the load circuit 150 has a circuit element of the same type as the circuit element included in the power amplifier 10, and has a circuit configuration imitating the power amplifier 10.
  • the load circuit 150 is different from the power amplifier 10 in that a high frequency signal is not input.
  • the transistors 151 to 154 and the resistor R2 of the load circuit 150 may have the same characteristics (for example, the same temperature characteristics) as the transistors Tr1 to Tr3 and the amplification transistor 11 and the resistor R1 of the power amplifier 10, respectively.
  • the same load action as that of the power amplifier 10 can be exerted on the load circuit 150, so that the accuracy of the potential of the node N2, that is, the reference potential can be improved.
  • the transistors 151 to 154 and the resistor R2 of the load circuit 150 may have a configuration in which the transistors Tr1 to Tr3, the amplification transistor 11 and the resistor R1 of the power amplifier 10 are scaled down (size down), respectively.
  • the transistor 132 connected to the node N2 may also have a configuration in which the transistor 31 connected to the node N1 is scaled down. For example, by using a 1/10 size element as each circuit element, the third current Ib3 can be reduced and the power consumption can be reduced.
  • the load circuit 150 shown in FIG. 9 is connected to the node N2. No high frequency signal is input to the load circuit 150. Further, the load circuit 150 is not thermally coupled to the power amplifier 10. Therefore, the potential of the node N2 is stable without being affected by the magnitude of the signal power of the high frequency signal and the temperature of the power amplifier 10. That is, the reference potential, which is the potential of the node N2, is kept constant. Therefore, the operational amplifier 45 shown in FIG. 8 can monitor the decrease in the potential of the node N1 by comparing with the potential of the node N2.
  • variable current source circuit 140 When the potential of the node N1 drops, the variable current source circuit 140 additionally supplies the second current Ib2 to the node N1 with respect to the first current Ib1.
  • the inverting input terminal of the operational amplifier 45 since the inverting input terminal of the operational amplifier 45 is connected to the node N1, when the potential of the node N1 drops, the potential difference between the non-inverting input terminal and the inverting input terminal becomes large. Become.
  • the operational amplifier 45 outputs a current corresponding to the magnitude of the potential difference from the output terminal to the node N1 as a second current Ib2.
  • the current including the first current Ib1 and the second current Ib2 is output from the node N1 as the control current Ib.
  • the bias current Ibpa supplied to the amplification transistor 11 can be secured, and the gain of the amplification transistor 11 can be maintained. It was confirmed that the gain of the amplification transistor 11 can be maintained even in the current control circuit 120 according to the present embodiment, as shown in FIG. 5 as an example, even at about 27.5 dBm. The gain of the amplification transistor 11 can be maintained not only when the signal power of the high-frequency signal is high power but also when the temperature of the power amplifier 10 rises.
  • the current control circuit 120 is via the node N1, the constant current source circuit 130, the variable current source circuit 140, the node N2 to which the load circuit 150 is connected, and the node N2.
  • a constant current source circuit 131 that supplies a third current Ib3 to the load circuit 150 is provided.
  • the reference potential is the potential of the second node N2.
  • variable current source circuit 140 includes an operational amplifier 45 having a non-inverting input terminal, an inverting input terminal, and an output terminal.
  • the non-inverting input terminal is connected to the node N2.
  • the inverting input terminal and the output terminal are connected to the node N1.
  • the second current Ib2 based on the potential difference between the potential of the node N1 and the potential of the node N2 can be supplied.
  • deterioration of distortion characteristics can be suppressed by a simple circuit configuration.
  • the constant current source circuit 130 includes a transistor 31.
  • the constant current source circuit 131 includes a constant current source 33 and a transistor 32.
  • the transistors 31 and 32 are connected to each other with control terminals to form a current mirror circuit.
  • One input / output terminal of the transistor 31 is connected to the node N1, and the input / output terminal and the control terminal of the transistor 32 are connected to the constant current source 33.
  • the other input / output terminals of the transistor 31 and the other input / output terminals of the transistor 32 are connected to the voltage source Vbatt.
  • a small current source such as a current output DAC can be used as a constant current source, so that it is possible to realize a current control circuit having low power consumption and a high degree of freedom in the arrangement of the circuit configuration. ..
  • the constant current source circuit 131 further includes a transistor 132.
  • the transistors 32 and 132 are connected to each other with control terminals to form a current mirror circuit.
  • One input / output terminal of the transistor 132 is connected to the node N2.
  • the other input / output terminals of the transistor 132 are connected to the voltage source Vbatt.
  • the current can be passed through the load circuit 150 with high accuracy by the current mirror circuit, and the potential of the node N2, which is the reference potential, can be stabilized. Therefore, deterioration of the strain characteristics of the amplification transistor 11 can be appropriately suppressed.
  • the bias supply circuit includes a current control circuit 120, a bias circuit 12 connected to the node N1 and supplying the bias current Ibpa to the amplification transistor 11, and a load circuit 150.
  • the bias circuit 12 includes a second current mirror circuit including transistors Tr1 and Tr2 whose control terminals are connected to each other. One input / output terminal and a control terminal of the transistor Tr1 are connected to the node N1. One input / output terminal of the transistor Tr2 is connected to the control terminal of the amplification transistor 11.
  • the load circuit 150 includes a third current mirror circuit including transistors 151 and 152 to which control terminals are connected to each other, and a transistor 154.
  • One input / output terminal and a control terminal of the transistor 151 are connected to the node N2.
  • One input / output terminal of the transistor 152 is connected to a control terminal of the transistor 154.
  • the transistors 151 and 152 are the same type of transistors as the transistors Tr1 and Tr2, respectively.
  • the transistor 154 is a transistor of the same type as the amplification transistor 11.
  • the load circuit 150 as a scaled-down configuration of the power amplifier 10, the power consumed by the load circuit 150 can be reduced. Therefore, deterioration of the strain characteristic of the amplification transistor 11 can be appropriately suppressed with low power consumption.
  • FIG. 10 is a circuit diagram showing a circuit configuration of the current control circuit 120a according to the present embodiment.
  • the functional configuration of the current control circuit 120a corresponds to a configuration in which the current control circuit 120 and the load circuit 150 shown in FIG. 7 are combined.
  • the current control circuit 120a includes constant current source circuits 130 and 131a, a variable current source circuit 140, a load circuit 150a, and an operational amplifier 160.
  • the constant current source circuits 130 and 131a include transistors 31 and 32 and a constant current source 33.
  • the constant current source circuit 130 includes transistors 31 and 32, and a constant current source 33.
  • the constant current source circuit 131a includes a transistor 32 and a constant current source 33. That is, the transistor 32 and the constant current source 33 are responsible for at least a part of the respective functions of the constant current source circuits 130 and 131a.
  • the constant current source circuit 130 according to the present embodiment is the same as the constant current source circuit 130 according to the second embodiment.
  • the load circuit 150a is connected between the drain of the transistor 32 and the constant current source 33. That is, in the present embodiment, the node N2 is an internal terminal located on the path connecting the drain of the transistor 32 and the load circuit 150a, and is not an output terminal of the constant current source circuit 131a.
  • the gate of the transistor 32 is directly connected to the constant current source 33.
  • the gate of the transistor 32 is connected to the drain of the transistor 32 via the load circuit 150a.
  • the load circuit 150a includes a transistor 151a.
  • the transistor 151a is an example of a fourth transistor.
  • Transistor 151a is a field effect transistor and has a gate, drain and source. The gate is an example of a control terminal, and the drain and the source are examples of input / output terminals, respectively.
  • the transistor 151a is a p-channel MOSFET formed by using, for example, Si.
  • the source of the transistor 151a is connected to the node N2.
  • the drain of the transistor 151a is connected to the constant current source 33.
  • the gate of the transistor 151a is connected to the output terminal of the operational amplifier 160.
  • the transistor 151a stabilizes the potential of the node N2 by changing the on-resistance according to the output voltage of the operational amplifier 160.
  • the operational amplifier 160 is an example of a second operational amplifier, and has a non-inverting input terminal (+), an inverting input terminal (-), and an output terminal.
  • the non-inverting input terminal is an example of a third input terminal and is connected to the node N2.
  • the inverting input terminal is an example of the fourth input terminal and is connected to the node N1.
  • the output terminal is an example of the second output terminal, and is connected to the gate of the transistor 151a.
  • the operational amplifier 160 operates as an error amplifier. That is, the operational amplifier 160 outputs a voltage having a magnitude corresponding to the difference between the potential applied to the non-inverting input terminal and the potential applied to the inverting input terminal from the output terminal.
  • the potential of the node N2 is applied to the non-inverting input terminal.
  • the potential of the node N1 is applied to the inverting input terminal. Therefore, the operational amplifier 45 supplies a voltage corresponding to the potential difference between the potential of the node N2 and the potential of the node N1 at the time of monitoring from the output terminal to the gate of the transistor 151a.
  • the transistor 151a is connected to the node N2 as shown in FIG. Further, an output terminal of an operational amplifier 160 configured to output a voltage corresponding to a potential difference between a node N1 and a node N2 is connected to the gate of the transistor 151a.
  • the operational amplifier 160 is adjusted so that the potential of the node N2 becomes the same as the potential of the node N1 by the imaginary shorting action. That is, the operational amplifier 160 supplies an output voltage from the output terminal to the gate of the transistor 151a so that the potential difference between the potential of the node N1 and the potential of the node N2 becomes 0V. By making the potential of the node N1 and the potential of the node N2 the same, the accuracy of the current mirrors of the transistors 31 and 32 having different loads can be improved.
  • the operational amplifier 45 transfers a current corresponding to the magnitude of the potential difference between the node N1 and the node N2 from the output terminal to the node N1 as the second current Ib2, as in the second embodiment. Supply.
  • the current including the first current Ib1 and the second current Ib2 is output from the node N1 as the control current Ib. Therefore, similarly to the first embodiment, the bias current Ibpa supplied to the amplification transistor 11 can be secured, and the gain of the amplification transistor 11 can be maintained. It was confirmed that the gain of the amplification transistor 11 can be maintained even in the current control circuit 120 according to the present embodiment, as shown in FIG. 5 as an example, even at about 27.5 dBm. The gain of the amplification transistor 11 can be maintained not only when the signal power of the high-frequency signal is high power but also when the temperature of the power amplifier 10 rises.
  • the current control circuit 120a includes a load circuit 150a and an operational amplifier 160 having a non-inverting input terminal, an inverting input terminal, and an output terminal.
  • the non-inverting input terminal of the operational amplifier 160 is connected to the node N2.
  • the inverting input terminal of the operational amplifier 160 is connected to the N1 node.
  • the load circuit 150a includes a transistor 151a connected between the node N2 and the constant current source 33.
  • One input / output terminal of the transistor 32 is connected to the constant current source 33 via the transistor 151a.
  • the output terminal of the operational amplifier 160 is connected to the control terminal of the transistor 151a.
  • the operational amplifier 160 it can be considered that the potential of the node N1 and the potential of the node N2 are the same due to the imaginary shorting action of the operational amplifier 160, and the first current Ib1 is supplied with high accuracy. be able to. Further, since the operational amplifier 160 is included in the current control circuit 120a and is stable as a DC voltage, the node N2 having the same potential as the potential of the node N1 can be connected to the non-inverting input terminal of the operational amplifier 160. The second current Ib2 corresponding to the change of N1 can be supplied to the node N1. Therefore, based on the potential difference between the node N2 and the node N1, the operational amplifier 45 can supply an appropriate second current Ib2 to the node N1 according to the change of the node N1.
  • FIG. 11 is a diagram showing the first embodiment of the amplification device according to each embodiment.
  • the current control circuit 20 is formed on one semiconductor substrate 90, and the power amplifier 10 is formed on another semiconductor substrate 91.
  • the semiconductor substrate 90 is a Si substrate, and the semiconductor substrate 91 is a GaAs substrate.
  • the current mirror circuit composed of the transistors Tr1 and Tr2 of the bias circuit 12 and the amplification transistor 11 are formed on the same semiconductor substrate 91.
  • the current mirror circuit of the bias circuit 12 and the amplification transistor 11 are formed on the same semiconductor substrate 91, so that the bias current Ibpa can be stably supplied to the amplification transistor 11 while suppressing the influence of disturbance. ..
  • FIG. 12 is a diagram showing a second embodiment of the amplification device according to each embodiment.
  • the current mirror circuit composed of the transistors Tr1 and Tr2 of the bias circuit 12 and the current control circuit 20 are formed on the same semiconductor substrate 90. Further, the transistor Tr3 and the amplification transistor 11 are formed on the same semiconductor substrate 91.
  • FIG. 13 is a diagram showing a third embodiment of the amplification device according to the second embodiment.
  • the current control circuit 120 is formed on one semiconductor substrate 90, and the load circuit 150 and the power amplifier 10 are formed on another semiconductor substrate 91. That is, in this embodiment, the current mirror circuit composed of the transistors Tr1 and Tr2, the amplification transistor 11, and the load circuit 150 are formed on the same semiconductor substrate 91.
  • the threshold voltage can be easily equalized between each transistor included in the load circuit 150 and the transistor and the amplification transistor 11 constituting the current mirror circuit. Since the temperature characteristics of each transistor can be made the same, the operation can be stabilized.
  • the current control circuits 20a, 120 or 120a may be formed on the semiconductor substrate 90 instead of the current control circuit 20.
  • the current control circuit 120, the current mirror circuits (transistors Tr1 and Tr2) of the power amplifier 10, and the current mirror circuits (transistors 151 and 152) of the load circuit 150 are formed on the same semiconductor substrate. It may have been done.
  • the amplification transistor 11 and the transistors Tr3 and 153 may be formed on the same semiconductor substrate.
  • the current control circuit 20 and the power amplifier 10 may be formed on the same semiconductor substrate. That is, the amplification device according to each embodiment may be formed on a single semiconductor substrate. The amplification device according to each embodiment may be formed by dispersing and arranging each circuit element on three or more semiconductor substrates.
  • the amplification transistor 11 may be an n-channel MOSFET.
  • the gate, drain and source of the n-channel MOSFET correspond to the base, collector and emitter of the npn-type bipolar transistor, respectively.
  • the amplification transistor 11 may be a pnp type bipolar transistor or a p-channel MOSFET.
  • each transistor included in the bias circuit 12, the current control circuit 20, 20a, 120 or 120a, or the load circuit 150 may also be a pnp type or npn type bipolar transistor, and may be a p-channel or a p-channel. It may be an n-channel MOSFET. At this time, the same type of transistor is used as the transistor constituting the current mirror circuit.
  • the current control circuits 20, 20a, 120 or 120a are used for controlling the bias current, but the present invention is not limited to this.
  • the current control circuit 20, 20a, 120 or 120a can suppress the fluctuation of the potential of the node N1 which is the output terminal of the current and stabilize the current output from the node N1. Therefore, the current control circuit 20, 20a, 120 or 120a may be used by connecting the node N1 to a load circuit other than the power amplifier 10 as a stable current supply source.
  • the present invention can be widely used in communication devices such as mobile phones, for example, as an amplification device for a high frequency module arranged in a multi-band compatible front end portion.

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Abstract

電流制御回路（２０）は、高周波信号を増幅する増幅トランジスタ（１１）に供給されるバイアス電流（Ｉｂｐａ）を制御する電流制御回路であって、ノード（Ｎ１）と、ノード（Ｎ１）に第１電流（Ｉｂ１）を供給する定電流源回路（３０）と、ノード（Ｎ１）の電位と参照電位との比較結果に基づいて、ノード（Ｎ１）に第２電流（Ｉｂ２）を供給する可変電流源回路（４０）と、を備える。ノード（Ｎ１）は、第１電流（Ｉｂ１）と第２電流（Ｉｂ２）とを含む、バイアス電流（Ｉｂｐａ）を制御するための制御電流（Ｉｂ）を出力する。

Description

電流制御回路、バイアス供給回路及び増幅装置
　本発明は、電流制御回路、バイアス供給回路及び増幅装置に関する。
　従来、高周波信号を増幅する高周波増幅回路が知られている。例えば、特許文献１には、増幅トランジスタと、当該増幅トランジスタにバイアスを供給するバイアス電圧供給回路と、を備える高周波増幅回路が開示されている。
特開２００５－２２８１９６号公報
　上記従来の高周波増幅回路において、大電力信号の入力、又は、増幅トランジスタの発熱の影響などによって、増幅トランジスタのベースに供給されるバイアス電流が減少すると、増幅トランジスタの利得が減少する。この結果、増幅トランジスタは、入力電力の線形性を保つことができず、出力歪が増大する。
　そこで、本発明は、増幅トランジスタの歪特性の劣化を抑制することができる電流制御回路、バイアス供給回路及び増幅装置を提供することを目的とする。
　本発明の一態様に係る電流制御回路は、高周波信号を増幅する増幅トランジスタに供給されるバイアス電流を制御する電流制御回路であって、第１ノードと、第１ノードに第１電流を供給する第１定電流源回路と、第１ノードの電位と参照電位との比較結果に基づいて、第１ノードに第２電流を供給する可変電流源回路と、を備え、第１ノードは、第１電流と第２電流とを含む、バイアス電流を制御するための制御電流を出力する。
　本発明の一態様に係るバイアス供給回路は、上記一態様に係る電流制御回路と、第１ノードに接続され、バイアス電流を増幅トランジスタに供給するバイアス回路と、を備え、バイアス回路は、互いに制御端子が接続された第５トランジスタ及び第６トランジスタを含む第２カレントミラー回路を含み、第５トランジスタの一の入出力端子及び制御端子は、第１ノードに接続されており、第６トランジスタの一の入出力端子は、増幅トランジスタの制御端子に接続されている。
　本発明の一態様に係る増幅装置は、上記一態様に係るバイアス供給回路と、増幅トランジスタと、を備える。
　本発明によれば、増幅トランジスタの歪特性の劣化を抑制することができる。
図１は、実施の形態１に係る増幅装置の構成を示す図である。 図２は、実施の形態１に係る電力増幅器の回路構成を示す回路図である。 図３は、実施の形態１に係る電流制御回路の機能構成を示す図である。 図４は、実施の形態１に係る電流制御回路の回路構成を示す回路図である。 図５は、実施の形態１に係る増幅トランジスタの利得の出力電力特性（入力電力特性）を示す図である。 図６は、実施の形態１の変形例に係る電流制御回路の回路構成を示す回路図である。 図７は、実施の形態２に係る電流制御回路の機能構成を示す図である。 図８は、実施の形態２に係る電流制御回路の回路構成を示す回路図である。 図９は、実施の形態２に係る電流制御回路に接続された負荷回路の回路構成を示す回路図である。 図１０は、実施の形態３に係る電流制御回路の回路構成を示す回路図である。 図１１は、各実施の形態に係る増幅装置の実施例１を示す図である。 図１２は、各実施の形態に係る増幅装置の実施例２を示す図である。 図１３は、実施の形態２に係る増幅装置の実施例３を示す図である。
　以下では、本発明の実施の形態に係る電流制御回路、バイアス供給回路及び増幅装置について、図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、いずれも本発明の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する趣旨ではない。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本発明の回路構成において、「直接接続される」とは、他の回路素子を介さずに接続端子及び／又は配線導体で直接接続されることを意味する。一方、「接続される」とは、接続端子及び／又は配線導体で直接接続される場合だけでなく、他の回路素子を介して電気的に接続される場合も含む。また、「ＡとＢとの間に接続される」とは、ＡとＢとの間でＡ及びＢの両方に接続されることを意味する。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　（実施の形態１）
　［１－１．増幅装置の構成］
　まず、実施の形態１に係る増幅装置の構成について、図１を用いて説明する。図１は、本実施の形態に係る増幅装置１の構成を示す図である。
　図１に示されるように、増幅装置１は、電力増幅器１０と、電流制御回路２０とを備える。
　電力増幅器１０は、入力端子Ｐｉｎと、出力端子Ｐｏｕｔと、を有する。入力端子Ｐｉｎは、例えば、ＲＦＩＣ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）に接続される。出力端子Ｐｏｕｔは、例えば、アンテナ素子（図示せず）に接続される。
　電力増幅器１０は、入力端子Ｐｉｎから入力された高周波信号を増幅し、出力端子Ｐｏｕｔから出力する。高周波信号は、例えば、Ｗｉ－Ｆｉ（登録商標）、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）又は５Ｇ（５ｔｈ　Ｇｅｎｅｒａｔｉｏｎ）などの通信規格に準拠した信号である。電力増幅器１０は、送信用の高周波信号を増幅するパワーアンプである。電力増幅器１０は、例えば、マルチモード／マルチバンド対応の携帯電話のフロントエンド部に配置される。
　電流制御回路２０は、電力増幅器１０が備える増幅トランジスタ１１（図２を参照）に供給されるバイアス電流Ｉｂｐａを制御する。具体的には、電流制御回路２０は、ノードＮ１から出力する制御電流Ｉｂを電力増幅器１０に供給する。制御電流Ｉｂは、増幅トランジスタ１１のバイアス電流Ｉｂｐａを制御するための電流である。制御電流Ｉｂとバイアス電流Ｉｂｐａとの関係については、後で説明する。電流制御回路２０は、ＰＡＣ（Ｐｏｗｅｒ　Ａｍｐｌｉｆｉｅｒ　Ｃｏｎｔｒｏｌｌｅｒ）とも呼ばれ、バイアス電流Ｉｂｐａを制御することによって、電力増幅器１０の動作を制御する。
　［１－２．電力増幅器の構成］
　次に、電力増幅器１０の構成について、図２を用いて説明する。図２は、本実施の形態に係る電力増幅器１０の回路構成を示す回路図である。
　図２に示されるように、電力増幅器１０は、増幅トランジスタ１１と、バイアス回路１２と、ＤＣカット用キャパシタＣ１と、を備える。
　増幅トランジスタ１１は、入力された高周波信号を増幅するトランジスタである。増幅トランジスタ１１は、バイポーラトランジスタであり、ベース、コレクタ及びエミッタを有する。増幅トランジスタ１１は、例えばシリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）又はヒ化ガリウム（ＧａＡｓ）を用いて形成されたｎｐｎ型のバイポーラトランジスタである。
　増幅トランジスタ１１のベースは、制御端子の一例であり、ＤＣカット用キャパシタＣ１を介して入力端子Ｐｉｎに接続されている。増幅トランジスタ１１のコレクタは、出力端子Ｐｏｕｔに接続されている。増幅トランジスタ１１のエミッタは、グランドに接続（すなわち、接地）されている。
　なお、電力増幅器１０は、複数の増幅トランジスタ１１を備えてもよい。複数の増幅トランジスタ１１は、マルチセル型のバイポーラトランジスタを構成していてもよい。
　バイアス回路１２は、バイアス電流Ｉｂｐａを増幅トランジスタ１１に供給する。バイアス回路１２は、電流制御回路２０のノードＮ１に接続される。具体的には、バイアス回路１２は、制御入力端子１３と、電源端子１４と、を有する。制御入力端子１３がノードＮ１に接続される。
　図２に示されるように、バイアス回路１２は、トランジスタＴｒ１、Ｔｒ２及びＴｒ３と、抵抗Ｒ１と、を含む。
　トランジスタＴｒ１及びＴｒ２は、互いに制御端子が接続されてカレントミラー回路を構成している。当該カレントミラー回路は、第２カレントミラー回路の一例であり、増幅トランジスタ１１に接続されている。トランジスタＴｒ１及びＴｒ２は、同種のトランジスタである。具体的には、トランジスタＴｒ１及びＴｒ２はそれぞれ、バイポーラトランジスタであり、ベース、コレクタ及びエミッタを有する。ベースは、制御端子の一例であり、コレクタ及びエミッタはそれぞれ、入出力端子の一例である。トランジスタＴｒ１及びＴｒ２は、例えばＳｉ、ＳｉＧｅ又はＧａＡｓを用いて形成されたｎｐｎ型のバイポーラトランジスタである。
　トランジスタＴｒ１は、第５トランジスタの一例である。トランジスタＴｒ１のコレクタ及びベースは、互いに接続され、抵抗Ｒ１を介して制御入力端子１３に接続されている。つまり、トランジスタＴｒ１のコレクタ及びベースは、電流制御回路２０のノードＮ１に接続される。トランジスタＴｒ１のエミッタは、トランジスタＴｒ３を介してグランドに接続されている。
　トランジスタＴｒ２は、第６トランジスタの一例である。トランジスタＴｒ２のコレクタは、電源端子１４に接続されている。トランジスタＴｒ２のベースは、トランジスタＴｒ１のベースに接続されている。トランジスタＴｒ２のエミッタは、増幅トランジスタ１１のベースに接続されている。例えば、トランジスタＴｒ２のエミッタは、増幅トランジスタ１１のベースに直接接続されていてもよく、インダクタなどの回路素子を介して接続されていてもよい。
　トランジスタＴｒ３は、増幅トランジスタ１１と同種のトランジスタである。トランジスタＴｒ３は、バイポーラトランジスタであり、ベース、コレクタ及びエミッタを有する。トランジスタＴｒ３は、例えば、Ｓｉ、ＳｉＧｅ又はＧａＡｓを用いて形成されたｎｐｎ型のバイポーラトランジスタである。
　トランジスタＴｒ３は、第１０トランジスタの一例であり、トランジスタＴｒ１のエミッタと基準電位との間に、ダイオード接続されている。具体的には、トランジスタＴｒ３のベースとコレクタとが互いに接続され、トランジスタＴｒ１のエミッタに接続されている。トランジスタＴｒ３のエミッタは、基準電位の一例であるグランドに接続されている。
　［１－３．電流制御回路の構成］
　続いて、電流制御回路２０の構成について説明する。
　［１－３－１．機能構成］
　まず、電流制御回路２０の機能構成について、図３を用いて説明する。図３は、本実施の形態に係る電流制御回路２０の機能構成を示す図である。
　図３に示されるように、電流制御回路２０は、ノードＮ１と、定電流源回路３０と、可変電流源回路４０と、を備える。
　定電流源回路３０は、第１定電流源回路の一例であり、ノードＮ１に第１電流Ｉｂ１を供給する。第１電流Ｉｂ１は、定電流である。
　可変電流源回路４０は、ノードＮ１の電位と参照電位との比較結果に基づいて、ノードＮ１に第２電流Ｉｂ２を供給する。第２電流Ｉｂ２は、比較結果に基づいて大きさが変わる可変電流である。具体的には、可変電流源回路４０は、ノードＮ１の電位が下降した場合に第２電流Ｉｂ２を増大させ、ノードＮ１の電位が上昇した場合に第２電流Ｉｂ２を減少させる。
　ノードＮ１は、第１ノードの一例であり、電力増幅器１０のバイアス回路１２に接続されている。ノードＮ１は、定電流源回路３０とバイアス回路１２とを結ぶ経路上に位置している。ノードＮ１は、制御電流Ｉｂを出力する出力端子である。制御電流Ｉｂは、バイアス電流Ｉｂｐａを制御するための電流である。制御電流Ｉｂは、第１電流Ｉｂ１と第２電流Ｉｂ２とを含む。つまり、制御電流Ｉｂの電流量は、第１電流Ｉｂ１の電流量と第２電流Ｉｂ２の電流量との和である。
　可変電流源回路４０は、図３に示されるように、可変電流源４１と、電位監視部４２と、を機能として含む。
　可変電流源４１は、第２電流Ｉｂ２を生成して出力する。具体的には、可変電流源４１は、電位監視部４２による監視結果（具体的には、電位の比較結果）に基づいて大きさが変化する第２電流Ｉｂ２を生成して出力する。
　電位監視部４２は、ノードＮ１の電位を監視する。電位監視部４２は、ノードＮ１の電位と参照電位とを比較し、比較結果に基づいて可変電流源４１を制御する。本実施の形態では、参照電位は、所定のタイミングにおけるノードＮ１の電位である。つまり、参照電位は、電位の監視を行うタイミングよりも過去の時点でのノードＮ１の電位である。
　具体的には、参照電位は、電力増幅器１０の入力端子Ｐｉｎに入力される高周波信号の信号強度が閾値以下の場合のノードＮ１の電位である。あるいは、参照電位は、増幅トランジスタ１１の温度が閾値以下の場合のノードＮ１の電位であってもよい。また、参照電位は、高周波信号の信号強度が閾値以下であり、かつ、増幅トランジスタ１１の温度が閾値以下の場合のノードＮ１の電位であってもよい。閾値は、例えば、可変電流源回路４０が第２電流Ｉｂ２を供給せずに定電流源回路３０から供給される第１電流Ｉｂ１のみが制御電流Ｉｂとしてバイアス回路１２に供給された場合に増幅トランジスタ１１に適切なバイアス電流Ｉｂｐａが流れている時の、高周波信号の信号強度又は増幅トランジスタ１１の温度である。なお、閾値は、これらに限定されなくてもよい。
　可変電流源回路４０は、ノードＮ１の電位が参照電位を下回った場合、ノードＮ１の電位と参照電位との電位差に応じた大きさの第２電流Ｉｂ２をノードＮ１に供給する。この場合、ノードＮ１からは、第１電流Ｉｂ１と第２電流Ｉｂ２とを合わせた電流が制御電流Ｉｂとして出力され、バイアス回路１２に供給される。
　可変電流源回路４０は、ノードＮ１の電位が参照電位以上である場合、第２電流Ｉｂ２を供給しない。つまり、ノードＮ１からは、第１電流Ｉｂ１が制御電流Ｉｂとして出力され、バイアス回路１２に供給される。
　［１－３－２．回路構成］
　次に、電流制御回路２０の具体的な回路構成について、図４を用いて説明する。図４は、本実施の形態に係る電流制御回路２０の回路構成を示す回路図である。
　［１－３－２－１．定電流源回路］
　図４に示されるように、定電流源回路３０は、トランジスタ３１及び３２と、定電流源３３と、を含む。定電流源回路３０は、定電流源３３が出力する定電流と同じ大きさ、又は、当該定電流に比例する大きさの電流を第１電流Ｉｂ１としてノードＮ１に供給する。
　トランジスタ３１及び３２は、互いに制御端子が接続されてカレントミラー回路を構成している。当該カレントミラー回路は、第１カレントミラー回路の一例であり、定電流源３３及びノードＮ１に接続されている。
　トランジスタ３１及び３２は、同種のトランジスタである。具体的には、トランジスタ３１及び３２はそれぞれ、電界効果トランジスタであり、ゲート、ドレイン及びソースを有する。ゲートは、制御端子の一例であり、ドレイン及びソースはそれぞれ、入出力端子の一例である。トランジスタ３１及び３２は、例えばＳｉを用いて形成されたｐチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。
　トランジスタ３１は、第１トランジスタの一例である。トランジスタ３１のソースは、電圧源Ｖｂａｔｔに接続され、ドレインはノードＮ１に接続されている。トランジスタ３１のゲートは、定電流源３３に接続されている。
　トランジスタ３２は、第２トランジスタの一例である。トランジスタ３２のソースは、電圧源Ｖｂａｔｔに接続されている。トランジスタ３２のドレイン及びゲートは、定電流源３３に接続されている。
　定電流源３３は、定電流を出力する。定電流源３３は、例えば、電流出力ＤＡＣ（Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）、又は、電圧－電流変換回路などである。また、定電流源３３は、電圧－電流変換回路に加えて、入力電力又は出力電力を検波して電圧に変換する回路を備えてもよい。当該回路が変換した電圧を、電圧－電流変換回路によって電流に変換し出力してもよい。また、定電流源３３は、熱を電流に変換することで、定電流を出力してもよい。
　なお、定電流源回路３０のカレントミラー回路をＭＯＳＦＥＴで構成することにより、カレントミラー回路をゲート電圧制御で動作させることができる。これにより、消費電力を抑制することができる。また、定電流源３３が出力する電流を精度良く第１電流Ｉｂ１に変換することができる。
　［１－３－２－２．可変電流源回路］
　図４に示されるように、可変電流源回路４０は、サンプルホールド回路４３と、制御部４４と、オペアンプ４５と、を含む。図３に示される可変電流源４１の機能は、オペアンプ４５によって実現される。また、図３に示される電位監視部４２の機能は、サンプルホールド回路４３、制御部４４及びオペアンプ４５によって実現される。つまり、オペアンプ４５は、可変電流源４１及び電位監視部４２の各々の機能の少なくとも一部を担っている。
　サンプルホールド回路４３は、参照電位を保持する保持回路の一例である。具体的には、サンプルホールド回路４３は、所定のタイミングにおけるノードＮ１の電位を参照電位として保持する。本実施の形態では、サンプルホールド回路４３は、ノードＮ１に直接接続されている。
　図示されていないが、サンプルホールド回路４３は、例えば、キャパシタと、当該キャパシタとノードＮ１との導通及び非導通を切り替えるスイッチと、を含む。スイッチの導通及び非導通は、制御部４４から入力されるタイミング信号の信号レベルによって制御される。
　制御部４４は、サンプルホールド回路４３がノードＮ１の電位を参照電位として保持するタイミングを制御する。制御部４４は、タイミング入力端子２１を介して入力される信号の信号レベルを調整するレベルシフタである。タイミング入力端子２１を介して入力される信号は、ノードＮ１の電位を保持するタイミングを示す信号、すなわち、ノードＮ１の電位を参照電位として取得するタイミングを示す信号である。制御部４４は、当該信号が入力された場合に、サンプルホールド回路４３に供給するタイミング信号の信号レベルをローレベルからハイレベル（又は、ハイレベルからローレベル）に変更する。これにより、サンプルホールド回路４３のスイッチが導通して、キャパシタにノードＮ１の電位が保持される。
　オペアンプ４５は、第１オペアンプの一例であり、非反転入力端子（＋）、反転入力端子（－）及び出力端子を有する。非反転入力端子は、第１入力端子の一例であり、サンプルホールド回路４３を介してノードＮ１に接続されている。反転入力端子は、第２入力端子の一例であり、ノードＮ１に接続されている。出力端子は、第１出力端子の一例であり、ノードＮ１に接続されている。例えば、反転入力端子及び出力端子は、ノードＮ１に直接接続されている。
　オペアンプ４５は、誤差増幅器として動作する。つまり、オペアンプ４５は、非反転入力端子に印加される電位と、反転入力端子に印加される電位との差分に応じた大きさの電流を、出力端子から第２電流Ｉｂ２として出力する。非反転入力端子には、サンプルホールド回路４３で保持された参照電位が印加される。反転入力端子には、ノードＮ１の電位が印加される。反転入力端子に印加される電位は、監視時点でのノードＮ１の電位である。オペアンプ４５は、参照電位と監視時点でのノードＮ１の電位との電位差に応じた電流を出力端子から第２電流Ｉｂ２としてノードＮ１に供給する。
　なお、タイミング入力端子２１は、電流制御回路２０が備える外部入力端子である。タイミング入力端子２１は、例えば、ＢＢＩＣ（Ｂａｓｅｂａｎｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）又はＲＦＩＣなどに接続される。ＢＢＩＣ又はＲＦＩＣは、高周波信号と閾値との比較、及び、増幅トランジスタ１１の温度と閾値との比較の少なくとも一方を行い、参照電位としてノードＮ１の電位を保持すべきタイミングを決定する。ＢＢＩＣ又はＲＦＩＣは、決定したタイミングを指示する信号を出力する。出力された信号がタイミング入力端子２１を介して制御部４４に入力される。
　なお、制御部４４がタイミングを決定してもよい。例えば、タイミング入力端子２１には、高周波信号の信号電力を示す電力情報、及び、増幅トランジスタ１１の温度を示す温度情報の少なくとも一方が入力されてもよい。制御部４４は、閾値を記憶するメモリを備えており、電力情報及び温度情報の少なくとも一方に基づいて、参照電位としてノードＮ１の電位を保持するタイミングを決定してもよい。
　また、制御部４４がタイミングを決定する場合、タイミング入力端子２１は設けられていなくてもよい。例えば、制御部４４は、高周波信号の信号電力、及び、増幅トランジスタ１１の温度の少なくとも一方を検出する検出部を含み、検出部が検出した信号電力及び信号電力の少なくとも一方に基づいて、ノードＮ１の電位を保持するタイミングを決定してもよい。例えば、制御部４４は、さらに、検出部とサンプルホールド回路４３とに接続された遅延回路を含む。遅延回路は、検出結果に基づいて所定のタイミング信号を生成し、生成したタイミング信号をサンプルホールド回路４３に入力する。これにより、サンプルホールド回路４３は、ノードＮ１の電位を保持すべきタイミングで保持することができる。
　［１－４．動作］
　続いて、本実施の形態に係る増幅装置１の動作について説明する。
　まず、電力増幅器１０に入力される高周波信号の信号電力が小電力であり、かつ、増幅トランジスタ１１の温度が低い場合について、図２及び図４を参照しながら説明する。
　電流制御回路２０は、図４に示されるように、定電流源回路３０が供給する第１電流Ｉｂ１を制御電流ＩｂとしてノードＮ１から出力する。制御電流Ｉｂは、図２に示されるように、電流制御回路２０のノードＮ１から制御入力端子１３を介してバイアス回路１２に入力される。
　バイアス回路１２ではトランジスタＴｒ１とトランジスタＴｒ２とがカレントミラー回路を構成しているので、制御電流Ｉｂに応じた電流が電源端子１４からトランジスタＴｒ２を介して流れ、バイアス電流Ｉｂｐａとして増幅トランジスタ１１のベースに供給される。電力増幅器１０に入力される高周波信号の信号電力が小電力であり、かつ、増幅トランジスタ１１の温度が低い場合には、バイアス電流Ｉｂｐａによって増幅トランジスタ１１が安定した動作を行うので、高周波信号を適切に増幅することができる。このとき、増幅トランジスタ１１の利得は安定している。
　次に、電力増幅器１０に入力される高周波信号の信号電力が大電力である場合について説明する。
　増幅トランジスタ１１に入力される高周波信号の信号電力が大電力の場合、増幅トランジスタ１１のベースの時間平均的な電位が上昇するので、トランジスタＴｒ２のエミッタ電位も上昇する。エミッタ電位の上昇によってトランジスタＴｒ２のベース－エミッタ間電圧が小さくなるので、トランジスタＴｒ１及びＴｒ２で構成されるカレントミラー回路が理想的なカレントミラー動作をできなくなる。このため、トランジスタＴｒ２のコレクタ電流であるバイアス電流Ｉｂｐａが減少し始める。
　バイアス電流Ｉｂｐａの減少を抑制するために、制御電流Ｉｂのうち、トランジスタＴｒ２のベースに流れる電流が多くなる。このため、制御電流Ｉｂのうち、トランジスタＴｒ１及びＴｒ３を流れる電流が少なくなる。トランジスタＴｒ１及びＴｒ３を流れる電流が少なくなることにより、トランジスタＴｒ１及びＴｒ３での電圧降下が小さくなるので、トランジスタＴｒ１のコレクタ電位が低下する。トランジスタＴｒ１のコレクタ電位はトランジスタＴｒ２のベース電位に等しいので、当該ベース電位が低下することにより、トランジスタＴｒ２のベース－エミッタ間電圧が低下し、結局、バイアス電流Ｉｂｐａを維持することができなくなる。したがって、バイアス電流Ｉｂｐａの低下に伴って、増幅トランジスタ１１の利得が低下する。
　図５は、本実施の形態に係る増幅トランジスタ１１の利得の出力電力特性（入力電力特性）を示す図である。図５において、縦軸は、増幅トランジスタ１１の利得（ゲイン）を表している。横軸は、電力増幅器１０の出力端子Ｐｏｕｔから出力される高周波信号の信号電力（出力電力）を表している。なお、横軸は、電力増幅器１０の入力端子Ｐｉｎに入力される高周波信号の信号電力（入力電力）と置き換えることが可能である。
　図５には、比較例として、電流制御回路２０が可変電流源回路４０を備えず、制御電流Ｉｂとして定電流を供給する場合における増幅トランジスタ１１の利得の出力電力特性が表されている。図５に示される例では、２７．５ｄＢｍ出力に対応したバイアス電流Ｉｂｐａが流れるように、無信号時にバイアス電流Ｉｂｐａを設定した場合を表している。比較例では、２０ｄＢｍ以上の範囲において、増幅トランジスタ１１の利得の低下が確認される。
　このように、制御電流Ｉｂが一定の大きさの場合には、高周波信号の信号電力が大電力のときに、ノードＮ１の電位が低下し、結果として、バイアス電流Ｉｂｐａを確保することができず、増幅トランジスタ１１の利得が低下する。つまり、入力電力に対する利得の線形性を保つことができず、大電力の場合に出力歪が増大する。
　これに対して、本実施の形態では、電流制御回路２０が可変電流源回路４０を備える。可変電流源回路４０は、ノードＮ１の電位が低下した場合に、第１電流Ｉｂ１に対して追加的に第２電流Ｉｂ２をノードＮ１に供給する。具体的には、図４に示されるように、オペアンプ４５の反転入力端子がノードＮ１に接続されているので、ノードＮ１の電位が低下すると、非反転入力端子と反転入力端子との電位差が大きくなる。オペアンプ４５は、当該電位差の大きさに応じた電流を出力端子から第２電流Ｉｂ２としてノードＮ１に供給する。これにより、ノードＮ１からは、第１電流Ｉｂ１と第２電流Ｉｂ２とを含む電流が制御電流Ｉｂとして出力される。
　制御電流Ｉｂが増大することで、バイアス回路１２のトランジスタＴｒ２のベースに供給する電流を増大させながら、トランジスタＴｒ１及びＴｒ３を流れる電流量を確保することができる。このため、トランジスタＴｒ１及びＴｒ３の電圧降下量を維持することができ、トランジスタＴｒ１のコレクタ電位、すなわち、トランジスタＴｒ２のベース電位を維持することができる。したがって、バイアス電流Ｉｂｐａを確保することができるので、増幅トランジスタ１１の利得を維持することができる。例えば、図５に実施例として示されるように、２７．５ｄＢｍ程度においても、増幅トランジスタ１１の利得が維持できていることが確認された。
　なお、増幅トランジスタ１１の温度が上昇した場合も、入力電力が大電力である場合と同様である。
　例えば、増幅トランジスタ１１に対して継続的に高周波信号が入力される場合、電力増幅器１０は、電力を消費することにより発熱し、その温度が上昇する。増幅トランジスタ１１の温度が上昇すると、増幅トランジスタ１１のベース－エミッタ間電圧が低下するので、利得も低下する。このため、一定のバイアス電流Ｉｂｐａを増幅トランジスタ１１のベースに供給するだけでは、増幅トランジスタ１１の利得を維持することができない。
　ここで、電力増幅器１０の温度が上昇すると、トランジスタＴｒ１、Ｔｒ２及びＴｒ３の各々のベース－エミッタ間電圧も低下する。制御電流Ｉｂが定電流（第１電流Ｉｂ１のみ）である場合、バイアス電流Ｉｂｐａを大きくするためには、トランジスタＴｒ２のベースに流す電流を増大させる必要がある。このため、入力電力が大電力である場合と同様に、ノードＮ１の電位が低下する。
　したがって、本実施の形態に係る電流制御回路２０によれば、ノードＮ１の電位の低下を検出することによって、第２電流Ｉｂ２がノードＮ１に供給される。このため、制御電流Ｉｂを増大させることができ、バイアス電流Ｉｂｐａを増大させることができ、増幅トランジスタ１１の利得の低下を抑制することができる。
　［１－５．効果など］
　以上のように、本実施の形態に係る電流制御回路２０は、高周波信号を増幅する増幅トランジスタ１１に供給されるバイアス電流を制御する電流制御回路であって、ノードＮ１と、ノードＮ１に第１電流Ｉｂ１を供給する定電流源回路３０と、ノードＮ１の電位と参照電位との比較結果に基づいて、ノードＮ１に第２電流Ｉｂ２を供給する可変電流源回路４０と、を備える。ノードＮ１は、第１電流Ｉｂ１と第２電流Ｉｂ２とを含む、バイアス電流Ｉｂｐａを制御するための制御電流Ｉｂを出力する。
　これにより、ノードＮ１の電位と参照電位との比較結果に基づいて第２電流Ｉｂ２が追加的にノードＮ１から出力される。制御電流Ｉｂの電流量が調整されることによって、増幅トランジスタ１１に供給されるバイアス電流Ｉｂｐａの電流量も調整することができる。例えば、バイアス電流Ｉｂｐａの減少を抑制することができるので、増幅トランジスタ１１の歪特性の劣化を抑制することができる。
　また、例えば、参照電位は、高周波信号の信号強度が閾値以下の場合のノードＮ１の電位である。
　これにより、増幅トランジスタ１１に入力される高周波信号の信号電力が大きい場合であっても、バイアス電流Ｉｂｐａを維持することができ、増幅トランジスタ１１の利得の低下を抑制することができる。このため、大電力の場合の出力歪を抑制することができるので、増幅トランジスタ１１の歪特性の劣化を抑制することができる。
　また、例えば、参照電位は、増幅トランジスタ１１の温度が閾値以下の場合のノードＮ１の電位であってもよい。
　これにより、増幅トランジスタ１１の温度が上昇した場合であっても、バイアス電流Ｉｂｐａを増大させることができ、増幅トランジスタ１１の利得の低下を抑制することができる。このため、高温時の出力歪を抑制することができるので、増幅トランジスタ１１の歪特性の劣化を抑制することができる。
　また、例えば、可変電流源回路４０は、所定のタイミングにおけるノードＮ１の電位を参照電位として保持するサンプルホールド回路４３と、非反転入力端子、反転入力端子及び出力端子を有するオペアンプ４５と、を含む。オペアンプ４５の非反転入力端子は、サンプルホールド回路４３を介してノードＮ１に接続されている。オペアンプ４５の反転入力端子及び出力端子は、ノードＮ１に接続されている。
　これにより、サンプルホールド回路４３によって、小電力の信号入力時又は低温時などの通常時のノードＮ１の電位を参照電位として保持しておくことができる。また、オペアンプ４５によって、ノードＮ１の電位と参照電位との電位差に基づいた第２電流Ｉｂ２を供給することができる。このように、簡単な回路構成によって、歪特性の劣化を抑制することができる。
　また、例えば、可変電流源回路４０は、さらに、サンプルホールド回路４３がノードＮ１の電位を参照電位として保持するタイミングを制御する制御部４４を備える。
　これにより、適切なタイミングでノードＮ１の電位を参照電位として保持することができる。ノードＮ１との比較対象としての参照電位の精度を高めることができるので、状況に応じた適切な制御電流Ｉｂをバイアス回路１２に供給することができる。したがって、増幅トランジスタ１１の歪特性の劣化を適切に抑制することができる。
　また、例えば、定電流源回路３０は、定電流源３３と、互いに制御端子が接続されたトランジスタ３１及び３２を含む第１カレントミラー回路と、を含む。トランジスタ３２の一の入出力端子及び制御端子は、定電流源３３に接続されている。トランジスタ３１の一の入出力端子は、ノードＮ１に接続されている。トランジスタ３１の他の入出力端子及びトランジスタ３２の他の入出力端子は、電圧源Ｖｂａｔｔに接続されている。
　これにより、例えば、電流出力ＤＡＣなどの小型の電流源を定電流源として用いることができるので、低消費電力で、かつ、回路構成の配置の自由度が高い電流制御回路２０を実現することができる。
　また、例えば、オペアンプ４５は、非反転入力端子に印加される電位と反転入力端子に印加される電位との差分に応じた大きさの電流を、出力端子から第２電流Ｉｂ２としてノードＮ１に供給する。
　これにより、オペアンプ４５を利用した簡易な構成で、歪特性の劣化を適切に抑制することができる。
　また、例えば、可変電流源回路１４０は、ノードＮ１の電位が下降した場合に第２電流Ｉｂ２を増大させ、ノードＮ１の電位が上昇した場合に第２電流Ｉｂ２を減少させる。
　これにより、ノードＮ１の電位に応じた適切な第２電流Ｉｂ２を供給することができるので、歪特性の劣化をより適切に抑制することができる。
　また、本実施の形態に係るバイアス供給回路は、電流制御回路２０と、ノードＮ１に接続され、バイアス電流Ｉｂｐａを増幅トランジスタ１１に供給するバイアス回路１２と、を備える。バイアス回路１２は、互いに制御端子が接続されたトランジスタＴｒ１及びＴｒ２を含む第２カレントミラー回路を含む。トランジスタＴｒ１の一の入出力端子及び制御端子は、ノードＮ１に接続されている。トランジスタＴｒ２の一の入出力端子は、増幅トランジスタ１１の制御端子に接続されている。
　これにより、上述した電流制御回路２０と同様の効果を得ることができる。
　また、例えば、バイアス回路１２は、さらに、トランジスタＴｒ１の他の入出力端子と基準電位との間に、ダイオード接続されたトランジスタＴｒ３を含む。
　これにより、制御電流Ｉｂの大きさに応じてバイアス電流Ｉｂｐａが調整されるので、歪特性の劣化をより適切に抑制することができる。
　また、本実施の形態に係る増幅装置１は、上記バイアス供給回路と、増幅トランジスタ１１と、を備える。
　これにより、上述した電流制御回路２０と同様の効果を得ることができる。
　［１－６．変形例］
　ここで、本実施の形態に係る電流制御回路２０の変形例について、図６を用いて説明する。図６は、本実施の形態の変形例に係る電流制御回路２０ａの回路構成を示す回路図である。
　図６に示されるように、電流制御回路２０ａは、実施の形態１に係る電流制御回路２０と比較して、新たにフィルタ２２を備える点が相違する。フィルタ２２は、ノードＮ１とサンプルホールド回路４３との間に接続されている。フィルタ２２は、高周波信号の信号周波数を含む周波数帯を遮断周波数帯域として有する。具体的には、フィルタ２２は、ローパスフィルタ又はバンドパスフィルタである。
　このように、本変形例に係る電流制御回路２０ａは、ノードＮ１とサンプルホールド回路４３との間に接続され、高周波信号の信号周波数を含む周波数帯を遮断周波数帯域として有するフィルタ２２を備える。
　これにより、高周波成分がサンプルホールド回路４３に入力されるのを抑制することができるので、サンプルホールド回路４３は、ノードＮ１の電位の直流成分を安定して保持することができる。このため、参照電位の精度を高めることができ、歪特性の劣化を抑制することができる。
　（実施の形態２）
　続いて、実施の形態２について説明する。実施の形態２では、実施の形態１とは電流制御回路の構成が相違する。以下では、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　［２－１．電流制御回路の構成］
　以下では、本実施の形態に係る電流制御回路の構成について説明する。なお、本実施の形態において、電流制御回路のノードＮ１が接続される電力増幅器１０の構成は、実施の形態１と同じである。
　［２－１－１．機能構成］
　まず、本実施の形態に係る電流制御回路の機能構成について、図７を用いて説明する。図７は、本実施の形態に係る電流制御回路１２０の機能構成を示す図である。
　図７に示されるように、電流制御回路１２０は、ノードＮ１及びＮ２と、定電流源回路１３０及び１３１と、可変電流源回路１４０と、を備える。
　ノードＮ１は、実施の形態１と同じであり、電力増幅器１０のバイアス回路１２の制御入力端子１３（図２を参照）に接続される。
　ノードＮ２は、第２ノードの一例であり、負荷回路１５０に接続されている。ノードＮ２は、定電流源回路１３１と負荷回路１５０とを結ぶ経路上に位置している。
　定電流源回路１３０は、第１定電流源回路の一例であり、ノードＮ１に第１電流Ｉｂ１を供給する。第１電流Ｉｂ１は、定電流である。
　定電流源回路１３１は、第２定電流源回路の一例であり、ノードＮ２に第３電流Ｉｂ３を供給する。定電流源回路１３１は、ノードＮ２を介して負荷回路１５０に第３電流Ｉｂ３を供給する。第３電流Ｉｂ３は、定電流である。具体的には、第３電流Ｉｂ３は、第１電流Ｉｂ１と同じ大きさである。
　可変電流源回路１４０は、ノードＮ１の電位と参照電位との比較結果に基づいて、ノードＮ１に第２電流Ｉｂ２を供給する。本実施の形態では、参照電位は、ノードＮ２の電位である。
　可変電流源回路１４０は、図７に示されるように、可変電流源４１と、電位差監視部１４２と、を機能として含む。可変電流源４１は、実施の形態１と同じである。
　電位差監視部１４２は、ノードＮ１の電位とノードＮ２の電位との電位差を監視する。つまり、電位差監視部１４２は、ノードＮ１の電位と、参照電位であるノードＮ２の電位と、を比較する。参照電位がノードＮ２の電位である点を除いて、可変電流源回路１４０の動作は実施の形態１に係る可変電流源回路４０と同じである。
　［２－１－２．回路構成］
　次に、電流制御回路１２０の具体的な回路構成について、図８を用いて説明する。図８は、本実施の形態に係る電流制御回路１２０の回路構成を示す回路図である。
　［２－１－２－１．定電流源回路］
　図８に示されるように、定電流源回路１３０及び１３１は、トランジスタ３１、３２及び１３２と、定電流源３３と、を含む。具体的には、定電流源回路１３０は、トランジスタ３１及び３２と、定電流源３３と、を含む。定電流源回路１３１は、トランジスタ３２及び１３２と、定電流源３３と、を含む。つまり、トランジスタ３２及び定電流源３３は、定電流源回路１３０及び１３１の各々の機能の一部を担っている。
　定電流源回路１３０は、実施の形態１に係る定電流源回路３０と同じ構成を有する。つまり、トランジスタ３１及び３２並びに定電流源３３は、実施の形態１と同じである。
　また、定電流源回路１３１は、定電流源回路１３０と同等の構成を有する。具体的には、定電流源回路１３１では、トランジスタ３２及び１３２は、互いに制御端子が接続されてカレントミラー回路を構成している。当該カレントミラー回路は、定電流源３３及びノードＮ２に接続されている。
　トランジスタ１３２は、トランジスタ３２と同種のトランジスタである。具体的には、トランジスタ１３２は、電界効果トランジスタであり、ゲート、ドレイン及びソースを有する。ゲートは、制御端子の一例であり、ドレイン及びソースはそれぞれ、入出力端子の一例である。トランジスタ１３２は、例えばＳｉを用いて形成されたｐチャネルＭＯＳＦＥＴである。
　トランジスタ１３２は、第３トランジスタの一例である。トランジスタ１３２のソースは、電圧源Ｖｂａｔｔに接続され、ドレインはノードＮ２に接続されている。トランジスタ１３２のゲートは、定電流源３３に接続されている。
　トランジスタ１３２は、例えば、トランジスタ３１と同じ特性を有するトランジスタである。これにより、トランジスタ１３２を流れる第３電流Ｉｂ３は、トランジスタ３１を流れる第１電流Ｉｂ１と同じにすることができる。
　［２－１－２－２．可変電流源回路］
　図８に示されるように、可変電流源回路１４０は、オペアンプ４５を含む。つまり、オペアンプ４５は、可変電流源４１及び電位差監視部１４２の各々の機能を担っている。
　オペアンプ４５の非反転入力端子は、ノードＮ２に接続されている。オペアンプ４５の反転入力端子及び出力端子は、ノードＮ１に接続されている。本実施の形態では、オペアンプ４５の各端子は、ノードＮ１又はＮ２に直接接続されている。これにより、非反転入力端子には、ノードＮ２の電位が参照電位として印加される。反転入力端子には、ノードＮ１の電位が印加される。オペアンプ４５は、参照電位と監視時点でのノードＮ１の電位との電位差に応じた電流を出力端子から第２電流Ｉｂ２としてノードＮ１に供給する。
　［２－２．負荷回路］
　図８に示されるように、ノードＮ２には、負荷回路１５０が接続されている。本実施の形態に係る増幅装置は、負荷回路１５０を備える。負荷回路１５０は、電力増幅器１０と同等の回路構成を有する。
　図９は、本実施の形態に係る負荷回路１５０の回路構成を示す回路図である。図９に示されるように、負荷回路１５０は、トランジスタ１５１～１５４と、抵抗Ｒ２と、を備える。また、負荷回路１５０は、電流入力端子１５５と、電源端子１５６と、を有する。電流入力端子１５５が、電流制御回路１２０のノードＮ２に接続される。
　トランジスタ１５１～１５４はそれぞれ、電力増幅器１０のトランジスタＴｒ１～Ｔｒ３及び増幅トランジスタ１１に対応している。トランジスタ１５１～１５４の接続関係は、トランジスタＴｒ１～Ｔｒ３及び増幅トランジスタ１１の接続関係と同じである。
　例えば、トランジスタ１５１及び１５２は、互いに制御端子が接続されてカレントミラー回路を構成している。当該カレントミラー回路は、第３カレントミラー回路の一例であり、トランジスタ１５４に接続されている。トランジスタ１５１及び１５２は、互いに同種のトランジスタであり、バイアス回路１２のトランジスタＴｒ１及びＴｒ２と同種のトランジスタである。トランジスタ１５１及び１５２は、例えばＳｉ、ＳｉＧｅ又はＧａＡｓを用いて形成されたｎｐｎ型のバイポーラトランジスタである。
　トランジスタ１５１は、第７トランジスタの一例である。トランジスタ１５１のコレクタ及びベースは、互いに接続され、抵抗Ｒ２を介して電流入力端子１５５に接続されている。つまり、トランジスタ１５１のコレクタ及びベースは、電流制御回路１２０のノードＮ２に接続される。トランジスタ１５１のエミッタは、トランジスタ１５３を介してグランドに接続されている。
　トランジスタ１５２は、第８トランジスタの一例である。トランジスタ１５２のコレクタは、電源端子１５６に接続されている。トランジスタ１５２のベースは、トランジスタ１５１のベースに接続されている。トランジスタ１５２のエミッタは、トランジスタ１５４のベースに接続されている。
　トランジスタ１５３は、バイアス回路１２のトランジスタＴｒ３と同種のトランジスタである。言い換えれば、トランジスタ１５３は、バイポーラトランジスタであり、ベース、コレクタ及びエミッタを有する。トランジスタ１５３は、例えばＳｉ、ＳｉＧｅ又はＧａＡｓを用いて形成されたｎｐｎ型のバイポーラトランジスタである。なお、バイアス回路１２のトランジスタＴｒ３がＦＥＴであった場合には、トランジスタ１５３もＦＥＴとなる。
　トランジスタ１５３は、第１１トランジスタの一例であり、トランジスタ１５１のエミッタと基準電位との間に、ダイオード接続されている。具体的には、トランジスタ１５３のベースとコレクタとが互いに接続され、トランジスタ１５１のエミッタに接続されている。トランジスタ１５３のエミッタは、基準電位の一例であるグランドに接続されている。
　トランジスタ１５４は、バイアス回路１２の増幅トランジスタ１１と同種のトランジスタである。トランジスタ１５４は、バイポーラトランジスタであり、ベース、コレクタ及びエミッタを有する。トランジスタ１５４は、例えばＳｉ、ＳｉＧｅ又はＧａＡｓを用いて形成されたｎｐｎ型のバイポーラトランジスタである。
　トランジスタ１５４は、第９トランジスタの一例である。トランジスタ１５４は、増幅トランジスタ１１とは異なり、ベースに高周波信号が入力されない。つまり、トランジスタ１５４のベースは、トランジスタ１５２のエミッタに接続されており、入力端子Ｐｉｎには接続されていない。トランジスタ１５４のエミッタは、基準電位の一例であるグランドに接続されている。トランジスタ１５４のコレクタは、電源端子１５６に接続されている。
　このように、負荷回路１５０は、電力増幅器１０が備える回路素子と同種の回路素子を有し、電力増幅器１０を模した回路構成を有する。負荷回路１５０は、高周波信号が入力されない点が電力増幅器１０とは異なっている。例えば、負荷回路１５０のトランジスタ１５１～１５４及び抵抗Ｒ２はそれぞれ、電力増幅器１０のトランジスタＴｒ１～Ｔｒ３及び増幅トランジスタ１１並びに抵抗Ｒ１と同じ特性（例えば、同じ温度特性）を有してもよい。これにより、電力増幅器１０と同じ負荷作用を負荷回路１５０に発揮させることができるので、ノードＮ２の電位、すなわち、参照電位の精度を高めることができる。
　あるいは、負荷回路１５０のトランジスタ１５１～１５４及び抵抗Ｒ２はそれぞれ、電力増幅器１０のトランジスタＴｒ１～Ｔｒ３及び増幅トランジスタ１１並びに抵抗Ｒ１を、スケールダウン（サイズダウン）した構成を有してもよい。この場合、ノードＮ２に接続されたトランジスタ１３２も、ノードＮ１に接続されたトランジスタ３１を、スケールダウンした構成を有してもよい。例えば、各々の回路素子として１／１０サイズの素子を利用することで、第３電流Ｉｂ３を減少させることができ、消費電力を低減することができる。
　［２－３．動作］
　続いて、本実施の形態に係る増幅装置の動作について説明する。なお、電力増幅器１０の動作は、実施の形態１と同じであるので、以下では、電流制御回路１２０の動作について説明する。
　本実施の形態では、ノードＮ２には、図９に示される負荷回路１５０が接続されている。負荷回路１５０には、高周波信号が入力されない。また、負荷回路１５０は、電力増幅器１０とは熱的に結合していない。このため、ノードＮ２の電位は、高周波信号の信号電力の大小、及び、電力増幅器１０の温度の影響を受けずに安定している。つまり、ノードＮ２の電位である参照電位は、一定に保たれている。このため、図８に示されるオペアンプ４５は、ノードＮ２の電位と比較することによってノードＮ１の電位の低下を監視することができる。
　ノードＮ１の電位が低下した場合に、可変電流源回路１４０は、第１電流Ｉｂ１に対して追加的に第２電流Ｉｂ２をノードＮ１に供給する。具体的には、図８に示されるように、オペアンプ４５の反転入力端子がノードＮ１に接続されているので、ノードＮ１の電位が低下すると、非反転入力端子と反転入力端子との電位差が大きくなる。オペアンプ４５は、当該電位差の大きさに応じた電流を出力端子から第２電流Ｉｂ２としてノードＮ１に出力する。これにより、ノードＮ１からは、第１電流Ｉｂ１と第２電流Ｉｂ２とを含む電流が制御電流Ｉｂとして出力される。したがって、実施の形態１と同様に、増幅トランジスタ１１に供給されるバイアス電流Ｉｂｐａを確保することができ、増幅トランジスタ１１の利得を維持することができる。本実施の形態に係る電流制御回路１２０においても、図５に実施例として示されるように、２７．５ｄＢｍ程度においても、増幅トランジスタ１１の利得が維持できていることが確認された。高周波信号の信号電力が大電力の場合だけでなく、電力増幅器１０の温度が上昇した場合も同様に、増幅トランジスタ１１の利得を維持することができる。
　［２－４．効果など］
　以上のように、本実施の形態に係る電流制御回路１２０は、ノードＮ１と、定電流源回路１３０と、可変電流源回路１４０と、負荷回路１５０が接続されるノードＮ２と、ノードＮ２を介して負荷回路１５０に第３電流Ｉｂ３を供給する定電流源回路１３１と、を備える。参照電位は、第２ノードＮ２の電位である。
　これにより、ノードＮ１の電位を保持するタイミングの管理が不要となるので、可変電流源回路１４０の制御を簡単にすることができる。また、ノードＮ１が接続される経路とは異なる経路上のノードＮ２の電位を参照電位として用いることで、高周波信号の影響が抑制され、参照電位を安定させることができる。これにより、可変電流源回路１４０の動作を安定させることができる。したがって、増幅トランジスタ１１の歪特性の劣化を適切に抑制することができる。
　また、例えば、可変電流源回路１４０は、非反転入力端子、反転入力端子及び出力端子を有するオペアンプ４５を含む。非反転入力端子は、ノードＮ２に接続されている。反転入力端子及び出力端子は、ノードＮ１に接続されている。
　これにより、ノードＮ１の電位とノードＮ２の電位との電位差に基づいた第２電流Ｉｂ２を供給することができる。このように、簡単な回路構成によって、歪特性の劣化を抑制することができる。
　また、例えば、定電流源回路１３０は、トランジスタ３１を含む。定電流源回路１３１は、定電流源３３と、トランジスタ３２と、を含む。トランジスタ３１及び３２は、互いに制御端子が接続されてカレントミラー回路を構成している。トランジスタ３１の一の入出力端子は、ノードＮ１に接続されており、トランジスタ３２の一の入出力端子及び制御端子は、定電流源３３に接続されている。トランジスタ３１の他の入出力端子及びトランジスタ３２の他の入出力端子は、電圧源Ｖｂａｔｔに接続されている。
　これにより、例えば、電流出力ＤＡＣなどの小型の電流源を定電流源として用いることができるので、低消費電力で、かつ、回路構成の配置の自由度が高い電流制御回路を実現することができる。
　また、例えば、定電流源回路１３１は、さらに、トランジスタ１３２を含む。トランジスタ３２及び１３２は、互いに制御端子が接続されてカレントミラー回路を構成している。トランジスタ１３２の一の入出力端子は、ノードＮ２に接続されている。トランジスタ１３２の他の入出力端子は、電圧源Ｖｂａｔｔに接続されている。
　これにより、カレントミラー回路によって精度良く負荷回路１５０に電流を流すことができ、参照電位であるノードＮ２の電位を安定させることができる。したがって、増幅トランジスタ１１の歪特性の劣化を適切に抑制することができる。
　また、本実施の形態に係るバイアス供給回路は、電流制御回路１２０と、ノードＮ１に接続され、バイアス電流Ｉｂｐａを増幅トランジスタ１１に供給するバイアス回路１２と、負荷回路１５０と、を備える。バイアス回路１２は、互いに制御端子が接続されたトランジスタＴｒ１及びＴｒ２を含む第２カレントミラー回路を含む。トランジスタＴｒ１の一の入出力端子及び制御端子は、ノードＮ１に接続されている。トランジスタＴｒ２の一の入出力端子は、増幅トランジスタ１１の制御端子に接続されている。負荷回路１５０は、互いに制御端子が接続されたトランジスタ１５１及び１５２を含む第３カレントミラー回路と、トランジスタ１５４と、を含む。トランジスタ１５１の一の入出力端子及び制御端子は、ノードＮ２に接続されている。トランジスタ１５２の一の入出力端子は、トランジスタ１５４の制御端子に接続されている。トランジスタ１５１及び１５２はそれぞれ、トランジスタＴｒ１及びＴｒ２と同種のトランジスタである。トランジスタ１５４は、増幅トランジスタ１１と同種のトランジスタである。
　これにより、例えば、電力増幅器１０をスケールダウンした構成として負荷回路１５０を構成することにより、負荷回路１５０で消費される電力を低減することができる。したがって、低消費電力で増幅トランジスタ１１の歪特性の劣化を適切に抑制することができる。
　（実施の形態３）
　続いて、実施の形態３について説明する。実施の形態３では、実施の形態２とは電流制御回路の具体的な回路構成が相違する。以下では、実施の形態２との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
　［３－１．電流制御回路及び負荷回路の回路構成］
　以下では、本実施の形態に係る電流制御回路の具体的な回路構成について、図１０を用いて説明する。図１０は、本実施の形態に係る電流制御回路１２０ａの回路構成を示す回路図である。なお、電流制御回路１２０ａの機能構成は、図７に示される電流制御回路１２０及び負荷回路１５０を合わせた構成に相当する。
　具体的には、図１０に示されるように、電流制御回路１２０ａは、定電流源回路１３０及び１３１ａと、可変電流源回路１４０と、負荷回路１５０ａと、オペアンプ１６０と、を備える。
　定電流源回路１３０及び１３１ａは、トランジスタ３１及び３２と、定電流源３３と、を含む。具体的には、定電流源回路１３０は、トランジスタ３１及び３２と、定電流源３３と、を含む。定電流源回路１３１ａは、トランジスタ３２と、定電流源３３と、を含む。つまり、トランジスタ３２及び定電流源３３は、定電流源回路１３０及び１３１ａの各々の機能の少なくとも一部を担っている。
　本実施の形態に係る定電流源回路１３０は、実施の形態２に係る定電流源回路１３０と同じである。
　定電流源回路１３１ａでは、トランジスタ３２のドレインと定電流源３３との間に負荷回路１５０ａが接続されている。つまり、本実施の形態では、ノードＮ２は、トランジスタ３２のドレインと負荷回路１５０ａとを結ぶ経路上に位置する内部端子であり、定電流源回路１３１ａの出力端子ではない。トランジスタ３２のゲートは、定電流源３３に直接接続されている。トランジスタ３２のゲートは、負荷回路１５０ａを介してトランジスタ３２のドレインと接続されている。
　負荷回路１５０ａは、トランジスタ１５１ａを含む。トランジスタ１５１ａは、第４トランジスタの一例である。トランジスタ１５１ａは、電界効果トランジスタであり、ゲート、ドレイン及びソースを有する。ゲートは、制御端子の一例であり、ドレイン及びソースはそれぞれ、入出力端子の一例である。トランジスタ１５１ａは、例えばＳｉを用いて形成されたｐチャネルＭＯＳＦＥＴである。
　トランジスタ１５１ａのソースは、ノードＮ２に接続されている。トランジスタ１５１ａのドレインは、定電流源３３に接続されている。トランジスタ１５１ａのゲートは、オペアンプ１６０の出力端子に接続されている。トランジスタ１５１ａは、オペアンプ１６０の出力電圧に応じてオン抵抗が変更されることにより、ノードＮ２の電位を安定させる。
　オペアンプ１６０は、第２オペアンプの一例であり、非反転入力端子（＋）、反転入力端子（－）及び出力端子を有する。非反転入力端子は、第３入力端子の一例であり、ノードＮ２に接続されている。反転入力端子は、第４入力端子の一例であり、ノードＮ１に接続されている。出力端子は、第２出力端子の一例であり、トランジスタ１５１ａのゲートに接続されている。
　オペアンプ１６０は、誤差増幅器として動作する。つまり、オペアンプ１６０は、非反転入力端子に印加される電位と、反転入力端子に印加される電位との差分に応じた大きさの電圧を出力端子から出力する。非反転入力端子には、ノードＮ２の電位が印加される。反転入力端子には、ノードＮ１の電位が印加される。したがって、オペアンプ４５は、ノードＮ２の電位と監視時点でのノードＮ１の電位との電位差に応じた電圧を出力端子からトランジスタ１５１ａのゲートに供給する。
　［３－２．動作］
　続いて、本実施の形態に係る増幅装置の動作について説明する。なお、電力増幅器１０の動作は、実施の形態２と同じであるので、以下では、電流制御回路１２０ａの動作について説明する。
　本実施の形態では、ノードＮ２には、図１０に示されるように、トランジスタ１５１ａが接続されている。また、トランジスタ１５１ａのゲートには、ノードＮ１とノードＮ２との電位差に応じた電圧を出力するように構成されたオペアンプ１６０の出力端子が接続されている。
　オペアンプ１６０は、イマジナリーショート作用によってノードＮ２の電位がノードＮ１の電位と同じになるように調整する。つまり、オペアンプ１６０は、ノードＮ１の電位とノードＮ２の電位との電位差が０Ｖになるように出力端子から出力電圧をトランジスタ１５１ａのゲートに電圧を供給する。ノードＮ１の電位とノードＮ２の電位とが同じになることで、負荷の異なるトランジスタ３１及び３２のカレントミラー精度を向上させることができる。
　ノードＮ１の電位が低下した場合には、実施の形態２と同様に、オペアンプ４５が、ノードＮ１とノードＮ２との電位差の大きさに応じた電流を出力端子から第２電流Ｉｂ２としてノードＮ１に供給する。これにより、ノードＮ１からは、第１電流Ｉｂ１と第２電流Ｉｂ２とを含む電流が制御電流Ｉｂとして出力される。したがって、実施の形態１と同様に、増幅トランジスタ１１に供給されるバイアス電流Ｉｂｐａを確保することができ、増幅トランジスタ１１の利得を維持することができる。本実施の形態に係る電流制御回路１２０においても、図５に実施例として示されるように、２７．５ｄＢｍ程度においても、増幅トランジスタ１１の利得が維持できていることが確認された。高周波信号の信号電力が大電力の場合だけでなく、電力増幅器１０の温度が上昇した場合も同様に、増幅トランジスタ１１の利得を維持することができる。
　［３－３．効果など］
　以上のように、本実施の形態に係る電流制御回路１２０ａは、負荷回路１５０ａと、非反転入力端子、反転入力端子及び出力端子を有するオペアンプ１６０と、を含む。オペアンプ１６０の非反転入力端子は、ノードＮ２に接続されている。オペアンプ１６０の反転入力端子は、Ｎ１ノードに接続されている。負荷回路１５０ａは、ノードＮ２と定電流源３３との間に接続されたトランジスタ１５１ａを含む。トランジスタ３２の一の入出力端子は、トランジスタ１５１ａを介して定電流源３３に接続されている。オペアンプ１６０の出力端子は、トランジスタ１５１ａの制御端子に接続されている。
　これにより、オペアンプ１６０が用いられることによって、オペアンプ１６０のイマジナリーショート作用により、ノードＮ１の電位とノードＮ２の電位とは同じであるとみなすことができ、高精度で第１電流Ｉｂ１を供給することができる。また、オペアンプ１６０は、電流制御回路１２０ａ内に含まれ、直流電圧として安定しているので、ノードＮ１の電位と同じ電位であるノードＮ２をオペアンプ１６０の非反転入力端子に接続することで、ノードＮ１の変化に応じた第２電流Ｉｂ２をノードＮ１に供給することができる。このため、ノードＮ２とノードＮ１との電位差に基づいて、オペアンプ４５は、ノードＮ１の変化に応じて適切な第２電流Ｉｂ２をノードＮ１に供給することができる。
　（実施例）
　以下では、上述した各実施の形態に係る増幅装置の複数の実施例について説明する。
　［実施例１］
　図１１は、各実施の形態に係る増幅装置の実施例１を示す図である。図１１に示される増幅装置１では、電流制御回路２０が１つの半導体基板９０に形成され、電力増幅器１０が別の半導体基板９１に形成されている。例えば、半導体基板９０は、Ｓｉ基板であり、半導体基板９１は、ＧａＡｓ基板である。本実施例では、バイアス回路１２のトランジスタＴｒ１及びＴｒ２によって構成されるカレントミラー回路と増幅トランジスタ１１とは、同一の半導体基板９１に形成されている。
　これにより、バイアス回路１２のカレントミラー回路と増幅トランジスタ１１とが同一の半導体基板９１に形成されるので、外乱の影響を抑制しながら安定してバイアス電流Ｉｂｐａを増幅トランジスタ１１に供給することができる。
　［実施例２］
　図１２は、各実施の形態に係る増幅装置の実施例２を示す図である。図１２に示される増幅装置１Ａでは、バイアス回路１２のトランジスタＴｒ１及びＴｒ２によって構成されるカレントミラー回路と、電流制御回路２０とは、同一の半導体基板９０に形成されている。また、トランジスタＴｒ３と増幅トランジスタ１１とは、同一の半導体基板９１に形成されている。
　これにより、電流制御回路２０及びカレントミラー回路と、増幅トランジスタ１１とが熱的に結合するのを抑制することができる。
　［実施例３］
　図１３は、実施の形態２に係る増幅装置の実施例３を示す図である。図１３に示される増幅装置１Ｂでは、電流制御回路１２０が１つの半導体基板９０に形成され、負荷回路１５０及び電力増幅器１０が別の半導体基板９１に形成されている。つまり、本実施例では、トランジスタＴｒ１及びＴｒ２によって構成されるカレントミラー回路と、増幅トランジスタ１１と、負荷回路１５０とは、同一の半導体基板９１に形成されている。
　これにより、負荷回路１５０に含まれる各トランジスタと、カレントミラー回路を構成するトランジスタ及び増幅トランジスタ１１とで閾値電圧を容易に等しくすることができる。各トランジスタの温度特性を同じにすることができるので、動作を安定させることができる。
　なお、実施例１及び２において、電流制御回路２０の代わりに、電流制御回路２０ａ、１２０又は１２０ａが半導体基板９０に形成されていてもよい。また、実施例３において、電流制御回路１２０と、電力増幅器１０のカレントミラー回路（トランジスタＴｒ１及びＴｒ２）と、負荷回路１５０のカレントミラー回路（トランジスタ１５１及び１５２）とは、同一の半導体基板に形成されていてもよい。この場合において、増幅トランジスタ１１と、トランジスタＴｒ３及び１５３とは、同一の半導体基板に形成されていてもよい。
　また、電流制御回路２０と電力増幅器１０とが同一の半導体基板に形成されていてもよい。つまり、各実施の形態に係る増幅装置は、単一の半導体基板に形成されていてもよい。各実施の形態に係る増幅装置は、各回路素子が３つ以上の半導体基板に分散配置されて形成されていてもよい。
　（その他）
　以上、本発明に係る電流制御回路、バイアス供給回路及び増幅装置について、上記の実施の形態などに基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。
　例えば、増幅トランジスタ１１は、ｎチャネルＭＯＳＦＥＴであってもよい。この場合、ｎチャネルＭＯＳＦＥＴのゲート、ドレイン及びソースはそれぞれ、ｎｐｎ型のバイポーラトランジスタのベース、コレクタ及びエミッタに対応する。また、増幅トランジスタ１１は、ｐｎｐ型のバイポーラトランジスタ又はｐチャネルＭＯＳＦＥＴであってもよい。
　また、例えば、バイアス回路１２、電流制御回路２０、２０ａ、１２０若しくは１２０ａ、又は、負荷回路１５０に含まれる各トランジスタも同様に、ｐｎｐ型若しくはｎｐｎ型のバイポーラトランジスタであってもよく、ｐチャネル若しくはｎチャネルＭＯＳＦＥＴであってもよい。このとき、カレントミラー回路を構成するトランジスタは、同種のトランジスタが用いられる。
　なお、各実施の形態において、電流制御回路２０、２０ａ、１２０又は１２０ａは、バイアス電流を制御するために用いられたが、これに限らない。例えば、電流制御回路２０、２０ａ、１２０又は１２０ａは、電流の出力端子であるノードＮ１の電位の変動を抑制し、ノードＮ１から出力される電流を安定させることができる。このため、電流制御回路２０、２０ａ、１２０又は１２０ａは、安定した電流供給源として、ノードＮ１が電力増幅器１０以外の負荷回路に接続されて使用されてもよい。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明は、例えば、マルチバンド対応のフロントエンド部に配置される高周波モジュールの増幅装置として携帯電話などの通信機器に広く利用することができる。
１、１Ａ、１Ｂ　増幅装置
１０　電力増幅器
１１　増幅トランジスタ
１２　バイアス回路
１３　制御入力端子
１４、１５６　電源端子
２０、２０ａ、１２０、１２０ａ　電流制御回路
２１　タイミング入力端子
２２　フィルタ
３０、１３０、１３１、１３１ａ　定電流源回路
３１、３２、１３２、１５１、１５１ａ、１５２、１５３、１５４、Ｔｒ１、Ｔｒ２、Ｔｒ３　トランジスタ
３３　定電流源
４０、１４０　可変電流源回路
４１　可変電流源
４２　電位監視部
４３　サンプルホールド回路
４４　制御部
４５、１６０　オペアンプ
９０、９１　半導体基板
１４２　電位差監視部
１５０、１５０ａ　負荷回路
１５５　電流入力端子
Ｃ１　ＤＣカット用キャパシタ
Ｉｂ　制御電流
Ｉｂ１　第１電流
Ｉｂ２　第２電流
Ｉｂ３　第３電流
Ｉｂｐａ　バイアス電流
Ｎ１、Ｎ２　ノード
Ｐｉｎ　入力端子
Ｐｏｕｔ　出力端子
Ｒ１、Ｒ２　抵抗

Claims (18)

  1. 　高周波信号を増幅する増幅トランジスタに供給されるバイアス電流を制御する電流制御回路であって、
    　第１ノードと、
    　前記第１ノードに第１電流を供給する第１定電流源回路と、
    　前記第１ノードの電位と参照電位との比較結果に基づいて、前記第１ノードに第２電流を供給する可変電流源回路と、を備え、
    　前記第１ノードは、前記第１電流と前記第２電流とを含む、前記バイアス電流を制御するための制御電流を出力する、
    　電流制御回路。
  2. 　前記参照電位は、前記高周波信号の信号強度が閾値以下の場合の前記第１ノードの電位である、
    　請求項１に記載の電流制御回路。
  3. 　前記参照電位は、前記増幅トランジスタの温度が閾値以下の場合の前記第１ノードの電位である、
    　請求項１又は２に記載の電流制御回路。
  4. 　前記可変電流源回路は、
    　所定のタイミングにおける前記第１ノードの電位を前記参照電位として保持するサンプルホールド回路と、
    　第１入力端子、第２入力端子及び第１出力端子を有する第１オペアンプと、を含み、
    　前記第１入力端子は、前記サンプルホールド回路を介して前記第１ノードに接続されており、
    　前記第２入力端子及び前記第１出力端子は、前記第１ノードに接続されている、
    　請求項１～３のいずれか１項に記載の電流制御回路。
  5. 　前記可変電流源回路は、さらに、前記サンプルホールド回路が前記第１ノードの電位を前記参照電位として保持するタイミングを制御する制御部を備える、
    　請求項４に記載の電流制御回路。
  6. 　さらに、前記第１ノードと前記サンプルホールド回路との間に接続され、前記高周波信号の信号周波数を含む周波数帯を遮断周波数帯域として有するフィルタを備える、
    　請求項４又は５に記載の電流制御回路。
  7. 　前記第１定電流源回路は、
    　定電流源と、
    　互いに制御端子が接続された第１トランジスタ及び第２トランジスタを含む第１カレントミラー回路と、を含み、
    　前記第２トランジスタの一の入出力端子及び制御端子は、前記定電流源に接続されており、
    　前記第１トランジスタの一の入出力端子は、前記第１ノードに接続されており、
    　前記第１トランジスタの他の入出力端子及び前記第２トランジスタの他の入出力端子は、電圧源に接続されている、
    　請求項１～６のいずれか１項に記載の電流制御回路。
  8. 　さらに、
    　負荷回路が接続される第２ノードと、
    　前記第２ノードを介して前記負荷回路に第３電流を供給する第２定電流源回路と、を備え、
    　前記参照電位は、前記第２ノードの電位である、
    　請求項１に記載の電流制御回路。
  9. 　前記可変電流源回路は、第１入力端子、第２入力端子及び第１出力端子を有する第１オペアンプを含み、
    　前記第１入力端子は、前記第２ノードに接続されており、
    　前記第２入力端子及び前記第１出力端子は、前記第１ノードに接続されている、
    　請求項８に記載の電流制御回路。
  10. 　前記第１定電流源回路は、第１トランジスタを含み、
    　前記第２定電流源回路は、定電流源と、第２トランジスタと、を含み、
    　前記第１トランジスタ及び前記第２トランジスタは、互いに制御端子が接続されてカレントミラー回路を構成し、
    　前記第１トランジスタの一の入出力端子は、前記第１ノードに接続されており、
    　前記第２トランジスタの一の入出力端子及び制御端子は、前記定電流源に接続されており、
    　前記第１トランジスタの他の入出力端子及び前記第２トランジスタの他の入出力端子は、電圧源に接続されている、
    　請求項８又は９に記載の電流制御回路。
  11. 　前記第２定電流源回路は、さらに、第３トランジスタを含み、
    　前記第２トランジスタ及び前記第３トランジスタは、互いに制御端子が接続されてカレントミラー回路を構成し、
    　前記第３トランジスタの一の入出力端子は、前記第２ノードに接続されており、
    　前記第３トランジスタの他の入出力端子は、前記電圧源に接続されている、
    　請求項１０に記載の電流制御回路。
  12. 　さらに、
    　前記負荷回路と、
    　第３入力端子、第４入力端子及び第２出力端子を有する第２オペアンプと、を含み、
    　前記第３入力端子は、前記第２ノードに接続されており、
    　前記第４入力端子は、前記第１ノードに接続されており、
    　前記負荷回路は、前記第２ノードと前記定電流源との間に接続された第４トランジスタを含み、
    　前記第２トランジスタの前記一の入出力端子は、前記第４トランジスタを介して前記定電流源に接続されており、
    　前記第２出力端子は、前記第４トランジスタの制御端子に接続されている、
    　請求項１０に記載の電流制御回路。
  13. 　前記第１オペアンプは、前記第１入力端子に印加される電位と前記第２入力端子に印加される電位との差分に応じた大きさの電流を、前記第１出力端子から前記第２電流として前記第１ノードに供給する、
    　請求項４～６及び９のいずれか１項に記載の電流制御回路。
  14. 　前記可変電流源回路は、前記第１ノードの電位が下降した場合に前記第２電流を増大させ、前記第１ノードの電位が上昇した場合に前記第２電流を減少させる、
    　請求項１～１３のいずれか１項に記載の電流制御回路。
  15. 　請求項１～１４のいずれか１項に記載の電流制御回路と、
    　前記第１ノードに接続され、前記バイアス電流を前記増幅トランジスタに供給するバイアス回路と、を備え、
    　前記バイアス回路は、互いに制御端子が接続された第５トランジスタ及び第６トランジスタを含む第２カレントミラー回路を含み、
    　前記第５トランジスタの一の入出力端子及び制御端子は、前記第１ノードに接続されており、
    　前記第６トランジスタの一の入出力端子は、前記増幅トランジスタの制御端子に接続されている、
    　バイアス供給回路。
  16. 　請求項８～１１のいずれか１項に記載の電流制御回路と、
    　前記第１ノードに接続され、前記バイアス電流を前記増幅トランジスタに供給するバイアス回路と、
    　前記負荷回路と、を備え、
    　前記バイアス回路は、互いに制御端子が接続された第５トランジスタ及び第６トランジスタを含む第２カレントミラー回路を含み、
    　前記第５トランジスタの一の入出力端子及び制御端子は、前記第１ノードに接続されており、
    　前記第６トランジスタの一の入出力端子は、前記増幅トランジスタの制御端子に接続されており、
    　前記負荷回路は、
    　互いに制御端子が接続された第７トランジスタ及び第８トランジスタを含む第３カレントミラー回路と、
    　第９トランジスタと、を含み、
    　前記第７トランジスタの一の入出力端子及び制御端子は、前記第２ノードに接続されており、
    　前記第８トランジスタの一の入出力端子は、前記第９トランジスタの制御端子に接続されており、
    　前記第７トランジスタ及び前記第８トランジスタはそれぞれ、前記第５トランジスタ及び前記第６トランジスタと同種のトランジスタであり、
    　前記第９トランジスタは、前記増幅トランジスタと同種のトランジスタである、
    　バイアス供給回路。
  17. 　前記バイアス回路は、さらに、前記第５トランジスタの他の入出力端子と基準電位との間に、ダイオード接続された第１０トランジスタを含む、
    　請求項１５又は１６に記載のバイアス供給回路。
  18. 　請求項１５～１７のいずれか１項に記載のバイアス供給回路と、
    　前記増幅トランジスタと、を備える、
    　増幅装置。
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