JP4927170B2 - プログラマブル利得増幅器用の利得調節 - Google Patents

Description

本開示は、大略、電子回路に関するものである。更に詳細には、本開示はプログラマブル利得増幅器と関連する利得を調節する技術に関するものである。

多くの電子システムは、基本的なアナログビルディングブロックとしてプログラマブル利得増幅器を使用する。従来のプログラマブル利得増幅器（８００）の１例を図８に例示してある。プログラマブル利得増幅器８００は、オペアンプ（ＡＭＰ）と、３個の抵抗（Ｒ８１−Ｒ８３）と、２個のスイッチ（Ｓ８１−Ｓ８２）とを包含している。該オペアンプは、非反転入力端子（ＩＮＰ）と、反転入力端子（ＩＮＭ）と、出力端子（ＡＯＵＴ）とを包含している。スイッチＳ８１はＡＯＵＴとノードＮ８１との間に接続されている。スイッチＳ８２はＡＯＵＴとノードＮ８２との間に接続されている。抵抗Ｒ８１はノードＮ８１とＩＮＭとの間に接続されている。抵抗Ｒ８２はノードＮ８２とＩＮＭとの間に接続されている。抵抗Ｒ８３はＩＮＭと回路接地（ＧＮＤ）との間に接続されている。

動作において、オペアンプＡＭＰは、非反転入力（ＩＮＰ）において入力信号（例えば、ＩＮ）を受け取り、且つ利得スケーリング係数（Ｘ）に従って該入力信号に関連している出力信号（例えば、ＯＵＴ）を出力端子（ＡＯＵＴ）に供給する。この利得スケーリング係数（Ｘ）は、出力（ＯＵＴ）と反転入力（ＩＮＭ）との間のフィードバック経路におけるインピーダンスによって決定される。

スイッチＳ８１及びＳ８２は、利得スケーリング係数（Ｘ）を調節するためにフィードバックコンポーネント（抵抗Ｒ８１及びＲ８２）の選択を変化させるために配置されている。その選択されるフィードバックコンポーネントは、スイッチＳ８１が閉である場合には抵抗Ｒ８１であり、一方その選択されるフィードバックコンポーネントは、スイッチＳ８２が閉である場合に抵抗Ｒ８２である。入力信号（ＩＮ）と出力信号（ＯＵＴ）との間の関係は、以下の如くにしてフィードバックコンポーネントとスイッチとによって決定され、即ち、ＯＵＴ＝ＩＮ×（１＋Ｘ）であり、尚、Ｘはフィードバックコンポーネントによって決定される。１例においては、スイッチＳ１が閉であり且つスイッチＳ２が開である場合にはＸ＝Ｒ８１／Ｒ８３である。別の例においては、スイッチＳ２が閉であり且つスイッチＳ１が開である場合にはＸ＝Ｒ８２／Ｒ８３である。

種々の実施例について図面を参照して詳細に説明するが、同様の参照番号は幾つかの図面にわたり同様の部品及び組立体を表している。種々の実施例に対する参照は本発明の範囲を制限するものではなく、本発明の範囲は特許請求の範囲によってのみ制限されるものである。更に、本明細書において記載される全ての例は制限的なものであることを意図したものではなく、特許請求の範囲に記載される発明に対する多くの可能な実施例の幾つかを記載するに過ぎないものである。

本明細書及び図面にわたり、以下の用語は、その文脈が明らかにそうでないことを示すもので無い限り、少なくともここにおいて明示的に関連している意味を取るものである。以下に識別する意味はその用語を制限することを意図したものではなく、単にその用語の使用に対する例示を与えるに過ぎないものである。「或る（ａ）」、「或る（ａｎ）」及び「該（ｔｈｅ）」の意味は単数及び複数の両方に対する参照を包含する場合がある。「内（ｉｎ）」の意味は、「内（ｉｎ）」及び「上（ｏｎ）」を包含する場合がある。「接続された」という用語は、直接的な電気的、電磁気的、機械的、論理的、又は、何らかの電気的、機械的、論理的又はその他のそれらの間の媒介物無しでの、接続されている品目間のその他の接続を意味する場合がある。「回路」という用語は、単一のコンポーネント、又は能動的及び／又は受動的、個別的又は集積化されているかに拘わらずに、所望の機能を与えるために一体的に結合されている複数個のコンポーネントのことを意味する場合がある。「信号」という用語は、少なくとも一つの電流、電圧、電荷、データ、又はその他のこの様な識別可能な量のことを意味する場合がある。

簡単に述べれば、本開示は、大略、プログラマブル利得増幅器（ＰＧＡ）における利得調節をトリミングする装置及び方法に関するものである。

例示的ＰＧＡ回路は、利得調節回路と、利得選択回路とを包含しており、それらは両者共増幅器の出力に結合されている。該利得選択回路は、該増幅器へのフィードバックを完結し、一方該利得調節回路は、該利得選択回路の利得をブーストさせるか又はカットすべく配設されている。該利得調節回路は、ＰＧＡ回路の全体的な利得に対するトリム調節として構成することが可能であり、その場合には、例えばルックアップテーブルから、各利得設定に対して異なるトリム調節をマップさせることが可能である。その他の例示的実現例においては、該ＰＧＡ回路は、デューティサイクル又はパルス幅、デルタ・シグマなどのその他の変調技術に従って種々の利得設定の間で全体的な利得をブレンドさせるような変調スキームを使用して複数の利得設定の間で周期的にスイッチすることが可能である。更に別の実現例においては、該変調スキームは、ＰＧＡ回路の全体的な利得に関して時間平均効果を利用すべく構成することが可能である。

例示的プログラマブル利得増幅器回路を例示した概略図。 例示的プログラマブル利得増幅器回路を例示した概略図。 例示的プログラマブル利得増幅器回路に対する利得エラー効果を例示したグラフ図。 別の例示的プログラマブル利得増幅器回路における例示的調節可能抵抗トポロジーを例示した概略図。 例示的プログラマブル利得増幅器回路用の例示的調節可能抵抗トポロジーを例示した概略図。 例示的プログラマブル利得増幅器回路用の例示的調節可能抵抗トポロジーを例示した概略図。 更に別の例示的プログラマブル利得増幅器回路における更に別の例示的調節可能抵抗トポロジーを例示した概略図。 変調トポロジーを使用する例示的プログラマブル利得増幅器回路を例示した概略図。 変調トポロジーを使用する例示的プログラマブル利得増幅器回路を例示した概略図。 変調トポロジーを使用する例示的プログラマブル利得増幅器回路を例示した概略図。 別の変調トポロジーを使用する例示的プログラマブル利得増幅器回路を例示した概略図。 別の変調トポロジーを使用する例示的プログラマブル利得増幅器回路を例示した概略図。 別の変調トポロジーを使用する例示的プログラマブル利得増幅器回路を例示した概略図。 全て本開示の側面に従って配置されているプログラマブル利得増幅器回路における利得調節を識別及び／又は設定する方法を例示したフローチャート。 従来のプログラマブル利得増幅器回路の概略図。

精密信号利得を必要とする適用例においては、モノリシック増幅器がしばしば使用される。これらの増幅器は、全体的な信号利得を制御するために薄膜抵抗等の抵抗フィードバック分圧器要素を通常使用する。正確なフィードバック比を得るための手段が講じられるが、抵抗不整合は顕著な全体的な増幅器利得エラーとなる場合がある。抵抗比を乱す条件の例は、処理関連差及び動作条件差の両方を包含している。例示的な処理差は、二三の例を挙げれば、シート抵抗（シートロー）、ドーピング濃度、寄生容量、寄生抵抗、寄生インダクタンス、及び寄生漏洩における処理勾配及び変動を包含している。例示的な動作条件関連差は、二三の例を挙げれば、抵抗間の温度差（熱勾配）、及び抵抗間の動作電圧差（電圧係数効果）を包含している。

薄膜抵抗の連続的なレーザトリムは、過去において、抵抗不整合から発生する利得エラーを補正するために使用されていた。しかしながら、テスト時間、テスト装置、レーザトリミング装置、及びその他の製造コスト等の多様な製造コストが、この様なトリミング技術コストを多くの市場に対して法外なものとさせる場合がある。マイクロ電子回路（ＩＣ）をトリミングするプロセスも回路内に擾乱を発生させる場合があり、そのことは、トリミングの正確度を制限するか、又はトリミングを実施するために必要な時間を拡張させる（コストも増加させる）。

トリミングの正確度を減少させるその他の製造ストレスが発生する場合がある。レーザトリミングは、典型的に、ウエハをダイと呼ばれる多数の部品へダイシングする前に、半導体ウエハに関して実施される。例示的な半導体処理ステップは、ウエハのダイシング、エポキシー、又は、多分、共晶アタッチメントでのパッケージ内へのダイの取り付け、ダイ上のパッドのリードフレームへのボンディング、パッケージのフォーミング及びシーリング、等を包含している。これらの半導体処理ステップの各々は、ダイストレス（例えば、表面張力、剪断、曲げ、マイクロクラッキング等）を発生する場合があり、それはフィードバック要素の全体的な値を変化させる場合があり、従って、ウエハトリム後の利得正確度に直接的に影響を与える場合がある。

本開示は、上述した問題及びその他の各々を考慮し且つデジタル手段を具備するプログラマブル増幅器回路における利得をトリミング及び／又は調節する手段を提供する。該デジタル手段は、利得設定がプログラマブル利得増幅器に対して選択される場合に選択された利得設定に対する利得トリムを調節する手段を包含することが可能である。該利得トリムは、所望の全体的な利得が達成されるように、所定の量に従って利得をブースト又はカットするために使用することが可能である。該デジタル手段は、一つ又はそれ以上のデジタル制御信号に応答してプログラマブル利得増幅器の全体的な利得を調節するために適合されている回路から構成することが可能である。各デジタル制御信号は、例えば、ウエハと関連しているピン又はパッドから、デジタル信号（単数又は複数）を受け取り且つ別のデジタル信号（単数又は複数）を発生するデコーダ論理回路から、及びアナログ入力信号を受け取り且つ一つ又はそれ以上のデジタル制御信号を発生するアナログ・デジタル変換器から、などの任意の数の入力手段によって与えることが可能である。デジタル利得調節及びトリミングの適用は、回路内キャリブレーション方法を包含する、正確な信号増幅に対する機会の数を増加させる。

幾つかの例において記載するように、オペアンプ回路は、入力信号を受け取る形態とされている非反転入力端子と、フィードバック信号を受け取る形態とされている反転入力端子と、プログラマブル利得増幅器回路に対する出力信号を供給する形態とされている出力端子とを包含している。利得選択回路が、該出力端子と第１中間端子との間の第１抵抗、該第１中間端子と該反転入力端子との間の第２抵抗、及び該反転入力端子と基準端子との間の第３抵抗を具備する第１可変抵抗回路として配置されている。該第２抵抗及び第３抵抗と関連する値は、利得選択制御信号に応答して変化させることが可能である。利得調節回路が、該出力端子と第２中間端子との間の第４抵抗、及び該第２中間端子と基準端子との間の第５抵抗を具備する第２可変抵抗回路として配置されている。該第１中間端子は、該第２中間端子へ結合させることが可能であり、且つ該第４抵抗及び第５抵抗と関連している値は利得トリム設定制御信号に応答して変化させることが可能である。プログラマブル利得増幅器回路を調節可能に制御することが可能であるように、ユーザによって開始される利得設定に応答して利得選択制御信号及び利得トリム設定制御信号を供給するために制御回路を配置させることが可能である。

幾つかの付加的な例においては、利得調節回路は、該出力端子と基準端子との間に結合されている直列結合されたタップ型抵抗アレイとして実現することが可能である。該直列結合されたタップ型抵抗アレイは、タップ点のアレイ間に結合されている抵抗値シリーズのアレイを包含しており、その場合に、該タップ点のアレイの内の一つは利得トリム設定制御信号に応答して選択することが可能である。その選択されたタップ点は、該第２中間端子へ結合させることが可能である。該直列結合されたタップ型抵抗アレイは、整合型（ｍａｔｃｈｅｄ）抵抗アレイ、二進重み付け型アレイ、線形スケール型アレイ、対数スケール型アレイ、又は任意の重み付け型アレイ、の内のいずれか一つとして配置させることが可能である。

更なる例において、該利得調節回路は、各々が該タップ点のアレイの対応する一つに結合されている複数個のマルチプレクサ入力端子を具備するマルチプレクサ回路として実現することが可能である。そのマルチプレクサ出力端子は、該マルチプレクサ回路が該複数個のマルチプレクサ入力端子の内の一つを利得トリム設定制御信号に応答してマルチプレクサ出力端子へ結合させるために配置されているように、該第２中間端子へ結合させることが可能である。

該利得調節回路は、幾つかの例においては、抵抗の並列アレイとして実現することが可能である。該抵抗の並列アレイ内の各抵抗は、該第２中間端子へ結合されている第１抵抗端子、及び利得トリム設定制御信号に応答して基準端子と出力端子との一方へ選択的に結合される第２抵抗端子、を包含している。該並列アレイ内の抵抗は、整合型（ｍａｔｃｈｅｄ）抵抗アレイ、二進重み付け型アレイ、線形スケール型アレイ、対数スケール型アレイ、又は任意重み付け型アレイ、の内のいずれか一つとして構成することが可能である。

該利得調節回路は、更に、複数個のスイッチ回路で実現することが可能である。該複数個のスイッチ回路からの各スイッチは、基準端子と結合されている第１スイッチ端子と、出力端子へ結合されている第２スイッチ端子と、該抵抗の並列アレイ内の抵抗の内の対応する一つの第２抵抗端子と結合されている第３スイッチ端子とを包含している。各スイッチ回路に対する該第３スイッチ端子は、利得トリム設定制御回路に応答して、第１スイッチ端子と第２スイッチ端子との内の一方へ選択的に結合させることが可能である。

該利得調節回路は、又、幾つかの例においては、利得トリム設定制御回路に応答してＲ−２Ｒラダー回路の夫々の入力へ基準端子及び出力端子の内の一つを選択的に結合させる構成とされているＲ−２Ｒ抵抗ラダー構成として実現させることが可能である。

更に説明するように、該利得選択回路は、出力端子と基準端子との間に結合されている直列結合されているタップ型抵抗アレイとして構成することが可能である。該直列結合されているタップ型抵抗アレイは、タップ点のアレイ間に直列結合されている抵抗値のアレイとすることが可能であり、その場合に、タップ点のアレイの一つが利得選択制御信号に応答して選択される。その選択されたタップ点は、反転入力端子へ結合させることが可能である。該直列結合されているタップ型抵抗アレイは、整合型（ｍａｔｃｈｅｄ）抵抗アレイ、二進重み付け型アレイ、線形スケール型アレイ、対数スケール型アレイ、又は任意重み付け型アレイの内のいずれか一つとして構成することが可能である。

該利得選択回路は、又、抵抗の並列アレイとして実現することが可能である。該抵抗の並列アレイ内の各抵抗は、第１中間端子へ結合されている第１抵抗端子と、利得選択制御信号に応答して基準端子と反転入力端子との一方へ選択的に結合される第２抵抗端子とを包含している。該並列アレイ内の抵抗は、整合型（ｍａｔｃｈｅｄ）抵抗アレイ、二進重み付け型アレイ、線形スケール型アレイ、対数スケール型アレイ、又は任意重み付け型アレイの内のいずれか一つとして構成することが可能である。

幾つかの例においては、該利得選択回路は、利得トリム設定制御信号に応答してＲ−２Ｒラダー回路の夫々の入力へ基準端子及び反転入力端子の内の一つを選択的に結合させる構成とされているＲ−２Ｒ抵抗ラダー構成とすることが可能である。

更に詳細に説明するように、第１中間端子と第２中間端子との間にスパン抵抗回路を結合させることが可能である。

幾つかの例においては、利得トリム設定制御信号は、レジスタ、ラッチ、ルックアップテーブル（ＬＵＴ）、ヒューズマップ、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、及びプログラマブルロジックアレイ（ＰＬＡ）の内の一つによって与えられるマルチビット二進制御ワードとすることが可能である。幾つかのその他の例においては、利得トリム設定制御信号は、又、シリアルインターフェース及びパラレルインターフェースの内の一つを介して外部的にアクセスされるトリムテーブルから検索することが可能である。幾つかの更なる例においては、センサー回路を、該回路と関連する動作条件における変化に応答して、利得設定制御信号又は利得トリム設定制御信号のいずれかを変化させる構成とすることが可能である。該動作条件は、幾つかの例においては、電圧、電流、又は動作温度の内の一つに対応することが可能である。

幾つかの更なる例においては、該利得調節回路は、更に、該出力端子と第３中間端子との間の第６抵抗、及び該第３中間端子と基準端子との間の第７抵抗を具備する第３可変抵抗回路を包含することが可能である。該第１中間端子は該第３中間端子へ結合させることが可能であり、且つ該第６抵抗及び第７抵抗と関連する値は、粗利得トリム設定制御信号に応答して変化させることが可能である。この様な例において、該利得トリム設定制御信号は微利得制御と関連させることが可能である。

プログラマブル利得増幅器回路の一つの詳細な例においては、該プログラマブル利得増幅器回路は、オペアンプ回路と、利得調節回路と、利得選択回路と、スパン抵抗回路と、制御回路とを包含している。該オペアンプ回路は、入力信号を受け取る形態とされている非反転入力端子と、フィードバック信号を受け取る形態とされている反転入力端子と、出力信号を供給する形態とされている出力端子とを包含している。該利得調節回路は、第１デジタル制御型ポテンシオメータ回路、第２デジタル制御型ポテンシオメータ回路、第３デジタル制御型ポテンシオメータ回路を包含している。該第１デジタル制御型ポテンシオメータは基準端子と共通ノードとの間に結合されている。該第２デジタル制御型ポテンシオメータは該共通ノードと出力ノードとの間に結合されている。該第１デジタル制御型ポテンシオメータは第１ワイパー端子を包含しており、且つ該第２デジタル制御型ポテンシオメータは第２ワイパー端子を包含している。該第３デジタル制御型ポテンシオメータは、該第１ワイパー端子と該第２ワイパー端子との間に結合されている。該第３デジタル制御型ポテンシオメータは、第１中間ノードへ結合されている第３ワイパー端子を包含している。該第１、第２、第３デジタル制御型ポテンシオメータのワイパー位置は、利得トリム設定制御信号に応答して変化させることが可能である。該利得選択回路は、該出力端子と第２中間端子との間の第１抵抗値、該第２中間端子と該反転入力端子との間の第２抵抗値、及び該反転入力端子と基準端子との間の第３抵抗値を具備している第４デジタル制御型ポテンシオメータ回路として構成することが可能である。該第２抵抗値と該第３抵抗値との間のジャンクション即ち連結部は該第４デジタル制御型ポテンシオメータの第４ワイパー位置に対応しており、且つ該第４ワイパー位置は利得選択制御信号に応答して変化させることが可能である。該スパン抵抗回路は、該第１中間端子と該第２中間端子との間に結合されている。該制御回路は、ユーザによって開始される利得設定に応答して、利得選択制御信号及び利得トリム設定制御信号を供給する構成とすることが可能である。

別の詳細な例においては、入力信号を受け取り且つそれに応答して出力信号を供給するプログラマブル利得増幅器回路における利得トリム設定を決定するための方法を提供することが可能である。該プログラマブル利得増幅器は、ユーザによって開始される利得設定に対応する調節可能な利得を持っている。その説明した方法は、該プログラマブル利得増幅器と関連する各利得設定を選択することを包含しており、その場合に、該プログラマブル利得増幅器は、オペアンプ、利得設定回路、利得調節回路、及びスパン抵抗回路を包含しており、該利得設定回路は該オペアンプの出力と基準端子との間に結合されている第１デジタル制御型ポテンシオメータであり、該利得調節回路は該オペアンプの出力と基準端子との間に結合されている第２デジタル制御型ポテンシオメータであり、該第１デジタル制御型ポテンシオメータの第１ワイパー端子は該オペアンプの非反転入力へ結合されており、該第２デジタル制御型ポテンシオメータの第２ワイパー端子は該スパン抵抗回路を介して該第１デジタル制御型ポテンシオメータにおける中間点へ結合されている。各選択された利得設定に対して、本方法は、プログラマブル利得増幅器の理想的な利得がＩＤＥＡＬ＿ＧＡＩＮ＝１＋ＲＦ／ＲＡ、（尚ＲＡ及びＲＦは選択された利得設定に応答して第１デジタル制御型ポテンシオメータのワイパー位置によって決定される）によって与えられるように選択された利得設定に応答してプログラマブル利得増幅器回路をコンフィギャー（ｃｏｎｆｉｇｕｒｅ）即ち形態特定し、選択された利得設定に対して該プログラマブル利得増幅器と関連する各トリム設定を選択し、該プログラマブル利得増幅器の全体的な利得がブーストされるか又はカットされるかのいずれかであるように第２ワイパー位置を移動させることによって該選択されたトリム設定に応答して該プログラマブル利得増幅器をコンフィギャー即ち形態特定し、且つ各トリム設定に対して該プログラマブル利得増幅器と関連する利得エラーを評価する構成とされている。本方法は、更に、評価される利得エラーから最小利得エラーを識別すること、及び該選択された利得設定に対する最小利得エラーと関連するトリム設定を格納すること、を包含している。

上述した例及び詳細は、以下の詳細な開示及び添付の図面に鑑み一層明らかなものとなる。

トリム型利得増幅器
図１Ａは、本開示の少なくとも一つの側面に従って構成されている例示的プログラマブル利得増幅器回路（１００）を例示する概略図である。プログラマブル利得増幅器回路１００は、利得調節回路（Ｘ１）、利得選択回路（Ｘ２）、オペアンプ（ＡＭＰ，Ｘ３）、抵抗（ＲＳＰＡＮ，Ｘ４）、制御回路（Ｘ５）、及びオプションのルックアップテーブル（Ｘ６）を包含している。幾つかの実現例においては、抵抗Ｘ４は実効的に０Ωの抵抗であるワイヤで置換させることが可能である。

オペアンプ（Ｘ３）は、非反転入力端子（ＩＮＰ）、反転入力端子（ＩＮＭ）、及び出力端子（ＡＯＵＴ）を包含している。利得調節回路（Ｘ１）は、ＡＯＵＴと基準端子（ＲＥＦ）との間に結合されている。利得選択回路もＡＯＵＴと基準端子（ＲＥＦ）との間に結合されている。抵抗（Ｘ４）は、利得調節回路（Ｘ１）内の第１タップ点端子と利得選択回路（Ｘ２）内の第２タップ点端子との間に結合されている。該制御回路は、入力信号（例えば、ＧＡＩＮ ＡＤＪ、ＣＡＬＩＢＲＡＴＥ、等）を受け取り且つ第１制御信号（ＧＡＩＮ ＴＲＩＭ ＳＥＴＴＩＮＧ）を利得調節回路（Ｘ１）へ供給し且つ第２制御信号（ＧＡＩＮ ＳＥＬＥＣＴ）を利得選択回路（Ｘ２）へ供給する構成とされている。オプションとして、制御回路（Ｘ５）は、第１及び第２制御信号と関連する前に決定した値を格納及び／又は検索するためにルックアップテーブル（Ｘ６）と相互作用を行う構成とされている。

基準端子（ＲＥＦ）は、基準電圧（例えば、ＶＲＥＦ）をプログラマブル利得増幅器回路（１００）へ結合させる形態とされている。該基準電圧は、例えば、０Ｖ、高電源電圧（例えば、ＶＤＤ）、低電源電圧（例えば、ＶＳＳ）、中間電源電圧（例えば、［ＶＤＤ−ＶＳＳ］／２）、等の任意の適宜の接地基準電圧（ＧＮＤ）とすることが可能である。

利得調節回路（Ｘ１）は、ワイパー位置が抵抗Ｘ４の片側へ結合されている可変タップ点に対応するポテンシオメータに類似した形態とされている。利得調節回路（Ｘ１）と関連する全抵抗は、ＲＢＯＯＳＴ及びＲＣＵＴに対応する２つの抵抗値の和である。ＲＢＯＯＳＴ及びＲＣＵＴと関連する特定の抵抗値は、ポテンシオメータ上のワイパー位置を調節するのに類似して所望のタップ点を達成することが可能であるように第１制御信号（ＧＡＩＮ ＴＲＩＭ ＳＥＴＴＩＮＧ）に応答して可変である。利得調節回路（Ｘ１）は、一つ又はそれ以上のデジタル制御信号として実現することが可能な第１制御信号（ＧＡＩＮ ＴＲＩＭ ＳＥＴＴＩＮＧ）に応答するように構成されている。

利得選択回路（Ｘ２）もポテンシオメータにおける固定タップ点が抵抗Ｘ４の他端へ結合されており且つポテンシオメータにおける可変タップ点がオペアンプ回路（Ｘ３）の反転入力端子（ＩＮＭ）へ結合されているポテンシオメータに類似した形態とされている。該可変タップ点はポテンシオメータ上のワイパー位置に類似している。利得選択回路（Ｘ２）と関連している全抵抗値は、ＲＡ及びＲＦに対応する２つの抵抗値の和である。ＲＡ及びＲＦに関連している特定の抵抗値は、ポテンシオメータ上のワイパー位置を調節するのと類似して可変タップ点を達成することが可能であるように、第２制御信号（ＧＡＩＮ ＳＥＬＥＣＴ）に応答して可変である。利得選択回路（Ｘ２）は一つ又はそれ以上のデジタル制御信号として実現することが可能な第２制御信号（ＧＡＩＮ ＴＲＩＭ ＳＥＴＴＩＮＧ）に応答するように構成されている。

入力信号（ＩＮ）はオペアンプ（Ｘ３）の非反転入力端子（ＩＮＰ）へ結合される。プログラマブル利得増幅器回路（１００）に対する出力信号（ＯＵＴ）はオペアンプ（ＡＯＵＴ）の出力に対応している。利得選択回路（Ｘ２）は非反転増幅器におけるフィードバック回路に類似して動作され、その場合に、反転入力端子（ＩＮＭ）が２個の抵抗（ＲＡ及びＲＦ）の間のフィードバック点（ＦＢ）として動作される。利得選択回路（Ｘ２）は、プログラマブル増幅器回路（１００）に対する所望の利得設定を達成するために第２制御信号（ＧＡＩＮ ＳＥＬＥＣＴ）に応答して該２個の抵抗（ＲＡ及びＲＦ）と関連する値を調節する。該所望の利得は式ＯＵＴ＝ＩＮ×（１＋ＲＦ／ＲＡ）によって決定される。

利得調節回路（Ｘ１）は、所望の量だけ利得をブースト即ち増加又はカット即ち減少させることによって選択された利得設定（即ち、ＧＡＩＮ＝１＋ＲＦ／ＲＡ）からプログラマブル利得増幅器回路（１００）の全体的利得を修正するために利得選択回路（Ｘ２）と協働すべく構成されている。利得選択回路（Ｘ２）と関連する抵抗値は、利得調節回路（Ｘ１）の抵抗値とほぼ並列している。理想的利得におけるブースト及びカットの量は抵抗値ＲＢＯＯＳＴ及びＲＣＵＴによって決定される。ワイパー位置がＣＵＴ方向に移動されると、抵抗値ＲＣＵＴは値を減少させ、一方ＲＢＯＯＳＴは同時的に値を増加させる。ワイパー位置がＢＯＯＳＴ方向に移動されると、ＲＢＯＯＳＴが値を減少させ且つＲＣＵＴが値を増加させる。ＲＢＯＯＳＴに対するより低い抵抗値がＲＡに対する実効的抵抗値を減少させるようにＲＢＯＯＳＴはＲＡと実効的に並列である。従って、ＲＡに対する実効値を減少させることはプログラマブル利得増幅器回路（１００）に対する利得を増加させることが理解される。同様に、ＲＡに対する実効値における増加はプログラマブル利得増幅器回路（１００）に対する利得を減少させることとなる。

制御回路（Ｘ５）は、ユーザによって所望の利得設定が選択される場合に（例えば、信号ＧＡＩＮ ＡＤＪを介して）、利得調節回路（Ｘ１）及び利得選択回路（Ｘ２）への制御信号を変化させる構成とされている。所望の利得設定が選択されると、利得設定に対するワイパー位置が第１制御信号（ＧＡＩＮ ＳＥＬＥＣＴ）を介して選択される。利得調節も第２制御信号（ＧＡＩＮ ＴＲＩＭ ＳＥＴＴＩＮＧ）を介して行われ、従って、プログラマブル利得増幅器回路（１００）の全体的な利得は、正確な全体的利得を達成するためにブースト又はカットされる。各利得設定は、ＧＡＩＮ ＳＥＬＥＣＴ及びＧＡＩＮ ＴＲＩＭ ＳＥＴＴＩＮＧに対する制御信号の対とされた組に対応する異なる所定のトリム量を有することが可能である。該トリム量は、図７に関して後述するように、キャリブレーションシーケンス期間中に決定することが可能である。制御回路（Ｘ５）は、プログラマブル利得増幅器回路（１００）がテスト中である場合などのキャリブレーションモードにおいて、且つプログラマブル利得増幅器（１００）がユーザによって動作されている場合の非キャリブレーションモードにおいて動作するように構成することが可能である。

プログラマブル利得増幅器回路（１００）の全体的な利得のトリミングと関連する調節は、ヒューズマップ、ダイナミックメモリ、フラッシュメモリ、リードオンリメモリ（ＲＯＭ）、又は後に検索するために値を格納するために使用することが可能な何らかのその他の格納手段などのルックアップテーブル（Ｘ６）内に格納することが可能である。選択した利得に対するトリミング調節と関連する範囲は、部分的に、ＲＳＰＡＮ，ＲＢＯＯＳＴ，ＲＣＵＴと関連する値に依存する。１例においては、選択された利得は、１０％だけブーストさせるか又は１０％だけカットさせることが可能である。別の例においては、選択された利得は、１０％だけブーストさせることが可能であるか、又は５％だけカットさせることが可能である。利得調節の所望の量が達成されるようにその他の量も意図したものである。利得設定間のトリミングは、以下に記載する種々の回路及び方法を検討した後に更に理解することが可能である。

図１Ｂは本開示の少なくとも一つの側面に従って構成されている別の例示的プログラマブル利得増幅器回路（１１０）を例示した概略図である。プログラマブル利得増幅器回路１１０は、利得調節回路（Ｘ１０）、利得選択回路（Ｘ２）、オペアンプ（ＡＭＰ，Ｘ２），及び抵抗（ＲＳＰＡＮ，Ｘ４）を包含している。図１Ｂにおいて、図１Ａからの利得調節回路（Ｘ１）は、前述したのと同一の原理に基づいて動作する別の利得調節回路（Ｘ１０）と置換されている。付加的な制御回路及びオプションのルックアップテーブルは図示していないが、前述したように意図されているものである。

利得調節回路（Ｘ１０）は、利得を所望の量だけブースト又はカットすることによって選択した利得設定（即ち、ＧＡＩＮ＝１＋ＲＦ／ＲＡ）からプログラマブル利得増幅器回路（１１０）の全体的な利得を修正するために利得選択回路（Ｘ２）と協働する構成とされている。利得選択回路（Ｘ２）と関連する抵抗値は、利得調節回路（Ｘ１０）の抵抗値とほぼ並列的である。図１Ｂの場合には、理想的な利得におけるブースト及びカットの量はＲＢＯＯＳＴ及びＲＣＵＴに対する実効的な抵抗値によって決定される。然しながら、ＲＢＯＯＳＴ及びＲＣＵＴに対する実効的な抵抗値は、３個の可変抵抗回路（Ｘ１１，Ｘ１２，Ｘ１３）によって決定される。

利得選択回路（Ｘ１０）は出力端子（ＡＯＵＴ）と基準端子（ＲＥＦ）との間に結合されており、その場合にノードＮ１は基準端子（ＲＥＦ）に対応しており且つノードＮ２は出力端子（ＡＯＵＴ）に対応している。可変抵抗回路Ｘ１１及びＸ１２は、例示したように、ノードＮ１とＮ２との間に直列結合されている。可変抵抗回路Ｘ１１及びＸ１２は、夫々、ノードＮ４及びＮ５に結合されている調節可能なワイパー位置を包含している。可変抵抗回路Ｘ１３は、ノードＮ４とＮ５との間に結合されており、且つノードＮ３に結合されている調節可能なワイパー位置を包含している。ノードＮ３は、利得選択回路（Ｘ１０）を利得選択回路（Ｘ２）へ結合させる抵抗（ＲＳＰＡＮ，Ｘ４）に対応している。

動作において、可変抵抗回路Ｘ１１−Ｘ１３は、図１Ａに例示したようなＲＢＯＯＳＴ及びＲＣＵＴに対する実効的な抵抗値を与える構成とされている。ノードＮ１に関してノードＮ３を見る抵抗値はＲＢＯＯＳＴに対する実効的な抵抗値に対応しており、一方、ノードＮ２に関してノードＮ３を見る抵抗値はＲＣＵＴに対する実効的な抵抗値に対応している。図１Ａと図１Ｂとの間の関係を反映させるために、可変抵抗回路Ｘ１１はＲＢＯＯＳＴ’として記号を付してあり、且つ可変抵抗回路Ｘ１２はＲＣＵＴとして記号を付してある。

可変抵抗回路Ｘ１２に対するワイパー位置がＣＵＴ’方向に移動されると、ＲＣＵＴに対する実効的な抵抗値は減少し、一方、ＲＢＯＯＳＴは同時的に値が増加する。可変抵抗回路Ｘ１１に対するワイパー位置がＢＯＯＳＴ’方向に移動されると、ＲＢＯＯＳＴに対する実効的な抵抗値は減少し、ＲＣＵＴに対する実効的な抵抗値は増加する。可変抵抗回路Ｘ１３に対するワイパー位置もＲＣＵＴ’又はＲＢＯＯＳＴ’へ向けて移動させてＲＣＵＴ及びＲＢＯＯＳＴに対する実効的な抵抗値を同様に調節することが可能である。

ＲＢＯＯＳＴの実効的な抵抗値は、抵抗ＲＡに関して並列的形態にあり、一方、ＲＣＵＴの実効的な抵抗値は抵抗ＲＦに関して並列的形態にある。ＲＡに対する減少する実効的な値は利得における増加となり、一方、ＲＡに対する増加する実効的な値はプログラマブル増幅器回路（１１０）に対する利得における減少となる。ＲＦに対する減少する実効的な値は利得に減少させ、一方、ＲＦに対する増加する実効的な値はプログラマブル利得増幅器回路（１１０）に対する利得において増加させる。

図１Ｃは、図１Ｂに記載したような例示的なプログラマブル利得増幅器回路に対する利得エラー効果を例示したグラフ（１２０）である。

図１Ｃにおける利得エラーは、所望の利得設定と製造された回路において達成される実際の利得設定との間の差として決定される。幾つかの例において、該利得エラーは、利得調節回路（例えば、Ｘ１又はＸ１０）から実効的な利得設定を増加させることによって減少させることが可能であり、一方、その他の例においては、該利得エラーは該実効的な利得設定を減少させることによって減少させることが可能である。更に、該利得エラーの勾配も利得調節回路（例えば、Ｘ１０）に対する設定を変化させることによって変化させることが可能である。

図１Ｂに例示されているように、可変抵抗回路Ｘ１１は少なくとも３個の例示的なワイパー位置（Ａ１，Ａ２，Ａ３）を包含しており、一方、可変抵抗回路Ｘ１２は少なくとも別の３個のワイパー位置（Ｂ１，Ｂ２，Ｂ３）を包含している。ノードＮ１とＮ４との間の実効的な抵抗値は、ワイパー位置Ａ３において最も低く、ワイパー位置Ａ２において一層高く、且つワイパー位置Ａ１において最も高い。ノードＮ５とＮ２との間の実効的な抵抗値は、ワイパー位置Ｂ１において最も低く、ワイパー位置Ｂ２において一層高く、ワイパー位置Ｂ３において最も高い。

図１Ｃの場合には、図１Ｂの利得調節回路Ｘ１の利得調節設定は位置の対、Ａ３とＢ３，Ａ２とＢ１，Ａ１とＢ２に対応するワイパー設定を有している。ワイパー位置対Ａ３とＢ３に対する利得エラーは、ｍ１に対応する勾配を有している。この例の場合、全体的な利得エラーにおける減少はワイパー位置対Ａ１とＢ２とが選択される場合に発生し、その場合に、その全体的な勾配はほぼｍ１に留まる。ワイパー位置対Ａ１とＢ２とからワイパー位置対Ａ２とＢ１とへ変化させると、例示されているように、全体的な勾配はｍ１からｍ２へ減少することとなる。図１Ｂ及び１Ｃにより例示されているように、ワイパー位置設定を可変抵抗回路Ｘ１１及びＸ１２間の共通ノードへ一層近くに移動させると、利得エラー勾配の減少により反映されるように、全体的な利得調節範囲における減少となる。同様に、ワイパー位置を該共通ノードから更に離すように移動させると、利得エラー勾配の増加によって反映されるように、全体的な利得調節範囲における増加となる。ノードＮ１へ向けてワイパー位置を共に移動させることは、同様の勾配を維持したまま全体的な利得調節をブーストへ向けて移動させる傾向となる。

デジタル調節型抵抗回路
図２は本開示の少なくとも一つの側面に従って構成されている別の例示的プログラマブル利得増幅器回路における例示的調節可能抵抗トポロジー（２００）を例示した概略図である。調節可能抵抗トポロジー２００は、Ｎ直列結合型抵抗（ＲＳ１−ＲＳＮ）のアレイと、マルチプレクサ回路（ＭＵＸ，Ｘ２１）とを包含している。例示的ラッチ回路（Ｘ２２），ルックアップテーブル（Ｘ２３）及び制御回路（Ｘ２４）も図２中に例示されている。

抵抗ＲＳ１−ＲＳＮはＲＥＦとＯＵＴとの間に直列結合されている。抵抗ＲＳ１はＲＥＦとノードＰ１との間に結合されている。抵抗ＲＳ２はノードＰ１とノードＰ２との間に結合されている。抵抗ＲＳＮ−１はノードＰＮ−２とノードＰＮ−１との間に結合されている。抵抗ＲＳＮはノードＰＮ−１とＰＮとの間に結合されており、そこでＰＮはＯＵＴへ結合されている。ノードＰ１乃至ＰＮはマルチプレクサ回路Ｘ２１へ結合されている。マルチプレクサ回路（Ｘ２１）は制御信号（例えば、ＧＡＩＮ ＴＲＩＭ ＳＥＴＴＩＮＧ）に応答して、ノードＰ１乃至ＰＮの内の一つを抵抗ＲＳＰＡＮへ結合させる。マルチプレクサ回路（Ｘ２１）は、デジタル的に制御されるポテンシオメータに対して必要な機能を与えるために抵抗（ＲＳ１−ＲＳＮ）のアレイと協働すべく構成されている。

マルチプレクサ回路（Ｘ２１）は制御型スイッチ（Ｓ１−ＳＮ）のアレイとして例示されており、その場合に、各スイッチはノードＰ１乃至ＰＮの内の夫々の一つを抵抗ＲＳＰＡＮへ結合させる構成とされている。該スイッチのアレイは、該マルチプレクサによって与えられる機能の例を与えることを意図したものである。この様な機能は、トランジスタ、伝達ゲート、論理回路、及び本開示の精神から逸脱することなしにマルチプレクサ機能性を与える構成とされているその他の回路によって与えることが可能である。

任意の数の抵抗及びスイッチを使用して所望数のタップ点及び所望範囲の調節可能性を達成することが可能である。該抵抗と関連する値は、所望の細かさを達成するために選択することが可能である。１例においては、等しい値の抵抗が選択される。別の例においては、各抵抗は二進スケーリング（例えば、１Ｘ，２Ｘ，４Ｘ等）に従って先行する抵抗に関連付けられている。更に別の例においては、各抵抗は線形スケーリング係数に従って先行する抵抗と関連付けられている。更に別の例においては、各抵抗は対数スケーリング係数に従って先行する抵抗に関連付けられている。その他の任意に割当てられる値も所望により選択することが可能である。

一つの例においては、該マルチプレクサ回路は、ラッチＸ２２によって与えられるＧＡＩＮ ＴＲＩＭ ＳＥＴＴＩＮＧ制御信号によって制御される。ラッチ２２は制御回路（Ｘ２４）からの制御信号を介してセット又はクリアさせることが可能である。該設定信号がアサート即ち活性化されると、ラッチ２２はルックアップテーブルＸ２３によって与えられる値（ＬＵＴ Ｓｅｔｔｉｎｇ）を格納し、それは、又、信号ＲＥＡＤ，ＷＲＩＴＥ，ＡＤＤＲ，ＤＡＴＡ，ＥＮ等を介しての制御回路（Ｘ２４）によって制御される。

例示的なルックアップテーブル（Ｘ２３）は、プログラマブルリードオンリメモリ、又は何等かのその他のプログラマブル格納手段として実現することが可能である。各アドレス（ＡＤＤＲ）は、プログラマブル利得増幅器回路に対する特定の利得設定と関連付けることが可能である。ＡＤＤＲがルックアップテーブルへアクセスするために使用される場合（例えば、ＡＤＤＲがレディである場合にＲＥＡＤ及びＥＮ信号をアサートする）、ルックアップテーブル設定値が関連する利得設定に対して検索される。幾らかの実現例においては、ＷＲＩＴＥ信号及びＥＮ信号がアサートされた場合にＡＤＤＲと関連する値を格納するために、ＤＡＴＡを使用してルックアップテーブル（Ｘ２３）内に値を格納させることが可能である。該記載した例は、ルックアップテーブルの非制限的な例であることを意図したものであり、且つ二三の例を挙げると、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、プログラマブルロジックアレイ（ＰＬＡ）などの多くのその他の例も意図しているものである。

例示的な制御回路（Ｘ２４）は、集積回路と関連する一つ又はそれ以上のパッドから入力信号（例えば、ＩＮ１，ＩＮ２等）を受け取るべく適合させることが可能である。該パッドは、ウエハプロービング技術を使用して、パッケージされた集積回路と関連するピンを使用して、又は何等かのその他のメカニズムを介して、アクセスすることが可能である。制御回路Ｘ２４によって受け取られる信号（例えば、Ｄ１，Ｄ２等）は、利得／トリム設定をテストし、キャリブレーションデータを格納し、且つプログラマブル利得増幅器回路を動作させるために必要な制御信号を与えるために処理される。モード制御機能ブロックを、プログラマブル利得増幅器回路に対する動作モードを識別し且つ選択するために使用することが可能である。例示的なモードは、ユーザが手作業により利得及びトリム値を選択することが可能なテストモード、ユーザが利得設定に対するトリム値と関連する設定を格納することが可能な格納モード、及び前に格納したキャリブレーショントリム値を使用してユーザがプログラマブル利得増幅器回路の利得をプログラムすることが可能な動作モードを包含している。ルックアップテーブル（Ｘ３）へアクセスするための値を与えるためにアドレスレジスタを使用することが可能である。ルックアップテーブル（Ｘ３）内に格納するために値を与えるためにデータレジスタを使用することが可能である。テストモードがイネーブルされると、該制御回路は、プログラマブル利得増幅器回路内の夫々の利得設定に対する各トリム設定を選択するために使用することが可能である。

図３Ａは、本開示の少なくとも一つの側面に従って構成されている更に別の例示的プログラマブル利得増幅器回路における別の例示的調節可能抵抗トポロジー（３００）を例示した概略図である。調節可能抵抗トポロジー３００は、Ｎ個の並列形態の抵抗（ＲＰ１−ＲＰＮ）のアレイとマルチプレクサ／セレクタ回路とを包含している。例示的レジスタ回路（Ｘ３１）が図２における利得トリム設定制御信号を格納するラッチ手段に対して例示されている。

抵抗ＲＰ１−ＲＰＮは並列形態で配列されており、各抵抗は、抵抗ＲＳＰＡＮへ共通接続されている第１端子を包含している。該マルチプレクサ／セレクタ回路は、ノードＰ１−ＰＮにおいて各抵抗に対する第２端子へ結合されている。該マルチプレクサ／セレクタ回路は、２個のノード、即ちＲＥＦに対応する一つのノードとＯＵＴに対応する別のノード、の内の一つへ各抵抗を選択的に結合させる構成とされている。

該マルチプレクサ／セレクタ回路は、スイッチング回路Ｓ１−ＳＮとして例示されており、各スイッチング回路は抵抗ＲＰ１−ＲＰＮの夫々の一つと関連付けられている。各スイッチング回路は２位置スイッチとして例示されているが、該回路はトランジスタ、伝達ゲート、デジタルロジック、及び所望の機能性を与える形態とされている任意のその他の回路として実現することが可能な機能的例示として意図したものである。該スイッチング回路は制御信号（例えば、ＧＡＩＮ ＴＲＩＭ ＳＥＴＴＩＮＧ）に応答して各ノード（Ｐ１乃至ＰＮ）をＲＥＦ又はＯＵＴのいずれかに独立的に結合させる。該マルチプレクサ／セレクタ回路は、デジタル的に制御されるポテンシオメータに対する必要な機能を与えるために抵抗（ＲＳ１−ＲＳＮ）のアレイと協働する構成とされている。

任意数の抵抗及びスイッチを使用して所望範囲を具備する所望数の調節を達成することが可能である。該抵抗と関連する値は、所望の細かさを達成するために選択することが可能である。１例においては、等しい値の抵抗が選択される。別の例においては、各抵抗は二進スケーリング（例えば、１Ｘ，２Ｘ，４Ｘ等）に従って先行する抵抗と関連付けられている。更に別の例においては、各抵抗は、線形スケーリング係数に従って先行する抵抗と関連付けられている。更に別の例においては、各抵抗は対数スケーリング係数に従って先行する抵抗と関連付けられている。その他の任意に割当てられた値も所望により選択することが可能である。

図３Ｂは本開示の少なくとも一つの側面に従って構成されている別の例示的プログラマブル利得増幅器回路における更に別の例示的調節可能抵抗トポロジー（３１０）を例示した概略図である。調節可能抵抗トポロジー３１０はＲ−２Ｒ抵抗ラダー回路であり、マルチプレクサ／セレクタ回路によって選択される４個の選択可能なノード（Ｐ１−Ｐ４）を包含している。例示的レジスタ回路（Ｘ３１）も利得トリム設定制御信号を格納するラッチ手段に対して例示されている。

図３Ａと同様に、該マルチプレクサ／セレクタ回路は、２個のノード、即ちＲＥＦに対応する一つのノード（Ｎ１）及びＯＵＴに対応する別のノード（Ｎ２）、の内の一つへ該抵抗ラダー回路から各選択可能なノード（Ｐ１−Ｐ４）を選択的に結合させる構成とされている。該マルチプレクサ／セレクタ回路は、スイッチング回路Ｓ１−ＳＮとして例示されており、各スイッチング回路は該抵抗ラダー回路内の抵抗の内の夫々の一つと関連付けられている。該スイッチング回路は該制御信号（例えば、ＧＡＩＮ ＴＲＩＭ ＳＥＴＴＩＮＧ）に応答して、各ノード（Ｐ１乃至ＰＮ）をＲＥＦ又はＯＵＴのいずれかへ独立的に結合させる。

該Ｒ−２Ｒ抵抗ラダー回路は、抵抗ＲＳＰＡＮへ共通結合されているノード（Ｎ３）を包含している。値２Ｒの抵抗が、以下のノード対、即ちＮ３とＰ４，Ｎ３３とＰ３，Ｎ３２とＰ２、Ｎ３１とＰ１、Ｎ３０とＮ１、Ｎ３０とＮ２、の各対の間に結合されている。値Ｒの抵抗が以下のノード対、即ちＮ３とＮ３３、Ｎ３３とＮ３２，Ｎ３２とＮ３１、Ｎ３１とＮ３０、の各対の間に結合されている。４ビットＲ−２Ｒラダーとして例示されているが、当業者により理解されるように、任意のその他の数のビットの分解能を使用することが可能である。

該Ｒ−２Ｒラダー回路は、利得トリム設定信号に応答してノードＮ１とＮ２との間の点Ｐ１−Ｐ４を選択的にスイッチさせる構成とされている。ノードＮ３０へ見る実効抵抗は、２Ｒ‖２Ｒとして表記される２Ｒ及び２Ｒの並列結合であり、それはＲの値と等価である。ノードＮ３１へ見る実効抵抗は、Ｒ＋ＲＮ３０として表記されるようにノードＮ３０へ見る抵抗と直列した値Ｒの結合に対応しており、それは２Ｒの値と等価である。このプロセスはノードＮ３へ見る抵抗まで続き、それもまた２Ｒの値と等価である。

説明した図の各々は所望の機能性を与えるために結合させることが可能である。二三の例を挙げると、付加的なモード制御回路、直列制御信号、並列制御信号、内部的にアクセスされるトリムテーブル、外部的にアクセスされるトリムテーブル、を包含する任意の数の可能性を与えるために付加的な例も意図しているものである。

図４は、本開示の少なくとも一つの側面に従って構成されている更に別の例示的プログラマブル利得増幅器回路における更に別の例示的調節可能抵抗トポロジー（４００）を例示した概略図である。抵抗トポロジー４００は、微利得調節回路（Ｘ４１）、粗利得調節回路（Ｘ４２）、利得選択回路（Ｘ４３）、３個の抵抗（Ｘ４４−Ｘ４６）、及びオペアンプ回路（Ｘ４７）を包含している。幾つかの実現例においては、抵抗Ｘ４４及び／又はＸ４５は、実効的に０Ωの抵抗値を有するワイヤによって置換させることが可能である。幾つかのその他の実現例においては、抵抗Ｘ４６が、図１Ａ又は図１Ｂに例示されているように、利得選択回路（Ｘ４３）と結合される。

オペアンプ（Ｘ４７）は、非反転入力端子（ＩＮＰ）、反転入力端子（ＩＮＭ）、出力端子（ＡＯＵＴ）を包含している。該粗利得調節回路（Ｘ４２）及び微調節回路（Ｘ４１）はＡＯＵＴと基準端子（ＲＥＦ）との間に結合されている。該利得選択回路もＡＯＵＴ（抵抗Ｘ４６を介して）と基準端子（ＲＥＦ）との間に結合されている。抵抗Ｘ４４は微利得調節回路（Ｘ４１）における第１微調節タップ点端子と、利得選択回路（Ｘ４２）及び抵抗Ｘ４６の間のタップ点との間に結合されている。抵抗Ｘ４５は粗利得調節回路（Ｘ４２）内の粗調節タップ点端子と利得選択回路（Ｘ４２）及び抵抗Ｘ４６の間のタップ点との間に結合されている。

基準端子（ＲＥＦ）は、基準電圧（例えば、ＶＲＥＦ）をプログラマブル利得増幅器回路（１００）へ結合させる形態とされている。該基準電圧は、例えば、０Ｖ、高電源電圧（例えば、ＶＤＤ）、低電源電圧（例えば、ＶＳＳ）、中間電源電圧（例えば、［ＶＤＤ−ＶＳＳ］／２）等の任意の適宜の接地基準電圧（ＧＮＤ）とすることが可能である。

図４に例示した例は図１Ａ及び図１Ｂの例と実質的に同様であるが、利得調節回路が粗及び微調節手段を包含している点が修正されている。該利得選択回路（Ｘ４３）はポテンシオメータに類似した形態とされており、該ポテンシオメータにおける可変タップ点はオペアンプ回路（Ｘ４７）の反転入力端子（ＩＮＭ）へ結合されてフィードバック信号（ＦＢ）を与えている。入力信号（ＩＮ）がオペアンプ（Ｘ４７）の非反転入力端子（ＩＮＰ）へ結合される。

微利得調節回路（Ｘ４１）、粗利得調節回路（Ｘ４２）、及び利得選択回路（Ｘ４３）は全て前述したものと同様のデジタル的に制御されるポテンシオメータとして動作する形態とされている。微調節回路（Ｘ４１）のワイパーは第１制御信号（ＦＩＮＥ ＧＡＩＮ ＴＲＩＭ ＳＥＬＥＣＴ）に応答して調節され、一方、粗利得調節回路（Ｘ４２）のワイパー及び利得選択回路（Ｘ４３）のワイパーは第２及び第３制御信号（ＣＯＡＲＳＥ ＧＡＩＮ ＴＲＩＭ ＳＥＬＥＣＴ，ＧＡＩＮ ＳＥＬＥＣＴ）に応答して調節される。１例においては、微利得調節回路（Ｘ４１）は直列形態抵抗のアレイとして実現され、一方、粗利得調節回路（Ｘ４３）は並列形態抵抗のアレイとして実現される。その他の例も意図されており、調節可能な抵抗回路の全てが互いに異なるトポロジーであるか又は互いに同一のトポロジーとすることが可能である。

変調型利得調節
図５Ａは本開示の少なくとも一つの側面に従う変調トポロジーを使用する別の例示的プログラマブル利得増幅器回路（５００）を例示した概略図である。プログラマブル利得増幅器回路５００は、第１及び第２利得設定回路（Ｘ５１、Ｘ５２）、スイッチング回路（ＳＷ，Ｘ５３）、制御論理回路（Ｘ５４）、オプションのルックアップテーブル（Ｘ５５）、オプションのセンサー回路（Ｘ５６）、オプションの抵抗（Ｒ）、及びオペアンプ回路（Ｘ５９）を包含している。該センサー回路は、これらに制限されるものではないが、温度センサー（Ｘ５７）、電圧センサー（Ｘ５８）等の任意の多様なセンサーのものとすることが可能である。

オペアンプ回路（Ｘ５９）は、非反転入力端子（ＩＮＰ）、反転入力端子（ＩＮＭ）、出力端子（ＡＯＵＴ）を包含している。第１利得設定回路（Ｘ５１）は、スイッチング回路（Ｘ５３）の第１端子と、オペアンプ（Ｘ５９）の出力端子（ＡＯＵＴ）との間に結合されている。第２利得設定回路（Ｘ５２）は、スイッチング回路（Ｘ５３）の第２端子と、オペアンプ（Ｘ５９）の出力（ＡＯＵＴ）との間に結合されている。スイッチング回路（Ｘ５３）は、又、オプションの抵抗Ｒを介してオペアンプの反転入力端（ＩＮＭ）へ結合されている第３端子を包含している。

動作において、該スイッチング回路は、該第１及び第２端子の内の一つを該スイッチング回路（Ｘ５３）の第３端子へ結合させる構成とされている。該第１端子が該第３端子へ結合されると、プログラマブル利得増幅器回路（５００）の全体的な利得は第１利得設定回路（Ｘ５１）によって与えられる利得設定に対応する。該第２端子が該第３端子へ結合されると、プログラマブル利得増幅器回路（５００）の全体的な利得は、第２利得設定回路（Ｘ５２）によって与えられる利得設定に対応する。第１利得設定回路（Ｘ５１）からの利得と第２利得設定回路（Ｘ５２）からの利得との間での所望のブレンドが達成されるように、制御論理回路（Ｘ５４）は該スイッチング回路へ利得制御信号を供給する構成とされている。利得制御信号と関連するパルス幅（又はシグマ・デルタ変調等の時間平均型オーバーサンプリング変調スキームの場合におけるように平均パルス密度）を変調させることにより、該利得間の任意の所望のブレンドを達成することが可能である。該オプションのルックアップテーブルは、トリムされた利得と関連している値を検索するために使用することが可能である。この例の場合には、該トリムされた値はデューティサイクル設定に対応している。

１例において、第１利得設定回路（Ｘ５１）は、１．５の利得を与える構成とされており、且つ第２利得設定回路（Ｘ５２）は２．５の利得を与える構成とされている。デューティサイクルが０％に設定される場合には、全体的な利得は単に１．５である。同様に、デューティサイクルが１００％に設定される場合には、全体的な利得は単に２．５である。然しながら、デューティサイクルが５０％に設定される場合には、プログラマブル利得増幅器回路（５００）の全体的な利得は２．０に対応する。０％と１００％との間でデューティサイクルを変化させることによって、利得を１．５と２．５と間で効果的に調節させることが可能である。単に第１及び第２利得設定間で変調のデューティサイクルを変化させることによって、何ら付加的な回路修正無しで、広い範囲の調節を行うことが可能である。

幾つかの例においては、該制御論理回路は、センサー回路（Ｘ５６）から供給される電圧、電流、動作温度などをモニタすることなどによって、該回路と関連する動作条件を評価する構成とすることが可能である。該変調に対する種々の変化は、動的に測定される動作条件に基づいて制御論理回路（Ｘ５４）によって行うことが可能である。この様に、プログラマブル利得増幅器回路（５００）の利得は、注意深く制御することが可能である。幾つかの場合においては、モニターされる動作条件の内の一つが所定のスレッシュホールドを超えて変化する場合に該変調技術に対して変更させることが望ましい場合がある。

図５Ｂは、本開示の少なくとも一つの側面に従う変調技術を使用する更に別の例示的プログラマブル利得増幅器回路（５１０）を例示した概略図である。プログラマブル利得増幅器回路５１０は、第１及び第２利得設定回路（Ｘ５１Ｂ，Ｘ５２Ｂ）、及びオペアンプ回路（Ｘ５９）を包含しており、図５Ａに類似して構成されている。各利得設定回路は、スイッチング回路（ＳＷ，Ｘ５３）、オプションの抵抗（ＲＡ，ＲＢ）、及び２個の利得設定回路（Ｘ５１Ｂ，Ｘ５２Ｂ）を包含している。

第１利得設定回路（Ｘ５１Ｂ）は、利得設定回路１及び２を包含しており、それらは、夫々、Ｇ１及びＧ２の対応する利得値を有している。第２利得設定回路（Ｘ５２Ｂ）は、利得設定回路３及び４を包含しており、それらは、夫々、Ｇ３及びＧ４の対応する利得値を有している。各利得設定回路は、利得制御信号（ｓ）に応答して、それらの夫々のスイッチング回路（Ｘ５３）及びオプションの抵抗（Ｒ）を介してノードＩＮＭとＡＯＵＴとの間に選択的に結合される。

動作において、該スイッチング回路は、図５Ａについて説明したのと実質的に同様の態様で、オペアンプ回路（Ｘ５９）のフィードバックループ内に利得設定回路の一つ又はそれ以上を選択的に結合させる構成とされている。利得制御信号（ｓ）と関連するパルス幅は使用可能な利得（Ｇ１−Ｇ４）の間の任意の所望のブレンドを達成することが可能である。又、各利得設定回路は、周波数補償された利得調節を達成することが望まれる場合のように、所望の周波数依存性利得を有するように構成することが可能である。

１例においては、利得Ｇ１とＧ３とが−１．０％の利得エラー調節を達成するために一緒に選択され、−０．５％の利得エラー調節を達成するために利得Ｇ１とＧ４とが一緒に選択され、＋０．５％の利得エラー調節を達成するために利得Ｇ２とＧ３とが一緒に選択され、且つ＋１．０％の利得エラー調節を達成するために利得Ｇ２とＧ４とが一緒に選択される。

図５Ｃは本開示の少なくとも一つの側面に従う変調トポロジーを使用する更に別の例示的プログラマブル利得増幅器回路（５２０）を例示した概略図である。プログラマブル利得増幅器回路５２０は、４個の利得設定回路（Ｎ１−Ｎ４）、オペアンプ回路（Ｘ５９）、スイッチング回路（ＳＷ，Ｘ５３Ｃ）、及びオプションの抵抗（Ｒ）を包含している。

第１利得設定回路（Ｎ１）は、Ｇ１の利得値を有しており、一方第２、第３及び第４利得設定回路（Ｎ２−Ｎ３）は、夫々、Ｇ２，Ｇ３，Ｇ４の対応する利得値を有している。各利得設定回路は、利得制御信号に応答して、スイッチング回路（Ｘ５３Ｃ）及びオプションの抵抗（Ｒ）を介してノードＩＮＭとＡＯＵＴとの間に選択的に結合される。各利得設定（Ｇ１−Ｇ４）は、オプションとして、異なる周波数依存性利得特性を有することが可能である。

動作において、スイッチング回路（Ｘ５３Ｃ）は、図５Ａについて説明したのと実質的に同一の態様で、オペアンプ回路（Ｘ５９）のフィードバックループ内に利得設定回路（Ｎ１−Ｎ４）の内の一つを選択的に結合させる構成とされている。該利得制御信号と関連するパルス幅は、使用可能な利得（Ｇ１−Ｇ４）の間の任意の所望のブレンドを達成することが可能である。例えば、利得設定回路Ｎ１は時間ｔ１において選択され、利得設定回路Ｎ２は時間ｔ２において選択され、利得設定回路Ｎ３は時間ｔ３において選択され、且つ利得設定回路Ｎ４は時間ｔ４において選択される。

利得設定パターンが繰り返す場合の各利得設定が或る期間（例えば、Ｔ）にわたりアクティブ／非アクティブである時間量を変化させることによって所望の利得設定を達成することが可能である。１例においては、時間ｔ１，ｔ２，ｔ３，ｔ４は各選択用利得設定に対して等しいアクティブ時間で時間において互いに離隔されており、従って、全体的な利得はＧ１，Ｇ２，Ｇ３，Ｇ４の平均に対応する。即ち、等しい時間に対して利得設定Ｇ１及びＧ３のみが使用され、従って、全体的な利得はＧ１とＧ３との平均である。更に別の例においては、各利得設定は、異なる時間量に対して使用され、従って、各利得設定は繰り返される利得設定の間の全期間の等しくない百分率に対して適用される。デルタ・シグマ変調などのオーバーサンプリング時間平均型変調スキームを使用することも可能である。

図６Ａは、本開示の少なくとも一つの側面に従う更に別の変調トポロジーを使用する更に別の例示的プログラマブル利得増幅器回路（６００）を例示した概略図である。プログラマブル利得増幅器回路６００は、オペアンプ回路（Ｘ６１）、デジタル制御型ポテンシオメータ（Ｘ６２）、スイッチング回路（Ｘ６３）、第１コンデンサ回路（Ｃ１，Ｘ６４）、第２コンデンサ回路（Ｃ２，Ｘ６５）、オプションの抵抗回路（Ｒ，Ｘ６６）、及び制御回路（Ｘ６７）を包含している。該制御回路（Ｘ６７）は、変調器（Ｘ６８）及び制御回路（Ｘ６９）に対する機能ブロックを包含している。

オペアンプ回路（Ｘ６１）は、非反転入力端子（ＩＮＰ）、反転入力端子（ＩＮＭ）、及び出力端子（ＡＯＵＴ）を包含している。デジタル制御型ポテンシオメータ（Ｘ６２）は、オペアンプ回路（Ｘ６１）の出力端子（ＡＯＵＴ）と基準電位（ＲＥＦ）との間に結合されており、且つ又固定タップ点及び可変タップ点を包含している。該固定タップ点は、コンデンサ回路（Ｘ６４，Ｘ６５）及び抵抗回路（Ｒ）の第１端子へ結合されている。第１コンデンサ回路（Ｘ６４）の第２端子は基準電位（ＲＥＦ）へ結合されており、一方、第２コンデンサ回路（Ｘ６５）の第２端子はオペアンプ回路（Ｘ６１）の出力端子（ＡＯＵＴ）へ結合されている。スイッチング回路（Ｘ６３）の第１端子は基準電位（ＲＥＦ）へ結合されている。スイッチング回路（Ｘ６３）の第２端子はオペアンプ回路（Ｘ６１）の出力（ＡＯＵＴ）へ結合されている。スイッチング回路（Ｘ６３）は、又、オプションの抵抗回路（Ｒ）の第２端子へ結合されている第３端子を包含している。

動作において、スイッチング回路（Ｘ６３）は、該第１及び第２端子の内の一つをスイッチング回路（Ｘ６３）の第３端子へ結合させる構成とされている。該第１端子が該第３端子へ結合されると、プログラマブル利得増幅器回路（６００）の全体的な利得は第１利得設定に対応する。該第２端子が該第３端子へ結合されると、プログラマブル利得増幅器回路（６００）の全体的な利得は第２利得設定に対応する。制御論理回路（Ｘ６７）は、デジタル制御型ポテンシオメータ（Ｘ６２）によって与えられるフィードバックを調節するために利得選択制御信号を与える構成とされている。制御論理回路（Ｘ６７）は、更に、スイッチング回路（Ｘ６３）を変調することと関連するパルス幅を調節するために利得トリム制御信号を与える構成とされている。

図６Ｂは、図６Ａについて説明したのと同様の変調トポロジーを使用する別の例示的プログラマブル利得増幅器回路（６１０）を例示した概略図である。図６Ａからのプログラマブル利得増幅器回路６００と同様に、プログラマブル利得増幅器回路６１０は、オペアンプ回路（Ｘ６１）、デジタル制御型ポテンシオメータ（Ｘ６２）、スイッチング回路（Ｘ６３）、第１コンデンサ回路（Ｃ１，Ｘ６４）、第２コンデンサ回路（Ｃ２，Ｘ６５）、及びオプションの抵抗回路（Ｒ，Ｘ６６）を包含している。

プログラマブル利得増幅器回路６１０は、更に、調節可能抵抗回路（Ｘ６８Ｂ，ＲＣ２）、及びオプションの抵抗（Ｘ６７Ｂ，ＲＣ１）を包含している。調節可能抵抗回路Ｘ６８Ｂは、夫々、基準電位（ＲＥＦ）及びオペアンプ（Ｘ６１）の出力に対応するノードＮ１及びＮ２の間に結合されている。調節可能抵抗回路（Ｘ６８Ｂ）用のワイパー端子はノードＮ３へ結合されており、それは、オプションの抵抗ＲＣ１（Ｘ６７Ｂ）を介してコンデンサＣ１及びＣ２の間の共通ノードに対応している。

調節可能スイッチング回路（Ｘ６３）の動作は、図６Ａについて先に説明したものと同じである。然しながら、調節可能抵抗回路（Ｘ６８Ｂ）は、例えば、図１Ａ及び図１Ｂによって前に説明したものと同様に、デジタル制御型ポテンシオメータ（Ｘ６２）の全体的な利得を変化させる粗利得調節回路として動作すべく構成されている。その動作特徴は、コンデンサ（Ｃ１及びＣ２）によって平滑化される時間平均された利得を提供する。

図６Ｃは、図６Ａ及び図６Ｂについて説明したものと同様の変調トポロジーを使用する別の例示的プログラマブル利得増幅器回路（６２０）を例示した概略図である。プログラマブル利得増幅器回路６００と同様に、プログラマブル利得増幅器回路６２０は、オペアンプ回路（Ｘ６１）、デジタル制御型ポテンシオメータ（Ｘ６２）、スイッチング回路（Ｘ６３）、第１コンデンサ回路（Ｃ１，Ｘ６４）、第２コンデンサ回路（Ｃ２，Ｘ６５）、オプションの抵抗回路（Ｒ１，Ｘ６６）、及び制御回路（Ｘ６７）を包含している。

プログラマブル利得増幅器回路６１０は更に第２スイッチング回路（Ｘ６８Ｃ）及び抵抗（Ｘ６７Ｃ，Ｒ２）を包含している。スイッチング回路Ｘ６８は、抵抗Ｒ２を介してノードＮ１，Ｎ２，Ｎ３へ結合されているコンタクト端子を包含している。ノードＮ１は基準電位（ＲＥＦ）に対応しており、一方、ノードＮ２はオペアンプ（Ｘ６１）の出力に対応している。ノードＮ３はコンデンサＣ１とＣ２との間の共通ノードに対応している。

調節可能スイッチング回路（Ｘ６３）の動作は、図６Ａ及び図６Ｂについて前に説明したものと同じである。然しながら、スイッチング回路（Ｘ６８Ｃ）は、例えば、図１Ａ及び図１Ｂによって前に説明したものと同様にデジタル制御型ポテンシオメータ（Ｘ６２）の全体的な利得を変化させる粗利得調節回路として抵抗Ｒ２と共に動作する構成とされている。その動作特徴は、コンデンサ（Ｃ１及びＣ２）によって平滑化された時間平均された利得を与える。抵抗Ｒ１及びＲ２は、該スイッチング動作によって与えられる調節量が該２個のスイッチング回路（Ｘ６３及びＸ６８Ｃ）に対して異なるものであるように異なる値のものとすることが可能である。

本開示を読んだ当業者によって理解されるように、図５Ａ，５Ｂ，５Ｃ，６Ａ，６Ｂ，６Ｃからのスイッチング回路（Ｘ５３、Ｘ５３Ｃ，Ｘ６３，Ｘ６８Ｃ）の変調は、プログラマブル利得増幅器回路（６００）に対する広い範囲の利得トリミング特徴を与えるために、デルタ・シグマ変調技術又はその他の時間平均型変調スキームと同様の態様で与えることが可能である。

図６Ａ，６Ｂ，６Ｃのプログラマブル利得増幅器回路（６００，６１０，６２０）は、又、図５Ａからのオプションのセンサー回路（Ｘ５６）を包含することが可能であり、その場合に、該センサー回路は、これらに制限されるものではないが、温度センサー（Ｘ５７）、電圧センサー（Ｘ５８）等の任意の多様なセンサーを包含することが可能である。例えばこの様な実現例の場合に、該制御論理回路は、該回路と関連する種々の動作条件を評価し（例えば、電圧、電流、動作温度等をモニタして）、且つ動的に測定された動作条件に基づいて該変調に対して種々の変化を行わせる構成とすることが可能である。この様に、プログラマブル利得増幅器回路（６００，６１０，６２０）の利得は、注意深く制御することが可能である。幾つかの例においては、モニターされる動作条件の内の一つが所定のスレッシュホールドを超えて変化する場合に、その変調技術を変化させることが所望される場合がある。

利得選択／トリミングの流れ
図７は、本開示の少なくとも一つの側面に従って構成されたプログラマブル利得増幅器回路における利得調節を識別及び／又は設定するフローチャート（７００）である。該プログラマブル利得増幅器回路は上の図１−６に記載したような及びそれと同様に構成されているその他の回路に対応している。

説明したシステム／回路は、決定ブロック７０５において現在の動作モードを評価する構成とされている。現在の動作モードがテストモードに対応する場合には、プロセスはブロック７０５からブロック７１０へ流れ、そこで、本システムは各利得設定の正確度をテストするために次に使用可能な利得設定（例えば、利得設定１、利得設定２等）へサイクル動作する。次の利得設定が選択された後に、本システムプロセスはブロック７１５へ流れ、そこで、次に使用可能なトリム設定（例えば、利得トリム設定１、利得トリム設定２等）が選択される。処理はブロック７２０へ継続して行われ、そこで、現在の利得／トリム設定と関連する利得エラーが評価される。決定ブロック７２５において、本システムは、更にトリム設定を評価するか否かを判別する。付加的なトリム設定を評価すべき場合には、処理はブロック７１５へ戻る。そうでない場合には、処理はブロック７３０へ流れ、そこで、最小利得エラーでのトリム設定がその利得設定に対して識別される。ブロック７３５において、その識別されたトリム設定は格納されるか又はログ即ち記録される。決定ブロック７４０において、本システムは、付加的な利得設定をテストすべきか否かを判別する。付加的な利得設定をテストすべき場合には、処理はブロック７１０へ進行する。そうでない場合には、テストモードの処理はブロック７９５において終了する。

識別された「最良の」使用可能なトリム設定は、前に説明したようなトリムマップ又はルックアップテーブル（ＬＵＴ）内の値として格納することが可能である。トリムマップは、プログラマブル利得増幅器回路と同一のダイ上（例えば、ヒューズリンクテーブル、非揮発性メモリアレイ、又は何等かのその他のマッピングメカニズム）、マルチチップモジュール内の別のダイ上、又はルックアップテーブル情報をプログラマブル利得増幅器回路へ通信する構成とされている別個のマイクロ電子回路内に、実現させることが可能である。

テストモードが非アクティブであると、処理は決定ブロック７０５から決定ブロック７４５へ流れ、そこで、選択されたモードが評価されて利得調節（又は通常動作）モードがアクティブであるか否かを判別する。利得調節モードがアクティブである場合には、処理は決定ブロック７４５からブロック７４５へ継続し、そこで、トリムマップがアクセスされる。ブロック７６０へ移行すると、トリムマップに基づいてトリム設定が選択される。ブロック７６５へ移行すると、利得及びトリム設定を使用して適宜の制御信号を発生し及び／又はレジスタ等のラッチ手段内にラッチされる。処理はブロック７９５において終了する。

テストモードが非アクティブであり且つ調節利得モードが非アクティブである場合には、処理は決定ブロック７４５からブロック７５０へ流れ、そこで、付加的なモードを処理することが可能である。１例においては、該回路は「プログラム利得／トリムモード」において動作され、その場合に、トリムマップは外部的に供給されたテーブル（例えば、ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ，ＬＵＴ，ＮＶＭ等）によって供給することが可能な別個の組の値からロードされる。別の例においては、該回路は、「ランモード」で動作され、その場合には、利得及びトリム設定は変更することは不可能である。更に別の例においては、該回路は、「プログラム利得モード」で動作され、その場合には、トリムマップ及び利得設定が、図７について説明したのと同様にトリム設定及び増幅器利得を調節するために選択される。その他のモードも意図されており且つ本開示の範囲内のものであると考えられる。テストモード及び利得調節／通常動作モードのみが使用可能である実現例の場合には、決定ブロック７４５及び処理ブロック７５０は取除くことが可能である。

本発明を種々の例示的実施例について説明したが、ここにおいて説明した構成、特徴、及び方法ステップにおける変形を本発明の精神及び範囲を逸脱すること無しに行うことが可能である。例えば、種々のコンポーネントの位置決めは変化させることが可能である。個々のコンポーネント及びコンポーネントの配置は当該技術において知られているように置換させることが可能である。本発明の多くの実施例は本発明の精神及び範囲から逸脱すること無しに構成することが可能なものであるから、本発明は特許請求の範囲に記載されている通りである。

Claims (20)

1. 入力信号を受け取り且つユーザが開始させた利得設定に対応する調節可能な利得で出力信号を供給するプログラマブル利得増幅器回路において、
   該入力信号を受け取る形態とされている非反転入力端子と、フィードバック信号を受け取る形態とされている反転入力端子と、該出力信号を供給する形態とされている出力端子とを包含しているオペアンプ回路、
   該出力端子と第１中間端子との間の第１抵抗と、該第１中間端子と該反転入力端子との間の第２抵抗と、該反転入力端子と基準端子との間の第３抵抗とを具備しており、該第２抵抗及び該第３抵抗と関連する値が利得選択制御信号に応答して変化される第１可変抵抗回路として構成されている利得選択回路、
   該出力端子と第２中間端子との間の第４抵抗と、該第２中間端子と該基準端子との間の第５抵抗とを具備しており、該第４抵抗及び該第５抵抗と関連する値が利得トリム設定制御信号に応答して変化され、該第１中間端子が該第２中間端子へ結合されている第２可変抵抗回路として構成されている利得調節回路、及び
   該ユーザによって開始された利得設定に応答して該利得選択制御信号及び該利得トリム設定制御信号を供給する構成とされている制御回路、
   を有しているプログラマブル利得増幅器回路。
2. 請求項１において、該利得調節回路が、該出力端子と該基準端子との間に結合されている直列結合されたタップ型抵抗アレイを有しており、該直列結合されたタップ型抵抗アレイは、タップ点のアレイ間に直列結合されている抵抗値のアレイを有しており、該タップ点のアレイの内の一つは該利得トリム設定制御信号に応答して選択され、且つ該選択されるタップ点は該第２中間端子へ結合されるプログラマブル利得増幅器回路。
3. 請求項２において、該直列結合されたタップ型抵抗アレイは、等しい値の抵抗からなるアレイ、二進重み付け型アレイ、線形スケール型アレイ、対数スケール型アレイ、及び任意重み付け型アレイの内の一つとして構成されているプログラマブル利得増幅器回路。
4. 請求項２において、該利得調節回路は、更に、各々が該タップ点のアレイの対応する一つへ結合されている複数個のマルチプレクサ入力端子と、該第２中間端子へ結合されているマルチプレクサ出力端子とを具備しているマルチプレクサ回路を有しており、該マルチプレクサ回路は該利得トリム設定制御信号に応答して該複数個のマルチプレクサ入力端子の内の一つを該マルチプレクサ出力端子へ結合させる構成とされているプログラマブル利得増幅器回路。
5. 請求項１において、該利得調節回路は、抵抗の並列アレイを有しており、該抵抗の並列アレイにおける各抵抗は、該第２中間端子へ結合されている第１抵抗端子と、該利得トリム設定制御信号に応答して該基準端子及び該出力端子の内の一つへ選択的に結合される第２抵抗端子とを包含しているプログラマブル利得増幅器回路。
6. 請求項５において、該並列アレイ内の抵抗は、等しい値の抵抗からなるアレイ、二進重み付け型アレイ、線形スケール型アレイ、対数スケール型アレイ、及び任意重み付け型アレイ、の内の一つとして構成されているプログラマブル利得増幅器回路。
7. 請求項５において、該利得調節回路は、更に、複数個のスイッチ回路を有しており、各スイッチ回路は、該基準端子へ結合されている第１スイッチ端子と、該出力端子へ結合されている第２スイッチ端子と、該抵抗の並列アレイ内の抵抗の内の対応する一つの第２抵抗端子へ結合されている第３スイッチ端子とを包含しており、各スイッチ回路の第３スイッチ端子は該利得トリム設定制御信号に応答して該第１スイッチ端子及び該第２スイッチ端子の内の一つへ選択的に結合されるプログラマブル利得増幅器回路。
8. 請求項１において、該利得調節回路はＲ−２Ｒ抵抗ラダー構成を有しており、それは、該利得トリム設定制御信号に応答して該基準端子及び該出力端子の内の一つを該Ｒ−２Ｒラダー回路の夫々の入力へ選択的に結合させる構成とされているプログラマブル利得増幅器回路。
9. 請求項１において、該利得選択回路は、該出力端子と該基準端子との間に結合されている直列結合されたタップ型抵抗アレイを有しており、該直列結合されたタップ型抵抗アレイはタップ点のアレイ間に直列結合されている抵抗値のアレイを有しており、該タップ点のアレイの内の一つが該利得選択制御信号に応答して選択され、且つ該選択されたタップ点が該反転入力端子へ結合されるプログラマブル利得増幅器回路。
10. 請求項９において、該直列結合されているタップ型抵抗アレイが、等しい値の抵抗からなるアレイ、二進重み付け型アレイ、線形スケール型アレイ、対数スケール型アレイ、及び任意重み付け型アレイの内の一つとして構成されているプログラマブル利得増幅器回路。
11. 請求項１において、該利得選択回路は抵抗の並列アレイを有しており、該抵抗の並列アレイにおける各抵抗は、該第１中間端子へ結合されている第１抵抗端子と、該利得選択制御信号に応答して該基準端子及び該反転入力端子の内の一つへ選択的に結合される第２抵抗端子とを包含しているプログラマブル利得増幅器回路。
12. 請求項１１において、該並列アレイにおける抵抗が、等しい値の抵抗からなるアレイ、二進重み付け型アレイ、線形スケール型アレイ、対数スケール型アレイ、及び任意重み付け型アレイの内の一つとして構成されているプログラマブル利得増幅器回路。
13. 請求項１において、該利得選択回路はＲ−２Ｒ抵抗ラダー構成を有しており、それは該利得トリム設定制御信号に応答して該Ｒ−２Ｒラダー回路の夫々の入力へ該基準端子及び該反転入力端子の内の一つを選択的に結合させる構成とされているプログラマブル利得増幅器回路。
14. 請求項１において、更に、該第１中間端子と該第２中間端子との間に結合されているスパン抵抗回路を有しているプログラマブル利得増幅器回路。
15. 請求項１において、該利得トリム設定制御信号は、レジスタ、ラッチ、ルックアップテーブル（ＬＵＴ）、ヒューズマップ、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、及びプログラマブルロジックアレイ（ＰＬＡ）の内の一つによって与えられるマルチビット二進制御ワードであるプログラマブル利得増幅器回路。
16. 請求項１において、該利得トリム設定制御信号は、シリアルインターフェース及びパラレルインターフェースの内の一つを介して外部的にアクセスされるトリムテーブルから検索されるプログラマブル利得増幅器回路。
17. 請求項１において、更に、該回路と関連する動作条件における変化に応答して該利得設定制御信号又は該利得トリム設定制御信号のいずれかを変化させる構成とされているセンサー回路を有しており、該動作条件が電圧、電流、及び動作温度の内の一つに対応しているプログラマブル利得増幅器回路。
18. 請求項１において、該利得調節回路は、更に、該出力端子と第３中間端子との間の第６抵抗と、該第３中間端子と該基準端子との間の第７抵抗とを具備する第３可変抵抗回路を有しており、該第１中間端子は該第３中間端子へ結合されており、該第６抵抗及び該第７抵抗と関連する値は粗利得トリム設定制御信号に応答して変化され、且つ該利得トリム設定制御信号は微利得制御と関連しているプログラマブル利得増幅器回路。
19. 入力信号を受け取り且つユーザによって開始された利得設定に対応する調節可能な利得で出力信号を供給するプログラマブル利得増幅器回路において、
    該入力信号を受け取る形態とされている非反転入力端子と、フィードバック信号を受け取る形態とされている反転入力端子と、該出力信号を供給する形態とされている出力端子とを包含しているオペアンプ回路、
    第１デジタル制御型ポテンシオメータ回路と、第２デジタル制御型ポテンシオメータ回路と、第３デジタル制御型ポテンシオメータ回路とを有している利得調節回路であって、該第１デジタル制御型ポテンシオメータ回路が基準端子と共通ノードとの間に結合されており、該第２デジタル制御型ポテンシオメータ回路が該共通ノードと該出力端子との間に結合されており、該第１デジタル制御型ポテンシオメータ回路が第１ワイパー端子を包含しており且つ該第２デジタル制御型ポテンシオメータ回路が第２ワイパー端子を包含しており、該第３デジタル制御型ポテンシオメータ回路が該第１ワイパー端子と該第２ワイパー端子との間に結合されており、該第３デジタル制御型ポテンシオメータ回路が第１中間端子へ結合されている第３ワイパー端子を包含しており、該第１、第２、第３デジタル制御型ポテンシオメータ回路のワイパー位置は利得トリム設定制御信号に応答して変化される利得調節回路、
    該出力端子と第２中間端子との間の第１抵抗値と、該第２中間端子と該反転入力端子との間の第２抵抗値と、該反転入力端子と該基準端子との間の第３抵抗値とを具備している第４デジタル制御型ポテンシオメータ回路として構成されている利得選択回路であって、該第２抵抗値と該第３抵抗値との間のジャンクションが該第４デジタル制御型ポテンシオメータ回路の第４ワイパー位置に対応しており、該第４ワイパー位置が利得選択制御信号に応答して変化される利得選択回路、
    該第１中間端子と該第２中間端子との間に結合されているスパン抵抗回路、及び
    該ユーザにより開始される利得設定に応答して該利得選択制御信号及び該利得トリム設定制御信号を供給する構成とされている制御回路、
    を有しているプログラマブル利得増幅器回路。
20. 入力信号を受け取り且つそれに応答して出力信号を供給しユーザにより開始される利得設定に対応する調節可能な利得を持っているプログラマブル利得増幅器回路における利得トリム設定を決定する方法において、
    該プログラマブル利得増幅器回路と関連する各利得設定を選択し、該プログラマブル利得増幅器回路は、オペアンプと、利得設定回路と、利得調節回路と、スパン抵抗回路とを包含しており、該利得設定回路は該オペアンプの出力と基準端子との間に結合されている第１デジタル制御型ポテンシオメータであり、該利得調節回路は該オペアンプの出力と該基準端子との間に結合されている第２デジタル制御型ポテンシオメータであり、該第１デジタル制御型ポテンシオメータの第１ワイパー端子は該オペアンプの非反転入力へ結合されており、該第２デジタル制御型ポテンシオメータの第２ワイパー端子は該スパン抵抗回路を介して該第１デジタル制御型ポテンシオメータにおける中間点へ結合されており、
    各選択された利得設定に対して、
    ＲＦは該オペアンプの出力と該中間点との間の第１抵抗を表し、ＲＡは該中間点と該オペアンプの反転入力との間の第２抵抗を表し、且つＲＡ及びＲＦは該選択された利得設定に応答して該第１デジタル制御型ポテンシオメータのワイパー位置によって決定されるものであるとして、該プログラマブル利得増幅器回路の理想利得がＩＤＥＡＬ＿ＧＡＩＮ＝１＋ＲＦ／ＲＡによって与えられるように該選択された利得設定に応答して該プログラマブル利得増幅器回路を形態特定し、
    該選択した利得設定に対して該プログラマブル利得増幅器回路と関連する各トリム設定を選択し、
    該プログラマブル利得増幅器の全体的な利得がブーストされるか又はカットされるかのいずれかであるように該第２デジタル制御型ポテンシオメータの第２ワイパー位置を移動させることにより該選択されたトリム設定に応答して該プログラマブル利得増幅器回路を形態特定し、
    各トリム設定に対して該プログラマブル利得増幅器回路と関連する利得エラーを評価し、
    該評価された利得エラーから最小利得エラーを識別し、
    該選択された利得設定に対する最小利得エラーと関連する該トリム設定を格納する、
    ことを包含している方法。

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