KR20090057382A - 면 장착식 칩 - Google Patents

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Abstract

본원의 면 장착식 디바이스(40)는 회로 디바이스(58)와 기부 섹션(59)을 갖는 것이다. 상기 회로 디바이스(58)는 각각 상부 접촉부와 저부 접촉부를 가진 상부 층과 저부 층을 구비한다. 상기 기부 섹션(59)은 상부 기부 면과 저부 기부 면을 가진 기층(48)을 구비한다. 상기 상부 기부 면은 저부 접촉부(44)에 접합된 상부 전극(53)을 구비하고 그리고 상기 저부 기부 면은 서로 전기적으로 고립되어 있는 제1 및 제2저부 전극(51, 52)을 구비한다. 상부 전극은 제1저부 전극에 접속되고, 그리고 제2저부 전극은 수직 도체(45)에 의해 상부 접촉부에 접속된다. 절연 층(57)은 회로 디바이스의 표면에 접합되어, 저부 층의 수직 면의 일 부분을 덮는다. 수직 도체는 절연 층에 접합된 금속 층을 구비한다.
활성 층, 저부 전극, 상부 전극, 절연 층, 수직 도체, 회로 디바이스, 접합.

Description

면 장착식 칩{SURFACE MOUNTABLE CHIP}
본 발명은, 발광 디바이스가 활성 층과 제1 및 제2반도체 층을 가진 면 장착식 발광 디바이스를 제조하는데 할용되는, 회로 디바이스와 기부 섹션을 포함하는 디바이스에 관한 것이다.
LEDs(light-emitting diodes)의 개발은 형광이나 백열광 같은 종래 광원을 매력적으로 대체하는 디바이스로 구조된 광원을 만들었다. LED-기본 광원은 종래 광원의 에너지 능률에 근접하거나 초과하는 에너지 변환 능률을 가진 것이다. 또한, LED-기본 광원은 종래 광원의 수명을 상당히 초과하는 수명을 갖는다. 예를 들어, 형광원은 수명이 약 10,000시간인 반면에 LED는 100,000시간의 수명을 갖는다. 또한, 형광원이 예고 없이 완전하게 전기가 끊어지는 것임에 비해서, LED-기본 광원은 서서히 희미해져서, 사용자가 광원이 완전하게 끊어지기 전에 주의를 기울일 수 있는 것이다.
유감스럽게도, LEDs는 종래 광원을 대체하여 사용할 때에 일부 결함이 있는 것이다. 첫째로, LEDs는 상당한 협폭의 스펙트럼 대역(narrow spectral bands)에서 빛을 방출하여서, 임의 색상을 가진 것으로 인식되는 광원을 제공하기 위해서는 서로 다른 협폭의 스펙트럼 선을 방출하는 다수개의 LEDs를 함께 팩키지로 하거나 또는 상기 LED가 소망하는 출력 스펙트럼을 나타내게 LED에 의해 여자(勵磁)되는 1개 이상의 형광체로 덮여져야만 했다.
또한, 단일 LED는 제한된 광 만을 출력할 뿐이다. 하이-파워의 LEDs조차도 기껏해야 수 와트로 제한 된 것이다. 또한, 상술한 바와 같이, 임의 수의 출력 스펙트럼을 제공하기 위해서는 다수의 LEDs가 단일 발광 요소로 결합되어야 했다. 따라서, 임의적인 스펙트럼 대역에서 수 와트 보다 많은 출력을 가진 광원을 제공하기 위해서는 다수의 LEDs를 단일 유닛으로 결합하여야 했다.
일반적으로, 멀티-LED 디바이스를 제공하기 위해서는, 다수개의 LED 다이를 임의 형태의 기층에 연결한다. 상기 연결 방식은 크게 2개 카테고리로 나눌 수 있다. 첫째 카테고리는 선 접합(wire bonds)에 의지하여 다이에 있는 1개 이상의 전극을 상기 기층에 있는 대응 전극에 연결하는 것이다. 이러한 방식은 여러 문제를 일으킨다. 첫째, 선 접합을 개별적으로 적용하여야 한다. 둘째, 선 접합부가 파손될 수 있는 성질이 있기 때문에 보호되어져야 한다. 전형적으로, 이러한 보호는 임의적인 투명한 캡슐 덮개(encapsulant)에 상기 다이 및 선 접합부를 포팅(potting)하는 작업을 포함한다. 바람직하지 않게, 상기 캡슐 덮개는 광흡수가 일어나게 낡을 수 있는 것이다. 또한, 상기 캡슐 덮개는 선 접합부에 변형력을 가하는데, 이러한 작용은 디바이스를 조기에 고장나게 할 수 있는 것이다. 부가하여, 이러한 캡슐 덮개는 추가 비용을 초래하는 부가 조립 공정인 것이다. 더우기, 상기 캡슐 덮개는 흔히 상기 디바이스에 최대 온도의 제약을 받게 한다. 또한, 캡슐 덮개는 LED 물질을 변형하여 소요되는 운영 전압의 상승을 일으킬 수 있는 것이 다. 세째, 전형적으로 선 접합부는 LEDs의 발광 파트 부분을 차단하여서, 광원의 효율을 감소시킨다. 끝으로, 선 접합의 잘못이 전체 디바이스 고장의 주요한 원인이라는 사실을 주시하여야 한다.
연결 방식의 둘째 카테고리는 기본적으로 선 접합을 피하는 것으로서, 자연적으로 선 접합과 관련한 문제가 피해지는 것이다. 이러한 방식은 통상적으로 플립-칩 방식으로 언급 된다. 이러한 방식에서는 LED가 투명한 기층 상에 다수개의 층(layer)을 증착(deposit)하여 투명한 기층(substrate)에 제조 된다. LED를 구성하는데 소요되는 층(layer)이 당 기술분야에서는 널리 공지된 것이기에, 상기 층에 대해서는 본원에서 상세하게 설명하지 않을 것이다. 본원의 설명은 LED가 3개의 주 층, 즉 일반적으로 상기 기층에 첫째로 증착되는 n-형 층, 빛을 발생하는 활성 층, 및 p-형 층을 갖는 것이라는 사실을 인식하면 충분히 되는 것이다. 전자는 n-형 층에서 나와 활성 영역쪽으로 흐른다. 상기 활성 영역에서, 상기 전자는 p-형 층에서 나와 활성 층 쪽으로 흐르는 홀과 결합 한다.
LED에 파워를 주기 위해서는, n-형 층과 p-형 층 사이에 전위(potential)가 제공되어져야만 한다. 그런데, n-형 층은 다-층 스택 내에 매립되어 있다. 이러한 연결 문제를 처리하는 데에는 2가지 기본 구조를 사용한다. 제1구조에서는 층의 외부 면 상에 있는 전극을 통해 n-형과 p-형 연결을 이루었다. 이러한 타입의 디바이스를 이하에 기술에서는 "수직 디바이스(vertical device)"로 언급할 것이다. 제2타입의 디바이스는 "측면 디바이스(lateral device)"로서 언급 된다. 측면 디바이스에서는, 매립 층이 노출되게 그 위에 층을 에칭하여 매립 층에 대한 연 결을 이루었다. 상술한 예에서, p-형 층과 활성 층은 밑에 있는 n-형 층을 노출하게 디바이스 파트에서 제거된다. 다음, 노출 층 상에 금속 필름을 증착하여 p-형 층에 연결을 이루었다. 선 접합에 의해 연결된 디바이스에서는, 1개 선 접합부가 상기 금속 필름에 부착된다. 상기 디바이스는, 전류가 활성 층에 도달하게 노출 메사(exposed mesa)에서 측면으로 흘러야만 하기 때문에 측면 디바이스로 언급 된다. 상기 측면 디바이스의 예로서는 플립-칩 LED가 있다.
플립-칩 LED에서는, 디바이스의 일 영역에 있는 p-형 및 활성 층을 에칭하여 n-형 층을 노출시키어 n-형 층으로의 연결이 이루어진다. 이때, 전도 층은 노출된 n-형 층 메사 상에 증착되어, 상기 층으로의 연결부를 만드는데 이용된다. 인쇄회로판과 같은 캐리어 상에 칩을 장착하기 위해서는, 상기 칩을 뒤집어서 LED 상부에 접촉부가 인쇄회로판 상에 패드와 대응하게 한다. 다음, 상기 칩이 인쇄회로판에 접합된다.
플립-칩 LED가 선 접합과 관련한 문제를 피하였지만, 이들은 새로운 종류의 문제가 생긴 것이다. 첫째, 상기 칩을 인쇄회로판 또는 그와 같은 물품 위에 배치하여야만 한다. 그런데, 이 작업은 접촉부가 매우 작고 함께 가깝게 있기 때문에 상당히 높은 정밀성을 필요로 한다. 최종 제품 제조인은 경제적인 방식으로 이러한 타입의 정밀한 배치를 이루는데 필요한 장비를 갖고 있지 않을 것이다. 따라서, 상기 디바이스는 흔히 더 떨어져 있는 패드를 가진 작은 인쇄회로판과 유사하게 있는 분할 캐리어 상에 팩키지 되어져서, 최종 제품 제조인이 상기 디바이스를 정밀성을 갖고 배치하여야 하는 정밀도가 저하 된다. 불행하게도, 이러한 해결방 식은 패키지 디바이스의 크기를 증가시키어, 최종 제품에서의 LEDs 밀도를 제약 한다. 또한, 이러한 해결방식은 LEDs가 캐리어에 개별적으로 연결되어야만 하기 때문에 최종 LED의 가격을 증가시킨다.
둘째, 최종 인쇄회로판 또는 상술된 중간개재 캐리어인, 캐리어에 플립 칩을 접합하는 작업은 LED의 층 사이를 단락으로 이끌 수 있는 처리 공정을 갖고 있다. 이러한 단락은 디바이스를 사용하는 중에 또는 접합을 하는 중에 발생할 수 있다. 상기 단락은 생산량 감소로 LEDs의 가격을 상승시킨다.
세째, n-형 접촉부를 제공하게 절단된 메사는 다이 표면 구역의 주요한 부분을 점유하고 있다. 이러한 구역은 상기 메사가 활성 층을 통한 절단이어야 함으로 빛을 생성하지 않는다. 따라서, 디바이스를 나가는 단위 면적 당 총 광량이 현저하게 감소 된다.
본 발명은 회로 디바이스와 기부 섹션을 가진 디바이스를 포함하는 것이다. 상기 회로 디바이스는 상부 층과 저부 층을 가진 복수개의 반도체 층을 포함한다. 상부 층은 그 위에 상부 접촉부를 가진 상부 면을 갖고 그리고 저부 층은 저부 면과 상기 저부 면 상에 저부 접촉부를 갖는다. 회로 디바이어스는 작동하는데 상부 접촉부와 저부 접촉부 사이에 전위차를 필요로 한다. 상기 기부 섹션은 상부 기부 면과 저부 기부 면을 가진 기층을 포함한다. 상부 기부 면은 저부 층에 접합되고 그리고 저부 기부 면은 서로 전기적으로 절연된 제1 및 제2저부 전극을 포함한다. 상기 저부 접촉부는 제1도체에 의해 제1저부 전극에 접속되고 그리고 제2저부 전극은 제2도체에 의해 상부 접촉부에 접속된다. 상기 저부 층은 그 표면에 접합된 절연층을 구비하고, 그리고 제2도체는 절연층에 접합된 금속 층을 구비하고, 상기 절연층은 제2도체와 저부 층 사이에 접촉을 방지하는 역활을 한다.
본 발명은 발광 디바이스가 활성 층과 제1 및 제2반도체 층을 가진 면 장착식 발광 디바이스를 제조하는데 할용되며, 상기 활성 층은 제1 및 제2반도체 층 사이에 배치되는 것이다. 제1층은 상부 접촉부를 가진 상부 면을 구비하고, 그리고 제2층은 저부 접촉부를 가진 저부 면을 구비한다. 상기 발광 디바이스는 상부와 저부 접촉부 사이에 가해진 전위에 응답하여 홀과 전자가 결합하여 빛을 발생하는 것이다.
도1은 인쇄회로판 상에 장착된 플립-칩 LED(20)의 횡단면도 이다.
도2는 본 발명에 따르는 LED의 일 실시예의 평면도 이다.
도3은 도2에 도시한 3-3선을 따라 절취된 횡단면도 이다.
도4는 LED(40)의 저면도 이다.
도5는 복수개의 LED를 가진 웨이퍼의 일 부분의 평면도 이다.
도6은 도5에 도시한 6-6선을 따라 절취하여 횡단면도 이다.
도7은 복수 디바이스용 기부 섹션의 일 부분의 평면도 이다.
도8은 도7에 도시한 8-8선을 따라 절취된 횡단면도 이다.
도9는 접합 전에 발광 섹션과 기부 섹션 부분의 횡단면도 이다.
도10은 2섹션이 접합되어진 후에 기부 섹션과 발광 섹션의 횡단면도 이다.
도11은 2섹션이 접합되어져 있고 그리고 기층이 제거되어진 후에 발광 섹션과 기부 섹션의 횡단면도 이다.
도12는 본 발명에 따르는 LED의 다른 실시예의 평면도 이다.
도13은 본 발명에 따르는 LED의 다른 실시예의 평면도 이다.
도14는 도13에 도시한 14-14선을 따라 절취된 횡단면도 이다.
도15는 본 발명에 따르는 기부 섹션의 평면도 이다.
도16은 도15에 도시한 16-16선을 따라 절취된 횡단면도 이다.
도17 내지 도20은 LED(200) 구조로 이루어진 LED를 제조하는 방식을 설명하는 도면이다.
도21은 접합 웨이퍼를 절단하기 직전에 접합 웨이퍼의 일 부분의 평면도 이다.
도22는 본 발명의 다른 실시예에 따르는 LED의 횡단면도 이다.
본 발명은 LED를 참고로 하여 보다 용이하게 이해할 수 있을 것이다. 그러나, 본 발명을 보다 상세하게 설명한다면, 본 발명은 대략적으로 집적회로 칩과 같은 크기의 기부 섹션을 가진 다수의 다른 회로 디바이스를 구성하는데 사용될 수 있는 것으로 한다. 상기 기부 섹션은 한정적이지 않은 기재로서 서브-마운트와 유사한 기능을 하는 것이다.
본 발명에 따른 LED가 이점을 발휘하는 방식은, 인쇄회로판(31)에 장착된 플립-칩 LED(20)의 횡단면을 나타낸 도1을 참고로 하는 설명을 통해 보다 용이하게 이해할 수 있을 것이다. LED(20)는 상술한 바와 같이 n-형 층(22), 활성 층(23), 및 p-형 층(24)를 증착하여 투명한 기층(21) 상에 제조된 것이다. 반사 전극(29)은 층(24) 위에 증착되어, 층(24) 위에 전류를 유포시키기 위한 전기적 접촉부로서 작용하고 그리고 전극(29)을 향하는 방향으로 활성 층에서 발생한 빛을 반사시키는 거울로서 작용한다. 전극(29)은 솔더 볼(27)에 의해 인쇄회로판(31) 상에 대응 전극(32)에 연결된다.
상술한 바와 같이, 층(22)에 전기적 접속부를 제공하게 메사가 '25'로 지시된 층의 스택에서 에칭 된다. 전극(26)은 이러한 메사에 증착되어, 전극(28)과 솔더 볼(30)을 통해 인쇄회로판(31)상에 대응 전극(33)에 접속 된다.
메사(25)의 크기는, 상기 메사 위에 영역(34)이 빛을 발생하지 않기 때문에 빛 발생의 견지에서 보았을 때에 낭비되는 공간을 나타냄으로, 가능한 작게하는 것이 바람직하다. 다른 한 편에서 보면, 메사(25)는 솔더 볼(30)을 수용하기에 충분하게 대형이어야 한다. 이러한 결과로, 메사(25)는 일반적으로 다이 면 영역의 30퍼센트로 이루어지고, 따라서 최대 출력 광량은 감소 된다.
또한, 도1에 도시한 정렬 배치(arrangement)는 층(22)으로 유포되는 전류의 견지에서 보았을 때에 최적하지 않은 것임에 주시 한다. 이상적으로, n-형 접촉은 활성 영역(23)을 횡단하는 균일한 전류 흐름을 제공하였다. 그런데, 도1에 도시한 상기 정렬 배치는 메사 최근방에 있는 영역이 메사에서 더 멀리 떨어져 있는 영역보다 더 많은 전류를 받아들이는 불균일한 전류 흐름을 갖는 것이다.
또한, LED(20)에 의해 발생된 빛은 기층(21)을 통해 나가야만 한다. 기 층(21)용으로 적절한 재료를 선택하는 일은, LED(20)에 의해 발생되는 필요한 광학 스펙트럼에 의해 결정된 층(22)용으로 사용되는 재료의 격자 상수(lattice constant)에 의한 제약을 받는다.
본 발명에 따르는 LED를 도시한 도2 내지 도4를 참고로 하여 설명한다. 도2는 LED(40)의 평면도 이고; 도3은 도2에 도시한 3-3선을 절취하여 나타낸 LED(40)의 횡단면도 이고; 그리고 도4는 LED(40)의 저면도 이다. LED(40)는 함께 접합된 발광 섹션(58)과 기부 섹션(59)인, 2개 메인 섹션을 가진 것으로 나타내었다. LED(40)는 수직 디바이스이고, 따라서 측면 디바이스가 갖는 상술된 문제가 피해진 것이다.
발광 섹션(58)은, 층(42, 41)에서 각각 주사된 홀과 전자가 결합할 때에 빛을 방출하는 활동 층(43)이 개재된 n-층(41)과 p-층(42)을 구비한다. 상술한 바와 같이, 상기 층 각각은 다수개의 서브-층을 갖는데; 이들 서브-층은 본 발명의 주 대상이 아니기 때문에, 상기 서브-층의 작용에 대해서 본원에선 상세하게 설명하지 않을 것이다. 파워는 개별적으로 전극(45, 44)을 통해 층(41, 42) 사이에 가해진다. 주위 환경으로부터 발광 섹션(58)을 보호하기 위해서, 투명한 절연층(49)을 사용하여 발광 섹션(58)을 완전하게 에워싼다.
기부 섹션(59)은 절연 기층(48)상에서 기층을 통하는 다수개의 금속 트레이스(metal traces)를 제공하는 것으로 볼 수 있다. 기부 섹션(59)은 2개 기능을 제공한다. 첫째, 기부 섹션(59)은 LED(40)의 저부 상에서 개별적으로 전극(44, 45)과 공면 접촉부(51, 52) 사이에 접속이 이루어지게 한다. 전극(44)과 접촉부(51) 사이에 접속은, 금속층(53)을 접촉부(51)에 연결하는 수직하게 이어진 금속 트레이스(46)에 의해 이루어진다. 금속 층(53)은 전극(44)에 접합된다.
전극(45)과 접촉부(52) 사이에 접속은 금속 충전 통로(47)로 제공된다. 또한, 전극(45)도 금속 충전 통로(metal filled via)일 수 있는 것임을 주시 한다. 이러한 통로는 발광 섹션(58)을 통해 신장되고 그리고 '57'로 지시된 절연 재료로 이루어진 층에 의해 활성 층(43)과 p-층(42)과는 절연된다.
또한, 기부 섹션(59)은 LED(40)에 구조 지지부를 제공한다. 전형적으로, 발광 섹션(58)은 5㎛ 미만의 두께로 이루어진다. 따라서, 발광 섹션은 파손 되기가 너무 쉬워서 많은 제품에 LED(40)를 부착하는데 소요되는 조작 및 접합 공정을 견디기가 곤란한 것이다. 전형적으로 기부 섹션(59)의 두께는 100㎛ 이다.
또한, 기부 섹션(59)에는 장착 패드가 설치 된다. 상기 패드는 LED(40)가 인쇄회로판 또는 그와 같은 물품에 장착되는 면이 되게 하기에 충분하게 대형인 것이다. 보다 상세하게 설명하면, 후술되는 바와 같이, 전극(45)의 횡단면은 가능한 작게하는 것이 바람직하다. 따라서, 전극(45, 47)을 정렬 배치하는 일에는 어느 정도 정밀성을 필요로 한다. 이하에서 보다 상세하게 기술하는 바와 같이, 필요한 정밀도는 분할 기부 섹션을 하여 이룰 수 있다. 상기 분할 기부 섹션은 차례로 낮은 정밀도로 인쇄회로판에 부착할 수 있는 것이다.
상술한 바와 같이, 전극(45)의 크기는 가능한 작게 되도록 설정하는 것이 바람직하다. 전극(45)이 점유하는 발광 섹션 부분은 LED(40)의 상부 면에서 나올 상당 량의 빛이 발생하지 않게 한다. 따라서, 전극(45)의 횡단면을 최소로 하는 것 은 전체 출력 광량을 최대로 하는 것이다. 그런데, 전극(45)은 여러 고려해야 할 것 중의 하나에 의해 설정되는 임의적인 최소 크기 보다는 크게 되어야 한다. 첫째, 층(41-43)을 통하는 통로의 직경은, 상기 통로를 구성하는데 사용된 에칭 시스템에 의해 설정된 최소 크기를 갖는다. 일반적으로, 종횡 비(aspect ratio)는 통로 개통 공정(via opening process)에서 구할 수 있다. 이러한 종횡 비는 전형적으로 10:1 미만으로 있다. 즉, 상기 통로는 그 직경의 10배 보다 큰 깊이를 갖지 않는다. 이 경우에 상기 통로의 깊이는 상기 내용을 주시하여 보면 일반적으로 5㎛ 미만의 층(41-43) 두께인 것이다. 따라서, 상기 통로는 1㎛ 미만으로 있을 수 있다.
둘째로 고려해야 할 것은 전극(45)의 저항이다. 하이 파워 LEDs에서, 전극은 상당한 전압강하를 유발하지 않고 350mA 보다 큰 전류를 전도하여야 한다. 전도 패쓰의 저항이 상기 통로의 횡단면 면적에 대해 반비례하기 때문에, 필요한 전류 흐름은 전극(45)의 횡단면에 또 다른 제약이 된다. 어느 정도는, 이러한 제약을 구리 또는 금과 같은 고전도성을 가진 금속을 이용하여 해결할 수 있지만, 그러나, 여전히 상기 통로(via)의 횡단면 면적은 제약을 받고 있는 것이다. 높은 전류의 용도로 이용될 때에, 상기 통로는 전형적으로 50㎛ 보다 크다.
이하, 본 발명의 일 실시예에 따른 LED를 제조하는 방법에 대한 설명을 한다. 상술한 바와 같이, 본 발명에 따르는 LED는 함께 접합되는 기부 섹션 및 발광 섹션으로 이루어진 것이다. 발광 섹션을 이루는 방법을 나타낸 도5 및 도6을 참고로 하여 설명한다. 도5는 복수개의 LEDs를 가진 웨이퍼(60)의 일 부분의 평면도 이다. 예를 든 LEDs는 도면 번호 '68' 및 '69'로 지시된 것이다. 도6은 도5에 도시된 6-6선을 따라 절취된 웨이퍼(60)의 일 부분의 횡단면도 이다.
첫째, 기층(75)에는 n-형 층(73), p-형 층(71), 및 활성 층(72)이 증착 된다. 다음, 금속 층이 p-형 층 위에 증착되어 p-전극(64)을 제공하는 패턴으로 된다. 상기 금속 층은 솔더성(solderabiltiy) 및 접착과 같은 여러 기능을 발휘하는 복합 서브 층을 가질 수 있다. 또한, 적절한 서브-층 재료의 선택은 반사도가 높은 거울로서 작용하는 전극을 제공할 수 있다. 이러한 구조는 당 기술 분야에서 공지된 기술이고 본 발명의 중심 기술도 아니기에, 상기 기술에 대한 설명은 본원에선 상세하게 설명하지 않을 것이다. 상기 기술의 기능 및 작용에 관련한 상세한 설명은 미국특허 6,552,359호, 5,585,648호, 6,492,661호, 및 6,797,987호의 기재 내용을 참고로 한다.
다음, 반도체 층이 에칭되어 경계 영역(61)과 통로(62)가 만들어진다. 상기 경계 영역은 여러 LEDs를 서로 분리시키고, 그리고 최종 제품이 개별적으로 되었을 때에 결국에는 사용될 스크라이브 레인(scribe lanes)을 포함한다. 상기 통로에는 절연 재료(66)가 붙여진다. 또한, 상기 경계 영역에도 '67'로 나타낸 바와 같이 절연물이 붙여질 수 있다. 경계 영역의 라이닝은 선택적인 것이다. 이러한 라이닝 공정의 포함은, 절연 재료가 경계 영역으로 들어오는 것을 방지할 필요가 있었던 마스킹 단계를 없애어 제조 공정을 간단하게 한다. 절연물을 증착시킨 후에는, 발광 섹션의 상부 면을 평탄하게 하여, 접합 공정이 보다 평탄한 면을 필요로 할 때에 기부 섹션에 접합작업이 수월하게 이루어지게 한다. 필요에 따른 보다 평탄 한 면을 제공하기 위해서는 CMP(chemical/mechanical polishing)를 활용할 수 있다.
도7 및 도8을 참고로 하여, 상술된 기부 섹션의 구성을 설명한다. 도7은 기부 섹션(80)의 일 부분의 평면도 이고 그리고 도8은 도7에 도시한 8-8선을 따라 절취된 횡단면도 이다. 상기 기부 섹션은 적절한 기층(81)상에 구성된다. 상기 예의 도면에서, 기부 섹션은, 기부 섹션의 저부 면 상에 전극에 연결부를 만드는 도체 이외에 전기적 구성요소를 갖지 않는다. 따라서, 도체가 그 위에 구성될 수 있는 면을 제공하고 그리고 필요한 구조 강도를 제공하는 절연 기층을 사용할 수 있다. 그러나, 기부 섹션이 회로 요소를 갖춘 실시예가 구성될 수도 있다. 이러한 경우에, 상기 기층은 갖추어진 회로 요소의 성질과 회로 요소를 생성하는데 사용된 제조 공정에 따를 것이다. 예를 들어, 실리콘 기층은 실리콘-기본 회로 요소를 필요로 하는 용도에서는 매력적인 후보인 것이다.
기부 섹션(80)은 수직적으로 이어진 도체에 의해 함께 연결된 상부와 저부 면 상에 있는 전극을 포함한다. 수직 도체(vertical conductors)는 일반적으로, 기층(81)의 상부와 저부 면에서 신장된 통로를 에칭하여, 적절한 전도물질로 상기 통로를 채워서 이루어진다. 기부 섹션(80)의 상부 면 상에 있는 전극은 발광 섹션 상에 대응 전극에 연결 된다. 일반적으로, 각 LED에는 대응하는 2개 전극이 있다. 상기 전극은 도면에서 '82'와 '83'으로 나타내었다. 보다 상세하게 후술되는 바와 같이, 전극(83)은 LED에 n-형 층에 연결부를 제공하고, 그리고 전극(82)은 p-형 층에 연결부를 제공한다. 기부 섹션의 상부 면 상에 있는 전극 사이에 영역을, 선택 적으로, '86'과 '87'로 나타낸 바와 같이 절연물질로 채울 수 있다. 만일 전극(82, 83) 사이에 영역이 절연물로 채워지게 되면, 이때 이 영역이 동일한 작업으로 채워질 수 있기 때문에 '87'로 나타낸 영역을 채우는 실시예도 용이하게 이루어질 것이다. 상기 절연물이 증착된 후에, 기부-섹션(80)의 상부 면을 선택적으로 CMP 같은 방식을 사용하여 평탄하게 한다. 상기 면을 평탄하게 할 필요가 있는 가의 여부는, 발광 섹션에 상기 기부 섹션을 접합하는데 사용하는 방식이 편평하지 않은 면을 어느 정도 수용할 수 있는가에 따른다.
상술한 바와 같이, 기부 섹션(80)의 상부 면 상에 전극은 저부 면 상에 대응 전극에 연결된다. 전극(82)은 금속 충전된 통로(88)에 의해 전극(85)에 연결된다. 바람직하게, 전극(83)은 금속 충전된 통로(89)의 상부 면이고, 저부 면 상에 전극(84)에 연결되어 있다. 저부 면 상에 전극의 형태가 명료하게 나타나게, 상기 전극을 도7에서 점선으로 나타내었다.
일 실시예에서, 상기 기부 섹션은 필요한 두께로 얇게 이루어진 종래 실리콘 웨이퍼로 구성된다. 이 실시예에서는, 통로 홀(via holes)이 먼저 웨이퍼를 통하는 반응-이온 에칭(reactive ion etching)을 사용하여 에칭 된다. 열적 산화물 처리법(thermal oxide process)을 사용하여 실리카(silicon dioxide)의 절연층을 통로 홀을 가진 실리콘 웨이퍼의 전체 노출 면 위에 형성한다. 이러한 수직 통로 도체의 두께를 증가시키는데 사용할 수 있는 표면 피복(plating)으로 소량의 금속이 통로 홀 면에 증착된다. 상기 통로가 금속으로 완전하게 채워져 있을 수 없는 것이기는 하지만, 채울 수는 있는 것이다. 상기 통로 홀을 표면 피복하는데 사용되 는 전형적인 금속은 구리이다. 표면 피복 처리가 통로 홀 둘레에 평평하지 않은 면을 초래할 수 있어서, CMP를 사용하여 웨이퍼의 양쪽 면을 평탄하게 한다. 상기 CMP는 실리카 절연층을 제거하지 않는다. 평탄화 작업 후에, 상부 및 하부 패턴 금속 층이 실리카 층에 증착된다.
또한, 상기 통로가 금속으로 완전하게 채워질 필요가 있는 것은 아니라는 사실을 주시한다. 통로의 내측부에 부착되고 충분한 두께로 이루어진 금속 층은, 기부 섹션의 상부와 저부 면 상에 금속 층 간에 수직 연결부를 제공하기에 충분한 것이다.
발광 섹션과 기부 섹션은 웨이퍼 레벨로 준비된다. 다음, 상기 2개 섹션은 함께 접합되어, 추가 처리공정이 발광 섹션에서 실시되어서 기부 섹션에 대한 전기적 접속을 완성시킨다.
접합공정 직후에 상술된 발광 섹션과 기부 섹션 부분을 횡단면으로 나타낸 도9를 참고로 하여 설명한다. 상기 발광 섹션을 역전시키어 '62'로 나타낸 통로가 전극(83)의 단부 위에 위치하게 배치한다. 발광 섹션(60) 상에 '64'로 나타낸 전극은 기부 섹션 상에 대응 전극(82)에 인접하여 위치한다.
2개 섹션이 접합되어진 후에 기부 섹션과 발광 섹션의 횡단면을 나타낸 도10을 참고로 하여 설명한다. 각 섹션 상에 전극은 다른 나머지 섹션 상에 대응 전극과 접합한다. 접합 작업은 바람직하게 웨이퍼 레벨로 실시된다. 웨이퍼 스케일 접합기술은 당 기술분야에서는 공지된 기술이기에, 본원에서는 그에 따른 상세한 설명은 하지 않을 것이다. 특히, 열 압착 접합방식(thermal compression bonding) 을 이용한 기술이 본 발명의 상기 섹션을 접합하는데 유용하다는 사실은 본원을 이해하는 데에 주목하여야 할 부분이다. 이러한 기술은 2개 섹션을 함께 압착하여 이들을 가열하는 공정을 포함하여서, 각 섹션 상에 대응 금속 패드를 접합하는 것이다. 열 압착 접합방식은 구리, 금, 및 알루미늄으로 구성된 패드용인 것으로 기술되어져 있다. 또한, 다른 평탄한 절연체 면에 나란히 배치된 평탄 면을 가진 절연물에 대응한 영역은, 실리카로 구성된다. 끝으로, 접합되는 면의 1개가 적절한 솔더(solder)로 덮여지는 접합 기술도 활용될 수 있다.
기층(75)이 제거되어져 있고 그리고 2개 섹션이 접합되어진 후에 발광 및 기부 섹션의 횡단면을 나타낸 도11을 참고로 하여 설명한다. 기층(75)을 제거하는 방식은 일반적으로 기층(75)의 조성물에 따를 것이다. 사파이어 기층 상에 GaN 기본 LEDs인 경우엔, 사파이어에 의해서는 현저하게 흡수되지 않지만 GaN에 의해서는 강력하게 흡수되는 파장에 빛을 방출하는 광원으로 사파이어 기층을 통한 GaN 층을 조명하여, 상기 기층을 GaN 층과 분리할 수 있다. 광원에서 나온 에너지는 상기 Ga가 사파이어 접촉면을 따라서 액화되는 GaN-사파이어 경계지점에서 응축된다. 다음, 사파이어 기층은, 기부 섹션에 부착되어 남아있는 GaN 층에서 제거된다. 이러한 공정은 레이저 리프트 오프(laser lift off)공정으로 알려져 있으며, 미국특허 6,071,795호, 6,420,242호 및 5,335,263호에 기재되어 있는 것이다. 상기 공정은 특히, 발광 섹션이 AlGaAs, AlInGaP, AlInGaN, 또는 GaAsP로 구성되는 경우에 매우 적합한 것이다. 이러한 디바이스에 있는 반도체 섹션은 10㎛ 미만의 두께를 가져야 한다는 사실에 주의하여야 한다.
상기 기층이 CMP에 의해 제거되는 경우에는, n-형 층(73)의 일 부분도 또한 도11에 도시한 바와 같이 통로 개구의 단부를 남기고 제거될 수 있을 것이다. 상기 기층이 상술된 레이저 리프트 오프 공정을 사용하여 제거된다면, 상기 통로의 단부를 차단하는 절연 물질이 추가 처리단계에서 제거되어져야 한다. 예를 들어, 상기 층(73)는 마스크 되고, 그리고 에천트(etchant)를 가하여 상기 절연체의 단부 부분을 제거한다. 다르게는, 노출 층이 CMP를 받게하여 통로의 단부에 절연체를 제거한다. 적절한 방법을 활용하여 활성 층과 p-형 층에 대응하는 영역에 온전한 절연 층을 남길 수 있다.
n-형 전극 접속용 통로가 재-개통되어진 후에는, 금속을 GaN에 있는 절연된 통로 홀 쪽으로 안에 증착하여서 '95'로 나타낸 바와 같이 층(73)과 전극(83) 간에 연결이 이루어지게 한다. 경계 영역에 있는 개구(96)는 선택적으로 금속 연결부(95)를 증착하는데 사용된 금속 또는 감광제(photoresist) 층으로 채워질 수 있다. 일 실시예에서, 상기 경계 영역에 있는 개구는 최종 메탈리제이션(metalization) 공정 중에 개통 된다. 다음, 투명한 절연체 층이 층(73) 위에 증착된다. 다음, 상기 층은 경계 영역(96)이 채워져서 '49'로 도3에 나타낸 캡슐 포장 층(encapsulation layer)을 제공한다. 용이하게 웨이퍼의 다이싱(dicing)을 개별 다이로 하기 위해, 스크라이브 라인(scribe lines)을 따라서 있는 영역(96) 부분을 캡슐 포장하지 않고 남아있게 할 수 있다.
도3을 다시 참고로 하여 설명한다. 전극(45)은 LED(40)를 운영하는 중에 전자를 층(41)으로 보내고, 그리고 전극(44)은 홀을 공급한다. 해당 전류는 이상적 으로 유포되어 상기 전자와 홀이 활성 층(43)의 면 위에 균일하게 분포하게 된다. 이러한 목적은 대체로, 전극(44)이 층(42)의 대부분의 면을 덮기 때문에, 층(42) 쪽으로 전극(44)에 의해 주사되는 홀(holes)을 위해 달성 한다. 대조적으로, 전극(45)은 층(41)의 면의 작은 부분 만을 덮음으로, 층(41)에서의 전자 분포는 대체로 필요 량 미만으로 있을 것이다.
본 발명의 일 실시예에서, 이러한 문제는 층(41)의 면 위에 전류를 보다 균일하게 분포시키는 복수개의 얇은 스포크(spokes)를 구비한 상부 전극을 사용하게 하였다. 본 발명에 따르는 LED의 다른 실시예의 상부를 나타낸 도12를 참고로 설명한다. LED(100)는 상술한 층(41)과 유사한 상부 층(101)을 갖는다. 전극(102)은 층(101)의 중앙에 금속으로 채워진 통로(103)에 의해 발광 층을 통해 연결된다. 직류 패쓰(direct current paths)가 층(101)의 다른 부분으로 전해지게 다수개의 얇은 전극(102)이 통로(103)에서 외부방향으로 신장된다. 층(101)을 통해 빛이 방출됨으로, 스포크의 크기와 그러한 스포크의 수는 상기 스포크에 있는 금속에 의해 반사 또는 흡수로 발생하는 빛의 손실을 최소로 하게 선택된다. 얇은 전극이 방사 모양으로 정렬 배치되었지만, 그와는 다른 모양을 활용하여 전류가 균일하게 유포되면서 상기 면의 주요 부분을 차단하지 않는 전극을 제공한다는 사실에 주의 한다. 본 발명의 일 실시예에서는 얇은 전극에 의해 덮어진 발광 면이 발광 영역의 20% 미만으로 있는 것이다.
본 발명의 상술된 실시예는 n-형 층이 완전한 칩의 상부 면 상에 있으며, 빛이 통해 방출되는 면으로 작용하는 구조를 활용한 것이다. 이러한 구조는 n-형 층 이 상기 기층에 먼저 증착되어 나머지 다른 층 쪽으로 유포되는 p-형 도펀트와 관련한 문제를 최소로 하는 LED를 제조하는 가장 일반적인 방법에 따르는 것이다.
이러한 구조는 또한 많은 재료 시스템에 p-형 층이 n-형 층보다 상당히 더 큰 저항성을 갖는 관찰 이점(advantage of the observation)이 있음으로, 활성 층에서 균일한 챠지 밀도를 나타내게 확산하는 전류가, p-형 층이 갖는 보다 중요한 문제가 된다. 상기 주시된 바와 같이, 상술한 실시예에서, p-형 층은 대형 저부 전극과 접촉하여 있고, 따라서 상기 층을 횡단하는 불-균일한 전류와 관련한 중요한 문제를 갖지 않는 것이다.
본 발명은 그외 다른 LED구조를 활용 할 수 있는 것이다. 이하에 기술되는 설명을 간단하게 하기 위해, 빛이 통해서 방출되는 층은 LED의 상부 층(top layer)으로 언급할 것이고, 그리고 기부(base) 섹션과 접촉 상태에 있는 층은 저부 층(bottom layer)으로 언급할 것이다. 이러한 명칭 부여는 특정 층의 도핑과 무관하게 사용할 것이다. 예를 들어, LED를 만드는데 사용된 재료 시스템에서, p-형 층은 중요한 확산 문제를 갖지 않고 제일 먼저 증착될 수 있다. 이러한 경우에, 상부 층은 p-형 층 이다.
본 발명의 상술된 실시예에서, LEDs는 활성 층이 p-형 층과 n-형 층 사이에 개재된 단순한 3개 층의 디바이스 이다. 실질적으로, 3개 층은 각각이 서로 다른 합금 조성물과 도핑 레벨을 가진 복수개의 층을 포함하여 광 출력, 옴 접촉, 효율 및 전류 유포 따위에 성질을 향상시킨다. 이러한 구성은 당 기술분야에서는 널리 공지된 내용이다.
본 발명의 상술된 실시예에서, LEDs는 활성 층이 p-형 층과 n-형 층 사이에 개재된 단순한 3개 층 디바이스 이다. 흔히 이러한 합성 구조는 p-i-n 다이오드로 참고 된다. 상술한 바와 같이, 많은 재료 시스템에서, 상기 p-형 층은 전류 유포 및 저항의 관점에서 문제를 일으키는 것이다. 이러한 점을 고려하여, n-형 및 p-형 층은 파워를 소비하는 저항체로 볼 수 있고, 그리고 이러한 소비 파워는 빛을 발생하지 않는다는 사실을 주시하여야 한다. 따라서, 높은 저항 층은 낮은 효율과 높은 운영 온도를 초래한다. 보다 복합적인 LED 설계를 시도하여 p-형 층의 두께를 최소로 하여서 상기 문제점들을 줄이었다. 이러한 디바이스에서는 상기 디바이스의 나머지 층이 양쪽 n-형 층으로 있어서, 우수한 전류 유포작용을 발휘한다. 상기 LEDs는 당 기술분야에서 공지된 것이기에, 여기에서는 그에 관련한 상세한 설명을 하지 않을 것이다. 본원을 설명하는 데에는, 터널 다이오드 접합(tunnel diode junction)을 LED의 몸체에 도입하여 p-형 층의 경과부(transition)를 제공하는 기술에 주의를 기울이면 된다. 즉, LED는 n-p-i-n 구성으로 이루어지고, 상기 n-p접합은 역방향-바이어스 터널 다이오드 이고, 그리고 p-형 층은 상당히 얇은 것이다. 전류 유포작용이 n-형 층에서 이루어짐으로, 상기 p-형 층을 매우 얇게 할 수 있고, 따라서, p-형 재료의 높은 저항과 관련한 문제가 상당히 줄어든다. 도핑과 재료의 올바른 선택을 위해서는, 터널 접합에 의해 유발된 손실이 전류 유포작용을 향상하고 디바이스 저항을 낮추어서 더 많은 상쇄가 있어야 함을 볼 수 있다.
본 발명의 상술된 실시예에서, 발광 섹션의 상부 층은 LED를 통해 LED의 저부 면으로 LED의 상부 면에서부터 연장된 금속으로 채워진 통로에 의해 기부 섹션 의 상부 면 상에 대응 전극에 연결된다. LED는, 전환하여, 기부-섹션의 저부 면 상에 패드에 연결된다. 그러나, 기부 섹션의 저부 면 상에 전극에 LED의 상부 층을 연결하는 다른 모드를 이용할 수도 있다.
본 발명에 따르는 LED의 다른 실시예를 설명하는 도13 및 도14를 참고로 설명한다. 도13은 LED(200)의 평면도 이고, 그리고 도14는 도13에 도시한 14-14선을 따라 절취된 LED(200)의 횡단면도 이다. LED(200)는 LED(40)에 대해 상술한 작용과 유사한 작용을 수행하는 기부 섹션과 발광 섹션(210)을 갖고 있다. 발광 섹션(210)은 n-형 층(211)와 p-형 층(213) 사이에 개재된 활성 영역(212)을 갖는다. 층(213)에 대한 전기적 접속은 전극(217)에 의해 주어지고, 상기 전극은 층(213)의 면 상에 증착된다. 층(211)에 대한 전기적 접속은 발광 섹션이 기부 섹션(220)에 접합되어진 후에 층(211) 상에 증착된 전극(215)에 의해 주어진다.
기부 섹션(220)은 절연 기층(221) 상에 증착된 다수개의 전극을 구비한다. 전극(223, 224)은 외부 회로에 전극(217, 215)을 접속시키기 위한 접촉부를 제공한다. 전극(214)은 발광 섹션(210)이 기부 섹션(220)에 접합되기 전에 기층(221)에 증착된다. 전극(214)은 2개 섹션과 함께 접합하고 그리고 전극(223)에 층(213)을 연결하는 전기적 패쓰 부분을 제공한다. 이러한 패쓰의 나머지 부분은 수직 도체(222)에 의해 주어진다. 유사하게, 수직 도체(218)를 사용하여 전극(215)과 전극(224)사이에 연결을 완성한다.
LED(200) 구조로 이루어진 LED를 제조하는 방법에 대한 설명을 보다 상세하게 설명한다. 먼저, 도15 및 도16을 참고로 하여, 발광 섹션 웨이퍼에 접합될 준 비 상태에 있는 기부 섹션 웨이퍼(240) 부분을 설명한다. 도15는 웨이퍼(240)의 상부 이고, 그리고 도16은 3개 기부 요소(241-243) 부분을 나타낸 도15에 도시한 16-16선을 따라 절취된 웨이퍼(240)의 횡단면 이다. 웨이퍼(240)는 절연 기층(250) 상에 구성된다. '252'에 나타낸 딥 트렌치(deep trenches)가 먼저 에칭되고 금속으로 피복되어, 기층(250)의 상부 및 저부 면 사이에 전기적 접속이 이루어지게 한다. 선택적으로, 상기 트렌치를 금속으로 완전하게 채울 수 있다. 상기 도면에 도시한 예에서는, 상기 트렌치가 횡단면이 직사각형인 것이지만, 다른 형태로 이용할 수도 있다. 트렌치가 에칭되어진 후에, 패턴으로된 금속 층(251, 257)이 기층(250)의 상부와 저부 면 상에 증착되어 각 디바이스의 기부 섹션과 상관된 다양한 전극을 제공한다.
도5 및 도6을 참고로 하여 상술된 방식과 유사한 방식으로 발광 섹션이 준비됨으로, 그에 관련한 설명을 여기에서는 반복하여 기재하지 않을 것이다. 이 예에서는 도5와 도6에서 '62'로 나타낸 통로가 구성되지 않았음에 주시한다.
LED(200) 구조를 가진 LED로 제조하는 방식을 도17 내지 도20을 참고로 하여 설명한다. 공정의 시작은 기부 섹션을 가진 웨이퍼에 발광 섹션을 가진 웨이퍼를 접합하는 것이다. 도17은 웨이퍼가 정렬되어 있지만 아직은 분리되어 있는 접합과정 직전에 2개 웨이퍼를 나타낸 것이다. 발광 웨이퍼(270)는, 기층(271) 상에 증착되어져 있는 n-형 층(272)과 p-형 층(273) 사이에 개재된 활성 층(274)을 갖는다. 또한, 발광 웨이퍼(270)는 층(272)에 전기적 접속을 제공하는 패턴화된 전극 층(275)도 구비한다. 트렌치(276)는 층(272-275)을 통해 에칭되어져 있다.
상기 2개 웨이퍼는, 전극(275, 251)이 각각의 LEDs에 함께 접합되고 그리고 전극(251) 사이에 갭이 '276'에 나타낸 트렌치 내에 정렬되게 있다. 트렌치(252)의 일 부분이 '281'에 나타낸 바와 같이 각각의 디바이스에 전극(251)의 일 부분 밑에 있어서, 트렌치(252)가 상기 장소에서 전극(251)과 전기적 접촉부를 이루고 있음을 주시 한다. 트렌치(252)의 나머지 부분은 전극(251)과의 접촉을 이루고 있지 않다. 따라서 이러한 곳은 웨이퍼에서 이웃 디바이스에 대응하는 전극(251) 부분과 트렌치(252) 사이에 비-전도 갭(282)으로 있다.
여기서는 도18을 참고로 설명한다. 웨이퍼가 접합되어진 후에, 기층(271)이 제거되고 그리고 트렌치(276)가 '277'로 나타낸 바와 같이 SiO2 같은 절연물로 채워진다. 도19에 도시한 바와 같이 절연물(277)을 에칭하여 트렌치(278)가 이루어진다. 상기 트렌치는 트렌치(252)의 일 부분 위에 위치한다. 트렌치(278)는 트렌치(252)의 길이 또는 그 길이의 일 부분 만의 길이로 신장될 수 있는 것이다. 다음, 패턴화된 전극(279)이 도19에 도시한 바와 같이 층(272)의 일 부분 위에 증착된다. 또한, 전극(279)도 트렌치(278)쪽으로 신장된다. 투명한 재료로 이루어진 1개 이상의 추가 층이 필요에 따라서 상부 면을 보호하기 위해서 웨이퍼 위에 적용할 수 있다. 도면을 간략하게 나타내기 위해 상기 층들은 생략하여 도시하였다.
제조 공정에서의 최종 단계에서, 상기 디바이스는 접합 웨이퍼를 절단하여 단일 개체로 한다. 일 실시예에서, 상기 디바이스는 도20에 나타낸 점선(285)을 따라 절단된다. 이러한 절단은 2개 수직 연장된 전극(287, 288)으로 트렌치(252) 를 분할한다. 전극(287)은 도14에 도시한 전극(222)이 되고, 그리고 전극(288)은 도14에 도시한 전극(218)이 된다.
접합 웨이퍼를 절단하기 직전에 접합 웨이퍼의 일 부분의 상부를 도시한 도21을 참고로 하여 설명한다. 상술한 바와 같이, 상부 전극(279)에는 발광 디바이스의 상부 면 위에 전류를 유포하는 다수개의 선형 도체(291)가 있다.
상술한 실시예에서, 절연 층은 기부 섹션에서부터 상기 디바이스의 상부 층까지 연결을 이룬 수직 도체에 대한 단락 행위로부터 저부 층을 보호한다. 상술한 예에서는 절연 층이 상부 층의 상부 면까지 신장된다. 그런데, 상기 절연 층은 상부 면까지 모든 패쓰를 신장시킬 필요가 있지 않다는 사실을 주시한다. 본 발명은 수직 도체가 상기 층들 중의 1개 층이 단락하지 않게 저부 층과 활성 층 부분을 상기 절연 층이 덮고 있는 한에서는 동작하는 것이다.
본 발명이 LED인 발광 디바이스의 견지에서 기술되어졌지만, 기부 섹션에 접합된 디바이스가 집적회로 또는 회로요소로 있는 본 발명의 실시예를 구성할 수도 있는 것이다. 다음에 기술되는 설명을 간단하게 하기 위해, 상기 집적회로의 표현은 개별 회로 요소로 이루어진 디바이스를 포함하는 것으로 정의 한다. 본 발명은 특히, 기부 섹션 상에 장착된 디바이스가 상기 디바이스의 상부 면 상에 제1접촉부와 상기 디바이스의 저부 면 상에 제2접촉부를 필요로 하고, 그리고 상기 디바이스는 디바이스의 상부 면과 접속을 이루는 도체에 대한 단락 행위로부터 보호 되어야 하는 1개 이상의 층을 가진 경우에 유용한 것이다. 예를 들어, VCSELs이 그러한 구조를 갖고 있음으로, 기부 섹션과 결합시키어 본 발명에 따른 면 장착식 VCSEL을 제공할 수 있다.
또한, 본원은, 본 발명에 따르는 디바이스의 기부 섹션이 대체로 최종 디바이스의 영역과 동일한 크기로 있는 영역을 갖고, 따라서 상기 최종 디바이스가 종래 집적회로 팩키지에 장착되는 다이 또는 칩으로 구성된 집적회로 디바이스 보다 상당히 더 가깝게 함께 위치할 수 있는 특징적인 기술 내용이 있는 것이다. 본 발명은 특히 기부 섹션이 집적회로 칩 또는 다이의 상부 면의 표면 영역의 2배 미만으로 있는 면 장착식 칩을 제공하는 데에 유용한 것이다.
본 발명은 특히, 회로 디바이스가 실리콘 또는 세라믹 기층 상에 장착되는 AlGaAs, AlInGaP, AlInGaN, 또는 GaAsP족의 재료로 이루어진 구성 디바이스에서 유용한 것이다. 상술한 바와 같이, GaN 디바이스 층은 레이저 조사를 이용하여 밑에 있는 사파이어 기층과 분리될 수 있다. 또한, 실리콘 기층이 효율적인 열전달성이 있어서, 높은 파워의 디바이스용으로 매우 적합하다.
본 발명의 상술한 실시예는, 저부 면 상에 1개 그리고 상부 면 상에 1개로, 2개 전극을 가진 회로 디바이스를 대상으로 하여 기재되어진 것이다. 이 경우에, 상기 기부 섹션은 또한, 회로 디바이스 전극에 연결되고 그리고 최종 칩의 저부 면 상에 패드까지 이어진 2개의 대응 전극을 구비한다. 그러나, 기부 섹션의 저부 면 상에 2개 도전 패드보다 많고 그리고 2개 디바이스 전극보다 많게 가진 디바이스를 구성할 수도 있다.
상술된 본 발명의 실시예는 기부 층의 상부 면 상에 그리고 LED 상에 단일 층 전극을 이용한다. 그러나, 1개 이상의 상기 전극이 복합 층을 구비한 실시예를 구성할 수도 있다. 더우기, 상기 복합 층은 층간 수직 접속(vertical connections between the layers)으로 연결된 차등 공간 패턴의 절연 서브-층을 가질 수 있다. 예를 들면, 그러한 층은, LED가 상당 접촉부가 바로 아래에 있지 않은 기부 층 상에 장소로 보내야만 하는 표면 상에 복합 접점을 가진 경우에 유용한 것이다.
또한, 그러한 층은 수직 커넥터가 대형 직경으로 이루어진 경우에 유용하다. 만일 두꺼운 기부 섹션이 이용된다면, 통로를 절단하는데 사용된 에칭 공정으로 최소 크기의 수직 통로로 설정한다. 이러한 처리가 일반적으로 통로 홀 깊이의 1/4 보다 크게 되게 통로 직경을 제한하는 에칭 홀의 종횡비에 한계를 두어서, 상기 통로의 상부 면의 크기가 상대적으로 크고 그리고 LED 상에 저부 전극의 크기와 배치에 제약을 가한다. 이러한 문제는 대형 금속 충진 통로의 단부 위에 소형 통로를 가진 얇은 절연 층으로 기부 섹션의 상부 면을 덮어서 완화시킬 수 있다. 다음, 필요한 크기와 위치의 전극을 이러한 절연 층 상에 증착 한다.
본 발명의 다른 실시예에 따르는 LED의 횡단면을 도시한 도22를 참고로 하여 설명한다. LED(300)는 상술한 발광 섹션과 유사한 발광 섹션(310)을 구비한다. 층(313)에 대한 접속은 수직 도체(312)에 연결된 전극(311)에 의해 이루어진다. 도면을 간략하게 도시하기 위해서, 수직 도체(312)가 통해 지나가는 통로 내부에 있는 절연 층은 도면에서 생략하였다. 바람직하게, 수직 도체(312)는 소요 용량의 전기적 접속을 층(313)에 제공하는 작용에 부합하게 소형의 횡단면 영역을 갖는다.
전극(311)은 금속 충진된 통로(322)에 의해 저부 전극(323)에 연결된다. 상술한 바와 같이, 통로의 최소 직경은 통로가 에칭되는 층의 두께로 결정된다. 전 형적으로, 발광 섹션(310)은 기부 섹션(320)보다 상당히 더 얇게 있다. 예를 들어, 발광 섹션(310)은 10㎛로 있을 수 있다. 대조적으로, 기부-섹션(320)은 최종 파트의 파손을 방지하기에 충분한 두께 이어야 하며, 따라서 전형적으로 100㎛ 보다 큰 두께를 갖고 이루어진다. 그럼으로, 통로(322)는 전형적으로 통로(312)보다 매우 많이 더 넓게 이루어진다. 일부 경우에서는 통로(322)가 넓어서 전극(314)의 크기는 통로(322) 내의 금속에 대한 단락을 방지하게 제한되어야 할 필요가 있었다. 그런데, 발광 섹션 내에서 전류 유포 작용을 최적하게 하기 위해서는 가능한 발광 섹션의 저부 면 상에 전극을 대형으로 하는 것이 유리하다. 도22에 도시한 실시예는 절연 층(326)에 의해 분할된 2개 패턴의 금속 층을 가진 3개 층 상부 전극(325)을 활용하여 상기 문제를 해결하였다. 상부 금속 층은 전극(328, 329)을 제공하기 위한 패턴으로 이루어진 것이다. 전극(328)은 층(329)에서 소형 통로를 통해 통로(322)에 연결되어서, 전극(314)의 크기에 상당한 제한을 두지 않고 통로(312)에서 통로(322)로 경과부(transition)를 제공한다. 전극(329)은 전극(325)의 저부 층에 패턴화 된 전극(331)을 통해 전극(314, 332) 간에 연결을 이룬다.
본 발명의 상술한 실시예는 금속 충진 통로를 이용하여 수직 도체를 실행한 것이지만, 다른 형태의 수직 도체를 이용할 수도 있다. 예를 들어, 적절하게 도프된 실리콘을 이용하는 수직 도체도 활용될 수 있다. 당 기술분야에서는 그러한 구조가 알려져 있는 것이기에, 본원에서는 더 이상 상세하게 기술하지 않을 것이다.
당 분야의 기술인은 첨부 도면을 참고로 상술된 기술을 다양하게 변경 및 개조할 수 있을 것이다. 따라서, 본 발명은 첨부 청구범위에 의해서만 한정되는 것 으로 한다.

Claims (18)

  1. 상부 접촉부와 저부 접촉부와의 사이에 전위차가 작동하는데 소요되는 회로 디바이스가, 상부 접촉부가 있는 상부 면을 가진 상부 층과, 저부 면과 상기 저부 면 상에 저부 접촉부를 가진 저부 층으로 이루어진 복수개의 반도체 층을 구비하고; 그리고,
    기부 섹션이, 저부 층에 접합된 상부 기부 면과, 서로 전기적으로 고립되어 있는 제1 및 제2저부 전극을 가진 저부 기부 면을 구비한 기층을 포함하고, 상기 저부 접촉부는 제1도체에 의해 제1저부 전극에 접속되고 그리고 상기 제2저부 전극은 제2도체에 의해 상기 상부 접촉부에 접속되는;
    상기 회로 디바이스와 상기 기부 섹션을 포함하는 디바이스에 있어서;
    상기 저부 층은 저부 층의 면에 접합된 절연 층을 포함하고, 그리고 상기 제2도체는 절연 층에 접합된 금속 층을 포함하고, 상기 절연 층은 상기 제2도체와 상기 저부 층과의 사이에 접촉을 방지하는 구조로 이루어진 것을 특징으로 하는 디바이스.
  2. 제1항에 있어서, 상기 기부 섹션은 상기 상부 기부 면에 접합된 상부 전극을 포함하고, 상기 제1도체는 상기 제1저부 전극에 상기 상부 전극을 접속하는 도체를 구비하는 것을 특징으로 하는 디바이스.
  3. 제2항에 있어서, 상기 회로 디바이스는 활성 층과, 제1 및 제2반도체 층을 구비한 발광 디바이스를 포함하고, 상기 활성 층은 제1 및 제2반도체 층 사이에 배치되고, 상부 면을 가진 상기 제1층은 상부 접촉부를 구비하고 그리고 저부 면을 가진 상기 제2층은 저부 접촉부를 구비하고, 상기 발광 디바이스는 상부와 저부 접촉부 사이에 적용되는 전위에 응답하여 홀과 전자가 결합할 때에 빛을 발생하는 것을 특징으로 하는 디바이스.
  4. 제3항에 있어서, 상기 회로 디바이스는 AlGaAs, AlInGaP, AlInGaN, 또는 GaAsP를 함유하는 것을 특징으로 하는 디바이스.
  5. 제1항에 있어서, 상기 기층은 실리콘 웨이퍼 또는 세라믹 물질을 함유하는 것을 특징으로 하는 디바이스.
  6. 제3항에 있어서, 상기 발광 디바이스는 LED를 포함하는 것을 특징으로 하는 디바이스.
  7. 제3항에 있어서, 상기 발광 디바이스는 레이저 다이오드를 포함하는 것을 특징으로 하는 디바이스.
  8. 제3항에 있어서, 상기 발광 디바이스는 상기 제1반도체 층의 상부 면에서 상기 제2반도체 층의 저부 면까지 이어진 통로를 포함하고, 상기 통로는 활성 층과 절연 층에 의해 활성 층과 제2반도체 층으로부터 전기적으로 고립된 금속 층을 구비하는 것을 특징으로 하는 디바이스.
  9. 제3항에 있어서, 상기 제1반도체 층과, 상기 활성 층, 및 상기 제2반도체 층은 외부 면을 포함하고 그리고 상기 절연 층은 상기 외부 면에 접합된 절연 층을 포함하는 것을 특징으로 하는 디바이스.
  10. 제3항에 있어서, 상기 상부 접촉부는 상기 제1반도체 층의 20% 미만을 덮는 것을 특징으로 하는 디바이스.
  11. 제1항에 있어서, 상기 회로 디바이스는 10㎛ 두께 미만인 것을 특징으로 하는 디바이스.
  12. 제1항에 있어서, 상기 저부 접촉부는 50% 반사력 보다 큰 반사력을 가진 거울을 포함하는 것을 특징으로 하는 디바이스.
  13. 제3항에 있어서, 상기 기부 섹션은 상기 회로 디바이스의 두께보다 5배 더 두꺼운 것을 특징으로 하는 디바이스.
  14. 제1항에 있어서, 상기 제2도체는 상부 기부 면을 제2저부 전극에 접속하는 금속 통로를 포함하는 것을 특징으로 하는 디바이스.
  15. 제1항에 있어서, 상기 제2도체는 상기 기층의 외부 면에 접합된 금속 층을 포함하는 것을 특징으로 하는 디바이스.
  16. 제1항에 있어서, 상기 제1도체는 상기 기층의 다른 면에 접합된 금속 층을 포함하는 것을 특징으로 하는 디바이스.
  17. 제2항에 있어서, 상기 제1도체는 상기 제1저부 전극에 상기 상부 전극을 접속하는 금속 통로를 포함하는 것을 특징으로 하는 디바이스.
  18. 제1항에 있어서, 상기 기부 섹션의 저부 면은 상기 제2반도체 층의 상부 면 영역의 2배 미만인 영역을 갖는 것을 특징으로 하는 디바이스.
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