KR101214297B1 - 면 장착식 칩 - Google Patents

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Abstract

본원의 면 장착식 디바이스(40)는 회로 디바이스(58)와 기초부(59)를 갖는 것이다. 상기 회로 디바이스(58)는 각각 상부 접점과 하부 접점을 가진 상층부와 하층부를 포함한다. 상기 기초부(59)는 상부 기부 면과 하부 기부 면을 가진 기판(48)을 포함한다. 상기 상부 기부 면은 하부 접점(44)에 접합되는 상부 전극(53)을 포함하고, 상기 하부 기부 면은 서로 전기적으로 절연되어 있는 제1 및 제2하부 전극(51, 52)을 포함한다. 상부 전극은 제1하부 전극에 접속되고, 제2하부 전극은 수직 도체(45)에 의해 상부 접점에 접속된다. 절연 층(57)은 회로 디바이스의 표면에 접합되어, 하층부의 수직 면의 일부를 덮는다. 수직 도체는 절연 층에 접합되는 금속 층을 포함한다.
활성 층, 하부 전극, 상부 전극, 절연 층, 수직 도체, 회로 디바이스, 접합.

Description

면 장착식 칩{SURFACE MOUNTABLE CHIP}
본 발명은 발광 디바이스가 활성 층과 제1 및 제2반도체 층을 가진 면 장착식 발광 디바이스를 제조하는데 사용되는, 회로 디바이스와 기초부를 포함하는 디바이스에 관한 것이다.
LED(light-emitting diodes)의 발전으로 형광등이나 백열등 같은 종래의 광원에 대한 매력적인 대안 디바이스로 LED-기본 광원이 각광받고 있다. LED-기본 광원은 종래 광원과 같거나 그 이상의 에너지절약 효과가 있다. 또한, LED-기본 광원은 종래 광원의 수명을 훨씬 넘는 수명을 갖는 것이다. 예를 들어, 형광등의 수명이 약 10,000시간인데 비해, LED의 수명은 100,000시간이다. 또한, 형광등이 예고 없이 완전히 작동하지 않는 것임에 비해서, LED-기본 광원은 서서히 약해져, 사용자가 광원이 완전히 작동하지 않기 전에 충분한 주의를 기울일 수 있다.
유감스럽게도, LED는 종래 광원을 대체하여 사용하는 데에는 몇가지 단점이 있다. 첫째, LED는 비교적 좁은 스펙트럼 대역(narrow spectral bands)에서 빛을 방출하여, 어떤 색깔을 가진 것으로 인식되는 광원이며, 다른 좁은 스펙트럼 선을 방출하는 많은 LED를 함께 조합하거나 LED에 의해 여기(excite)되어 소망하는 출력 스펙트럼을 제공하는 1개 이상의 형광체로 LED를 덮어야 한다.
또한, 단일 LED는 제한된 광출력 만을 한다. 고출력 LED 조차 최대 수 와트로 제한을 받는다. 또한, 임의의 출력 스펙트럼을 제공하기 위해서는 많은 LED를 1개의 발광요소에 결합시켜야 한다. 따라서, 어떤 스펙트럼 대역에서 수 와트 보다 큰 출력의 광원을 제공하려면 많은 LED를 단일 유닛으로 조합시켜야 한다.
일반적으로, 멀티-LED 디바이스를 제공하기 위해서는 많은 LED 다이(die)가 임의 형태의 기판(substrate)에 연결되어야 한다. 연결방식은 크게 2개의 카테고리로 나눌 수 있다. 첫째 카테고리는 선 접합(wire bonds)에 의지하여 다이에 있는 1개 이상의 전극을 기판에 있는 대응하는 전극에 연결하는 것이다. 이 방식은 많은 문제가 있다. 첫째, 선 접합을 개별적으로 적용하여야 한다. 둘째, 선 접합이 약하기 때문에 보호되어야 한다. 보호에는 일반적으로 다이 및 선 접합부를 투명한 캡슐에 넣어 캡슐화하는 것을 포함한다. 불행하게도, 캡슐은 시간이 흐르면서 광 흡수가 일어난다. 또한, 캡슐은 선 접합부에 응력을 발생하여 디바이스가 조기에 고장나게 할 수 있다. 더욱이, 캡슐은 추가 비용을 초래하는 부가 조립공정이다. 또한, 캡슐은 흔히 디바이스에 대한 최고 온도의 제한을 받는 경우가 많다. 또한, 캡슐은 LED재료에 응력을 유발하는데 필요한 작동전압이 높다. 셋째, 전형적으로 선 접합은 흔히 LED의 발광 광의 일부를 차단하여 광원의 효율을 감소시킨다. 끝으로, 선 접합의 손상은 전체 디바이스 파손의 중요한 원인이 된다.
둘째 카테고리는 기본적으로 선 접합을 피하여 선 접합과 관련된 문제를 해결한 연결 방식이다. 이 방식은 일반적으로 플립-칩 방식으로 명칭된다. 이 방식은 LED가 기판에 많은 층(layer)을 증착(deposit)하여 투명한 기판을 제조한 것이다. LED를 구축하는데 필요한 층은 당 기술분야에서 공지된 기술이기에, 층에 대해서는 본원에서 상세하게 설명하지 않는다. 본원은 LED가 3개의 주요 층, 즉, 일반적으로 기판에 첫째로 증착되는 n-형 층, 빛을 발생하는 활성 층, 및 p-형 층 만을 설명한다. 전자는 n-형 층에서 나와 활성 층으로 흐른다. 활성 영역에서 전자는 p-형 층에서 나와 활성 층 쪽으로 흐르는 정공(hole)에 결합된다.
LED에 전력을 공급하기 위해서는 n-형 층과 p-형 층 사이에 전위(potential)가 있어야 한다. 그러나, n-형 층은 다수-층의 스택 내에 매장되어 있다. 접속 문제를 해결하기 위해서 2가지의 기본적인 구성을 사용한다. 제1형식은 n-형과 p-형의 접속을 층의 외부 면에 있는 전극을 통해 생성하는 것이다. 이 형식의 디바이스를 이하의 기술에서는 "수직 디바이스(vertical device)"로 지칭한다. 제2형식의 디바이스는 "측면 디바이스(lateral device)"로 지칭한다. 측면 디바이스에서는 매립 층으로의 접속이 해당 층 위의 층을 에칭하여 매립 층을 노출시켜 이루어진다. 상술한 예에서는 디바이스의 일부에서 p-형 층과 활성 층을 제거하여 아래에 있는 n-형 층을 노출시킨다. 다음, 노출된 층에 금속 막을 증착하여 p-형 층과의 접속을 이룬다. 선 접합에 의해 접속된 디바이스에서는 선 접합부 중 1개가 금속 막에 고정된다. 이 디바이스는 노출된 메사(mesa)에서 횡방향으로 흐르는 전류가 활성 층에 이르기 때문에 측면 디바이스라고 불린다. 플립-칩 LED는 이런 측면 디바이스의 1예이다.
플립-칩 LED에서, n-형 층으로의 접속은 디바이스의 1영역에 있는 p-형 층과 활성 층을 에칭하여 n-형 층을 노출시켜 이루어진다. 다음, 전도 층을 노출된 n-형 층 메사에 증착하여, n-형 층에 접속하는데 사용한다. 인쇄회로기판과 같은 캐리어에 칩을 장착하기 위해서는 LED의 상부의 접점이 인쇄회로기판의 패드와 결합하게 칩을 반전시켜야 한다. 다음, 칩을 인쇄회로기판에 접합한다.
플립-칩 LED는 선 접합과 관련한 문제를 피했지만, 새로운 문제를 발생시켰다. 첫째, 칩이 인쇄회로기판 또는 그와 같은 물품에 배치되어야 한다. 그런데, 접점이 매우 작고 근접해 있기 때문에, 이 작업에는 매우 높은 정밀도가 필요하다. 최종 제품 제조자는 경제적으로 이런 종류의 고정밀한 배치를 하는데 필요한 장비를 갖고 있지 않을 것이다. 따라서, 이런 LED 디바이스는 흔히 거리가 많이 떨어져 있는 패드(pad)를 가진 소형 인쇄회로기판과 유사한 분리된 캐리어에 패키지되어, 정밀도를 낮게하여 최종 제품 제조자가 디바이스를 배치해야 한다. 불행히도, 이런 해결방식은 패키지 디바이스의 크기를 증가시키어, 최종 제품의 LED의 밀도를 제한한다. 또한, 이런 해결방식은 LED를 개별적으로 캐리어에 연결시켜야 하기 때문에 최종 LED의 가격이 올라가게 한다.
둘째, 캐리어에 플립 칩을 접합하는 것은 최종적인 인쇄회로기판 또는 상술된 중간개재 캐리어에도 LED의 층 사이의 단락(short)으로 이끌 수 있는 처리공정을 포함한다. 이런 단락은 접합 때 또는 디바이스를 사용하는 중에 발생할 수 있다. 단락은 생산량을 감소시켜 LED의 가격을 상승시킨다.
셋째, n-형 접점을 제공하게 절단되는 메사는 다이의 표면적의 상당부분을 차지한다. 메사가 활성 층을 통해 절단되어야 하기 때문에, 이 면적은 빛을 내지 못한다. 따라서, 디바이스가 출력하는 단위 면적 당 총 광량이 상당히 줄어든다.
본 발명은 회로 디바이스(circuit device)와 기초부(base section)를 가진 디바이스를 포함한다. 상기 회로 디바이스는 상층부(top layer)와 하층부(bottom layer)를 가진 다수개의 반도체 층을 포함한다. 상층부는 그 위에 상부 접점(top contact)을 가진 상부 면(top surface)을 포함하고, 하층부는 하부 면(bottom surface)과 상기 하부 면 상의 하부 접점(bottom contact)을 포함한다. 회로 디바이스는 작동하는데 상부 접점과 하부 접점 사이의 전위차를 필요로 한다. 상기 기초부는 상부 기부 면(top base surface)과 하부 기부 면(bottom base surface)을 가진 기판(substrate)을 포함한다. 상부 기부 면은 하층부에 접합되며, 하부 기부 면은 서로 전기적으로 절연되는 제1 및 제2하부 전극(bottom electrode)을 포함한다. 하부 접점은 제1도체에 의해 제1하부 전극에 접속되고, 제2하부 전극은 제2도체에 의해 상부 접점에 접속된다. 하층부는 그 표면에 접합되는 절연층을 포함하고, 제2도체는 절연층에 접합되는 금속 층을 포함하고, 절연층은 제2도체와 하층부 사이의 접촉을 방지한다.
본 발명은 면장착 발광 디바이스를 제조하는데 사용되며, 상기 면장착 발광 디바이스는 활성 층과 제1 및 제2반도체 층을 포함하며, 상기 활성 층은 제1 및 제2반도체 층 사이에 배치된다. 제1반도체 층은 상부 접점을 포함하는 상부 면을 갖고, 제2반도체 층은 하부 접점을 포함하는 하부 면을 갖는다. 상기 발광 디바이스는 상부 접점과 하부 접점 사이에 인가된 전위에 응답하여 정공과 전자가 결합하여 빛을 낸다.
도1은 인쇄회로기판에 장착된 플립-칩 LED(20)의 횡단면도 이다.
도2는 본 발명에 따르는 LED의 일 실시예의 평면도이다.
도3은 도2에 도시한 3-3선을 따라 절취된 횡단면도 이다.
도4는 LED(40)의 저면도 이다.
도5는 복수개의 LED를 가진 웨이퍼의 일 부분의 평면도 이다.
도6은 도5에 도시한 6-6선을 따라 절취된 횡단면도 이다.
도7은 복수개의 디바이스에 대한 기초부의 일 부분의 평면도 이다.
도8은 도7에 도시한 8-8선을 따라 절취된 횡단면도 이다.
도9는 접합 전의 발광부와 기초부의 일 부분의 횡단면도 이다.
도10은 기초부와 발광부가 접합되어진 후의 횡단면도 이다.
도11은 기초부와 발광부가 접합되어 있고, 기판이 제거되어진 후의 발광부와 기초부의 횡단면도 이다.
도12는 본 발명에 따르는 LED의 다른 실시예의 평면도 이다.
도13은 본 발명에 따르는 LED의 다른 실시예의 평면도 이다.
도14는 도13에 도시한 14-14선을 따라 절취된 횡단면도 이다.
도15는 본 발명에 따르는 기초부의 평면도 이다.
도16은 도15에 도시한 16-16선을 따라 절취된 횡단면도 이다.
도17 내지 도20은 LED(200) 구조로 이루어진 LED를 제조하는 방식을 설명하는 도면이다.
도21은 접합 웨이퍼를 절단하기 직전, 접합 웨이퍼의 일 부분의 평면도 이다.
도22는 본 발명의 다른 실시예에 따르는 LED의 횡단면도 이다.
본 발명은 LED를 참조하여 용이하게 이해할 수 있다. 그러나, 보다 상세히 설명하는 바와 같이, 본 발명은 대체로 집적회로 칩과 같은 크기의 기초부를 가진 많은 다른 회로 디바이스를 제조하는데 사용할 수도 있다. 기초부는 그 내용으로 한정되지 않는 서브-마운트와 유사한 기능을 한다.
본 발명에 따른 LED가 이점을 발휘하는 방식은, 인쇄회로판(31)에 장착된 플립-칩 LED(20)의 횡단면을 나타낸 도1을 참조하는 설명을 통해 보다 용이하게 이해할 수 있다. LED(20)는 상술한 바와 같이 n-형 층(22), 활성 층(23), 및 p-형 층(24)을 투명한 기판(21)에 증착시켜 제작된다. 반사 전극(29)은 p-형 층(24)에 증착되어, 층(24)에 전류를 유포시키기 위한 전기적 접점과 활성 층에서 생성되어 전극(29)을 향하는 방향으로 빛을 반사시키는 거울 양쪽으로 작용한다. 전극(29)은 솔더 볼(27)에 의해 인쇄회로기판(31) 상의 대응 전극(32)에 접속된다.
상술한 바와 같이, 층(22)에 전기적 접속을 제공하기 위해 도면번호 '25'로 지시된 바와 같이 스택 층에서 메사가 에칭 된다. 전극(26)이 상기 메사에 증착되어, 전극(28)과 솔더 볼(30)을 통해 인쇄회로기판(31) 상의 대응 전극(33)에 접속된다.
메사(25)의 크기는 메사의 위에 영역(34)이 빛을 발생하지 않기 때문에 빛을 생성한다는 관점에서 낭비되는 공간이 되므로, 가능한 작은 것이 바람직하다. 한 편, 메사(25)는 솔더 볼(30)을 수용하기에 충분한 크기여야 한다. 이런 결과로, 메사(25)는 일반적으로 다이 면적의 30% 이며, 따라서 최대 광출력은 그만큼 줄어든다.
또한, 도1에 도시한 배치(arrangement)는 층(22)으로 전류를 유포시키는 관점에서 최적하지 않은 것이다. 이상적으로, n-형 접점은 활성 영역(23)을 횡단하여 균일한 전류흐름을 제공한다. 그러나, 도1에 도시한 배치는 메사에서 가까운 영역은 메사에서 더 떨어진 영역보다 더 많은 전류가 흐르는 불균일한 전류흐름을 갖는다.
또한, LED(20)에 의한 빛은 기판(21)을 통과하고 나서 나가야만 한다. 기판(21)용 재료의 선정은 층(22)용으로 사용되는 재료의 격자상수(lattice constant)에 제약을 받고, 층(22)용으로 이용되는 재료는 LED(20)에 의해 생기는 소망하는 광학 스펙트럼에 의해 결정된다.
본 발명에 따른 LED를 도시한 도2 내지 도4를 참조하여 설명한다. 도2는 LED(40)의 평면도이고; 도3은 도2에 도시한 3-3선을 절취하여 나타낸 LED(40)의 횡단면도이고; 도4는 LED(40)의 저면도이다. LED(40)는 함께 접합된 발광부(58)와 기초부(59)인, 2개의 메인 부분을 가진 것으로 나타내었다. LED(40)는 수직 디바이스이고, 따라서 측면 디바이스의 상술된 문제는 없다.
발광부(58)는 n-층(41)과 p-층(42)을 포함하며, 상기 2개의 층(42, 41)의 사이에는 층(41, 42)으로부터 주입되는 정공과 전자가 결합하여 빛을 내는 활성 층(43)이 있다. 상술한 바와 같이, 상기 층의 각각은 다수개의 하위-층을 갖는데; 이들 하위-층은 본 발명의 대상이 아니기 때문에, 본원에서는 하위-층의 기능에 대해서 상세히 설명하지 않는다. 전력은 각각 전극(45, 44)을 통해 층(41, 42) 사이에 인가된다. 발광부(58)를 주위 환경으로부터 보호하기 위해 투명한 절연층(49)이 발광부(58)를 완전히 캡슐화하는데 사용된다.
기초부(59)는 절연 기판(48)상에서 기판(48)을 통하는 다수개의 금속 배선(metal traces)을 제공하는 것을 볼 수 있다. 기초부(59)는 2개의 기능을 제공한다. 첫째, 기초부(59)는 전극(44, 45)과 LED(40)의 하부 상의 공면 접점(51, 52)과의 사이의 접속을 제공한다. 전극(44)과 접점(51)과의 접속은 수직방향으로 이어진 금속 배선(46)에 의해 되며, 금속 층(53)을 접점(51)에 접속한다. 금속 층(53)은 전극(44)에 접합된다.
전극(45)과 접점(52)의 접속은 금속충전 통로(metal filled via)(47)에 의해 된다. 또한, 전극(45)이 금속충전 통로이어도 좋다. 이 통로는 발광부(58)를 통해 신장되며, 도면번호 '57'로 나타낸 절연 재료의 층에 의해 활성 층(43)과 p-층(42)으로부터 절연된다.
또한, 기초부(59)는 LED(40)에 구조적 지지부를 제공한다. 전형적으로, 발광부(58)는 5㎛ 미만의 두께로 이루어진다. 따라서, 발광부는 LED(40)를 많은 제품에 부착하는데 필요한 조작 및 접합 공정에 대한 내력이 약해서 파손되기가 쉽다. 전형적으로 기초부(59)의 두께는 100㎛ 이다.
또한, 기초부(59)는 LED(40)를 인쇄회로기판 또는 그와 같은 물품에 표면 장착시키기에 충분한 크기의 장착 패드를 제공한다. 보다 상세히 후술되는 바와 같이, 전극(45)의 횡단면은 가능한 작은 것이 바람직하다. 따라서, 전극(45, 47)을 배치하는 일에는 어느 정도 정밀성이 필요하다. 이하에서 상세히 기술되는 바와 같이, 필요한 정밀도는 분리된 기초부를 이용하여 구한 다음, 분리된 기초부를 저 정밀도로 인쇄회로기판에 부착한다.
상술한 바와 같이, 전극(45)의 크기는 가능한 작게 설정되는 것이 바람직하다. 전극(45)에 의해 사용되는 발광부 부분은 LED(40)의 상부 면으로부터 나올 상당 량의 빛이 발생하지 않게 한다. 따라서, 전극(45)의 횡단면을 최소화하여 전체 출력 광량을 최대화한다. 그러나, 전극(45)은 여러 고려해야 할 것 중 어느 하나에 의해 결정되는 최소 크기보다 커야한다. 첫째, 층(41-43)을 통하는 통로의 직경은 상기 통로를 구성하는데 사용되는 에칭 시스템에 의해 결정되는 최소 크기이다. 일반적으로, 최대 종횡비(aspect ratio)는 통로 개통 공정(via opening process)에서 구할 수 있다. 이 종횡비는 전형적으로 10:1 미만이다. 즉, 통로는 직경의 10배 보다 큰 깊이를 갖지 않는다. 이 경우, 통로의 깊이는 상술한 바와 같이 전형적으로는 5㎛ 미만 두께의 층(41-43)이다. 따라서, 통로의 직경은 1㎛ 미만 일 수 있다.
둘째로 고려해야 할 것은 전극(45)의 저항이다. 고출력의 LED에서, 전극(45)은 심한 전압강하를 일으키지 않고 350mA 보다 큰 전류를 전도하여야 한다. 전도 경로의 저항은 통로의 단면적에 반비례하기 때문에, 필요한 전류 흐름이 전극(45)의 단면에 또 다른 제한을 준다. 이 제한은 구리 또는 금과 같이 도전성이 높은 금속을 사용하여 어느 정도 극복할 수 있지만, 통로(via)의 단면적에는 여전히 제약이 있다. 높은 전류의 용도에서는 통로가 일반적으로 50㎛ 보다 크다.
이하, 본 발명의 일 실시예에 따른 LED를 제작하는 방법에 대한 설명을 한다. 상술한 바와 같이, 본 발명에 따른 LED는 일체로 결합된 기초부와 발광부로 이루어진다. 여기에서는 발광부가 제작되는 모습을 나타낸 도5 및 도6을 참조한다. 도5는 복수개의 LED를 가진 웨이퍼(60)의 일 부분의 평면도이다. LED의 예를 도면 번호 '68' 및 '69'로 나타내었다. 도6은 도5에 도시된 6-6선을 따라 절취된 웨이퍼(60)의 일 부분의 횡단면도이다.
먼저, 기판(75)에는 n-형 층(73), p-형 층(71), 및 활성 층(72)이 증착된다. 다음, 금속 층이 p-형 층 위에 증착되어 p-전극(64)이 되도록 패턴(pattern)이 된다. 이 금속 층은 납땜성 및 접착성과 같은 여러 기능을 제공하는 다수개의 하위-층을 포함할 수 있다. 또한, 하위-층 재료를 적절하게 선정하여 반사도가 높은 거울로 작용하는 전극으로 할 수 있다. 이런 구조는 당 기술 분야에서 공지된 기술이고 본 발명의 중심 기술도 아니기에, 상기 기술에 대한 설명은 상세하게 하지 않는다. 상기 기술의 기능에 관련한 상세한 설명은 미국특허 6,552,359호, 5,585,648호, 6,492,661호, 및 6,797,987호를 참조한다.
다음, 반도체 층을 에칭하여 경계 영역(61)과 통로(62)를 만든다. 경계 영역은 여러 LED를 서로 분리하여 최종 제품이 분리되었을 때 최종적으로 사용되는 표시선(scribe line)을 포함한다. 통로는 절연재료(66)로 라이닝 된다. 또한, 경계 영역도 도면번호 '67'로 나타낸 바와 같이 절연재료로 라이닝되어도 좋다. 경계 영역의 라이닝은 선택이다. 이런 라이닝은 절연 재료가 경계 영역으로 들어오는 것을 방지할 필요가 있었던 마스킹 단계를 없애어 제작공정을 간단하게 하기 위해 포함된다. 절연재료를 증착한 후에, 접합 공정에서 더 편평한 면을 원하면, 발광부의 상부 면을 평탄하게 하여, 기초부에 대한 접합이 용이하게 한다. 필요하다면, 화학/기계 연마기(CMP: chemical/mechanical polishing)를 사용하여 더 편평한 면을 제공할 수 있다.
도7 및 도8을 참조하여, 상술된 기초부의 제작을 설명한다. 도7은 기초부(80)의 일 부분의 평면도이고, 도8은 도7에 도시한 8-8선을 따라 절취된 횡단면도이다. 상기 기초부는 어떤 적절한 기판(81)에 제조될 수 있다. 상기 예의 도면에서, 기초부는 기초부의 하부 면 상의 전극으로의 접속을 형성하는 도체 이외의 전기적 구성요소를 포함하지 않는다. 따라서, 필요한 구조적 강도를 가지며, 도체가 그 위에 제작되는 면을 제공하는 절연 기판을 사용할 수도 있다. 그러나, 기초부가 회로 요소를 포함하는 실시예로 구성할 수도 있다. 이런 경우, 기판은 포함되는 회로 요소의 특성과 회로 요소를 만드는데 사용되는 제작공정에 따를 것이다. 예를 들어, 실리콘 기판은 실리콘-기본 회로요소를 필요로 하는 용도에 대해서 매력적인 선택이다.
기초부(80)는 상부 면과 하부 면에서 전극을 포함하며, 전극은 수직으로 이어진 도체에 의해 접속된다. 수직 도체(vertical conductors)는 일반적으로, 기판(81)의 상부 면으로부터 하부 면으로 신장되는 통로를 에칭하고, 통로를 적당한 전도성 재료로 충전하여 제작된다. 기초부(80)의 상부 면 상의 전극은 발광부 상의 대응하는 전극과의 접속을 제공한다. 일반적으로, 각 LED에는 대응하는 2개의 전극이 있다. 상기 전극은 도면번호 '82'와 '83'으로 나타내었다. 이하에서 상세히 설명되는 바와 같이, 전극(83)은 LED의 n-형 층에 접속을 제공하고, 전극(82)은 p-형 층에 접속을 제공한다. 기초부의 상부 면 상의 전극 사이의 영역을, 선택적으로, 도면번호 '86'과 '87'로 나타낸 바와 같이 절연재료로 충전할 수 있다. 전극(82, 83) 사이의 영역을 절연재료로 충전하면, 도면번호'87'로 나타낸 영역도 충전되는 실시예도 이 영역이 동일한 작업으로 채워질 수 있기 때문에 용이하게 제조될 수 있다. 절연재료를 증착한 후, 기초부(80)의 상부 면을 선택적으로 CMP 같은 방식을 이용하여 편평하게 할 수 있다. 상기 면을 편평하게 할 필요가 있는 가의 여부는, 발광부에 상기 기초부를 접합하는 공정이 편평하지 않은 면을 어느 정도 허용할 수 있는가에 따른다.
상술한 바와 같이, 기초부(80)의 상부 면 상의 전극은 하부 면 상의 대응 전극에 접속된다. 전극(82)은 금속충전 통로(88)에 의해 전극(85)에 접속된다. 바람직하게, 전극(83)은 하부 면 상의 전극(84)에 접속되는 금속충전 통로(89)의 상부 면이다. 하부 면 상의 전극의 형상을 명료하게 나타나게, 상기 전극을 도7에서 점선으로 나타내었다.
일 실시예에서, 기초부는 필요한 두께로 얇게 이루어진 종래의 실리콘 웨이퍼로부터 제조된다. 이 실시예에서는 먼저 반응성-이온 에칭(reactive ion etching)에 의해 통로 홀(via holes)이 웨이퍼를 관통하여 에칭된다. 열적 산화물 처리법(thermal oxide process)을 사용하여 통로 홀을 포함하는 실리콘 웨이퍼의 전체 노출 면 위에 이산화실리콘(silicon dioxide)의 절연층을 형성한다. 소량의 금속을 통로 홀 면에 증착시키고, 그로부터 도금(plating)을 하여 수직 통로 도체의 두께를 증가시킬 수 있다. 통로를 금속으로 완전히 충전할 수 있지만, 반드시 완전히 충전하지 않아도 된다. 통로 홀의 도금에 사용하는 대표적인 금속은 구리이다. 도금공정에 의해 통로 홀 주변이 편평하지 않은 면을 초래할 수 있어서, CMP를 사용하여 웨이퍼의 양쪽 면을 편평하게 한다. CMP에서는 이산화실리콘 절연층을 제거하지 않는다. 평탄화 작업 후, 상부 및 하부 패턴 금속 층이 이산화실리콘 층에 증착된다.
또한, 통로를 금속으로 완전히 충전할 필요가 없음에 유념한다. 통로의 내부를 라이닝 하기에 충분한 두께를 가진 금속 층은, 기초부의 상부와 하부 면 상의 금속 층과의 사이의 수직 접속을 제공하기에 충분하다.
발광부와 기초부는 웨이퍼 단계에서 준비된다. 발광부와 기초부는 함께 결합되며, 추가로 기초부와의 전기적 접속을 완성하는 처리를 발광부에 실행한다.
상기 발광부와 기초부의 일부가 접합하기 직전의 단면을 나타낸 도9를 참조한다. 도면번호'62'로 나타낸 통로가 전극(83)의 단부 위에 위치하게 발광부를 반전시켜 배치한다. 발광부(60) 상의 도면번호'64'로 나타낸 전극은 기초부 상의 대응 전극(82)에 인접하여 배치한다.
발광부와 기초부가 결합된 후의 단면을 나타낸 도10을 참조한다. 발광부와 기초부 상의 각 전극은 다른 발광부와 기초부 상의 대응 전극과 접합한다. 어떤 접합방법을 사용해도 좋다. 접합 작업은 웨이퍼 단계에서 실시하는 것이 바람직하다. 당 기술분야에서는 웨이퍼 스케일 접합기술이 공지된 기술이기에, 본원에서는 그에 따른 상세한 설명은 하지 않는다. 본원에서는 열압축 접합방식(thermal compression bonding)을 이용하는 기술이 본 발명의 상기 부분들을 접합하는데 특히 유용하다. 이 기술은 각 부분 상의 대응 금속 패드가 접합하도록 2개의 부분을 함께 압축하고 이들을 가열하는 공정을 포함한다. 열압축 접합방식은 구리, 금, 알루미늄으로 제조된 패드에 대해 설명되었다. 또한, 절연재료가 산화실리콘으로 제조되면, 다른 편평한 절연재료의 면에 나란히 배치된 편평한 면을 가진 절연재료에 대응하는 영역도 사용할 수 있다. 끝으로, 접합된 면 중의 1개를 적절한 납땜(solder)으로 덮는 접합 기술을 사용할 수도 있다.
발광부와 기초부가 결합되고 기판(75)이 제거된 후의 발광부 및 기초부의 단면을 나타낸 도11을 참조한다. 기판(75)을 제거하는 방식은 일반적으로 기판(75)의 조성에 따른다. 사파이어 기판 상의 GaN 기본 LED의 경우에는 사파이어에서는 그다지 흡수되지 않고 GaN에서 잘 흡수되는 파장의 빛을 방출하는 광원으로 사파이어 기판을 통해 GaN 층을 조사하여, 기판을 GaN 층과 분리한다. 광원에서 나온 에너지는 상기 GaN과 사파이어와의 경계에 집중되며, 사파이어 면을 따라 Ga를 액화한다. 다음, 사파이어 기판은 GaN 층으로부터 제거되고, GaN 층은 기초부에 부착되어 남는다. 이러한 공정은 레이저 리프트 방법으로 알려져 있으며, 미국특허 6,071,795호, 6,420,242호 및 5,335,263호에 기재되어 있다. 상기 공정은 발광부가 AlGaAs, AlInGaP, AlInGaN, 또는 GaAsP로부터 제조되는 경우에 특히 적합하다. 이런 디바이스의 반도체 층의 두께는 10㎛ 미만 이어야 한다.
기판이 CMP에 의해 제거되면, 도11에 도시된 바와 같이 통로의 단부를 개방하여 n-형 층(73)의 일 부분도 제거된다. 상술된 레이저 리프트방법으로 기판을 제거하면, 상기 통로의 단부를 차단하고 있는 절연재료를 추가 처리공정으로 제거하여야 한다. 예를 들어, 층(73)을 마스킹하여 에칭 재료를 도포하여 절연재료의 단부부분을 제거한다. 또는, 통로의 단부에서 절연재료를 제거하기 위하여 노출된 층에 CMP를 시행해도 좋다. 활성 층과 p-형 층에 대응하는 영역에서 완전하게 절연 층을 제거하는 모든 적절한 방법을 사용할 수 있다.
n-형 전극 접속을 위한 통로가 재-개통된 후, GaN의 절연된 통로 홀에 금속을 증착하여, 층(73)과 전극(83) 사이의 도면번호 '95'로 나타낸 바와 같은 접속을 완성한다. 경계 영역의 개구(96)를 선택적으로 금속 또는 금속 접속(95)의 증착을 사용한 감광제(photoresist) 층으로 채워질 수 있다. 일 실시예에서, 상기 경계 영역의 개구는 최종 금속배선(metalization)을 하는 동안 개방 상태로 둔다. 다음, 투명한 절연재료의 층이 층(73) 위에 증착된다. 이 층은 경계 영역(96)을 충전하며, 도3에서 도면번호'49'로 나타낸 캡슐화 층(encapsulation layer)을 제공한다. 각각의 다이 내로의 웨이퍼의 다이싱(dicing)이 용이하게, 표시선을 따라서 경계 영역(96)의 일부를 캡슐화하지 않고 남길 수도 있다.
도3을 다시 참조한다. 전극(45)은 LED(40)를 작동하는 동안, 전자를 층(41)에 공급하고, 전극(44)은 정공을 제공한다. 문제가 되고 있는 전류는 전자와 정공이 활성 층(43)의 면 위에 균일하게 분포하도록 이상적으로 확산된다. 이 목표는 전극(44)이 층(42)의 표면의 대부분을 덮고 있기 때문에, 실질적으로 정공이 전극(44)에 의해 층(42)에 입사되는 것으로 달성된다. 대조적으로, 전극(45)은 층(41)의 표면의 좁은 부분 만을 덮고 있어서, 층(41)에서의 전자의 분포는 실질적으로 원하는 것보다 적다.
본 발명의 일 실시예에서, 이 문제는 복수개의 가는 스포크(spokes)를 포함하는 상부 전극을 사용하여 대처하고, 스포크는 층(41)의 표면에서 균일하게 전류를 배출한다. 본 발명에 따르는 LED의 다른 실시예의 상부를 나타낸 도12를 참조한다. LED(100)는 상술한 층(41)과 유사한 상층부(101)를 갖는다. 전극(102)은 층(101)의 중앙에 금속충전 통로(103)에 의해 발광 층을 통해 접속된다. 다수개의 가는 전극(102)이 통로(103)로부터 외향하여 신장되어 층(101)의 다른 부분으로 직접적인 전류경로를 제공한다. 빛이 층(101)을 통과하여 나오기 때문에, 스포크의 크기와 수는 스포크의 금속에 의한 반사 또는 흡수에 의해 생기는 빛의 손실이 최소가 되게 선정한다. 가는 전극은 방사 모양으로 배치되었지만, 전극이 표면의 상당히 큰 부분을 차단하지 않고 전류를 균일하게 확산시키는 다른 모양을 사용할 수도 있다. 본 발명의 일 실시예에서, 가는 전극에 의해 덮어진 발광 면의 면적은 발광면의 20% 미만이다.
본 발명의 상술된 실시예는 n-형 층이 완전한 칩의 상부 면 상에 있으며, 빛을 방출하는 면으로 작용하는 구조를 사용한다. 이 구조는 n-형 층을 기판에 먼저 증착하여, p-형 도펀트가 다른 층 쪽으로 확산하는 것과 관련한 문제를 최소화하는 LED를 제작하는 가장 일반적인 방법에 따른다.
이 구조는 또한 많은 재료의 시스템에서 p-형 층이 n-형 층보다 상당히 더 큰 저항성을 가져서, 활성 층에서의 균일한 전하밀도를 제공하는 전류분포는 p-형 층에서 더 중요한 문제가 있다는 관찰 견해의 이점도 이용한 것이다. 상술한 바와 같이, 상기 실시예에서, p-형 층은 대형 하부 전극과 접촉하고, 따라서 상기 층에서의 불-균일한 전류와 관련한 큰 문제는 없다.
그러나, 본 발명은 다른 LED구조를 사용할 수도 있다. 이하의 설명을 간단히 하기 위해, 그곳을 통해서 빛이 방출되는 층을 LED의 상층부(top layer)로 명칭하고, 기초부와 접촉하는 층을 하층부(bottom layer)로 명칭한다. 이런 명칭에서 특정 층의 도핑은 독립적으로 사용한다. 예를 들어, LED를 만드는데 사용되는 재료 시스템에서, p-형 층은 큰 확산 문제없이 제일 먼저 증착된다. 이 경우, 상층부는 p-형 층이 된다.
본 발명의 상기 실시예에서, LED는 활성 층이 p-형 층과 n-형 층 사이에 개재된 단순한 3개 층의 디바이스이다. 실질적으로, 3개의 층은 각각이 서로 다른 합금 조성과 도핑 레벨을 가진 복수개의 층으로 되어, 광 출력, 저항 접촉, 효율 및 전류 분포와 같은 특성을 향상시킨다. 이런 구조는 당 기술분야에서는 널리 공지된 내용이다.
본 발명의 상술된 실시예에서, LED는 활성 층이 p-형 층과 n-형 층 사이에 개재된 단순한 3개 층의 디바이스 이다. 그 결과 구조물은 p-i-n 다이오드로 언급되는 경우가 많다. 상술한 바와 같이, 많은 재료 시스템에서 p-형 층은 전류분포 및 저항 모두에서 문제를 발생한다. 이런 점에서, n-형 및 p-형 층은 전력을 소비하는 저항체로 간주되며, 이 소비된 전력은 빛을 내지 않는다. 따라서, 저항이 큰 층은 낮은 효율과 높은 작동 온도를 초래한다. 보다 복잡한 LED 설계로 p-형 층의 두께를 최소로 하여 상기 문제를 줄이려는 시도가 이루어지고 있다. 이런 디바이스에서, 디바이스의 다른 층은 보다 전류를 널리 분포하는 양쪽 n-형 층이다. 이런 LED는 당 기술분야에서 공지된 것이기에, 여기에서는 그에 관련한 상세한 설명은 하지 않는다. 본 발명의 목적을 위해서, 터널 다이오드 접합(tunnel diode junction)이 LED 몸체에 도입되어 p-형 층의 천이(transition)를 일으킨다. 즉, LED는 n-p-i-n 구조를 갖고, n-p접합은 역방향-바이어스 터널 다이오드이며, p-형 층은 비교적 얇은 것이다. 전류분포기능이 n-형 층에서 달성되기 때문에, p-형 층은 매우 얇게 할 수 있고, 따라서, p-형 재료의 높은 저항과 관련한 문제는 크게 감소된다. 재료와 도핑의 적절한 선정을 위해, 터널 접합으로 생기는 손실은 전류의 넓은 분포와 디바이스의 낮은 저항의 개량에 의해 매우 작게 나타난다.
본 발명의 상술된 실시예에서, 발광부의 상층부는 LED의 상부 면으로부터 하부 면까지 LED를 통해 신장되는 금속충전 통로에 의해 기초부의 상부 면의 대응 전극에 연결되며, 전극은 기초부의 하부 면의 패드에 접속된다. 그러나, 기초부의 하부 면 상의 전극에 LED의 상층부를 접속하는 다른 모드를 사용할 수도 있다.
본 발명에 따른 LED의 다른 실시예를 나타낸 도13 및 도14를 참조한다. 도13은 LED(200)의 평면도이고, 도14는 도13에 도시한 14-14선을 따라 절취된 LED(200)의 단면도이다. LED(200)는 LED(40)에 대해 상술한 기능과 유사하게 기능을 수행하는 기초부와 발광부(210)를 포함한다. 발광부(210)는 n-형 층(211)과 p-형 층(213) 사이에 개재된 활성 층(212)을 포함한다. 층(213)에 대한 전기적 접촉은 전극(217)에 의해 제공되며, 상기 전극(217)은 층(213)의 면에 증착된다. 층(211)에 대한 전기적 접촉은 전극(215)에서 제공되며, 전극(215)은 발광부가 기초부(220)에 접합된 후에 층(211)에 증착된다.
기초부(220)는 절연 기판(221) 상에 증착된 많은 전극을 포함한다. 전극(223, 224)은 전극(217, 215)을 외부회로에 접속하는 접점을 제공한다. 전극(214)은 발광부(210)를 기초부(220)에 접속하기 전에 기판(221)에 증착된다. 전극(214)은 2개의 부분을 일체로 결합하며, 전극(223)에 층(213)을 접속하는 전기경로의 일부를 제공한다. 이 경로의 나머지 부분은 수직 도체(222)에 의해 주어진다. 유사하게, 수직 도체(218)를 이용하여 전극(215)과 전극(224) 사이의 접속을 완성한다.
LED(200)의 구조를 가진 LED를 제작하는 방법을 상세히 설명한다. 먼저, 발광부 웨이퍼에 접합될 준비가 되어있는 기초부 웨이퍼(240)의 일부를 나타낸 도15 및 도16을 참조한다. 도15는 웨이퍼(240)의 상부이고, 도16은 3개의 기부 요소(241-243)의 부분을 나타낸 도15에 도시한 16-16선을 따라 절취된 웨이퍼(240)의 단면도이다. 웨이퍼(240)는 절연 기판(250)에 구성된다. 도면번호'252'로 나타낸 깊은 홈(deep trenches)이 먼저 에칭되고 금속으로 피복되어, 기판(250)의 상부 및 하부 면 사이에 전기적 접속을 제공한다. 선택적으로, 홈을 금속으로 완전히 충전시킬 수 있다. 도면에 도시한 예에서, 홈은 횡단면이 사각형이지만, 다른 형태를 사용할 수도 있다. 홈이 에칭된 후, 패턴 금속 층(251, 257)이 기판(250)의 상부와 하부 면에 증착되어 각 디바이스의 기초부과 상관된 다양한 전극을 제공한다.
발광부가 도5 및 도6을 참조하여 상술된 방식과 유사한 방식으로 준비됨으로, 그에 관련한 설명을 여기에서는 반복하지 않는다. 이 예에서는 도5와 도6에서 도면번호'62'로 나타낸 통로가 구성되지 않았다.
LED(200)의 구조를 가진 LED가 제작되는 방법을 설명하는 도17 내지 도20을 참조한다. 공정은 발광부를 가진 웨이퍼를 기초부를 가진 웨이퍼에 결합함으로써 시작된다. 도17은 결합 직전에 2개의 웨이퍼를 나타내며, 이때 2개의 웨이퍼가 정렬되었지만 아직 떨어져 있다. 발광 웨이퍼(270)는, 기판(271)에 증착된 n-형 층(272)과 p-형 층(273) 사이에 개재된 활성 층(274)을 포함한다. 또한, 발광 웨이퍼(270)는 층(272)에 전기적 접속을 제공하는 패턴 전극 층(275)도 포함한다. 홈(276)은 층(272-275)을 통해 에칭되어 있다.
2개의 웨이퍼가, 전극(275, 251)이 각각의 LED에 함께 결합되어 전극(251) 사이의 갭이 도면번호'276'으로 나타낸 홈 내에 정렬되게 한다. 홈(252)의 일부는 도면번호'281'로 나타낸 바와 같이 각각의 디바이스에서 전극(251)의 일부분 밑에 있어서, 홈(252)이 그 위치에서 전극(251)과 전기적 접촉을 하게 이루어지는 것에 주의한다. 홈(252)의 나머지 부분은 전극(251)과 접촉하지 않는다. 따라서 이러한 곳은 홈(252) 및 웨이퍼에 인접한 디바이스에 대응하는 전극(251) 부분과의 사이에는 비-접촉 갭(282)이 있다.
여기서는 도18을 참조한다. 웨이퍼가 결합된 후, 기판(271)이 제거되고 그리고 홈(276)이 도면번호'277'로 나타낸 바와 같이 SiO2 같은 절연재료로 충전된다. 도19에 도시한 바와 같이 절연물(277)을 에칭하여 홈(278)을 만든다. 상기 홈은 홈(252)의 일부와 겹친다. 홈(278)은 홈(252)의 길이 또는 그 길이의 일부를 신장시킬 수 있다. 다음, 패턴 전극(279)이 도20에 도시한 바와 같이 층(272)의 일 부분 위에 증착된다. 또한, 전극(279)도 홈(278)쪽으로 신장된다. 필요에 따라, 투명한 재료로 이루어진 1개 이상의 추가 층이 웨이퍼 위에 적용되어 상부 면을 보호한다. 도면을 간략하게 나타내기 위해 상기 층들은 생략하고 도시하였다.
제작공정의 최종 단계에서, 접합된 웨이퍼를 절단하여 디바이스를 개별화 한다. 일 실시예에서, 상기 디바이스는 도20에 나타낸 점선(285)을 따라 절단된다. 이러한 절단은 2개의 수직 연장된 전극(287, 288)으로 홈(252)을 분할한다. 전극(287)은 도14에 도시한 전극(222)이 되고, 그리고 전극(288)은 도14에 도시한 전극(218)이 된다.
결합된 웨이퍼를 자르기 직전에 결합된 웨이퍼의 일부의 상부를 도시한 도21을 참조한다. 상술한 바와 같이, 상부 전극(279)은 발광 디바이스의 상부 면에 전류를 확장하는 다수개의 직선 도체(291)를 포함할 수 있다.
상술한 실시예에서, 절연 층은 기초부로부터 디바이스의 상층부로 접속부를 만드는 수직 도체에 대한 단락으로부터 하층부를 보호한다. 상술한 예에서는 절연 층이 상층부의 상부 면까지 신장된다. 그러나, 절연 층은 상부 면까지 모든 경로를 신장시킬 필요는 없다. 본 발명은 절연 층이 하층부와 활성 층의 일부를 덮고 수직 도체가 그 중의 1개 층을 단락하지 않게 동작한다.
본 발명이 LED인 발광 디바이스와 관련하여 설명되었지만, 기초부에 결합된 디바이스가 다른 집적회로 또는 회로요소로 있는 본 발명의 실시예를 구성할 수도 있다. 다음의 설명을 간단하게 하기 위해, 집적회로라는 용어는 개별 회로요소로 이루어진 디바이스를 포함하는 것으로 정의한다. 본 발명은 기초부에 장착된 디바이스가 디바이스의 상부 면 상의 제1접점과 디바이스의 하부 면 상의 제2접점을 필요로 하고, 디바이스는 디바이스의 상부 면과 접속하는 도체에 대한 단락을 방지해야 하는 1개 이상의 층을 가진 경우에 특히 유용하다. 예를 들어, VCSELs이 그런 구조를 갖고 있음으로, 기초부과 결합하여 본 발명에 따른 면 장착식 VCSEL을 제공할 수 있다.
또한, 본 발명에 따른 디바이스의 기초부는 최종 디바이스의 영역과 거의 같은 크기의 영역을 가져서, 상기 최종 디바이스는 종래 집적회로 패키지에 장착되는 다이 또는 칩으로 구성된 집적회로 디바이스 보다 더 가깝게 근접하여 위치할 수 있는 것이다. 본 발명은 기초부가 집적회로 칩 또는 다이의 상부 면의 표면적의 2배 미만으로 있는 면 장착식 칩을 제공하는 데 특히 유용하다.
본 발명은 회로 디바이스가 실리콘 또는 세라믹 기판에 장착되는 AlGaAs, AlInGaP, AlInGaN, 또는 GaAsP족 재료로 이루어진 디바이스를 제조하는데 특히 유용하다. 상술한 바와 같이, GaN 디바이스 층은 레이저 조사를 이용하여 밑에 있는 사파이어 기판으로부터 분리될 수 있다. 또한, 실리콘 기판은 효율적인 열전달을 제공하여서 고출력의 디바이스에 매우 적합하다.
본 발명의 상술한 실시예는 2개의 전극, 즉 하부 면 상의 1개와 상부 면 상의 1개를 가진 회로 디바이스를 대상으로 하는 것이다. 이 경우, 기초부도 2개의 대응하는 전극을 포함하며, 상기 전극은 회로 디바이스의 전극에 접속하고, 최종 칩의 하부 면 상의 패드까지 이어진다. 그러나, 2개 보다 많은 디바이스 전극을 갖고 그리고 기초부의 하부 면에서 2개 보다 많은 도전 패드를 가진 디바이스도 제조할 수 있다.
상술된 본 발명의 실시예는 LED 및 기부 층(base layer)의 상부 면 상의 단일 층 전극을 사용한다. 그러나, 이런 전극의 1개 이상이 여러 층을 포함하는 실시예를 구성할 수도 있다. 또한, 여러 층이 층간 수직접속(vertical connections between the layers)에 의해 연결되는 다른 공간 패턴이 있는 절연 하위-층을 포함할 수 있다. 예를 들어, 이런 층은 LED가 표면에 다수개의 접점을 갖고, 대상 접점 바로 아래가 아닌 기부 층의 위치에 경로를 취해야 할 때 유용하다.
또한, 이런 층은 수직 도체가 매우 큰 직경을 갖는 경우에 유용하다. 만일 두꺼운 기초부를 사용한다면, 수직 통로의 최소 크기는 통로를 절단하는데 사용되는 에칭 공정에 의해 설정된다. 이런 공정은 일반적으로 통로 직경이 통로 구멍깊이의 1/4 보다 크게 제한하는 에칭된 구멍의 종횡비에 대한 제한 때문에, 통로의 상부 면의 크기가 상대적으로 클 수 있으며, LED 상의 하부 전극의 크기와 배치에 제한을 줄 수 있다. 이 문제는 기초부의 상부 면을 대형 금속충전 통로의 단부를 덮는 소형 통로를 가진 얇은 절연 층으로 덮어서 완화시킬 수 있다. 다음, 원하는 크기와 배치의 전극을 절연 층에 증착시킬 수 있다.
본 발명의 다른 실시예에 따르는 LED의 횡단면을 도시한 도22를 참조한다. LED(300)는 상술한 발광부와 유사한 발광부(310)를 포함한다. 층(313)에 대한 접속은 수직 도체(312)에 연결된 전극(311)에 의해 이루어진다. 도면을 간략하게 도시하기 위해서, 수직 도체(312)가 통해 지나가는 통로 내부에 있는 절연 층은 도면에서 생략하였다. 수직 도체(312)는 층(313)에 필요한 공간의 전기적 접속을 제공하는 것과 일치하도록 가능한 작은 단면적을 갖는 것이 바람직하다.
전극(311)은 금속충전 통로(322)에 의해 하부 전극(323)에 연결된다. 상술한 바와 같이, 통로의 최소 직경은 통로가 에칭되는 층의 두께로 결정된다. 전형적으로, 발광부(310)는 기초부(320)에 비해 매우 얇다. 예를 들어, 발광부(310)의 두께가 10㎛ 이면, 대조적으로, 기초부(320)의 두께는 최종 부품의 파손을 방지하기에 충분한 두께이어야 하며, 따라서 일반적으로 100㎛ 보다 더 두껍다. 따라서, 일반적으로 통로(322)는 통로(312)보다 훨씬 더 넓게 된다. 일부 경우에서, 통로(322)는 통로(322) 내의 금속에 대한 단락을 방지하도록 전극(314)의 크기를 제한하여야 할 정도로 넓다. 그러나, 발광부의 하부 면 상의 전극을 가능한 크게 발광부 내에서 전류의 확산을 최적화하는 것이 유리하다. 도22에 도시한 실시예는 절연 층(326)에 의해 분리된 2개의 패턴 금속 층을 가진 3개의 층 상부 전극(325)을 이용하여 상기 문제를 해결하고 있다. 상부 금속 층은 패턴 전극(328, 329)을 제공한다. 전극(328)은 층(329)에서 소형 통로를 통해 통로(322)에 접속되고, 따라서, 전극(314)의 크기에 영향을 주는 제한을 가하지 않고 통로(312)에서 통로(322)로의 천이가 일어난다. 전극(329)은 전극(325)의 하층부에서 패턴 전극(331)을 경유하여 전극(314, 332) 간의 접속을 한다.
본 발명의 상술한 실시예에서는 금속충전 통로를 사용하여 수직 도체를 실행한 것이지만, 다른 형태의 수직 도체를 가진 것도 있다. 예를 들어, 적절하게 도핑된 실리콘을 이용하는 수직 도체를 이용할 수 있다. 그런 구조는 당 기술분야에서 알려진 것이기에, 본원에서는 더 이상 상세하게 기술하지 않는다.
당 분야의 기술인은 첨부 도면을 참고로 상술된 기술을 다양하게 변경 및 개조할 수 있을 것이다. 따라서, 본 발명은 첨부 청구범위에 의해서만 한정되는 것 으로 한다.

Claims (18)

  1. 회로 디바이스와 기초부를 포함하는 디바이스이며;
    상기 회로 디바이스는 상층부와 하층부로 구성된 복수개의 반도체 층으로 이루어지며, 상기 상층부는 상부 접점을 가진 상부 면을 포함하고, 상기 하층부는 하부 면과 상기 하부 면 상의 하부 접점을 포함하며, 상기 회로 디바이스의 작동에는 상부 접점과 하부 접점과의 사이의 전위차가 필요하며;
    상기 기초부는 상부 기부 면과 하부 기부 면을 가진 기판을 포함하고, 상기 상부 기부 면은 상기 하층부에 접합되며, 상기 하부 기부 면은 서로 전기적으로 절연된 제1하부 전극과 제2하부 전극을 갖고, 상기 하부 접점은 제1도체에 의해 제1하부 전극에 접속되고, 상기 제2하부 전극은 제2도체에 의해 상기 상부 접점에 접속되며;
    상기 하층부는 하층부의 면에 접합된 절연 층을 포함하고, 상기 제2도체는 절연 층에 접합된 금속 층을 포함하며, 상기 절연 층은 상기 제2도체와 상기 하층부와의 사이에 접촉을 방지하는 것을 특징으로 하는 디바이스.
  2. 제1항에 있어서, 상기 기초부는 상기 상부 기부 면에 접합되는 상부 전극을 포함하며, 상기 제1도체는 상기 상부 전극을 상기 제1하부 전극에 접속하는 도체를 구비하는 것을 특징으로 하는 디바이스.
  3. 제2항에 있어서, 회로 디바이스는 활성 층과, n-형 층 및 p-형 층을 가진 발광 디바이스를 포함하며, 상기 활성 층은 n-형 층과 p-형 층 사이에 배치되고, 상부 면을 가진 상기 n-형 층은 상부 접점을 구비하고 하부 면을 가진 p-형 층은 하부 접점을 구비하고, 상기 발광 디바이스는 상부 접점과 하부 접점 사이에 인가되는 전위에 응답하여 정공과 전자가 결합하여 빛을 발생하는 것을 특징으로 하는 디바이스.
  4. 제3항에 있어서, 상기 회로 디바이스는 AlGaAs, AlInGaP, AlInGaN, 또는 GaAsP를 포함하는 것을 특징으로 하는 디바이스.
  5. 제1항에 있어서, 상기 기판은 실리콘 웨이퍼 또는 세라믹 재료를 포함하는 것을 특징으로 하는 디바이스.
  6. 제3항에 있어서, 상기 발광 디바이스는 LED를 포함하는 것을 특징으로 하는 디바이스.
  7. 삭제
  8. 제3항에 있어서, 상기 발광 디바이스는 상기 n-형 층의 상부 면으로부터 상기 p-형 층의 하부 면까지 이어진 통로를 포함하며, 상기 통로는 절연 층에 의해 활성 층과 p-형 층으로부터 전기적으로 절연되는 금속 층을 구비하는 것을 특징으로 하는 디바이스.
  9. 제3항에 있어서, 상기 n-형 층과, 상기 활성 층, 및 상기 p-형 층은 외부 면을 포함하고, 상기 절연 층은 상기 외부 면에 접합되는 절연 층을 포함하는 것을 특징으로 하는 디바이스.
  10. 제3항에 있어서, 상기 상부 접점은 상기 n-형 층의 20% 미만을 덮는 것을 특징으로 하는 디바이스.
  11. 제1항에 있어서, 상기 회로 디바이스의 두께는 10㎛ 미만인 것을 특징으로 하는 디바이스.
  12. 제1항에 있어서, 상기 하부 접점은 거울을 포함하는 것을 특징으로 하는 디바이스.
  13. 제3항에 있어서, 기초부의 두께는 100㎛ 보다 더 두꺼운 것을 특징으로 하는 디바이스.
  14. 제1항에 있어서, 상기 제2도체는 상부 기부 면을 제2하부 전극에 접속하는 금속 통로를 포함하는 것을 특징으로 하는 디바이스.
  15. 제1항에 있어서, 상기 제2도체는 상기 기판의 외부 면에 접합되는 금속 층을 포함하는 것을 특징으로 하는 디바이스.
  16. 제1항에 있어서, 상기 제1도체는 상기 기판의 다른 면에 접합되는 금속 층을 포함하는 것을 특징으로 하는 디바이스.
  17. 제2항에 있어서, 상기 제1도체는 상기 제1하부 전극에 상기 상부 전극을 접속하는 금속 통로를 포함하는 것을 특징으로 하는 디바이스.
  18. 제1항에 있어서, 상기 기초부의 하부 면은 p-형 층의 상부 면 영역의 2배 미만의 영역을 갖는 것을 특징으로 하는 디바이스.
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