KR20090046965A - 향상된 메모리 밀도 저항 가변 메모리 셀, 그것을 포함하는어레이, 디바이스 및 시스템, 및 제조 방법 - Google Patents

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Abstract

본 발명은 저항 가변 메모리 셀 및 그 형성 방법에 관한 것이다. 메모리 셀은 제1 전극 및 제1 전극과 접촉하는 저항 가변 재료의 적어도 하나의 층을 포함한다. 제1의 제2 전극이 저항 가변 재료의 적어도 하나의 층의 제1 부분에 접촉하고 있고, 제2의 제2 전극이 저항 가변 재료의 적어도 하나의 층의 제2 부분에 접촉하고 있다.

Description

향상된 메모리 밀도 저항 가변 메모리 셀, 그것을 포함하는 어레이, 디바이스 및 시스템, 및 제조 방법{ENHANCED MEMORY DENSITY RESISTANCE VARIABLE MEMORY CELLS, ARRAYS, DEVICES AND SYSTEMS INCLUDING THE SAME, AND METHODS OF FABRICATION}
본 발명은 반도체 장치에 관한 것으로, 특히 상변화 메모리 소자 및 그것을 형성하고 사용하는 방법에 관한 것이다.
비휘발성 메모리는 전원 없이 데이터를 유지시키는 그 능력으로 인해 집적 회로의 유용한 소자이다. 재료들이 비휘발성 메모리 셀에 사용하기 위해 조사되어 왔다. 프로그램 가능한 저항 재료의 한 분류가 비결정과 결정상 사이에서 안정적으로 전이할 수 있는 칼코게나이드 합금과 같은 상변화 재료이다. 각 상은 메모리 소자의 논리값을 구별하는 특정 저항 상태 및 저항 상태들을 나타낸다. 구체적으로는, 비결정 상태는 비교적 높은 저항을 나타내고, 결정 상태는 비교적 낮은 저항을 나타낸다.
도 1A 및 도 1B에 도시된 종래의 상변화 메모리 소자(1)는 유전체 재료(6)에 의해 지지되는 제1 및 제2 전극(2, 4) 사이에 상변화 재료의 층(8)을 갖는다. 상변화 재료(8)는 제1 및 제2 전극(2, 4) 사이에 인가되는 전류량에 따라 특정 저항 상태로 설정된다. 비결정 상태(도 1B)를 얻기 위해, 비교적 높은 기록 전류 펄스(리셋 펄스)가 종래의 상변화 메모리 소자(1)를 통해 인가되어, 제1 시간 동안 제1 전극(2)을 덮는 상변화 재료(8)의 적어도 일부분(9)을 용해한다. 전류가 제거되고, 상변화 재료(8)가 결정 온도보다 낮은 온도로 급속히 냉각한 결과, 상변화 재료(8)의 부분(9)이 비결정 상태를 갖는 제1 전극(2)을 덮는다. 결정 상태(도 1A)를 얻기 위해, 더 낮은 전류 기록 펄스(설정 펄스)가 제2 시간(일반적으로 비결정 상변화 재료의 결정화 시간보다 지속기간이 더 길다) 동안 종래의 상변화 메모리 소자(1)에 인가되어, 상변화 재료(8)의 비결정 부분(9)을 그 용해 온도보다 낮지만 그 결정화 온도보다 높은 온도로 가열한다. 이로 인해, 상변화 재료(8)의 비결정 부분(9)은, 전류가 제거되어 종래의 상변화 메모리 소자(1)가 냉각되면, 유지되는 결정 상태로 재결정화된다. 상변화 메모리 소자(1)는 상변화 재료(8)의 상 상태를 변화시키지 않는 판독 전압을 인가함으로써 판독된다.
상변화 메모리의 하나의 결점은 상변화를 달성하는 데 필요한 큰 프로그래밍 전류이다. 이 요건은 약 16F2 내지 40F2의 사이즈 범위의 일반적인 메모리 셀을 갖는 대형의 액세스 트랜지스터 설계 및 대형의 회로 레이아웃을 유발한다. 따라서, 감소된 프로그래밍 전류 요건 및 증가된 비트 밀도를 갖는 상변화 메모리 디바이스를 갖는 것이 바람직하다.
본 발명의 이점 및 특징들은 첨부하는 도면을 참조하여 아래에 제공되는 실시예의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1A 및 도 1B는 종래의 상변화 메모리 소자를 도시하는 도면이다.
도 2A ∼ 도 2B는 각각, 본 발명의 일 실시예에 따르는 상변화 메모리 디바이스의 부분 횡단면도 및 부분 평면도를 도시하는 도면이다.
도 3A ∼ 도 3D는 도 2A 및 도 2B의 상변화 메모리 디바이스를 제조하는 방법의 부분적인 횡단면도이다.
도 4A ∼ 도 4B는 본 발명의 다른 실시예에 따르는 상변화 메모리 디바이스의 부분적인 횡단면도이다.
도 5A ∼ 도 5B는 본 발명의 다른 실시예에 따르는 상변화 메모리 디바이스의 부분적인 횡단면도이다.
도 6 ∼ 도 9는 본 발명의 부가적인 실시예에 따르는 상변화 메모리 디바이스의 부분적인 횡단면도이다.
도 10은 본 발명의 다른 실시예에 따르는 상변화 메모리 디바이스의 평면도이다.
도 11A ∼ 도 11C는 본 발명의 다른 실시예에 따르는 상변화 메모리 디바이스의 부분적인 횡단면도 및 부분적인 평면도이다.
도 12A ∼ 도 12E는 도 11A ∼ 도 11C의 상변화 메모리 디바이스를 제조하는 방법의 부분적인 횡단면도이다.
도 13은 본 발명의 일 실시예에 따라 구성되는 상변화 메모리 소자를 내장한 메모리 디바이스를 갖는 프로세서 시스템의 블록도이다.
이하의 상세한 설명에서, 본 발명의 다양한 특정 실시예를 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 상세히 설명된다. 다른 실시예들이 이용될 수도 있고, 그 다양한 구조적, 논리적 및 전기적인 변경이 발명의 사상 또는 범위로부터 벗어남 없이 이루어질 수 있음을 이해해야 한다.
아래의 설명에서 사용되는 용어 "기판"은 노출된 기판 표면을 갖는 반도체 기판을 포함하지만 이에 한정되는 것은 아닌 집적 회로를 지지하는 데 적합한 어떤 구조를 포함할 수 있다. 반도체 기판은 실리콘, 실리콘-온-인슐레이터(SOI), 실리콘-온-사파이어(SOS), 도핑 및 도핑되지 않은 반도체, 베이스 반도체 파운데이션에 의해 지지되는 에피택셜 층, 및 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 아래의 설명에서 반도체 기판 또는 웨이퍼를 참조할 때, 이전의 프로세스 단계들은 베이스 반도체 또는 파운데이션 내 또는 위에 영역 또는 접합을 형성하기 위해 이용되어 왔을 수 있다. 상기 언급한 바와 같이, 기판은 반도체 베이스일 필요는 없지만, 금속, 합금, 유리, 폴리머, 세라믹 및 당업계에 알려져 있는 바와 같은 어떤 다른 지지성 물질과 같은 집적 회로를 지지하는 데 적합한 어떤 지지 구조일 수 있다.
본 발명의 실시예들은 종래의 디바이스와 비교할 때 증가된 비트 밀도를 가능하게 하는 상변화 메모리 디바이스를 제공한다.
본 발명은 이제, 실시예들을 예시하고, 전체적으로 같은 참조 번호가 같은 특징을 나타내는 도면을 참조하여 설명한다.
도 2A 및 2B는 본 발명에 따라 구성되는 저항 가변 메모리 디바이스(201)의 일부분의 일 실시예를 도시한다. 도 2A는 메모리 디바이스(201)의 일부분의 평면도이고, 도 2B는 라인 2B-2B'를 따라 절단한 도 2A 디바이스의 횡단면도이다.
메모리 디바이스(201)는 상변화 메모리 디바이스로서 도시되어 있고, 각각 적어도 1 비트 즉, 논리 1 또는 0을 저장하기 위한 복수의 상변화 메모리 소자(200a, 200b, 200c)를 포함한다. 메모리 소자(200a, 200b, 200c)는 기판(10)에 의해 지지된다. 제1 유전체층(12)이 기판 상에 형성되고, 제1 전극(14)이 제1 유전체층(12) 내에 형성된다. 상변화 메모리 디바이스(201)는 또한 제1 전극(14) 위에 형성되어 그와 전기 통신하는 상변화 재료층(16)을 더 포함한다. 도 2B에 도시된 실시예에서는, 상변화 재료층(16)은 유전체 재료(19)의 표면을 따라 제2 유전체층(20) 내에 형성된다. 도 2A에 도시된 바와 같이, 유전체 재료(19)는 평면 사시도에서 원 형상을 갖고, 상변화 재료(16)는 평면 사시도에서 고리 형상을 갖는다. 유전체 재료(19)가 상이한 형상 특히 예컨대, 타원형, 사각형을 갖도록 형성될 수 있으며, 그에 따라, 상변화 재료(16)도 상이한 형상을 갖고 형성될 수 있음을 이해해야 한다. 상변화 재료층(16)은 하부 전극(14)에 접촉한다.
제3 유전체층(21)이 상변화 재료층(16), 제2 유전체층(20) 및 유전체 재료(19) 위에 형성된다. 제2 전극(22)은 제3 유전체층(21) 내에 형성된다.
메모리 소자(200a, 200b, 200c)는 제1 및 제2 전극과 상변화 재료층(16)의 일부분이 전기적으로 교차하는 위치에 대응한다. 각 제1 전극(14)은 2개의 메모리 소자(200a, 200b)를 포함하는 단일 메모리 셀(202)에 대응한다. 따라서, 각 제1 전극(14)은 2개의 메모리 소자(200a, 200b)와 관련된다. 메모리 소자(200a)는 제1의 제2 전극(22a)과 관련되고, 메모리 소자(200b)는 제2의 제2 전극(22b)과 관련된다. 따라서, 각 메모리 셀(202)은 2개의 상이한 제2 전극(22a, 22b)과 관련된다.
예시된 실시예에서는, 각 제2 전극(22)은 또한 2개의 메모리 소자와 관련된다. 예를 들면, 제2 전극(22b)은 메모리 소자(200b 및 200c)와 관련된다. 바람직하게는, 각 제2 전극은 상이한 메모리 셀(202)의 메모리 소자(200b, 200c)와 관련된다. 달리 말하면, 특정 제1 전극(14) 및 특정 제2 전극(22)은 바람직하게는 동일한 2개의 메모리 소자(200a, 200b, 200c)와 관련되지 않는다. 이것이 각 개별 메모리 소자(200a, 200b, 200c)가 특정 소자(200a, 200b, 200c)에 대응하는 제1 및 제2 전극(14, 22)을 선택함으로써 선택될 수 있게 한다.
도 2A 및 도 2B에 도시된 바와 같이, 제2 전극(22)은 하부 전극(14)과 각 상변화 재료층(16)으로부터 오프셋된다. 따라서, 상변화 재료층(16)의 각 메모리 소자(200a, 200b, 200c)에 대한 전극(14, 22)으로의 접촉 영역이 최소화된다. 메모리 소자(200a, 200b, 200c)의 프로그래밍 볼륨(volume) 및 메모리 소자(200a, 200b, 200c)에 대한 상변화를 달성하는 데 필요한 전압도 또한 최소화된다. 또한, 전극(14, 22) 및 상변화 재료층(16)과 같은 구조들이 메모리 소자(200a, 200b, 200c) 간에 공유됨에 따라, 디바이스(201)의 비트 밀도는 종래 기술의 디바이스 예컨대, 메모리 소자(1)(도 1)를 포함하는 디바이스 보다 증가될 수 있다. 특히, 각 제1 전극(14)이 2개의 메모리 소자(200a, 200b)와 관련되기 때문에, 디바이스(201)의 비트 밀도는 메모리 소자(1)(도 1)를 포함하는 종래의 메모리 디바이스에 비해 2배로 될 수 있다.
부가적인 유전체층 및 컨택트 및 금속 라인들도 디바이스(201)에 포함될 수 있다. 예를 들어, 도 2A에 도시된 바와 같이, 워드 라인(250), 디지트(digit) 라인 컨택트(251), 및 제2 전극(22)을 접속하기 위한 금속 라인(252)가 디바이스(201)에 포함된다.
도 3A ∼ 도 3D는 도 2A 및 도 2B에 도시된 상변화 메모리 디바이스(201)를 제조하는 방법의 일 실시예를 도시한다. 논리적으로 이전의 동작의 결과를 필요로 하는 경우를 제외하고는, 여기에서 설명된 동작의 어느 것에 대해서도 특별한 순서는 불필요하다. 따라서, 아래의 동작들은 특정 순서로 실행되는 것으로서 설명되지만, 그 순서는 필요한 경우 변경될 수 있다.
도 3A에 도시된 바와 같이, 제1 유전체층(12)이 기판(10) 위에 형성된다. 제1 유전체층(12)은 비아(24)를 생성하도록 에칭되고, 그 내부에 제1 전극(14)이 형성된다. 제1 전극(14)은 특히 티타늄-니트라이드(TiN), 티타늄-알루미늄-니트라이드(TiAlN), 티타늄-텅스텐(TiW), 플래티늄(Pt)이나 텅스텐(W)과 같은 어떤 적절한 도전성 재료로 형성된다. 예시된 실시예에서는, 제1 전극(14)은 거의 원형의 평면 형상(도 2A)을 갖고 형성되어 있지만, 제1 전극은 직사각형, 원형, 사각형 또는 다른 형성과 같은 어떠한 형상을 가져도 된다.
도 3B에 도시된 바와 같이, 제2 절연층(20)이 제1 전극(14) 및 제1 절연층(12) 위에 형성된다. 개구(305)가 어떤 적절한 기술에 의해 각 제1 전극(14) 위에 형성되어 그와 정렬된다. 개구(305)는 바람직하게는 이후 논의되는 상변화 재 료 증착의 스텝 커버리지(step coverage)를 개선하기 위해 경사진 측벽(316)을 갖고 형성된다. 경사진 측벽(316)은 선택적일 뿐이고, 측벽(316)은 그 대신에 제1 전극(14)의 최상면에 대해 수직, 직선, 비직선, 곡선, 또는 어떤 다른 원하는 형상일 수도 있음을 유의해야 한다.
도 2A ∼ 도 2B 실시예에서는, 개구(305)가 거의 원형의 평면 형상을 갖고 형성되지만, 개구(305)는 어떠한 형상을 가져도 된다.
도 3C는 개구(305)의 측벽(316) 상으로의 등각의 또는 부분적으로 등각의 상변화 재료층(16)의 증착을 도시한다. 어떤 적절한 기술이 상변화 재료층(16)을 형성하는 데 사용되어도 된다. 예시된 실시예에서는, 증착된 상변화 재료는 예컨대, 게르마늄-안티모니-텔루라이드와 같은 칼고게나이드 재료이고, 예컨대, 약 100Å의 두께를 갖는다. 상변화 재료는 또한 예컨대, In-Se, Sb2Te3, GaSb, InSb, As-Te, Al-Te, GeTe, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt와 같은 하나 이상의 다른 상변화 재료이거나 이들을 포함할 수도 있다.
개구(305)의 측벽 상의 상변화 재료층(16)의 두께가 균일한 것으로 도시되어 있지만, 그러한 구성은 본 발명의 일 실시의 일례일 뿐 그것에 제한되는 것은 아니다. 또한, 상변화 재료층(16)은 각 개구(305)의 측벽(316)을 완전히 덮을 필요는 없음을 유의해야 한다. 예를 들어, 상변화 재료층(16)은 특정 소자(200a, 200b, 200c)에 대한 상변화 재료층(16)의 볼륨을 더욱 감소시키도록 측벽(316)을 단지 부분적으로만 덮을 수 있어, 상변화 재료층(16)의 상태를 전환하는 데 필요한 전류를 더욱 감소시킬 수 있다.
도 3D는 상변화 재료층 위의 유전체 재료(19)의 형성 및 개구(305) 충전을 도시한다. 예시된 실시예에서는, 유전체 재료는 옥사이드이다. 유전체 재료(19)는 또한 예컨대, 실리콘 니트라이드; 알루미나 옥사이드; 고온 폴리머; 저유전체 재료; 절연성 유리; 또는 절연성 폴리머일 수 있다.
유전체 재료(19), 상변화 재료층(16) 및 제2 절연층(20)이 이어서 평탄화된다. 그 후, 제2 전극(22)이 상변화 재료층(16) 및 제2 절연층(20) 위에 형성된다. 제2 전극(22)은 티타늄-니트라이드(TiN), 티타늄-알루미늄-니트라이드(TiAlN), 티타늄-텅스텐(TiW), 플래티늄(Pt)이나 텅스텐(W)과 같은 어떤 적절한 도전성 재료로 형성된다. 예시된 실시예에서는, 각 제2 전극(22)은 적어도 2개의 제1 전극(14)의 부분들 위에 및 적어도 2개의 개구(305)의 측벽의 일부분 상에 형성된 상변화 재료층(16)과 접촉하여 형성된다. 예시된 실시예에서는, 제2 전극(22)은 거의 타원형의 평면 형상(도 2A)을 갖고 형성되어 있지만, 제2 전극(22)은 직사각형, 원형, 사각형 또는 다른 형성과 같은 어떠한 형상을 가져도 된다.
도 4A 및 도 4B는 본 발명의 다른 실시예에 따르는 상변화 메모리 디바이스(401)를 도시한다. 디바이스(401)는 2개의 메모리 소자(400a, 400b)를 포함하는 메모리 셀(404)을 포함한다. 상변화 메모리 디바이스(401)는, 제2 전극(22)이 상변화 재료층(16) 및 유전체층(19)과 정렬되어 있고 하부 전극(14)이 2개의 상변화 재료층(16) 및 유전체층(19)의 아래의 부분인 것을 제외하고는, 상변화 메모리 디바이스(201)(도 2A∼2B)와 유사하다. 또한, 상변화 재료층(16)은 유전체 메사(19')의 측벽 상에 형성된다. 따라서, 상변화 재료층(16)은 메모리 디바이스(201)(도 2A∼2B)와 반대 방향으로 기울어진다.
도 4B는 본 발명의 실시예에 따른 메모리 디바이스(401)의 형성을 도시한다. 논리적으로 이전의 동작의 결과를 필요로 하는 경우를 제외하고는, 여기에서 설명된 동작의 어느 것에 대해서도 특별한 순서는 불필요하다. 따라서, 아래의 동작들은 특정 순서로 실행되는 것으로서 설명되지만, 그 순서는 필요한 경우 변경될 수 있다.
제1 전극(14)은 상기 도 3A와 관련하여 설명한 바와 같이 형성될 수 있다. 도 4B에 도시된 바와 같이, 유전체 재료(19')의 메사가 제1 유전체층(12) 위에 형성된다. 유전체 메사(19')는 2개의 제1 전극(14)의 부분을 덮도록 형성된다. 상변화 재료의 층(16)이 유전체 메사(19')의 측벽 상에 형성된다. 도 4B에 도시된 구조를 얻기 위해, 유전체 메사(19')는 공지된 포토리소그래피 및 에칭 기술을 사용하여 메사를 형성하도록 예컨대, 유전체층을 패터닝 및 에칭함으로써 형성된다.
디바이스(201)(도 2A∼2B)에서와 같이, 유전체 메사(19')는 평면 사시도에서 거의 원형이다. 따라서, 상변화 재료층(16)은 평면 사시도에서 고리 형상이다. 그러나, 메사(19') 및 상변화 재료층(16)은 다른 형상을 가질 수 있다.
도 5A 및 도 5B는 본 발명의 다른 실시예에 따르는 상변화 메모리 디바이스(501)를 도시한다. 디바이스(501)는 2개의 메모리 소자(500a, 500b)를 포함하는 메모리 셀(505)을 포함한다. 상변화 메모리 디바이스(501)는, 제2 전극(22)이 유전체 메사(19')를 갖는 메사 구조(555)의 부분으로서 형성되는 것을 제외하고는 상변화 메모리 디바이스(401)(도 4A)와 유사하다. 상변화 재료층(16)은 메사 구조(555)의 측벽 상에 형성된다.
도 5B는 본 발명의 일 실시예에 따른 메모리 디바이스(501)의 형성을 도시한다. 논리적으로 이전의 동작의 결과를 필요로 하는 경우를 제외하고는, 여기에서 설명된 동작의 어느 것에 대해서도 특별한 순서는 불필요하다. 따라서, 아래의 동작들은 특정 순서로 실행되는 것으로서 설명되지만, 그 순서는 필요한 경우 변경될 수 있다.
제1 전극(14)은 상기 도 3A와 관련하여 설명한 바와 같이 형성된다. 도 5B에 도시된 바와 같이, 유전체층(19') 및 제2 전극(22)을 각각 포함하는 메사 구조(555)가 형성된다. 제2 전극(22)은 메사 구조(555)의 하나의 층으로서 형성된다. 메사 구조(555)는 2개의 제1 전극(14)의 부분들을 덮도록 형성된다. 상변화 재료의 층(16)이 메사 구조(555)의 측벽 상에 형성된다. 메사 구조(555)는 공지된 포토리소그래피 및 에칭 기술을 사용하여 메사를 형성하도록 예컨대, 유전체층을 패터닝 및 에칭함으로써 형성될 수 있다. 상변화 재료층(16)은 도 5A에 도시된 구조를 얻기 위해 메사 구조(555)의 측벽 상에 형성된다.
디바이스(201)(도 2A∼2B)와 유사하게, 예시된 실시예의 메사 구조(들)(555)는 평면 사시도에서 거의 원형이다. 따라서, 상변화 재료층(16)은 평면 사시도에서 고리 형상이다. 그러나, 메사 구조(555) 및 상변화 재료층(16)은 상기 논의된 바와 같이, 다른 형상을 가져도 된다.
도 6∼도 9는 본 발명의 부가적인 실시예들을 도시한다. 도 6∼도 9에 도시된 실시예들은 도 2A∼도 5의 실시예들과 유사하다. 도 6∼도 9 실시예에서는, 그러나, 각 제1 및 제2 전극이 2개의 메모리 소자와 관련된다. 바람직하게는, 특정 제1 전극 및 특정 제2 전극이 동작 중에 각 메모리 소자의 개별 선택을 허용하도록 동일한 2개의 메모리 소자와 관련하지 않는다. 도 6∼도 9 실시예에서는, 개구(도 2A∼3D에서와 같이)나 메사 구조(도 4A∼5B에서와 같이)의 측벽 상에 상변화 재료층을 형성하는 대신에, 제1 전극이 후술하는 바와 같이 개구나 메사 구조의 측벽 상에 형성된다.
도 6은 본 발명에 따르는 메모리 소자(600a, 600b)를 포함하는 메모리 셀(606)을 갖는 상변화 메모리 디바이스(601)를 도시한다. 상변화 메모리 디바이스(601)는 제1 전극(45)에 접촉하는 도전성 플러그(44)를 포함한다. 도전성 플러그(44)는 상기 도 3A와 관련하여 설명한 바와 같이 제1 전극(14)과 동일한 방식으로 형성된다.
제1 전극(45)은 유전체 재료층(19)의 측벽 상에 있다. 제1 전극(45) 및 유전체 재료층(19)은 상기 도 3B∼3D에서 설명한 바와 같이 상변화 재료층(16) 및 유전체 재료층(19)와 유사한 방식으로 형성된다. 따라서, 전극(45)용의 도전성 재료가 절연층(20) 내의 개구의 측벽 상에 형성된다. 그 후, 유전체 재료층(19)이 제1 전극(45) 사이의 개구 내에 형성된다. 평면 사시도에서, 유전체 재료층(19)은 거의 원형이다. 따라서, 제1 전극(45)은 평면 사시도에서 고리 형상이다. 유전체 재료층(19) 및 제1 전극(45)은 그러나, 다른 형상을 가질 수 있다.
선택적으로, 제1 전극은 유전체 재료층(19)의 측벽을 완전히 덮을 필요는 없고, 단일 메모리 소자(600a, 600b)에 대한 상변화 재료층(116)과 각각의 도전성 플러그(44) 사이의 전기 통신을 제공하기 위해 형성되는 것만 필요하다. 또한, 제1 전극(45)의 두께가 균일하게 도시되어 있지만, 본 발명은 거기에 제한되는 것은 아니다.
상변화 재료층(116) 및 제2 전극(22)은 절연층(21) 내 및 제1 전극(45) 위에 있다. 도 6에 도시된 바와 같이, 상변화 재료층(16) 및 제2 전극은 제1 전극(45) 및 도전성 플러그(44)로부터 오프셋된다. 따라서, 상변화 재료층(16)은 2개의 인접한 제1 전극(45)과 접촉하고 있다. 또한, 각 상부 전극(22)은 2개의 메모리 소자(600a, 600c)에 서비스한다. 도 7의 실시예에서는, 2개의 메모리 소자(700a, 700c)에 서비스하는 제2 전극(22)은 그들 2개의 메모리 소자(700a, 700c)에 대한 상변화 재료층(116) 사이에서 연장한다. 따라서, 제2 전극(22)은 상변화 재료층(113)의 상면(716) 및 측면(717)과 접촉하고 있다. 도 7에 도시된 상부 전극(22) 구조를 얻기 위해, 상변화 재료층(116)은 상부 전극(22)의 형성 전에 패터닝 및 에칭된다.
도 8은 본 발명에 따르는 메모리 소자(800a, 800b)를 포함하는 메모리 셀(808)을 갖는 메모리 디바이스(801)를 도시한다. 메모리 디바이스(801)는 제1 전극(45)이 유전체 메사(19')의 측벽 상에 형성되는 것을 제외하고는, 메모리 디바이스(601)(도 6)와 유사하다. 유전체 메사(19') 및 제1 전극(45)은 상기 도 3B∼ 도 3D에서 설명한 바와 같이 상변화 재료층(16) 및 유전체 재료층(19)과 유사한 방식으로 형성된다.
도 9는 본 발명에 따르는 메모리 소자(900a, 900b)를 포함하는 메모리 셀(909)을 갖는 메모리 디바이스(901)를 도시한다. 메모리 디바이스(901)는 제1 전극(45)이 유전체 메사(19')의 측벽 상에 형성되는 것을 제외하고는, 메모리 디바이스(701)(도 7)와 유사하다. 유전체 메사(19') 및 제1 전극(45)은 상기 도 3B∼도 3D에서 설명한 바와 같이 상변화 재료층(16) 및 유전체 재료층(19)과 유사한 방식으로 형성된다.
도 2A∼도 9에 도시된 실시예들이 2개의 메모리 소자를 포함하는 메모리 셀을 도시하고 있지만, 본 발명은 그것에 제한되는 것은 아니다. 본 발명에 따르는 메모리 셀은 2 이상의 메모리 소자를 포함할 수 있다. 예를 들면, 도 10에 도시된 바와 같이, 메모리 디바이스(1001)는 메모리 소자(1000a, 1000b, 1000c, 1000d)를 포함하는 메모리 셀(1010)을 포함한다. 각각의 메모리 소자(1000a, 1000b, 1000c, 1000d)는 동일한 제1 전극(14)과 관련된다. 메모리 소자(1000a)는 제1의 제2 전극(22a)과 관련되고; 메모리 소자(1000b)는 제2의 제2 전극(22b)과 관련되며; 메모리 소자(1000c)는 제3의 제2 전극(22c)과 관련되고; 메모리 소자(1000d)는 제4의 제2 전극(22d)과 관련된다. 따라서, 각 메모리 셀(1010)은 4개의 상이한 제2 전극(22)과 관련된다.
예시된 실시예에서, 제2 전극(22)은 4개의 메모리 소자(1000a, 1000e, 1000f, 1000g)에 의해 공유된다. 각 메모리 소자(1000a, 1000b, 1000c, 1000d, 1000e, 1000f, 1000g)가 개별적으로 어드레스될 수 있게 하기 위해, 하나의 메모리 소자만 예컨대, 소자(1000a)만이 특정 제1 및 제2 전극(14, 22) 세트에 의해 어드레스 가능해진다.
메모리 디바이스(1001) 메모리 소자(1000a, 1000b, 1000c, 1000d, 1000e, 1000f, 1000g)는 도 2B∼도 9와 관련하여 상술한 것 중 어느 것과 유사한 구조를 갖고, 각 메모리 셀이 4개의 메모리 소자(1000a, 1000b, 1000c, 1000d)를 포함하도록 구성되는 것을 제외하고는, 유사한 방식으로 형성된다. 이를 위해, 메모리 셀(1010)의 제1 전극(14)은 메모리 소자(1000a, 1000b, 1000c, 1000d)와 관련되도록 구성된다. 도 10 실시예에서는, 제1 및 제2 전극(14, 22)은 대략 플러스-부호("+") 형상을 갖지만, 특히 크로스, x, 다이아몬드, 사각형과 같은 다른 형상도 가능하다.
도 11A∼도 11C는 본 발명에 따라 구성되는 저항 가변 메모리 디바이스(1101)의 일부분의 일 실시예를 도시한다. 도 11A는 메모리 디바이스(1101)의 일부분의 평면도이고, 도 11B는 라인 11B-11B'를 따라 절단한 도 11A 디바이스(1101)의 횡단면도이다. 도 11C는 도 11B에 도시된 라인 11C-11C'를 따라 절단한 디바이스(1101)의 횡단면도이다.
메모리 디바이스(1101)는 상변화 메모리 디바이스로서 예시되고, 적어도 1 비트 즉, 논리 1 또는 0을 각각 저장하는 복수의 상변화 메모리 소자(1100a, 1100b)를 각각 포함하는 메모리 셀(1111)을 포함한다. 메모리 소자(1100a, 1100b)는 기판(10)에 의해 지지된다. 제1 유전체층(12)이 기판(10) 상에 형성되고, 도전 성 플러그(44)가 제1 유전체층(12) 내에 형성된다. 제1 전극(1114)이 제2 유전체층(20) 내에 형성된다. 각 제1 전극(1114)은 도전성 플러그(44) 위에 형성되어 그와 접촉하고 있다.
제3 유전체층(1121)(도 11C)가 제1 전극(1114) 및 제2 유전체층(20) 위에 있다. 제2 전극(1122)이 제3 유전체층(1121) 위에 있다. 제3 유전체층(1121) 및 제2 전극(1122)은 x 방향으로 행으로 배향된 메사(1133)로서 형성된다. 제4 유전체층(1131)이 메사(1133) 위에 형성된다. 도 11A의 실시예에서는, 평면 사시도에서, 메사(1133)는 직사각형 형상을 갖지만, 사각형이나 원형과 같은 다른 형상도 가능하다. 제2 전극(1122)은 인접한 제1 전극들(1114) 사이에 형성되어, 제2 전극(1122)의 측면 에지(1123)가 제1 전극(1114)의 측면 에지(1115) 바로 위에 있게 된다.
각 상변화 재료층(1116)은 각각의 제2 전극(1122) 및 제3 유전체층(1121)의 측벽 상에 있고, 각각의 제1 전극(1114)와 접촉하고 있다. 도 11A 및 도 11B에 도시된 실시예에서는, 상변화 재료층(1116)은 제1 전극(1114) 바로 위에 있는 제3 유전체층 라인(1121) 및 제2 전극(1122)의 부분들 상에만 있다.
메모리 소자(1100a, 1100b)는 제1 및 제2 전극과 상변화 재료층(1116)의 일부분이 전기적으로 교차하는 장소에 대응한다. 각 제1 전극(1114)은 2개의 메모리 소자(1100a, 1100b)와 관련된다. 예시된 실시예에서는, 각 제2 전극(1122)도 또한 2개의 메모리 소자(1100a, 1100b)와 관련된다. 각 메모리 소자(1100a, 1100b)가 개별적으로 어드레스 가능하게 되도록 하기 위해, 특정 제1 전극(1114) 및 특정 제 2 전극(1122)은 바람직하게는 하나 이상의 동일한 메모리 소자(1100a, 1100b)와 관련되지 않는다. 도시된 실시예에서는, 메모리 소자(1100a)는 제1의 제2 전극(1122a)과 관련되고, 메모리 소자(1100b)는 제2의 제2 전극(1122b)과 관련된다.
각 메모리 소자(1100a, 1100b)에 대한 상변화 재료층(1116)이 제2 전극(1122)의 측벽 상에만 형성되기 때문에, 각 메모리 소자(1100a, 1100b)에 대한 상변화 재료층(1116)의 접촉 면적은 최소화된다. 메모리 소자(1100a, 1100b)의 프로그래밍 볼륨 및 메모리 소자(1100a, 1100b)에 대한 상변화를 달성하는 데 필요한 전압도 또한 최소화된다. 또한, 전극(1114, 1122)이 메모리 소자(1100a, 1100b) 간에 공유되기 때문에, 디바이스(1101)의 비트 밀도는 종래 기술의 디바이스 예컨대, 메모리 소자(1)(도 1)를 포함하는 디바이스 보다 증가될 수 있다. 더욱이, 프로그래밍 볼륨은 각 메모리 소자에 대해 고정되고, 프로그래밍 펄스에 의존하지 않으며, 디바이스 스위칭 균일성도 또한 향상된다.
부가적인 유전체층, 컨택트 및 금속 라인도 디바이스(1101)에 포함될 수 있다. 예를 들면, 금속 라인과 제1 전극(1114)로의 컨택트(1151)가 포함될 수 있다.
도 12A∼도 12E는 도 11A 및 도 11B에 도시된 상변화 메모리 디바이스(1101)를 제조하는 방법의 일 실시예를 도시한다. 논리적으로 이전의 동작의 결과를 필요로 하는 경우를 제외하고는, 여기에서 설명된 동작의 어느 것에 대해서도 특별한 순서는 불필요하다. 따라서, 아래의 동작들은 특정 순서로 실행되는 것으로서 설명되지만, 그 순서는 필요한 경우 변경될 수 있다.
도 12A에 도시된 바와 같이, 제1 유전체층(12)이 기판(10) 위에 형성된다. 제1 유전체층(12)은 비아(24)를 생성하도록 에칭되고, 그 내부에 도전성 플러그(44)가 형성된다. 도전성 플러그(44)는 특히 티타늄-니트라이드(TiN), 티타늄-알루미늄-니트라이드(TiAlN), 티타늄-텅스텐(TiW), 플래티늄(Pt)이나 텅스텐(W)과 같은 어떤 적절한 도전성 재료로 형성된다.
도 12B에 도시된 바와 같이, 제2 절연층(20)이 도전성 플러그(44) 및 제1 절연층(12) 위에 형성된다. 개구(1205)가 어떤 적절한 기술에 의해 각 도전성 플러그(44) 위에 형성되어 그와 정렬된다. 예시된 실시예에서는, 개구(1205)는 거의 사각형 평면 형상을 갖고 형성되지만, 개구(1205)는 예컨대, 직사각형, 사각형 또는 다른 형상과 같은 어떠한 형상을 가져도 된다. 제1 전극은 특히 티타늄-니트라이드(TiN), 티타늄-알루미늄-니트라이드(TiAlN), 티타늄-텅스텐(TiW), 플래티늄(Pt)이나 텅스텐(W)과 같은 어떤 적절한 도전성 재료로 형성된다.
도 12C는 제2 전극(1122)을 형성하기 위한 도전성 재료층 및 제3 유전체층(1121)의 증착을 도시한다. 제3 유전체층(1121) 및 도전성 재료층은 제3 유전체층(1121) 및 제2 전극(1122)을 형성하도록 라인으로 패터닝된다. 제3 유전체층(1121)의 측면 에지(1132)(도 11C)는 제1 전극(1114)과 접촉하여 형성된다. 이것이 제2 전극(1122)의 측면 에지(1123)(도 11A 및 도 11C)가 제1 전극(1114)의 측면 에지(1115) 바로 위에 있도록 허용한다. 제2 전극은 어떤 적절한 도전성 재료로 형성되고, 도전성 플러그(44) 및/또는 제1 전극(1114)과 동일한 재료일 수 있다.
도 12D에 도시된 바와 같이, 상변화 재료의 층(1116) 예컨대, 약 100Å의 두 께를 갖는 얇은 층이 제2 전극(1122) 위 및 제1 전극(1114) 위에 형성된다. 선택적으로, 제2 전극(1122) 및 제3 유전체층(1121)의 측벽들은 도 11C에 도시된 바와 같이 상변화 재료층(1116)으로의 측벽들의 커버리지를 촉진하도록 기울어져 있다. 상변화 재료는 도 3C와 관련하여 상술한 것과 같은 어떤 적절한 상변화 재료이다.
스페이서 에치가 제2 전극 라인들(1122) 사이의 및 제2 전극(1122)의 상면 상의 상변화 재료를 제거하고, 제2 전극(1122)의 측벽 상에 상변화 재료의 얇은 층(1116)을 남기도록 사용된다. 메모리 소자(1100a, 1100b)의 프로그램 가능 볼륨은 상변화 재료층(1116)의 두께를 조정함으로써 조정될 수 있다. 원하는 경우, 상변화 재료층(1116)이 각 제2 전극(1122)의 측벽의 길이를 따라 남겨질 수 있다. 도 12E는 각 제2 전극(1122)의 측벽의 길이를 따라 상변화 재료층(1116)을 갖는 메모리 디바이스(1101)의 평면 사시도이다.
제2 전극 라인(1122) 및 상변화 재료(1116)는 그 후, 개별적인 메사(1133)(도 11B 및 도 11C)를 형성하도록 에칭된다. 이를 위해, 포토레지스트의 층(도시 생략)이 제1 전극(1114)과 접촉하는 상변화 재료층(1116)의 부분을 보호하도록 형성된다. 건식 에치가 상변화 재료층(1116), 제3 유전체층(1121) 및 제2 전극 라인(1122)의 보호되지 않은 부분을 제거하도록 실행된다. 개별적인 메사(1133)를 절연시키기 위해, 제4 유전체층(1131)이 도 11B에 도시된 구조를 얻도록 메사(1133) 위에 형성된다. 각 제1 전극(1114)과 관련된 상변화 재료층(1116)을 절연시킴으로써, 메모리 소자(1100a, 1100b) 간의 크로스토크(cross talk)가 감소될 수 있다.
실시예들을 프로그램 가능한 저항 재료로서 상변화 재료를 채용한 것으로서 설명해왔다. 실시예들은 또한 상변화 재료층 대신에 다른 프로그램 가능한 저항 재료의 하나 이상의 층을 채용해도 된다. 다른 프로그램 가능한 저항 재료의 예들은, 참고로 그 개시내용이 본 명세서에 통합되어 있는 아래의 마이크론 테크놀로지 인코포레이티드에 양도된 여러 개의 특허 및 특허출원에 개시된 금속 도핑된 칼코게나이드 유리 및 그들 프로그램 가능한 저항 재료와 같은 것을 포함하지만, 그것에 제한되는 것은 아니다: 미국 특허출원 제10/765,393; 미국 특허출원 제09/853,233호; 미국 특허출원 제10/022,722호; 미국 특허출원 제10/663,741호; 미국 특허출원 제09/988,984호; 미국 특허출원 제10/121,790호; 미국 특허출원 제09/941,544호; 미국 특허출원 제10/193,529호; 미국 특허출원 제10/100,450호; 미국 특허출원 제10/231,779호; 미국 특허출원 제10/893,299호; 미국 특허 제10/077,872호; 미국 특허출원 제10/865,903호; 미국 특허출원 제10/230,327호; 미국 특허출원 제09/943,190호; 미국 특허출원 제10/622,482호; 미국 특허출원 제10/081,594호; 미국 특허출원 제10/819,315호; 미국 특허출원 제11/062,436호; 미국 특허출원 제10/899,010호; 및 미국 특허출원 제10/796,000호.
도 13은 본 발명에 따라 구성되는 저항 가변 메모리 디바이스(201)를 갖는 적어도 하나의 메모리 회로(1326)를 포함하는 간략화된 프로세서 시스템(1300)을 도시한다. 메모리 회로는 대신에, 본 발명에 따라 구성되는 어떤 다른 저항 가변 메모리 디바이스 예컨대, 디바이스(401, 501, 601, 701, 801, 901, 1001, 1101)를 포함할 수 있다.
하나 이상의 프로세서, 예컨대, 컴퓨터, 전화기, PDA, 또는 다른 제어 시스템을 포함하는 어떤 시스템일 수 있는 도 13 프로세서 시스템(1300)은 통상적으로, 마이크로프로세서, 디지털 신호 프로세서, 또는 버스(1321)를 통해 입/출력(I/O) w장치(1325)와 통신하는 다른 프로그램 가능한 디지털 논리 장치와 같은 중앙 처리 장치(CPU)(1322)를 포함한다. 메모리 회로(1326)는 일반적으로 메모리 제어기를 통하여 버스(1321)를 통해 CPU(1322)와 통신한다.
컴퓨터 시스템의 경우에는, 프로세서 시스템(1300)은 버스(1321)를 통해 CPU(1322) 및 하드 드라이브(1324)와 또한 통신하는 컴팩트 디스크(CD) ROM 드라이브(1323)와 같은 주변 장치를 포함해도 된다. 원하는 경우, 메모리 회로(1326)는 단일 집적 회로에 프로세서 예컨대, CPU(1322)와 결합되어도 된다.
상기 설명 및 도면들은 본 발명의 특징 및 이점을 달성하는 예시적인 실시예의 설명으로만 간주된다. 특정 프로세스 상태 및 구조에 대한 변형 및 치환이 본 발명의 사상 및 범위를 벗어남 없이 이루어질 수 있다. 따라서, 본 발명은 이상의 설명 및 도면들에 의해 한정되는 것으로 보지 않고, 첨부되는 청구항들의 범위에 의해서만 제한된다.

Claims (64)

  1. 복수의 메모리 셀을 포함하는 메모리 디바이스로서, 적어도 하나의 메모리 셀은:
    제1 전극;
    상기 제1 전극과 접촉하는 저항 가변 재료;
    상기 저항 가변 재료와 접촉하고, 상기 제1 전극과 관련하여 제1 메모리 소자를 정의하는 제1의 제2 전극; 및
    상기 저항 가변 재료와 접촉하고, 상기 제1 전극과 관련하여 제2 메모리 소자를 정의하는 제2의 제2 전극을 포함하는, 메모리 디바이스.
  2. 청구항 1에 있어서, 복수의 메모리 셀을 더 포함하고, 상기 제2의 제2 전극은 적어도 2개의 메모리 셀과 관련되는, 메모리 디바이스.
  3. 청구항 2에 있어서, 상기 제2 전극들은 도전성 메사(mesa)인, 메모리 디바이스.
  4. 청구항 1에 있어서, 상기 제1 전극들은 평면 사시도에서 원 형상을 갖는, 메모리 디바이스.
  5. 청구항 1에 있어서, 상기 제1 전극들은 평면 사시도에서 고리 형상을 갖는, 메모리 디바이스.
  6. 청구항 1에 있어서, 상기 메모리 셀은 상기 저항 가변 재료와 접촉하고, 상기 제1 전극과 관련하여 제3 메모리 소자를 정의하는 제3의 제2 전극; 및
    상기 저항 가변 재료와 접촉하고, 상기 제1 전극과 관련하여 제4 메모리 소자를 정의하는 제4의 제2 전극을 더 포함하는, 메모리 디바이스.
  7. 청구항 6에 있어서, 상기 제1 전극들 및 상기 제2 전극들은 평면 사시도에서 대략 "+" 형상을 갖는, 메모리 디바이스.
  8. 청구항 6에 있어서, 복수의 메모리 셀을 더 포함하고, 각 제2 전극은 4개의 메모리 셀과 관련되는, 메모리 디바이스.
  9. 청구항 1에 있어서, 상기 저항 가변 재료는 상변화 재료를 포함하는, 메모리 디바이스.
  10. 프로세서; 및
    상기 프로세서에 연결되어 메모리 어레이를 포함하는 메모리 디바이스를 포함하는 프로세서 시스템으로서, 상기 메모리 어레이는,
    복수의 메모리 셀을 포함하고, 적어도 하나의 메모리 셀은,
    제1 전극, 상기 제1 전극과 접촉하는 저항 가변 재료의 제1 부분, 및 상기 저항 가변 재료의 제1 부분과 접촉하는 제1의 제2 전극을 포함하는 제1 메모리 소자; 및
    제1 전극, 상기 제1 전극과 접촉하는 저항 가변 재료의 제2 부분, 및 상기 저항 가변 재료의 제2 부분과 접촉하는 제2의 제2 전극을 포함하는 제2 메모리 소자를 포함하는, 프로세서 시스템.
  11. 청구항 10에 있어서, 상기 제2의 제2 전극은 적어도 2개의 메모리 셀과 관련되는, 프로세서 시스템.
  12. 청구항 10에 있어서, 상기 저항 가변 재료의 제1 및 제2 부분들은 인접하는, 프로세서 시스템.
  13. 청구항 10에 있어서, 상기 적어도 하나의 메모리 셀은,
    제1 전극, 상기 제1 전극과 접촉하는 저항 가변 재료의 제3 부분, 및 상변화 재료의 제3 부분과 접촉하는 제3의 제2 전극을 포함하는 제3 메모리 소자; 및
    제1 전극, 상기 제1 전극과 접촉하는 저항 가변 재료의 제4 부분, 및 상변화 재료의 제4 부분과 접촉하는 제4의 제2 전극을 포함하는 제4 메모리 소자를 더 포함하는, 프로세서 시스템.
  14. 청구항 13에 있어서, 각 제2 전극들은 4개의 메모리 셀과 관련되는, 프로세서 시스템.
  15. 제1 전극;
    상기 제1 전극과 접촉하는 저항 가변 재료의 적어도 하나의 층;
    저항 가변 재료의 상기 적어도 하나의 층의 제1 부분과 접촉하는 제1의 제2 전극;
    저항 가변 재료의 상기 적어도 하나의 층의 제2 부분과 접촉하는 제2의 제2 전극을 포함하는, 메모리 셀.
  16. 청구항 15에 있어서, 상기 제1 전극은 제1 절연층 내에 있는, 메모리 셀.
  17. 청구항 16에 있어서, 상기 제1 전극은 평면 사시도에서 원 형상을 갖는, 메모리 셀.
  18. 청구항 16에 있어서, 상기 적어도 하나의 저항 가변 재료층은 유전체 재료의 메사의 측벽 상에 있는, 메모리 셀.
  19. 청구항 16에 있어서, 상기 적어도 하나의 상변화 재료층은 제1 유전체층 내 의 개구의 측벽 상에 있는, 메모리 셀.
  20. 청구항 15에 있어서, 상기 제1 전극은 유전체 재료의 메사의 측벽 상에 있는, 메모리 셀.
  21. 청구항 20에 있어서, 상기 제1 전극은 평면 사시도에서 고리 형상을 갖는, 메모리 셀.
  22. 청구항 20에 있어서, 제1 및 제2 저항 가변 재료층을 더 포함하고, 상기 제1 저항 가변 재료층은 상기 제1 전극의 제1 부분과 접촉하며, 상기 제2 저항 가변 재료층은 상기 제1 전극의 제2 부분과 접촉하는, 메모리 셀.
  23. 청구항 22에 있어서, 상기 제1의 제2 전극은 상기 제1 저항 가변 재료층의 상면 및 측면을 따라 상기 제1 저항 가변 재료층과 접촉하는, 메모리 셀.
  24. 청구항 15에 있어서, 상기 제1 전극은 제1 유전체층 내의 개구의 측벽 상에 있는, 메모리 셀.
  25. 청구항 24에 있어서, 상기 제1 전극은 평면 사시도에서 고리 형상을 갖는, 메모리 셀.
  26. 청구항 24에 있어서, 제1 및 제2 저항 가변 재료층을 더 포함하고, 상기 제1 저항 가변 재료층은 상기 제1 전극의 제1 부분과 접촉하며, 상기 제2 저항 가변 재료층은 상기 제1 전극의 제2 부분과 접촉하는, 메모리 셀.
  27. 청구항 26에 있어서, 상기 제1의 제2 전극은 상기 제1 저항 가변 재료층의 상면 및 측면을 따라 상기 제1 저항 가변 재료층과 접촉하는, 메모리 셀.
  28. 청구항 15에 있어서, 제1 및 제2 저항 가변 재료층을 더 포함하고, 상기 제1 및 제2의 제2 전극들은 도전성 메사이고, 상기 제1 저항 가변 재료층은 상기 제1의 제2 전극의 측벽 상에 있으며, 상기 제2 저항 가변 재료층은 상기 제2의 제2 전극의 측벽 상에 있는, 메모리 셀.
  29. 청구항 15에 있어서, 상기 저항 가변 재료의 적어도 하나의 층의 제3 부분과 접촉하는 제3의 제2 전극 및 상기 저항 가변 재료의 적어도 하나의 층의 제4 부분과 접촉하는 제4의 제2 전극을 더 포함하는, 메모리 셀.
  30. 청구항 29에 있어서, 상기 제1 전극은 평면 사시도에서 대략 "+" 형상을 갖는, 메모리 셀.
  31. 청구항 15에 있어서, 상기 저항 가변 재료는 상변화 재료인, 메모리 셀.
  32. 제1 유전체층 내의 제1 전극;
    상기 제1 전극 및 제1 유전체층 위의 제2 유전체층;
    상기 제2 유전체층 내의 개구로서, 경사진 측벽을 갖는 개구;
    상기 측벽의 적어도 일부분 상의 상변화 재료;
    상기 개구를 충전하는 제3 유전체층;
    상기 상변화 재료의 제1 부분과 접촉하는 제1의 제2 전극; 및
    상기 상변화 재료의 제2 부분과 접촉하는 제2의 제2 전극을 포함하는, 메모리 셀.
  33. 청구항 32에 있어서, 상기 상변화 재료는 상기 개구의 상기 측벽의 전체를 덮는, 메모리 셀.
  34. 청구항 32에 있어서, 상기 제1 전극은 평면 사시도에서 원 형상을 갖는, 메모리 셀.
  35. 제1 유전체층 내의 제1 전극;
    상기 제1 전극 위의 유전체 메사로서, 경사진 측벽을 갖는 유전체 메사;
    상기 측벽의 적어도 일부분 상의 상변화 재료;
    상기 상변화 재료의 제1 부분과 접촉하는 제1의 제2 전극; 및
    상기 상변화 재료의 제2 부분과 접촉하는 제2의 제2 전극을 포함하는, 메모리 셀.
  36. 청구항 35에 있어서, 상기 상변화 재료는 상기 메사의 상기 측벽의 전체를 덮는, 메모리 셀.
  37. 청구항 35에 있어서, 상기 제1 전극은 평면 사시도에서 원 형상을 갖는, 메모리 셀.
  38. 제1 유전체층 내의 도전성 플러그;
    상기 도전성 플러그 및 제1 유전체층 위의 제2 유전체층;
    상기 제2 유전체층 내의 개구로서, 경사진 측벽을 갖는 개구;
    상기 측벽의 적어도 일부분 상의 도전성 재료로서, 제1 전극으로서의 역할을 하는 도전성 재료;
    상기 개구를 충전시키는 제3 유전체층;
    상기 제1 전극의 제1 부분과 접촉하는 상변화 재료의 제1 층;
    상기 제1 전극의 제2 부분과 접촉하는 상변화 재료의 제2 층;
    상기 상변화 재료의 제1 층 위의 제1의 제2 전극; 및
    상기 상변화 재료의 제2 층 위의 제2의 제2 전극을 포함하는, 메모리 셀.
  39. 청구항 38에 있어서, 상기 도전성 재료는 상기 개구의 상기 측벽의 전체를 덮는, 메모리 셀.
  40. 청구항 38에 있어서, 상기 개구는 평면 사시도에서 원 형상을 갖는, 메모리 셀.
  41. 제1 유전체층 내의 제1 도전성 플러그;
    제1 전극 위의 유전체 메사로서, 경사진 측벽을 갖는 유전체 메사;
    상기 측벽의 적어도 일부분 상의 도전성 재료로서, 제1 전극으로서의 역할을 하는 도전성 재료;
    상기 제1 전극 및 상기 유전체 메사 위의 제3 유전체층;
    상기 제1 전극의 제1 부분과 접촉하는 상변화 재료의 제1 층;
    상기 제1 전극의 제2 부분과 접촉하는 상변화 재료의 제2 층;
    상기 상변화 재료의 제1 층 위의 제1의 제2 전극; 및
    상기 상변화 재료의 제2 층 위의 제2의 제2 전극을 포함하는, 메모리 셀.
  42. 청구항 41에 있어서, 상기 상변화 재료는 상기 메사의 상기 측벽의 전체를 덮는, 메모리 셀.
  43. 청구항 41에 있어서, 상기 메사는 평면 사시도에서 원 형상을 갖는, 메모리 셀.
  44. 제1 유전체층 내의 제1 전극;
    상기 제1 전극의 제1 부분 위의 유전체 재료의 제1 층;
    상기 제1 유전체층 위의 제1의 제2 전극;
    상기 제1 전극의 제2 부분 위의 유전체 재료의 제2 층;
    상기 제2 유전체층 위의 제2의 제2 전극;
    상기 제1 유전체층 및 상기 제1의 제2 전극의 측벽의 적어도 일부분 상의 상변화 재료의 제1 층으로서, 상기 제1 전극과 접촉하는 상변화 재료의 제1 층; 및
    상기 제2 유전체층 및 상기 제2의 제2 전극의 측벽의 적어도 일부분 상의 상변화 재료의 제2 층으로서, 상기 제1 전극과 접촉하는 상변화 재료의 제2 층을 포함하는, 메모리 셀.
  45. 청구항 44에 있어서, 상기 제1의 제2 전극 및 상기 제2의 제2 전극의 적어도 하나의 상기 측벽은 경사져 있는, 메모리 셀.
  46. 청구항 44에 있어서, 상기 제1의 제2 전극 및 제1 유전체층은 제1 메사로서 구성되고, 상기 제2의 제2 전극 및 제2 유전체층은 제2 메사로서 구성되는, 메모리 셀.
  47. 청구항 46에 있어서, 상기 제1 및 제2 메사는 평면 사시도에서 직사각형 형상을 갖는, 메모리 셀.
  48. 제1 전극을 형성하는 단계;
    상기 제1 전극과 접촉하는 저항 가변 재료의 적어도 하나의 층을 형성하는 단계;
    상기 저항 가변 재료의 적어도 하나의 층의 제1 부분과 접촉하는 제1의 제2 전극을 형성하는 단계; 및
    상기 저항 가변 재료의 적어도 하나의 층의 제2 부분과 접촉하는 제2의 제2 전극을 형성하는 단계를 포함하는, 메모리 셀의 형성 방법.
  49. 청구항 48에 있어서, 기판 위에 제1 유전체층을 형성하는 단계를 더 포함하고, 상기 제1 전극을 형성하는 단계는 제1 절연층 내에 상기 제1 전극을 형성하는 단계를 포함하는, 메모리 셀의 형성 방법.
  50. 청구항 49에 있어서, 상기 제1 전극은 평면 사시도에서 원 형상을 갖고 형성되는, 메모리 셀의 형성 방법.
  51. 청구항 49에 있어서, 상기 제1 전극 위에 유전체 메사를 형성하는 단계를 더 포함하고, 상기 적어도 하나의 저항 가변 재료층은 상기 유전체 메사의 측벽 상에 형성되는, 메모리 셀의 형성 방법.
  52. 청구항 48에 있어서,
    상기 제1 전극 및 제1 유전체층 위에 제2 유전체층을 형성하는 단계, 및
    상기 제2 유전체층 내에 경사진 측벽을 갖는 개구를 형성하는 단계를 더 포함하고, 상기 적어도 하나의 저항 가변 재료층은 상기 개구의 측벽 상에 형성되는, 메모리 셀의 형성 방법.
  53. 청구항 48에 있어서,
    기판 위에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 내에 제1 도전성 플러그를 형성하는 단계; 및
    상기 제1 도전성 플러그 위에 유전체 메사를 형성하는 단계를 더 포함하고, 상기 제1 전극은 상기 유전체 메사의 측벽 상에 형성되는, 메모리 셀의 형성 방법.
  54. 청구항 53에 있어서, 제1 및 제2 저항 가변 재료층을 형성하는 단계를 더 포함하고, 상기 제1 저항 가변 재료층은 상기 제1 전극의 제1 부분과 접촉하여 형성되며, 상기 제2 저항 가변 재료층은 상기 제1 전극의 제2 부분과 접촉하여 형성되는, 메모리 셀의 형성 방법.
  55. 청구항 54에 있어서, 상기 제1의 제2 전극은 상기 제1 저항 가변 재료층의 상면 및 측면을 따라 상기 제1 저항 가변 재료층과 접촉하여 형성되는, 메모리 셀의 형성 방법.
  56. 청구항 53에 있어서, 상기 제1 전극은 평면 사시도에서 고리 형상을 갖고 형성되는, 메모리 셀의 형성 방법.
  57. 청구항 48에 있어서,
    기판 위에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 내에 제1 도전성 플러그를 형성하는 단계;
    상기 제1 도전성 플러그 및 상기 제1 유전체층 위에 제2 유전체층을 형성하는 단계; 및
    상기 제2 유전체층 내에 개구를 형성하는 단계를 더 포함하며, 상기 개구는 경사진 측벽을 갖고, 상기 제1 전극은 상기 개구의 측벽 상에 형성되는, 메모리 셀의 형성 방법.
  58. 청구항 57에 있어서, 제1 및 제2 저항 가변 재료층을 형성하는 단계를 더 포함하고, 상기 제1 저항 가변 재료층은 상기 제1 전극의 제1 부분과 접촉하여 형성되며, 상기 제2 저항 가변 재료층은 상기 제1 전극의 제2 부분과 접촉하여 형성되는, 메모리 셀의 형성 방법.
  59. 청구항 58에 있어서, 상기 제1의 제2 전극은 상기 제1 저항 가변 재료층의 상면 및 측면을 따라 상기 제1 저항 가변 재료층과 접촉하여 형성되는, 메모리 셀의 형성 방법.
  60. 청구항 57에 있어서, 상기 제1 전극은 평면 사시도에서 고리 형상을 갖고 형성되는, 메모리 셀의 형성 방법.
  61. 청구항 48에 있어서, 제1 및 제2 상변화 재료층을 형성하는 단계를 더 포함하고, 상기 제1 및 제2의 제2 전극을 형성하는 단계는 제1 및 제2 전극 라인을 형성하는 단계를 포함하며, 상기 제1 저항 가변 재료층은 상기 제1의 제2 전극의 측벽 상에 형성되며, 상기 제2 저항 가변 재료층은 상기 제2의 제2 전극의 측벽 상에 형성되는, 메모리 셀의 형성 방법.
  62. 청구항 48에 있어서,
    상기 저항 가변 재료 위에, 상기 제1 전극과 관련되어 제3 메모리 소자를 정의하는 제3의 제2 전극을 형성하는 단계; 및
    상기 저항 가변 재료 위에, 상기 제1 전극과 관련되어 제4 메모리 소자를 정의하는 제4의 제2 전극을 형성하는 단계를 더 포함하는, 메모리 셀의 형성 방법.
  63. 청구항 62에 있어서, 상기 제1 전극은 평면 사시도에서 대략 "+" 형상을 갖고 형성되는, 메모리 셀의 형성 방법.
  64. 청구항 48에 있어서, 상기 저항 가변 재료는 상변화 재료를 포함하는, 메모리 셀의 형성 방법.
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