KR20090038588A - 패키지 및 그 제조방법 - Google Patents

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KR20090038588A
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Abstract

패키지 및 그 제조방법이 개시된다. 회로기판 및 회로기판에 실장되는 전자소자 사이에 액상의 언더필(underfill)을 주입하여 패키지를 제조하는 방법으로서, 회로기판에 언더필의 주입영역에 상응하여 선택적으로 플라즈마 처리하는 단계, 회로기판에 전자소자를 실장하는 단계 및 전자소자와 회로기판 사이에 언더필을 주입하는 단계를 포함하는 패키지 제조방법은, 전자소자가 안착되는 회로기판 면의 언더필의 주입영역에만 선택적으로 플라즈마 처리를 행하여 언더필의 웨팅성(wetting)을 조절할 수 있고, 언더필이 주변에 과도하게 유출되는 것을 방지하여 패키지의 불량율을 낮추고 접속신뢰도를 높일 수 있다.
언더필, 플라즈마, 식각, 트렌치, 패키지, 전자소자

Description

패키지 및 그 제조방법{Package and manufacturing method thereof}
본 발명은 패키지 및 그 제조방법에 관한 것이다.
최근 전자기기의 박형화, 소형화, 고기능화에 따라 전자소자를 기판에 탑재하는 패키징(packaging)기술에 있어서도 고밀도 실장이 요구되고 있으며, 이에 따라 칩 스케일 패키지 형태의 실장 기술이 등장하게 되었다.
인쇄회로기판 상에 전자소자를 실장하는 경우 전자소자와의 접속 신뢰성을 확보하기 위해 전자소자와 인쇄회로기판 사이에 형성되는 갭에 언더필을 채워 기판과 전자소자와의 접속을 보강하게 된다.
한편, 기판 상에 전자소자를 실장하기 전에 기판의 세척, 기판 표면의 개질 및 언더필과 접착력을 증가하기 위한 조도를 형성하기 위해 전자소자가 안착되는 기판 면에 플라즈마 처리를 행한다.
도 1은 종래 기술에 따른 패키지를 나타낸 상면도이다. 도 1을 참조하면, 인쇄회로기판(102)의 중앙부에 반도체칩(104)이 실장되어 있고 그 주변에 외부 장치 와의 전기적 접속을 위한 전극패드(106)가 고밀도로 형성되어 있다. 또한, 반도체칩(104)과 기판(102)이 이루는 갭 상이에는 언더필(108)을 주입하여 반도체칩(104)과 기판(102)의 접속을 보강하게 된다.
이러한 언더필(108)은 액상의 수지로서 기판과 전자소자와의 갭 사이에 주입하는 경우 일정량이 주변부로 유출되는데, 기판 전면에 대한 플라즈마 처리로 인해 언더필이 언더필의 주입영역(110)을 넘어 과도하게 퍼져나가 오버스프레딩(overspreading)현상이 발생하여 기판 면에 균일한 언더필 주입이 어렵다는 문제점이 있다.
또한, 최근 전자산업의 발달에 따라 전자소자가 고밀도로 기판 상에 실장되고 회로패턴이 고밀도로 형성되는 추세에서, 도 1에 도시된 바와 같이, 이러한 언더필의 오버스프레딩이 근접한 접속패드나 회로패턴까지 이르는 경우 패키지의 전기적 작동에 악영향을 미치게 되어 제품의 불량을 야기한다는 문제점이 있다.
본 발명은 전자소자가 안착되는 기판 면의 언더필의 주입영역에만 선택적으로 플라즈마 처리를 행하여 언더필의 웨팅성(wetting)을 조절하고, 언더필이 주변에 과도하게 유출되는 것을 방지하여 패키지의 불량율을 낮추고 접속신뢰도를 높일 수 있는 패키지 및 패키지 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 회로기판 및 회로기판에 실장되는 전자소자 사이에 액상의 언더필(underfill)을 주입하여 패키지를 제조하는 방법으로서, 회로기판에 언더필의 주입영역에 상응하여 선택적으로 플라즈마 처리하는 단계, 회로기판에 전자소자를 실장하는 단계 및 전자소자와 회로기판 사이에 언더필을 주입하는 단계를 포함하는 패키지 제조방법이 제공된다.
한편, 회로기판에는 회로패턴이 형성되며, 회로패턴과 전기적으로 연결되는 솔더범프를 회로기판의 표면에 형성하는 단계를 더 포함할 수 있다.
선택적으로 플라즈마 처리하는 단계는, 플라즈마 처리하여 언더필의 주입영역을 식각하고 트렌치(trench)를 형성하는 단계를 포함할 수 있다.
트렌치를 형성하는 단계는, ICP-RIE(inductive coupled plasma reactive ion etching)에 의해 수행될 수 있다.
선택적으로 플라즈마 처리하는 단계는, 언더필의 주입영역에 상응하는 개구부가 형성된 마스크를 회로기판에 적층하는 단계 및 회로기판을 플라즈마 처리하는 단계를 포함할 수 있다.
회로기판의 표면에는 솔더 레지스트층이 적층될 수 있으며, 선택적으로 플라즈마 처리하는 단계는, 솔더 레지스트층을 플라즈마 처리하는 단계를 포함할 수 있다.
언더필은 저점성의 에폭시 수지를 포함할 수 있다.
또한, 본 발명의 다른 측면에 따르면, 회로기판과, 회로기판에 실장되는 전 자소자와, 회로기판과 전자소자 사이에 주입되는 언더필을 포함하되, 회로기판에는 언더필의 주입영역에 상응하는 트렌치(trench)가 형성되는 것을 특징으로 하는 패키지가 제공된다.
한편, 회로기판에는 회로패턴이 형성되며, 회로기판의 표면에 형성되며, 회로패턴과 전기적으로 연결되는 솔더범프를 더 포함할 수 있다.
트렌치는 플라즈마 처리를 수행하여 형성될 수 있다.
플라즈마 처리는 ICP-RIE(inductive coupled plasma reactive ion etching)일수 있다.
회로기판의 표면에 적층되는 솔더 레지스트층을 더 포함할 수 있으며, 트렌치는 솔더 레지스트층을 식각하여 형성될 수 있다.
언더필은 저점성의 에폭시 수지를 포함하여 이루어질 수 있다.
전자소자가 안착되는 회로기판 면의 언더필의 주입영역에만 선택적으로 플라즈마 처리를 행하여 언더필의 웨팅성(wetting)을 조절할 수 있고, 언더필이 주변에 과도하게 유출되는 것을 방지하여 패키지의 불량율을 낮추고 접속신뢰도를 높일 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 패키지 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 일 실시예에 따른 패키지 제조방법의 순서도이고, 도 3 내지 도 8은 본 발명의 일 실시예에 따른 패키지 제조방법의 흐름도이다. 도 3 내지 도 8을 참조하면, 회로기판(12), 전극패드(14), 언더필의 주입영역(15), 전자소자(16), 개구부(17), 트렌치(18), 언더필(20), 금속패드(22), 마스크(26), 플라즈마 처리(27), 범프(28), 디스펜서(30), 솔더범프(32)가 도시되어 있다.
본 실시예는 회로기판(12) 및 회로기판(12)에 실장되는 전자소자(16) 사이에 액상의 언더필(20)(underfill)을 주입하여 패키지를 제조하는 방법으로서, 회로기판(12)에 언더필의 주입영역(15)에 상응하여 선택적으로 플라즈마 처리(27)하는 단계, 회로기판(12)에 전자소자(16)를 실장하는 단계 및 전자소자(16)와 회로기판(12) 사이에 언더필(20)을 주입하는 단계를 포함하여, 전자소자(16)가 안착되는 기판 면의 언더필의 주입영역(15)에만 선택적으로 플라즈마 처리(27)를 행하여 언더필(20)의 웨팅성(wetting)을 조절하고, 언더필(20)이 주변에 과도하게 유출되는 것을 방지하여 패키지의 불량율을 낮추고 접속신뢰도를 높일 수 있다.
본 실시예에 따라 패키지를 제조하는 방법을 살펴 보면, 먼저, 도 3에 도시된 바와 같이, 금속패드(22)와 전극패드(14)가 형성된 회로기판(12)이 제공된다. 회로기판(12)의 양면에는 외부 기기와의 전기적 접속을 위한 전극패드(14)가 다수 형성될 수 있다. 전자소자(16)는 회로기판(12)에 미리 형성되어 있는 금속패드(22)에 범프(28)를 매개로 안착되어 실장되며, 전자소자(16)가 실장되는 영역의 외측에는 전극패드(14)가 형성된다.
전자소자(16)가 실장되는 영역은 회로기판(12)에 전자소자(16)를 실장한 경 우 전자소자(16)가 회로기판(12)을 커버하는 영역으로 회로기판(12)과 전자소자(16)의 전기적 연결과정에서 회로기판(12)과 전자소자(16) 사이에는 갭이 형성되게 된다.
전자소자(16)는 반도체칩 등의 능동소자와 캐패시터, 인덕턴스, 저항과 같은 수동소자를 포함하는 개념으로 본 실시예에서는 전자소자(16)로서 반도체칩이 사용된 경우를 제시하고 있다.
전극패드(14)에는 기타 능동소자 또는 수동소자가 실장될 수 있으며, 전극패드(14)를 통해 외부기기와 전기적으로 접속될 수 있다. 이러한 전극패드(14)에 이물질이 존재하는 경우 능동소자, 수동소자 및 외부기기와의 전기적 접속에 불량을 야기할 수 있다. 예를 들면, 전자소자(16)와 회로기판(12)과의 접속을 보강하기 위한 언더필(20)이 유입되어 전극패드(14)를 덮는 경우 전기적 접속의 신뢰성이 떨어질 수 있다.
다음에, 도 4 및 도 5에 도시된 바와 같이, 회로기판(12)에 언더필의 주입영역(15)에 상응하여 선택적으로 플라즈마 처리(27)한다(S100). 언더필의 주입영역(15)이란, 언더필(20)을 회로기판(12) 및 회로기판(12)에 실장되는 전자소자(16) 사이에 주입하게 되면 액상의 언더필(20)은 주변부로 퍼져나가게 되는데, 이러한 언더필(20)의 유출로 인해 주변부에 존재하는 전극패드(14) 등의 주변부를 오염시키지 않도록 설정된 영역을 의미한다. 본 실시예에서는 전자소자(16)가 실장되는 영역과 전극패드(14) 사이에 언더필의 주입영역(15)의 가장자리가 존재하게 된다.
언더필의 주입영역(15)에는 플라즈마 처리(27)가 이루어지거나, 플라즈마 처 리(27)를 통하여 언더필의 주입영역(15)을 식각하여 트렌치(18)(trench)를 형성할 수 있다. 본 실시예에서는 플라즈마 처리(27)를 통해 언더필의 주입영역(15)을 식각하여 트렌치(18)를 형성하는 방법을 제시한다.
플라즈마 처리(27)를 통해 언더필의 주입영역(15)을 식각하여 트렌치(18)를 형성하는 방법은, 언더필의 주입영역(15)이 오픈되도록 개구부(17)가 형성된 마스크(26)를 회로기판(12)에 적층하고(S101), 플라즈마 처리(27)하여 언더필의 주입영역(15)을 식각하고 트렌치(18)(trench)를 형성하게 된다(S102). 언더필(20) 수지가 저점성인 경우에는 회로기판(12)의 주변부로 언더필(20) 수지가 쉽게 퍼져나갈 수 있으므로, 언더필의 주입영역(15)을 식각하여 회로기판(12)의 언더필의 주입영역(15)에 트렌치(18)(trench)를 형성하여 회로기판(12)의 표면과 단차를 이루도록 하여 트렌치(18)에 주입된 언더필(20)이 주변부로 유출되지 않도록 하는 것이다.
한편, 마스크(26)가 적층된 회로기판(12)에 대해 플라즈마 처리(27)를 수행하여 마스크(26)에 의해 커버된 회로기판(12) 면은 플라즈마 처리(27)가 이루어지지 않고, 개구부(17)에 의해 오픈된 언더필의 주입영역(15)에만 플라즈마 처리(27)가 이루어지도록 할 수 있다. 언더필의 주입영역(15)에 트렌치(18)를 형성하지 않고 간단한 플라즈마 처리(27)를 수행하여 언더필(20)의 주변부로의 퍼짐을 방지할 수 있다. 즉, 플라즈마 처리(27)에 의해 회로기판(12)의 언더필의 주입영역(15)에는 미세한 조도가 형성되고, 그 표면이 개질되는데, 플라즈마 처리(27)가 이루어지지 않은 영역과 플라즈마 처리(27)가 이루어진 언더필의 주입영역(15)사이에는 표면 특성이 다른 경계선이 형성되어, 언더필의 주입영역(15)에 주입된 언더필(20)이 일정 점성을 갖는 경우 주변부로 퍼져나가지 않게 되는 것이다.
플라즈마 처리(27) 방법은, 진공 챔버 내부에 아르곤(Ar), 수소(H2), 산소(O2) 등의 가스를 단독 또는 혼합하여 투입하면서 전기적 에너지를 가하면 가속된 전자의 충돌에 의하여 투입된 가스가 플라즈마 상태로 활성화되고, 이러한 플라즈마 상태에서 발생된 가스의 이온 또는 라디칼 등을 회로기판(12)의 표면에 충돌시키면 언더필의 주입영역(15)에 미세한 조도가 형성되며 그 표면이 개질된다. 이러한 플라즈마 처리(27) 과정에서 언더필의 주입영역(15)의 유기물 등의 이물질이 제거된다.
회로기판(12)의 표면에는 솔더 레지스트층(미도시)이 적층될 수 있으며, 회로기판(12)의 표면에 솔더 레지스트층이 적층된 경우에는 언더필의 주입영역(15)에 상응하는 위치의 솔더 레지스트층에 선택적으로 플라즈마 처리(27)를 할 수 있다.
트렌치(18)는 언더필의 주입영역(15)에 선택적으로 플라즈마 처리(27)를 반복적으로 수행하여 식각해 냄으로써 형성될 수 있다. 도 4에 도시된 바와 같이, 언더필의 주입영역(15)에 상응하는 개구부(17)가 형성된 마스크(26)를 회로기판(12)에 적층하고, 회로기판(12)에 플라즈마 처리(27)를 수행하여 도 5에 도시된 바와 같이 개구부(17)에 의해 노출된 회로기판(12) 표면을 식각해 낸다. 대표적인 플라즈마 처리(27)방법으로는, 식각용 가스를 플라즈마 상태로 만들고, 플라즈마 상태의 식각용 가스를 회로기판(12)에 충돌시켜 식각하는 ICP-RIE(inductive coupled plasma reactive ion etching)을 이용할 수 있다. ICP-RIE는 건식 식각의 일종이며 대표적인 직진성 식각공정이다.
다음에, 도 6에 도시된 바와 같이, 회로기판(12)에 전자소자(16)를 실장한다(S200). 회로기판(12)의 전자소자(16)가 실장될 영역에 전자소자(16)가 실장되면, 회로기판(12)과 전자소자(16)의 전기적 연결과정에서 회로기판(12)과 전자소자(16) 사이에는 갭이 형성되게 된다.
회로기판(12)에 전자소자(16)를 실장하는 과정에서 회로기판(12)과 전자소자(16)와의 전기적 연결이 필요하므로, 본 실시예에서는 플립 칩 본딩에 의해 전자소자(16)와 회로기판(12)을 전기적으로 연결하는 방법을 제시한다. 전자소자(16)가 실장될 영역에는 전자소자(16)의 단자에 상응하는 금속패드(22)가 형성되어 있고, 금속패드(22)와 전자소자(16)의 단자는 플립 칩 본딩에 의해 전기적으로 연결된다. 플립 칩 본딩 과정은 전자소자(16)의 일면에 형성되어 있는 다수의 단자에 범프(28)을 부착하고, 리플로우(reflow)용 플럭스(flux)를 도포한 후 범프(28)를 금속패드(22) 상에 올려놓은 다음, 리플로우 가열에 의해 범프(28)를 용융하여 전자소자(16)와 금속패드(22)를 전기적으로 연결한다. 회로기판(12)에 도포된 리플로우용 플럭스는 세척작업에 의해 제거한다.
전자소자(16)는 반도체칩 등의 능동소자와 캐패시터, 인덕턴스, 저항과 같은 수동소자를 포함하는 개념으로 본 실시예에서는 전자소자(16)로서 반도체칩을 실장하였다.
다음에, 도 7에 도시된 바와 같이, 전자소자(16)와 회로기판(12) 사이에 언더필(20)을 주입한다(S300). 상술한 바에 따라 회로기판(12)과 전자소자(16)의 전 기적 연결과정에서 회로기판(12)과 전자소자(16) 사이에는 갭이 형성되게 된다. 이러한 갭은 전자소자(16)와 회로기판(12)의 접속 신뢰성에 문제를 야기할 수 있으므로, 접속을 보강하기 위해 언더필(20)을 주입한다.
언더필(20)은 디스펜서(30)의 노즐을 전자소자(16)의 외측과 언더필의 주입영역(15)의 가장자리 사이에 위치시켜 액상의 언더필(20)을 주입하면 언더필(20)이 전자소자(16)의 하부에 유입되게 된다. 이 과정에서 액상의 언더필(20)은 주변부로 유출이 이루어지나 언더필의 주입영역(15)에 형성된 트렌치(18)에 의해 언더필(20)이 전극패드(14) 등의 주변부로의 유출이 차단되어 균일한 두께의 언더필(20)을 주입할 수 있다.
회로기판(12)과 전자소자(16) 사이의 갭을 메우는 언더필(20)은 저점성의 에폭시 수지로 이루어 질 수 있다. 최근 전자기기의 박형화, 소형화, 고밀도화에 따라 전자소자(16)를 탑재하는 패키징 기술에 있어서도 고밀도 실장이 요구되어 회로기판(12)과 전자소자(16)가 형성하는 갭 또한 그 폭이 작아지고 있어 액상의 언더필(20)을 주입하는 경우 모세관 현상에 따라 채워질 수 있는데 언더필(20)이 저점성을 갖는 경우 언더필(20)의 주입이 용이하다.
그러나, 이러한 저점성의 언더필(20)은 회로기판(12)과 전자소자(16)가 형성하는 갭을 채우기에 용이하나, 주변부로의 유출이 용이하므로 언더필의 주입영역(15)에 플라즈마 처리(27)를 하거나 트렌치(18)를 형성함으로써 저점성의 언더필(20)이 전극패드(14) 등의 주변부로의 유출을 방지할 수 있다.
다음에, 도 8에 도시된 바와 같이, 회로기판(12)의 회로패턴과 전기적으로 연결되는 솔더범프(32)를 회로기판(12)의 표면에 형성한다(S400). 본 실시예에 의해 완성된 패키지를 주기판(main board) 상에 실장하는 경우 주기판과 패키지와의 전기적 연결을 위해 회로기판(12)의 표면에 솔더범프(32)를 형성할 수 있다. 본 실시예에서는 회로기판(12)의 하부에 솔더범프(32)를 형성한 경우를 제시하고 있으나, 회로기판(12) 상부의 전극패드(14) 상에 솔더범프(32)를 형성하는 것도 가능하다.
도 9는 본 발명의 일 실시예에 따른 패키지를 나타낸 상면도이고, 도 10은 본 발명의 일 실시예에 따른 패키지의 단면도이다. 도 9 및 도 10을 참조하면, 회로기판(12), 전극패드(14), 언더필의 주입영역(15), 전자소자(16), 언더필(20), 금속패드(22), 범프(28), 솔더범프(32)가 도시되어 있다.
본 실시예에 따른 패키지는 회로기판(12) 상에 전자소자(16)를 실장하고, 전자소자(16)와 회로기판(12)이 형성하는 갭 사이에 언더필(20)을 주입하여 전자소자(16)와 회로기판(12)과의 접속을 보강한 형태이다.
본 실시예의 회로기판(12)에는 전자소자(16)가 실장되는 영역의 외측에 전극패드(14)가 형성되어 있다. 전자소자(16)가 실장되는 실장영역은 회로기판(12)에 전자소자(16)를 실장한 경우 전자소자(16)가 회로기판(12)을 커버하는 영역으로 전자소자(16)가 실장되는 영역에 전자소자(16)가 실장되며, 회로기판(12)과 전자소자(16)의 전기적 연결과정에서 회로기판(12)과 전자소자(16) 사이에는 갭이 형성되게 된다.
전자소자(16)는 반도체칩 등의 능동소자와 캐패시터, 인덕턴스, 저항과 같은 수동소자를 포함하는 개념으로 본 실시예에서는 전자소자(16)로서 반도체칩을 사용하였다.
회로기판(12)과 전자소자(16) 사이에는 액상의 언더필(20)이 주입되어 회로기판(12)과 전자소자(16)와의 접속 신뢰성을 확보한다. 이러한 언더필(20)은 액상의 수지로서 회로기판(12)과 전자소자(16)와의 갭 사이에 주입하는 경우 일정량이 주변부로 유출된다.
회로기판(12)과 전자소자(16) 사이의 갭을 메우는 언더필(20)은 저점성의 에폭시 수지로 이루어 질 수 있다. 최근 전자기기의 박형화, 소형화, 고밀도화에 따라 전자소자(16)를 탑재하는 패키징 기술에 있어서도 고밀도 실장이 요구되어 회로기판(12)과 전자소자(16)가 형성하는 갭 또한 그 폭이 작아지고 있어 액상의 언더필(20)을 주입하는 경우 모세관 현상에 따라 채워질 수 있는데 언더필(20)이 저점성을 갖는 경우 언더필(20)의 주입이 용이하기 때문이다.
그러나, 이러한 저점성의 언더필(20)은 회로기판(12)과 전자소자(16)가 형성하는 갭을 채우기에 용이하나, 주변부로의 유출 또한 용이하므로 언더필의 주입영역(15)에 플라즈마 처리(27)를 하거나 트렌치(18)를 형성함으로써 저점성의 언더필(20)이 전극패드(14) 등의 주변부로의 유출을 방지할 수 있다. 언더필의 주입영역(15)이란, 언더필(20)을 회로기판(12) 및 회로기판(12)에 실장되는 전자소자(16) 사이에 주입하게 되면 액상의 언더필(20)은 주변부로 퍼져나가게 되는데, 이러한 언더필(20)의 유출로 인해 주변부에 존재하는 전극패드(14) 등을 오염시키지 않도록 설정된 영역을 의미한다. 본 실시예에서는 전자소자(16)가 실장되는 영역과 전 극패드(14) 사이에 언더필의 주입영역(15)의 가장자리가 존재하게 된다.
저점성의 언더필(20)이 전극패드(14) 등의 주변부로의 유출을 방지하기 위해 언더필의 주입영역(15)에 플라즈마 처리(27)를 하거나 플라즈마 처리(27)를 통해 언더필의 주입영역(15)을 식각하여 트렌치(18)를 형성한다. 한편, 회로기판(12)의 표면에는 솔더 레지스트층(미도시)이 적층될 수 있으며, 회로기판(12)의 표면에 솔더 레지스트층이 적층된 경우에는 언더필의 주입영역(15)에 상응하는 위치의 솔더 레지스트층에 선택적으로 식각하여 트렌치(18)를 형성할 수 있다.
트렌치(18)는 언더필의 주입영역(15)에 선택적으로 플라즈마 처리(27)를 반복적으로 수행하여 식각해 냄으로써 형성될 수 있다. 즉, 언더필의 주입영역(15)에 상응하는 개구부가 형성된 마스크를 회로기판(12)에 적층하고, 회로기판(12)에 플라즈마 처리를 수행하여 개구부에 의해 노출된 회로기판(12) 표면을 식각해 낸다. 대표적인 플라즈마 처리방법으로는, 식각용 가스를 플라즈마 상태로 만들고, 플라즈마 상태의 식각용 가스를 회로기판(12)에 충돌시켜 식각하는 ICP-RIE(inductive coupled plasma reactive ion etching)을 이용할 수 있다. ICP-RIE는 건식 식각의 일종이며 대표적인 직진성 식각공정이다.
회로기판(12)의 회로패턴과 전기적으로 연결되는 솔더범프(32)를 회로기판(12)의 표면에 형성할 수 있다. 본 실시예에 의해 완성된 패키지를 주기판(main board) 상에 실장하는 경우 주기판과 패키지와의 전기적 연결을 위해 회로기판(12)의 표면에 솔더범프(32)를 형성할 수 있다. 본 실시예에서는 회로기판(12)의 하부에 솔더범프(32)를 형성한 경우를 제시하고 있으나, 회로기판(12) 상부의 전극패 드(14) 상에 솔더범프(32)를 형성하는 것도 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 패키지를 나타낸 상면도
도 2는 본 발명의 일 실시예에 따른 패키지 제조방법의 순서도.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 패키지 제조방법의 흐름도.
도 9는 본 발명의 일 실시예에 따른 패키지를 나타낸 상면도.
도 10은 본 발명의 일 실시예에 따른 패키지의 단면도.
<도면의 주요부분에 대한 부호의 설명>
12 : 회로기판 14 : 전극패드
15 : 언더필의 주입영역 16 : 전자소자
17 : 개구부 18 : 트렌치
20 : 언더필 22 : 금속패드
26 : 마스크 27 : 플라즈마 처리
28 : 범프 30 : 디스펜서
32 : 솔더범프

Claims (13)

  1. 회로기판 및 상기 회로기판에 실장되는 전자소자 사이에 액상의 언더필(underfill)을 주입하여 패키지를 제조하는 방법으로서,
    상기 회로기판에 상기 언더필의 주입영역에 상응하여 선택적으로 플라즈마 처리하는 단계;
    상기 회로기판에 상기 전자소자를 실장하는 단계; 및
    상기 전자소자와 상기 회로기판 사이에 상기 언더필을 주입하는 단계를 포함하는 패키지 제조방법.
  2. 제1항에 있어서,
    상기 회로기판에는 회로패턴이 형성되며,
    상기 회로패턴과 전기적으로 연결되는 솔더범프를 상기 회로기판의 표면에 형성하는 단계를 더 포함하는 패키지 제조방법.
  3. 제1항에 있어서,
    상기 선택적으로 플라즈마 처리하는 단계는,
    플라즈마 처리하여 상기 언더필의 주입영역을 식각하고 트렌치(trench)를 형 성하는 단계를 포함하는 것을 특징으로 하는 패키지 제조방법.
  4. 제3항에 있어서,
    상기 트렌치를 형성하는 단계는,
    ICP-RIE(inductive coupled plasma reactive ion etching)에 의해 수행되는 것을 특징으로 하는 패키지 제조방법.
  5. 제1항에 있어서,
    상기 선택적으로 플라즈마 처리하는 단계는,
    상기 언더필의 주입영역에 상응하는 개구부가 형성된 마스크를 상기 회로기판에 적층하는 단계; 및
    상기 회로기판을 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 패키지 제조방법.
  6. 제1항에 있어서,
    상기 회로기판의 표면에는 솔더 레지스트층이 적층되며,
    상기 선택적으로 플라즈마 처리하는 단계는,
    상기 솔더 레지스트층을 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 패키지 제조방법.
  7. 제1항에 있어서,
    상기 언더필은 저점성의 에폭시 수지를 포함하여 이루어지는 것을 특징으로 하는 패키지 제조방법.
  8. 회로기판과;
    상기 회로기판에 실장되는 전자소자와;
    상기 회로기판과 상기 전자소자 사이에 주입되는 언더필을 포함하되,
    상기 회로기판에는 상기 언더필의 주입영역에 상응하는 트렌치(trench)가 형성되는 것을 특징으로 하는 패키지.
  9. 제8항에 있어서,
    상기 회로기판에는 회로패턴이 형성되며,
    상기 회로기판의 표면에 형성되며, 상기 회로패턴과 전기적으로 연결되는 솔더범프를 더 포함하는 것을 특징으로 하는 패키지.
  10. 제8항에 있어서,
    상기 트렌치는 플라즈마 처리를 수행하여 형성되는 것을 특징으로 하는 패키지.
  11. 제10항에 있어서,
    상기 플라즈마 처리는 ICP-RIE(inductive coupled plasma reactive ion etching)인 것을 특징으로 하는 패키지.
  12. 제8항에 있어서,
    상기 회로기판의 표면에 적층되는 솔더 레지스트층을 더 포함하며, 상기 트렌치는 상기 솔더 레지스트층을 식각하여 형성되는 것을 특징으로 하는 패키지.
  13. 제8항에 있어서,
    상기 언더필은 저점성의 에폭시 수지를 포함하여 이루어지는 것을 특징으로 하는 패키지.
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