KR20090023939A - 전기적 퓨즈 소자 - Google Patents

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Abstract

전기적 퓨즈 소자를 제공한다. 상기 퓨즈 소자는 기판 상에 서로 이격하여 위치하는 애노드 및 캐소드를 구비한다. 상기 애노드 및 상기 캐소드 사이에, 상기 애노드 및 상기 캐소드에 접속하는 퓨즈 링크가 위치한다. 상기 캐소드 상에 제1 캐소드 콘택이 접속한다. 상기 애노드 상에 제1 애노드 콘택이 접속한다. 상기 제1 캐소드 콘택과 상기 제1 애노드 콘택 중 적어도 하나는 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 갖고, 상기 퓨즈 링크의 가상 연장면을 가로지르도록 배치된다.

Description

전기적 퓨즈 소자 {electrical fuse device}
본 발명은 반도체 장치의 퓨즈 소자에 관한 것으로, 더욱 자세하게는 반도체 장치의 전기적 퓨즈 소자에 관한 것이다.
반도체 장치에서 퓨즈 소자는 반도체 메모리의 결함 셀의 리페어(repair), 칩 ID의 저장 및 적정 내부 전압을 설정하는 전압 트리밍(Voltage trimming) 등을 위해 다양하게 사용된다.
이러한 퓨즈 소자는 레이저 블로잉 방식(laser blowing type)과 전기 블로잉 방식(electrical blowing type)으로 구분될 수 있다. 레이저 블로잉 방식은 퓨즈 링크(fuse link)에 레이저빔을 조사하여 퓨즈 링크를 블로잉하는 방식으로, 레이저빔을 조사할 때 퓨즈 주변의 다른 소자를 손상시킬 수 있다.
한편, 전기 블로잉 방식은 퓨즈 링크에 프로그램 전류를 흐르게 함으로써 퓨즈 링크를 가열하여 블로잉하는 방식이다. 이러한 전기 블로잉 방식은 반도체 칩의 패키지 조립이 완료된 후에도 사용될 수 있는 방식으로, 이러한 방식을 채용하는 퓨즈 소자를 전기적 퓨즈 소자(electrical fuse device)라고 한다.
전기적 퓨즈 소자에 있어, 퓨즈 링크에 프로그램 전류가 흐를 때 상기 퓨즈 링크 내에서의 전류 밀도가 균일하지 않으면, 퓨즈 링크가 부분적으로만 분리될 수 있다. 이 경우, 퓨즈 소자가 프로그램되지 않은 것으로 잘못 감지될 위험이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로 프로그램 오류를 줄일 수 있는 퓨즈 소자를 제공함에 있다.
상술한 과제를 이루기 위하여 본 발명의 일 측면은 전기적 퓨즈 소자를 제공한다. 상기 퓨즈 소자는 기판 상에 서로 이격하여 위치하는 애노드 및 캐소드를 구비한다. 상기 애노드 및 상기 캐소드 사이에, 상기 애노드 및 상기 캐소드에 접속하는 퓨즈 링크가 위치한다. 상기 캐소드 상에 제1 캐소드 콘택이 접속한다. 상기 애노드 상에 제1 애노드 콘택이 접속한다. 상기 제1 캐소드 콘택과 상기 제1 애노드 콘택 중 적어도 하나는 상기 퓨즈 링크의 가상 연장면을 가로지르도록 배치된다. 나아가, 상기 퓨즈 링크의 가상 연장면을 가로지르도록 배치된 콘택은 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 가질 수 있다.
상술한 과제를 이루기 위하여 본 발명의 일 측면은 다른 전기적 퓨즈 소자를 제공한다. 상기 퓨즈 소자는 기판 상에 서로 이격하여 위치하는 애노드 및 캐소드를 구비한다. 상기 애노드 및 상기 캐소드 사이에, 상기 애노드 및 상기 캐소드에 접속하는 퓨즈 링크가 위치한다. 상기 퓨즈 링크는 차례로 적층된 고저항 도전막과 저저항 도전막을 구비한다. 상기 캐소드 상에 제1 캐소드 콘택이 접속한다. 상기 제1 캐소드 콘택은 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 갖고, 상기 퓨즈 링크의 상기 캐소드 방향으로의 가상 연장면을 가로지르도록 배치된다. 상기 애노드 상에 제1 애노드 콘택이 접속한다. 상기 제1 애노드 콘택은 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 갖고, 상기 퓨즈 링크의 상기 애노드 방향으로의 가상 연장면을 가로지르도록 배치된다.
상술한 바와 같이 본 발명에 따르면, 제1 캐소드 콘택과 제1 애노드 콘택 중 적어도 하나는 상기 퓨즈 링크의 가상 연장면을 가로지르도록 배치됨으로써, 전기적 퓨즈 소자의 프로그램 동작시 상기 퓨즈 링크 내의 전류밀도를 균일하게 할 수 있다. 그 결과, 상기 퓨즈 링크 내에서 금속 마이그레이션을 균일하게 발생시켜, 퓨즈 프로그램 오류를 줄일 수 있다. 또한, 상기 퓨즈 링크의 가상 연장면을 가로지르도록 배치된 콘택은 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 가짐으로써, 상기 콘택이 제1 방향으로 미스얼라인되는 경우에도 상기 퓨즈 링크의 가상 연장면을 가로지를 수 있어 전기적 퓨즈 소자의 프로그램 동작시 상기 퓨즈 링크 내의 전류밀도를 균일하게 할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여 기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전기적 퓨즈 소자의 등가 회로도를 나타낸다.
도 1을 참조하면, 퓨즈 소자(F)의 애노드(A)는 전압 인가 회로(10)에 연결되고, 캐소드(C)는 선택 트랜지스터(Ts)의 드레인 및 퓨즈 상태 감지 회로(20)에 연결된다. 상기 선택 트랜지스터(Ts)의 소오스는 기준 전압에 연결될 수 있다. 상기 전압 인가 회로(10)는 상기 애노드(A)에 프로그래밍 전압(programming voltage) 또는 감지 전압(sensing voltage)을 인가한다. 상기 퓨즈 상태 감지 회로(20)는 상기 퓨즈 소자(F)에 흐르는 전류를 감지하여 상기 퓨즈 소자(F)의 상태 즉, 프로그래밍 여부를 감지한다.
도 2는 본 발명의 일 실시예에 따른 전기적 퓨즈 소자를 나타낸 평면도이다.
도 2를 참조하면, 전기적 퓨즈 소자(F)는 기판 상에 서로 이격하여 위치하는 애노드(A) 및 캐소드(C)를 구비한다. 일 실시예에서, 상기 애노드(A) 및 상기 캐소드(C)는 X 방향으로 서로 이격하여 위치할 수 있다. 상기 애노드(A) 및 상기 캐소드(C) 사이에 상기 애노드(A) 및 상기 캐소드(C)에 접속하는 퓨즈 링크(fuse link; FL)가 위치한다. 일 실시예에서, 상기 퓨즈 링크(FL)는 X 방향으로 연장될 수 있다. 상기 퓨즈 링크(FL)는 상기 애노드(A)의 중앙부에 접속할 수 있고, 또한 상기 캐소드(C)의 중앙부에 접속할 수 있다. 상기 퓨즈 링크의 Y 방향 폭(W_FL)은 상기 캐소드의 Y 방향 폭(W_C)에 비해 작고, 또한 상기 애노드의 Y 방향 폭(W_A)에 비해 작을 수 있다. 본 명세서 내에서 X 방향 및 Y 방향은 서로 바뀔 수도 있고, 구성요소들의 배치방향이 이들 방향에 한정되는 것은 아니다.
상기 퓨즈 링크의 Y 방향 폭(W_FL)은 디자인 룰(design rule)에 따른 최소 선폭일 수 있다. 상기 애노드(A), 상기 캐소드(C) 및 상기 퓨즈 링크(FL)는 동일 평면 상에 제공될 수 있다.
상기 캐소드(C)의 면적은 상기 애노드(A)의 면적에 비해 클 수 있다. 이로써, 퓨즈 소자의 프로그램 동작시 상기 캐소드(C)에서 상기 애노드(A) 방향으로 발생하는 금속의 마이그레이션을 보다 원활하게 할 수 있다.
상기 캐소드(C) 상에 접속하는 제1 캐소드 콘택(135C1)이 제공된다. 상기 제1 캐소드 콘택(135C1)의 상부에 캐소드 배선(미도시)이 접속할 수 있다. 상기 캐소드 배선은 선택 트랜지스터(도 1의 Ts)의 드레인 및 퓨즈 상태 감지 회로(도 1의 20)에 연결될 수 있다. 상기 제1 캐소드 콘택(135C1)은 상기 퓨즈 링크(FL)에 인접하여 위치할 수 있으며, 상기 퓨즈 링크(FL)의 연장방향에 대해 수직으로 배치될 수 있다.
상기 애노드(A) 상에 접속하는 제1 애노드 콘택(135A1)이 제공된다. 상기 제1 애노드 콘택(135A1)의 상부에 애노드 배선(미도시)이 접속할 수 있다. 상기 애노드 배선은 전압 인가 회로(도 1의 10)에 연결될 수 있다. 상기 제1 애노드 콘택(135A1)은 상기 퓨즈 링크(FL)에 인접하여 위치할 수 있으며, 상기 퓨즈 링크(FL)의 연장방향에 대해 수직으로 배치될 수 있다.
상기 제1 캐소드 콘택(135C1)과 상기 제1 애노드 콘택(135A1) 중 적어도 하나는 상기 퓨즈 링크의 가상 연장면(FL_C 또는 FL_A)을 가로지르도록 배치된다. 이로써, 퓨즈 소자의 프로그램 동작시 상기 제1 캐소드 콘택(135C1)과 상기 제1 애노드 콘택(135A1) 사이의 전위차에 따른 상기 퓨즈 링크(FL) 내의 전류 밀도를 보다 균일하게 할 수 있다. 그 결과, 상기 퓨즈 링크(FL) 내에서 금속 마이그레이션을 균일하게 발생시켜, 퓨즈 프로그램 오류를 줄일 수 있다.
나아가, 상기 퓨즈 링크의 가상 연장면을 가로지르도록 배치된 제1 캐소드 콘택(135C1) 또는 제1 애노드 콘택(135A1)은 상기 퓨즈 링크의 Y 방향 폭(W_FL)보다 큰 Y 방향 폭(W_135C1 또는 W_135A1)을 가짐으로써, 상기 콘택(135C1 또는 135A1)이 Y 방향으로 미스얼라인되는 경우에도 상기 퓨즈 링크의 가상 연장면(FL_C, FL_A)을 가로지를 수 있어 전기적 퓨즈 소자의 프로그램 동작시 상기 퓨즈 링크 내의 전류밀도를 균일하게 할 수 있다.
상기 제1 캐소드 콘택(135C1)과 상기 제1 애노드 콘택(135A1) 중 상기 제1 캐소드 콘택(135C1)이 상기 퓨즈 링크의 Y 방향 폭(W_FL)보다 큰 Y 방향 폭(W_135C1)을 갖고, 상기 퓨즈 링크(FL)의 상기 캐소드(C) 방향으로의 가상 연장면(FL_C)을 가로지르도록 배치될 수 있다. 이 때, 상기 제1 애노드 콘택(135A1)은 이와 같이 배치되지 않을 수 있다. 상기 제1 캐소드 콘택(135C1)을 위와 같이 배치함으로써 퓨즈 프로그램 동작시 상기 캐소드(C)에 인접한 상기 퓨즈 링크(FL)의 내의 전류 밀도를 균일하게 할 수 있다. 일반적으로, 금속의 마이그레이션은 상기 캐소드(C)에서 상기 애노드(A) 방향으로 발생하므로, 상기 캐소드(C)에 인접한 상기 퓨즈 링크(FL)의 내의 전류 밀도를 균일하게 함으로써 상기 캐소드(C)에 인접한 상기 퓨즈 링크(FL) 내의 금속 마이그레이션을 보다 균일하게 할 수 있다. 일 예로서, 상기 캐소드 콘택의 폭(W_135C1)은 상기 퓨즈 링크의 폭(W_FL)의 1.5배 이상일 수 있다. 나아가, 상기 캐소드 콘택(135C1)은 연장되어 상기 캐소드(C)를 가로지르도록 배치될 수 있다.
바람직하게는 상기 제1 애노드 콘택(135A1) 또한 상기 퓨즈 링크의 Y 방향 폭(W_FL)보다 큰 Y 방향 폭(W_135A1)을 갖고, 상기 퓨즈 링크(FL)의 상기 애노드(A) 방향으로의 가상 연장면(FL_A)을 가로지르도록 배치될 수 있다. 일 예로서, 상기 애노드 콘택의 폭(W_135A1)은 상기 퓨즈 링크의 폭(W_FL)의 1.5배 이상일 수 있다. 나아가, 상기 애노드 콘택(135A1)은 연장되어 상기 애노드(A)를 가로지르도록 배치 될 수 있다.
상기 제1 캐소드 콘택(135C1)의 주변에 상기 캐소드(C) 상에 접속하는 제2 캐소드 콘택(135C2)이 제공된다. 상기 제1 캐소드 콘택(135C1)의 상부에 접속하는 캐소드 배선(미도시)은 제2 캐소드 콘택(135C2)에도 접속할 수 있다. 또한, 제1 애노드 콘택(135A1)의 주변에 상기 애노드(A) 상에 접속하는 제2 애노드 콘택(135A2)이 제공될 수 있다. 상기 제1 애노드 콘택(135A1)의 상부에 접속하는 애노드 배선(미도시)은 제2 애노드 콘택(135A2)에도 접속할 수 있다. 상기 제2 캐소드 콘택(135A2) 및 제2 애노드 콘택(135A2)은 퓨즈 프로그램 동작시에 상기 제1 캐소드 콘택(135C1) 및 제1 애노드 콘택(135A1)에 전류가 집중되는 것을 막아, 상기 제1 캐소드 콘택(135C1) 및 제1 애노드 콘택(135A1)이 과열되지 않도록 한다.
도 3a 및 도 3b는 도 2의 절단선 Ⅲa-Ⅲa' 및 Ⅲb-Ⅲb'를 따라 각각 취해진 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 기판(100) 상에 애노드(A), 캐소드(C) 및 퓨즈 링크(FL)가 위치한다.
상기 애노드(A), 상기 캐소드(C) 및 상기 퓨즈 링크(FL)는 차례로 적층된 고저항 도전막(110)과 저저항 도전막(115)을 구비할 수 있다. 상기 고저항 도전 막(110)은 비교적 큰 저항을 갖는 도전막으로, 반도체막, 예를 들어 폴리 실리콘막(polysilicon layer) 또는 아몰퍼스 실리콘막(amorphous silicon layer)일 수 있다. 상기 저저항 도전막(115)은 상기 고저항 도전막(110)에 비해 낮은 저항을 갖는 도전막으로, 금속막 또는 금속 실리사이드막일 수 있다. 상기 금속막은 텅스텐(W)막, 몰리브덴(Mo)막, 탄탈륨(Ta)막, 코발트(Co)막, 티타늄(Ti)막, 알루미늄(Al)막, 구리(Cu)막, 백금(Pt)막 또는 이들의 합금막일 수 있다. 상기 금속 실리사이드막은 텅스텐 실리사이드막, 몰리브덴 실리사이드막, 티타늄 실리사이드막, 탄탈륨 실리사이드막, 하프늄 실리사이드막, 코발트 실리사이드막 또는 플래티늄 실리사이드막일 수 있다.
상기 고저항 도전막(110)이 반도체막이고 상기 저저항 도전막(115)이 금속막인 경우, 상기 고저항 도전막(110)과 상기 저저항 도전막(115) 사이에 계면 조절층(미도시)이 위치할 수 있다. 상기 계면 조절층은 상기 반도체막과 상기 금속막 사이의 계면에 생성된 쇼트키 장벽(shottky barrier)을 낮추기 위한 오믹콘택층(ohmic contact layer)과 반도체막과 금속막 사이의 반응을 억제하기 위한 배리어층(barrier layer)을 구비할 수 있다. 상기 계면 조절층은 차례로 적층된 티타늄막과 티타늄 질화막일 수 있다.
상기 애노드(A), 상기 캐소드(C) 및 상기 퓨즈 링크(FL)의 하부에 제1 절연막(100a)이 위치한다. 상기 제1 절연막(100a)는 상기 기판(100) 내에 형성된 소자분리막이거나, 상기 기판(100) 상에 형성된 층간절연막일 수 있다. 상기 제1 절연막(100a)은 실리콘 산화막일 수 있다.
상기 애노드(A), 상기 캐소드(C) 및 상기 퓨즈 링크(FL)의 측벽 상에 스페이서 패턴(120S)이 배치될 수 있다. 상기 스페이서는 L형 하부 스페이서(121)와 상기 L형 하부 스페이서(121)의 상부에 위치하는 상부 스페이서(123)를 포함할 수 있다. 상기 L형 하부 스페이서(121)은 실리콘 산화막일 수 있고, 상기 상부 스페이서(123)는 실리콘 질화막일 수 있다.
상기 애노드(A), 상기 캐소드(C) 및 상기 퓨즈 링크(FL)는 상기 기판의 다른 영역(미도시) 상에 형성되는 게이트 전극(미도시)과 동일한 층 구조를 가질 수 있다. 이 경우, 애노드(A), 캐소드(C) 및 퓨즈 링크(FL)와 상기 게이트 전극을 동시에 형성할 수 있어 반도체 장치의 제조공정을 간략화할 수 있다.
상기 기판(100) 상에 상기 애노드(A), 상기 캐소드(C), 상기 퓨즈 링크(FL) 및 상기 스페이서 패턴(120S)을 덮는 제2 절연막(130)이 배치될 수 있다. 상기 제2 절연막(130)은 실리콘 산화막일 수 있다. 상기 제2 절연막(130) 내에 상기 제2 절연막(130)을 관통하여 상기 애노드(A)에 접속하는 제1 및 제2 애노드 콘택들(135A1, 135A2), 및 상기 캐소드(C)에 접속하는 제1 및 제2 캐소드 콘택들(135C1, 135C2)이 배치될 수 있다. 상기 애노드 콘택들(135A1, 135A2) 및 상기 캐소드 콘택들(135C1, 135C2)은 텅스텐 플러그들일 수 있다.
상기 애노드 콘택들(135A1, 135A2) 및 상기 캐소드 콘택들(135C1, 135C2)은 상기 제2 절연막(130) 내에 콘택홀들(130a)을 형성한 후, 상기 콘택홀들(130a) 내에 콘택 도전막을 채워 넣음으로써 형성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 전기적 퓨즈 소자가 프로그램된 상태를 나타낸 단면도이다.
도 1, 도 2 및 도 4를 참조하면, 전압 인가 회로(10)는 애노드 배선(미도시) 및 애노드 콘택(135A1)을 통해 퓨즈 소자(F)의 애노드(A)에 프로그램 전압(Vpp)을 인가한다. 선택 트랜지스터(Ts)의 게이트에 퓨즈 프로그램 신호(S1)가 인가되면 상기 선택 트랜지스터(Ts)는 온(on)되고, 캐소드 배선(미도시) 및 캐소드 콘택(135C1)을 통해 퓨즈 소자(F)의 캐소드(C)에 접지 전압이 인가된다. 그 결과, 퓨즈 소자(F)에는 프로그램 전류가 흐르고, 상기 프로그램 전류는 면적이 좁은 퓨즈 링크(FL)에 집중된다. 나아가, 상기 프로그램 전류는 상기 퓨즈 링크(FL) 중 저저항막(115)에 집중된다.
이 때, 상기 제1 캐소드 콘택(135C1)과 상기 제1 애노드 콘택(135A1) 중 적어도 하나는 상기 퓨즈 링크의 가상 연장면(FL_C 또는 FL_A)을 가로지르도록 배치된다. 이로써, 상기 퓨즈 링크(FL) 구체적으로, 상기 저저항막(115) 내의 프로그램 전류 밀도는 균일해 질 수 있다. 따라서, 상기 저저항막(115) 내에서 금속 마이그레이션이 균일하게 발생하여, 상기 저저항막(115)의 일부분은 완전하게 블로잉된다. 그 결과, 상기 퓨즈 소자(F)는 오류없이 프로그램될 수 있다. 나아가, 상기 퓨즈 링크의 가상 연장면을 가로지르도록 배치된 제1 캐소드 콘택(135C1) 또는 제1 애노드 콘택(135A1)은 상기 퓨즈 링크의 Y 방향 폭(W_FL)보다 큰 Y 방향 폭(W_135C1 또는 W_135A1)을 가짐으로써, 상기 콘택(135C1 또는 135A1)이 Y 방향으로 미스얼라인되는 경우에도 상기 저저항막(115) 내의 프로그램 전류 밀도를 균일하게 할 수 있다.
이 후, 전압 인가 회로(10)는 애노드 배선(미도시) 및 애노드 콘택(135C1)을 통해 퓨즈 소자(F)의 애노드(A)에 감지 전압을 인가한다. 상기 프로그래밍된 퓨즈 소자(F)는 상기 고저항막(110)에 의해서만 전류를 흘릴 수 있으므로, 프로그래밍되기 전보다 저항이 높아진다. 이러한 저항 차이를 퓨즈 상태 감지 회로(20)가 감지한다.
도 5는 본 발명의 다른 실시예에 따른 전기적 퓨즈 소자를 나타낸 평면도이다. 본 실시예에 따른 전기적 퓨즈 소자는 후술하는 것을 제외하고는 도 2를 참조하여 설명한 퓨즈 소자와 유사하다.
도 5를 참조하면, 애노드(A) 및 캐소드(C) 사이에 상기 애노드(A) 및 상기 캐소드(C)에 접속하는 퓨즈 링크(FL)가 위치한다. 상기 캐소드(C)의 면적은 상기 애노드(A)의 면적과 실질적으로 동일할 수 있다. 상기 퓨즈 링크(FL)의 Y 방향 폭(W_FL)은 상기 캐소드(C)의 Y 방향 폭(W_C)에 비해 작고, 또한 상기 애노드(A)의 Y 방향 폭(W_A)에 비해 작을 수 있으나, 상기 퓨즈 링크의 폭(W_FL)과 상기 캐소드의 폭(W_C) 사이의 차이 및 상기 퓨즈 링크의 폭(W_FL)과 상기 애노드의 폭(W_A) 사이의 차이는 도 2를 참조하여 설명한 퓨즈 소자에 비해 작을 수 있다.
상기 캐소드(C)와 상기 퓨즈 링크(FL) 사이에 상기 퓨즈 링크(FL) 방향으로 면적이 점차로 감소하는 테이퍼진 영역인 캐소드 전이부(cathode transition region; CTR)가 위치할 수 있다. 이와 더불어, 상기 애노드(A)와 상기 퓨즈 링크(FL) 사이에 상기 퓨즈 링크(FL) 방향으로 면적이 점차로 감소하는 테이퍼진 영역인 애노드 전이부(anode transition region; ATR)가 위치할 수 있다. 상기 캐소드 전이부(CTR) 및 상기 애노드 전이부(ATR)는 프로그램 전류가 상기 퓨즈 링크(FL)에 집중되는 것을 용이하게 하는 역할을 할 수 있다. 이러한 상기 캐소드 전이부(CTR) 및 상기 애노드 전이부(ATR)는 도 2를 참조하여 설명한 퓨즈 소자에도 적용할 수 있다.
상기 제1 캐소드 콘택(135C1)과 상기 제1 애노드 콘택(135A1) 중 적어도 하나는 상기 퓨즈 링크의 가상 연장면(FL_C 또는 FL_A)을 가로지르도록 배치되고, 나아가 상기 캐소드(C) 또는 상기 애노드(A)를 가로지르도록 배치될 수 있다. 상기 제1 캐소드 콘택(135C1)과 상기 제1 애노드 콘택(135A1) 중 상기 제1 캐소드 콘택(135C1)만이 상기 캐소드(C)를 가로지르도록 배치되거나, 또는 상기 제1 캐소드 콘택(135C1)과 상기 제1 애노드 콘택(135A1) 모두가 상기 캐소드(C) 및 상기 애노드(A)를 각각 가로지르도록 배치될 수 있다.
상기 제1 캐소드 콘택(135C1)의 주변에 상기 캐소드(C) 상에 접속하는 제2 캐소드 콘택(135C2)이 제공될 수 있다. 상기 제2 캐소드 콘택(135C2) 또한 상기 캐소드(C)를 가로지르도록 배치될 수 있다. 상기 제1 애노드 콘택(135A1)의 주변에 상기 애노드(A) 상에 접속하는 제2 애노드 콘택(135A2)이 제공될 수 있다. 상기 제2 애노드 콘택(135A2) 또한 상기 애노드(A)를 가로지르도록 배치될 수 있다.
상기 퓨즈 소자(F)의 주변에 더미 패턴들(D)이 배치될 수 있다.
도 6은 도 5의 절단선 Ⅵ-Ⅵ'를 따라 각각 취해진 단면도이다. 본 실시예에 따른 퓨즈 소자는 후술하는 것을 제외하고는 도 3a를 참조하여 설명한 퓨즈 소자와 유사하다.
도 5 및 도 6을 참조하면, 캐소드 콘택(135C1)이 캐소드(C)를 가로지르도록 배치된다. 이 때, 스페이서 패턴(120S)의 상부 일부가 손상될 수 있으나, 이는 퓨즈 소자의 전기적 특성에는 아무런 영향을 미치지 않는다. 상기 스페이서 패턴(120S)이 실리콘 산화막인 L형 하부 스페이서(121)와 실리콘 질화막인 상부 스페이서(123)를 구비하는 경우, 상기 L형 하부 스페이서(121)의 상부 일부만이 식각될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명의 일 실시예에 따른 전기적 퓨즈 소자의 등가 회로도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 전기적 퓨즈 소자를 나타낸 평면도이다.
도 3a 및 도 3b는 도 2의 절단선 Ⅲa-Ⅲa' 및 Ⅲb-Ⅲb'를 따라 각각 취해진 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 전기적 퓨즈 소자가 프로그램된 상태를 나타낸 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 전기적 퓨즈 소자를 나타낸 평면도이다.
도 6은 도 5의 절단선 Ⅵ-Ⅵ'를 따라 각각 취해진 단면도이다.

Claims (22)

  1. 기판 상에 서로 이격하여 위치하는 애노드 및 캐소드;
    상기 애노드 및 상기 캐소드 사이에 위치하고, 상기 애노드 및 상기 캐소드에 접속하는 퓨즈 링크;
    상기 캐소드 상에 접속하는 제1 캐소드 콘택; 및
    상기 애노드 상에 접속하는 제1 애노드 콘택을 포함하되,
    상기 제1 캐소드 콘택과 상기 제1 애노드 콘택 중 적어도 하나는 상기 퓨즈 링크의 가상 연장면을 가로지르도록 배치된 것을 특징으로 하는 전기적 퓨즈 소자.
  2. 제1항에 있어서,
    상기 퓨즈 링크의 가상 연장면을 가로지르도록 배치된 콘택은 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 갖는 것을 특징으로 하는 전기적 퓨즈 소자.
  3. 제2항에 있어서,
    상기 제1 캐소드 콘택은 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 갖고, 상기 퓨즈 링크의 상기 캐소드 방향으로의 가상 연장면을 가로지르도록 배치된 것을 특징으로 하는 전기적 퓨즈 소자.
  4. 제3항에 있어서,
    상기 제1 캐소드 콘택은 연장되어 상기 캐소드를 가로지르는 것을 특징으로 하는 전기적 퓨즈 소자.
  5. 제2항에 있어서,
    상기 제1 애노드 콘택은 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 갖고, 상기 퓨즈 링크의 상기 애노드 방향으로의 가상 연장면을 가로지르도록 배치된 것을 특징으로 하는 전기적 퓨즈 소자.
  6. 제5항에 있어서,
    상기 제1 애노드 콘택은 연장되어 상기 애노드를 가로지르는 것을 특징으로 하는 전기적 퓨즈 소자.
  7. 제1항에 있어서,
    상기 제1 캐소드 콘택의 주변에 위치하고, 상기 캐소드 상에 접속하는 제2 캐소드 콘택을 더 포함하는 것을 특징으로 하는 전기적 퓨즈 소자.
  8. 제1항에 있어서,
    상기 제1 애노드 콘택의 주변에 위치하고, 상기 애노드 상에 접속하는 제2 애노드 콘택을 더 포함하는 것을 특징으로 하는 전기적 퓨즈 소자.
  9. 제1항에 있어서,
    상기 캐소드와 상기 퓨즈 링크 사이에 상기 퓨즈 링크 방향으로 면적이 점차로 감소하는 캐소드 전이영역을 더 포함하는 것을 특징으로 하는 전기적 퓨즈 소자.
  10. 제1항에 있어서,
    상기 애노드와 상기 퓨즈 링크 사이에 상기 퓨즈 링크 방향으로 면적이 점차로 감소하는 애노드 전이영역을 더 포함하는 것을 특징으로 하는 전기적 퓨즈 소자.
  11. 제1항에 있어서,
    상기 퓨즈 링크는 차례로 적층된 고저항 도전막과 저저항 도전막을 구비하는 것을 특징으로 하는 전기적 퓨즈 소자.
  12. 제11항에 있어서,
    상기 고저항 도전막은 폴리 실리콘막 또는 아몰퍼스 실리콘막인 것을 특징으로 하는 전기적 퓨즈 소자.
  13. 제11항에 있어서,
    상기 저저항 도전막은 금속막 또는 금속 실리사이드막인 것을 특징으로 하는 전기적 퓨즈 소자.
  14. 제13항에 있어서,
    상기 금속막은 텅스텐(W)막, 몰리브덴(Mo)막, 탄탈륨(Ta)막, 코발트(Co)막, 티타늄(Ti)막, 알루미늄(Al)막, 구리(Cu)막, 백금(Pt)막 또는 이들의 합금막인 것을 특징으로 하는 전기적 퓨즈 소자.
  15. 제13항에 있어서,
    상기 금속 실리사이드막은 텅스텐 실리사이드막, 몰리브덴 실리사이드막, 티타늄 실리사이드막, 탄탈륨 실리사이드막, 하프늄 실리사이드막, 코발트 실리사이드막 또는 플래티늄 실리사이드막인 것을 특징으로 하는 전기적 퓨즈 소자.
  16. 기판 상에 서로 이격하여 위치하는 애노드 및 캐소드;
    상기 애노드 및 상기 캐소드 사이에 위치하여 상기 애노드 및 상기 캐소드에 접속하고, 차례로 적층된 고저항 도전막과 저저항 도전막을 구비하는 퓨즈 링크;
    상기 캐소드 상에 접속하며 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 갖는 제1 캐소드 콘택; 및
    상기 애노드 상에 접속하며 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 갖는 제1 애노드 콘택을 포함하되,
    상기 제1 캐소드 콘택은 상기 퓨즈 링크의 상기 캐소드 방향으로의 가상 연장면을 가로지르도록 배치되고, 상기 제1 애노드 콘택은 상기 퓨즈 링크의 상기 애노드 방향으로의 가상 연장면을 가로지르도록 배치되는 것을 특징으로 하는 전기적 퓨즈 소자.
  17. 제16항에 있어서,
    상기 제1 캐소드 콘택은 연장되어 상기 캐소드를 가로지르고, 상기 제1 애노드 콘택은 연장되어 상기 애노드를 가로지르는 것을 특징으로 하는 전기적 퓨즈 소자.
  18. 제16항에 있어서,
    상기 제1 캐소드 콘택의 주변에 위치하여, 상기 캐소드 상에 접속하는 제2 캐소드 콘택; 및
    상기 제1 애노드 콘택의 주변에 위치하여, 상기 애노드 상에 접속하는 제2 애노드 콘택을 더 포함하는 것을 특징으로 하는 전기적 퓨즈 소자.
  19. 제16항에 있어서,
    상기 캐소드와 상기 퓨즈 링크 사이에 상기 퓨즈 링크 방향으로 면적이 점차로 감소하는 캐소드 전이영역; 및
    상기 애노드와 상기 퓨즈 링크 사이에 상기 퓨즈 링크 방향으로 면적이 점차 로 감소하는 애노드 전이영역을 더 포함하는 것을 특징으로 하는 전기적 퓨즈 소자.
  20. 제16항에 있어서,
    상기 고저항 도전막은 폴리 실리콘막 또는 아몰퍼스 실리콘막이고, 상기 저저항 도전막은 금속막 또는 금속 실리사이드막인 것을 특징으로 하는 전기적 퓨즈 소자.
  21. 제20항에 있어서,
    상기 금속막은 텅스텐(W)막, 몰리브덴(Mo)막, 탄탈륨(Ta)막, 코발트(Co)막, 티타늄(Ti)막, 알루미늄(Al)막, 구리(Cu)막, 백금(Pt)막 또는 이들의 합금막인 것을 특징으로 하는 전기적 퓨즈 소자.
  22. 제20항에 있어서,
    상기 금속 실리사이드막은 텅스텐 실리사이드막, 몰리브덴 실리사이드막, 티타늄 실리사이드막, 탄탈륨 실리사이드막, 하프늄 실리사이드막, 코발트 실리사이드막 또는 플래티늄 실리사이드막인 것을 특징으로 하는 전기적 퓨즈 소자.
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