KR20090006749A - 전자 장치 - Google Patents

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KR20090006749A
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terminal
substrate
semiconductor
chip
terminals
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KR1020080065244A
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히로시 와따나베
가즈야 마쯔자와
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가부시끼가이샤 도시바
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Abstract

전자 장치는 기판과, 상기 기판에 탑재되며, 제1 및 제2 단자, 입력 패드와, 상기 제1 및 제2 단자에 접속되며, 소정의 수명에서 상기 제1 및 제2 단자 사이의 액세스가 절단되는 반도체 시한 스위치-상기 입력 패드는 상기 소정의 수명을 설정함-가 형성된 제1 칩과, 상기 기판에 탑재되며, 상기 제1 단자에 접속된 제3 단자와 외부와의 입출력 단자인 제4 단자를 갖는 연산 장치를 내장하는 제2 칩과, 상기 기판에 탑재되며, 상기 제2 단자에 접속되는 제5 단자를 갖고, 상기 연산 장치를 동작시키기 위해 필요한 정보를 기록한 제1 기억 장치와, 적어도 상기 제1 칩의 상기 입력 패드가 형성된 표면을 피복하는 인캡슐레이터를 구비한다.
기판, 단자, 칩, 인캡슐레이터, 입력 패드, 기억 장치

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은, 공업 제품의 사용 기한을 그 제조자가 스스로 설정할 수 있고, 그 공업 제품에 부설할 수 있는 전자 장치에 관한 것이다.
공업 제품의 수명은, 주요 부품 열화에 의해 결정되지만, 그들 부품 자체의 수명은 부품마다 가지각색이다. 따라서, 일부의 기능이 상실되어도 전체로서 사용할 수 있는 경우가 있어, 제품 수명을 초과하는 세월이 지나 애용되는 경우가 있다.
이와 같은 사용이 안전성에 문제가 없는 경우, 특별히 걱정할 필요는 없지만, 최초에 상실된 기능이 안전 장치이었던 경우, 안전 장치가 없는 제품을 사용하고 있는 것과 동일한 상태로 된다. 이것이 가스 누설이거나, 차의 브레이크 성능에 관한 것이거나, 그 밖의 화재의 원인으로 될 위험성을 내포하고 있는 것도 있을 수 있다.
제품의 사용 시간을, 타이머를 사용하여 제한하는 예가, 예를 들면 미국 특허 제4,588,901호 공보에 개시되어 있다. 따라서, 전자 기판에 타이머를 달아, 예를 들면 10년에서 사용을 중지시키는 방법이 생각되지만, 전원을 꺼 타이머의 동작 을 멈추게 하면, 간단히 10년 이상 사용되게 된다.
상기한 바와 같은 위험을 피하기 위해, 공업 제품에 사용되고 있는 마이크로 컴퓨터 혹은 전자 기판의 수명을 배터리리스로 제어하고, 부품이 파괴되기 전에 제품의 사용을 자동적으로 중지시키는 전자 장치의 실현이 요망되고 있다.
본 발명의 제1 측면에 따른 전자 장치는,
기판과,
상기 기판에 탑재되며, 제1 및 제2 단자를 갖고 소정의 수명에서 상기 제1 및 제2 단자 사이의 액세스가 절단되는 반도체 시한 스위치와, 상기 소정의 수명을 설정하기 위한 입력 패드가 형성된 제1 칩과,
상기 기판에 탑재되며, 상기 제1 단자에 접속된 제3 단자와 외부와의 입출력 단자인 제4 단자를 갖는 연산 장치를 내장하는 제2 칩과,
상기 기판에 탑재되며, 상기 제2 단자에 접속되는 제5 단자를 갖고, 상기 연산 장치를 동작시키기 위해 필요한 정보를 기록한 제1 기억 장치와,
적어도 상기 제1 칩의 상기 입력 패드가 형성된 표면을 피복하는 인캡슐레이터를 구비한다.
실시 형태의 설명에 앞서서, 본 발명에 사용되는 무전원 반도체 시한 스위 치(고체 에이징 디바이스(SSAD))에 대해 간단히 설명해 둔다. 본 발명의 일부는, 본 출원인에 의한 에이징 디바이스(US7,224,157)의 기능을 다른 목적에서 유효하게 이용하는 것이다.
도 9a 내지 도 9d는, 본 발명에서 이용하는 에이징 디바이스의 4개의 기본적인 기능에 대해 설명하고 있는 것이다. 도 9a는 시간이 경과하여 에이징 디바이스의 수명(τ1)에 도달하면 그때까지 있었던 신호가 소멸된다고 하는 것, 도 9b는 시간이 경과하여 에이징 디바이스의 수명(τ2)에 도달하면 그때까지 없었던 신호가 발생하는 것으로 하는 것, 도 9c는 시간이 경과하여 에이징 디바이스의 제1 수명(τ1)에 도달하면 그때까지 없었던 신호가 발생하고, 또한 시간이 경과하여, 에이징 디바이스의, 제1 수명보다 긴 제2 수명(τ2)에 도달하면 그때까지 있었던 신호가 소멸된다고 하는 것, 도 9d는 시간이 경과하여 에이징 디바이스의 제1 수명(τ1)에 도달하면 그때까지 있었던 신호가 소멸되고, 또한 시간이 경과하여 에이징 디바이스의, 제1 수명보다 긴 제2 수명(τ2)에 도달하면 그때까지 없었던 신호가 발생한다고 하는 것이다.
도 10의 단면도는, 부유 게이트를 갖는 에이징 디바이스(SSAD)(103)의 단체 셀의 일례를 도시한다. 도면을 간략화하기 위해, 게이트 절연막(터널 절연막)이나 층간 절연막의 도시를 생략하고 있지만, 플로팅 게이트(127)는 절연막에 의해 둘러싸여져 있다.
SSAD와 메모리 셀을 1칩에 혼재하는 경우, 제조 프로세스의 번잡화를 피하기 위해, 가능한 한 SSAD의 셀 구조는 메모리 셀 트랜지스터에 근접한 것으로 해야 한다. 그 때문에, 통상의 SSAD에서는, 플로팅 게이트를 둘러싸는 절연막의 가장 얇은 부분(통상은 채널과의 사이의 터널 절연막)의 두께는 수㎚이다. 그 때문에, 기입 동작(SSAD의 초기화)은 NAND 플래시나 NOR 플래시와 마찬가지로 할 수 있다. 즉, FN 터널 주입으로도 가능하고, 열전자 주입도 가능하다.
도 11 내지 도 15를 참조하여, 에이징 디바이스의 기입 방법을 설명한다. 이 에이징 디바이스(103)에서는 n형 반도체 기판(111) 위에, 게이트 절연막(112)이 형성되고, 이 위에 플로팅 게이트(127)가 형성되어 있다. 플로팅 게이트(123) 위에는 절연막(128)이 형성되고, 이 위에 컨트롤 게이트(129)가 형성되어 있다. 게이트 절연막(112)을 사이에 두도록 p+ 소스 영역(114) 및 p+ 드레인 영역(115)이 형성되어 있다. 컨트롤 게이트(129)는 외부 단자에 접속하여 에이징 디바이스가 형성되어 있다.
에이징 디바이스(103)의 소스 영역(114)은 제1 기능 블록(101)으로서 메모리 셀이나 MPU가 접속되고, 드레인 영역(115)은 제2 기능 블록(102)으로서, 예를 들면 디코더가 접속되어 있다.
도 12는, 이와 같은 에이징 디바이스의 플로팅 게이트(127)에 전자를 주입하는 방법을 설명하는 도면이다. 우선, 컨트롤 게이트(129)에 플러스의 전압 V1>0을 인가하여, FN 터널링에 의해 n형 반도체 기판(111)으로부터 플로팅 게이트(127)에 전자를 주입한다.
도 13은, 플로팅 게이트(127)에 전자를 주입하는 다른 방법을 도시하는 도면이다. 컨트롤 게이트(129)에 마이너스의 전압 V1<0을 인가하여, FN 터널링에 의해 컨트롤 게이트(129)로부터 플로팅 게이트(127)에 전자를 주입한다.
이와 같이, 컨트롤 게이트(129)에 인가하는 전압 V1이 FN 터널링을 발생시킬 만큼 충분히 높으면 정부 극성에 상관없이 플로팅(127)에 전자를 주입할 수 있다.
또한, 플로팅 게이트(127)와 반도체 기판(111) 사이의 게이트 절연막(112)의 두께가 충분히 얇으면, 혹은 컨트롤 게이트(129)와 플로팅 게이트(127) 사이의 절연막(128)의 두께가 충분히 얇으면, 직접 터널링에 의한 전자의 주입도 가능하다.
통상적으로, 에이징 디바이스는 논리 회로나 메모리와 혼재(embed)되는 경우가 많으므로, 상기 에이징 디바이스의 플로팅 게이트(127)에의 전자의 주입은, 집적 회로 칩 내의 배선을 통하여, 예를 들면 제어 회로로부터의 지시에 의해 행해진다.
이 후, 컨트롤 게이트(129)의 전압 V1을 절단한다. 혹은, 단자 바로 그 자체를 물리적으로 떼어내고, 에이징 칩(103)을 패키징한다. 이렇게 함으로써, 전압 V1이 0볼트이어도, 소스 영역(114) 및 드레인 영역(115) 사이가 도통 상태로 된다. 이렇게 하여 에이징 디바이스가 도통 상태로 된다.
다음으로, 도 14와 도 15에 도시한 바와 같이, 플로팅 게이트(127)로부터, 직접 터널링에 의한 누설 전류에 의해 전자가 반도체 기판(111), 소스 영역(114), 드레인 영역(115) 및 컨트롤 게이트(129)로 빠져나온다. 이렇게 하여 시간의 경과와 함께 채널에 걸리는 전계가 약해진다. 이렇게 하여 채널이 반전하지 않게 되었 을 때, 소스 영역(114) 및 드레인 영역(115) 사이에 전류가 흐르지 않게 된다. 즉 에이징 디바이스가 오프 상태로 된다.
플로팅 게이트(127)와 반도체 기판(111) 사이의 게이트 절연막(112)이 플로팅 게이트(127)와 컨트롤 게이트(129) 사이의 절연막(128)보다 얇으면, 도 14에 도시한 전자의 방출이 현저하게 된다. 한편 플로팅 게이트(127)와 컨트롤 게이트(129) 사이의 절연막(128)이 플로팅 게이트(127)와 반도체 기판(111) 사이의 게이트 절연막(112)보다 얇으면, 도 15에 도시한 전자의 방출이 현저하게 된다. 절연막(128)과 게이트 절연막(112)이 동일한 정도로 얇으면 전자의 방출은 양방의 누설 전류의 합으로 된다.
에이징 디바이스의 유효 기한은, 즉 에이징 디바이스가 오프 상태로 되는 시간은 플로팅 게이트(127)에 축적되는 전자의 양에 비례하고, 확산 전류 및 직접 터널 게이트 누설에 반비례하므로, 전자의 주입 시간, 게이트 체적, 접합 면적, 접합의 농도, 절연막 두께, 채널 면적, 확장 영역 등을 조절함으로써, 소정의 범위에 넣을 수 있다.
또한, n형 반도체 기판을 이용하는 대신에 p형 반도체 기판, p형 확산층의 소스 및 드레인 대신에 n형 확산층의 소스와 드레인으로 이루어지는 에이징 디바이스도 마찬가지로 실현할 수 있다. 이 경우, 처음에 부유 게이트에 주입되는 것이 정전하(전자의 FN 터널 방출에 의해 실현)로 되고, 방출되는 것도 정전하(전자의 직접 터널 주입에 의해 실현)로 되는 것뿐이며, 동작 원리도 구조도 마찬가지이다. 또한, 부유 게이트(127) 대신에, 실리콘 질화막 등의 전하 축적층(charge storage layer)을 이용한, 소위 SONOS 구조의 기억 소자를 이용할 수도 있다.
그런데, 이 경시 변화(time-based change)를 실현하는 방법은, 위에서 설명한 바와 같이 한가지는 아니다. 도 16에 도시한 바와 같이, 트랜지스터 타입에 따라서 4종류 있다. 노멀리 온형이라고 하는 것은, 에이징 디바이스에서는 「생각해 내다」(도 9b에 대응)라고 하는 기능을 실현한다. 노멀리 오프형이라고 하는 것은, 에이징 디바이스에서는 「잊다」(도 9b에 대응)라고 하는 기능을 실현한다.
노멀리 오프형의 경우, 플로팅 게이트에 전자(pMOSFET의 경우), 혹은 정공(nMOSFET)을 축적(기입)함으로써 채널을 반전시켜, 온 상태로 한다. 시간의 경과에 수반하여 플로팅 게이트로부터 전자 혹은 정공이 누출되어, 오프 상태로 된다. 그 시각이 노멀리 오프형 SSAD의 수명이다.
반대로, 노멀리 온형의 경우, 플로팅 게이트에 전자(nMOSFET의 경우) 혹은 정공(pMOSFET의 경우)을 축적(기입)함으로써 채널을 오프 상태로 한다. 시간의 경과에 수반하여 플로팅 게이트로부터 전하가 누출되어, 온 상태로 된다. 그 시각이 노멀리 온형 SSAD의 수명이다.
SSAD의 수명 제어는, 여기서는 터널막 두께로 조정할 수 있는 것으로 하였지만, 부유 게이트 구조의 특징을 살린 다른 방법을 이용하여도 된다. 이와 같이, 도 9a의 기능은 노멀리 오프형 에이징 디바이스의 기능이며, 도 9b의 기능은 노멀리 온형 에이징 디바이스의 기능이다.
도 17은, 도 9c의 기능을 실현하는 에이징 디바이스의 일례를 도시하는 단면도이다. 좌측에 노멀리 온형 셀이 있고, 우측에 노멀리 오프형 셀이 있다. 좌우 로 나열한 에이징 디바이스 셀은, 여기서는 하나의 확산층을 공유하거나, 도 17에 도시한 바와 같이, 금속 등의 배선으로 도통시켜, 직렬 접속되는 것이 특징이다.
이 노멀리 온형과 노멀리 오프형의 직렬이라고 하는 조건을 충족시키고 있으면, 도 18에 도시한 바와 같이, 노멀리 온끼리를 병렬 접속하거나, 노멀리 오프끼리를 병렬 접속하거나 하여도 된다. 또한, 좌우에서 병렬하는 셀수가 상이하여도 된다. 이와 같은 확장은, 에이징 디바이스의 수명 제어를 위해 필요한 경우가 있다.
도 17에 도시한 경우에서는, 좌측의 노멀리 온형 수명이 τ1이며, 우측의 노멀리 오프형 수명이 τ2이다. 도 18에 도시한 예에서는, 좌측으로 병렬 접속된 셀의 집단으로서의 노멀리 온형 수명이 τ1이며, 우측으로 병렬 접속된 셀의 집단으로서의 노멀리 오프형 수명이 τ2이다. 여기서, τ1이 τ2보다 짧고, τ1이 제1 수명에서 되고, τ2가 제2 수명에서 된다.
또한, 수명 τ1의 노멀리 오프형과, 수명 τ2의 노멀리 온형을, τ1<τ2의 조건 하에서 병렬 접속하면, 도 9d의 기능을 실현할 수 있다.
도 9a 내지 도 9d의 기능 모두에서, 동일한 형의 비교적 가까운 수명을 갖는 셀의 집단을 병렬 접속함으로써, 수명의 제어성을 예로 들 수 있다. 도 18은 그 일례로서의 접속도이다. 직렬로 접속한 셀을 다시 병렬로 접속하여도 된다. 직렬 및 병렬의 조합에는 다양한 변경이 가능하고, 모두 수명의 제어성에 효과를 거둘 수 있다.
이상으로, SSAD의 기본의 4개의 동작을, 부유 게이트를 갖는 타입의 SSAD로 설명하였다. 물론, 전술한 바와 같이, 부유 게이트를 갖는 NAND 플래시, NOR 플래시, EEPROM 이외에도, 다양한 신규 메모리나 자기 메모리 혹은 DVD계ㆍCD계 미디어에 대응한 SSAD에서, 마찬가지의 4개의 기본 동작을 실현하는 것이 가능하다.
상기의 SSAD의 기능을 근거로 하여, 이하에 본 발명의 실시 형태를 설명한다.
<제1 실시 형태>
도 1 및 도 2에 도시한 바와 같이, 제1 실시 형태의 전자 장치에서는, 수지나 세라믹 등으로 형성된 기판(1) 위에, 읽어내기 전용 메모리(ROM)(3), 시한 스위치로서의 에이징 디바이스(5), 연산 장치(MPU)(7)가 탑재되어 있다. 에이징 디바이스(5)에는, 제1 단자(10)와 제2 단자(11)가 구비되어 있고, 입력 패드(17)를 통하여 설정된 소정의 시간이 무전원에서 경과한 후, 제1 단자와 제2 단자 사이가 절단되도록 되어 있다.
제1 단자(10)는 ROM(3)의 접속 패드(9)에, 와이어 등을 이용한 기지의 방법으로 전기적으로 접속되어 있고, 제2 단자(11)도 MPU(7)의 접속 패드(12)에 전기적으로 접속되어 있다.
ROM(3)에는, MPU(7)를 움직이게 하기 위해 필요한 토큰 등의 정보가 기록되어 있고, 초기의 단계에서는 MPU(7)와 분리되어 있다. 이 전자 장치가 부착된 공업 제품이 출하되기 직전에, 그 공업 제품의 제조자에 의해, SSAD(5)에 소정의 가 동 시간(수명)이, 입력 패드(17)를 통하여 기입되면, 그 가동 시간 동안, ROM(3)과 MPU(7)가 접속된다. MPU(7)의 출력은 출력 단자(13) 및 이것에 접속된 외부 출력 수단(15)을 통하여, 공업 제품에 전해져 공업 제품을 가동 가능하게 한다. 외부 출력 수단(15)은 도선 등을 접속하기 위한 단자이어도 되지만, 무선 출력을 사용하여도 된다.
SSAD(5)에 소정의 가동 시간을 입력 패드(17)를 통해 기입한 후, SSAD(5)는 에폭시 수지 등의 포팅재(encapsulating member : 19)로 캡되고, 그 후 입력 단자(17)에 액세스할 수 없도록 한다. 포팅재(19) 대신에, 커버로 되는 캡(19')을 기판(1) 전체에 피복하여도 된다. 입력 단자(17)는 외부로부터 이격되도록 밀봉되어 있으면 된다.
여기서 주목해야 할 것은, 전술한 US7,224,157의 경우와 달리, 본 실시 형태에서는 SSAD를, 다른 기능 영역(예를 들면 ROM)과 혼재하지 않고, 독립 칩으로서 전자 기판 혹은 마더 보드에 탑재하고, 공업 제품 제조자가 그 제품을 출하할 때에 외부 출력 단자(15)를 경유하여 다른 기능 영역과 접속하도록 한다. 이에 의해, 공업 제품 제조자는 자유롭게 제품 수명을 설정할 수 있다.
보다 상세하게는, 종래의 SSAD가 제어하는 수명은 기껏해야 1년 이내인 것에 대해, 본 실시 형태의 경우에는 10년 이상의 수명을 제어할 필요가 있다. 통상의 반도체 불휘발성 메모리 셀의 데이터 유지 수명은, 통계적 변동을 고려하면 10년을 견디지 못하는 경우가 많아지고 있다. 이것은, 반도체 메모리가 기입ㆍ소거를 반복하기 때문에, 수명 제어에 직접 영향을 주는 절연막(터널막)의 신뢰성이 열화되 는 것이 주된 원인이다.
이에 대해, 본 실시 형태의 SSAD의 사용 방법에서는, 한번 수명을 설정한 후에는, 제품의 사용을 강제 종료시킬 때까지, (예를 들면 15년) 기입ㆍ소거를 할 필요가 없다. 이것은, 터널막의 내구성의 문제를 고려할 필요가 없는 것을 의미하고 있다. 따라서, 범용 메모리와는 독립 칩으로 하고, 수명이 긴 대신에 내구성을 생각하지 않아도 되는 SSAD를 실현하면 되게 된다.
독립 칩인 것의 또 하나의 메리트는, 범용 메모리에 비해 터널막을 두껍게 하는 것이 가능, 혹은 필요하다고 하는 것이다. 즉, 범용 메모리에서는 셀간 간섭이나 임계값 변동 등의 영향을 억제하기 위해, 미세화와 함께 터널막을 얇게 할 필요가 있지만, 본 발명에서 이용하는 SSAD는 10년 이상의 수명이 필요하여, 부유 게이트 방식의 경우 터널막 두께는 10㎚ 이상, 바람직하게는 13㎛ 이상, 전하 축적층 방식(SONOS)의 경우에는 7㎚ 이상, 바람직하게는 10㎚ 이상으로 해야만 한다. 이 때문에도, 독립 칩으로 하는 우위성이 있다. 또한, 상기에서 터널막 두께라고 칭하였지만, 전하의 방출은 플로팅 게이트, 전하 축적층을 둘러싸는 절연막의 가장 얇은 곳에서 생기고, 통상 그것은 터널막이라고 하는 것이다.
여기서, 도 1의 설명으로 되돌아간다. SSAD(5)가 ROM(3)과 MPU(7)의 액세스를 오프로 하면, MPU(7)는 토큰을 수신할 수 없어 기능하지 않게 된다. 즉, SSAD(5)가 온으로부터 오프로 변화될 때까지의 시간이, 제품의 안전성을 보장할 수 있는 시간, 즉 제품 수명에서 된다.
제품 수명은, 안전성에 심각한 영향을 주는 부품의 열화 등의 문제를 감안하 여 설정한다. 따라서, 구체적인 수치는 제품마다 결정되므로, 여기서는 구체적인 수치를 의논하는 것은 그다지 중요하지 않으며, 예를 들면 15년 정도를 예로 들어 둔다.
본 실시 형태의 다른 특징은, 공업 제품 제조자가 입력 패드(17)를 통하여 제품 수명을 설정한 후, 포팅재(19) 또는, 캡(19')으로 입력 패드(17)를 밀봉하는 것이다. 이와 같이 입력 패드가 밀봉되어 있으므로, 수명 설정을 개찬하고자 하는 경우, 이 캡재, 혹은 캡을 제거해야만 한다. 이 작업은 흔적을 남기지 않고 행하는 것은 불가능하여, 제3자에 의한 수명의 변경을 방지할 수 있다.
이상, 제1 실시 형태에 따르면, 배터리를 이용하지 않고 수명을 제어할 수 있는 반도체 시한 스위치를 사용함으로써, 공업 제품의 사용을 강제 종료시킴으로써, 제품 이용자의 뜻하지 않은 사고에 의한 피해를 최소한으로 막는 것이 가능하게 된다.
<제2 실시 형태>
제2 실시 형태에 따른 전자 장치를 도 3과 도 4를 참조하여 설명한다. 제1 실시 형태와 동일 개소에는 동일 번호를 붙이고, 중복되는 설명을 생략한다.
보다 상세하게는, 수지나 세라믹 등으로 형성된 기판(1) 위에, 읽어내기 전용 메모리(ROM)(3), 연산 장치(MPU)(7)가 혼재된 에이징 디바이스(5)가 탑재되어 있다. 에이징 디바이스(5)에는, 제1 단자(10)와 MPU(7)에 접속되는 제2 단자(11)가 구비되어 있고, 입력 패드(17)를 통하여 설정된 시간이 경과한 후, 제1 단자와 제2 단자 사이가 절단되도록 되어 있다.
제1 단자(10)는 ROM(3)의 접속 패드(9)에, 기지의 방법으로 전기적으로 접속되어 있다. ROM(3)에는 MPU(7)를 움직이게 하기 위해 필요한 토큰이 기록되어 있고, 초기의 단계에서는 MPU(7)와 분리되어 있다. 이 전자 장치가 부착된 공업 제품이 출하되기 직전에, 그 공업 제품의 제조자에 의해, SSAD(5)에 소정의 가동 시간(수명)이, 입력 패드(17)를 통하여 기입되면, 그 가동 시간 동안, ROM(3)과 MPU(7)가 접속된다. MPU(7)의 출력은 출력 수단(15)을 통하여, 공업 제품에 전해져 공업 제품을 가동 가능하게 한다.
제2 실시 형태에서는, MPU(7)가 SSAD(5)와 동일한 칩에 혼재되어 있다. 이와 같이, MPU(7)와 SSAD(5)를 혼재하기 위해서는, CMOS 혼재형 SSAD를 이용할 필요가 있다. 이것에는, 부유 게이트를 T자형으로 하고, 짧은 변과 긴 변의 비로 수명을 설정하는 것이 바람직하다(일본 특허 공개 제2007-184321호 참조).
이상, 제2 실시 형태에 따르면, MPU(7)가 SSAD(5)에 혼재되어 있으므로, 제1 실시 형태와 마찬가지의 효과를, 보다 간이한 구조로 실현할 수 있다.
<제3 실시 형태>
제3 실시 형태에 따른 전자 장치를, 도 5와 도 6을 참조하여 설명한다. 제1 및 제2 실시 형태와 동일 개소에는 동일 번호를 붙이고, 중복되는 설명을 생략한다.
보다 상세하게는, 수지나 세라믹 등으로 형성된 기판(1) 위에, 제1 읽어내기 전용 메모리(ROM)(3), 에이징 디바이스(5), 연산 장치(MPU)(7), 제2 읽어내기 전용 메모리(25)가 탑재되어 있다. MPU(7)와 제2 읽어내기 전용 메모리(25) 사이는, 각 각에 설치된 단자(27, 29)를 통하여 접속 수단(31)에 의해 접속되어 있다.
제3 실시 형태는, 제1 실시 형태의 토큰 등의 정보 대신에, 암호화된 시리얼 번호, 제1 ROM(3)에 기록한 A와 제2 ROM(25)에 기록한 B를 이용하고 있다. 즉, SSAD(5)에 의해 수명이 제어된 기간 중에서, 시리얼 번호 A와 시리얼 번호 B가 일치하고 있을 때에만 MPU(7)가 작동하고, 일치하지 않게 되었을 때, 혹은 시리얼 번호 A가 판독되지 않게 되었을 때, MPU(7)는 동작하지 않게 된다. 여기서, 시리얼 번호를 암호화하고 있는 것은, 시리얼 번호를 기록한 메모리 칩을 MPU(7)에 접속하면 간단히 제품 수명을 개찬할 수 있게 되기 때문이다.
그 밖의 구성은, 제1 실시 형태와 마찬가지이므로, 중복되는 설명을 생략한다. 제3 실시 형태에 의해서도, 제1 실시 형태와 마찬가지의 효과를 발휘하는 것이 가능하다.
<제4 실시 형태>
제4 실시 형태에 따른 전자 장치를, 도 7과 도 8을 참조하여 설명한다. 제1 내지 제3 실시 형태와 동일 개소에는 동일 번호를 붙이고, 중복되는 설명을 생략한다.
보다 상세하게는, 수지나 세라믹 등으로 형성된 기판(1) 위에, 제1 읽어내기 전용 메모리(ROM)(3)가 혼재된 에이징 디바이스(5), 연산 장치(MPU)(7), 제2 읽어내기 전용 메모리(25)가 탑재되어 있다. 그 밖에는, 제1 내지 제3 실시 형태와 마찬가지이다.
제4 실시 형태도, 암호화된 시리얼 번호 A와 B를 이용하는 실시 형태이지만, 제3 실시 형태와의 차이는, 제1 읽어내기 전용 메모리(ROM)(3)가 SSAD(5)에 혼재되어, 구성이 보다 간이화되어 있는 것이다. SSAD(5)에 혼재되는 ROM은 게이트 절연막을 두껍게 하여도 무방하므로, SSAD와의 혼재가 용이하다.
이상, 제4 실시 형태에 따르면, 제1 메모리(3)가 MPU(7)에 혼재되어 있으므로, 제3 실시 형태와 마찬가지인 효과를, 보다 간이한 구조로 실현할 수 있다.
이상, 제1 내지 제4 실시 형태에서는, 읽어내기 전용 메모리로서, ROM을 사용하고 있지만, 이들은 모두 전하 유지 수명이 제품 수명보다 긴 불휘발성 메모리의 칩으로 치환하여도 된다. 통상적으로, 범용 메모리의 전하 유지 수명이 제품 수명보다 긴 것은 있을 수 없으므로, 대부분의 경우 ROM이 사용되는 것으로 생각된다.
이상 본 발명의 실시 형태에 따르면, 배터리를 이용하지 않고 수명을 제어할 수 있는 반도체 시한 스위치를 사용함으로써, 공업 제품의 사용을 강제 종료시킴으로써, 제품 이용자의 뜻하지 않은 사고에 의한 피해를 최소한으로 막는 것이 가능하게 된다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위 및 그 등가물들에 의해 정의된 바와 같은 본 발명의 일반 개념의 사상 또는 범주를 벗어나지 않고 다양한 변경들을 행할 수 있다.
도 1은 제1 실시 형태에 따른 전자 장치의 평면도.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 취한 단면도.
도 3은 제2 실시 형태에 따른 전자 장치의 평면도.
도 4는 도 3의 Ⅳ-Ⅳ선을 따라 취한 단면도.
도 5는 제3 실시 형태에 따른 전자 장치의 평면도.
도 6은 도 5의 Ⅵ-Ⅵ선을 따라 취한 단면도.
도 7은 제4 실시 형태에 따른 전자 장치의 평면도.
도 8은 도 7의 Ⅷ-Ⅷ선을 따라 취한 단면도.
도 9는 에이징 디바이스의 4종의 신호-시간 특성을 설명하는 도면.
도 10은 플로팅 게이트 방식의 에이징 디바이스의 기본 구성을 도시하는 단면도.
도 11은 에이징 디바이스의 기입 방법을 설명하는 도면.
도 12는 에이징 디바이스의 기입 방법을 설명하는 도면.
도 13은 에이징 디바이스의 기입 방법을 설명하는 도면.
도 14는 에이징 디바이스의 기입 방법을 설명하는 도면.
도 15는 에이징 디바이스의 기입 방법을 설명하는 도면.
도 16은 에이징 디바이스의 타입을 설명하는 도면.
도 17은 소정 시간만 온 상태로 되는 에이징 디바이스의 셀 단면을 도시하는 도면.
도 18은 복수의 셀을 병렬 접속하고, 소정 시간만 온 상태로 되는 에이징 디바이스의 상면도로, XⅦ-XⅦ선을 따라 취한 단면도가 도 17로 되는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
3 : 읽어내기 전용 메모리(ROM)
5, 103 : 에이징 디바이스(SSAD)
7 : 연산 장치(MPU)
9, 12 : 접속 패드
10 : 제1 단자
11 : 제2 단자
13 : 출력 단자
15 : 외부 출력 수단
17 : 입력 패드
19' : 캡
31 : 접속 수단
101 : 제1 기능 블록
102 : 제2 기능 블록
111 : n형 반도체 기판
112 : 게이트 절연막
114 : p+ 소스 영역
115 : p+ 드레인 영역
123, 127 : 플로팅 게이트
128 : 절연막
129 : 컨트롤 게이트

Claims (20)

  1. 기판과,
    상기 기판에 탑재되며, 제1 및 제2 단자, 입력 패드와, 상기 제1 및 제2 단자에 접속되며, 소정의 수명에서 상기 제1 및 제2 단자 사이의 액세스가 절단되는 반도체 시한 스위치 - 상기 입력 패드는 상기 소정의 수명을 설정함 - 가 형성된 제1 칩과,
    상기 기판에 탑재되며, 상기 제1 단자에 접속된 제3 단자와 외부와의 입출력 단자인 제4 단자를 갖는 연산 장치를 내장하는 제2 칩과,
    상기 기판에 탑재되며, 상기 제2 단자에 접속되는 제5 단자를 갖고, 상기 연산 장치를 동작시키기 위해 필요한 정보를 기록한 제1 기억 장치와,
    적어도 상기 제1 칩의 상기 입력 패드가 형성된 표면을 피복하는 인캡슐레이터
    를 구비하는 전자 장치.
  2. 제1항에 있어서,
    상기 제2 칩에 설치된 제6 단자와,
    상기 제6 단자에 접속하는 제7 단자를 갖는 제2 기억 장치
    를 더 구비하고, 상기 제1 기억 장치는 제1 암호화된 시리얼 번호를 기록하고, 상기 제2 기억 장치는 제2 암호화된 시리얼 번호를 기록하는 전자 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 기억 장치가, 읽어내기 전용 메모리인 전자 장치.
  4. 제2항에 있어서,
    상기 제1 및 제2 기억 장치가, 반도체 메모리 칩인 전자 장치.
  5. 제2항에 있어서,
    상기 제1 및 제2 기억 장치가, 자기 기록 장치인 전자 장치.
  6. 제1항에 있어서,
    상기 반도체 시한 스위치는 부유 게이트를 갖는 셀 트랜지스터를 포함하고, 상기 부유 게이트를 둘러싸는 절연막의 가장 얇은 부분이 10㎚ 이상인 전자 장치.
  7. 제1항에 있어서,
    상기 반도체 시한 스위치는 전하 축적층을 갖는 셀 트랜지스터를 포함하고, 상기 전하 축적층을 둘러싸는 절연막의 가장 얇은 부분이 7㎚ 이상인 전자 장치.
  8. 기판과,
    상기 기판에 탑재되며, 제1 및 제2 단자, 입력 패드와, 상기 제1 및 제2 단 자에 접속되며, 소정의 수명에서 상기 제1 및 제2 단자 사이의 액세스가 절단되는 반도체 시한 스위치, 상기 제1 단자에 접속된 제3 단자와 외부에 신호를 발하는 제4 단자를 갖는 연산 장치 - 상기 입력 패드는 상기 소정의 수명을 설정함 - 를 내장하는 반도체 칩과,
    상기 기판에 탑재되며, 상기 제2 단자에 접속되는 제5 단자를 갖고, 상기 연산 장치를 동작시키기 위해 필요한 정보를 기록한 기억 장치와,
    적어도 상기 반도체 칩의 상기 입력 패드를 피복하는 인캡슐레이터
    를 구비하는 전자 장치.
  9. 제8항에 있어서,
    상기 기억 장치가, 읽어내기 전용 메모리인 전자 장치.
  10. 제8항에 있어서,
    상기 기억 장치가, 반도체 메모리 칩인 전자 장치.
  11. 제8항에 있어서,
    상기 기억 장치가, 자기 기록 장치인 전자 장치.
  12. 제8항에 있어서,
    상기 반도체 시한 스위치는 부유 게이트를 갖는 셀 트랜지스터를 포함하고, 상기 부유 게이트를 둘러싸는 절연막의 가장 얇은 부분이 10㎚ 이상인 전자 장치.
  13. 제8항에 있어서,
    상기 반도체 시한 스위치는 전하 축적층을 갖는 셀 트랜지스터를 포함하고, 상기 전하 축적층을 둘러싸는 절연막의 가장 얇은 부분이 7㎚ 이상인 전자 장치.
  14. 기판과,
    상기 기판에 탑재되며, 제1 및 제2 단자, 입력 패드와, 상기 제1 및 제2 단자에 접속되며, 소정의 수명에서 상기 제1과 제2 단자 사이의 액세스가 절단되는 반도체 시한 스위치와, 상기 제2 단자에 접속하고 제1 암호화된 시리얼 번호를 기록한 제1 기억 장치 - 상기 입력 패드는 상기 소정의 수명을 설정함 - 가 형성된 제1 칩과,
    상기 기판에 탑재되며, 상기 제1 단자에 접속된 제3 단자와 외부에 신호를 발하는 제4 단자와, 외부로부터 정보를 받는 제5 단자를 갖는 연산 장치를 내장하는 제2 칩과,
    상기 기판에 탑재되며, 상기 제5 단자에 접속되는 제6 단자를 갖고, 상기 연산 장치를 동작시키기 위해 제2 암호화된 시리얼 번호를 기록한 제2 기억 장치와,
    적어도 상기 제1 칩의 상기 입력 패드를 피복하는 인캡슐레이터
    를 구비하는 전자 장치.
  15. 제14항에 있어서,
    상기 정보를 기록한 제1 및 제2 기억 장치가 읽어내기 전용 메모리인 전자 장치.
  16. 제14항에 있어서,
    상기 정보를 기록한 제1 및 제2 기억 장치가 반도체 메모리 칩인 전자 장치.
  17. 제16항에 있어서,
    상기 반도체 메모리 칩의 전하 유지 수명이 상기 반도체 시한 스위치의 전하 유지 수명보다 긴 전자 장치.
  18. 제14항에 있어서,
    상기 정보를 기록한 제1 및 제2 기억 장치가 자기 기록 장치인 전자 장치.
  19. 제14항에 있어서,
    상기 반도체 시한 스위치는 부유 게이트를 갖는 셀 트랜지스터를 포함하고, 상기 부유 게이트를 둘러싸는 절연막의 가장 얇은 부분이 10㎚ 이상인 전자 장치.
  20. 제14항에 있어서,
    상기 반도체 시한 스위치는 전하 축적층을 갖는 셀 트랜지스터를 포함하고, 상기 전하 축적층을 둘러싸는 절연막의 가장 얇은 부분이 7㎚ 이상인 전자 장치.
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