JP2009021441A - 電子装置 - Google Patents

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Abstract

【課題】製品寿命を制御し、製品の安全性を高める電子装置を提供する。
【解決手段】基板と、前記基板に搭載され、第１と第２の端子を有し所定の寿命で前記第１と第２の端子の間のアクセスが切断される半導体時限スイッチが形成された第１のチップと、前記基板に搭載され、前記第１の端子に接続された第３の端子と外部との入出力端子である第４と第５の端子とを有する演算装置を内蔵する第２のチップと、前記基板に搭載され、前記前記第２の端子に接続される第６の端子を有し、前記演算装置を動作させる為に必要な情報を記録した第１の記憶装置と、少なくとも前記第１のチップの表面を被覆する封止手段とを有し、前記第１のチップは、前記封止手段により封止された部分に、前記所定の寿命を設定するための入力パッドを具備することを特徴とする。
【選択図】 図1

Description

本発明は、工業製品の使用期限をその製造者が自ら設定でき、その工業製品に付設し得る電子装置に関する。
工業製品の寿命は、主要部品劣化によって決まるが、それら部品自体の寿命は部品ごとにまちまちである。したがって、一部の機能が失われても全体として使用できる場合があり、製品寿命を超える年月を経て愛用されることがある。
このような使用が安全性に問題が無い場合、特段気にする必要はないが、最初に失われた機能が安全装置であった場合、安全装置がない製品を使用しているのと同じ状態になる。これがガス漏れであったり、車のブレーキ性能に関するものであったり、その他火災の原因になるような危険性を孕んでいることもあり得る。
製品の使用時間を、タイマーを使って制限する例が、例えば特許文献１に開示されている。そこで、電子基板にタイマーをつけて、例えば１０年で使用を中止させる方法が考えられるが、電源を外してタイマーの動作を止めてしまえば、簡単に１０年以上使用されてしまう。
米国特許４，５８８，９０１号公報
本発明は、上記のような危険を避けるため、工業製品に使用されているマイクロコンピュータ或いは電子基板の寿命をバッテリーレスで制御し、部品が壊れる前に製品の使用を自動的に中止させる電子装置を提供することを目的とする。
本発明の電子装置は、基板と、前記基板に搭載され、第１と第２の端子を有し所定の寿命で前記第１と第２の端子の間のアクセスが切断される半導体時限スイッチが形成された第１のチップと、前記基板に搭載され、前記第１の端子に接続された第３の端子と外部との入出力端子である第４と第５の端子とを有する演算装置を内蔵する第２のチップと、前記基板に搭載され、前記前記第２の端子に接続される第６の端子を有し、前記演算装置を動作させる為に必要な情報を記録した第１の記憶装置と、少なくとも前記第１のチップの表面を被覆する封止手段と、を有し、前記第１のチップは、前記封止手段により封止された部分に、前記所定の寿命を設定するための入力パッドを具備することを特徴とする。
バッテリーレスで寿命を制御できる半導体時限スイッチを使用することにより、工業製品の使用を強制終了させることによって、製品利用者の不慮の事故による被害を最小限に食い止めることが可能となる。
実施形態の説明に先立ち、本発明に使用される無電源半導体時限スイッチ（固体エージングデバイス、ＳＳＡＤ）について簡単に説明しておく。本発明の一部は、本出願人によるエージングデバイス（特開２００４−９４９２２）の機能を別の目的で有効に利用することである。
図９は、本発明で利用するエージングデバイスの４つの基本的な機能について説明しているものである。図９（ａ）は、時間が経過してエージングデバイスの寿命（τ１）に到達するとそれまであった信号が消滅するというもの、図９（ｂ）は、時間が経過してエージングデバイスの寿命（τ２）に到達するとそれまでなかった信号が発生するというもの、図９（ｃ）は、時間が経過してエージングデバイスの第一の寿命（τ１）に到達するとそれまでなかった信号が発生し、さらに時間が経過して、エージングデバイスの、第１の寿命より長い第２の寿命（τ２）に到達するとそれまであった信号が消滅するというもの、図９（ｄ）は、時間が経過してエージングデバイスの第１の寿命（τ１）に到達するとそれまであった信号が消滅し、さらに時間が経過して、エージングデバイスの、第１の寿命より長い第２の寿命（τ２）に到達するとそれまでなかった信号が発生するというものである。
図１０は、浮遊ゲートを有するエージングデバイス（ＳＳＡＤ）１０３の単体セルの一例を示す断面図である。図を簡略化するために、ゲート絶縁膜（トンネル絶縁膜）や層間絶縁膜の図示を省略しているが、フローティングゲート１２７は、絶縁膜により取り囲まれている。
ＳＳＡＤとメモリセルを1チップに混載する場合、製造プロセスの煩雑化を避けるため、できるだけ、ＳＳＡＤのセル構造はメモリセル・トランジスタに近いものにすべきである。そのため、通常のＳＳＡＤでは、フローティングゲートを囲む絶縁膜の最も薄い部分（通常はチャネルとの間のトンネル絶縁膜）の厚さは数ｎｍである。そのため、書き込み動作（ＳＳＡＤの初期化）は、ＮＡＮＤフラッシュやＮＯＲフラッシュと同様に出来る。すなわち、ＦＮトンネル注入でも出来るし、ホットエレクトロン注入も可能である。
図１１乃至１５は、エージングデバイスの書き込み方法を説明するための断面図である。このエージングデバイス１０３は、ｎ型半導体基板１１１上に、ゲート絶縁膜１１２が形成され、この上にフローティングゲート１２７が形成されている。フローティングゲート１２３上には、絶縁膜１２８が形成され、この上にコントロールゲート１２９が形成されている。ゲート絶縁膜１１２を挟むようにｐ+ ソース領域１１４及びｐ+ ドレイン領域１１５が形成されている。コントロールゲート１２９は、外部端子に接続してエージングデバイスが形成されている。
エージングデバイス１０３のソース領域１１４は第１の機能ブロック１０１としてメモリセルやＭＰＵが接続され、ドレイン領域１１５は第２の機能ブロック１０２として、例えばデコーダーが接続されている。
図１２は、このようなエージングデバイスのフローティングゲート１２７に電子を注入する方法を説明する図である。先ず、コントロールゲート１２９に正の電圧Ｖ１＞０を印加して、ＦＮトンネリングによってｎ型半導体基板１１１からフローティングゲート１２７に電子を注入する。
図１３は、フローティングゲート１２７に電子を注入する別の方法を示す図である。コントロールゲート１２９に負の電圧Ｖ１＜０を印加して、ＦＮトンネリングによってコントロールゲート１２９からフローティングゲート１２７に電子を注入する。
このように、コントロールゲート１２９に印加する電圧Ｖ１がＦＮトンネリングを生じさせるほど十分高ければ正負極性によらずコントロールゲート１２７に電子を注入することが出来る。
また、フローティングゲート１２７と半導体基板１１１間のゲート絶縁膜１１２の厚さが十分薄ければ、あるいは、コントロールゲート１２９とフローティングゲート１２７間の絶縁膜１２８の厚さが十分薄ければ、直接トンネリングによる電子の注入も可能である。
通常、エージングデバイスは論理回路やメモリと混載される場合が多いので、上記エージングデバイスのフローティグゲート１２７への電子の注入は、集積回路チップ内の配線を通じて、例えば制御回路からの指示で行われる。
この後、コントロールゲート１２９の電圧Ｖ１を切る。あるいは、端子そのものを物理的に剥ぎ取ってから、エージングチップ１０３をパッケージングする。こうすることで、電圧Ｖ１が０ボルトでも、ソース領域１１４及びドレイン領域１１５間が導通状態となる。こうしてエージングデバイスが導通状態となる。
次に、図１４及び図１５に示すように、フローティングゲート１２７から、直接トンネリングによるリーク電流によって電子が半導体基板１１１、ソース領域１１４、ドレイン領域１１５及びコントロールゲート１２９に抜け出る。こうして時間の経過と供にチャネルに掛かる電界が弱くなる。こうしてチャネルが反転しなくなったとき、ソース領域１１４及びドレイン領域１１５の間に電流が流れなくなる。すなわちエージングデバイスがオフ状態となる。
フローティングゲート１２７と半導体基板１１１の間のゲート絶縁膜１１２がフローティングゲート１２７とコントロールゲート１２９の間の絶縁膜１２８より薄ければ、図１４に示す電子の放出が顕著になる。一方フローティングゲート１２７とコントロールゲート１２９の間の絶縁膜１２８がフローティングゲート１２７と半導体基板１１１の間のゲート絶縁膜１１２より薄ければ、図１５に示す電子の放出が顕著になる。絶縁膜１２８とゲート絶縁膜１１２が同じ程度に薄ければ電子の放出は両方のリーク電流の和になる。
エージングデバイスの有効期限は、すなわちエージングデバイスがオフ状態となる時間は、フローティングゲート１２７に蓄積する電子の量に比例し、拡散電流及び直接トンネルゲートリークに反比例するので、電子の注入時間、ゲート体積、接合面積、接合の濃度、絶縁膜厚、チャネル面積、エクステンション領域等を調節することによって、所定の範囲に収めることが出来る。
また、ｎ型半導体基板を用いる代わりにｐ型半導体基板、ｐ型拡散層のソース及びドレインの代わりにｎ型拡散層のソースとドレインからなるエージングデバイスも同様に実現できる。この場合、最初に浮遊ゲートに注入するのが正電荷（電子のＦＮトンネル放出で実現）になり、放出されるのも正電荷（電子の直接トンネル注入で実現）になるだけで、動作原理も構造も同様である。更に、浮遊ゲート１２９の代わりに、シリコン窒化膜等の電荷蓄積層を用いた、いわゆるＳＯＮＯＳ構造の記憶素子を用いることもできる。
ところで、この経時変化を実現する方法は、上で説明したように一通りではない。図１６に示すように、トランジスタタイプに応じて４種類ある。ノーマリオン型というのは、エージングデバイスでは「思い出す」（図９（ｂ）に対応）という機能を実現する。ノーマリオフ型というのは、エージングデバイスでは「忘れる」（図９（ａ）に対応）という機能を実現するものである。
ノーマリオフ型の場合、フローティングゲートに電子（ｐＭＯＳＦＥＴの場合）、或いは、正孔（ｎＭＯＳＦＥＴ）を蓄えること（書き込み）によってチャネルを反転させ、オン状態にする。時間の経過と共にフローティングゲートから電子或いは正孔が漏れ出し、オフ状態になる。その時刻がノーマリオフ型ＳＳＡＤの寿命である。
反対に、ノーマリオン型の場合、フローティングゲートに電子（ｎＭＯＳＦＥＴの場合）或いは正孔（ｐＭＯＳＦＥＴの場合）を蓄えること（書き込み）によってチャネルをオフ状態にする。時間の経過に伴いフローティングゲートから電荷が漏れ出し、オン状態になる。その時刻がノーマリオン型ＳＳＡＤの寿命である。
ＳＳＡＤの寿命制御は、ここでは、トンネル膜厚で調整することができるとしたが、浮遊ゲート構造の特徴を生かした他の方法を用いても良い。このように、図９（ａ）の機能は、ノーマリオフ型エージングデバイスの機能であり、図９（ｂ）機能は、ノーマリオン型エージングデバイスの機能である。
図１７は、図９（ｃ）の機能を実現するエージングデバイスの一例を示す断面図である。左にノーマリオン型セルがあり、右にノーマリオフ型セルがある。左右に並べたエージングデバイスセルは、ここでは一つの拡散層を共有するか、図１７に示すように、金属などの配線で導通させ、直列接続されることが特徴である。
このノーマリオン型とノーマリオフ型の直列という条件を満たしていれば、図１８に示すように、ノーマリオン同士を並列接続したり、ノーマリオフ同士を並列接続したりしてもよい。また、左右で並列するセル数が異なっていても良い。このような拡張は、エージングデバイスの寿命制御のために必要な場合がある。
図１７に示した場合では、左のノーマリオン型寿命がτ１であり、右のノーマリオフ型寿命がτ２である。図１８に示した例では、左側に並列接続されたセルの集団としてのノーマリオン型寿命がτ１であり、右側に並列接続されたセルの集団としてのノーマリオフ型寿命がτ２である。ここで、τ１がτ２より短く、τ１が第１の寿命となり、τ２が第２の寿命となる。
更に、寿命τ１のノーマリオフ型と、寿命τ２のノーマリオン型を、τ１＜τ2の条件の下で並列接続すると、図９（ｄ）の機能を実現することが出来る。
図９の機能すべてにおいて、同じ型の比較的近い寿命を持つセルの集団を並列接続することによって、寿命の制御性を挙げることが出来る。図１８はその一例としての接続図である。直列に接続したセルを更に並列に接続しても良い。直列及び並列の組み合わせには種々のバリエーションが考えられ、いずれも寿命の制御性に効果を挙げ得る。
以上で、ＳＳＡＤの基本の４つの動作を、浮遊ゲートを有するタイプのＳＳＡＤで説明した。もちろん、上述したように、浮遊ゲートを有するＮＡＮＤフラッシュ、ＮＯＲフラッシュ、ＥＥＰＲＯＭ以外にも、様々な新規メモリや磁気メモリ、或いは、ＤＶＤ系・ＣＤ系メディアに対応したＳＳＡＤで、同様の４つの基本動作を実現することが可能である。
上記のＳＳＡＤの機能を踏まえ、以下に本発明の実施の形態を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電子装置の模式的な平面図、図２は図１のＡ−Ａ´線に沿った断面図である。樹脂やセラミック等から形成された基板１上に、読み出し専用メモリ（ＲＯＭ）３、時限スイッチとしてのエージングデバイス５、演算装置（ＭＰＵ）７が搭載されている。エージングデバイス５には、第１の端子１０と第２の端子１１が備えられており、入力パッド１７を通じて設定された所定の時間が無電源で経過した後、第１の端子と第２の端子の間が切断されるようになっている。
第１の端子１０は、ＲＯＭ３の接続パッド９に、ワイヤ等を用いた既知の方法で電気的に接続されており、第２の端子１１もＭＰＵ７の接続パッド１２に電気的に接続されている。
ＲＯＭ３には、ＭＰＵ７を動かすために必要なトークン等の情報が記録されており、初期の段階ではＭＰＵ７と切り離されている。この電子装置が取り付けられた工業製品が出荷される直前に、その工業製品の製造者によって、ＳＳＡＤ５に所定の稼動時間（寿命）が、入力パッド１７を通じて書き込まれると、その稼働時間の間、ＲＯＭ３とＭＰＵ７が接続される。ＭＰＵ７の出力は、出力端子１３及びこれに接続された外部出力手段１５を通して、工業製品に伝えられ、工業製品を稼動可能にする。外部出力手段１５は、導線などを接続するための端子でもよいが、無線出力を使用してもよい。
ＳＳＡＤ５に所定の稼働時間を入力パッド１７を通じ書き込んだ後、ＳＳＡＤ５はエポキシ樹脂等のポッティング材１９でキャップされ、その後入力端子１７にアクセスできないようにする。ポッティング材１９の代わりに、カバーとなるキャップ１９´を基板１全体に被せてもよい。入力端子１７は、外部から隔てられるように封止されていれば良い。
ここで注目すべきは、特開２００４−９４９２２の場合と異なり、本発明ではＳＳＡＤを、他の機能領域（本実施形態の場合はＲＯＭ）と混載せず、独立チップとして電子基板或いはマザーボードに搭載し、工業製品製造者が該製品を出荷する際に外部出力手段１５を使って他の機能領域と接続するようにする。これにより、工業製品製造者は自由に製品寿命を設定することができる。
より詳細には、従来のＳＳＡＤが制御する寿命は高々1年以内であるのに対し、本発明の場合は１０年以上の寿命を制御する必要がある。通常の半導体不揮発性メモリセルのデータ保持寿命は、統計的ばらつきを考えると１０年持たないものが多くなってきている。これは、半導体メモリが書き込み・消去を繰り返すため、寿命制御に直接影響する絶縁膜（トンネル膜）の信頼性が劣化することが主な原因である。
これに対し、本発明のＳＳＡＤの使用方法では、1度寿命を設定した後は、製品の使用を強制終了させるまで、（たとえば1５年）書き込み・消去をする必要がない。これは、トンネル膜の耐久性の問題を考慮に入れる必要がないことを意味している。そこで、汎用メモリとは独立チップにし、寿命が長い代わりに耐久性を考えないで良いＳＳＡＤを実現すればよいことになる。
独立チップであることのもう一つのメリットは、汎用メモリに比べてトンネル膜を厚くすることが可能、あるいは必要ということである。即ち、汎用メモリでは、セル間干渉や閾値ばらつきなどの影響を抑制するため、微細化とともにトンネル膜を薄くする必要があるが、本発明で用いるＳＳＡＤは１０年以上の寿命が必要であり、浮遊ゲート方式の場合トンネル膜厚は１０ｎｍ以上、電荷蓄積層方式（ＳＯＮＯＳ）の場合は７ｎｍ以上にしなければならない。このためにも、独立チップとする優位性がある。なお、上記でトンネル膜厚と称したが、電荷の放出はフローティングゲート、電荷蓄積層を取り囲む絶縁膜の最も薄い所で生じ、通常それはトンネル膜であるということである。
ここで、図１の説明に戻る。ＳＳＡＤ５がＲＯＭ３とＭＰＵ７のアクセスをオフにすると、ＭＰＵ７はトークンを受信できずに機能しなくなる。すなわち、ＳＳＡＤ５がオンからオフに変化するまでの時間が、製品の安全性を保障できる時間、即ち製品寿命となる。
製品寿命は、安全性に深刻な影響を与える部品の劣化などの問題を鑑みて設定する。したがって、具体的な数値は、製品ごとに決められるので、ここでは具体的な数値を議論することはそれほど重要でなく、例えば１５年程度を例に挙げておく。
本実施形態の他の特徴は、工業製品製造者が入力パッド１７を通じて製品寿命を設定した後、キャップ材１９または、キャップ１９´で入力パッド１７を封止することである。このように入力パッドが封止されているので、寿命設定を改ざんしようとする場合、このキャップ材、若しくはキャップを除去しなければならない。この作業は痕跡を残さずに行なうことは不可能であり、第３者による寿命の改ざんを防止することができる。
以上、第１の実施形態によれば、バッテリーレスで寿命を制御できる半導体時限スイッチを使用することにより、工業製品の使用を強制終了させることによって、製品利用者の不慮の事故による被害を最小限に食い止めることが可能となる。
（第２の実施形態）
図３は、第２の実施形態に係る電子装置の摸式的平面図、図４は図３のＡ−Ａ´線に沿った断面図である。第１の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
より詳細には、樹脂やセラミック等から形成された基板１上に、読み出し専用メモリ（ＲＯＭ）３、演算装置（ＭＰＵ）７が混載されたエージングデバイス５が搭載されている。エージングデバイス５には、第１の端子１０とＭＰＵ７に接続される第２の端子１１が備えられており、入力パッド１７を通じて設定された時間が経過した後、第１の端子と第２の端子の間が切断されるようになっている。
第１の端子１０は、ＲＯＭ３の接続パッド９に、既知の方法で電気的に接続されている。ＲＯＭ３には、ＭＰＵ７を動かすために必要なトークンが記録されており、初期の段階ではＭＰＵ７と切り離されている。この電子装置が取り付けられた工業製品が出荷される直前に、その工業製品の製造者によって、ＳＳＡＤ５に所定の稼動時間（寿命）が、入力パッド１７を通じて書き込まれると、その稼働時間の間、ＲＯＭ３とＭＰＵ７が接続される。ＭＰＵ７の出力は、出力手段１５を通して、工業製品に伝えられ、工業製品を稼動可能にする。
第２の実施形態においては、ＭＰＵ７がＳＳＡＤ５と同じチップに混載されている。このように、ＭＰＵ７とＳＳＡＤ５を混載するには、ＣＭＯＳ混載型ＳＳＡＤを利用する必要がある。これには、浮遊ゲートをＴ字型にし、短い辺と長い辺の比で寿命を設定するのが望ましい（特願２００６−１３４参照）。
以上、第２の実施形態によれば、ＭＰＵ７がＳＳＡＤ５に混載されているので、第１の実施形態と同様な効果を、より簡易な構造で実現することができる。
（第３の実施形態）
図５は、第３の実施形態に係る電子装置の摸式的平面図、図６は図５のＡ−Ａ´線に沿った断面図である。第１及び第２の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
より詳細には、樹脂やセラミック等から形成された基板１上に、第１の読み出し専用メモリ（ＲＯＭ）３、エージングデバイス５、演算装置（ＭＰＵ）７、第２の読み出し専用メモリ２５が搭載されている。ＭＰＵ７と第２の読み出し専用メモリ２５との間は、夫々に設けられた端子２７，２９を介して接続手段３１により接続されている。
第３の実施形態は、第１の実施形態のトークン等の情報の代わりに、暗号化されたシリアル番号、第１のＲＯＭ３に記録したＡと第２のＲＯＭ２５に記録したＢを用いている。すなわち、ＳＳＡＤ５で寿命を制御された期間中において、シリアル番号Ａとシリアル番号Ｂが一致しているときのみＭＰＵ７が作動し、一致しなくなったとき、或いは、シリアル番号Ａが読み取れなくなったとき、ＭＰＵ７は動作しなくなる。ここで、シリアル番号を暗号化しているのは、シリアル番号を記録したメモリチップをＭＰＵ７に接続すれば簡単に製品寿命を改ざんできてしまうからである。
その他の構成は、第１の実施形態と同様なので、重複する説明を省略する。第３の実施形態によっても、第１の実施形態と同様な効果を奏することが可能である。
（第４の実施形態）
図７は、第４の実施形態に係る電子装置の摸式的平面図、図８は図７のＡ−Ａ´線に沿った断面図である。第１乃至第３の実施形態と同一箇所には同一番号を付して、重複する説明を省略する。
より詳細には、樹脂やセラミック等から形成された基板１上に、第１の読み出し専用メモリ（ＲＯＭ）３が混載されたエージングデバイス５、演算装置（ＭＰＵ）７、第２の読み出し専用メモリ２５が搭載されている。その他は、第１乃至第３の実施形態と同様である。
第４の実施形態も、暗号化されたシリアル番号ＡとＢを用いる実施形態であるが、第３の実施形態３との違いは、第１の読み出し専用メモリ（ＲＯＭ）３がＳＳＡＤ５に混載され、構成がより簡易化されていることである。ＳＳＡＤ５に混載するＲＯＭは、ゲート絶縁膜を厚くしても構わないので、ＳＳＡＤとの混載が容易である。
以上、第４の実施形態によれば、第１のメモリ３がＭＰＵ７に混載されているので、第３の実施形態と同様な効果を、より簡易な構造で実現することができる。
以上、第１乃至第４の実施形態においては、読み出し専用メモリとして、ＲＯＭを使用しているが、これらは、すべて、電荷保持寿命が製品寿命より長い不揮発性メモリのチップで置き換えても良い。通常、汎用メモリの電荷保持寿命が製品寿命より長いことは有り得ないので、ほとんどの場合ＲＯＭが使用されるものと考えられる。
以上本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
第１の実施形態に係る電子装置の平面図 図１のＡ−Ａ´線に沿った断面図 第２の実施形態に係る電子装置の平面図 図３のＡ−Ａ´線に沿った断面図 第３の実施形態に係る電子装置の平面図 図５のＡ−Ａ´線に沿った断面図 第４の実施形態に係る電子装置の平面図 図７のＡ−Ａ´線に沿った断面図 エージングデバイスの４種の信号―時間特性を説明する図 フローティングゲート方式のエージングデバイスの基本構成を示す断面図 エージングデバイスの書き込み方法を説明する図 エージングデバイスの書き込み方法を説明する図 エージングデバイスの書き込み方法を説明する図 エージングデバイスの書き込み方法を説明する図 エージングデバイスの書き込み方法を説明する図 エージングデバイスのタイプを説明する図 所定時間のみオン状態となるエージングデバイスのセル断面を示す図 複数のセルを並列接続し、所定時間のみオン状態となるエージングデバイスの上面図で、Ａ−Ａ´線に沿った断面図が図１７となる
符号の説明
１…基板
３、２５…読み出し専用メモリ
５…エージングデバイス（ＳＳＡＤ）
７…ＭＰＵ
９〜１３，２７，２９…接続端子（パッド）
１５…（ＭＰＵの）出力手段
１７…寿命書き込みパッド
１９…樹脂キャップ
１９´…キャップ
２１，２３、３１…接続手段（ワイヤ）

Claims (10)

  1. 基板と、
    前記基板に搭載され、第１と第２の端子を有し所定の寿命で前記第１と第２の端子の間のアクセスが切断される半導体時限スイッチが形成された第１のチップと、
    前記基板に搭載され、前記第１の端子に接続された第３の端子と外部との入出力端子である第４と第５の端子とを有する演算装置を内蔵する第２のチップと、
    前記基板に搭載され、前記前記第２の端子に接続される第６の端子を有し、前記演算装置を動作させる為に必要な情報を記録した第１の記憶装置と、
    少なくとも前記第１のチップの表面を被覆する封止手段と、
    を有し、前記第１のチップは、前記封止手段により封止された部分に、前記所定の寿命を設定するための入力パッドを具備することを特徴とする電子装置。
  2. 前記第２のチップの前記第５の端子に接続する第７の端子を有する第２の記憶装置をさらに具備し、前記情報は第１の暗号化されたシリアル番号であり、前記第２の記憶装置は第２の暗号化されたシリアル番号を記録したことを特徴とする請求項１に記載の電子装置。
  3. 基板と、
    前記基板に搭載され、第１と第２の端子を有し、所定の寿命で前記第１と第２の端子の間のアクセスが切断される半導体時限スイッチと、前記第１の端子に接続された第３の端子と外部へ信号を発する第４の端子とを有する演算装置を内蔵する半導体チップと、
    前記基板に搭載され、前記第２の端子に接続される第５の端子を有し、前記演算装置を動作させる為に必要な情報を記録した記憶装置と、
    少なくとも前記第１のチップの表面を被覆する封止手段と、
    を有し、前記半導体チップは、前記封止手段により封止された部分に、前記所定の寿命を設定するための入力パッドを具備することを特徴とする電子装置。
    子装置。
  4. 基板と、
    前記基板に搭載され、第１と第２の端子を有して所定の寿命で前記第１と第２の端子の間のアクセスが切断される半導体時限スイッチと、前記第１の端子に接続し第１の暗号化されたシリアル番号を記録した第１の記憶装置とが形成された第１のチップと、
    前記基板に搭載され、前記第１の端子に接続された第３の端子と外部へ信号を発する第４の端子とを有する演算装置を内蔵する第２のチップと、
    前記基板に搭載され、前記第２の端子に接続される第５の端子を有し前記演算装置を動作させる為に第２の暗号化されたシリアル番号を記録した第２の記憶装置と、
    少なくとも前記第１のチップの表面を被覆する封止手段と、
    を有し、前記第１のチップは、前記封止手段により封止された部分に、前記所定の寿命を設定するための入力パッドを具備することを特徴とする電子装置。
  5. 前記情報を記録した第１及び第２の記憶装置が、読み出し専用メモリであることを特徴とする請求項１乃至４のいずれかに記載の電子装置。
  6. 前記情報を記録した第１及び第２の記憶装置が、半導体メモリチップであることを特徴とする請求項１乃至４のいずれかに記載の電子装置。
  7. 前記半導体メモリチップの電荷保持寿命が、前記半導体時限スイッチの電荷保持寿命より長いことを特徴とする請求項６に記載の電子装置。
  8. 前記情報を記録した第１及び第２の記憶装置が、磁気記録装置であることを特徴とする請求項１乃至４のいずれかに記載の電子装置。
  9. 前記半導体時限スイッチは浮遊ゲートを有するセルトランジスタを含み、前記浮遊ゲートを取り囲む絶縁膜の最も薄い部分が１０ｎｍ以上であることを特徴とする請求項乃至４のいずれかに記載の電子装置。
  10. 前記半導体時限スイッチは電荷蓄積層を有するセルトランジスタを含み、前記電荷蓄積層を取り囲む絶縁膜の最も薄い部分が７ｎｍ以上であることを特徴とする請求項乃至４のいずれかに記載の電子装置。
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