KR20080106123A - 적층 인덕터 부품 - Google Patents
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Abstract
적층 인덕터 부품은 복수의 자성체층이 적층된 적층부와 상기 적층부내에 배치된 도체부를 구비하고 있다. 자성체층은 페라이트 재료와 첨가물 성분으로 형성되어 있다. 페라이트 재료는, Fe2O3, NiO, CuO 및 ZnO를 포함하고 있다. Fe2O3은 30 내지 45mol%이다. NiO는 45 내지 58mol%이다. CuO는 6 내지 10mol%이다. ZnO는 0 내지 3mol%이다. 첨가물 성분은 CoO을 포함하고 있다. CoO의 함유율은, 페라이트 재료 전체에 대하여 0.1 내지 2.5질량%이다. 적층 인덕터 부품은 1GHz 이상의 동작 주파수에 있어서 500Ω이상의 임피던스 피크를 갖고 있다.
적층 인덕터 부품, 적층부, 자성체층, 도체부, 페라이트 재료, 임피던스 피크.
Description
본 발명은 적층 인덕터 부품에 관한 것이다.
일반적으로, 칩 인덕터, 칩 비드, 칩 트랜스, 또는 LC 복합 칩 부품 등의 적층 인덕터 부품은, 자성체층이 적층된 적층부와, 적층부내에 배치되고 코일상의 구조를 갖는 도체부를 구비하고 있다.
적층 인덕터 부품의 일례로서, 일본특허공보 제3421656호(일본 공개특허공보 2002-246217호)에는, Fe2O3 25 내지 52mol%, ZnO 0 내지 40mol%, CuO 0 내지 20mol% 및 NiO 1 내지 65mol% 포함하는 페라이트 재료로 구성되는 칩 인덕터가 기재되어 있다.
최근, 퍼스널 컴퓨터, 휴대전화, DSC, LCD, DVD 관련 기기 등의 전자 기기에 있어서, 동작 주파수가 고속화됨에 따라, 발생하는 노이즈도 고주파화되고 있다. 이로 인해, 고주파수 대역(예를 들면 1GHz 이상)에서는 급격하게 임피던스가 상승하여 노이즈를 제거하고, 저주파수 대역(예를 들면 100MHz 이하)에서는 신호를 통과시키기 위해서 불필요한 임피던스를 낮게 억제할 수 있는 EMC 대책 부품(신호 라인의 노이즈 제거 부품)의 필요성이 높아지고 있다. 즉, 임피던스의 주파수 특성을 종래보다도 고주파측으로 연장시키는 것이 요구되고 있다.
본 발명은 고주파수 대역에 있어서 노이즈를 제거할 수 있는 적층 인덕터 부품을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명자들은 여러 가지 실험이나 검토를 하여, Fe2O3, NiO, CuO, ZnO 및 CoO를 소정의 비율로 배합하고 소성함으로써, 고주파수 대역에 있어서 노이즈를 제거하는 적층 인덕터 부품을 실현할 수 있는 자성체층을 구성하기에 적합한 페라이트 재료가 수득됨을 발견하고, 더욱 실험을 거듭하여 본 발명을 완성시켰다.
즉, 본 발명에 따르는 적층 인덕터 부품은, 복수의 자성체층이 적층된 적층 부와, 적층부내에 배치된 도체부를 구비하는 적층 인덕터 부품으로서, 자성체층이 페라이트 재료와 첨가물 성분으로 형성되고, 페라이트 재료가 Fe2O3, NiO, CuO 및 ZnO를 포함하고, Fe2O3가 30 내지 45mol%이고, NiO가 45 내지 58mol%이고, CuO가 6 내지 10mol%이고, ZnO가 0 내지 3mol%이고, 첨가물 성분이 CoO를 포함하고, CoO의 함유율이, 페라이트 재료 전체에 대하여 0.1 내지 2.5질량%(1000 내지 25000ppm)이고, 1GHz 이상의 동작 주파수에 있어서 500Ω이상의 임피던스 피크를 갖는다.
상기 본 발명에 따르는 적층 인덕터 부품에서는, 자성체층이 상기 조성을 가지며, 1GHz 이상의 고주파수 대역에 있어서의 임피던스 피크값이 500Ω이상이다. 즉, 본 발명에 따르는 적층 인덕터 부품에서는, 직렬 공진 주파수를 종래보다도 고주파수측(1GHz 이상)으로 시프트시킬 수 있다. 그 결과, 본 발명에 따르는 적층 인덕터 부품은, 전자 기기에 설치되었을 때 고주파수 대역에서 발생하는 노이즈를 제거할 수 있다.
상기 본 발명에 따르는 적층 인덕터 부품에서는, 페라이트 재료 및 첨가물 성분을 소결하여 수득되는 적층부의 밀도(이하, 소결 밀도라고 기재한다)를 5.00g/㎤ 이상으로 할 수 있다. 소결 밀도가 5.00g/㎤ 미만인 경우, 절연 저항 IR의 열화 등의 문제가 발생하는 경향이 있다.
본 발명에 의하면, 고주파수 대역에 있어서 노이즈를 제거할 수 있는 적층 인덕터 부품을 제공할 수 있다.
본 발명은 후술되는 상세한 설명 및 첨부된 도면으로부터 보다 완전하게 이 해될 것이지만, 이는 단지 예시용으로 제시되었을 뿐이므로 본 발명을 제한하는 것으로 간주되지 않아야 한다.
본 발명의 추가 적용 범위는 후술되는 상세한 설명으로부터 명백해질 것이다. 그러나, 본 발명의 정신 및 범위 내에서 다양한 변화 및 변경이 이러한 상세한 설명으로부터 당업자에게 명백하므로, 이러한 상세한 설명 및 특정 실시예가 본 발명의 바람직한 양태를 나타내기는 하지만 단지 예시용으로 제시되었을 뿐임을 이해해야 한다.
이하, 첨부 도면을 참조하면서, 본 발명의 적합한 실시양태에 관해서 상세하게 설명한다. 또한, 도면의 설명에 있어서, 동일 또는 상당 요소에는 동일 부호를 붙여 중복되는 설명은 생략한다.
도 1은 본 발명의 실시양태에 따르는 적층 인덕터 부품(적층형 칩 비드)을 도시한 사시도이고, 도 2는 도 1에 도시한 적층형 칩 비드의 단자 전극들을 서로 연결하는 선을 따르는 단면도이고, 도 3은, 도 1에 도시한 적층형 칩 비드의 단자 전극들을 서로 연결하는 선에 직교하는 방향의 단면도이다.
적층형 칩 비드(1)는 직방체 형상의 소자(2)와 한쌍의 단자 전극(3,3)을 구비하고 있다. 한쌍의 단자 전극(3,3)은 소자(2)의 길이 방향의 양측면에 형성되어 있다. 소자(2)는, 도 2 및 도 3에 도시한 바와 같이, 적층부(4)와, 코일상으로 두루 감긴 도체부(이하, 코일상 도체(5)라고 칭한다)를 갖고 있다. 적층부(4)는 페 라이트 재료 및 첨가물 성분으로부터 형성되는 자성체층이 적층됨으로써 구성되어 있다.
코일상 도체(5)는 도전성 재료로 이루어지며, 대략 반원 형상의 단면을 갖고 있다. 코일상 도체(5)의 인출부(5a,5b)는, 도 2에 도시한 바와 같이, 적층부(4)의 테두리부까지 인출되어 있고, 각각 단자 전극(3,3)에 접속되어 있다. 코일상 도체(5)는 도체 패턴(7)이 복수 연속함으로써 구성되어 있다.
적층형 칩 비드(1)는 1GHz 이상의 주파수 대역에 있어서 임피던스 피크를 가지며, 이의 피크값은 500Ω이상이다. 코일상 도체(5)의 턴 수는 수득하고자 하는 임피던스의 주파수 특성 등에 따라 적절하게 결정되지만, 본 실시양태에서는 8턴 정도이다.
이어서, 상기의 적층형 칩 비드(1)의 제조방법에 관해서 설명한다.
우선, 페라이트 페이스트 및 도체 페이스트를 제조한다.
페라이트 페이스트는, 페라이트 재료(페라이트 분말), 첨가물 성분 및 유기 비히클을 혼련함으로써 제조한다. 유기 비히클은 바인더와 유기 용제를 함유한다.
페라이트 분말은, Fe2O3, NiO, CuO 및 ZnO를 포함하고, Fe2O3의 함유율은 30 내지 45mol%, 바람직하게는 34 내지 40mol%이고, NiO의 함유율은 45 내지 58mol%, 바람직하게는 53 내지 57mol%이고, CuO의 함유율은 6 내지 10mol%이고, ZnO의 함유율은 0 내지 3mol%, 바람직하게는 0 내지 2mol%이다. 페라이트 분말에 포함되는 NiO 중 최대 15mol%의 NiO를 MgO로 치환할 수 있다.
페라이트 분말의 제조에 있어서는, 우선, 소성후에 수득되는 자성층의 조성이 목적으로 하는 조성이 되도록 페라이트 원료를 칭량하여, 이들을 순수와 함께 볼 밀 등으로 습식 혼합한다. 이어서, 습식 혼합한 것을 스프레이 드라이어 등에 의해 건조시킨 후, 가소성하여, 가소성 분체를 수득한다. 또한, 가소성 분체를 순수와 함께 볼 밀 등으로 습식 혼합한 것을 스프레이 드라이어 등에 의해 건조시킴으로써, 페라이트 분말이 수득된다.
첨가물 성분은 CoO를 포함한다. CoO의 함유율은, 페라이트 재료 전체에 대하여 0.1 내지 2.5질량%(1000 내지 25000ppm), 바람직하게는 0.2 내지 2.0질량%(2000 내지 20000ppm)이다. CoO는 페라이트 분말의 각 원료의 혼합시에 첨가하거나 페라이트 원료의 가소성 분체에 첨가할 수 있다. 첨가물 성분은 CoO 이외에 MgO 등을 추가로 포함할 수도 있다.
페라이트 분말의 비표면적은, 5 내지 15㎡/g인 것이 바람직하고, 5 내지 10㎡/g인 것이 보다 바람직하다. 페라이트 분말의 비표면적이 5㎡/g 미만이면, 소결성을 크게 열화시키는 경향이 있다. 페라이트 분말의 비표면적이 15㎡/g을 초과하면, 소결성 과잉에 의해 임피던스 피크가 저주파측으로 시프트시키는 경향이 있다.
페라이트 분말은, 상기 성분 외에, Mn(MnO 환산으로 20000ppm 이하), S(S 원자 환산으로 300 내지 900ppm), Cl(Cl 원자 환산으로 100ppm 이하) 등을 미량 함유할 수도 있다.
유기 비히클에 포함되는 바인더로서는, 통상적으로 폴리비닐아세탈계 수지, 에틸셀룰로스, 니트로셀룰로스, 아크릴, 페놀, 우레탄, 폴리에스테르, 로진, 말레 산, 멜라민, 요소 수지 등의 각종 수지의 1종 이상을 사용할 수 있다. 본 실시양태에서는, 바인더로서 폴리비닐아세탈계 수지 및 에틸 셀룰로스를 사용한다. 폴리비닐아세탈계 수지로서는, 폴리비닐아세탈, 폴리비닐부티랄 등을 사용하지만, 바람직하게는 폴리비닐부티랄을 사용한다.
페라이트 페이스트에 함유되는 바인더의 함유량은, 페라이트 분말 100중량부에 대하여 3.0 내지 5.0중량부인 것이 바람직하다. 페라이트 페이스트에 함유되는 폴리비닐아세탈계 수지의 함유량은, 페라이트 분말 100중량부에 대하여 1.0 내지 2.0중량부인 것이 바람직하다. 페라이트 페이스트에 함유되는 에틸셀룰로스의 함유량은, 바인더의 함유량으로부터 폴리비닐아세탈계 수지의 함유량을 제외한 잔여량인 것이 바람직하다.
유기 비히클에 포함되는 유기 용제로서는, 알콜계(에탄올, 메탄올, 프로판올, 부탄올, 테르피놀 등), 케톤계(아세톤 등), 셀로솔브계(메틸셀로솔브, 에틸셀로솔브 등), 에스테르계(아세트산메틸, 아세트산에틸 등), 에테르계(에틸에테르, 부틸카르비톨 등) 등을 사용할 수 있으며, 1종만을 사용할 수도 있고 2종 이상을 병용할 수도 있다.
상술한 페라이트 페이스트는, 프탈산에스테르계, 인산에스테르계, 지방산에스테르계, 글리콜 유도체계 등의 가소제, 또는, 지방산 아미드계, 유기인산에스테르계, 카복실산계 등의 분산제를 추가로 함유할 수도 있다.
도체 페이스트는, 예를 들면, 도체 분말을 바인더 및 유기 용제와 함께 소정의 비율로 배합한 후 혼련함으로써 제조한다. 혼련에는, 3개롤, 균질기나 샌드밀 등을 사용한다.
도체 분말로서는, 통상적으로 Ag, Ag 합금, Cu, Cu 합금 등을 사용하지만, 바람직하게는, 저항율이 작은 Ag를 사용한다.
이어서, 상술한 페라이트 페이스트를, 인쇄법에 의해 소정의 두께가 될 때까지 적층한다. 그리고, 상기 적층물 위에, 추가로 페라이트 페이스트를 성형하여 페라이트 그린층을 형성하고, 상기 페라이트 그린층을 건조시켜 페라이트 건조층을 형성한다. 이어서, 페라이트 건조층 위에 상술한 도체 페이스트를 인쇄하고, 상기 도체 페이스트를 건조시켜 도체 패턴을 형성한다. 그리고, 도체 패턴이 형성된 페라이트 건조층 위에, 추가로 별도의 페라이트 건조층과 상기 도체 패턴을 교대로 복수 포개어 인쇄 적층한다. 또한 그 위에, 페라이트 페이스트를 인쇄법에 의해 소정의 두께로 적층함으로써 미가공 적층체를 형성한다. 상기 적층체는, 완성후의 적층형 칩 비드에 있어서의 소자(2)에 상당한다(도 1 참조). 소자(2)에 있어서는, 페라이트 자성체(복수의 자성체층이 적층된 적층부(4))중에, 소정의 턴 수(권수)를 갖는 나선상의 적층 권선(코일상 도체(5))이 형성되어 있다. 페라이트 그린층(페라이트 건조층)은, 소자(2)에 있어서 자성체층이 된다.
이어서, 적층체를 소정의 치수로 절단한다. 적층체는, 통상적으로 복수개의 소자 유닛이 배열된 웨이퍼의 구조를 갖기 때문에, 웨이퍼상의 적층체를 소정의 치수로 절단함으로써, 각각 1개의 코일상 도체(5)를 내장하는 복수의 미가공 적층체 소자를 수득한다. 이 때, 코일상 도체(5)의 인출부(5a,5b)의 말단면이 적층체 소자가 대향하는 2개의 측면으로부터 각각 노출되도록, 웨이퍼상의 적층체를 절단한 다.
그 후, 수득된 적층체 소자에 대하여, 예를 들면 350 내지 500℃에서, 산소 존재하에서 바인더제거 처리를 실시한다. 이어서, 적층체 소자를, 예를 들면 850 내지 920℃에서 1 내지 2시간 동안 일체 소성함으로써, 적층부(4) 및 도체 패턴(7)이 소결하여, 상기 소자(2)를 수득한다.
이어서, 소성하여 수득된 소자(2)에 있어서, 코일상 도체(5)의 인출부(5a,5b)의 말단면이 노출되어 있는 측면에, Ag를 주성분으로 한 도전성 페이스트를 도포하고, 예를 들면 600℃ 정도에서 소결하여 단자 전극(3,3)을 형성한다. 그 후, 통상적으로 단자 전극(3,3)에 대하여 추가로 전기 도금을 실시한다. 전기 도금은, 구리와 니켈과 주석, 니켈과 주석, 니켈과 금, 니켈과 은 등을 사용하여 실시하는 것이 바람직하다.
이상으로부터, 본 실시양태에 따르는 적층형 칩 비드(1)가 완성된다.
상술한 실시양태에 따르는 적층형 칩 비드(1)에서는, 자성체층이 페라이트 재료와 첨가물 성분으로 형성되고, 페라이트 재료가, Fe2O3, NiO, CuO 및 ZnO를 포함하고, Fe2O3의 함유율이 30 내지 45mol%이고, NiO의 함유율이 45 내지 58mol%이고, CuO의 함유율이 6 내지 10mol%이고, ZnO의 함유율이 0 내지 3mol%이고, 첨가물 성분이 CoO를 포함하고, CoO의 함유율이, 페라이트 재료 전체에 대하여 0.1 내지 2.5질량%(1,000 내지 25,000ppm)이고, 1GHz 이상의 고주파수 대역에 있어서의 임피던스 피크가 500Ω이상이다. 즉, 본 실시양태에서는, 적층형 칩 비드(1)의 직렬 공진 주파수를 종래보다도 고주파수측으로 시프트시킬 수 있다. 그 결과, 본 실시양태에 따르는 적층형 칩 비드(1)는, 전자 기기에 설치되었을 때, 고주파수 대역에서 발생하는 노이즈를 제거할 수 있다.
상술한 실시양태에서는, 페라이트 재료 및 첨가물 성분을 소결하여 수득되는 적층부(4)의 소결 밀도를 5.00g/㎤ 이상으로 할 수 있다. 소결체 밀도가 5.00g/㎤ 미만이 되면, 절연 저항 IR의 열화 등의 문제가 발생하는 경향이 있다.
상술한 실시양태에서는, 페라이트 페이스트는, 바인더로서 종래부터 사용되고 있는 에틸셀룰로스뿐만 아니라, 에틸셀룰로스보다 유연성이 높은 폴리비닐아세탈계 수지를 함유한다. 이로 인해, 페라이트 그린층의 유연성이 종래보다도 높아진다. 그 결과, 페라이트 그린층의 건조 공정에 있어서 페라이트 그린층에 수축 응력이 발생하더라도, 페라이트 그린층에 있어서의 균열의 발생이 억제된다. 페라이트 그린층의 두께 차에 의해서 건조의 진행도가 불균일하게 되더라도, 페라이트 그린층에 있어서의 균열의 발생을 억제할 수 있다. 또한, 본 실시양태에 의하면, 도체 패턴이 두꺼운 경우에도, 페라이트 그린층의 두께 차에 기인하는 균열의 발생을 억제할 수 있다.
상술한 실시양태에 따르는 페라이트 페이스트가 바인더로서 함유하는 폴리비닐아세탈계 수지는, 에틸셀룰로스보다 열분해 온도역이 높다. 이로 인해, 적층체의 열처리 공정(탈바인더 공정, 소성 공정)에서는, 도체 패턴(7)이 수축되는 온도역에 있어서, 폴리비닐아세탈계 수지가 분해되기 어려워 페라이트 건조층에 있어서의 바인더의 잔존율이 종래보다도 높아지기 때문에, 페라이트 건조층의 보형성(保 形性)이 향상된다. 그 결과, 페라이트 건조층(자성체층)에 있어서의 균열의 발생이 억제된다.
페라이트 페이스트에 포함되는 폴리비닐아세탈계 수지의 함유량이, 페라이트 분말 100중량부에 대하여 1.0중량부보다 적은 경우, 후술되는 경향이 나타난다. 페라이트 그린층의 유연성이 낮아지기 때문에, 페라이트 그린층의 건조시에 페라이트 그린층에 균열이 발생하기 쉬운 경향이 있다. 적층체의 소성시, 도체 패턴(7)이 수축되는 온도역에 있어서, 페라이트 건조층에 있어서의 바인더의 잔존율이 저하되어, 페라이트 건조층(자성체층)에 균열이 발생하기 쉬운 경향이 있다.
폴리비닐아세탈계 수지의 함유량이 페라이트 분말 100중량부에 대하여 2.0중량부보다 많은 경우, 적층체의 소성시, 도체 패턴(7)이 수축되는 온도역에 있어서, 페라이트 건조층에 있어서의 바인더의 잔존율이 과잉이 된다. 이로 인해, 탈바이후의 소성 온도역에서, 잔존하는 바인더가 급격히 연소되기 때문에, 도체 패턴(7)에 밀착된 부분에 있어서 페라이트 건조층에 균열이 발생하기 쉬운 경향이 있다. 그래서, 본 실시양태에서는, 폴리비닐아세탈계 수지의 함유량을 페라이트 분말 100중량부에 대하여 1.0 내지 2.0중량부로 함으로써, 페라이트 그린층(페라이트 건조층)에 있어서의 균열의 발생을 억제하고 있다.
상기의 적층형 칩 비드(1)에서는, 코일상 도체(5)의 단면이 대략 반원 형상으로 형성되어 있음으로써, 직사각형 단면의 경우와 비교하여, 적은 도체 페이스트량으로 두께를 확보할 수 있다. 이와 같이, 도체 패턴(7)(코일상 도체(5))의 두께가 증가함으로써, 소성시의 수축율이 커진다. 이로 인해, 소성시의 적층부(4)의 수축율과의 차가 작아진다. 따라서, 소성시에 있어서의 적층부(4)와 도체 패턴(7)의 수축량의 차가 감소되어, 적층부(4)의 도체 패턴(7)과 밀착된 부위에서의 균열의 발생이 억제된다.
이상, 본 발명의 적합한 실시양태에 관해서 상세하게 설명하였지만, 본 발명은 상기 실시양태에 한정되는 것이 아니다. 예를 들면, 본 발명은, 칩비드뿐만 아니라, 칩 인덕터, 칩 트랜스, LC 복합 칩 부품 등의 적층 인덕터 부품에도 적용할 수 있다.
실시예
이하, 본 발명을 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이러한 실시예에 한정되는 것이 아니다.
(실시예 1)
[적층형 칩 비드의 제조]
상술한 제조방법에 따라서, 이하와 같이 하여, 실시예 1의 적층형 칩 비드를 제조하였다.
적층형 칩 비드의 제조에서는, 우선, 페라이트 분말과 첨가물 성분의 혼합 분말을 제조하였다. 페라이트 분말의 제조시, Fe2O3 30.0mol%, NiO 58.0mol%, CuO 9.0mol%, Zn 3.0mol%의 비율로 각각 칭량하여 원료 분말로 하였다. 상기 원료 분말에 대하여, 첨가물인 CoO를 O.1질량%(1000ppm) 첨가한 것을, 순수와 함께 볼 밀 로 습식 혼합하여, 스프레이 드라이어에 의해 건조시켜, 혼합 분체로 하였다. 이어서, 상기 혼합 분체를 700 내지 800℃에서 10시간 동안 가소성하여 가소성 분체를 수득하였다. 그 후, 가소성 분체를 순수와 함께 볼 밀로 습식 혼합하여 평균 입자 직경이 O.7㎛이고, 비표면적이 5 내지 10㎡/g 정도인 입자가 수득될 때까지 분쇄를 하였다. 분쇄에 의해서 수득된 입자를 스프레이 드라이어에 의해 건조시켜, 페라이트 분말과 첨가물 성분의 혼합 분말을 수득하였다.
이어서, 수득된 페라이트 분말과 첨가물 성분의 혼합 분말을, 유기 비히클과 함께 볼 밀로 습식 혼합함으로써, 페라이트 페이스트를 제조하였다.
또한, 도체 페이스트를 제조하였다. 도체 페이스트는, 평균 입자 직경 0.6㎛의 Ag 분말을, 바인더 및 용제와 함께 소정의 비율로 배합한 후, 혼련함으로써 제조하였다.
이어서, 상기의 페라이트 페이스트를, 인쇄법에 의해 소정의 두께가 될 때까지 적층하였다. 그리고, 상기 적층물 위에, 페라이트 페이스트 및 도체 페이스트를 교대로 복수 포개어 인쇄 적층하였다. 또한 그 위에, 페라이트 페이스트를 인쇄법에 의해 소정의 두께로 적층하여, 8턴의 적층 권선(코일상 도체(5)의 전구체)이 내부에 복수 배치된 미가공 적층체를 형성하였다. 이어서, 상기 적층체를 절단하여, 코일상 도체(5)의 전구체가 내부에 1개 배치된 적층체 소자를 수득하였다.
수득된 적층체 소자에 대하여, 500℃에서, 산소 존재하에서 탈바인더 처리를 하였다. 탈바인더 처리후, 적층체 소자를 900℃에서 2시간 동안 소성하여, 적층부(4)와, 이의 내부에 배치된 코일상 도체(5)를 갖는 소자(2)를 수득하였다. 소 자(2)에 있어서 코일상 도체(5)의 인출부의 말단면이 노출되어 있는 측면에, Ag를 주성분으로 한 도전성 페이스트를 도포하고, 약 600℃ 정도에서 소결하였다. 또한, 소결한 Ag의 표면에 Cu, Ni, Sn을 전기 도금하여, 단자 전극(3)을 형성하였다. 이상으로부터, 실시예 1의 적층형 칩 비드(1)를 수득하였다. 수득된 적층형 칩 비드(1)는, 1005 형상(1.0 ×0.5 ×0.5mm)이었다. 완성후의 적층형 칩 비드(1)에 있어서의 자성체층(적층부(4))의 조성은, 자성체층(적층부(4))의 원료인 페라이트 분말이 구체적인 조성과 동일하였다. 자성체층(적층부(4))에 함유되는 CoO의 함유율은, 페라이트 분말에 첨가된 첨가물 성분의 CoO의 함유율과 동일하였다.
(실시예 2 내지 15, 비교예 1 내지 14 및 16 내지 31)
표 1 내지 4에 기재하는 조성을 갖는 각 페라이트 분말을 사용한 것 이외에는, 실시예 1과 동일한 방법으로, 실시예 2 내지 15, 비교예 1 내지 14 및 16 내지 31의 적층형 칩 비드를 각각 제조하였다.
(평가)
[소결 밀도의 측정]
실시예 1 내지 15, 비교예 1 내지 14 및 16 내지 31의 소성후의 적층부(4)의 밀도(이하, 소결 밀도라고 기재한다)를 각각 측정하였다. 결과를 표 1 내지 4에 기재한다. 소결 밀도는 5.00g/㎤ 이상인 것이 바람직하다.
[임피던스의 측정]
실시예 1 내지 15, 비교예 1 내지 14 및 16 내지 31의 각 적층형 칩 비드에 대하여, 직렬 공진 주파수(fr), 직렬 공진 주파수(fr)에서의 임피던스 피크값(frZ), 및 주파수 100MHz에서의 임피던스값을 측정하였다. 측정 장치로서, 휴렛팩커드사 제조의 HP-4291B RF 임피던스/재료 분석기를 사용하였다. 결과를 표 1 내지 4에 기재한다.
직렬 공진 주파수(fr)는 1GHz 이상인 것이 바람직하다. 직렬 공진 주파수(fr)에서의 임피던스 피크값(frZ)은, 500Ω이상인 것이 바람직하다. 주파수 100MHz에서의 임피던스값은 낮을수록 바람직하다.
표 1 내지 4에서는, 적층부(4)의 소결 밀도가 5.00g/㎤ 이상이고, 직렬 공진 주파수(fr)가 1GHz 이상이고, 직렬 공진 주파수(fr)에서의 임피던스 피크값(frZ)이 500Ω이상인 경우, ○로 판정하고, 그 이외의 것을 ×로 판정하였다. 판정은 O인 것이 바람직하다.
표 1 내지 4에 나타낸 바와 같이, 실시예 1 내지 15에 있어서는, 페라이트 분말(페라이트 재료)이, Fe2O3, NiO, CuO 및 ZnO를 포함하고, Fe2O3의 함유율이 30 내지 45mol%이고, NiO의 함유율이 45 내지 58mol%이고, CuO의 함유율이 6 내지 10mol%이고, ZnO의 함유율이 0 내지 3mol%이고, 첨가물 성분이 CoO를 포함하고, CoO의 함유율이, 페라이트 재료 전체에 대하여 0.1 내지 2.5질량%(1000 내지 25000ppm)이었다. 실시예 1 내지 15에 있어서는, 적층형 칩 비드(1)가, 1GHz 이상의 동작 주파수(직렬 공진 주파수)에 있어서 500Ω이상의 임피던스 피크값을 갖는 것이 확인되었다.
이러한 실시예 1 내지 15에 있어서는, 적층부(4)의 소결 밀도가 5.00g/㎤이상인 것이 확인되었다. 실시예 1 내지 15에 있어서는, 100MHz(저주파수)에 있어서의 임피던스가, 고주파수역(1GHz)과 비교하여 낮은 것이 확인되었다.
표 1의 비교예 1 내지 8에서는 페라이트 분말의 조성 또는 첨가물 성분 CoO의 함유율이 실시예 1 내지 15에 나타낸 조성 범위를 벗어나고, 직렬 공진 주파수(fr)에서의 임피던스 피크값(frZ)이 500Ω미만이었다. 비교예 1 내지 8에서는, 적층부(4)의 소결 밀도가 5.00g/㎤ 미만이었다.
표 1의 비교예 9 및 10에서는 페라이트 분말의 조성이 실시예 1 내지 15에 나타낸 조성 범위를 벗어나고, 적층부(4)의 소결 밀도가, 5.00g/㎤ 미만이었다.
표 2의 비교예 11 내지 14에서는 첨가물 성분 CoO의 함유율이 실시예 1 내지 15에 나타낸 조성 범위를 벗어나고, 직렬 공진 주파수(fr)에서의 임피던스 피크값(frZ)이 500Ω미만이었다. 비교예 11 내지 14에서는, 적층부(4)의 소결 밀도가 5.00g/㎤ 미만이었다.
표 3의 비교예 16 및 17에서는 페라이트 분말의 조성이 실시예 1 내지 15에 나타낸 조성 범위를 벗어나고, 직렬 공진 주파수(fr)가 1GHz 미만이고, 임피던스 피크값(frZ)이 500Ω미만이었다.
표 3의 비교예 18에서는 페라이트 분말의 조성이 실시예 1 내지 15에 나타낸 조성 범위를 벗어나고, 직렬 공진 주파수(fr)에서의 임피던스 피크값(frZ)이 500Ω 미만이었다.
표 3의 비교예 19 및 21에서는, 페라이트 분말의 조성이, 실시예 1 내지 15에 나타낸 조성 범위를 벗어나고, 직렬 공진 주파수(fr)가 1GHz 미만이었다.
표 3의 비교예 20에서는 페라이트 분말의 조성이 실시예 1 내지 15에 나타낸 조성 범위를 벗어나고, 직렬 공진 주파수(fr)에서의 임피던스 피크값(frZ)이 500Ω미만이었다.
표 4의 비교예 22 및 23에서는 첨가물 성분 CoO의 함유율이 실시예 1 내지 15에 나타낸 조성 범위를 벗어나고, 직렬 공진 주파수(fr)에서의 임피던스 피크값(frZ)이 500Ω미만이었다. 비교예 22 및 23에서는 100MHz에서의 임피던스값이 100Ω이상으로 컸다.
표 4의 비교예 24 내지 26에서는 직렬 공진 주파수(fr)에서의 임피던스 피크값(frZ)이 500Ω미만이었다.
표 4의 비교예 27 내지 31에서는 첨가물 성분 CoO의 함유율이 실시예 1 내지 15에 나타낸 조성 범위를 벗어나고, 직렬 공진 주파수(fr)가 1GHz 미만이었다. 비교예 29 내지 31에서는, 적층부(4)의 소결 밀도가 5.00g/㎤ 미만이었다.
상술한 바와 같은 발명으로부터, 상기 발명이 여러 가지 방식으로 변경될 수 있음이 명백할 것이다. 이러한 변경은 발명의 정신 및 범위를 벗어나는 것으로 간주되지 않으며, 당업자에게 명백한 이러한 모든 변경은 후술하는 특허청구범위에 포함되는 것이다.
도 1은 본 발명의 실시 형태에 따르는 적층형 칩 비드를 도시한 사시도이다.
도 2는 도 1에 도시한 적층형 칩 비드의 단자 전극들을 서로 연결하는 선을 따르는 단면도이다.
도 3은 도 1에 도시한 적층형 칩 비드의 단자 전극들을 서로 연결하는 선에 직교하는 방향의 단면도이다.
Claims (1)
- 복수의 자성체층이 적층된 적층부와 적층부내에 배치된 도체부를 구비하는 적층 인덕터 부품으로서,자성체층이 페라이트 재료와 첨가물 성분으로 형성되고,페라이트 재료가 Fe2O3, NiO, CuO 및 ZnO를 포함하고, Fe2O3가 30 내지 45mol%이고, NiO가 45 내지 58mol%이고, CuO가 6 내지 10mol%이고, ZnO가 0 내지 3mol%이고,첨가물 성분이 CoO를 포함하고, CoO의 함유율이, 페라이트 재료 총량을 기준으로 하여, 0.1 내지 2.5질량%이고,1GHz 이상의 동작 주파수에 있어서 500Ω이상의 임피던스 피크를 갖는, 적층인덕터 부품.
Applications Claiming Priority (2)
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