KR101839204B1

KR101839204B1 - 복합 페라이트 조성물 및 전자 부품

Info

Publication number: KR101839204B1
Application number: KR1020160040102A
Authority: KR
Inventors: 히로키 초토; 타케시 시바야마; 타카시 스즈키; 신이치 콘도; 유야 오시마; 마사키 타카하시
Original assignee: 티디케이가부시기가이샤
Priority date: 2015-04-02
Filing date: 2016-04-01
Publication date: 2018-03-16
Also published as: CN106057393B; CN106057393A; TWI588848B; US20160293301A1; JP5999278B1; TW201637036A; JP2016196398A; US9824804B2; KR20160118975A

Abstract

자성체 재료와 비자성체 재료를 함유하는 복합 페라이트 조성물이다. 상기 자성체 재료는 Ni-Cu-Zn계 페라이트이다. 상기 비자성체 재료는, 일반식 a(bZnO·cCuO)·SiO₂로 표시되고, 상기 일반식 중의 a, b 및 c가, a=1.5 내지 2.4, b=0.85 내지 0.98, c=0.02 내지 0.15(단, b+c=1.00)를 만족하는 저유전율 비자성체 재료와, 산화비스무트를 함유한다. 상기 자성체 재료와 상기 저유전율 비자성체 재료의 혼합 비율이, 80 중량%:20 중량% 내지 10 중량%:90 중량%이다.

Description

복합 페라이트 조성물 및 전자 부품{Composite ferrite composition and electronic component}

본 발명은 고주파 특성이 뛰어난 복합 페라이트 조성물과, 상기 복합 페라이트 조성물을 적용한 전자 부품에 관한 것이다.

최근, 휴대전화나 PC 등에 이용되는 주파수대가 고주파화되고 있어, 이미 수 ㎓의 규격이 복수 존재한다. 이들 고주파의 신호에 대응하는 노이즈 제거 제품이 요구되고 있다. 그 대표로서 적층 칩 코일을 들 수 있다.

적층 칩 코일의 전기 특성은 임피던스로 평가할 수 있다. 임피던스 특성은 100 ㎒대까지는 소체 재료의 투자율과, 소체 재료의 주파수 특성에 크게 영향을 받는다. 또한, ㎓대의 임피던스는 적층 칩 코일의 대향 전극간 부유 용량에 영향을 받는다. 적층 칩 코일의 대향 전극간 부유 용량을 저감시키는 방법으로, 대향 전극간 거리 연장, 대향 전극의 면적 축소, 대향 전극간의 유전율 저감의 3개를 들 수 있다.

하기 특허 문헌 1에서는, 부유 용량을 저감시키기 위해 코일 통전에 의해 생기는 자속 방향의 양단에 단자를 형성하고 있다. 특허 문헌 1에 개시된 발명에서는, 내부 전극과 단자 전극간의 거리를 연장하는 것이 가능할 뿐만 아니라, 내부 전극과 단자 전극의 대향 면적의 축소를 달성하고 있어, 고주파까지 주파수 특성이 향상되는 것을 기대할 수 있다.

그러나, 특허 문헌 1의 발명에서는, 내부 전극간의 부유 용량은 저감되지 않아, 이 부분에 개선의 여지가 있다. 또한, 내부 전극간의 거리 연장과 내부 전극의 면적 축소는, 적층 칩 코일의 구조 변경을 수반하는 개선 방법으로서, 다른 특성이나 적층 칩 코일의 크기·형상에 미치는 영향이 크다. 내부 전극간의 거리 연장은 제품의 크기에 영향을 미치기 때문에, 소형화가 요구되는 칩 부품에 적용하는 것은 곤란하다. 또한, 내부 전극의 면적 축소는 직류 저항이 증대한다는 과제를 갖는다.

현재, 적층 칩 코일의 소체 재료로서 Ni-Cu-Zn계 페라이트가 많이 이용된다. Ni-Cu-Zn계 페라이트가 많이 이용되는 것은, Ni-Cu-Zn계 페라이트는 900℃ 정도에서 소성 가능한 자성체 세라믹이기 때문이다. Ni-Cu-Zn계 페라이트는 900℃ 정도에서 소성 가능하기 때문에, 내부 전극으로서 이용하는 Ag와의 동시 소성이 가능하다. 또한, Ni-Cu-Zn계 페라이트의 비유전율은 14 내지 15 정도로 높고, Ni-Cu-Zn계 페라이트의 비유전율을 더 낮추는 것은 곤란하다고 하고 있다.

하기 특허 문헌 2에서는, Ni-Cu-Zn계 페라이트와 저유전율 비자성체를 혼합해 복합 재료를 제작하고, 상기 복합 재료를 소체 재료로서 적용하고 있다. 상기 저유전율 비자성체로는 실리카 유리, 붕규산 유리, 스테타이트(steatite), 알루미나, 포스테라이트(forsterite), 지르콘이 열거되어 있다. 특허 문헌 2에 개시된 발명에서는, Ni-Cu-Zn계 페라이트와 저유전율 비자성체를 혼합함으로써 얻어지는 복합 재료의 유전율이 Ni-Cu-Zn계 페라이트의 유전율과 비교해 저감된다.

그러나, 특허 문헌 2에서, 유리계 재료(실리카 유리, 붕규산 유리 등)를 저유전율 비자성체의 주성분으로 하는 경우에, 복합 재료의 투자율 저하가 현저해진다. 이는 유리계 재료가 자성체의 입자 성장 저해나 자로 분단을 일으키기 때문이라고 생각된다. 또한, Ni-Cu-Zn계 페라이트와 유리계 재료의 반응이 커, 이상(異相)을 형성한다. 이 때문에, Ag계 도체와의 동시 소성에서는 쇼트할 가능성이 높아, Ag계 도체를 적용한 적층 코일로서는 부적절하다.

한편, 스테타이트, 알루미나, 포스테라이트, 지르콘과 같은 유리계 재료가 아닌 세라믹 재료를 저유전율 비자성체의 주성분으로 하는 경우에는, Ni-Cu-Zn계 페라이트와 세라믹 재료의 반응이 일어나기 힘들어, 이상은 형성되기 어렵다. 그러나, 저유전율 비자성체의 주성분으로 세라믹 재료를 이용하는 경우에는 소결성에 문제가 있어, 내부 전극 Ag와의 동시 소성이 가능한 소성 온도 900℃에서는 복합재의 소결은 곤란할 것으로 생각된다.

특허 문헌 3에서는, 발포 페라이트의 응용을 개시하고 있다. 즉, 특허 문헌 3에서는, 자성 세라믹에 소실재(燒失材)를 혼합하여 소결 후에 공공(空孔)을 형성해, 공공에 수지 또는 유리를 함침시킨다. 공공을 이용함으로써 저유전율화가 달성되고 있다. 또한, 공공에 수지 또는 유리가 함침됨으로써 강도가 약해지는 발포 페라이트의 단점을 보완하고 있다. 또한, 특허 문헌 3에 개시된 발명에서는 특성 및 소결성에 문제는 없다.

그러나, 특허 문헌 3에 개시된 발명에서는, 페라이트에 공공을 많이 포함하기 때문에, 발포 페라이트에 단자 전극을 직접 형성할 수 없다. 이 때문에, 단자 전극을 형성하는 부분에 공공이 적은 페라이트를 이용해야만 하여, 구조가 복잡해지는 결점이 있다. 또한, 소성 후의 발포 페라이트의 입경은 공공이 적은 페라이트와 비교해 작아지는 경향이 있다. 따라서, 발포 페라이트를 이용한 경우에는, 내습성 등이 열화될 가능성이 높다.

특허 문헌 1: 일본 특허공개 평11-026241호 공보 특허 문헌 2: 일본 특허공개 2002-175916호 공보 특허 문헌 3: 일본 특허공개 2004-297020호 공보

자성체 재료와 비자성체 재료를 복합하는 방법을 이용하는 경우에는, 특히 다음 다섯 가지가 과제가 된다. 즉, 소결성 향상, 투자율 향상, 투자율의 주파수 특성의 고주파화, 유전율 저감 및 강도 향상이다. 이들 과제를 동시에 해결하여 ㎓대에서 임피던스가 높은 소형 적층 코일을 제공하기는 힘들다고 생각되고 있었다.

본 발명은, 이와 같은 실상을 감안하여 이루어진 것으로, 그 목적은 소결성이 뛰어나고, 비저항이 높고, 비교적 고투자율 및 저유전율이며, 투자율의 주파수 특성이 뛰어나고, 또한 강도(특히 굽힘 강도)가 높아 균열(crack)이 쉽게 발생하지 않는 복합 페라이트 조성물과, 상기 복합 페라이트 조성물을 적용한 소형 전자 부품을 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명에 따른 복합 페라이트 조성물은,

자성체 재료와 비자성체 재료를 함유하는 복합 페라이트 조성물로서,

상기 자성체 재료는 Ni-Cu-Zn계 페라이트이고,

상기 비자성체 재료는,

일반식 a(bZnO·cCuO)·SiO₂로 표시되고, 상기 일반식 중의 a, b 및 c가 a=1.5 내지 2.4, b=0.85 내지 0.98, c=0.02 내지 0.15(단, b+c=1.00)를 만족하는 저유전율 비자성체 재료와,

산화비스무트를 함유하고,

상기 자성체 재료와 상기 저유전율 비자성체 재료의 혼합 비율이, 80 중량%:20 중량% 내지 10 중량%:90 중량%인 것을 특징으로 한다.

본 발명에 따른 복합 페라이트 조성물에서는 Ni-Cu-Zn계 페라이트를 이용하고 있기 때문에, 비교적 저온에서의 소결성이 뛰어나다. 또한, 본 발명자들은, 본 발명에 의하면 Ni-Cu-Zn계 페라이트에 대해 소정의 비율로 소정의 비자성체 재료를 함유시킴으로써, 소결성이 뛰어나고, 고투자율, 저유전율이며, 투자율의 주파수 특성 및 강도가 뛰어난 복합 페라이트 조성물을 실현할 수 있다는 것을 알아냈다.

즉, 본 발명에 의하면, 유동성이 낮은 저유전율 비자성체 재료를 Ni-Cu-Zn계 페라이트에 대해 소정 비율로 함유시킴으로써, Ni-Cu-Zn계 페라이트의 자벽 이동 영역의 감소와 자로 분단을 줄일 수 있을 것으로 생각된다. 또한, 저유전율 비자성체 재료로서, 유동성이 낮은 세라믹 재료 중에서도 Zn의 산화물을 주조성으로 하는 세라믹 재료를 함유하는 비자성체 세라믹 재료를 선택함으로써, 원소의 상호 확산의 영향을 줄일 수 있다. 저유전율 비자성체 재료는 Ni-Cu-Zn계 페라이트에 포함되는 Zn을 많이 포함하고 있어, 두 재료간의 원소 상호 확산이 줄어들 것이라고 생각된다. 또한, 원소의 상호 확산이 생겼다고 해도, 원래 포함되는 원소의 양이 약간 변화할 뿐으로 특성에 미치는 영향은 작다.

한편, 자성체 재료에서의 Ni-Cu-Zn계 페라이트의 조성, 비자성체 재료의 조성 및 자성체 재료와 저유전율 비자성체 재료의 혼합비를 소정 범위 내에서 임의로 변화시킴으로써, 투자율 및 비유전율을 적합하게 제어할 수 있다는 이점도 있다.

본 발명에 따른 복합 페라이트 조성물은, 산화비스무트를 함유한다. 바람직하게는, 상기 자성체 재료와 상기 저유전율 비자성체 재료의 합계를 100 중량부로 하는 경우에, 산화비스무트를 Bi₂O₃ 환산으로 0.5 내지 8.0 중량부 함유한다.

비자성체 재료로서 산화비스무트를 소정 중량 비율로 첨가함으로써, 복합 재료 전체의 소결성을 높일 수 있다. 그리고, 복합 재료의 고투자율과 저유전율을 양립시키고, 강도를 더욱 높여, 소형 적층 코일 부품으로의 적용을 가능하게 한다.

본 발명에 따른 전자 부품은,

코일 도체 및 세라믹층이 적층되어 구성되는 전자 부품으로서,

상기 코일 도체가 Ag를 포함하고,

상기 세라믹층이 상기 복합 페라이트 조성물로 구성되어 있다.

도 1은 본 발명의 일 실시 형태에 따른 전자 부품으로서의 적층 칩 코일의 내부 투시 사시도이다.
도 2는 본 발명의 다른 실시 형태에 따른 전자 부품으로서의 적층 칩 코일의 내부 투시 사시도이다.

이하, 본 발명을 도면에 나타내는 실시 형태에 근거해 설명한다.

도 1에 나타내는 바와 같이, 본 발명의 일 실시 형태에 따른 전자 부품으로서의 적층 칩 코일(1)은 세라믹층(2)과 내부 전극층(3)이 Y축 방향으로 교대로 적층되어 있는 칩 본체(4)를 갖는다.

각 내부 전극층(3)은 사각환 형상, C자 형상 또는 コ자 형상이고, 인접하는 세라믹층(2)을 관통하는 내부 전극 접속용 스루홀 전극(미도시) 또는 단차상 전극에 의해 나선상으로 접속되어 코일 도체(30)를 구성한다.

칩 본체(4)의 Y축 방향의 양단부에는, 각각 단자 전극(5, 5)이 형성되어 있다. 각 단자 전극(5)에는 적층된 세라믹층(2)을 관통하는 단자 접속용 스루홀 전극(6)의 단부가 접속되어, 각 단자 전극(5, 5)은 폐자로 코일(코일 패턴)을 구성하는 코일 도체(30)의 양단에 접속된다.

본 실시 형태에서는, 세라믹층(2) 및 내부 전극층(3)의 적층 방향이 Y축과 일치하고, 단자 전극(5, 5)의 단면이 X축 및 Z축에 평행이 된다. X축, Y축 및 Z축은 서로 수직이다. 도 1에 나타내는 적층 칩 코일(1)에서는, 코일 도체(30)의 권회축이 Y축과 대략 일치한다.

칩 본체(4)의 외형이나 치수에는 특별히 제한은 없고, 용도에 따라 적절하게 설정할 수 있는데, 통상적으로 외형은 거의 직육면체 형상으로 하고, 예를 들어 X축 치수는 0.15 내지 0.8㎜, Y축 치수는 0.3 내지 1.6㎜, Z축 치수는 0.1 내지 1.0㎜이다.

또한, 세라믹층(2)의 전극간 두께 및 베이스 두께에는 특별히 제한은 없고, 전극간 두께(내부 전극층(3, 3)의 간격)는 3 내지 50㎛, 베이스 두께(단자 접속용 스루홀 전극(6)의 Y축 방향 길이)는 5 내지 300㎛ 정도로 설정할 수 있다.

본 실시 형태에서 단자 전극(5)은 특별히 한정되지 않고, 칩 본체(4)의 외표면에 Ag나 Pd 등을 주성분으로 하는 도전성 페이스트를 부착시킨 후에 소부(燒付)하고, 다시 전기 도금을 실시함으로써 형성된다. 전기 도금에는 Cu, Ni, Sn 등을 이용할 수 있다.

코일 도체(30)는 Ag(Ag의 합금을 포함한다)를 함유하고, 예를 들어 Ag 단체(單體), Ag-Pd 합금 등으로 구성된다. 코일 도체(30)의 부성분으로 Zr, Fe, Mn, Ti 및 이들의 산화물을 함유할 수 있다.

세라믹층(2)은 본 발명의 일 실시 형태에 따른 복합 페라이트 조성물로 구성되어 있다. 이하, 복합 페라이트 조성물에 대해 상세하게 설명한다.

본 실시 형태의 복합 페라이트 조성물은 자성체 재료와 비자성체 재료를 함유한다.

상기 자성체 재료로는 Ni-Cu-Zn계 페라이트가 이용된다. Ni-Cu-Zn계 페라이트의 조성에는 특별히 제한은 없고, 목적에 따라 여러 가지 조성의 것을 선택하면 된다. 소성 후의 페라이트 소결체 중의 각 성분의 함유율이, Fe₂O₃: 40 내지 50 ㏖%, 특히 45 내지 50 ㏖%, NiO: 4 내지 50 ㏖%, 특히 10 내지 40 ㏖%, CuO: 4 내지 20 ㏖%, 특히 6 내지 13 ㏖%, 및 ZnO: 0 내지 40 ㏖%, 특히 1 내지 30 ㏖%인 페라이트 조성물을 이용하는 것이 바람직하다. 또한, 코발트 산화물이 10 중량% 이하의 범위에서 함유되어도 된다.

또한, 본 실시 형태에 따른 페라이트 조성물은, 상기 부성분과는 별도로, Mn₃O₄ 등의 망간 산화물, 산화지르코늄, 산화주석, 산화마그네슘, 유리 화합물 등의 부가적 성분을 본 발명의 효과를 저해하지 않는 범위에서 더 함유해도 된다. 이들 부가적 성분의 함유량은, 특별히 한정되지 않지만, 예를 들면 0.05 내지 1.0 중량% 정도이다.

또한, 본 실시 형태에 따른 페라이트 조성물에는, 불가피한 불순물 원소의 산화물이 함유될 수 있다.

구체적으로, 불가피한 불순물 원소로는, C, S, Cl, As, Se, Br, Te, I나, Li, Na, Al, Ca, Ga, Ge, Sr, Cd, In, Sb, Ba, Pb 등의 전형 금속 원소나, Sc, Ti, V, Cr, Y, Nb, Mo, Pd, Ag, Hf, Ta 등의 전이 금속 원소를 들 수 있다. 또한, 불가피한 불순물 원소의 산화물은, 페라이트 조성물 중에 0.05 중량% 이하 정도라면 함유되어도 무방하다.

자성 페라이트의 자기 특성은 조성 의존성이 강해, Fe₂O₃, NiO, CuO 및 ZnO의 조성이 상기 범위 내인 경우에는, 투자율이나 품질 계수(Q)가 향상되는 경향이 있다. 구체적으로는, 예를 들면, Fe₂O₃의 양이 상기 범위 내이면 투자율이 향상되는 경향이 있다. 또한, NiO 및 ZnO의 양이 상기 범위 내이면 투자율이 향상되는 경향이 있다. 또한, ZnO의 양이 상기 범위 내이면, 퀴리 온도를 100℃ 이상으로 유지하기 쉬워져, 전자 부품으로서 요구되는 온도 특성을 쉽게 만족시킬 수 있는 경향이 있다. 또한, CuO의 양이 상기 범위 내이면, 저온소성(930℃ 이하)이 용이해지고, 페라이트의 고유 저항이 상승해 품질 계수(Q)가 향상되는 경향이 있다.

페라이트 분말의 평균 입경에 특별히 제한은 없지만, 바람직하게는 0.1 내지 1.0㎛의 범위 내이다. 평균 입경이 상기 범위 내이면, 페라이트 분말의 비표면적이 적절하게 되어, 인쇄 적층에 이용하는 페이스트 도료나 시트 적층에 이용하는 시트 도료화가 쉬워진다. 또한, 평균 입경을 0.1㎛ 이상으로 제어하는 경우에는, 볼 밀 등의 분쇄 장치에 의한 분쇄 시간을 비교적 단시간으로 할 수 있다. 즉, 장시간 분쇄에 의한 볼 밀 및 분쇄 용기로부터의 컨테미네이션(contamination) 및 페라이트 분말의 조성 편차가 생길 위험을 저감시킬 수 있어, 당해 페라이트 분말을 이용한 복합 페라이트 재료의 특성이 열화하는 문제를 저감시킬 수 있다. 또한, 평균 입경을 1.0㎛ 이하로 제어하는 경우에는, 저온에서의 소결성이 향상되어, Ag를 함유하는 내부 도체와의 동시 소성이 용이하게 된다.

한편, 페라이트 분말의 평균 입경의 측정 방법에 특별히 제한은 없다. 예를 들면, 페라이트 분말을 순수 중에 넣고 초음파기로 분산시켜, 레이저 회절식 입도 분포 측정 장치(JEOL Ltd. 제품 HELOS SYSTEM) 등을 이용해 측정할 수 있다.

상기 비자성체 재료는, 일반식 a(bZnO·cCuO)·SiO₂로 표시되고, 상기 일반식 중의 a, b 및 c가 a=1.5 내지 2.4, b=0.85 내지 0.98, c=0.02 내지 0.15(단, b+c=1.00)를 만족하는 저유전율 비자성체 재료를 함유한다.

a는 바람직하게는 1.8 내지 2.2이다. b는 바람직하게는 0.95 내지 0.98이다. c는 바람직하게는 0.02 내지 0.05이다. 단, b+c=1.00을 만족한다.

한편, 저유전율 비자성체 재료의 저유전율이란, 상기 자성체 재료보다 유전율이 낮다는 의미이다.

상기 자성체 재료와 상기 저유전율 비자성체 재료의 혼합 비율은, 중량 기준으로 80:20 내지 10:90, 바람직하게는 50:50 내지 20:80이다. 자성체 재료의 비율이 너무 크면, 복합 페라이트 조성물의 유전율이 높아져, ㎓대에서 높은 임피던스가 얻어지지 않게 되어, 고주파 특성이 나빠진다. 또한, 산화비스무트를 함유하는 경우에는, 소성시에 이상 입자 성장이 생기기 쉽다. 또한, 자성체 재료의 비율이 너무 작으면, 복합 페라이트 조성물의 투자율이 낮아져, 100 ㎒대에서 ㎓대까지의 임피던스가 낮아진다.

본 실시 형태에 따른 비자성체 재료는 산화비스무트를 함유한다. 산화비스무트를 함유하지 않는 경우에는, 소결성이 저하되어, 강도가 저하한다.

상기 산화비스무트는, 상기 자성체 재료와 상기 저유전율 비자성체 재료의 합계를 100 중량부로 한 경우에, 바람직하게는 0.5 내지 8.0 중량부, 더 바람직하게는 1.0 내지 5.0 중량부, 더 바람직하게는 1.0 내지 3.0 중량부, 한층 더 바람직하게는 1.5 내지 2.0 중량부가 함유된다. 산화비스무트의 함유량을 적절히 제어함으로써, 소결성, 투자율, 비유전율, 비저항 및 굽힘 강도를 적절히 제어할 수 있다. 또한, 산화비스무트의 함유량을 소정 범위 내로 제어함으로써, 실질적으로 Ag만을 함유하는 내부 도체와 동시 소성을 실시하는 경우에, Ag의 배어나옴에 의한 불량이 쉽게 생기지 않는다. 따라서, 실질적으로 Ag만을 함유하는 내부 도체를 이용하는 경우에는, 산화비스무트의 함유량을 소정 범위 내로 제어하는 것이 바람직하다. 한편, 실질적으로 Ag만을 함유한다는 것은, 내부 도체 전체에 차지하는 Ag의 함유량이 95 중량% 이상인 경우를 가리킨다.

산화비스무트의 함유량이 많을수록 강도가 높아지는 경향이 있고, 산화비스무트의 함유량이 낮을수록 유전율이 저하되고 비저항이 상승하는 경향이 있다.

또한, 본 실시 형태에서는, 산화비스무트의 일부를 붕규산 유리로 치환하는 것도 가능하다. 단, 붕규산 유리의 함유량은 0.5 중량부 이하로 하는 것이 바람직하고, 붕규산 유리를 함유하지 않는 것이 더 바람직하다.

저유전율 비자성체 재료의 평균 입경 및 산화비스무트의 평균 입경은, 특별히 한정되지 않는다. 저유전율 비자성체 재료의 평균 입경은, 바람직하게는 0.2 내지 0.6㎛이며, 산화비스무트의 평균 입경은, 바람직하게는 0.5 내지 4.0㎛이다. 저유전율 비자성체 재료의 평균 입경의 측정 방법 및 산화비스무트의 평균 입경의 측정 방법은, 페라이트 분말의 평균 입경의 측정 방법과 동일하다.

이하, 도 1에 나타내는 적층 칩 코일(1)의 제조 방법에 대해 설명한다.

도 1에 나타내는 적층 칩 코일(1)은, 일반적인 제조 방법에 의해 제조할 수 있다. 즉, 본 발명의 복합 페라이트 조성물을 바인더와 용제와 함께 혼련해 얻은 복합 페라이트 페이스트를 이용해, Ag 등을 함유하는 내부 전극 페이스트와 교대로 인쇄 적층한 후에 소성함으로써, 칩 본체(4)를 형성할 수 있다(인쇄법). 혹은 복합 페라이트 페이스트를 이용해 그린 시트를 제작하고, 그린 시트의 표면에 내부 전극 페이스트를 인쇄해, 이들을 적층해 소성함으로써 칩 본체(4)를 형성해도 된다(시트법). 어떤 방법이든, 칩 본체(4)를 형성한 후에, 단자 전극(5)를 소부 혹은 도금 등으로 형성하면 된다.

복합 페라이트 페이스트 중의 바인더 및 용제의 함유량에 제한은 없다. 예를 들면, 바인더의 함유량은 1 내지 10 중량%, 용제의 함유량은 10 내지 50 중량% 정도의 범위로 설정할 수 있다. 또한, 페이스트 중에는, 필요에 따라 분산제, 가소제, 유전체, 절연체 등을 10 중량% 이하의 범위로 함유시킬 수 있다. Ag 등을 함유하는 내부 전극 페이스트도 마찬가지로 하여 제작할 수 있다. 또한, 소성 조건 등은, 특별히 한정되지 않지만, 내부 전극층에 Ag 등이 함유되는 경우, 소성 온도는 바람직하게는 930℃ 이하, 더 바람직하게는 900℃ 이하이다.

한편, 본 발명이 전술한 실시 형태로 한정되는 것은 아니고, 본 발명의 범위 내에서 여러 가지로 변형할 수 있다.

예를 들어, 도 2에 나타내는 적층 칩 코일(1a)의 세라믹층(2)을 전술한 실시 형태의 복합 페라이트 조성물을 이용해 구성해도 된다. 도 2에 나타내는 적층 칩 코일(1a)에서는, 세라믹층(2)과 내부 전극층(3a)이 Z축 방향으로 교대로 적층되어 있는 칩 본체(4a)를 갖는다.

각 내부 전극층(3a)은 사각환 형상, C자 형상 또는 コ자 형상이고, 인접하는 세라믹층(2)을 관통하는 내부 전극 접속용 스루홀 전극(미도시) 또는 단차상 전극에 의해 나선상으로 접속되어 코일 도체(30a)를 구성한다.

칩 본체(4a)의 Y축 방향의 양단부에는, 각각 단자 전극(5, 5)이 형성되어 있다. 각 단자 전극(5)에는 Z축 방향의 상하에 위치하는 인출 전극(6a)의 단부가 접속되어, 각 단자 전극(5, 5)은 폐자로 코일을 구성하는 코일 도체(30a)의 양단에 접속된다.

본 실시 형태에서는, 세라믹층(2) 및 내부 전극층(3)의 적층 방향이 Z축과 일치하고, 단자 전극(5, 5)의 단면이 X축 및 Z축에 평행이 된다. X축, Y축 및 Z축은 서로 수직이다. 도 2에 나타내는 적층 칩 코일(1a)에서는, 코일 도체(30a)의 권회축이 Z축과 대략 일치한다.

도 1에 나타내는 적층 칩 코일(1)에서는, 칩 본체(4)의 길이 방향인 Y축 방향에 코일 도체(30)의 권회축이 있기 때문에, 도 2에 나타내는 적층 칩 코일(1a)과 비교해 권회수를 늘리는 것이 가능하고, 높은 주파수대까지 고임피던스화를 도모하기 쉽다는 이점을 갖는다. 도 2에 나타내는 적층 칩 코일(1a)에서, 그 외의 구성 및 작용 효과는 도 1에 나타내는 적층 칩 코일(1)과 마찬가지이다.

또한, 본 발명의 복합 페라이트 조성물은, 도 1 또는 도 2에 나타내는 적층 칩 코일 이외의 전자 부품에 이용할 수 있다. 예를 들면, 코일 도체와 함께 적층되는 세라믹층으로서 본 발명의 복합 페라이트 조성물 이용할 수 있다. 그 밖에도 LC 복합 부품 등의 코일과 다른 콘덴서 등의 요소를 조합한 복합 전자 부품에 본 발명의 복합 페라이트 조성물을 이용할 수 있다.

《실시예》

이하, 본 발명을 더 상세한 실시예에 기초해 설명하는데, 본 발명이 이들 실시예로 한정되는 것은 아니다.

(실시예 1)

우선, 자성체 재료로서, 900℃에서 단독 소성하면 투자율 110, 비유전율 14.0이 되는 Ni-Cu-Zn계 페라이트(평균 입경 0.3㎛)를 준비했다.

저유전율 비자성체 재료로서, 2(0.98ZnO·0.02CuO)·SiO₂(평균 입경 0.5㎛)를 준비했다. 이 저유전율 비자성체 재료는, 산화비스무트(평균 입경 2㎛)를 비자성체 재료 100 중량부에 대해 Bi₂O₃ 환산으로 1.5 중량부가 되도록 혼합해 소성한 경우에, 투자율 1, 비유전율 6이 된다.

그리고, 상기 자성체 재료와 상기 저유전율 비자성체 재료의 혼합비가 표 1에 나타내는 비율이 되도록 상기 자성체 재료와 상기 저유전율 비자성체 재료를 혼합하고, 또한 산화비스무트(평균 입경 2㎛)를, 상기 자성체 재료와 상기 저유전율 비자성체 재료의 합계를 100 중량부로 하는 경우의 산화비스무트의 함유량이 Bi₂O₃ 환산으로 1.5 중량부가 되도록 각각 칭량해, 볼 밀로 24시간 습식 혼합하여 얻어진 슬러리를 건조기에서 건조해 복합체 재료를 얻었다.

얻어진 복합체 재료에 아크릴 수지계 바인더를 첨가해 과립으로 한 후, 가압 성형해, 각각 토로이덜(toroidal) 형상(치수=외경 18㎜×내경 10㎜×높이 5㎜)의 성형체, 디스크 형상(치수=직경 25㎜×두께 5㎜)의 성형체, 및 사각기둥 형상(치수=폭 5㎜×길이 25㎜×두께 4㎜)의 성형체를 얻었다. 이 성형체를, 공기중, 900℃에서 2시간 소성해 소결체(복합 페라이트 조성물)를 얻었다. 얻어진 소결체에 대해 이하의 평가를 실시했다.

평가

[상대 밀도]

디스크 형상으로 성형해 얻어진 소결체에 대해, 소성 후의 소결체의 치수 및 중량으로부터 소결체 밀도를 산출하고, 이론 밀도에 대한 소결체 밀도를 상대 밀도로서 산출했다. 본 실시예에서는, 상대 밀도는 90% 이상을 양호라고 했다. 결과를 표 1에 나타낸다.

[투자율]

토로이덜 형상으로 성형해 얻어진 소결체에 동선 와이어를 10회 감고, 임피던스 애널라이저(Agilent Technologies 제품, 상품명: 4991A)를 사용해 초기 투자율을 측정했다. 측정 조건은 측정 주파수 10㎒, 측정 온도 20℃로 했다. 본 실시예에서 10㎒에서의 투자율은 1.5 이상을 양호라고 했다. 결과를 표 1에 나타낸다.

[공진 주파수]

토로이덜 형상으로 성형해 얻어진 소결체에 동선 와이어를 10회 감고, 임피던스 애널라이저(Agilent Technologies 제품, 상품명: 4991A)를 사용해 실온에서의 투자율의 공진 주파수를 측정했다. 투자율의 공진 주파수가 높을수록, 투자율의 주파수 특성이 고주파화되고 있다. 본 실시예에서 투자율의 공진 주파수는 50㎒ 이상을 양호라고 했다. 결과를 표 1에 나타낸다.

[비유전율]

토로이덜 형상으로 성형해 얻어진 소결체에 대해, 네트워크 애널라이저(HEWLETT PACKARD사 제품 8510C)를 사용해, 공진법(JIS R 1627)에 의해 비유전율(단위 없음)을 산출했다. 본 실시예에서 비유전율은 11 이하를 양호라고 했다. 결과를 표 1에 나타낸다.

[비저항]

디스크 형상으로 성형해 얻어진 소결체의 양면에 In-Ga 전극을 도포하고, 직류 저항값을 측정해 비저항을 구했다(단위: Ω·m). 측정에는 IR 미터(HEWLETT PACKARD사 제품 4329A)를 이용했다. 본 실시예에서 비저항은 10⁶ Ω·m 이상을 양호라고 했다. 결과를 표 1에 나타낸다.

[굽힘 강도]

사각기둥 형상으로 성형해 얻어진 소결체에 대해 3점 굽힘 시험을 실시해 파단시키고, 파단되었을 때의 굽힘 강도를 측정했다. 한편, 3점 굽힘 시험에는 인스트론 5543을 이용했다. 결과를 표 1에 나타낸다.

표 1에 나타낸 바와 같이, 자성체 재료와 저유전율 비자성체 재료의 혼합 비율이 본 발명의 범위 내에 있는 복합 페라이트 조성물에서는, 상대 밀도, 투자율, 공진 주파수, 비유전율, 비저항 및 굽힘 강도의 모든 평가 항목이 양호한 결과가 되는 것을 확인할 수 있었다(시료 3 내지 10).

한편, 자성체 재료와 저유전율 비자성체 재료의 혼합 비율이 본 발명의 범위 밖인 복합 페라이트 조성물에서는, 상대 밀도, 투자율, 공진 주파수, 비유전율, 비저항 및 굽힘 강도 중 어느 하나 이상이 악화되는 것을 확인할 수 있었다(시료 1, 2, 11).

한편, 시료 11에서는 공진 주파수를 나타내지 않았는데, 이는 투자율의 공진 피크를 관찰할 수 없었기 때문이다.

(실시예 2)

저유전율 비자성체 재료의 조성을 표 2와 같이 변화시킨 것 외에는 실시예 1의 시료 8과 마찬가지로 하여 소결체(복합 페라이트 조성물)를 제작하고, 동일한 평가를 실시했다. 결과를 표 2에 나타낸다. 한편, 표 2에 나타내는 시료에 대해서는 굽힘 강도를 측정하지 않았다.

표 2에 나타낸 바와 같이, 저유전율 비자성체 재료가 소정의 조성을 만족하는 복합 페라이트 조성물에서는, 상대 밀도, 투자율, 공진 주파수, 비유전율 및 비저항의 모든 평가 항목이 양호한 결과가 되는 것을 확인할 수 있었다(시료 8, 14 내지 16, 19 내지 23).

한편, 저유전율 비자성체 재료가 소정의 조성을 만족하지 않는 복합 페라이트 조성물에서는, 상대 밀도 및 비저항의 어느 하나가 악화되는 것을 확인할 수 있었다(시료 12, 17, 18, 24).

(실시예 3)

비자성체 재료인 산화비스무트의 함유량을 표 3과 같이 변화시킨 것 외에는 실시예 1의 시료 8과 마찬가지로 하여 소결체(복합 페라이트 조성물)를 제작하고, 공진 주파수를 측정하지 않는 것 외에는 동일한 평가를 실시했다. 결과를 표 3에 나타낸다. 한편, 시료 25는 산화비스무트를 함유하지 않고, 자성체 재료와 저유전율 비자성체 재료의 합을 100 중량부로 하여 2.66 중량부의 시판 붕규산 유리를 함유하고 있다. 시료 26은 산화비스무트도 붕규산 유리도 함유하고 있지 않다. 시료 41은 산화비스무트 1.50 중량부와 시판의 붕규산 유리 0.50 중량부를 동시에 함유하고 있다.

표 3에 나타낸 바와 같이, 산화비스무트를 함유하고 있는 복합 페라이트 조성물은, 상대 밀도, 투자율, 비유전율, 비저항 및 굽힘 강도의 모든 평가 항목이 양호한 결과가 되는 것을 확인할 수 있었다(시료 8, 27 내지 32, 41).

또한, 시료 8, 27 내지 32에서, 산화비스무트의 함유량이 많을수록 굽힘 강도가 높아지는 경향이 있고, 산화비스무트의 함유량이 낮을수록 비유전율이 낮아지고 비저항이 상승하는 경향이 있다.

한편, 산화비스무트 등의 비자성체 재료를 함유하지 않는 복합 페라이트 조성물에서는, 상대 밀도 및 굽힘 강도가 악화되는 것을 확인할 수 있었다(시료 26).

또한, 산화비스무트를 이용하지 않고 붕규산 유리를 이용한 복합 페라이트 조성물에서는, 굽힘 강도가 악화되는 것을 확인할 수 있었다(시료 25).

(실시예 4)

상기 시료 8(실시예)의 복합 페라이트 조성물을 소지(素地) 재료로 하여, 도 1에 나타내는 형상의 적층 칩 코일을 작성했다. 사이즈 1(X축 치수 0.5㎜, Y축 치수 1.0㎜, Z축 치수 0.5㎜)의 적층 칩 코일과, 사이즈 2(X축 치수 0.3㎜, Y축 치수 0.6㎜, Z축 치수 0.3㎜)의 적층 칩 코일을 각각 제조했다. 적층 칩 코일의 코일 도체는 Ag로 했다. 적층 칩 코일의 소성에는 알루미나 세터를 이용했다. 또한, 상기 시료 25(비교예), 상기 시료 26(비교예), 상기 시료 27(실시예), 상기 시료 28a(실시예), 상기 시료 29a(실시예), 상기 시료 29(실시예), 상기 시료 30a(실시예) 및 상기 시료 32(실시예)의 복합 페라이트 조성물을 소지 재료로 하여 사이즈 1의 적층 칩 코일과, 사이즈 2의 적층 칩 코일을 각각 제조했다. 상기 적층 칩 코일을 각 500개 제조했다.

또한, 상기 시료 8(실시예) 및 상기 시료 32(실시예)에 대해서는, 코일 도체를 Ag에서 Ag-Pd 합금(Ag 90%, Pd 10%)으로 변경하고, 마찬가지로 적층 칩 코일을 제조했다.

각 500개의 적층 칩 코일에 대해 땜납을 이용해 기판에 실장하고, 리플로우 로(reflow furnace)(280℃) 통과 후에 크랙이 발생한 적층 칩 코일의 개수로부터 크랙 발생율을 산출했다. 한편, 리플로우로 통과 후에 크랙이 발생하는 경우가 있는 것은, 실장에 이용한 땜납의 용해·응고·신축에 의해 적층 칩 코일에 힘이 가해지기 때문이다. 강도가 불충분한 경우에는, 실장에 이용한 땜납의 용해·응고·신축에 의해 생기는 힘에 견디지 못하고 크랙이 발생한다. 크랙이 발생한 경우에는 특성의 변동이 발생한다. 최악의 경우에는 단선된다. 한편, 본 실시예에서는 크랙 발생율이 0.0%인 경우에만, 강도가 양호한 것으로 했다.

또한, 상기 각 적층 칩 코일에 대해, Ag의 배어나옴 유무를 관찰했다. 구체적으로는, 적층 칩 코일의 소성에 이용한 알루미나 세터에 대해 EPMA(전자선 마이크로 애널라이저)를 이용해 원소 분석하여, Ag의 부착이 확인된 경우에 Ag의 배어나옴이 있다고 했다. 알루미나 세터에 Ag가 부착될 정도의 Ag의 배어나옴은 없는 것이 바람직하지만, Ag의 배어나옴이 있어도 본원 발명의 목적을 달성할 수는 있다.

또한, 상기 적층 칩 코일에 대해 임피던스의 편차를 평가했다. 구체적으로는, 임피던스 애널라이저(Agilent Technologies 제품, 상품명 4991A)로 실온에서의 1㎓의 임피던스를 측정했다. 500개의 적층 칩 코일의 임피던스 평균치를 AVG1, 임피던스의 표준 편차를 σ1이라고 하여 (3σ1/AVG1)×100(%)를 임피던스 편차의 지표로 했다. 여기에서, Ag가 배어나오면 코일이 쇼트해, 임피던스가 변화한다. 즉, Ag가 배어나온 코일이 많으면 임피던스의 편차가 커진다.

또한, 상기 적층 칩 코일에 대해 직류 저항(Rdc)의 편차를 평가했다. 구체적으로, 디지털 오옴미터(ADEX 제품, 상품명 AX-111A)로 실온에서의 직류 저항을 측정했다. 500개의 적층 칩 코일의 직류 저항의 평균치를 AVG2, 직류 저항의 표준 편차를 σ2라고 하여 (3σ2/AVG2)×100(%)를 직류 저항 편차의 지표로 했다. 여기에서, Ag가 배어나오면 코일이 쇼트해, 직류 저항이 변화한다. 즉, Ag가 배어나온 코일이 많으면 직류 저항의 편차가 커진다.

표 4에 나타낸 바와 같이, 사이즈 1의 적층 칩 코일에 관해서는, 산화비스무트도 붕규산 유리도 이용하지 않은 시료 26의 비교예를 제외하고, 표 4에 기재된 어떤 소지 재료를 이용해도 크랙은 발생하지 않았다. 즉, 사이즈 1의 적층 칩 코일에 관해서는, 산화비스무트를 이용해도 붕규산 유리를 이용해도 필요한 강도를 확보할 수 있었다.

그에 대해, 사이즈 1보다 소형인 사이즈 2의 적층 칩 코일에 관해서는, 산화비스무트를 이용한 실시예의 복합 페라이트 조성물을 소지 재료로 이용한 경우에는 크랙이 발생하지 않았지만, 산화비스무트를 이용하지 않은 비교예의 복합 페라이트 조성물을 소지 재료로 이용한 경우에는 크랙이 발생했다. 즉, 산화비스무트를 이용한 경우에는, 사이즈 2의 적층 칩 코일에 대해 충분한 강도를 유지할 수 있었던 것에 비해, 붕규산 유리를 이용한 경우에는, 사이즈 2의 적층 칩 코일에 대해 충분한 강도를 유지할 수 없었다.

또한, 표 4로부터 산화비스무트의 함유량이 많을수록 Ag가 배어나오기 쉬워져, 임피던스의 편차 및 직류 저항의 편차가 커지는 것을 알 수 있다. 그러나, 코일 도체로서 Ag-Pd 합금을 이용한 경우에는, 산화비스무트의 양과는 관계없이 Ag가 쉽게 배어나오지 않게 되었다.

1, 1a…적층 칩 코일
2…세라믹층
3, 3a…내부 전극층
4, 4a…칩 본체
5…단자 전극
6…단자 접속용 스루홀 전극
6a…인출 전극
30, 30a…코일 도체

Claims

자성체 재료와 비자성체 재료를 함유하는 복합 페라이트 조성물로서,
상기 자성체 재료는 Ni-Cu-Zn계 페라이트이고,
상기 비자성체 재료는,
일반식 a(bZnO·cCuO)·SiO₂로 표시되고, 상기 일반식 중의 a, b 및 c가 a=1.5 내지 2.4, b=0.85 내지 0.98, c=0.02 내지 0.15(단, b+c=1.00)를 만족하는 저유전율 비자성체 재료와,
산화비스무트를 함유하고,
상기 자성체 재료와 상기 저유전율 비자성체 재료의 혼합 비율이, 80 중량%:20 중량% 내지 10 중량%:90 중량%이며,
상기 자성체 재료와 상기 저유전율 비자성체 재료의 합계를 100 중량부로 하는 경우에, 상기 산화비스무트를 Bi₂O₃ 환산으로 0.5 내지 8.0 중량부 함유하고,
붕규산 유리의 함유량이 0.5 중량부 이하인 복합 페라이트 조성물.
삭제
코일 도체 및 세라믹층이 적층되어 구성되는 전자 부품으로서,
상기 코일 도체가 Ag를 포함하고,
상기 세라믹층이 제1항에 기재된 복합 페라이트 조성물로 구성되어 있는 전자 부품.