KR101543752B1

KR101543752B1 - 복합 페라이트 조성물 및 전자 부품

Info

Publication number: KR101543752B1
Application number: KR1020140055931A
Authority: KR
Inventors: 히로키 쵸토; 타카시 스즈키; 신이치 콘도; 유야 오시마; 마사히로 엔도; 마사키 타카하시
Original assignee: 티디케이가부시기가이샤
Priority date: 2013-05-10
Filing date: 2014-05-09
Publication date: 2015-08-11
Also published as: CN104143404A; DE102014106376A1; JP5790702B2; TWI540112B; KR20140133479A; TW201446699A; CN104143404B; US9305690B2; US20140333405A1; JP2014220469A

Abstract

자성체 재료와 비자성체 재료를 함유하는 복합 페라이트 조성물로서, 자성체 재료와 상기 비자성체 재료의 혼합 비율이 20 중량%:80 중량% 내지 80 중량%:20 중량%이고, 자성체 재료가 Ni-Cu-Zn계 페라이트이고, 비자성체 재료의 주성분이 Zn, Cu 및 Si로부터 선택되는 적어도 1종의 원소의 산화물을 함유하고, 비자성체 재료의 부성분이 붕규산 유리를 함유한다.

Description

복합 페라이트 조성물 및 전자 부품{COMPOSITE FERRITE COMPOSITION AND ELECTRONIC DEVICE}

본 발명은 고주파 특성이 뛰어난 복합 페라이트 조성물과, 복합 페라이트 조성물을 적용한 전자 부품에 관한 것이다.

최근, 휴대전화나 PC 등에 이용되는 주파수대가 고주파화되고 있어, 이미 수 ㎓ 규격이 다수 존재한다. 이들 고주파 신호에 대응하는 노이즈 제거 제품이 요구되고 있으며, 그 대표로서 적층 칩 코일을 예로 들 수 있다.

적층 칩 코일의 전기 특성은 임피던스로 평가할 수 있다. 임피던스 특성은 100 ㎒ 대역까지는 소체 재료의 투자율과, 그 주파수 특성에 크게 영향을 받는다. 또한, ㎓ 대역의 임피던스는 적층 칩 코일의 대향 전극간의 부유 용량에 영향을 받는다. 적층 칩 코일의 대향 전극간의 부유 용량을 저감시키는 방법으로, 대향 전극간 거리의 연장, 대향 전극 면적의 축소, 대향 전극간의 유전율 저감의 세 가지를 들 수 있다.

하기에 제시하는 특허 문헌 1에서는, 부유 용량을 저감시키기 위해 코일 통전에 의해 생기는 자속 방향의 양단에 단자를 형성하고 있다. 특허 문헌 1에 개시된 발명에서는, 내부 전극과 단자 전극간의 거리를 연장할 수 있을 뿐만 아니라, 내부 전극과 단자 전극의 대향 면적의 축소를 달성하고 있어, 주파수 특성이 고주파까지 신장되는 것을 기대할 수 있다.

그러나, 특허 문헌 1의 발명에서는, 내부 전극간의 부유 용량은 저감되지 않아, 이 부분에서 더욱 개선을 행할 여지가 있다. 또한, 내부 전극간 거리의 연장과 내부 전극의 면적의 축소는 구조 변경을 행하는 개선 방법으로서, 다른 특성이나 크기·형상에 미치는 영향이 크다. 내부 전극간 거리의 연장은 제품의 크기에 영향을 미치기 때문에, 소형화가 요구되는 칩 부품에 적용하는 것은 곤란하다. 또한, 내부 전극 면적의 축소는 직류 저항이 증대한다는 과제를 갖는다.

현재, 적층 칩 코일의 소체 재료로서 Ni-Cu-Zn계 페라이트가 이용되는 경우가 많다. 내부 전극으로 이용하는 Ag와의 동시 소성을 행하기 위해, 900℃에서 소성 가능한 자성체 세라믹인 것으로부터 선택되고 있다. Ni-Cu-Zn계 페라이트의 유전율은 14 내지 15 정도로서, 저감의 여지가 남아 있다고 할 수 있다. 그러나, Ni-Cu-Zn계 페라이트의 유전율을 낮추기는 힘들어 어떠한 개선 방법이 필요하다.

또한, 하기에 제시하는 특허 문헌 2에서는, Ni-Cu-Zn계 페라이트와 저유전율 비자성체를 혼합해 복합 재료를 제작하고, 이것을 소체 재료로서 적용하고 있다. 저유전율 비자성체로는 석영 유리(silica glass), 붕규산 유리(borosilicate glass), 스테아타이트(steatite), 알루미나, 포스테라이트(forsterite), 지르콘을 들고 있다.

특허 문헌 2에 개시된 발명에서는, 페라이트와 저유전율 비자성체를 혼합함으로써 유전율이 저감된다. 또한, 특허 문헌 3의 발명에서는, 발포 페라이트의 응용을 개시하고 있다. 즉, 특허 문헌 3에서는, 자성 세라믹에 소실재를 혼합해 두어 소결 후에 공공을 제작하고, 공공에 수지 또는 유리를 함침시킨다. 공공을 이용함으로써 저유전율화를 달성되고 있다. 또한, 공공에 수지 또는 유리가 함침됨으로써 강도가 약해지는 발포 페라이트의 단점을 보완하고 있다.

그러나, 특허 문헌 2에서, 유리계 재료를 주성분으로 하는 경우, 투자율 μ의 저하가 현저해진다. 이는 자성체 입자 성장의 저해나 자로(磁路) 분단을 일으키기 때문이라고 생각된다. 또한, 페라이트와 유리의 반응이 커, 이상을 형성해 절연 저항이 열화된다. 이 때문에, Ag계 도체와의 동시 소성에서 쇼트할 가능성이 높아, Ag계 도체를 적용한 적층 코일로서 적합하지 않다.

한편, 스테아타이트, 알루미나, 포스테라이트, 지르콘의 세라믹 재료에서는, 상기와 같은 절연 저항의 열화는 작을 것으로 생각되지만, 소결성에 문제가 있어 내부 전극 Ag와의 동시 소성이 가능한 소성 온도 900℃에서의 복합재의 소결은 곤란할 것으로 생각된다.

또한, 특허 문헌 3에 개시된 발명에서는, 특성 및 소결성 모두 문제가 없다. 그러나, 페라이트에 공공을 많이 포함하기 때문에, 단자 전극을 직접 붙일 수 없다. 이 때문에, 단자 전극을 형성하는 부분에 공공이 적은 페라이트를 이용하는 등 구조가 복잡하게 된다는 결점이 있다. 또한, 소성 후의 페라이트 입경은 공공이 적은 페라이트와 비교해 작아지기 때문에, 내습성 등이 열화될 가능성이 높다.

따라서, 자성체와 저유전율 비자성체의 복합 방법에서는, 다음의 다섯 가지가 과제가 된다. 즉, 소결성의 저하, 투자율 μ의 저하, 투자율 μ의 주파수 특성의 저주파화, 낮은 유전율 저감 효과, 및 절연 저항의 저하이다. 이들 과제를 동시에 해결해, ㎓ 대역에서 임피던스가 높은 적층 코일을 제공하는 것은 곤란하다고 생각되고 있었다.

특허 문헌 1: 일본 특허공개 평11-026241호 공보 특허 문헌 2: 일본 특허공개 2002-175916호 공보 특허 문헌 3: 일본 특허공개 2004-297020호 공보

본 발명은 이와 같은 실상을 감안하여 이루어진 것으로, 소결성이 뛰어나고, 고투자율, 고절연저항 및 저유전율이면서 주파수 특성이 뛰어난 복합 페라이트 조성물과, 이 복합 페라이트 조성물을 적용한 전자 부품을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명에 따른 복합 페라이트 조성물은, 자성체 재료와 비자성체 재료를 함유하는 복합 페라이트 조성물로서, 상기 자성체 재료와 상기 비자성체 재료의 혼합 비율이 20 중량%:80 중량% 내지 80 중량%:20 중량%이고, 상기 자성체 재료가 Ni-Cu-Zn계 페라이트이고, 상기 비자성체 재료의 주성분이 적어도 Zn, Cu 및 Si의 산화물을 함유하고, 상기 비자성체 재료의 부성분이 붕규산 유리를 함유한다.

본 발명에 따른 복합 페라이트 조성물에서는, Ni-Cu-Zn계 페라이트를 이용하기 때문에 비교적 저온에서의 소결성이 뛰어나다. 또한, 본 발명자들은 Ni-Cu-Zn계 페라이트에 대해 소정 비율로 소정의 비자성체 재료를 함유시킴으로써, 소결성이 뛰어나고, 고투자율, 고절연저항 및 저유전율이면서 주파수 특성이 뛰어난 복합 페라이트 조성물을 실현할 수 있다는 것을 알아내 본 발명에 이르렀다.

즉, 본 발명에 따르면, 유동성이 낮은 비자성체 재료를 Ni-Cu-Zn계 페라이트에 대해 소정 비율로 함유시킴으로써, Ni-Cu-Zn계 페라이트의 자벽 이동 영역의 감소와 자로 분단을 줄일 수 있을 것으로 생각된다. 또한, 비자성체 재료로서 유동성이 낮은 세라믹 재료 중에서도 Zn의 산화물을 주요 조성으로 하는 세라믹 재료를 함유하는 비자성체 세라믹 재료를 선택함으로써, 원소의 상호 확산의 영향을 작게 할 수 있다. 비자성체 재료는 Ni-Cu-Zn계 페라이트에 함유되는 Zn을 많이 함유하고 있어, 두 재료 사이의 원소 상호 확산이 감소하는 것이라고 생각된다. 또한, 원소의 상호 확산이 발생했다고 해도, 원래 함유되는 원소의 양이 약간 변화할 뿐으로 특성에의 영향은 작다.

한편, 자성체 재료에서의 Ni-Cu-Zn계 페라이트의 조성, 비자성체 재료의 조성, 자성체 재료와 비자성체 재료의 혼합비를 임의로 바꿈으로써, 투자율(20 내지 1.4)과 유전율(11 내지 7)을 조정할 수 있다는 이점도 있다.

바람직하게는, 상기 비자성체 재료의 주성분이 일반식 'a(bZnO·cMgO·dCuO)·SiO₂'로 표시되고, 상기 일반식 중의 a, b, c 및 d가 a=1.5 내지 2.4, b=0.2 내지 0.98, c=0 내지 0.78, d=0.02 내지 0.15(단, b＋c＋d=1.00)를 만족한다.

바람직하게는, 상기 비자성체 재료가 부성분으로서 MO-SiO₂-B₂O₃ 유리(MO는 알칼리 토류 금속 산화물)를 0.5 내지 17.0 중량% 함유한다.

비자성체 재료로서 MO-SiO₂-B₂O₃계 유리를 소정 중량 비율로 첨가함으로써, 복합 재료 전체의 소결성을 높여 높은 투자율과 절연 저항을 양립시키고, 적층 코일 부품으로의 적용을 가능하게 한다.

본 발명에 따른 전자 부품은, 코일 도체 및 세라믹층이 적층되어 구성되는 전자 부품으로서, 상기 코일 도체가 Ag를 함유하고, 상기 세라믹층이 전술한 복합 페라이트 조성물로 구성되어 있다.

도 1은 본 발명의 일 실시 형태에 따른 전자 부품으로서의 적층 칩 코일의 내부 투시 사시도이다.
도 2는 본 발명의 다른 실시 형태에 따른 전자 부품으로서의 적층 칩 코일의 내부 투시 사시도이다.
도 3은 본 발명의 실시예 및 비교예에 따른 임피던스 특성을 나타내는 그래프이다.

이하, 본 발명을 도면에 나타내는 실시 형태에 기초해 설명한다.

도 1에 나타내는 바와 같이, 본 발명의 일 실시 형태에 따른 전자 부품으로서의 적층 칩 코일(1)은 세라믹층(2)과 내부 전극층(3)이 Y축 방향으로 교대로 적층되어 있는 칩 본체(4)를 갖는다.

각 내부 전극층(3)은 사각 환형, C자 형상, 또는 'ㄷ' 형상을 갖고, 인접하는 세라믹층(2)을 관통하는 내부 전극 접속용 스루홀 전극(미도시) 또는 단차상 전극에 의해 나선상으로 접속되어 코일 도체(30)를 구성한다.

칩 본체(4)의 Y축 방향의 양단부에는 각각 단자 전극(5, 5)이 형성되어 있다. 각 단자 전극(5)에는 적층된 세라믹층(2)을 관통하는 단자 접속용 스루홀 전극(6)의 단부가 접속되고, 각 단자 전극(5, 5)은 폐자로(closed-magnetic circuit) 코일(코일 패턴)을 구성하는 코일 도체(30)의 양단에 접속된다.

본 실시 형태에서는, 세라믹층(2) 및 내부 전극층(3)의 적층 방향이 Y축과 일치하고, 단자 전극(5, 5)의 단면이 X축 및 Z축과 평행이 된다. X축, Y축 및 Z축은 서로 수직이다. 도 1에 나타내는 적층 칩 코일(1)에서는, 코일 도체(30)의 권회축이 Y축과 대략 일치한다.

칩 본체(4)의 외형이나 치수에는 특별히 제한이 없고, 용도에 따라 적절하게 설정할 수 있다. 통상적으로, 외형은 거의 직방체 형상으로 하고, 예를 들어 X축 치수는 0.15 내지 0.8 ㎜, Y축 치수는 0.3 내지 1.6 ㎜, Z축 치수는 0.1 내지 1.0 ㎜이다.

또한, 세라믹층(2)의 전극간 두께 및 베이스 두께에는 특별히 제한이 없고, 전극간 두께(내부 전극층(3, 3)의 간격)는 3 내지 50 ㎛, 베이스 두께(단자 접속용 스루홀 전극(6)의 Y축 방향 길이)는 5 내지 300 ㎛ 정도로 설정할 수 있다.

본 실시 형태에서의 단자 전극(5)으로는 특별히 한정되지 않고, 본체(4)의 외표면에 Ag나 Pd 등을 주성분으로 하는 도전성 페이스트를 부착시킨 후에 소부(燒付)하고, 전기 도금을 더 실시함으로써 형성된다. 전기 도금에는 Cu, Ni, Sn 등을 이용할 수 있다.

코일 도체(30)는 Ag(Ag 합금을 포함한다)를 함유하고, 예를 들어 Ag 단체, Ag-Pd 합금 등으로 구성된다. 코일 도체의 부성분으로 Zr, Fe, Mn, Ti 및 이들의 산화물을 함유할 수 있다.

세라믹층(2)은 본 발명의 일 실시 형태에 따른 복합 페라이트 조성물로 구성되어 있다. 이하, 복합 페라이트 조성물에 대해 상세하게 설명한다.

본 실시 형태의 복합 페라이트 조성물은, 자성체 재료와 비자성체 재료를 함유하고, 자성체 재료와 비자성체 재료의 혼합 비율이 20 중량%:80 중량% 내지 80 중량%:20 중량%, 바람직하게는 40 중량%:60 중량% 내지 60 중량%:40 중량%이다. 자성체 재료의 비율이 너무 많아지면 유전율이 높아져, ㎓ 대역에서 높은 임피던스를 얻을 수 없게 되어 고주파 특성이 나빠진다. 또한, 자성체 재료의 비율이 너무 적어지면 투자율이 낮아져, 100 ㎒ 내지 ㎓ 대역에서의 임피던스가 낮아진다.

자성체 재료로는 Ni-Cu-Zn계 페라이트가 이용된다. Ni-Cu-Zn계 페라이트로는 특별히 제한이 없고, 목적에 따라 여러 가지 조성의 것을 선택하면 되지만, 소성 후의 페라이트 소결체 중의 ㏖%로 Fe₂O₃: 40 내지 50 ㏖%, 특히 45 내지 50 ㏖%, NiO: 4 내지 50 ㏖%, 특히 10 내지 40 ㏖%, CuO: 4 내지 20 ㏖%, 특히 6 내지 13 ㏖%, 및 ZnO: 0 내지 40 ㏖%, 특히 1 내지 30 ㏖%인 페라이트 조성물을 이용하는 것이 바람직하다. 또한, Co 산화물을 10 중량% 이하의 범위로 함유해도 된다.

자성 페라이트의 자기 특성은 조성 의존성이 강해, Fe₂O₃, NiO, CuO 및 ZnO의 조성이 상기의 범위를 벗어나는 영역에서는 투자율이나 품질 계수 Q가 저하하는 경향이 있다. 구체적으로 예를 들면, Fe₂O₃의 양이 너무 적으면 투자율이 작고, 화학량론 조성에 가까워짐에 따라 투자율이 상승해, 화학량론 조성 부근에서부터 투자율은 급격하게 저하한다. 또한, NiO의 양의 감소, 혹은, ZnO의 양의 증가에 수반해 투자율은 높아진다. 그러나, ZnO의 양이 많아지면 퀴리 온도가 100℃ 이하가 되어, 전자 부품으로서 요구되는 온도 특성을 만족시키기 힘들어진다. 또한, CuO의 양이 적어지면 저온 소성(930℃ 이하)이 힘들어지고, 반대로 너무 많으면 페라이트의 고유 저항이 저하해 품질 계수 Q가 열화한다.

페라이트 분말의 평균 입경은, 바람직하게는 0.1 내지 1.0 ㎛의 범위 내이다. 평균 입경이 너무 작으면, 페라이트 분말은 비표면적이 큰 미분이 되어, 인쇄 적층에 이용하는 페이스트 도료나 시트 적층에 이용하는 시트 도료화가 매우 힘들어진다. 또한, 분말의 입경을 작게 하기 위해서는 볼 밀 등의 분쇄 장치에 의한 장시간의 분쇄가 필요하게 되는데, 장시간 분쇄에 의해 볼 밀 및 분쇄 용기로부터의 콘터미네이션(contamination)이 증대해, 페라이트 분말의 조성 편차가 생겨 특성의 열화를 일으킬 우려가 있다. 또한, 평균 입경이 너무 크면 소결성이 저하해, Ag를 함유하는 내부 도체와의 동시 소성이 곤란해진다.

한편, 페라이트 분말의 평균 입경은 자성 페라이트 분말을 순수 중에 넣고 초음파기로 분산시켜, 레이저 회절식 입도 분포 측정 장치(일본 전자 주식회사 제품 HELOS SYSTEM) 등을 이용해 측정할 수 있다.

비자성체 재료의 주성분은 적어도 Zn, Cu 및 Si의 산화물을 함유한다. 비자성체 재료의 주성분은 일반식 'a(bZnO·cMgO·dCuO)·SiO₂'로 표시되는 복합 산화물이 예시된다. 이 일반식 중의 a는, 바람직하게는 1.5 내지 2.4, 한층 더 바람직하게는 1.8 내지 2.2이다. 이 일반식 중의 b는, 바람직하게는 0.2 내지 0.98, 한층 더 바람직하게는 0.95 내지 0.98이다. 이 일반식 중의 c는, 바람직하게는 0 내지 0.78, 한층 더 바람직하게는 0 내지 0.03이다. 일반식 중의 d는, 바람직하게는 0.02 내지 0.15, 한층 더 바람직하게는 0.02 내지 0.05이다. 단, b＋c＋d=1.00을 만족한다.

비자성체 재료의 부성분으로서의 붕규산 유리로는, 예를 들어 MO-SiO₂-B₂O₃ 유리(MO는 알칼리 토류 금속 산화물)를 예로 들 수 있다. 붕규산 유리에는, 그 외의 성분으로 ZnO, Al₂O₃, K₂O, Na₂O 등이 함유되어 있어도 된다.

본 실시 형태에 따른 비자성체 재료의 부성분으로서의 붕규산 유리에 요구되는 특성으로는, 선팽창 계수, 유리 전이점 Tg 등을 예로 들 수 있다. 본 실시 형태에서 붕규산 유리에 요구되는 선팽창 계수는, 바람직하게는 7.5×10^-6 내지 8.5×10^-6이고, 유리 전이점 Tg는 바람직하게는 600 내지 700이다.

본 실시 형태에 따른 비자성체 재료의 부성분으로서의 붕규산 유리는, 비자성체 재료의 전체를 100 중량%라고 한 경우에, 바람직하게는 0.5 내지 17.0 중량%, 한층 더 바람직하게는 2.0 내지 6.0 중량% 함유된다. 유리의 첨가량이 너무 적으면 소결성이 저하해, 900℃ 이하에서의 소성이 곤란하다. 원래 붕규산 유리가 없으면, 저유전율 비자성체 재료는 900℃ 이하에서의 소성이 곤란하다.

한편, 붕규산 유리의 함유량은, 자성체 재료의 혼합 비율에 따라 바람직한 함유량의 범위가 변화한다. 예를 들어, 비자성체 재료에 대해 자성체 재료의 혼합 비율이 높은 경우에는, 붕규산 유리의 함유량이 비교적 높은 범위에 있는 것이 바람직하고, 자성체 재료의 혼합 비율이 낮은 경우에는, 붕규산 유리의 함유량이 비교적 낮은 범위에 있는 것이 바람직하다.

유리를 함유하지 않는 Zn의 산화물을 주요 조성으로 하는 비자성체 재료의 예로서 윌레마이트(willemite)[(규산 아연, 징크 실리케이트라고도 불린다): Zn₂SiO₄]를 들면, 윌레마이트 단독의 소결 온도는 1300℃ 이상이다. 따라서, MO-SiO₂-B₂O₃계 유리를 소결조제로 함으로써, 윌레마이트 단독으로도 소성 온도 900℃에서 소결이 가능해진다. 자성체와 복합화해도 이 효과는 유지된다.

붕규산 유리의 첨가량이 너무 많으면 투자율이 저하하는 경향이 있어, 충분한 임피던스를 얻을 수 없다. 그 원인은 Ni-Cu-Zn계 페라이트의 자벽 이동 영역의 감소와 자로 분단에 있다고 생각된다. 유동성이 높은 MO-SiO₂-B₂O₃계 유리가 Ni-Cu-Zn계 페라이트 입계에 침입함으로써, Ni-Cu-Zn계 페라이트의 자로가 분단된다. 또한, Ni-Cu-Zn계 페라이트의 입자 성장이 저해됨으로써 자벽 이동 영역이 감소한다.

비자성체 재료 주성분의 평균 입경과 부성분으로서의 붕규산 유리의 평균 입경은 특별히 한정되지 않지만, 주성분의 평균 입경은 바람직하게는 0.2 내지 0.6 ㎛이고, 붕규산 유리의 평균 입경은 바람직하게는 0.3 내지 0.7 ㎛이다. 평균 입경의 측정 방법은 페라이트 분말의 경우와 같다.

도 1에 나타내는 적층 칩 코일(1)은 일반적인 제조 방법에 의해 제조할 수 있다. 즉, 본 발명의 복합 페라이트 조성물을 바인더 및 용제와 함께 혼련해 얻은 복합 페라이트 페이스트를, Ag 등을 함유하는 내부 전극 페이스트와 교대로 인쇄 적층한 후 소성함으로써 칩 본체(4)를 형성할 수 있다(인쇄법). 혹은, 복합 페라이트 페이스트를 이용해 그린 시트를 제작해, 그린 시트의 표면에 내부 전극 페이스트를 인쇄하고, 그것들을 적층해 소성함으로써 칩 본체(4)를 형성해도 된다(시트법). 어느 방법이든 칩 본체를 형성한 후에, 단자 전극(5)을 소부 혹은 도금 등으로 형성하면 된다.

복합 페라이트 페이스트 중의 바인더 및 용제의 함유량에는 제한이 없고, 예를 들면, 바인더의 함유량은 1 내지 10 중량%, 용제의 함유량은 10 내지 50 중량% 정도의 범위에서 설정할 수 있다. 또한, 페이스트 중에는, 필요에 따라 분산제, 가소제, 유전체, 절연체 등을 10 중량% 이하의 범위에서 함유시킬 수 있다. Ag 등을 함유하는 내부 전극 페이스트도 마찬가지로 하여 제작할 수 있다. 또한, 소성 조건 등은 특별히 한정되지 않지만, 내부 전극층에 Ag 등이 함유되는 경우에 소성 온도는 바람직하게는 930℃ 이하, 한층 더 바람직하게는 900℃ 이하이다.

한편, 본 발명은 전술한 실시 형태로 한정되는 것은 아니고, 본 발명의 범위 내에서 여러 가지로 변경할 수 있다.

예를 들어, 도 2에 나타내는 적층 칩 코일(1a)의 세라믹층(2)을 전술한 실시 형태의 복합 페라이트 조성물을 이용해 구성해도 된다. 도 2에 나타내는 적층 칩 코일(1a)에서는, 세라믹층(2)과 내부 전극층(3a)이 Z축 방향으로 교대로 적층된 칩 본체(4a)를 갖는다.

각 내부 전극층(3a)은 사각 환형, C자 형상, 또는 'ㄷ' 형상을 갖고, 인접하는 세라믹층(2)을 관통하는 내부 전극 접속용 스루홀 전극(미도시) 또는 단차상 전극에 의해 나선상으로 접속되어 코일 도체(30a)를 구성하고 있다.

칩 본체(4a)의 Y축 방향의 양단부에는 각각 단자 전극(5, 5)이 형성되어 있다. 각 단자 전극(5)에는 Z축 방향의 상하에 위치하는 인출 전극(6a)의 단부가 접속되고, 각 단자 전극(5, 5)은 폐자로 코일(코일 패턴)을 구성하는 코일 도체(30a)의 양단에 접속된다.

본 실시 형태에서는, 세라믹층(2) 및 내부 전극층(3)의 적층 방향이 Z축과 일치하고, 단자 전극(5, 5)의 단면이 X축 및 Z축과 평행이 된다. X축, Y축 및 Z축은 서로 수직이다. 도 2에 나타내는 적층 칩 코일(1a)에서는, 코일 도체(30a)의 권회축이 Z축과 대략 일치한다.

도 1에 나타내는 적층 칩 코일(1)에서는, 칩 본체(4)의 길이 방향인 Y축 방향에 코일 도체(30)의 권회축이 있기 때문에, 도 2에 나타내는 적층 칩 코일(1a)과 비교해 권회수를 늘리는 것이 가능하고, 높은 주파수대까지의 고임피던스화를 도모하기 쉽다는 이점을 갖는다. 도 2에 나타내는 적층 칩 코일(1a)에서, 그 외의 구성 및 작용 효과는 도 1에 나타내는 적층 칩 코일(1)과 마찬가지이다.

또한, 본 발명의 복합 페라이트 조성물은, 도 1 또는 도 2에 나타내는 칩 인덕터 이외의 전자 부품을 위한 코일 도체와 함께 적층되는 세라믹층으로서 이용할 수 있다.

이하, 본 발명을 더욱 상세한 실시예에 근거해 설명하지만, 본 발명은 이들 실시예로 한정되지 않는다.

(실시예 1)

우선, 자성체 재료로서 900℃에서 단독 소성하면 μ=110, ε=14.0이 되는 Ni-Cu-Zn계 페라이트(평균 입경 0.3 ㎛)를 준비했다.

다음으로, 900℃에서 단독 소성하면 μ=1, ε=6이 되는 비자성체 재료를 준비했다. 이 비자성체 재료는, 주성분으로서 2(0.98Zn·0.02CuO)·SiO₂(평균 입경 0.5 ㎛)와, 부성분으로서 SrO-SiO₂-B₂O₃계 유리(평균 입경 0.5 ㎛)를, 비자성체 재료 100 중량%에 대해 SrO-SiO₂-B₂O₃계 유리의 함유량이 3.8 중량%가 되도록 혼합해 조제한 것이다. 한편, SrO-SiO₂-B₂O₃계 유리로는 시판의 유리를 이용했다.

그리고, 상기 자성체 재료와 비자성체 재료의 혼합비가 표 1에 나타내는 비율이 되도록 상기 자성체 재료와 비자성체 재료를 각각 칭량하고, 볼 밀로 24시간 습식 혼합해 얻어진 슬러리를 건조기에서 건조해 복합체 재료를 얻었다.

얻어진 복합체 재료에 아크릴 수지계 바인더를 첨가해 과립으로 한 후, 가압 성형해, 각각 트로이덜(troidal) 형상(치수=외경 18 ㎜×내경 10 ㎜×높이 5 ㎜)의 성형체와, 디스크 형상(치수=직경 25 ㎜×두께 5 ㎜)의 성형체를 얻었다. 이 성형체를 공기 중 900℃에서 2시간 소성해 소결체(복합 페라이트 조성물)를 얻었다. 얻어진 소결체에 대해 이하의 평가를 실시했다.

평가

[상대 밀도]

디스크 형상으로 성형해 얻어진 소결체에 대해, 소성 후의 소결체의 치수 및 중량으로부터 소결체 밀도를 산출하고, 이론 밀도에 대한 소결체 밀도를 상대 밀도로서 산출했다. 본 실시예에서는 상대 밀도는 90% 이상을 양호라고 했다. 결과를 표 1에 나타낸다.

[투자율]

트로이덜 형상으로 성형해 얻어진 소결체에, 동선 와이어를 10회 감아 LCR 미터(Agilent Technologies 제품, 상품명: 4991A)를 사용해 초기 투자율 μi를 측정했다. 측정 조건으로는, 측정 주파수 10 ㎒, 측정 온도 20℃로 했다. 본 실시예에서는, 10 ㎒에서의 투자율이 1.4 이상을 양호라고 했다. 결과를 표 1에 나타낸다.

[공진 주파수]

트로이덜 형상으로 성형해 얻어진 소결체에, 동선 와이어를 10회 감아 임피던스 애널라이저(Agilent Technologies 제품, 상품명: 4991A)를 사용해 실온에서의 투자율의 공진 주파수(㎒)를 측정했다. 본 실시예에서는, 투자율의 공진 주파수가 50 ㎒ 이상인 경우를 양호라고 했다. 결과를 표 1에 나타낸다.

[유전율]

트로이덜 형상으로 성형해 얻어진 소결체에 대해, 네트워크 애널라이저(HEWLETT PACKARD 제품 8510C)를 사용해, 공진법(JIS R 1627)에 의해 유전율(단위 없음)을 산출했다. 본 실시예에서는, 유전율 11 이하를 양호라고 했다. 결과를 표 1에 나타낸다.

[비저항]

디스크 형상으로 성형해 얻어진 소결체의 양면에, In-Ga 전극을 도포하고 직류 저항값을 측정해 비저항 ρ를 구했다(단위: Ωm). 측정은 IR 미터(HEWLETT PACKARD 제품 4329A)를 이용해 행했다. 본 실시예에서는, 비저항 106 Ω·m 이상을 양호라고 했다. 결과를 표 1에 나타낸다.

표 1에 나타낸 바와 같이, 자성체 재료와 비자성체 재료가 본 발명의 범위 내에 있는 복합 페라이트 조성물에서는, 상대 밀도, 투자율, 공진 주파수, 유전율 및 비저항의 모든 평가 항목이 양호한 결과가 되는 것을 확인할 수 있었다(시료 3 내지 9).

한편, 자성체 재료와 비자성체 재료가 본 발명의 범위 내에 없는 복합 페라이트 조성물에서는, 상대 밀도, 투자율, 공진 주파수, 유전율 및 비저항의 평가 항목의 어느 하나 이상이 악화되는 것을 확인할 수 있었다(시료 1, 2, 10 및 11).

한편, 시료 10 및 11에서는 공진 주파수를 나타내지 않았는데, 이는 투자율의 공진 피크를 관찰할 수 없었기 때문이다.

(실시예 2)

비자성체 재료의 주성분 조성을 표 2와 같이 변화시킨 것 외에는, 실시예 1의 시료 7과 마찬가지로 소결체(복합 페라이트 조성물)를 제작해 동일한 평가를 행했다. 결과를 표 2에 나타낸다.

표 2에 나타낸 바와 같이, 비자성체 재료의 주성분이 소정의 조성을 만족하는 복합 페라이트 조성물에서는, 상대 밀도, 투자율, 공진 주파수, 유전율 및 비저항의 모든 평가 항목이 양호한 결과가 되는 것을 확인할 수 있었다(시료 12 내지 15, 18 내지 20, 및 23 내지 26).

한편, 비자성체 재료의 주성분이, 소정의 조성을 만족하지 않은 복합 페라이트 조성물에서는 상대 밀도 및 비저항의 어느 한쪽이 악화되는 것을 확인할 수 있었다(시료 16, 17, 21, 22 및 27).

(실시예 3)

비자성체 재료의 부성분인 유리량을 표 3과 같이 변화시킨 것 외에는, 실시예 1의 시료 9와 마찬가지로 소결체(복합 페라이트 조성물)를 제작해, 동일한 평가를 행했다. 결과를 표 3에 나타낸다.

표 3에 나타낸 바와 같이, 비자성체 재료의 부성분인 유리량이 본 발명의 범위 내에 있는 복합 페라이트 조성물에서는, 상대 밀도, 투자율, 공진 주파수, 유전율 및 비저항의 모든 평가 항목이 양호한 결과가 되는 것을 확인할 수 있었다(시료 32 내지 39).

한편, 비자성체 재료의 부성분인 유리량이 본 발명의 범위 내에 없는 복합 페라이트 조성물에서는, 상대 밀도 및 투자율의 어느 한쪽이 악화되는 것을 확인할 수 있었다(시료 31 및 40).

(실시예 4)

복합 페라이트 조성물(시료 1, 5, 9, 11)을 이용해 도 1에 나타내는 구조를 갖는 적층 칩 코일을 제작하고, 이들의 임피던스 특성의 평가를 행했다. 결과를 도 3에 나타낸다. 제작한 적층 칩 코일의 외관 치수는 X축 치수가 0.5 ㎜, Y축 치수가 1.0 ㎜, Z축 치수가 0.5 ㎜이다.

도 3에 나타낸 바와 같이, 자성체 재료와 비자성체 재료가 본 발명의 범위 내에 있는 복합 페라이트 조성물에서는, ㎓ 대역에서 높은 임피던스 특성을 얻을 수 있는 것을 확인할 수 있었다(시료 5 및 9).

한편, 자성체 재료와 비자성체 재료가 본 발명의 범위 내에 없는 복합 페라이트 조성물에서는, 원하는 주파수 영역(㎓)대에서 임피던스가 낮아지는 것을 확인할 수 있었다(시료 1 및 11).

(실시예 5)

SrO-SiO₂-B₂O₃계 유리 대신에 CaO-SiO₂-B₂O₃계 유리, BaO-SiO₂-B₂O₃계 유리를 이용한 것 외에는, 실시예 1 내지 4와 마찬가지로 복합 페라이트 조성물을 제작하고, 동일한 평가를 실시했다. 실시예 1 내지 4와 같은 결과를 얻을 수 있는 것을 확인했다.

1, 1a … 적층 칩 코일
2 … 세라믹층
3, 3a … 내부 전극층
4, 4a … 칩 본체
5 … 단자 전극
6 … 단자 접속용 스루홀 전극
6a … 인출 전극
30, 30a … 코일 도체

Claims

자성체 재료와 비자성체 재료를 함유하는 복합 페라이트 조성물로서,
상기 자성체 재료와 상기 비자성체 재료의 혼합 비율이, 20 중량%:80 중량% 내지 80 중량%:20 중량%이고,
상기 자성체 재료가 Ni-Cu-Zn계 페라이트이고,
상기 비자성체 재료의 주성분이 적어도 Zn, Cu 및 Si의 산화물을 함유하고,
상기 비자성체 재료의 부성분이 붕규산 유리를 함유하고,
상기 비자성체 재료가 부성분으로서 MO-SiO₂-B₂O₃ 유리(MO는 알칼리 토류 금속 산화물)를 0.5 내지 17.0 중량% 함유하는 복합 페라이트 조성물.
제1항에 있어서,
상기 비자성체 재료의 주성분이, 일반식 'a(bZnO·cMgO·dCuO)·SiO₂'로 표시되고,
상기 일반식 중의 a, b, c 및 d가, a=1.5 내지 2.4, b=0.2 내지 0.98, c=0 내지 0.78, d=0.02 내지 0.15(단, b＋c＋d=1.00)를 만족하는 복합 페라이트 조성물.
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코일 도체 및 세라믹층이 적층되어 구성되는 전자 부품으로서,
상기 코일 도체가 Ag를 함유하고,
상기 세라믹층이 제1항 또는 제2항에 기재된 복합 페라이트 조성물로 구성되어 있는 전자 부품.
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