KR20080103612A - 질화갈륨계 화합물 반도체 발광소자 - Google Patents

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Abstract

본 발명의 목적은 p형 반도체층과 직접 접촉하는 투명 도전층을 포함하는 양극을 갖고, 구동 전압이 낮고 광발광 출력이 높은 질화갈륨계 화합물 반도체 발광소자를 제공하는 것이다.
본 발명의 질화갈륨계 화합물 반도체 발광소자는 기판 상에 순서대로 형성된 n형 반도체층, 발광층 및 p형 반도체층을 포함하는 질화갈륨계 화합물 반도체 발광소자로서, 상기 각 층은 질화갈륨계 화합물 반도체를 포함하고, 상기 발광소자는 n형 반도체층 및 p형 반도체층 상에 각각 형성된 음극 및 양극을 갖고, 상기 양극은 적어도 일부가 투명 도전막으로 형성되고, 상기 투명 도전막은 적어도 일부가 p형 반도체층과 접촉하고, 상기 투명 도전막의 반도체측 표면에 Ⅲ족 금속 성분을 함유하는 반도체 금속 혼재층이 존재하고, 또한 상기 반도체 금속 혼재층의 두께가 0.1∼10nm인 것을 특징으로 한다.
질화갈륨계 화합물 반도체 발광소자

Description

질화갈륨계 화합물 반도체 발광소자{GALLIUM NITRIDE-BASED COMPOUND SEMICONDUCTOR LIGHT-EMITTING DEVICE}
(관련 출원의 상호 참조)
본 출원은 35 U.S.C. §111(b)에 따라 2005년 11월 23일에 출원된 미국 가출원 제60/739,003호의 출원일의 35 U.S.C. §119(e)(1)에 따른 이익을 주장하는 35 U.S.C. §111(a)하에 출원된 출원이다.
본 발명은 질화갈륨계 화합물 반도체 발광소자에 관한 것이다. 보다 구체적으로, 본 발명은 광투명성 및 오믹(ohmic)성이 뛰어난 양극이 구비된 페이스-업(face-up) 타입 질화갈륨계 화합물 반도체 발광소자에 관한 것이다.
최근, 단파장 발광소자용 반도체 재료로서 GaN계 화합물 반도체 재료가 주목받아 왔다. GaN계 화합물 반도체는 사파이어 단결정 등의 각종 산화물 기판 또는 Ⅲ-V족 화합물 기판 상에 유기 금속 화학 증착법(MOCVD법), 분자선 에피택시법 (MEB법) 등에 의해 형성된다.
GaN계 화합물 반도체 재료의 특성은 가로 방향으로의 전류 확산이 적은 것이다. 이것은 에피택셜 결정에 존재하고 기판으로부터 표면으로 관통하는 다수의 전 위 때문이지만, 그 상세는 알려져 있지 않다. 또한, p형 GaN계 화합물 반도체에 있어서, 저항율이 n형 GaN계 화합물 반도체의 저항율에 비해서 높으므로, p형 GaN계 화합물 반도체와 오믹 접촉하게 되는 재료를 양극으로 하지 않으면 구동 전압이 대폭 상승한다.
p형 GaN계 화합물 반도체와 오믹 접촉하게 되는 재료는 주로 금속이고, 특히 일함수가 높은 금속이 용이하게 오믹 접촉을 형성한다. 또한, 광투과의 관점으로부터 양극은 광에 투과성인 것이 바람직하다. 그러므로, 지금까지는 p형 GaN계 화합물 반도체와 용이하게 오믹 접촉하게 하는 금속 재료를 박막으로 형성하여 저저항과 광투과성 모두를 달성해 왔다.
금속을 박막으로 형성할 때, 확산 방향으로의 저항이 높아지는 문제가 발생한다. 이 문제를 해결하기 위해서, 박막 금속을 함유하는 오믹 접촉층 및 광투과율이 높은 투명 도전막을 포함하는 전류 확산층으로 이루어진 2층 구조를 갖는 양극이 제안되어 있다(예를 들면, 일본특허 제294173호 참조).
더욱 밝은 발광소자(LED)를 제조하기 위해서는 광을 반사 또는 흡수하는 금속층의 존재를 제거해야 한다. 이것을 위해서, 투명 도전막 자체를 p형 GaN계 화합물 반도체와 오믹 접촉시키는 방법이 연구되어 왔다(예를 들면, 일본특허공개 2001-210867호 공보 참조). 일본특허공개 2001-210867호 공보에는, p형 GaN계 화합물 반도체와 직접 접촉하는 투명 도전막을 스퍼터링법 이외의 방법으로 제조하는 것이 제안되어 있다. 상기 스퍼터링법에서는, p형 GaN계 화합물 반도체층이 손상되기 때문에 접촉 저항이 높아서, 낮은 작동 전압을 얻을 수 없다. 그러나, 스퍼터링 이외의 방법에 의해 투명 도전막을 형성한 다음, 스퍼터링법에 의해 투명 도전막의 두께를 증가시키는 경우, 적층 구조를 구성하는 도중에 제막방법이 변경되기 때문에 방법이 변경되는 계면에서 저항이 증가한다. 또한, 생산성이 나쁘다.
본 발명의 목적은, p형 반도체층과 직접 접촉하는 투명 도전막층을 포함하는 양극을 갖고, 구동 전압이 낮고 또한 광발광 출력이 높은 질화갈륨계 화합물 반도체 발광소자를 제공하는 것이다. 본 발명의 다른 목적은, 투명 도전층의 형성시 p형 반도체층의 손상 없이 일정한 제막 기술에 의해 다른 목적을 갖는 복수의 투명 도전층이 형성된, 접촉 저항이 낮고 전류 확산성이 우수한 양극을 갖는 질화갈륨계 화합물 반도체 발광소자를 제공하는 것이다.
본 발명자들은, 예를 들어 양극을 구성하는 투명 도전막층의 반도체측 표면 및 p형 반도체의 양극측 표면에 각각 반도체 금속 혼재층 및 양극 금속 혼재층을 적절히 형성하는 경우, 낮은 접촉 저항을 얻을 수 있고; 투명 도전층을 p형 GaN계 화합물 반도체와 직접 접촉하는 투명 도전막 접촉층 및 투명 도전막 전류 확산층의 2층 이상을 포함하는 적층 구조를 갖도록 형성하고, 또한 상기 투명 도전막 접촉층을 RF 스퍼터링법에 의해 형성하는 경우, p형 질화갈륨계 화합물 반도체의 손상 없이 투명 도전층을 형성할 수 있고; 투명 도전막 접촉층 상에 투명 도전막 전류 확산층을 DC 스퍼터링법에 의해 연속해서 적층하는 경우, 이들 2층 사이의 계면에서의 저항의 증가를 억제할 수 있고; 투명 도전막 전류 확산층을 두께가 두껍도록 형성하는 경우, 높은 투명성을 유지하면서 전류의 확산을 증가시킬 수 있고; 또한 투명 도전층을 제막 후에 가열 처리하는 경우, 반도체 금속 혼재층 내에서 반도체 금속의 농도 구배가 커지는 것을 발견하였다. 본 발명은 이들 발견에 기초하여 이루어졌다.
즉, 본 발명은 하기 발명을 제공한다.
(1) 질화갈륨계 화합물로 이루어지는 반도체층과 상기 반도체층에 접하는 투명 도전막을 갖고,
상기 투명 도전막에는 반도체를 구성하는 금속이 전체 금속 성분에 대하여 20원자% 이상 함유되는 영역이 존재하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
(2) 상기 (1)에 있어서,
전체 금속 성분에 대한 상기 반도체를 구성하는 금속의 비율은 분포를 갖고, 반도체/투명 도전막 계면 근방이 상기 반도체를 구성하는 금속의 비율이 높아지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
(3) 상기 (1)에 있어서,
반도체/투명 도전막 계면으로부터 3nm 이상 떨어진 상기 투명 도전막 중에서는 전체 금속 성분에 대한 상기 반도체를 구성하는 금속의 비율이 15원자% 이하인 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
(4) 상기 (1)에 있어서,
상기 투명 도전막이 막의 밀도가 낮은 투명 도전막 콘택트층과 막의 밀도가 높은 투명 도전막 전류 확산층으로 이루어지고, 상기 투명 도전막 콘택트층이 상기 반도체층과 접하고 있는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
(5) 상기 (1)에 있어서,
상기 반도체층 중에 전체 금속 성분에 대하여 1~2O원자%의 비율로 상기 투명 도전막의 금속 성분을 함유하는 영역이 존재하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
(6) GaN으로 이루어진 반도체층과 상기 반도체층에 접하는 IT0(Indium Tin Oxide)로 이루어진 투명 도전막을 갖고,
상기 투명 도전막에는 Ga가 전체 금속 성분(In+Sn+Ga)에 대하여 20원자% 이상 함유되는 영역이 존재하는 질화갈륨계 화합물 반도체 발광소자.
(7) 상기 (6)에 있어서,
전체 금속 성분(In+Sn+Ga)에 대한 Ga의 비율은 분포를 갖고, 반도체/투명 도전막 계면 근방이 Ga의 비율이 높아지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
(8) 상기 (6)에 있어서,
반도체/투명 도전막 계면으로부터 3nm이상 떨어진 상기 투명 도전막 중에는 전체 금속 성분(In+Sn+Ga)에 대한 Ga의 비율이 15원자% 이하인 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
(9) 상기 (6)에 있어서,
상기 투명 도전막이 막의 밀도가 낮은 투명 도전막 콘택트층과 막의 밀도가 높은 투명 도전막 전류 확산층으로 이루어지고, 상기 투명 도전막 콘택트층이 상기 반도체층과 접하고 있는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
(10) 상기 (6)에 있어서,
상기 반도체층 중에 전체 금속 성분(In+Sn+Ga)에 대하여 1~20원자%의 비율로 In 및 Sn을 함유하는 영역이 존재하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
본 발명의 질화갈륨계 화합물 반도체 발광소자는 양극을 구성하는 투명 도전층의 반도체측 표면 상에 반도체를 구성하는 Ⅲ족 금속을 함유하는 반도체 금속 혼재층을 적당히 가져서, 양극과 p형 반도체층 사이의 접촉 저항이 작을 수 있다. 또한, 반도체 금속 혼재층에 있어서, 반도체/투명 도전막층 계면 근방에서의 반도체 금속 비율은 높고 계면에서 먼 위치에서의 반도체 금속 비율은 낮도록 반도체 금속의 농도 구배를 크게 하여, 계면 근방에서는 반도체와 투명 도전층 사이의 접촉 저항을 저감시킬 수 있고, 계면에서 먼 위치에서 양호한 반도체의 결정성을 유지할 수 있어서, 발광소자는 저저항을 가질 수 있다.
또한, p형 반도체층의 양극측 표면 상에 양극의 투명 도전층을 구성하는 금속을 함유하는 양극 금속 혼재층을 적절히 존재하게 하여, 반도체와 투명 도전층 사이의 접촉 저항을 더욱 낮게 할 수 있다.
본 발명의 질화갈륨계 화합물 반도체 발광소자는 도 1에 나타낸 바와 같이, 필요에 따라 버퍼층(2)을 통해 기판(1) 상에 질화갈륨계 화합물 반도체를 적층하고, n형 반도체층(3), 발광층(4) 및 p형 반도체층(5)을 형성하고, 발광층 및 p형 반도체층을 일부 제거하고, 노출된 n형 반도체층 상에 음극(20)을 형성하고, 또한 잔존하는 p형 반도체층 상에 양극(10)을 형성함으로써 제조된 반도체 발광소자이다.
기판에 대해서는, 공지의 기판 재료를 어떤 제한 없이 사용할 수 있고, 그 예로는 사파이어 단결정(Al2O3; A면, C면, M면, R면), 스피넬 단결정(MgAl2O4), ZnO 단결정, LiAlO2 단결정, LiGaO2 단결정 및 MgO 단결정 등의 산화물 단결정; Si 단결정; SiC 단결정; GaAs 단결정; AlN 단결정; GaN 단결정; 및 ZrB2 등의 붕소화물 단결정이 열거된다. 기판의 면배향은 어느 특정 방향에 한정되지 않는다. 기판의 결정면은 특정 결정면으로 경사지거나 또는 경사지지 않아도 좋다.
n형 반도체층, 발광층 및 p형 반도체층의 구성에 대해서는 어떤 제한없이 여러가지 공지된 구조를 사용할 수 있다. p형 반도체층은 통상의 캐리어 농도를 가져도 좋다. 특히, 본 발명의 투명 전극을 캐리어 농도가 낮은(예를 들어 약 1×1017cm-3) p형 반도체층에 적용할 수도 있다.
이들 층을 형성하는데 사용하는 질화갈륨계 화합물 반도체에 대해서는 일반식 AlxInyGa1-x-yN(0≤x＜1, 0≤y＜1, 0≤x+y＜1)으로 표시되는 여러가지 조성의 반도체가 알려져 있고, 본 발명에서의 n형 반도체층, 발광층 및 p형 반도체층을 형성하는 질화갈륨계 화합물 반도체로서 공지된 것들을 포함하여 일반식 AlxInyGa1-x-yN(0≤x＜1, 0≤y＜1, 0≤x+y＜1)으로 표시되는 여러가지 조성의 반도체를 아무런 제한없이 사용할 수 있다.
이러한 질화갈륨계 화합물 반도체의 성장방법은 구체적으로 한정되지 않고, MOCVD(유기 금속 화학 기상 증착), HVPE(수소화물 기상 에피택시) 및 MBE(분자선 에피택시) 등의 임의의 공지된 질화갈륨계 화합물 반도체의 성장방법을 사용할 수 있다. 막두께의 제어성 및 양산성의 관점에서 MOCVD가 바람직한 성장방법이다. MOCVD법에서는 캐리어 가스로서 수소(H2) 또는 질소(N2)를 사용하고, Ⅲ족 원료인 Ga원, Al원 및 In원으로서 각각 트리메틸갈륨(TMG) 또는 트리에틸갈륨(TEG), 트리메틸알루미늄(TMA) 또는 트리에틸알루미늄(TEA), 및 트리에틸인듐(TMI) 또는 트리에틸인듐(TEI)을 사용함과 아울러, V족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등을 사용한다. 도펀트로서, n형에 대해서는 Si 원료로서 모노실란(SiH4) 또는 디실란(Si2H6), 및 Ge 원료로서 게르만(GeH4) 또는 유기 게르마늄 화합물을 사용하고, 또한 p형에 대해서는 Mg 원료로서 예를 들면 비스(시클로펜타디에닐)마그네슘(Cp2Mg) 또는 비스(에틸시클로펜타디에닐)마그네슘((EtCp)2Mg)을 사용한다.
기판 상에 n형 반도체층, 발광층 및 p형 반도체층을 이 순서대로 형성함으로써 제조된 질화갈륨계 화합물 반도체에서 n형 반도체층과 접촉하는 음극을 형성하기 위해서, 발광층 및 p형 반도체층을 일부 제거하여 그 아래에 있는 n형 반도체층을 노출시킨다. 그 후, 본 발명의 투명 양극을 p형 반도체층의 미제거 영역 상에 형성하고, 노출된 n형 반도체층 상에 음극을 형성한다. 여러가지 조성 및 구조의 음극이 공지되어 있고, 상기 공지된 것을 포함하여 각종 조성 및 구조의 음극을 어떤 제한 없이 음극으로서 사용할 수 있다.
예를 들면, 사파이어 기판(1) 상에 AlN으로 구성된 버퍼층(2), n형 GaN으로 구성된 n형 접촉층(3a)과 n형 GaN으로 구성된 n형 클래드층(3b)으로 이루어진 n형 반도체층(3), InGaN으로 구성된 발광층(4), 및 p형 GaN으로 구성된 p형 접촉층(5a)과 p형 AlGaN으로 구성된 p형 클래드층(5b)으로 이루어진 p형 반도체층(5)을 순차 적층함으로써 얻어지는 도 2에 나타낸 적층 구조를 사용할 수 있다.
질화갈륨계 화합물 반도체 적층 구조의 p형 접촉층(5a), p형 클래드층(5b), 발광층(4) 및 n형 클래드층(3b)을 에칭에 의해 부분적으로 제거하고, 노출된 n형 접촉층(3a) 상에 예를 들면 Ti/Au의 통상의 음극(20)을 형성하고, 또한 잔존하는 p형 접촉층(5a) 상에 양극(10)을 형성한다.
본 발명에 있어서, 양극(10)은 적어도 p형 반도체층과 접촉하는 투명 도전막(11)을 갖는다. 투명 도전막(11)의 일부에는 회로기판, 리드 프레임 등과의 전기 접속을 형성하기 위해서 본딩 패드층(15)을 형성한다.
투명 도전막은 발광 파장 영역의 광에 대하여 투과성이고, 또한 도전성을 갖는 재료로 구성된다. 예를 들면, 투명 도전막은 In, Sn, Zn, Al, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ga, Ge, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Sb, Hf, Ta, W, Re, Os, Ir 및 Pt로 이루어진 군에서 선택되는 하나 이상의 금속의 산화물로 구성된다. 이들 중에서, In, Sn, Zn, Al, Cu, Ag, Ga, Ge, W, Mo 및 Cr로 이루어진 군에서 선택되는 하나 이상의 금속의 산화물이 그 양호한 광투과성 및 높은 도전성 때문에 바람직하다. 특히, 여러가지 조성의 ITO가 바람직하다.
투명 도전막의 두께는 50∼1,000nm인 것이 바람직하다. 상기 두께가 50nm 미만이면, 시트 저항값이 낮아 불리하고, 반면 1,000nm를 초과하면 생산성이 나빠진 다. 상기 두께는 100∼500nｍ가 보다 바람직하고, 더욱 바람직하게는 150nm∼300nm이다.
투명 도전막은 투명 도전막 접촉층과 투명 도전막 전류 확산층으로 이루어진 2층 구조를 갖도록 구성하는 것은 바람직하다. p형 반도체층과 접촉하여 형성되는 투명 도전막 접촉층은 제막시 p형 반도체층의 손상 없이 형성한다. 이것을 위해서, p형 반도체층에 입사하는 에너지는 가능한 한 낮게 할 필요가 있다. 투명 도전막 접촉층은 약한 입사 에너지로 형성되므로, 막의 밀도는 낮아진다. 투명 도전막 접촉층의 두께는 1∼5nm가 바람직하다. 막두께가 1nm 미만이면, 투명 도전막 확산층의 형성시 p형 반도체층이 손상되는 반면, 5nm를 초과하면 투명 도전막 접촉층에서 전류 확산 효과가 약하여 전체 투명 도전막의 전류 확산 효과가 감소한다. 상기 막두께는 1.5∼3.5nm가 보다 바람직하다.
순차로 형성되는 투명 도전막 전류 확산층은 높은 광투과성과 낮은 시트 저항을 모두 만족한다. 투명 도전막 전류 확산층은 전류 확산 효과를 향상시키기 위해서 고밀도막인 것이 바람직하다. 투명 도전막 전류 확산층의 두께는 50∼1,000nm가 바람직하다. 막두께가 50nm 미만이면 낮은 시트 저항을 얻을 수 없는 반면, 1,000nm를 초과하면 높은 광투과성을 얻을 수 없다. 막두께는 150∼700nm인 것이 보다 바람직하다. 이들 2층은 중단없이 연속해서 형성하는 것이 바람직하다. 시간의 공백이 들어가거나 또는 시스템이 다른 장치로 이동되면, 두 개의 층 사이에 오염물이 부착될 수 있고, 또는 금속 산화물막이 더욱 산화되어서 고저항층을 형성할 수 있다.
투명 도전막의 반도체측 표면 상에 반도체를 구성하는 금속을 함유하는 반도체 금속 혼재층을 존재시킨 경우에, 투명 도전막과 반도체 사이의 접촉 저항이 감소한다. 즉, 본 발명에 있어서, "반도체 금속 혼재층"이란 투명 도전막 내의 반도체 금속 함유층으로서 정의되고, 투명 도전층에 존재하고 반도체 금속 성분을 전체 금속 성분을 기준으로 3원자% 이상의 양으로 함유하는 층을 "반도체 금속 혼재층"이라고 한다.
반도체 금속 혼재층의 두께는 0.1∼10nm이 바람직하다. 상기 두께가 0.1nm 미만이거나 10nm를 초과하면 낮은 접촉 저항을 얻기 어려울 수 있다. 낮은 접촉 저항을 얻기 위해서는 상기 두께는 1∼8nm가 보다 바람직하다.
반도체 금속 혼재층에 함유되는 반도체 금속의 비율에 대해서는, 반도체 금속을 전체 금속 성분을 기준으로 20원자% 이상의 비율로 함유하는 영역이 존재하는 것이 바람직하다. 이 비율은 분포를 갖고, 반도체/투명 도전막 계면에 가까울수록 반도체 형성 금속의 비율이 높아진다. 특히, 반도체 금속 비율이 반도체 금속 혼재층 내의 전체 금속을 기준으로 40원자% 이상인 영역이 반도체/투명 도전막 계면으로부터 3nm 미만의 범위 내에 존재하는 것이 바람직하다. 이것은 반도체/투명 도전막 계면 근방, 즉 계면으로부터 3nm 미만의 범위 내에서 투명 도전막으로의 반도체 금속의 확산이 진행하고 있다는 것을 의미하므로, 접촉 저항이 낮아진다.
이 메커니즘의 상세는 명확하지 않지만, p형 GaN/투명 도전막의 접촉 계면에서의 에너지 준위도의 관점에서, 확산이 발생하지 않는 경우와 비교하여 확산이 진행되고 있을 때 정공과 전자가 서로 가까운 거리에 위치하여, 보다 많은 수의 재결 합 중심이 발생되는 것으로 생각된다. 또한, 재결합 중심이 존재하는 경우 그 영역으로 정공 또는 전자가 유입되어 전기적으로 중성이 되어 배리어 상태가 낮아진다고 생각된다.
한편, 반도체/투명 도전막 계면으로부터 3nm 이상 떨어진 범위에서는 반도체 금속의 비율이 15원자% 이하인 것이 바람직하다. 이 범위에서 반도체 금속의 비율이 15원자%를 초과하면, 발광소자의 구동전압이 상승하는 경우가 있다. 즉, 반도체/투명 도전막 계면에서 3nm 이상 떨어진 투명 도전막은 반도체 금속의 확산이 진행되어 있지 않은 상태인 것이 바람직하다. 이것은 반도체를 구성하는 금속의 확산이 지나치게 진행되면, 반도체층의 결정이 파괴되어 반도체층이 고저항으로 되기 때문이다.
반도체 금속 혼재층의 두께 및 상기 층에 함유되는 반도체 형성 금속의 비율은 당업자에게 잘 알려진 바와 같이 단면 TEM 화상의 EDS 분석에 의해 측정할 수 있다. 이와 같이 투명 도전막에 대해서는, p형 반도체/투명 도전막 계면으로부터 두께 방향으로 몇 점, 예를 들면 5점에서 단면 TEM 화상의 EDS 분석을 행할 수 있어, 이들 점에서의 각 차트로부터 각 점에 함유된 금속의 종류 및 함유량을 결정할 수 있다. 두께를 결정하는데 5개의 측정점이 불충분하면 몇 개의 추가점에서 측정할 수 있다.
또한, 양극측 상의 p형 반도체층의 표면에 투명 도전막(즉 양극)을 구성하는 금속을 함유하는 양극 금속 혼재층이 존재하는 것이 바람직하다. 이러한 구성에 의해서, 투명 도전막과 p형 반도체층 사이의 접촉 저항을 더욱 감소시킬 수 있다. 즉, 여기서 사용하는 "양극 금속 혼재층"은 p형 반도체층 내의 투명 도전막을 구성하는 금속을 함유하는 층으로서 정의된다.
양극 금속 혼재층의 전기 저항은 다른 p형 반도체층보다 높지만, 반도체와 양극 사이의 접촉 저항이 낮아지므로, 양극 금속 혼재층을 적절한 막두께로 형성함으로써 구동 전압을 최저로 할 수 있다.
양극 금속 혼재층의 두께는 0.1∼5nm가 바람직하다. 두께가 0.1nm 미만이면 접촉 저항의 감소 효과가 충분히 크지 않는 반면, 5nm를 초과하면 반도체층 표면의 결정성이 파괴되어 바람직하지 않다. 두께는 1∼3nm가 보다 바람직하다.
양극 금속 혼재층에 함유되는 투명 도전막 구성 금속의 비율은 0.1∼30원자%가 바람직하다. 이 비율이 0.1% 미만이면 접촉 저항의 감소 효과가 충분히 높지 않은 반면, 30원자%를 초과하면 반도체층 표면의 결정성이 파괴되어 반도체층의 저항율이 증가하는 경우가 있다. 이 비율은 1∼20원자%가 보다 바람직하다.
양극 금속 혼재층의 두께 및 양극 금속 함유량은 반도체 금속 혼재층과 마찬가지로 단면 TEM 화상의 EDS 분석에 의해 측정할 수 있다.
투명 도전막, 반도체 금속 혼재층 및 양극 금속 혼재층의 형성방법을 후술한다.
p형 반도체층 상에 투명 도전막의 형성(즉 투명 도전막 접촉층의 형성)은 RF 방전을 기초로 한 스퍼터링을 통해 행하는 것이 바람직하다. 낮은 접촉 저항을 나타내는 전극은 기상 증착 또는 DC 방전 스퍼터링 보다 RF 방전 스퍼터링을 통해 형성할 수 있는 것이 밝혀졌다.
RF 방전 스퍼터링을 통한 제막에서는, p형 반도체층 상에 증착된 스퍼터 원자가 이온 보조 효과를 통해 에너지를 얻는다. 이렇게 하여, p형 반도체(예를 들면 Mg 도프 ｐ형 GaN)의 표면부에 스퍼터 원자의 확산이 촉진되는 것으로 생각된다. 또한, p형 반도체의 최표면을 형성하는 원자에는 제막시 에너지가 부여된다. 따라서, 반도체 재료(예를 들면 Ga)의 투명 도전막 접촉층으로의 확산이 촉진되는 것으로 생각된다. 투명 도전막 접촉층(즉, RF 스퍼터링을 통해 p형 GaN층 상에 형성된 막)의 단면 TEM 화상의 EDS 분석을 통해서, 반도체로부터 배향하는 모든 Ga를 함유하는 부분(즉, 반도체 금속 혼재층)이 관찰되었다(본 발명의 실시예 1에서 얻어진 투명 도전막 접촉층의 분석 결과의 일례를 나타내는 도 5 참조).
한편, 단면 TEM 화상의 EDS 분석에 의해 투명 도전막으로부터 유래한 In 및 Sn이 검출되는 영역, 즉 양극 금속 혼재층이 반도체측 상에서 확인되었다(본 발명의 실시예 1에서 얻어진 p형 반도체층의 분석 결과의 일례를 나타내는 도 6 참조).
금속 산화물의 스퍼터링에 있어서, GaN층 표면이 스퍼터링시 플라즈마에 노출되는 경우 플라즈마 입자가 GaN 표면의 결정성을 파괴할 수 있다. 결정성의 파괴를 나타내는 증거는 관찰되지 않지만, 반도체 금속 혼재층 중의 반도체 금속의 비율이 높고 혼재층의 막두께가 증가한다. 이것은 GaN 표면의 결정성이 플라즈마 입자에 의해 먼저 파괴된 후 투명 도전막이 형성되어, 결정 구조가 보다 많이 파괴된 반도체 금속이 투명 도전막으로 확산하기 때문에 발생한다고 생각된다.
따라서, 접촉 저항의 증가를 방지하기 위해서, 스퍼터링시 GaN 적층 기판이 플라즈마에 노출되지 않도록 강구해야 한다. 그 방법의 예로는 T-S(타겟-기판) 거 리를 증가시키는 것, 자석의 자력을 증가시키는 것, 플라즈마가 기판 방향으로 퍼지는 것을 방지하도록 자석 형상을 강구하는 것이 열거된다.
또한, 투명 도전막 접촉층의 형성은 실온 이하의 온도에서 행하는 것이 바람직하다. p형 반도체가 가열되면, 투명 도전막 접촉층의 입사 입자에 p형 반도체로부터의 확산 에너지가 부여되어 자나치게 확산되어서, 반도체의 결정성을 파괴하여 고저항층을 형성한다.
투명 도전막의 형성 후에 300∼700℃로 가열함으로써 반도체/투명 도전막 계면의 근방, 즉 계면으로부터 3nm 미만의 범위에서 투명 도전막 형성 금속과 반도체 형성 금속의 확산이 진행하고 있는 상태가 된다. 이 가열 처리시, 반도체층의 심부까지 확산시키는 장시간 처리는 행하지 않는다. 이 처리 시간은 1∼30분이 바람직하다.
투명 도전막 접촉층에 이어서 투명 도전막 전류 확산층을 형성하는 경우, DC 방전을 사용하는 스퍼터링법에 의해 전류 확산층을 형성한다. DC 방전 스퍼터링에 의해 형성된 전류 확산층은 투명 도전막의 밀도가 RF 방전 스퍼터링에 의해 제막된 것보다 보다 높게 되어 바람직하다.
또한, 투명 도전막을 실온에서 DC 방전 스퍼터링법에 의해 형성하는 경우, 전류 확산층은 p형 반도체에 가까운 측과 먼 측 사이에 상이한 구조를 갖고, 전류 확산층의 반도체측으로부터 먼 측의 층이 고밀도의 보다 명확한 주상 구조를 갖게 된다. 반도체측에 가까운 층은 도메인이 관찰되지만 주상 구조가 아닌 구조를 형성한다. 도 7은 본 발명의 실시예 1에서 투명 도전막 전류 확산층의 단면 TEM 사진을 나타낸다. 도면에서 보듯이, A의 부분에서 명확한 주상 구조가 관찰된다. B의 부분에서 도메인이 관찰되지만 이 구조는 주상 구조가 아니다. 이 부분의 막두께는 보통 30∼100nm이고, 전류 확산층을 이보다 두꺼운 막두께로 형성함으로써, 결정성이 높은 주상 구조를 갖는 A 부분을 형성할 수 있다. C는 반도체층이다. 한편, 투명 도전막 접촉층의 존재는 이 배율에서는 확인할 수 없다.
스퍼터링은 종래 공지된 적절히 선택된 조건하에서 종래 공지된 스퍼터링 장치를 이용해서 실시할 수 있다. 질화갈륨계 화합물 반도체층이 척층된 기판을 챔버 내에 위치시킨다. 챔버는 10-4∼10-7Pa의 범위 내의 진공도로 배기한다. 스퍼터링 가스로서 He, Ne, Ar, Kr, Xe 등을 사용할 수 있다. 입수용이성의 관점에서 Ar이 바람직하다. 이들 가스 중 하나를 0.1∼10Pa의 압력까지 챔버 내로 도입한 다음, 방전을 행한다. 바람직하게는 압력은 0.2∼5Pa의 범위 내이다. 공급하는 전력은 0.2∼2.0kW의 범위 내가 바람직하다. 방전 시간 및 공급 전력을 적절히 조정함으로써 형성되는 층의 두께를 조정할 수 있다.
본딩 패드층으로서 Au, Al, Ni 및 Cu 등의 재료를 사용한 각종 구조가 잘 알려져 있고, 이들 잘 알려진 재료 및 구조를 제한 없이 사용할 수 있다. 바람직하게는, 두께는 100∼1000nm의 범위 내이다. 본딩 패드의 특성에 의해 두꺼운 본딩 패드를 두껍게 함에 따라 높은 본딩성이 얻어지므로, 상기 두께는 300nm 이상이 보다 바람직하다. 그러나, 제조 비용의 관점에서 상기 두께는 500nm 이하가 바람직하다.
본 발명에 따른 질화갈륨계 화합물 반도체 발광소자는 당업계에 잘 알려진 수단에 의해 투명 커버를 일체적으로 추가함으로써 램프를 구성하는데 사용될 수 있다. 본 발명의 질화갈륨계 화합물 반도체 발광소자를 형광체를 함유하는 커버와 조합시킴으로써 백색 램프를 제조할 수도 있다.
또한, 본 발명의 질화갈륨계 화합물 반도체 발광소자로부터 제조한 램프는 낮은 구동 전압 및 높은 발광 강도를 나타낸다. 그러므로, 이 기술을 기초하여 제조된 램프를 사용한 휴대전화 및 디스플레이 패널 등의 전자기기; 및 상기 전자기기를 사용한 자동차, 컴퓨터 및 게임기 등의 기계 및 장치는 적은 전력으로 구동하여 우수한 특성을 실현할 수 있다. 특히, 배터리로 구동하는 휴대전화, 게임기, 장난감 및 자동차 부품에서 전력 절감 효과가 현저하게 얻어진다.
실시예
다음으로 본 발명을 실시예에 의해 보다 상세히 설명하지만, 본 발명을 제한하는 것은 아니다.
(실시예 1)
도 3은 본 실시예에서 제조한 질화갈륨계 화합물 반도체 발광소자의 단면을 나타내는 개략도이고, 도 4는 그 평면을 나타내는 개략도이다. 사파이어 기판(1) 상에 AlN으로 구성된 버퍼층(2)을 통해 언도프 GaN으로 구성된 3㎛ 두께의 하지층(3c), Si 도프 n형 GaN으로 구성된 2㎛ 두께의 n형 접촉층(3a) 및 n형 In0.1Ga0.9N으로 구성된 0.03㎛ 두께의 n형 클래드층(3b)으로 이루어진 n형 반도체층(3), Si 도프 GaN으로 구성된 0.03㎛ 두께의 배리어층 및 In0.2Ga0.8N으로 구성된 2.5nm 두께 의 우물층이 5회 적층되고 최후에 배리어층이 형성된 다중 양자 우물 구조를 갖는 발광층(4), 및 Mg 도프 p형 Al0.07Ga0.93N으로 구성된 0.05㎛ 두께의 p형 클래드층(5b) 및 Mg 도프 p형 GaN으로 구성된 0.15㎛ 두께의 p형 접촉층(5a)으로 이루어진 p형 반도체층(5)을 순차 적층했다. 얻어진 질화갈륨계 화합물 반도체 적층 구조체의 p형 접촉층 상에, ITO(산화 인듐 주석)로 구성된 2nm 두께의 투명 도전막 접촉층(12) 및 ITO로 구성된 400nm 두께의 투명 도전막 전류 확산층(13)으로 이루어진 투명 도전막(11)을 형성하였고, 또한 그 위에 Cr/Ti/Au 3층 구조(두께: 4/10/200nm; Cr이 ITO측에 형성됨)를 갖는 본딩 패드층(15)을 형성하여 양극(10)을 형성하였다. 이어서, n형 접촉층 상에 Ti/Au의 2층 구조를 갖는 음극(20)을 형성하였다. 이 방법으로 반도체측이 광추출면으로 기능하는 본 발명의 발광소자를 제조하였다. 양극 및 음극은 각각 도 4에 나타낸 바와 같은 형상을 가졌다.
상기 구조에 있어서, n형 GaN으로 구성된 n형 접촉층 내의 캐리어 농도는 1×1019cm-3이고, GaN으로 구성된 배리어층 내의 Si 도핑 농도는 1×1018cm-3이고, p형 AlGaN으로 구성된 p형 접촉층 내의 캐리어 농도는 5×1018cm-3이고, p형 AlGaN으로 구성된 p형 클래드층 내의 Mg 도핑 농도는 5×1019cm-3이었다.
질화갈륨계 화합물 반도체층을 형성하는 층은 관련 기술분야에서 잘 알려진 통상의 조건하에서 MOCVD에 의해 형성했다. 양극 및 음극은 하기 과정에 따라 제조했다.
우선, 반응성 이온 에칭에 의해 음극이 형성되는 n형 GaN 접촉층의 일부를 하기 방법으로 노출시키고, p형 반도체층 상에 에칭 마스크를 형성했다. 공정 순서는 하기와 같다. 레지스트를 전면에 균일하게 도포한 후, 공지의 리소그래피 기술을 사용하여 양극 영역으로부터 레지스트를 제거했다. 그 다음, 진공 증착 챔버 내에 상기 구조를 위치시키고 전자빔법을 사용하여 4×10-4Pa 이하의 압력하에서 Ni 및 Ti를 약 50nm 및 300nm의 두께로 각각 증착했다. 그 후, 리프트 오프 기술을 사용하여 양극 영역 이외의 모든 영역으로부터 금속층 및 레지스트를 제거했다.
다음으로, 반응성 이온 에칭 장치의 에칭 챔버 내의 전극에 반도체층이 형성된 기판을 위치시키고, 에칭 챔버를 10-4Pa로 배기한 후, 에칭 가스로서 Cl2를 공급하여 n형 접촉층이 노출될 때까지 에칭을 행했다. 에칭 후, 반응성 이온 에칭 장치로부터 기판을 꺼내고, 상기 에칭 마스크를 질산 및 플루오르화 수소산을 사용하여 제거했다.
그 후, 공지의 포토리소그래피 기술 및 리프트 오프 기술에 의해 양극을 형성하는 영역에만 p형 접촉층 상에 ITO로 구성된 투명 도전막 접촉층 및 ITO로 구성된 투명 도전막 전류 확산층을 형성했다. 투명 도전막 접촉층 및 투명 도전막 전류 확산층의 형성에서는, 질화갈륨계 화합물 반도체층이 적층된 기판을 스퍼터링 장치 내에 위치시키고, 기판 온도가 실온인 상태에서 우선 약 2nm의 ITO를 p형 접촉층 상에 RF 스퍼터링에 의해 제막한 다음, 그 위에 약 400nm의 ITO를 DC 스퍼터링에 의해 적층했다. 또한, RF 스퍼터링에 의한 제막시 압력은 약 1.0Pa이고 공급 전력 은 0.5kW이었고, DC 스퍼터링에 의한 제막시 압력은 약 0.8Pa이고, 공급 전력은 0.5kW이었다. 기판을 스퍼터링 장치로부터 꺼내고, 통상 리프트 오프라고 불리는 공지된 과정에 따라 처리했다. 이어서, 투명 도전막 전류 확산층 상의 일부에 기상 증착법에 의해 Cr로 구성된 제 1 층, Ti로 구성된 제 2 층 및 Au로 구성된 제 3 층을 순차 적층하여 본딩 패드층을 형성하였다. 이 방법으로 p형 접촉층 상에 양극을 형성하였다.
이 방법으로 형성한 양극은 광투과성을 나타내었고, 460nm의 파장 영역에서 90% 이상의 광투과율을 가졌다. 또한, 광투과율은 각각 상기와 같은 두께를 갖는 투명 도전막 접촉층 및 투명 도전막 전류 확산층을 유리판 상에 적층함으로써 제조된 광투과율 측정용 샘플을 사용하여 분광 광도계로 측정했다. 광투과율의 값은 유리판만으로 측정한 공백을 고려해서 산출했다.
양극까지 제막한 후 웨이퍼를 550℃의 오븐에서 10분간 가열 처리했다.
그 다음, 노출된 n형 접촉층 상에 이하의 과정에 따라 음극을 형성하였다. 레지스트를 전면에 균일하게 도포한 후, 공지의 리소그래피 기술을 사용하여 노출된 n형 접촉층 상의 음극 영역으로부터 레지스트를 제거한 다음; 통상의 진공증착법을 사용하여 반도체 상에 Ti 및 Au를 이 순서로 100nm 및 200nm의 두께로 각각 증착함으로써 음극을 형성했다. 그 후 레지스트를 공지의 기술을 사용하여 제거했다.
기판의 이면을 연삭 및 연마하여 기판 두께를 80㎛로 줄인 후, 양극 및 음극이 형성된 웨이퍼를 레이저 스크라이버를 사용하여 반도체층측에서 스크라이빙한 다음, 압력을 가하여 파쇄함으로써 각각 350㎛2의 개별 칩으로 분리했다. 각 칩을 니들-팁 프로브를 사용하여 20mA의 전류를 흐르게 하여 측정했을 때, 순방향 전압은 3.3V이었다.
그 다음, TO-18 캔 패키지에 칩을 장착하고, 테스터로 발광 출력을 측정하였더니 20mA의 인가 전류에서 출력은 10mW이었다. 발광면으로부터의 발광 분포는 양극에 대응하는 발광면의 전체 영역에서 발광이 발생한 것으로 나타났다.
단면 TEM 화상의 EDS 분석을 통해, 반도체 금속 혼재층의 두께는 3nm로 추정되었고, 층 내의 Ga 비율은 전체 금속 원자(In+Sn+Ga)에 대하여 3∼50원자%로 추정되었다. 반도체/양극 계면으로부터 1nm 떨어진 부분에서의 Ga 비율은 전체 금속 원자에 대하여 50원자%이었고, 반도체/양극 계면으로부터 3nm 떨어진 부분에서의 Ga 비율은 전체 금속 원자에 대해서 10원자% 이하였다. 한편, 양극 금속 혼재층의 두께는 2nm로 추정되었다. 상기 층에 존재하는 양극 재료는 투명 도전막을 구성하는 In 및 Sn이었다. 층 내의 이들 금속 비율은 전체 금속 원자(In+Sn+Ga)에 대하여 1∼10원자%로 추정되었다. 도 5는 투명 도전막 접촉층의 단면 TEM 화상의 EDS 분석의 결과를 나타내는 예시 차트이고, 도 6은 p형 접촉층의 단면 TEM 화상의 EDS 분석의 결과를 나타내는 예시 차트이다.
(실시예 2 및 3)
양극의 제막 조건(투명 도전막 접촉층의 형성시 스퍼터링 장치의 압력)을 변경한 것 이외는 실시예 1과 동일한 방법으로 질화갈륨계 화합물 반도체 발광소자를 제조하고, 그 소자특성을 평가했다. 얻어진 결과를 표 1에 실시예 1의 결과와 함께 나타낸다. 또한, 이들 발광소자에서 양극 금속 혼재층의 두께는 1∼5nm이었고, 양극 금속의 비율은 0.5∼18%이었다. 반도체 금속 혼재층에 대해서는 표 1에 나타낸다.
Figure 112008079051734-PAT00001
(실시예 4)
양극 형성 후 열처리를 행하지 않은 것 이외는 실시예 1과 동일한 방법으로 질화갈륨계 화합물 반도체 발광소자를 제조했다. 그 소자특성을 표 1에 나타낸다.
(실시예 5)
투명 도전막 접촉층의 형성시 기판을 200℃로 가열한 것 이외는 실시예 1과 동일한 조건으로 질화갈륨계 화합물 반도체 발광소자를 제조했다. 그 소자특성을 표 1에 나타낸다.
(비교예 1)
투명 도전막 접촉층을 형성하지 않는 것 이외는 실시예 1과 동일한 방법으로 질화갈륨계 화합물 반도체 발광소자를 제조했다. 그 소자특성을 표 1에 나타낸다.
본 발명에 의해 제공되는 질화갈륨계 화합물 반도체 발광소자는 우수한 특성 및 생산성을 가져서 발광 다이오드, 램프 등의 재료로서 유용하다.
도 1은 본 발명의 질화갈륨계 화합물 반도체 발광소자의 일반적인 구조를 나타내는 개략도이다.
도 2는 본 발명의 질화갈륨계 화합물 반도체 발광소자의 실시형태를 나타내는 개략도이다.
도 3은 실시예 1에서 제조한 질화갈륨계 화합물 반도체 발광소자의 단면을 나타내는 개략도이다.
도 4는 실시예 1에서 제조한 질화갈륨계 화합물 반도체 발광소자의 평면을 나타내는 개략도이다.
도 5는 투명 도전막 접촉층의 단면 TEM 화상의 EDS 분석 결과를 나타내는 예시 차트이다.
도 6은 p형 접촉층의 단면 TEM 화상의 EDS 분석 결과를 나타내는 예시 차트이다.
도 7은 실시예 1에서 제조한 질화갈륨계 화합물 반도체 발광소자의 투명 도전막 전류 확산층의 단면 TEM 사진이다.

Claims (10)

  1. 질화갈륨계 화합물로 이루어지는 반도체층과 상기 반도체층에 접하는 투명 도전막을 갖고,
    상기 투명 도전막에는 반도체를 구성하는 금속이 전체 금속 성분에 대하여 20원자% 이상 함유되는 영역이 존재하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
  2. 제 1 항에 있어서,
    전체 금속 성분에 대한 상기 반도체를 구성하는 금속의 비율은 분포를 갖고, 반도체/투명 도전막 계면 근방이 상기 반도체를 구성하는 금속의 비율이 높아지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
  3. 제 1 항에 있어서,
    반도체/투명 도전막 계면으로부터 3nm 이상 떨어진 상기 투명 도전막 중에서는 전체 금속 성분에 대한 상기 반도체를 구성하는 금속의 비율이 15원자% 이하인 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
  4. 제 1 항에 있어서,
    상기 투명 도전막이 막의 밀도가 낮은 투명 도전막 콘택트층과 막의 밀도가 높은 투명 도전막 전류 확산층으로 이루어지고, 상기 투명 도전막 콘택트층이 상기 반도체층과 접하고 있는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
  5. 제 1 항에 있어서,
    상기 반도체층 중에 전체 금속 성분에 대하여 1~2O원자%의 비율로 상기 투명 도전막의 금속 성분을 함유하는 영역이 존재하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
  6. GaN으로 이루어진 반도체층과 상기 반도체층에 접하는 IT0(Indium Tin Oxide)로 이루어진 투명 도전막을 갖고,
    상기 투명 도전막에는 Ga가 전체 금속 성분(In+Sn+Ga)에 대하여 20원자% 이상 함유되는 영역이 존재하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
  7. 제 6 항에 있어서,
    전체 금속 성분(In+Sn+Ga)에 대한 Ga의 비율은 분포를 갖고, 반도체/투명 도전막 계면 근방이 Ga의 비율이 높아지는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
  8. 제 6 항에 있어서,
    반도체/투명 도전막 계면으로부터 3nm이상 떨어진 상기 투명 도전막 중에는 전체 금속 성분(In+Sn+Ga)에 대한 Ga의 비율이 15원자% 이하인 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
  9. 제 6 항에 있어서,
    상기 투명 도전막이 막의 밀도가 낮은 투명 도전막 콘택트층과 막의 밀도가 높은 투명 도전막 전류 확산층으로 이루어지고, 상기 투명 도전막 콘택트층이 상기 반도체층과 접하고 있는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
  10. 제 6 항에 있어서,
    상기 반도체층 중에 전체 금속 성분(In+Sn+Ga)에 대하여 1~20원자%의 비율로 In 및 Sn을 함유하는 영역이 존재하는 것을 특징으로 하는 질화갈륨계 화합물 반도체 발광소자.
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