KR20080101868A - Soi 기판의 제조 방법 - Google Patents

Soi 기판의 제조 방법 Download PDF

Info

Publication number
KR20080101868A
KR20080101868A KR1020087013120A KR20087013120A KR20080101868A KR 20080101868 A KR20080101868 A KR 20080101868A KR 1020087013120 A KR1020087013120 A KR 1020087013120A KR 20087013120 A KR20087013120 A KR 20087013120A KR 20080101868 A KR20080101868 A KR 20080101868A
Authority
KR
South Korea
Prior art keywords
substrate
soi
light
manufacturing
absorption band
Prior art date
Application number
KR1020087013120A
Other languages
English (en)
Inventor
쇼지 아키야마
요시히로 구보타
아츠오 이토
마코토 가와이
유우지 도비사카
고이치 다나카
Original Assignee
신에쓰 가가꾸 고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쓰 가가꾸 고교 가부시끼가이샤 filed Critical 신에쓰 가가꾸 고교 가부시끼가이샤
Publication of KR20080101868A publication Critical patent/KR20080101868A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

단결정 실리콘 기판인 제1 기판의 표면측에 수소 이온 주입층을 형성하고, 투명 절연성 기판인 제2 기판의 표면 및 제1 기판의 표면 중 적어도 한쪽에 표면 활성화 처리를 행하여 양 기판을 접합시킨다. 이와 같이 하여 얻어진 단결정 Si 기판(10)과 투명 절연성 기판(20)의 접합 기판을 서셉터(33) 상에 적재하여 적외선 램프(31) 아래에 놓고, Si-H 결합의 흡수대를 포함하는 파수 범위의 광을 소정 시간만큼 조사하여 수소 이온 주입층(11) 내의 「미소 기포층」 내에 국소적으로 존재하는 Si-H 결합을 절단하여 실리콘 박막층을 박리한다. 여기서, 조사광은 2200∼2300 cm-1의 「Si-H 결합」 흡수대를 포함하는 파수 범위의 적외광이다. Si 결정은 이 흡수대의 광에 대하여 사실상 「투명」하기 때문에, 기판 온도를 높이는 일없이 박리가 가능해진다.

Description

SOI 기판의 제조 방법{METHOD FOR MANUFACTURING SOI SUBSTRATE}
본 발명은 투명 절연성 기판 상에 단결정 실리콘 박막을 갖는 SOI 기판의 제조 방법에 관한 것이다.
종래의 접합에 의한 SOI 기판의 제조 방법으로서는, SmartCut법이나 SiGen법 등이 알려져 있다.
SmartCut법은 접합면측에 수소 이온을 주입한 실리콘 기판과 실리콘 기판이나 다른 재료의 기판을 접합시켜, 400℃ 이상(예컨대 500℃)의 열처리를 행하여 주입 수소 이온의 농도가 가장 높은 영역으로부터 실리콘 박막을 열박리시켜 SOI 기판을 얻는 방법이다[예컨대, 일본 특허 제3048201호 공보(특허 문헌 1)나 A. J. Auberton-Herve et al., "SMART CUT TECHNOLOGY: INDUSTRIAL STATUS of SOI WAFER PRODUCTION and NEW MATERIAL DEVELOPMENTS"(Electrochemical Society Proceedings Volume 99-3(1999) p. 93-106)(비특허 문헌 1)].
또한, SiGen법은 접합면측에 수소 이온을 주입한 실리콘 기판과 실리콘 기판 또는 다른 재료의 기판을 접합시키기 전에 이들 기판의 접합면의 양쪽 또는 한쪽 표면을 플라즈마 처리하고, 표면이 활성화된 상태로 양 기판을 접합시켜, 저온(예컨대, 100∼300℃)에서 열처리를 행하여 접합 강도를 높인 후에, 상온에서 기계적 으로 박리하여 SOI 기판을 얻는 방법이다[예컨대, 미국 특허 제6263941호 명세서(특허 문헌 2), 미국 특허 제6513564호 명세서(특허 문헌 3), 미국 특허 제6582999호 명세서(특허 문헌 4)].
이들 2가지 방법의 상이점은 주로 실리콘 박막의 박리 프로세스에 있으며, SmartCut법은 실리콘 박막의 박리를 위해 고온에서의 처리를 필요로 하지만, SiGen법은 상온에서의 박리가 가능하다.
일반적으로, 접합 SOI 기판의 제조에는, 실리콘 기판과 실리콘 이외의 타종 재료 기판과의 접합이 행해지지만, 이러한 이종 재료끼리는 열팽창율이나 고유 내열 온도 등에 있어서 상이한 것이 통상적이기 때문에, 제조 공정 중에 접합 기판에 행해지는 열처리의 온도가 높아지면, 양 기판 사이의 여러 가지 열적 특성의 차이에 기인하여 균열이나 국소적인 크랙 등이 쉽게 발생하게 된다. 이러한 관점에서는, 실리콘 박막의 박리에 고온을 요하는 SmartCut법은 이종 재료 기판의 접합에 의한 SOI 기판의 제조 방법으로서 바람직하다고는 할 수 없다.
한편, 저온 박리가 가능한 SiGen법은, 전술한 바와 같은 여러 가지 열적 특성의 차이에 기인한 균열이나 국소적 크랙은 쉽게 발생하지 않지만, 기계적으로 실리콘 박막의 박리를 실행하는 이 방법에서는, 박리 공정 중에 기판의 접착면이 박리되거나 박리 흔적이 생기거나 또는 실리콘 박막에 기계적인 손상을 입기 쉽다고 하는 문제가 있다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로서, 그 목적으로 하는 바는 단결정 실리콘 기판과 투명 절연성 기판을 접합시켜 SOI 기판을 제조하는 공정에 있어서, 기판 사이의 여러 가지 열적 특성의 차이에 기인한 균열이나 국소적 크랙 등과 SOI층에 기계적 손상을 입는 것을 막음으로써 막 두께 균일성, 결정성, 여러 가지 전기적 특성(캐리어 이동도 등)이 우수한 SOI층을 갖는 SOI 기판을 제공하는 것에 있다.
이러한 과제를 해결하기 위해서, 본 발명의 SOI 기판의 제조 방법은 단결정 실리콘 기판인 제1 기판의 표면측에 수소 이온 주입층을 형성하는 제1 단계와, 제2 기판의 표면 및 상기 제1 기판의 표면 중 적어도 한쪽에 표면 활성화 처리를 행하는 제2 단계와, 상기 제1 기판의 표면과 상기 제2 기판의 표면을 접합시키는 제3 단계와, 상기 접합시킨 기판에 Si-H 결합의 흡수대를 포함하는 파수 범위의 광을 조사하여 상기 제1 기판으로부터 실리콘층을 박리하여 상기 제2 기판의 표면 상에 SOI 층을 형성하는 제4 단계를 포함하고 있다.
본 발명에 있어서, 상기 제4 단계의 광조사는 Si-H 결합의 흡수대 2200∼2300 cm-1 또는 이 흡수대의 정수배의 파수를 포함하는 파수 범위의 광을 조사하여 실행할 수 있다.
또한, 본 발명에 있어서, 상기 제2 기판은 예컨대 석영 기판, 사파이어(알루미나) 기판, 붕규산 유리 기판 또는 결정화 유리 기판 등의 투명 절연성 기판이다.
본 발명에 있어서, 상기 제1 단계의 수소 이온의 주입량(도즈량)은 1×1016∼5×1017 atoms/㎠인 것이 바람직하고, 또한, 상기 제2 단계의 표면 활성화 처리는 플라즈마 처리 또는 오존 처리 중 적어도 한쪽에 의해 실행할 수 있다.
또한, 본 발명에 있어서, 상기 제3 단계는, 상기 접합 후에, 상기 제1 기판과 상기 제2 기판을 접합시킨 상태로 100∼300℃에서 열처리하는 서브 단계를 포함하도록 하여도 좋다.
본 발명에 따르면, 실리콘 결정에 있어서 「투명」한 파장 범위의 광을 조사하여 실리콘 박막을 박리하는 것으로 하였기 때문에, 기판 사이의 여러 가지 열적 특성의 차이에 기인한 균열이나 국소적 크랙 등과 실리콘 기판의 표면 영역으로부터 박리되는 실리콘 박막에 기계적 손상을 입는 것을 막을 수 있다. 그 결과, 막 두께 균일성, 결정성, 여러 가지 전기적 특성(캐리어 이동도 등)이 우수한 SOI층을 갖는 SOI 기판을 제공할 수 있게 된다.
도 1은 본 발명의 SOI 기판의 제조 프로세스의 예를 설명하기 위한 도면.
도 2는 실리콘 박막 박리를 위한 광조사의 상태를 설명하기 위한 개념도.
이하에, 도면을 참조하여 본 발명을 실시하기 위한 바람직한 형태에 대해서 설명한다. 또한, 이하의 설명에서는, 제1 기판인 단결정 실리콘 기판과의 접합에 이용되는 제2 기판을 가시광의 광에 대하여 투명한 절연성 기판으로서 설명하지만, 이 제2 기판은 실리콘 기판과 같이 불투명하고 비절연성인 기판이라도 좋다. 그 경우에는, 제1 및 제2 기판 중 적어도 한쪽의 표면에 산화막과 같은 절연성의 막을 형성해 두고, 이 절연성막을 SOI 기판의 절연층으로서 이용하게 된다.
실시예
도 1은 본 발명의 SOI 기판의 제조 방법의 프로세스의 예를 설명하기 위한 도면으로서, 도 1의 (A)에 도시된 제1 기판(10)은 단결정 Si 기판, 제2 기판(20)은 석영 기판, 사파이어(알루미나) 기판, 붕규산 유리 기판, 결정화 유리 기판 등의 투명 절연성 기판이다.
여기서, 단결정 Si 기판(10)은 예컨대 CZ법(초크랄스키법)에 의해 육성된 일반적으로 시판되고 있는 Si 기판으로서, 그 도전형이나 비저항율 등의 전기 특성값이나 결정 방위나 결정 직경은 본 발명의 방법에 의해 제조되는 SOI 기판이 제공되는 디바이스의 설계값이나 프로세스 또는 제조되는 디바이스의 표시 면적 등에 의존하여 적절하게 선택된다.
또한, 이들 기판의 직경은 동일하며, 이후의 디바이스 형성 프로세스의 편의를 위해 투명 절연성 기판(20)에도 단결정 Si 기판(10)에 설치되어 있는 오리엔테이션·플랫(OF)과 동일한 OF를 설치해 두고, 이들 OF끼리를 일치시켜 접합시키도록 하면 바람직하다.
우선, 제1 기판(단결정 Si 기판)(10)의 표면에 수소 이온을 주입하고, 수소 이온 주입층을 형성한다[도 1의 (B)]. 이 이온 주입면이 이후의 「접합면」이 된다. 이 수소 이온 주입에 의해 단결정 Si 기판(10)의 표면 근방의 소정 깊이[평균 이온 주입 깊이(L)]에 균일한 이온 주입층(11)이 형성되고, 단결정 Si 기판(10)의 표면 영역에서의 평균 이온 주입 깊이(L)에 대응하는 영역에는 이 영역에 국소적으로 존재하는 「미소 기포층」이 형성된다[도 1의 (C)].
이온 주입층(11)의 단결정 Si 기판(10)의 표면으로부터의 깊이[평균 이온 주입 깊이(L)]는 이온 주입시의 가속 전압에 의해 제어되며, 어느 정도 두께의 SOI층을 박리시킬지에 의존하여 결정된다. 예컨대, 평균 이온 주입 깊이(L)를 0.5 ㎛ 이하로 하고, 이온 주입 조건을, 도즈량 1×1016∼5×1017 atoms/㎠, 가속 전압 50∼100 keV 등으로 한다.
또한, Si 결정 속으로의 이온 주입 프로세스에 있어서 주입 이온의 채널링 억제를 위해 통상 행해지고 있는 바와 같이, 단결정 Si 기판(10)의 이온 주입면에 미리 산화막 등의 절연막을 형성해 두고, 이 절연막을 통해 이온 주입을 행하도록 하여도 좋다.
이와 같이 하여 이온 주입층(11)을 형성한 단결정 Si 기판(10)과 투명 절연성 기판(20)의 각각의 접합면에 표면 청정화나 표면 활성화 등을 목적으로 한 플라즈마 처리나 오존 처리를 행한다[도 1의 (D)]. 또한, 이러한 표면 처리는 접합면이 되는 표면의 유기물 제거나 표면상의 OH기를 증대시켜 표면 활성화를 도모하는 등의 목적으로 행해지는 것으로서, 단결정 Si 기판(10)과 투명 절연성 기판(20)의 양쪽 접합면에 반드시 처리를 행할 필요는 없고, 어느 한쪽 접합면에만 행하는 것으로 하여도 좋다.
이 표면 처리를 플라즈마 처리에 의해 실행하는 경우에는, 미리 RCA 세정 등을 행한 표면 청정 단결정 Si 기판 및/또는 투명 절연성 기판을 진공 챔버 내의 시료 스테이지에 적재하고, 이 진공 챔버 내에 플라즈마용 가스를 소정 진공도가 되 도록 도입한다. 또한, 여기서 이용되는 플라즈마용 가스종으로서는 단결정 Si 기판의 표면 처리용으로 산소 가스, 수소 가스, 아르곤 가스 또는 이들의 혼합 가스, 혹은 수소 가스와 헬륨 가스의 혼합 가스 등이 있으며, 단결정 Si 기판의 표면 상태나 목적 등에 따라 적절하게 변경될 수 있다.
또한, 이 표면 처리가 단결정 Si 표면을 산화시키는 것도 목적으로 하는 경우에는, 적어도 산소 가스를 함유하는 것을 플라즈마용 가스로서 이용한다. 또한, 투명 절연성 기판으로서, 석영 기판 등과 같이 그 표면이 산화 상태인 것을 이용하는 경우에는, 이러한 플라즈마용 가스종의 선정에 특별한 제한은 없다. 플라즈마용 가스를 도입한 후, 100 W 정도의 전력의 고주파 플라즈마를 발생시키고, 플라즈마 처리되는 단결정 Si 기판 및/또는 투명 절연성 기판의 표면에 5∼10초 정도의 처리를 행하여 종료한다.
표면 처리를 오존 처리에 의해 실행하는 경우에는, 미리 RCA 세정 등을 행한 표면 청정 단결정 Si 기판 및/또는 투명 절연성 기판을 산소 함유 분위기로 된 챔버 내의 시료 스테이지에 적재하고, 이 챔버 내에 질소 가스나 아르곤 가스 등의 플라즈마용 가스를 도입한 후에 소정 전력의 고주파 플라즈마를 발생시키며, 이 플라즈마에 의해 분위기 중의 산소를 오존으로 변환시켜, 처리되는 단결정 Si 기판 및/또는 투명 절연성 기판의 표면에 소정 시간의 처리가 행해진다.
이러한 표면 처리가 행해진 단결정 Si 기판(10)과 투명 절연성 기판(20)의 표면을 접합면으로서 밀착시켜 접합시킨다[도 1의 (E)]. 전술한 바와 같이, 단결정 Si 기판(10)과 투명 절연성 기판(20) 중 적어도 한쪽의 표면(접합면)은 플라즈마 처리나 오존 처리 등에 의해 표면 처리가 행해져 활성화되고 있기 때문에, 실온에서 밀착(접합)된 상태로도 후공정에서의 기계적 박리나 기계 연마를 충분히 견딜 수 있는 레벨의 접합 강도를 얻을 수 있지만, 보다 높은 접합 강도를 갖게 할 경우에는, 도 1의 (E)의 「접합」에 이어서, 비교적 저온에서 가열하여 「접합 처리」를 행하는 서브 단계를 마련하여도 좋다.
이 때의 접합 처리 온도는 접합에 이용되는 기판의 종류에 따라 적절하게 선택되지만, 단결정 Si 기판과 접합되는 기판이, 석영 기판, 사파이어(알루미나) 기판, 붕규산 유리 기판 또는 결정화 유리 기판 등의 투명 절연성 기판인 경우에는, 350℃ 이하의 온도, 보다 바람직하게는 100∼300℃의 온도 범위로 한다.
단결정 Si 기판과 접합되는 기판이 투명 절연성 기판(예컨대 석영 기판)인 경우에 350℃ 이하의 온도로 선택하고 있는 이유는, 단결정 Si와 석영과의 열팽창계수차와 이 열팽창계수차에 기인한 왜곡량 및 이 왜곡량과 단결정 Si 기판(10) 및 투명 절연성 기판(20)의 두께를 고려했기 때문이다.
단결정 Si 기판(10)과 투명 절연성 기판(20)의 두께가 거의 같은 정도인 경우, 단결정 Si의 열팽창계수(2.33×10-6)와 석영의 열팽창계수(0.6×10-6) 사이에 큰 차이가 있기 때문에, 350℃를 초과하는 온도에서 열처리를 행한 경우에는, 양 기판 사이의 강성차에 기인하여 열 왜곡에 의한 크랙이나 접합면에서의 박리 등이 발생하거나, 극단적인 경우에는 단결정 Si 기판이나 석영 기판이 깨져 버리는 경우가 발생할 수 있다. 이 때문에, 열처리 온도의 상한을 350℃로 선택하고, 바람직하게 는 100∼300℃의 온도 범위에서 열처리를 행한다.
이러한 접합 처리에 이어서, 접합된 기판에 적외 영역의 광선을 조사한다[도 1의 (F)]. 전술한 바와 같이, 수소의 이온 주입에 의해 평균 이온 주입 깊이(L)에 대응하는 영역에 국소적으로 존재하는 「미소 기포층」이 형성되지만, 이 「미소 기포층」에는 고밀도의 「Si-H 결합」이 발생하고 있다.
Si와 H의 결합 상태(이것을 「Si-H」라고 표기함)로서는, SiH, SiH2, SiH3 등이 알려져 있고, 이들 결합에 의한 흡수대는 각각 2280, 2220 및 2200 cm-1인 것이 알려져 있다[G. Lucovsky, "Chemical effects on the frequencies of Si-H vibrations in amorphous solids" Solid Stat. Commun., 29, 571(1979)(비특허 문헌 2)].
한편, Si 결정은 2200∼2300 cm-1의 파수의 광에 대하여 사실상 「투명」하기 때문에, 이 파수 범위의 광을 조사하여도, 이 광이 흡수되어 결정 속에서 열로 변하여 온도를 상승시키는 일은 없다.
따라서, 2200∼2300 cm-1의 「Si-H 결합」 흡수대의 파수 범위의 광을 접합된 기판에 조사하면, 기판 온도를 높이지 않고 그 범위의 광을 「Si-H 결합」에 흡수시켜 이 결합을 절단하는 것이 가능하다.
또한, 「Si-H 결합」의 광흡수에는 2200∼2300 cm-1의 파수의 광을 흡수하는 「1음자(音子) 흡수」 이외에 이들의 흡수대의 정수배의 파수의 광의 「고조파」의 흡수도 일어나기 때문에, 2200∼2300 cm-1의 흡수대의 정수배(예컨대, 2차: 4400∼4600 cm-1, 3차: 6600∼6900 cm-1, 4차: 8800∼9200 cm-1 등)의 파수를 포함하는 파수 범위의 광을 조사하여도 좋다.
여기서, 일반적으로 적외선이란 14,000∼20 cm-1의 파수 범위(0.7∼500 ㎛의 파장 범위)의 광을 의미한다고 여겨지기 때문에, 상기한 파수 범위는 모두 적외 영역에 있다.
이러한 광조사를 행하면, 이온 주입층(11) 내에서의 Si-H 결합에 의해 조사광이 흡수되어 이 화학 결합의 절단이 생기고, 결과적으로, 단결정 Si 기판(10)의 표면 근방의 소정 깊이[평균 이온 주입 깊이(L)]에 해당하는 위치의 결정면을 따라 단결정 실리콘 박막의 박리가 발생하여[도 1의 (G)], 제2 기판(20) 상에 SOI층을 얻을 수 있다[도 1의 (H)].
도 2(A)는 실리콘 박막의 박리를 위한 광조사부의 상태를 설명하기 위한 개념도이다. 이 도면에 있어서, 부호 30은 광조사부로서, 적외선 램프(31)와 램프 하우스(램프 셰이드)(32)를 구비하며, 램프 박스(32)의 내측면은 적외선의 반사 효율을 높이기 위해서 금 코팅이 행해져 있다.
본 실시예에서는, 적외선 램프(31)로서 탄화규소 램프(방사 파장 1.0∼50 ㎛인 파수 범위 10,000∼200 cm-1에 해당)를 이용하고 있지만, 그 외에도 텅스텐 램프(방사 파장 1.0∼2.5 ㎛인 파수 범위 10,000∼4000 cm-1에 해당), 세슘크세논 램 프(방사 파장 0.8∼2.5 ㎛인 파수 범위 12,500∼4000 cm-1에 해당), 카본아크 램프(방사 파장 2.0∼25 ㎛인 파수 범위 5,000∼400 cm-1에 해당) 등을 이용해도 좋다.
단결정 Si 기판(10)과 투명 절연성 기판(20)의 접합 기판을 서셉터(33) 상에 적재하여 적외선 램프(31)의 아래에 놓고, 소정 시간의 광조사를 행하여 이온 주입층(11) 내의 「미소 기포층」 내에 국소적으로 존재하는 Si-H 결합을 절단한다. 또한, 여기서는 서셉터(33)의 재질을 석영 유리로 하였지만, 그 재질은 적절하게 변경할 수 있는 것이다. 조사광의 파수 범위를 고려하여, 조사광의 흡수에 의해 서셉터 온도가 상승하여 접합 기판의 온도 상승이 현저해지지 않는 재질인 것을 선택하는 것이 바람직하다.
또한, 전술한 바와 같이, 실리콘 결정은 2200∼2300 cm-1의 파수의 광에 대하여 사실상 「투명」하며 이 파수의 정수배의 광에 대해서도 동일하지만, 대략 500∼1300 cm-1의 파수 범위에는 실리콘 결정을 구성하는 Si 원자끼리의 「Si-Si」 결합에 의한 고유의 흡수대나 실리콘 원자와 격자간 산소와의 결합에 기인하는 「Si-O」 결합에 의한 광흡수대가 있다. 이러한 흡수대에 의한 광흡수에 기인하는 기판 온도 상승이 문제가 되는 경우에는, 서셉터(33)에 시료 냉각 기능을 갖게 하여 기판 온도 상승을 방지하거나, 예컨대 도 2(B)에 도시된 바와 같이, 적외선 램프(31)와 접합 기판 사이에 더미의 실리콘 웨이퍼(34)를 설치하여 이것을 「색필터」로서 이용하고, 이 더미 웨이퍼(34)를 투과해 온 적외선을 접합 기판에 조사하도 록 하여도 좋다.
이러한 더미 웨이퍼(34)를 이용한 경우에는, 실리콘 결정 고유의 적외 흡수는 더미 웨이퍼(34) 내에서 일어나기 때문에, 이것을 투과해 온 광 속에는 더이상 실리콘 결정 고유의 「Si-Si」 결합에 의한 광흡수는 일어나지 않아 기판 온도의 상승을 막을 수 있다.
이와 같이 하여 얻어진 박리 후의 SOI층의 표면은 국소적인 실리콘 박막의 박리나 박리 흔적 또는 미전사 영역 등의 결함도 없는 매우 평탄한 상태를 나타내고 있다. 박리 후의 SOI층 표면의 10 ㎛×10 ㎛의 영역을 원자간력 현미경(AFM)으로 측정한 결과, RMS의 평균치는 6 ㎚ 이하로 양호하였다.
이와 같이, 본 발명에 있어서는, 단결정 Si 기판(10)과 투명 절연성 기판(20)의 접합 공정 및 SOI층의 박리 공정 중 어느 공정에 있어서도, 종래의 방법과 같은 고온 처리나 기계적 박리 처리를 필요로 하지 않으며, 게다가, 일관되게 저온(투명 절연성 기판의 경우에 350℃ 이하)에서의 처리가 가능하다.
종래부터 알려져 있는 SOI 기판의 제조 방법의 대부분은 고온 처리 공정을 구비하고 있기 때문에, 열 왜곡에 기인하여 발생하는 크랙이나 박리를 막기 위한 특별한 고안이 필요하였지만, 본 발명의 박리 프로세스는 고온 처리 및 기계적 박리 처리 모두 필요로 하지 않기 때문에, 막 두께 균일성, 결정성, 여러 가지 전기적 특성(캐리어 이동도 등)이 우수한 SOI층을 갖는 SOI 기판을 제공할 수 있게 되는 것에 더하여, SOI 기판의 제조 공정의 안정화와 간이화의 관점에서 매우 유리하다.
이상, 실시예에 의해 본 발명의 SOI 기판의 제조 방법에 대해서 설명하였지만, 본 발명은 이 실시예에 있어서 설명된 범위의 것에 한정되어 해석되지 않고, 이용되는 기판이나 광조사 조건 등을 적절하게 변경하여 적용할 수 있는 것은 물론이다.
본 발명에 따르면, 단결정 실리콘 기판과 투명 절연성 기판을 접합하여 SOI 기판을 제조하는 공정에 있어서, 기판간의 여러 가지 열적 특성의 차이에 기인한 균열이나 국소적 크랙 등과 SOI층에 기계적 손상을 입는 것을 막을 수 있게 된다. 그 결과, 막 두께 균일성, 결정성, 여러 가지 전기적 특성(캐리어 이동도 등)이 우수한 SOI층을 갖는 SOI 기판을 제공할 수 있게 된다.

Claims (6)

  1. SOI 기판의 제조 방법으로서,
    단결정 실리콘 기판인 제1 기판의 표면측에 수소 이온 주입층을 형성하는 제1 단계와,
    제2 기판의 표면 및 상기 제1 기판의 표면 중 적어도 한쪽에 표면 활성화 처리를 행하는 제2 단계와,
    상기 제1 기판의 표면과 상기 제2 기판의 표면을 접합시키는 제3 단계와,
    상기 접합시킨 기판에 Si-H 결합의 흡수대를 포함하는 파수 범위의 광을 조사하여 상기 제1 기판으로부터 실리콘층을 박리하여 상기 제2 기판의 표면 상에 SOI층을 형성하는 제4 단계
    를 포함하고 있는 것을 특징으로 하는 SOI 기판의 제조 방법.
  2. 제1항에 있어서, 상기 제4 단계의 광조사는 Si-H 결합의 흡수대 2200∼2300 cm-1 또는 이 흡수대의 정수배의 파수를 포함하는 파수 범위의 광을 조사하여 실행되는 것을 특징으로 하는 SOI 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제2 기판은 석영 기판, 사파이어(알루미나) 기판, 붕규산 유리 기판 또는 결정화 유리 기판 중 어느 하나의 투명 절연성 기판인 것을 특징으로 하는 SOI 기판의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 단계의 수소 이온의 주입량(도즈량)은 1×1016∼5×1017 atoms/㎠인 것을 특징으로 하는 SOI 기판의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 단계의 표면 활성화 처리는 플라즈마 처리 또는 오존 처리 중 적어도 한쪽에 의해 실행되는 것을 특징으로 하는 SOI 기판의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제3 단계는 상기 접합 후에, 상기 제1 기판과 상기 제2 기판을 접합시킨 상태로 100∼300℃에서 열처리하는 서브 단계를 포함하고 있는 것을 특징으로 하는 SOI 기판의 제조 방법.
KR1020087013120A 2006-02-16 2007-02-08 Soi 기판의 제조 방법 KR20080101868A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006039519A JP5064695B2 (ja) 2006-02-16 2006-02-16 Soi基板の製造方法
JPJP-P-2006-00039519 2006-02-16

Publications (1)

Publication Number Publication Date
KR20080101868A true KR20080101868A (ko) 2008-11-21

Family

ID=38371419

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087013120A KR20080101868A (ko) 2006-02-16 2007-02-08 Soi 기판의 제조 방법

Country Status (5)

Country Link
US (1) US7833878B2 (ko)
EP (1) EP1986218A4 (ko)
JP (1) JP5064695B2 (ko)
KR (1) KR20080101868A (ko)
WO (1) WO2007094232A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120041165A (ko) * 2009-05-29 2012-04-30 신에쓰 가가꾸 고교 가부시끼가이샤 계면 근방에 있어서의 결함 밀도가 낮은 sos 기판

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977206B2 (en) 2008-01-16 2011-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate using the heat treatment apparatus
JP5466410B2 (ja) * 2008-02-14 2014-04-09 信越化学工業株式会社 Soi基板の表面処理方法
JP5496608B2 (ja) * 2008-11-12 2014-05-21 信越化学工業株式会社 Soi基板の作製方法
JP5455595B2 (ja) * 2008-12-11 2014-03-26 信越化学工業株式会社 貼り合わせウェーハの製造方法
JP5389627B2 (ja) * 2008-12-11 2014-01-15 信越化学工業株式会社 ワイドバンドギャップ半導体を積層した複合基板の製造方法
US8551862B2 (en) 2009-01-15 2013-10-08 Shin-Etsu Chemical Co., Ltd. Method of manufacturing laminated wafer by high temperature laminating method
JP5030992B2 (ja) 2009-04-30 2012-09-19 信越化学工業株式会社 サンドブラスト処理された裏面を有するsoi基板の製造方法
JP5420968B2 (ja) * 2009-05-07 2014-02-19 信越化学工業株式会社 貼り合わせウェーハの製造方法
JP2010278337A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないsos基板
JP5643509B2 (ja) 2009-12-28 2014-12-17 信越化学工業株式会社 応力を低減したsos基板の製造方法
FR2961719B1 (fr) * 2010-06-24 2013-09-27 Soitec Silicon On Insulator Procede de traitement d'une piece en un materiau compose
US9890033B2 (en) * 2015-04-06 2018-02-13 Honeywell International Inc. Silicon-on-sapphire device with minimal thermal strain preload and enhanced stability at high temperature
JP6396853B2 (ja) 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6454606B2 (ja) 2015-06-02 2019-01-16 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396852B2 (ja) 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396854B2 (ja) 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
CN110391352B (zh) * 2018-04-17 2021-12-07 上海和辉光电股份有限公司 一种柔性显示器的封装方法和结构
CN110223912A (zh) * 2019-06-20 2019-09-10 中国科学院上海微系统与信息技术研究所 含氧单晶薄膜的制备方法
CN117438293B (zh) * 2023-12-20 2024-03-12 青禾晶元(晋城)半导体材料有限公司 一种注入剥离方法以及其中氢离子注入的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JP3214631B2 (ja) * 1992-01-31 2001-10-02 キヤノン株式会社 半導体基体及びその作製方法
FR2725074B1 (fr) * 1994-09-22 1996-12-20 Commissariat Energie Atomique Procede de fabrication d'une structure comportant une couche mince semi-conductrice sur un substrat
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
EP1655633A3 (en) * 1996-08-27 2006-06-21 Seiko Epson Corporation Exfoliating method, transferring method of thin film device, thin film integrated circuit device, and liquid crystal display device
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
JP2002118242A (ja) * 1996-11-15 2002-04-19 Canon Inc 半導体部材の製造方法
US6162705A (en) * 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
US6582999B2 (en) * 1997-05-12 2003-06-24 Silicon Genesis Corporation Controlled cleavage process using pressurized fluid
US6387829B1 (en) * 1999-06-18 2002-05-14 Silicon Wafer Technologies, Inc. Separation process for silicon-on-insulator wafer fabrication
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
US6263941B1 (en) * 1999-08-10 2001-07-24 Silicon Genesis Corporation Nozzle for cleaving substrates
TW452866B (en) * 2000-02-25 2001-09-01 Lee Tien Hsi Manufacturing method of thin film on a substrate
KR100511656B1 (ko) * 2002-08-10 2005-09-07 주식회사 실트론 나노 에스오아이 웨이퍼의 제조방법 및 그에 따라 제조된나노 에스오아이 웨이퍼
FR2854493B1 (fr) * 2003-04-29 2005-08-19 Soitec Silicon On Insulator Traitement par brossage d'une plaquette semiconductrice avant collage
US7235461B2 (en) * 2003-04-29 2007-06-26 S.O.I.Tec Silicon On Insulator Technologies Method for bonding semiconductor structures together
US7052978B2 (en) * 2003-08-28 2006-05-30 Intel Corporation Arrangements incorporating laser-induced cleaving
JP2005347302A (ja) * 2004-05-31 2005-12-15 Canon Inc 基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120041165A (ko) * 2009-05-29 2012-04-30 신에쓰 가가꾸 고교 가부시끼가이샤 계면 근방에 있어서의 결함 밀도가 낮은 sos 기판

Also Published As

Publication number Publication date
US7833878B2 (en) 2010-11-16
WO2007094232A1 (ja) 2007-08-23
EP1986218A1 (en) 2008-10-29
JP5064695B2 (ja) 2012-10-31
JP2007220900A (ja) 2007-08-30
EP1986218A4 (en) 2011-08-03
US20090061591A1 (en) 2009-03-05

Similar Documents

Publication Publication Date Title
KR20080101868A (ko) Soi 기판의 제조 방법
US7977209B2 (en) Method for manufacturing SOI substrate
US6054363A (en) Method of manufacturing semiconductor article
US20100289115A1 (en) Soi substrate and method for manufacturing soi substrate
EP2437281B1 (en) Method for preparing an sos substrate having low surface defect density
JP6160617B2 (ja) ハイブリッド基板の製造方法及びハイブリッド基板
JP5284576B2 (ja) 半導体基板の製造方法
KR100279756B1 (ko) 반도체 물품의 제조방법
JP2008153411A (ja) Soi基板の製造方法
EP2437282A1 (en) Sos substrate having low defect density in the vicinity of interface
US9312166B2 (en) Method for manufacturing composite wafers
KR20140082652A (ko) 투명 soi 웨이퍼의 제조 방법
JP2008130884A (ja) Soq基板およびsoq基板の製造方法
JPWO2014017368A1 (ja) Sos基板の製造方法及びsos基板
KR101384845B1 (ko) 반도체 기판의 제조 방법
US7732867B2 (en) Method for manufacturing SOQ substrate
JP2008263010A (ja) Soi基板の製造方法
Moriceau et al. Cleaning and polishing as key steps for Smart-cut (R) SOI process
WO2010137683A1 (ja) Soi基板の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid