KR20080095298A

KR20080095298A - 메모리 장치, 그 제어 방법, 그 제어 프로그램을 저장한 컴퓨터로 판독 가능한 기록매체, 메모리 카드, 회로 기판 및 전자 기기

Info

Publication number: KR20080095298A
Application number: KR1020087022792A
Authority: KR
Inventors: 도시히로 미야모토; 아키오 다키가미; 마사야 이노코; 다카요시 스즈키; 히로유키 오노
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2006-03-31
Filing date: 2006-03-31
Publication date: 2008-10-28
Also published as: JPWO2007116483A1; EP2003567B1; EP2003567A2; WO2007116483A1; EP2003567A4; EP2003567A9; KR101005816B1; US20090034342A1; CN101401077A

Abstract

본 발명은 단일 또는 복수의 메모리 칩(201∼20N)을 구비하는 메모리 장치이다. 이 메모리 장치[메모리 모듈(100)]는 단일 또는 복수의 메모리 칩마다 규격 정보, 기능 정보 등의 제어 정보를 기억하는 기억부(220)를 구비하고, 이 기억부에 있는 제어 정보의 재기록을 가능하게 하고 있다. 각 메모리 칩에 개별적으로 설치되어 있는 기억부에 기억된 제어 정보에 의해, 메모리 칩을 개별적으로 사용할 수 있고, 메모리의 호환성이나 융통성을 높인 것이다.

Description

메모리 장치, 그 제어 방법, 그 제어 프로그램, 메모리 카드, 회로 기판 및 전자 기기{MEMORY APPARATUS, ITS CONTROL METHOD, ITS CONTROL PROGRAM, MEMORY CARD, CIRCUIT BOARD, AND ELECTRONIC DEVICE}

본 발명은, 퍼스널 컴퓨터(PC) 등의 전자 장치에 있어서의 정보 기억에 이용되는 메모리에 관한 것으로, 특히, 인터페이스 기능을 구비하는 메모리 장치, 그 제어 방법, 그 제어 프로그램, 메모리 카드, 회로 기판 및 전자 기기에 관한 것이다.

PC에는, JEDEC(Joint Electron Device Engineering Council) 사양의 SDRAM(Synchronous Dynamic Random Access Memory), DDR-SDRAM(Double Data Rate-SDRAM) 등의 메모리가 사용되고 있다.

이러한 메모리에 관해, 특허 문헌 1에는, 메모리 디바이스에 알맞은 타이밍 정보를 기억하도록 프로그램 가능한 복수의 프로그래머블, 타이밍 레지스터를 포함하는 메모리 컨트롤러가 기재되어 있다. 특허 문헌 2에는, 마이크로 프로세서 칩과, 비휘발성 메모리 칩을 내장하고, 이들을 내부 카드 버스로 접속하며, 마이크로 프로세서 칩이 키 정보, 용도 정보, 프로그램 명령 정보를 포함하는 메모리 카드가 기재되어 있다. 특허 문헌 3에는, 입출력 프로세서에 로컬 메모리와 결합된 내장 프로세서를 구비하는 컴퓨터 시스템이 기재되어 있다. 특허 문헌 4에는, 내부에 SPI 드라이버와 함께 기억 수단을 구비한 메모리가 기재되어 있다. 특허 문헌 5에는, 단방향 판독 버스, 단방향 기록 버스 및 어드레스 버스를 경유하여 데이터 메모리에 링크된 CPU를 포함하는 데이터 처리 시스템이 기재되어 있다. 특허 문헌 6에는, 기록 데이터를 전송하는 버스와, 판독 데이터를 전송하는 버스를 따로따로 설치하여 메모리 컨트롤러와 메모리를 접속한 메모리 시스템이 기재되어 있다. 특허 문헌 7에는, 주기 신호의 제1 이행에 응답하여 랜덤 액세스 메모리에의 데이터 전송 동작을 제어하고, 주기 신호의 제2 이행에 응답하여 랜덤 액세스 메모리 어레이로부터의 데이터 전송 동작을 제어하는 구성의 랜덤 액세스 메모리가 기재되어 있다. 특허 문헌 8에는, DRAM부와 함께 DRAM 제어 및 캐쉬/리프레시 제어부를 구비하는 CDRAM을 포함하는 반도체 기억 장치가 기재되어 있다. 특허 문헌 9에는, 메모리 어레이와 함께 제어 유닛을 구비하는 싱크로너스 DRAM으로서, 데이터 버스의 내용과 동작 상태 확인 정보가 동일한 경우에만, 모드 레지스터를 설정 가능하게 하는 싱크로너스 DRAM이 기재되어 있다. 특허 문헌 10에는, SDRAM 등의 모드 레지스터 제어 회로가 기재되어 있다.

[특허 문헌 1] 일본 특허 공개 제2004-110785호 공보(요약, 도 1 등)

[특허 문헌 2] 일본 특허 공개 평6-208515호 공보(요약, 도 1 등)

[특허 문헌 3] 일본 특허 공개 평9-6722호 공보(요약, 도 2 등)

[특허 문헌 4] 일본 특허 공개 제2005-196486호 공보(단락 번호 0029, 도 6 등)

[특허 문헌 5] 일본 특허 공표 평9-507325호 공보(요약, 도 1 등)

[특허 문헌 6] 일본 특허 공개 제2002-63791호 공보(요약, 도 1 등)

[특허 문헌 7] 일본 특허 공개 평11-328975호 공보(요약, 도 2 등)

[특허 문헌 8] 일본 특허 공개 평7-169271호 공보(단락 번호 0038, 도 1 등)

[특허 문헌 9] 일본 특허 공개 평8-124380호 공보(단락 번호 0020, 도 2 등)

[특허 문헌 10] 일본 특허 공개 평9-259582호 공보(단락 번호 0028, 도 1 등)

그런데, 도 1에 도시한 바와 같이, 종래의 메모리 모듈(2)에서는 회로 기판에 복수의 메모리 칩(41, 42…4N)이 탑재되어 있고, SPD(Serial Presence Detect)기억부(6)가 탑재되며, 메모리 칩(41, 42…4N)에는 메모리 액세스용 버스(8), SPD 기억부(6)에는 SPD 액세스용 버스(10)가 접속되어 있다. 이러한 메모리 모듈(2)에서는, 메모리 칩(41, 42…4N)의 타입, 타이밍 파라미터 등의 규격이나 기능이 SPD 기억부(6)에 기억되어 있고, 이 메모리 모듈(2)과 설정 환경의 정합성이 SPD 기억부(6)의 기억 정보에 의해 지배되게 된다. SPD 기억부(6)는 EEPROM(Electrically Erasable Programmable Read-Only Memory) 등의 비휘발성 메모리로 구성된다. 메모리에 필요한 제어 파라미터를 메모리와 별도로 갖는 것은 여기에 따른 대응이나 관리가 필요하고, 부품 비용, 기록 비용 등의 여러 가지의 비용이 든다.

또한, 메모리 모듈(2)에 다수의 메모리 칩(41, 42…4N)을 구비하고 있어도, 각 메모리 칩(41, 42…4N)의 사양이 SPD 기억부(6)에 의해 규제를 받기 때문에, 각 메모리 칩(41, 42…4N)을 상이한 사양으로 개별적으로 이용할 수 없다. 즉, 이러한 메모리 모듈(2)은 융통성이 부족하게 된다.

이러한 과제에 대해, 특허 문헌 1∼10에는 그 시사나 개시가 없고, 그 해결 수단에 대한 개시도 없다.

그래서, 본 발명의 목적은, 복수의 메모리 칩을 구비하는 메모리에 관해, 개별적으로 메모리 칩을 상이한 사양에 대응할 수 있는 등, 융통성을 높이는 것에 있다.

또한, 본 발명의 다른 목적은, 메모리 칩을 개별적으로 제어하여, 메모리의 최적화를 도모하는 것에 있다.

또한, 본 발명의 다른 목적은, 메모리의 호환성을 높이는 것에 있다.

상기 목적을 달성하기 위해, 본 발명은, 단일 또는 복수의 메모리 칩을 구비하는 메모리 장치로서, 메모리 칩의 규격 정보, 기능 정보 등의 제어 정보를 기억하는 기억부를 구비함으로써, 상기 메모리 장치의 메모리 칩의 제어 정보의 재기록이나, 복수의 메모리 칩을 구비하는 구성에서는, 기억된 제어 정보에 의해, 메모리 칩을 개별적으로 사용할 수 있는 구성으로 한 것이다.

상기 목적을 달성하기 위해, 본 발명의 제1 측면은, 단일 또는 복수의 메모리 칩을 구비하는 메모리 장치로서, 메모리 칩에 상기 메모리 칩의 제어 정보를 기억하는 기억부를 구비하는 구성이다. 이러한 구성에서, 메모리 칩은 메모리 모듈 등의 메모리 장치를 구성하는 메모리의 구성 단위이다. 메모리 칩에는 단일 또는 복수의 메모리 매트릭스를 포함하고 있다. 이러한 구성에서는, 메모리 칩의 제어 정보가 기억부에 기억되고, 이 기억부에 있는 제어 정보를 통해 메모리 칩 단위로 데이터의 기록 및 판독이 가능하고, 기억부의 기억 정보인 제어 정보의 재기록이 가능하다. 따라서, 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 메모리 장치에서, 바람직하게는, 상기 메모리 칩은 단일 또는 복수의 메모리 매트릭스를 구비하는 구성으로 하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 메모리 장치에서, 바람직하게는, 상기 제어 정보는 상기 메모리 칩의 규격 정보 및/또는 기능 정보인 구성으로 하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 메모리 장치에서, 바람직하게는, 상기 기억부는 고정 정보를 기억하는 제1 기억 소자와 변동 정보를 기억하는 제2 기억 소자를 포함하는 구성으로 하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 메모리 장치에서, 바람직하게는, 상기 제2 기억 소자의 상기 메모리 칩의 변동 정보는 상기 메모리 칩을 특정하는 어드레스 정보에 기초하여 기록 및 판독 가능한 구성으로 하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 메모리 장치에서, 바람직하게는, 상기 제1 기억 소자는 비휘발성 기억 소자로 구성하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 메모리 장치에서, 바람직하게는, 상기 제2 기억 소자는 기록 및 판독 가능한 기억 소자를 포함하는 구성으로 하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해, 본 발명의 제2 측면은, 단일 또는 복수의 메모리 칩을 구비하는 메모리 장치의 제어 방법으로서, 상기 메모리 칩의 제어 정보를, 상기 메모리 칩을 특정하는 어드레스 정보에 기초하여 기록 및 판독하는 단계를 포함하는 구성으로 하여도 좋다. 이러한 구성에 따르면, 메모리 칩의 어드레스 정보를 이용함으로써, 메모리 칩이 특정되고, 그 특정된 메모리 칩의 기억부에 있는 제어 정보를 재기록함으로써, 사용 환경의 변화 등에 대응할 수 있어, 메모리 장치의 호환성이나 최적화가 도모된다.

상기 목적을 달성하기 위해, 본 발명의 제3 측면은, 단일 또는 복수의 메모리 칩을 구비하는 메모리 장치의 제어 프로그램으로서, 상기 메모리 칩에 상기 메모리 칩의 제어 정보를, 상기 메모리 칩을 특정하는 어드레스 정보에 기초하여 기록 및 판독하는 처리를 컴퓨터로 실행시키는 구성으로 하여도 좋다. 이러한 구성에 따르면, 메모리 장치가 탑재되는 컴퓨터 등의 전자 기기측의 컴퓨터 장치에 의해, 이러한 제어 프로그램이 실행되고, 메모리 칩의 어드레스 정보를 이용함으로써, 메모리 칩이 특정된다. 특정된 메모리 칩의 기억부에 있는 제어 정보를 컴퓨터 장치측에 재기록함으로써, 사용 환경의 변화 등에 대응할 수 있고, 메모리 장치의 호환성이나 최적화가 높아지고, 상기 목적이 달성된다.

상기 목적을 달성하기 위해, 본 발명의 제4 측면은, 단일 또는 복수의 메모리 칩을 구비하는 메모리 장치를 구비하는 메모리 카드로서, 상기 메모리 칩에 상기 메모리 칩의 제어 정보를 기억하는 기억부를 구비하는 구성으로 하여도 좋다. 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 메모리 카드에서, 바람직하게는, 상기 메모리 칩은 단일 또는 복수의 메모리 매트릭스를 구비하는 구성으로 하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 메모리 카드에서, 바람직하게는, 상기 기억부는 고정 정보를 기억하는 제1 기억 소자와 변동 정보를 기억하는 제2 기억 소자를 포함하는 구성으로 하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 메모리 카드카드에서, 바람직하게는, 상기 제2 기억 소자의 상기 메모리 칩의 변동 정보는 상기 메모리 칩을 특정하는 어드레스 정보에 기초하여 기록 및 판독 가능한 구성으로 하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 메모리 카드에서, 바람직하게는, 상기 제1 기억 소자는 비휘발성 기억 소자로 구성하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해, 본 발명의 제5 측면은, 단일 또는 복수의 메모리 칩을 구비하는 메모리 장치가 탑재되는 회로 기판으로서, 상기 메모리 장치가, 메모리 칩에 상기 메모리 칩의 제어 정보를 기억하는 기억부를 구비하는 구성이다. 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해서는, 상기 회로 기판에서, 바람직하게는, 상기 메모리 카드를 장착하는 슬롯을 구비하는 구성으로 하여도 좋고, 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해, 본 발명의 제6 측면은, 상기 메모리 장치를 구비하는 전자 기기라도 좋다. 이 전자 기기는, 컴퓨터 장치 등, 메모리 장치를 이용하여 정보 기억을 행하는 것이면 좋다. 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해, 본 발명의 제7 측면은 상기 회로 기판을 구비하는 전자 기기라도 좋다. 이 경우도, 전자 기기는 컴퓨터 장치 등 메모리 장치를 이용하여 정보 기억을 행하는 것이면 좋다. 이러한 구성에 의해서도 상기 목적이 달성된다.

상기 목적을 달성하기 위해, 본 발명의 제8 측면은, 상기 메모리 카드를 구비하는 전자 기기라도 좋다. 이 경우도, 전자 기기는, 컴퓨터 장치 등, 메모리 장치를 이용하여 정보 기억을 행하는 것이면 좋다. 이러한 구성에 의해서도 상기 목적이 달성된다.

[발명의 효과]

본 발명에 따르면, 다음과 같은 효과를 얻을 수 있다.

(1) 메모리 칩의 내부에 메모리 칩의 제어 정보를 기억하는 기억부를 구비하기 때문에, 이 기억부에 있는 제어 정보를 이용하여 메모리 칩 단위로 사용할 수 있고, 더구나, 기억부 내의 제어 정보에 따라 사양 변경 등의 환경 변화에 메모리 칩을 대응시킬 수 있어, 융통성을 향상시킬 수 있다.

(2) 메모리 칩 단위로 개별적으로 제어할 수 있고, 메모리로서의 최적화를 도모할 수 있다.

(3) 메모리 칩 내의 기억부에 있는 제어 정보의 재기록에 의해, 메모리로서의 호환성을 높일 수 있다.

그리고, 본 발명의 다른 목적, 특징 및 이점은, 첨부 도면 및 각 실시형태를 참조함으로써, 한층 더 명확하게 될 것이다.

도 1은 종래의 메모리 모듈의 구성을 도시한 도면이다.

도 2는 제1 실시형태에 따르는 메모리 모듈의 구성예를 도시하는 도면이다.

도 3은 메모리 칩의 구성예를 도시하는 블록도이다.

도 4는 컨트롤 레지스터의 입출력 제어를 도시하는 타이밍 차트이다.

도 5는 제2 실시형태에 따르는 퍼스널 컴퓨터의 구성예를 도시하는 도면이다.

도 6은 제어 정보의 기록/재기록 처리의 처리 순서를 도시하는 흐름도이다.

도 7은 제3 실시형태에 따르는 메모리 카드의 구성예를 도시하는 도면이다.

도 8은 제4 실시형태에 따르는 회로 기판의 구성예를 도시하는 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

100: 메모리 모듈

201, 202, 203…20N: 메모리 칩

211, 212, 213, 214: 메모리 매트릭스

220: 기억부

221: SPD 기억부

222: 컨트롤 레지스터

231, 232, 233…23N: 버스

300: 퍼스널 컴퓨터

318: 메모리 모듈 처리 프로그램

400: 메모리 카드

500: 회로 기판

[제1 실시형태]

본 발명의 제1 실시형태에 대해, 도 2를 참조하여 설명한다. 도 2는 제1 실시형태에 따르는 메모리 모듈의 구성예를 도시하는 도면이다. 도 2는 본 발명의 메모리 장치의 일례로서, 본 발명이 도 2에 도시하는 구성에 한정되지 않는다.

메모리 모듈(100)은 본 발명에 따르는 메모리 장치의 일례로서, 예컨대, 회로 기판에 복수의 메모리 칩(201, 202…20N)이 탑재되어 있다. 각 메모리 칩(201, 202…20N)은 메모리를 구성하는 구성 단위로서, 최소 구성 단위일 필요는 없고, 또한, 다른 구성이라도 좋다. 이 실시형태에서는, 메모리 모듈(100)을 복수의 메모리 칩(201, 202…20N)으로 구성하고 있지만, 단일의 메모리 모듈로 구성하여도 좋다.

이 경우, 각 메모리 칩(201, 202…20N)에는, 복수의 뱅크로서 예컨대, 4조의 메모리 매트릭스(211, 212, 213, 214)가 설치되어 있고, 제어 정보의 고정 정보나 변동 정보를 기억하는 기억부(220)가 설치되어 있다. 각 기억부(220)는 ROM(Read-Only Memory), RAM(Random-Access Memory), 비휘발성 메모리 등으로 구성되고, 대응하는 메모리 칩(201, 202…20N)의 제어 정보로서 예컨대, 규격 정보 및/또는 기능 정보가 개별적으로 저장되어 있다. 즉, 메모리 칩(201)에 설치된 기억부(220)에는, 메모리 칩(201)에 대한 규격 정보 및/또는 기능 정보가 기억되고, 또한, 메모리 칩(202)에 설치된 기억부(220)에는, 메모리 칩(202)에 대한 규격 정보 및/또는 기능 정보가 기억된다.

그리고, 각 메모리 칩(201∼20N)에는 개별적으로 버스(231, 232…23N)가 접속되어, 어드레스 정보에 의해 특정된 메모리 칩(201∼20N)에 대한 데이터의 기록 및 판독이 가능하고, 기억부(220)에 있는 규격 정보 및/또는 기능 정보가, 메모리 칩(201∼20N)을 특정하는 어드레스 정보에 기초하여, 기록 또는 재기록 가능하다.

이러한 구성에 따르면, 메모리 모듈(100)에 탑재된 복수의 메모리 칩(201∼20N)은 각각이 갖는 기억부(220)에 있는 규격 정보 및/또는 기능 정보에 의해 규격이나 기능이 규제되지만, 각 기억부(220)의 기억 정보에 의해 다른 구성으로 할 수 있다. 다시 말해, 기억부(220)에 있는 기억 정보가, 메모리 칩(201∼20N) 또는 전체의 메모리 모듈(100)을 식별하는 식별 정보로서 기능한다.

그리고, 기억부(220)에 있는 기억 정보를 메모리 칩(201∼20N)의 식별 정보로서 기능시키면, 그 기억 정보로써 각 메모리 칩(201∼20N)을 특정하고, 개별적으 로 데이터의 기록 및 판독이 가능해진다. 단일의 메모리 모듈(100)이면서, 각 메모리 칩(201∼20N)을 상이한 사양 즉, 상이한 규격이나 기능으로 개별적으로 사용할 수 있고, 메모리 모듈(100)이 매우 융통성이 높은 메모리 장치를 구성하고 있다.

또한, 기억부(220)에 있는 기억 정보를 베이스로 각 메모리 칩(201∼20N)을 개별적으로 제어할 수 있기 때문에, 각 메모리 칩(201∼20N) 또는 메모리 모듈(100)의 규격이나 기능을 변경하여, 사용 환경에 대응할 수 있는 등, 메모리로서의 최적화나 호환성을 높일 수 있다.

다음으로, 이 메모리 모듈(100)에 설치되는 메모리 칩(201∼20N)에 대해, 도 3을 참조하여 설명한다. 도 3은 메모리 칩의 구성예를 도시하는 블록도이다. 도 3에 있어서, 도 2와 동일 부분에는, 동일 부호를 붙인다.

각 메모리 칩(201∼20N)에는, 복수의 메모리 매트릭스(211∼214)가 설치되고, 각 메모리 매트릭스(211∼214)에 대응하는 Row(행) 디코더(241, 242, 243, 244) 및 센스/Column(열) 디코더(251, 252, 253, 254)가 설치되어 있다. 각 메모리 매트릭스(211∼214)에는, 복수의 메모리 셀이 매트릭스형 즉, 복수행, 복수열에 배치되어 있다. 이 경우, N 비트분의 어드레스 신호는, N 비트분의 행 버퍼를 지나, 행 어드레스 선택 신호(RAS)에 의해, Row 디코더(241∼244)에 들어가, 1행분(分)의 메모리 셀이 선택된다. 또한, 열 어드레스 선택 신호(CAS)에 의해 센스/Column 디코더(251∼254)에 들어가, 그 열이 선택되고, 데이터의 기록 및 판독이 가능하게 된다. 이러한 동작이 메모리 매트릭스(211∼214)마다 가능하다.

기억부(220)에는, 제1 기억 소자로서 SPD 기억부(221)가 설치되어 있고, 제2 기억 소자로서 컨트롤 레지스터(222)가 설치되어 있다. SPD 기억부(221)에는, 고정 정보이고, 규격 정보 및/또는 기능 정보인 CAS(Column Address Strobe) 레이턴시 등이 기억되며, 컨트롤 레지스터(222)에는, SPD 기억부(221)로부터 판독된 정보나 외부로부터의 기능 정보 등의 변동 정보가 기억된다. 컨트롤 레지스터(222)에 기억되는 제어 정보로서 규격 정보 및/또는 기능 정보는, 어드레스 버스(AB)로부터의 어드레스 정보에 의해 기록 및 판독된다. Ao∼An은 기록 어드레스, Bo∼Bm은 뱅크 어드레스이다.

기억부(220)의 SPD 기억부(221), 컨트롤 레지스터(222)에는, 입출력 회로(280)가 접속되어 있고, 이 입출력 회로(280)에는, 데이터 버스(DB)가 접속되어, 외부 장치와의 규격 정보 및/또는 기능 정보 등의 데이터 교환이 행해진다. DQo∼DQp는 데이터이다.

이러한 구성에 있어서, 컨트롤 레지스터(222)에는, 도 4에 도시한 바와 같이, 클록 신호(CLK)(도 4의 A), 칩 셀렉터 신호(CS)(도 4의 B), 행 어드레스 선택 신호(RAS)(도 4의 C), 열 어드레스 선택 신호(CAS)(도 4의 D), 기록 인에이블 신호(WE)(도 4의 E), 리드 커맨드로서 어드레스 정보(Ao∼An, Bo∼Bm)(도 4의 F)가 부가된다. 이러한 리드 커맨드 신호를 받는 것에 의해, 컨트롤 레지스터(222)로부터 입출력 회로(280)를 통해 DB(264)에서는, 입출력 데이터(DQo∼DQp)(도 4의 G)를 얻을 수 있다.

또한, 컨트롤 레지스터(222)에는, 동일하게 SPD 기억부(221)로부터 판독된 정보가 전송되고, 이 컨트롤 레지스터(222)에 기억된 규격 정보 또는 기능 정보에 의해, 메모리 매트릭스(211∼214)의 기능이나 동작이 결정된다.

[제2 실시형태]

본 발명의 제2 실시형태에 대해, 도 5 및 도 6을 참조하여 설명한다. 도 5는, 제2 실시형태에 따르는 퍼스널 컴퓨터(PC)의 구성예를 도시하는 도면, 도 6은 기억부의 저장 정보의 기록 또는 판독 처리의 처리 순서를 도시하는 흐름도이다. 도 5에 있어서, 도 2 또는 도 3과 동일 부분에는 동일 부호를 붙인다.

이 PC(300)는 메모리 모듈(100)을 구비하는 전자 기기의 일례로서, 메모리 모듈(100)의 메모리 칩(201∼20N)에 있는 각 기억부(220)의 기억 정보를 어드레스 정보에 기초하여 기록 및 판독 가능하게 구성되어 있다.

이 PC(300)에는, CPU(Central Processing Unit)(302)가 설치되고, 이 CPU(302)에는, 버스(304)를 통해 노스 브릿지(칩 설정)(306)가 접속되며, 노스 브릿지(306)에는 메모리 모듈(100)이 접속되고, 사우스 브릿지(308)를 통해 입출력(I/O) 인터페이스부(310)가 접속된다. 노스 브릿지(306)는 CPU(302)와 메모리 모듈(100)의 데이터의 전달을 행하는 수단이고, 사우스 브릿지(308)는 CPU(302)와 I/O 인터페이스부(310) 사이에서 데이터의 전달을 행하는 수단이다.

메모리 모듈(100)은 이미 전술한 바와 같이(도 2 및 도 3)의 구성을 구비하고 있고, 동일 부호를 붙여 그 설명을 생략한다.

그리고, 사우스 브릿지(308)와 I/O 인터페이스부(310) 사이에 개재시킨 버스(312)에는, 비휘발성 메모리 등으로 구성되는 기억부(314)가 접속되고, 이 기억부(314)에는, BIOS(Basic Input/Output System)(316)이나, 메모리 모듈(100)의 기 억부(220)에 있는 제어 정보의 기록 또는 재기록을 행하기 위한 메모리 모듈 처리 프로그램(318)이 기억되어 있다. 메모리 모듈 처리 프로그램(318)은 하드 디스크 장치(HDD) 등의 비휘발성 메모리로 구성되는 기억 장치(320)에 기억되어 있는 오퍼레이션 시스템(OS)으로 실행 가능하게 하면 좋다. 또한, I/O 인터페이스부(310)에는, 입출력 장치로서 예컨대, 키보드(322)나 도시하지 않은 표시 장치가 접속되어 있다.

이러한 구성에 있어서, 메모리 모듈(100)의 제어 정보의 기록 또는 재기록에 대해, 도 6을 참조하여 설명한다. 도 6은 그 처리 순서를 나타내는 흐름도이다.

통상의 메모리 액세스는 메모리의 어드레스에 대해 이루어지지만, 제어 정보인 파라미터의 리드나 라이트에 있어서는, 메모리 컨트롤러인 노스 브릿지(306)에 있는 커맨드 레지스터에 대한 파라미터 정보의 리드나 라이트 등을 위한 어드레스에 대해, 또한, 파라미터의 리드 등을 위해 데이터 레지스터의 어드레스에 대해 액세스가 이루어진다.

메모리의 초기화 순서는, 우선, 커맨드(파라미터 정보의 리드)의 라이트가 행해지고(단계 S1), 계속해서 파라미터 정보의 리드(단계 S2)가 행해진다. 다음으로, 커맨드(파라미터 정보의 라이트)의 라이트가 행해지고(단계 S3), 이 처리를 종료한다. 이 결과, 메모리 모듈(100)의 기억부(220)에는, 규격이나 기능을 나타내는 제어 정보가 기록되고, 또는 그것을 갱신할 수 있다.

[제3 실시형태]

본 발명의 제3 실시형태에 대해, 도 7을 참조하여 설명한다. 도 7은 제3 실 시형태에 따르는 메모리 카드의 구성예를 나타내는 도면이다. 도 7에 있어서, 도 2또는 도 3과 동일 부분에는 동일 부호를 붙인다.

이 메모리 카드(400)는 이미 전술의 메모리 모듈(100)의 구체적인 실시예로서, 회로 기판(402)에는 마더 보드측의 소켓에 삽입되어 전기적인 접속을 도모하는 커넥터부(404, 406)가 형성되고, 커넥터부(404)측에는 4조의 메모리 칩(411, 412, 413, 414), 커넥터부(406)측에는 4조의 메모리 칩(421, 422, 423, 424)이 탑재되어 있다. 각 메모리 칩(411∼414, 421∼424)에는, 이미 전술한 바와 같이 메모리 매트릭스(211∼214) 및 기억부(220)가 탑재되어 있다.

이러한 메모리 카드(400)에 따르면, 이미 전술한 바와 같이, 다른 규격이나 기능으로 개별적으로 사용할 수 있고, 융통성이 매우 높은 메모리 장치를 구성할 수 있으며, 규격이나 기능을 변경하여, 사용 환경에 대응할 수 있는 등, 메모리로서의 최적화나 호환성을 높일 수 있다.

[제4 실시형태]

본 발명의 제4 실시형태에 대해, 도 8을 참조하여 설명한다. 도 8은 제4 실시형태에 따르는 회로 기판의 구성예를 도시하는 도면이다. 도 8에 있어서, 도 2, 도 3, 도 5 또는 도 7과 동일 부분에는 동일 부호를 붙인다.

이 회로 기판(500)에는, 이미 전술한 메모리 모듈(100)을 탑재한 메모리 카드(400)를 장착하기 위한 메모리 슬롯(502)이 탑재되어 있고, 노스 브릿지(306)가 탑재되어 있다. 노스 브릿지(306)와 메모리 슬롯(602)과는 버스에 의해 접속되고, 데이터의 교환이 가능하다.

이러한 회로 기판(500)에 따르면, 메모리 카드(400)에 탑재되어 있는 기억부(220)의 제어 정보를 기록, 융통성이 높은 메모리 액세스를 실현할 수 있다.

[그 외의 실시형태 등]

상기 실시형태의 변형예나 특징 사항 등에 대해, 이하에 열거한다.

(1) 상기 실시형태에 기재한 바와 같이, 메모리 모듈(100)이 메모리 인터페이스의 기능을 커버하고 있고, 고도한 호환성의 유지가 도모된다. 이 경우, 호환성의 유지는, 예컨대 메모리 칩을 탑재한 모듈을 영속적으로 사용할 수 있다는 점이다.

(2) 메모리 칩(201∼20N)의 기억부(220)에는, 프로그램에 의한 판정 기능을 갖게 하는 것이 가능하다. 그 경우, 인터페이스의 타이밍이 세대에 의해 다른 경우, 제어용 인터페이스를 별도로 갖게 하고, 그에 따라 식별하는 방법을 이용하여도 좋다.

(3) 상기 실시형태에서는, 메모리 장치의 적용예인 전자 기기로서, PC(300)를 예시했지만, 본 발명은, PC 기능을 갖는 텔레비전 장치, 서버 장치, 전화 장치 등에 널리 이용할 수 있다.

이상 진술한 바와 같이, 본 발명의 가장 바람직한 실시형태 등에 대해 설명했지만, 본 발명은, 상기 기재에 한정되지 않고, 청구의 범위에 기재되어, 또는 명세서에 개시된 발명의 요지에 기초하여, 당업자에 있어서 여러 가지 변형이나 변경이 가능한 것은 물론이며, 이러한 변형이나 변경이, 본 발명의 범위에 포함되는 것은 말할 필요도 없다.

본 발명은, 메모리 칩의 내부에 메모리 칩의 규격 정보 및/또는 기능 정보 등의 제어 정보를 기억하는 기억부를 구비하고, 메모리 칩 단위로 이용할 수 있으며, 사양 변경 등의 환경 변화에 메모리 칩을 대응시킬 수 있고, 메모리의 융통성, 최적화 또는 호환성을 높일 수 있어 유용하다.

Claims

단일 또는 복수의 메모리 칩을 구비하는 메모리 장치로서,

메모리 칩에 상기 메모리 칩의 제어 정보를 기억하는 기억부를 구비하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 메모리 칩은 단일 또는 복수의 메모리 매트릭스를 구비하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 제어 정보는 상기 메모리 칩의 규격 정보 및/또는 기능 정보인 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 기억부는 고정 정보를 기억하는 제1 기억 소자와 변동 정보를 기억하는 제2 기억 소자를 포함하는 것을 특징으로 하는 메모리 장치.
제4항에 있어서, 상기 제2 기억 소자의 상기 메모리 칩의 변동 정보는 상기 메모리 칩을 특정하는 어드레스 정보에 기초하여 기록 및 판독 가능한 것을 특징으로 하는 메모리 장치.
제4항에 있어서, 상기 제1 기억 소자는 비휘발성 기억 소자로 구성한 것을 특징으로 하는 메모리 장치.
제4항에 있어서, 상기 제2 기억 소자는, 기록 및 판독 가능한 기억 소자를 포함하는 것을 특징으로 하는 메모리 장치.
단일 또는 복수의 메모리 칩을 구비하는 메모리 장치의 제어 방법으로서,

상기 메모리 칩의 제어 정보를, 상기 메모리 칩을 특정하는 어드레스 정보에 기초하여 기록 및 판독하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 제어 방법.
단일 또는 복수의 메모리 칩을 구비하는 메모리 장치의 제어 프로그램으로서,

상기 메모리 칩에 상기 메모리 칩의 제어 정보를, 상기 메모리 칩을 특정하는 어드레스 정보에 기초하여 기록 및 판독하는 처리를 컴퓨터 장치로 실행시키기위한 메모리 장치의 제어 프로그램.
단일 또는 복수의 메모리 칩을 구비하는 메모리 장치를 구비하는 메모리 카드로서,

상기 메모리 칩에 상기 메모리 칩의 제어 정보를 기억하는 기억부를 포함하는 것을 특징으로 하는 메모리 카드.
제10항에 있어서, 상기 메모리 칩은 단일 또는 복수의 메모리 매트릭스를 포함하는 것을 특징으로 하는 메모리 카드.
제10항에 있어서, 상기 기억부는 고정 정보를 기억하는 제1 기억 소자와 변동 정보를 기억하는 제2 기억 소자를 포함하는 것을 특징으로 하는 메모리 카드.
제12항에 있어서, 상기 제2 기억 소자의 상기 메모리 칩의 변동 정보는 상기 제2 기억 소자로부터 상기 메모리 칩을 특정하는 어드레스 정보에 기초하여 기록 및 판독 가능한 것을 특징으로 하는 메모리 카드.
제12항에 있어서, 상기 제1 기억 소자는 비휘발성 기억 소자로 구성한 것을 특징으로 하는 메모리 카드.
단일 또는 복수의 메모리 칩을 구비하는 메모리 장치가 탑재되는 회로 기판으로서, 상기 메모리 장치는 메모리 칩에 상기 메모리 칩의 제어 정보를 기억하는 기억부를 포함하는 것을 특징으로 하는 회로 기판.
제10항 내지 제14항 중 어느 한 항에 기재한 메모리 카드를 장착하는 슬롯을 포함하는 것을 특징으로 하는 회로 기판.
제1항 내지 제7항 중 어느 한 항에 기재한 메모리 장치를 포함하는 것을 특징으로 하는 전자 기기.
제10항 내지 제14항 중 어느 한 항에 기재한 메모리 카드가 탑재되는 것을 특징으로 하는 전자 기기.
제15항 또는 제16항에 기재한 회로 기판을 포함하는 것을 특징으로 하는 전자 기기.