KR20080076918A - 타겟 재지정 메모리 셀 중복성을 갖는 메모리 - Google Patents

타겟 재지정 메모리 셀 중복성을 갖는 메모리 Download PDF

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Abstract

중복된 행들을 갖는 메모리 어레이에서, 결함이 있는 셀들이 중복된 행의 중복된 셀들로 개별적으로 리맵핑되도록 하는 방식이 있다. 하나의 중복된 행의 중복된 셀들은 다수의 비-중복된 행의 결함이 있는 셀들을 교체한다. 특정한 하드웨어는 상기 방식을 위해 사용될 수 있거나, 메모리 제어기의 펌웨어가 상기 방식을 구현할 수 있다.
메모리 어레이, 맵핑, 메모리 제어기

Description

타겟 재지정 메모리 셀 중복성을 갖는 메모리{MEMORY WITH RETARGETABLE MEMORY CELL REDUNDANCY}
본 발명은 비휘발성 메모리에 관한 것이고, 특히, 결함이 있는 데이터 저장 유닛들을 교체하기 위한 플래시 메모리의 중복된(redundant) 데이터 저장 유닛의 사용에 관한 것이다.
하나 이상의 집적 회로 칩들 상에 형성된 플래시 EEPROM(Electrically Erasble and Programmable Read Only Memory) 셀들의 어레이(array)를 사용하는, 특히, 소형 팩터 카드들의 형태로 오늘날 사용되는 여러 상업적으로 성공적인 비-휘발성 메모리 제품들이 있다. 별도의 집적 회로 칩 상에서 통상적으로 필수적이지는 않지만, 메모리 제어기는 카드가 제거 가능하게 연결되며 상기 카드 내에 메모리 어레이의 작동을 제어하는 호스트와 인터페이스한다. 이러한 제어기는 전형적으로 마이크로프로세서, 일부 비-휘발성 읽기-전용-메모리(ROM), 휘발성 랜덤-액세스-메모리(RAM), 및 데이터의 프로그래밍 및 판독 동안 제어기를 통과할 때 데이터로부터 오류-정정-코드(ECC)를 계산하는 것과 같은 하나 이상의 특정한 회로를 포함한다. 상업적으로 사용 가능한 카드들의 일부는 CompactFlash™(CF) 카드, 멀티미디어 카드(MMC), 보안 디지털(SD) 카드, 스마트 미디어 카드, 개인용 태그(P-tag) 및 메모리 스틱 카드이다. 호스트들은 개인용 컴퓨터, 노트북 컴퓨터, 개인 디지털 어시스턴트 (PDA), 여러 데이터 통신 장치들, 디지털 카메라, 셀룰러 전화, 휴대용 오디오 플레이어, 자동차 음향 시스템 및 유사한 유형의 장비를 포함한다. 메모리 카드 구현 외에도, 이러한 유형의 메모리는 대안적으로 여러 유형의 호스트 시스템 내에 임베드(embed)될 수 있다.
두 개의 일반적인 메모리 어레이 아키텍처들은 상업적인 애플리케이션, NOR 및 NAND를 입수하였다. 전형적인 NOR 어레이에서, 메모리 셀들은 셀의 열(row)을 따라 신장하는 워드 라인에 연결된 제어 게이트의 행(column) 방향으로 신장하는 드레인 및 근접 비트 라인 소스 확산 사이에 연결된다. 메모리 셀은 소스 및 드레인 사이의 적어도 셀 채널 영역의 일부에 걸쳐 위치된 적어도 하나의 저장 엘리먼트(element)를 포함한다. 그러므로 저장 엘리멘트들 상의 프로그래밍된 레벨의 전하는 셀들의 작동 특성을 제어하고, 이는 그 후에 어드레싱된 메모리 셀들에 적절한 전압을 인가함으로써 판독될 수 있다. 이러한 셀들, 메모리 시스템에서 이들의 용도 및 이들의 제조 방법의 예는 미국 특허 제 5,070,032호, 제 5,095,344호, 제 5,313,421호, 제 5,315,541호, 제 5,343,063호, 제 5,661,053호 및 제 6,222,762호에서 제공된다. 이러한 특허는 모든 다른 특허, 특허 명세서 및 이러한 애플리케이션에서 인용된 다른 공보와 함께 이들 전체가 참조의 방법으로 본원에 통합된다.
NAND 어레이는 개별적인 비트 라인들 및 기준 전위들 사이에 하나 이상의 선택 트랜지스터들과 함께 연결된, 16 또는 32와 같은, 두 개 이상의 메모리 셀의 일련의 스트링(strings)을 사용하여, 셀들의 행을 형성한다. 워드 라인들은 다수의 이러한 행 내에서 셀에 걸쳐 신장한다. 행 내의 개별적인 셀은 스트링에서 나머지 셀들이 턴온되기 어렵게 함으로써 프로그래밍 동안 판독되어 확인되어서, 스트링을 통한 전류 흐름이 어드레싱된 셀에 저장된 전하 레벨에 기초하게 된다. NAND 아키텍처 어레이들 및 메모리시스템의 일부로서 이들 작동의 예들은 미국 특허 제 5,570,315호, 5,774,397호, 6,046,935호 및 제 6,522,580호에서 보여진다.
상기 참조된 특허에서 논의되는 바와 같이, 현재 플래시 EEPROM 어레이의 전하 저장 엘리먼트들은 전도성있게 도핑된 폴리실리콘 물질로부터 전형적으로 형성된, 대부분 일반적으로 전기적으로 전도성있는 플로팅 게이트이다. 플래시 EEPROM 시스템에서 유용한 대안적인 유형의 메모리 셀은 전도성 플로팅 게이트 대신 비-전도성 유전 물질을 사용하여 비-휘발성 방법으로 전하를 저장한다. 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물(ONO)로 형성된 삼층 유전체가 전도성 제어 게이트 및 메모리 셀 채널 상의 반도체 기판의 표면 사이에 샌드위치된다. 셀은 셀 채널로부터 전자들을 질화물에 주입함으로써 프로그래밍되는데, 이들은 제한된 영역에 트랩되어 저장되며 핫 홀(hot hole)들을 질화물에 주입함으로써 지워진다. 유전체 저장 엘리먼트들을 사용하는 여러 특정한 셀 구조들 및 어레이들은 Harari 등에 의한 미국 특허 출원 공보 제 2003/0109093호에서 설명된다.
대부분의 집적 회로 애플리케이션에서와 같이, 일부 집적 회로 기능들을 구현하기 위해 필요로 되는 실리콘 기판 에어리어를 축소(shrink)시키기 위한 압력이 또한, 플래시 EEPROM 메모리 어레이에 존재한다. 소정의 크기의 메모리 카드 및 다른 유형의 패키지들의 저장 용량을 증가시키기 위해서, 또는 용량을 증가시키면서 크기는 감소시키기 위해서, 실리콘 기판의 소정의 에어리어에 저장될 수 있는 디지털 데이터의 양을 증가시키는 것이 계속 바람직하다. 데이터의 저장 밀도를 증가시키는 하나의 방법은 메모리 셀당 1비트 이상의 데이터를 저장하고 및/또는 저장 유닛 또는 엘리먼트당 1비트 이상의 데이터를 저장하는 것이다. 이는 두 가지 이상의 상태(state)로 저장 엘리먼트 전하 레벨 전압 범위(a storage element charge level voltage range)의 윈도우를 분리함(dividing)으로써 성취된다. 네 가지 이러한 상태의 사용은 각각의 셀이 2비트의 데이터를 저장하도록 하며, 여덟 가지 상태는 저장 엘리먼트당 3비트의 데이터를 저장하도록 한다. 플로팅 게이트들을 사용하는 여러 상태의 플래시 EEPROM 구조 및 그의 작동은 미국 특허 제 5,043,940호 및 제 5,172,338호에서 설명되며, 유전체 플로팅 게이트들을 사용하는 구조에 대해서 상술된 미국 특허 출원 공보 제 2003/0109093호에서 설명된다. 여러 상태의 메모리 어레이의 선택된 부분들은 또한 여러 가지 이유로 미국 특허 제 5,930,167호 및 제 6,456,528호에서 설명되는 방법으로 두 가지 상태(2진)로 작동될 수 있다.
전형적인 플래시 EEPROM 어레이의 메모리 셀들은 함께 삭제되는 셀들의 개별적인 블록들로 분리된다. 즉, 블록은 삭제 유닛, 동시에 삭제 가능한 최소 수의 셀들이다. 각각의 블록은 전형적으로 하나 이상의 페이지의 데이터를 저장하는데, 상기 페이지는 하나 이상의 페이지가 여러 서브어레이들 또는 플레인들과 동시에 프로그래밍되거나 판독될 수 있을지라도, 프로그래밍하여 판독하는 최소 유닛이다. 각각의 페이지는 전형적으로 하나 이상의 섹터들의 데이터를 저장하는데, 상기 섹터의 크기는 호스트 시스템에 의해 한정된다. 예시적인 섹터는 512 바이트의 사용 자 데이터를, 마그네틱 디스크 드라이브들과 함께 설정되는 표준에 따라, 이들이 저장되는 블록 및/또는 사용자 데이터에 대한 몇몇 바이트의 오버헤드된 정보를 더하여 포함한다. 이러한 메모리들은 전형적으로 각각의 블록에서 여러 페이지로 구성되며, 각각의 페이지는 다수의 호스트 섹터들의 데이터를 저장한다.
메모리 어레이 내에서 사용자 데이터를 프로그래밍하는 동안 병렬도(degree of parallelism)를 증가시키며 이로부터 사용자 데이터를 판독하기 위해서, 어레이는 전형적으로 서브어레이들로 분리되는데, 일반적으로 플레인이라 칭해지며, 이들은 그들 자신의 데이터 레지스터들 및 다른 회로들을 포함하여 병렬 작동이 섹터의 데이터가 각각의 여러 또는 모든 플레인들과 동시에 프로그래밍될 수 있거나 상기 플레인들로부터 판독될 수 있도록 한다. 단일 집적 회로 상의 어레이는 물리적으로 플레인들로 분리될 수 있거나, 각각의 플레인은 별도의 하나 이상의 집적 회로 칩들로부터 형성될 수 있다. 이러한 메모리 구현의 예는 미국 특허 제 5,798,968호 및 제 5,890,192호에서 설명된다.
메모리를 더욱 효율적으로 관리하기 위해서, 블록들은 가상 블록들 또는 메타블록들을 형성하도록 함께 링크될 수 있다. 즉, 각각의 메타블록은 각각의 플레인으로부터 하나의 블록을 포함하도록 한정된다. 메타블록의 사용은 미국 특허 제 6,763,424호에서 설명되는데, 상기 특허의 전체 내용은 참조의 방법으로 본원에 통합된다. 메타블록은 데이터를 프로그래밍 및 판독하기 위한 목적지로서 호스트 논리 블록 어드레스에 의해 식별된다. 유사하게는, 메타 블록의 모든 블록들이 함께 삭제된다. 이러한 큰 블록들 및/또는 메타블록들과 작동되는 메모리 시스템 내의 제어기는 호스트로부터 수신된 논리 블록 어드레스들(LBA), 및 메모리 어레이 내의 물리 블록 넘버들(PBN) 사이에서 번역(translation)을 포함하는 많은 기능들을 수행한다. 블록들 내의 개별적인 페이지들은 전형적으로 블록 어드레스 내에서 오프셋에 의해 식별된다. 어드레스 번역은 종종 논리 블록 넘버(LBN) 및 논리 페이지의 중간 용어의 사용을 포함한다.
일부 메모리 시스템에서, 물리적 메모리 셀들은 또한 두 개 이상의 존(zone)들로 그룹화된다. 존은 논리적 블록 어드레스들의 규정된 범위가 맵핑되는 메모리 시스템 또는 물리적 메모리의 임의의 구획된 서브 세트일 수 있다. 예를 들어, 64메가바이트의 데이터를 저장할 수 있는 메모리 시스템은 존당 16메가바이트의 데이터를 저장하는 네 개의 존으로 구획될 수 있다. 그 후에 논리적 블록 어드레스들의 범위는 네 개의 그룹으로 분리되는데, 하나의 그룹은 네 개의 존 각각의 물리적 블록들로 할당된다. 논리적 블록 어드레스들은 전형적인 구현에, 각각의 데이터가 논리적 블록 어드레스들이 맵핑되는 단일 물리적 존의 외부에서 결코 기록되지 않도록 제약받는다. 각각 그들 자신의 어드레싱, 프로그래밍 및 판독 회로를 갖는, 플레인들(서브어레이들)로 분리되는 메모리 어레이에서, 각각의 존이 다수의 플레인들로부터 블록을 포함하는 것이 바람직하며, 각각의 플레인들로부터 같은 수의 블록들을 포함하는 것이 전형적이다. 존들은 일차적으로 논리적인 것에서 물리적인 것으로의 번역과 같은 어드레스 관리를 간단하게 하는데 사용되어, 더 작은 번역 테이블, 이러한 테이블을 유지하기 위해 필요로 되는 적은 RAM 메모리 및 메모리의 현재 활성 영역를 어드레싱하기 위해 신속한 액세스 시간의 결과를 가져오 지만, 이들의 제약받는 특성으로 인해, 보다 적은 최적의 웨어 레벨링(wear leveling)의 결과를 가져올 수 있다.
개별적인 플래시 EEPROM 셀들은 전하 저장 엘리먼트 또는 1비트 이상의 데이터를 나타내는 유닛에 많은 전하를 저장한다. 저장 엘리먼트의 전하 레벨은 그의 메모리 셀의 임계 전압(일반적으로 VT라 칭해짐)을 제어하는데, 이는 셀의 저장 상태를 판독하는 것의 기본으로서 사용된다. 임계 전압 윈도우는 일반적으로 여러 범위로 분리되는데, 하나는 메모리 셀의 두 개 이상의 저장 상태 각각에 대한 것이다. 이러한 방법으로, 셀은 1비트의 데이터를 유지할 수 있거나, 여러 전압 범위의 수에 기초하여 2비트 이상의 데이터를 유지할 수 있다. 이러한 범위들은 개별적인 셀들의 저장 상태를 결정(determine)하는 것을 허용하는 명목상의 감지 레벨을 포함하는 보호 주파수대에 의해 나뉜다. 이러한 저장 레벨들은 종종 이웃하는 또는 다른 관련된 메모리 셀들, 페이지들 또는 블록들에서 수행되는 작동들을 프로그래밍하고, 판독하거나 삭제하는 것을 방해하는 전하의 결과로서 시프트(shift)한다. 그러므로 오류 정정 코드(ECC)들은 전형적으로 제어기에 의해 계산되고, 필요로 된다면, 데이터를 확인하고 어떤 레벨의 데이터 정정을 수행하기 위해서 판독하는 동안 프로그래밍되어 사용되는 호스트 데이터와 함께 저장된다. 또한, 전하 레벨들을 시프팅하는 것은 작동들을 방해하는 것이 그들을 그들의 한정된 범위들 밖으로 완전히 시프팅하도록 하여, 오류가 있는 데이터가 판독되도록 하기 전에 때때로 이들의 상태 범위들의 중심에 재저장될 수 있다. 데이터 리프레시(refresh) 또는 스크 럽(scub)이라 칭해지는, 이러한 프로세스는 미국 특허 제 5,532,962호 및 제 5,909,449호에서 설명되는데, 이러한 특허들은 본원에 참조의 방법으로 완전히 통합된다.
메모리 어레이의 메모리 셀들은 때때로 결함이 있을 수 있다. 셀들은 제조 결함으로 인해서 새로운 메모리 칩에 결함이 있을 수 있거나, 칩의 사용 동안 결함이 있게 될 수 있다. 셀이 사용 동안 결함이 있게 되는 곳에서, 셀을 삭제하고, 셀에 기록하거나 셀로부터 판독하는 것의 실패에 의해 결함이 검출될 수 있다. 이러한 결함들을 처리하기 위한 하나의 방법은 메모리의 결함이 있는 부분에 저장될 데이터를 다른 위치에 저장하는 것이다. 결함이 있는 위치로부터 대체 위치로 데이터를 리맵핑하는 것은 발명의 명칭이 "Non-volatile memory system card with flash erasable sectors of EEPROM cells including a mechanism for substituting defective cells"인 미국 특허 제 5,535,328호에서 설명되며, 이 특허는 참조의 방법으로 본원에 완전히 통합된다. 결함이 있는 셀은 여러 위치에 리맵핑될 수 있거나, 전체 섹터가 다른 위치에 리맵핑될 수 있다. 결함이 있는 셀로부터 멀리 데이터를 다시 위치시키는 다른 방식은 발명의 명칭이 "Device and method for defect handling in semi-conductor memory"인 미국 특허 제 5,200,959호에서 설명되며, 이 특허는 참조의 방법으로 본원에 완전히 통합된다. 전체 블록의 데이터는 또한 메모리 어레이의 하나의 블록에서 결함이 있는 셀이 발견될 때 이러한 방법으로 재배치(relocate)될 수 있다.
결함이 있는 셀을 관리하는 또 다른 방식은 발명의 명칭이 "Flash EEPROM array data and header file structure"인 미국 특허 제 5,438,573호에서 설명되며, 이 특허는 참조의 방법으로 본원에 완전히 통합된다. 이러한 방식은 결함이 있는 메모리 셀에 대응하는 데이터의 비트를 열의 다음 셀로 재배시킨다. 다음 셀에 대응하는 비트는 그의 이웃 등으로 재배치되어, 열의 비트들이 1비트마다 푸쉬(push)된다. 중복된 비트들은 데이터가 여전히 열에 적합하도록 각각의 열에 제공된다.
결함이 있는 셀들은 전형적으로 사용자에 의해 메모리 칩의 사용 전에 공장에서 행해지는 테스트 절차 또는 결함들이 일반적으로 메모리 제어기에 의해 발견되는 일반적인 사용 동안 여러 방법으로 검출될 수 있다. 공장의 테스트는 일반적으로 제조로부터 야기되는 물리적인 결함을 찾는다. 이러한 테스트는 테스트를 위해 메모리 시스템에 연결되지만, 테스트가 완료된 후에 연결 해제되는 전용 테스트 장비를 사용한다. 결함이 있는 에어리어는 영구적인 방법으로 리맵핑된다. 결함들은 임의의 셀들이 특정된 제한 내에서 수행이 실패했는지 보기 위해 메모리 어레이의 일부들을 프로그래밍, 판독 및 삭제하도록 함으로써 발견될 수 있다. 잠재적인 결함들은 또한 발명의 명칭이 "Latent defect handling in EEPROM devices"인 미국 특허 제 5,428,621호에서 설명된 것처럼 검출될 수 있는데, 이 특허는 참조의 방법으로 본원에 완전히 통합된다.
일부 종래 디자인에서, 셀들의 중복된 행들은 메모리 어레이에서 결함이 있는 행들을 교체하기 위해서 제공된다. 이러한 중복된 행들은 메모리 어레이에 어떠한 결함도 없다면 임의의 데이터를 저장하지 않는다. 도1은 종래 기술에 따른 중복 된 행들의 사용에 대한 예를 도시한다. 메모리 어레이의 테스트 동안, 메모리 셀이 결함이 있다는 것이 발견된다. 결함은 오염, 프로세싱 실패, 또는 일부 다른 원인의 결과일 수 있다. 결함이 있는 셀(101)이 행(1)에서 만나게 될 때, 행(1)은 결함이 있다고 여겨지고, 중복된 행(A)으로 맵핑된다. 이러한 맵핑은 행(1)이 사용되지 않는 몇몇 방법으로 기록된다. 전형적으로, 맵핑은 결함이 있는 행을 나타내는 퓨즈(fuse)들을 태움으로써 기록된다. 리맵핑하기 위한 것이 아니라면 행(1)으로 송신될 임의의 데이터가 중복된 행(A)으로 이제 송신된다. 결함이 있는 셀(101)은 교체 셀(103)로 교체된다. 게다가, 결함이 없는 행(1)의 모든 다른 셀들이 또한 중복된 행(A)에서 셀들에 의해 교체된다.
도2는 도1에 도시된 행 교체를 수행하는 메모리 시스템(200)의 간략화된 도면을 도시한다. 테스트 동안, 플래시 퓨즈는 결함이 있는 행의 위치를 나타내기 위해서 태워진다. 플래시 퓨즈는 퓨즈로 취급되는 셀들의 그룹 또는 플래시 셀이지만, 전형적인 퓨즈들이 재프로그래밍 가능할 수 있다는 것과는 다르다. 플래시 메모리 셀 어레이(221)의 각각의 비-중복된 행들에 대해서 하나의 퓨즈가 있을 수 있다. 메모리 시스템(200)이 구동될 때, 플래시 퓨즈들(220)은 행 중복성 제어 레지스터(222) 내에서 판독되어, 결함이 있는 행의 위치 및 그의 교체가 레지스터의 콘텐츠에 의해 나타내진다. 호스트가 메모리 액세스 명령을 송신할 때, 어드레싱될 물리적인 어드레스는 행 중복성 제어 레시스터(222)의 행 어드레스들과 비교된다. 결함이 있는 행이 나타내진다면, 결함이 있는 행에 액세스를 시도하는 대신, 교체 행에 액세스한다. 그러므로 행 중복성 제어 레지스터(222)는 교체 행 어드레스를 Y-어드레스 디코드 회로 소자(224)에 제공하여, 결함이 있는 행에 액세스하지 않는다. 하나 이상의 결함이 있는 행이 이러한 방법으로 교체될 수 있다. 전형적으로, 다수의 교체 행(226)이 다수의 행들이 교체될 수 있게 제공된다. 도1은 N+1개의 비-중복된 행들(0 내지 N개의 행들) 및 네 개의 중복된 행들(A 내지 D개의 행들)을 도시한다. 워드 라인들은 행에 직각으로 어레이에 걸쳐서 신장하여, 두 개의 중복된 및 비-중복된 행들에 통해 신장한다.
결함이 있는 셀은 항상 완전히 사용할 수 없는 셀이 아니고, 특정화된 성능 제한 밖에서 간단히 작동할 수 있다. 예를 들어, 임의의 여러 전압 펄스들 이후에 프로그래밍되지 않은 셀은 부가적인 펄스들이 제공된다면 프로그래밍할 수 있을지라도 결함이 있다고 여겨질 수 있다. 선택된 성능 제한들은 발견된 결함이 있는 셀들의 수를 결정한다. 높은 성능 제한을 설정함으로써, 전체 성능이 증진될 수 있지만(예컨대, 프로그램 시간이 감소될 수 있다), 여러 결함이 증가될 것이다. 낮은 성능 제한들을 설정하는 것은 성능을 낮추면서 여러 결함을 감소시킨다.
상술된 도1 및 도2의 종래 행 교체 방식은 메모리 어레이가 하나 이상의 결함있는 셀들로 작동되도록 허용하는 반면, 이는 여러 단점들이 있다. 이러한 방식은 결함이 있는 셀들을 갖는 비-중복된 행, 일반적으로 결함당 하나의 중복된 행이 있는 만큼 많은 중복된 행들을 요구한다. 중복된 행들은 칩 상에서 유용한 공간을 차지하며 칩을 생산하는 비용을 더 비싸게 한다. 부가적인 중복된 행들이 제공될수록, 비용은 더 비싸진다. 그러나 매우 적은 중복된 행들이 제공된다면, 일부 칩들을 수리하기에 충분하지 않은 중복된 행들이 있어서 칩을 사용할 수 없다. 그러므 로 생산량은 매우 적은 중복된 행들이 제공된다면 손해를 입을 수 있다. 더 새로운 메모리 어레이들은 더 많은 메모리 셀을 가지며 소형인데, 이는 메모리 어레이에서 결함의 수를 증가시키는 경향이 있다. 또한, 부가적인 셀들이 큰 페이지들에서 함께 프로그래밍됨에 따라, 프로그래밍 시간은 셀들이 교체되지 않는다면 적은 수의 느린 셀들에 의해 제한되는 경향이 있다. 그러므로 결함이 있는 셀들의 교체가 새로운 메모리 시스템에 중요하다.
그러므로 결함이 있는 셀들을 맵핑하는 부가적인 공간 효율적인 방법에 대한 요구가 있다. 또한, 이러한 맵핑을 더 효율적으로 수행하는 회로 소자를 포함하는 메모리 시스템들에 대한 요구가 있다.
타겟 재지정 메모리 셀 중복성 방식(retargetable memory cell redundancy scheme)은 이들이 결함이 있는 셀들을 포함할 때, 전체 행들을 중복된 행들로 맵핑하는 대신 결함이 있는 셀들을 중복된 행의 중복된 셀들로 개별적으로 맵핑하는 것을 허용한다. 다수의 행들에서 결함이 있는 셀들은 이러한 방법으로 동일한 중복된 행들로 맵핑될 수 있다. 전체 행은 단지 행에서 하나 이상의 셀들이 결함이 있기 때문에 결함이 있다고 여겨질 필요는 없다. 이는 중복된 행에서 이용 가능한 공간의 매우 효율적인 사용을 허용한다.
결함이 있는 셀들을 검출하고, 이들을 중복된 행들의 중복된 셀들로 맵핑하는 것은 메모리 시스템이 사용자 데이터를 저장하는데 사용되기 전에 초기 테스트 및 환경 설정 작동(configuration operation)의 일부로서 행해진다. 맵핑은 일반적으로 영구적이어서 임의의 결함이 있는 셀들은 메모리 시스템의 존속기간 동안 사용되지 않는다. 결함 맵핑 데이터(defect mapping data)는 결함이 있는 행들 또는 메모리 어레이의 셀들의 위치를 기록하며, 초기 테스트 및 환경 설정 동안 발생되어 저장된다. 결함 맵핑 데이터는 플래시 메모리의 일부 또는 전용 메모리에 저장될 수 있다.
(초기 테스트 및 환경 설정 이후에) 메모리 시스템의 일반적인 작동 동안, 결함이 있는 셀에 액세스하기 위한 임의의 시도는 리디렉트되고(redirect), 교체 셀이 대신 액세스된다. 행 및 열 어드레스들 둘 다는 이러한 리디렉션이 일어나도록 결함이 있는 셀 어드레스들의 행 및 열 어드레스들에 부합해야만 하지만, 종래 기술 방식에서는 단지 행 어드레스들만이 부합되어야만 한다.
개별적인 셀 교체 및 행 교체 둘 다는 동시에 동일한 메모리 시스템에서 구현될 수 있다. 일반적으로, 행 교체는 모든 메모리 셀들이 결함이 있거나, 임계 수 이상이 결함이 있는 임의의 행에 대해 우선 행해진다. 그 결과, 나머지 비-중복된 행들의 개별적인 셀들은 전체 행들의 교체를 위해 필요로 되지 않는 중복된 행들으로 맵핑될 수 있다. 셀들은 또한 하나 이상의 셀이지만 전체 행보다는 작은 중간 크기 그룹으로 교체될 수 있다. 이러한 중간 크기 그룹의 일례는 직렬로 모두 연결된 NAND 스트링에서 메모리 셀들에 의해 형성되는 그룹이다.
셀 교체 방식은 메모리 어레이에 근접하게 위치되고 메모리 어레이로서 동일한 칩 상에 있는 회로들을 사용하여 구현될 수 있다. 이러한 회로는 종래 기술의 임의의 회로와 유사하지만, 리맵핑되어온 결함이 있는 셀들의 열 어드레스들과 열 어드레스들의 비교를 허용하도록 부가적인 회로 소자를 포함한다. 대안적으로, 셀 교체 방식은 결함 맵핑 데이터로부터의 어드레스들과 액세스될 어드레스들을 비교하기 위해 메모리 제어기를 사용하여 구현될 수 있다. 이러한 방식은 하드웨어를 바꾸지 않고 구현될 수 있고 단지 메모리 제어기 펌웨어의 교체만을 요구한다.
플래시 메모리들은 셀들이 개별적으로 삭제되는 것이 아니라, 블록의 유닛으로 삭제되는 삭제 가능한 블록이다. 블록들은 일반적으로 다수의 행에 걸쳐 신장한다. 블록은 중복된 행들 및 비-중복된 행들 둘 다에 걸쳐 신장할 수 있고, 블록 내의 결함이 있는 셀들은 동일한 블록에서 중복된 셀들로 맵핑된다. 그러므로 논리적으로 연속적인 데이터를 포함하는 중복된 셀들 및 비-중복된 셀들은 함께 삭제된다.
도1은 종래 기술의 행 교체 방식을 도시하는 도면.
도2는 도1의 행 교체 방식을 수행하는 주변 회로 소자 및 종래 메모리 어레이를 도시하는 도면.
도3은 본 발명의 양상을 지원하는 메모리 시스템을 도시하는 도면.
도4는 도3의 메모리 시스템의 메모리 어레이의 블록 구조를 도시하는 도면.
도5A는 워드 라인들 및 비트 라인들에 의해 연결된 다수의 NAND 스트링을 갖는 도4의 블록(100)의 구조를 도시하는 도면.
도5B는 도5A의 NAND 스트링의 더 상세한 도면.
도6은 본 발명의 실시예에 따라 리맵핑하는 중복된 셀 및 중복된 행의 예를 도시하는 도면.
도7은 도6에 도시된 바와 같은 중복된 셀 및 중복된 행-리맵핑 방식을 수행하기 위해서 테스트 및 환경 설정 작동을 위한 흐름도를 도시하는 도면.
도8은 도6의 것과 같은 중복된 셀 및 중복된 행-리맵핑 방식을 수행하는데 사용되는 회로소자의 블록도.
도9는 도6의 것과 같은 중복된 셀 및 중복된 행-리맵핑 방식을 수행하는데 사용되는 대안적인 하드웨어의 블록도.
도3은 본 발명의 양상을 포함하는 메모리 시스템(330)을 도시한다. 메모리 시스템(330)은 호스트(도시되지 않음)에 연결되며 호스트와 통신한다. 전형적으로, 호스트 및 메모리 시스템 사이의 이러한 통신은 표준 인터페이스를 통해 일어난다. 일부 예에서, 메모리 시스템(330)과 같은 메모리 시스템은 표준 인터페이스를 갖는 제거 가능한 메모리 카드의 일부이어서 이전에 목록화된 것과 같은 표준에 따라 여러 호스트에 연결될 수 있다. 대안적인 배열(arrangement)에서, 메모리 시스템(330)과 같은 메모리 시스템은 호스트 시스템에 임베드되어, 호스트 시스템에 영구적으로 연결될 수 있다.
메모리 시스템(330)은 호스트로부터 수신된 명령어에 응답하여 메모리 어레이(1)의 작동을 제어하는 제어기(20)를 포함한다. 제어기(20)는 마이크로프로세서, RAM, 플래시, 버퍼, 레지스터, 오류 정정 코드(ECC) 회로 및 메모리 시스템(330)을 관리하기 위한 다른 회로를 포함할 수 있다. 호스트로부터 수신된 데이터는 호스트 기록 명령어가 수신될 때 제어기(20)의 지시하에 메모리 어레이(1)에 저장된다. 예를 들어, 이러한 데이터가 기록되는 물리적 위치들은 제어기에 의해 일반적으로 결정된다. 제어기(20)는 초기 환경 설정 동안 제어기(20)에 로딩될 수 있는 펌웨어에 따라 작동한다. 데이터는 판독 명령이 호스트로부터 수신될 때 제어기(20)의 지시하에 메모리 어레이(1)로부터 판독된다. 전형적으로, 제어기(20)는 호스트 데이터의 논리-대-물리 맵핑의 기록을 유지하여, 데이터가 논리적 어드레스에 따라 호스트에 의해 식별될 때, 데이터가 메모리 어레이(1)에서 정확한 물리적 어드레스에 액세스될 수 있다.
제어기(20)는 제어기(20) 및 메모리 어레이(1) 사이의 주변 회로를 통해 메모리 어레이(1)과 통신한다. 주변 회로는 열 제어 회로(3), 행 제어 회로(2), 데이터 입력/출력 회로(6), 상태 머신(8) 및 명령 회로(7)를 포함한다. 부가적인 주변 회로가 또한 사용될 수 있지만, 명료하게 나타내기 위해 도3에 도시되지 않는다. 특정한 명령이 제어기(20)로부터 명령 회로(7)로 송신될 때, 상태 머신(8)은 열 제어 회로(3) 및 행 제어 회로(2)로 적절한 신호들을 발행함으로써 명령을 실행하도록 구성된다. 상태 머신(8)이 작동을 완료할 때, 신호를 명령 회로(7)로 리턴시키는데, 이는 작동이 완료되었음을 제어기(20)에 차례로 나타낸다. 제어기(20), 메모리 어레이(1) 및 주변 회로는 단일 칩 상에 모두 함께 형성될 수 있다. 대안적으로, 메모리 어레이 및 주변 회로들은 하나의 칩 상에 형성되며 제어기는 제어기 칩(21) 및 메모리 어레이 칩(22) 사이의 점선 분리 메모리 시스템(330)으로 도시되는 바와 같이 다른 칩 상에 형성된다.
메모리 어레이(1)은 블록들의 삭제 가능한 유닛으로 구성된다. 전하 저장 메모리 장치들의 프로그래밍은 단지 그의 전하 저장 엘리먼트에 전하를 더 부가하는 결과를 가져올 수 있다. 그러므로 프로그램 작동 전에, 전하 저장 엘리먼트에서 기존의 전하는 제거되어야만 한다(또는 삭제되어야만 한다). 삭제 회로(도시되지 않음)는 하나 이상의 블록들의 메모리 셀들을 삭제하기 위해 제공된다. EEPROM과 같은 비휘발성 메모리는 셀들의 전체 어레이 또는 어레이의 상당한 그룹의 셀들이 전기적으로 함께 삭제(즉, 순식간에)될 때 "플래시" EEPROM이라 칭해진다. 일단, 삭제되면, 셀들의 그룹은 재프로그래밍될 수 있다. 함께 삭제 가능한 셀들의 그룹은 하나 이상의 어드레싱 가능한 삭제 유닛을 구성할 수 있다. 삭제 유닛 또는 블록은 전형적으로 하나 이상의 페이지의 데이터를 저장하는데, 상기 페이지는 하나 이상의 페이지가 단일 작동으로 프로그래밍되거나 판독될 수 있을지라도, 프로그래밍 및 판독 유닛이다. 각각의 페이지는 전형적으로 하나 이상의 섹터의 데이터를 저장하는데, 상기 섹터의 크기는 호스트 시스템에 의해 한정된다. 마그네틱 디스크 드라이브들과 함께 설정되는 표준에 따라, 이들이 저장되는 블록 및/또는 사용자 데이터에 대한 몇몇 바이트의 오버헤드된 정보를 더하는, 512 바이트의 사용자 데이터의 섹터가 그 예이다.
도4는 다수의 블록을 포함하는 메모리 어레이(1)의 구조를 도시하는데, 블록은 삭제의 최소 유닛이다. 이러한 예에서, 메모리 어레이는 블록(100)을 포함하는 1024개의 블록(0 내지 1023 블록)을 가지며, 이는 상세히 후술될 것이다. 그러나 일부 메모리 어레이들은 더 많은 블록들을 가질 수 있다. 블록들은 또한 함께 삭제 되어 단일의 큰 블록으로 취급되는 메타블록들을 형성하도록 링크될 수 있다. 일부 메모리들에서, 블록들은 플레인들 내에 어레이될 수 있는데, 여기서 플레인은 임의의 판독/기록 회로를 공유하는 블록들의 그룹이다.
도5A 및 도5B는 본 발명의 양상을 사용하는 NAND 메모리 어레이(1)의 구조에 대한 예를 도시한다. 블록(100)은 다수의 NAND 스트링(50a,50b,…,50c)으로 구성되는데, 각각의 스트링은 직렬로 다수의 플로팅 게이트 셀들을 갖는다. 도5A에 도시되지 않은 부가적인 스트링들은 스트링(50b) 및 스트링(50c) 사이에 위치된다. 도5A는 스트링(50a,50b,…,50c)이 어레이의 일부(블록(100))을 형성하도록 함께 링크되는 방법을 도시한다. 비트 라인들(51a,51b…51c)은 수직으로 뻗으며, 이들에 연결된 다수의 스트링을 갖는다. 단일 비트 라인에 연결된 NAND 스트링들은 행을 형성한다. 예를 들어, 비트 라인(51a)에 연결된 스트링들(50a,50d,…,50x)은 행(55a)을 형성하며, 비트 라인(51b)에 연결된 스트링들(50b,50e,…,50y)은 행(55b)을 형성한다. 행(55a) 및 행(55b)은 비-중복된 행들이다. 스트링들(50c,50f,…,50z)은 중복된 행(55c)을 형성한다. 블록(100)과 같은 블록은 도시된 바와 같이 다수의 행들을 통해서 신장할 수 있다. 행들은 다수의 블록들을 통해 수직 방향으로 신장할 수 있다. 중복된 행들은 결함이 있지 않은 한, 일반적으로 데이터를 포함하지 않는 행이다. 비-중복된 행은 이들이 위치되는 메모리의 일부가 삭제되지 않을 때 일반적으로 데이터를 포함한다. 메모리 어레이에 저장된 데이터는 호스트 데이터, ECC 데이터, 일부 형태의 헤더 데이터, 제어기에 의해 저장되는 제어 데이터 또는 일부 다른 데이터일 수 있다. 수평 방향으로, 워드 라인들은 블록들에 걸쳐 신장한다. 소스 라인들은 또한 블록들을 걸쳐 신장하며 NAND 스트링의 단부에 연결된다. 워드 라인에 의해 연결되는 셀들의 세트는 메모리 어레이의 열로 여겨질 수 있다. 블록(100)은 워드 라인들에 의해 연결된 NAND 스트링들(50a,50b…50c)로 만들어진다. 블록(100)의 셀들은 함께 삭제되며 개별적으로 삭제 가능하지 않다.
5B는 NAND 스트링들 내로 구성된 메모리 셀들의 스트링(50a)을 개략적으로 도시한다. 그들의 소스들 및 드레인들에 의해 데이지 체인(daisy-chain) 방식으로 연결된 일련의 메모리 트랜지스터(M1,M2,…Mn)(n=4,8,16 또는 그 이상)로 구성된다. 선택 트랜지스터들(S1,S2)의 쌍은 스트링(50a)을 나머지 메모리 어레이에 NAND 스트링들의 소스 단자(terminal)(54) 및 드레인 단자(56)를 통해 연결하는 것을 제어한다. 메모리 어레이에서, 소스 선택 레지스터(S1)가 턴온될 때, 소스 단자는 소스 라인에 결합된다. 유사하게는, 드레인 선택 트랜지스터(S2)가 턴온될 때, NAND 스트링의 드레인 단자는 메모리 어레이의 비트 라인에 결합된다. 체인에서 각각의 메모리 트랜지스터는 의도된 메모리 상태를 나타내기 위해서 소정량의 전하를 저장하도록 전하 저장 엘리먼트를 갖는다. 각각의 메모리 트랜지스터의 제어 게이트는 판독 및 기록 작동에 대하여 제어를 제공한다. 각각의 선택 트랜지스터들(S1,S2)의 제어 게이트는 그의 소스 단자(54) 및 드레인 단자(56) 각각을 통해 NAND 셀로의 제어 액세스를 제공한다.
NAND 스트링 내에 어드레싱된 메모리 트랜지스터가 프로그래밍 동안 판독되어 확인될 때, 이러한 제어 게이트는 적절한 전압이 인가된다. 동시에, NAND 스트링(50)에 비-어드레싱된 메모리 트렌지스터의 나머지는 완전히 그들의 제어 게이트 상의 충분한 전압의 인가에 의해 턴온된다. 이러한 방법으로, 전도성 경로는 스트링의 드레인 단자(56)로 개별적인 메모리 트랜지스터의 드레인에 대한 것과 마찬가지로, 개별적인 메모리 트랜지스터의 소스로부터 NAND 스트링의 소스 단자(54)로 효율적으로 생성된다. 블록(100)은 메모리 어레이의 중복된 행들 및 비-중복된 행들 둘 다에 걸쳐서 신장한다. 블록(100) 내의 결함이 있는 셀들은 또한 블록(100) 내에 있는 중복된 셀들로 맵핑될 수 있다.
도6은 본 발명의 실시예에 따른 중복된 행 맵핑을 도시한다. 종래 중복된 행들과 달리, 도6의 중복된 행(B)은 메모리 어레이(600)의 하나 이상의 비-중복된 행(행 2 및 3)으로부터 맵핑된 데이터를 포함한다. 행(2)의 제1 결함이 있는 셀(602)은 중복된 행(B)의 중복된 셀(604)로 맵팽된다. 행(3)의 제2 결함이 있는 셀(606)은 중복된 행(B)의 다른 중복된 셀(608)로 맵팽된다. 그러므로 하나의 중복된 행(행B)은 메모리 어레이(600)에서 두 개의 상이한 비-중복된 행들(행2 및 행3)로부터 데이터를 저장하는데 사용된다. 이러한 방법으로, 하나의 중복된 행은 메모리 어레이에서 다수의 결함을 정정하는데 사용될 수 있다. 이는 메모리 어레이에서 각각의 결함에 대한 전체 중복된 행이 사용되는 종래 방식보다 매우 효율적이다. 도시된 실시예에서, 셀들은 결함이 행에서 발견될 때 행의 모든 셀들을 맵핑하는 대신, 열을 기초로 하여 맵핑된다. 그러므로 결함이 있는 셀들(602,606)만이 중복된 행(B)으로 맵핑될 수 있다. 결함이 없는, 행(2,3)의 다른 셀들은 중복된 행(B)으로 맵핑되지 않는다.
결함이 있는 셀들은 동일한 열에 있는 중복된 행의 셀로 맵핑된다. 이는 결 함이 있는 셀 및 이를 교체하는 중복된 셀이 워드 라인을 공유한다는 것을 의미한다. 이러한 방식으로, 워드 라인을 따라 하나의 결함이 있는 셀만이, 중복된 행으로 맵핑될 수 있다. 그러나, 하나 이상의 중복된 행이 사용 가능한 곳에서, 열을 따라 각각의 결함이 여러 중복된 행으로 맵핑될 수 있으므로, 열에서 허용할 수 있는 결함의 수는 사용 가능한 중복된 행의 수만큼 많을 수 있다. 예를 들어, 도6은 행(1)의 결함이 있는 셀(610)을 도시한다. 결함이 있는 셀(610) 및 행(2)의 결함이 있는 셀(602) 둘 다가 열(612)에 있다. 중복된 행(B)의 셀(604)이 셀(602)로부터의 데이터에 대해 사용되기 때문에, 결함이 있는 셀(610)은 중복된 행(C)의 중복된 셀(614)로 맵핑된다. 도6의 중복된 행 맵핑 방식은 도5A 및 도5B에 도시된 바와 같은 NAND 구조를 갖거나 또는 NOR 구조를 갖거나 또는 다른 구조를 갖는 메모리 어레이에서 수행될 수 있다.
다수의 행으로부터 맵핑된 데이터를 갖는 중복된 행들 외에도, 종래 방법으로 작동하는 부가적인 중복된 행들이 있다. 이러한 행들은 전체 비-중복된 행들을 교체하여, 비-중복된 행의 모든 셀이 중복된 행의 셀에 의해 교체된다. 이는 비-중복된 행이 결함이 있다고 여겨질 때 행해질 수 있다. 이는 행의 모든 셀들이 결함이 있거나(읽기에 부적당함) 행의 임계수 이상의 셀들이 결함이 있기 때문일 수 있다. 예를 들어, 도6은 중복된 행(A)에 맵핑된 결함이 있는 비-중복된 행(0)을 도시하는데, 이는 교체 행이 된다.
중복된 셀들로 결함이 있는 셀들을 맵핑하는 것(및 중복된 행들로 결함이 있는 행들을 맵핑하는 것)은 초기 테스트 및 환경 설정 작동의 일부로서 행해질 수 있거나, 사용자 데이터가 메모리 시스템에 이미 저장된 후 나중에 행해질 수 있다. 일부 예에서, 중복된 행들은 단지 메모리 시스템이 판매되거나 사용되기 전에 공장에서 전형적으로 수행되는 초기 테스트 및 환경 설정 작동 동안 리맵핑을 위해 사용된다. 이후에 발생하거나 이후에 발견되는 결함들은 다른 방법으로 처리될 수 있다. 초기 테스트 및 환경 설정 동안 리맵핑하는 것은 영구적이며, 그래서 리맵핑은 퓨즈를 사용하는 바와 같이 되돌릴 수 없는 방법으로 기록된다.
도6에 도시된 재배치는 단일 비트 또는 전체 행인 반면, 다른 유닛의 교체가 또한 가능하다. 예를 들어, 도5A 및 도5B에 도시된 바와 같은 NAND 메모리에서, 스트링이 결함이 있는 메모리 셀을 포함하는 셀들의 스트링을 교체하는 것이 편리할 수 있다. 그러므로 예를 들어, 도5A의 스트링(50a)이 결함이 있는 셀을 포함한다면, 비트 라인(51a)에 연결된 스트링(50d)과 같은 다른 스트링을 맵핑하지 않고 스트링(50c)에 의해 교체될 수 있다.
도7은 본 발명의 실시예에 따른 메모리 어레이상에서 초기 테스트 및 환경 설정 작동의 흐름도를 도시한다. 도시된 이러한 테스트 및 환경 설정은 제조된 이후 호스트와 사용되기 전에 메모리 어레이에 연결된 테스트 장비를 사용하여 수행될 수 있다. 메모리 어레이는 일반적으로 제어기 및 다른 회로로부터 격리되어 테스트된다. 카드 레벨 테스트는 또한 수행될 수 있지만 일반적으로 메모리 어레이에서 결함을 나타내지 않는다. 우선, 테스트는 메모리 어레이(720)에 결함이 있는 셀이 있는지 여부를 결정하기 위하여 행해진다. 이는 메모리 어레이로 테스트 데이터를 프로그래밍함으로써 행해질 수 있고 그 후에 이를 다시 판독한다. 데이터가 소 정의 시간 내에 프로그래밍될 수 없다면, 셀은 결함이 있다고 여겨질 수 있다. 셀로부터 다시 판독된 데이터가 그것에 기록된 것과 동일하지 않다면, 셀은 결함이 있는 것으로 여겨질 수 있다. 셀이 삭제 작동 동안 소정의 시간 내에 삭제된 상태에 도달하지 않는다면, 셀은 또한 결함이 있는 것으로 여겨질 수 있다. 대안적으로 누설 전류는 결함이 있는 셀들을 식별하기 위해 측정될 수 있거나, 결함이 있는 셀들을 식별하는 일부 다른 수단들이 사용될 수 있다. 전체 메모리 어레이는 메모리 어레이에서 모든 결함이 있는 셀들의 위치를 결정하기 위해서 결함이 있는 셀들이 테스트될 수 있다. 그 후에, 메모리 어레이의 임의의 행이 임계 수 이상의 결함이 있는 셀들(722)을 갖는지 여부가 결정된다. 행이 임계 수 이상의 결함이 있는 셀들을 갖는다면, 전체 행이 중복된 행(724)에 의해 교체된다. 이는 종래 기술의 행 교체와 유사하다. 일례에서, 임계수는 행의 셀들의 수와 동일하다. 이러한 경우에, 전체 행은 행의 모든 셀들이 결함이 있는 경우에만 교체된다. 행의 모든 셀들보다 결함이 적은 경우에, 이들은 개별적으로 교체된다. 결함이 있는 행들을 맵핑한 후에, 개별적인 결함이 있는 셀들이 하나 이상의 결함이 있는 행들(726)의 중복된 셀들로 맵핑된다. 하나의 중복된 행은 이러한 방법으로 다수의 비-중복된 행들로부터 맵핑된 데이터를 포함할 수 있다. 결함이 있는 셀들을 중복된 셀들로 맵핑하는 것은 영구적인 방법으로 기록되어(728) 정보는 미래에 사용하기 위해 메모리 어레이에 남겨진다. 이러한 결함 맵핑 데이터를 영구적으로 기록하는 하나의 방법은 결함이 있는 메모리 셀들의 위치 및 이들의 교체를 나타내는 퓨즈들 또는 안티퓨즈(anti-fuse)들을 사용하는 것이다. 결함 맵핑 데이터를 영구적으로 기록하는 다 른 방법은 이러한 데이터의 저장에 전용되며 이후에 삭제되지 않도록 구성된 비휘발성 메모리의 일부에 상기 데이터를 저장하는 것이다. 이는 하드웨어 또는 소프트웨어를 통해 행해질 수 있다. 결함 맵핑 데이터를 영구적으로 저장하는 다른 방법들이 또한 사용될 수 있다.
도8은 본 발명의 양상들을 포함하는, 플래시 메모리 셀 어레이(843)을 포함하는 메모리 시스템(841)의 예를 도시한다. 플래시 퓨즈들(840)은 임의의 종래 시스템들에서와 같이 존재한다(레이저 퓨즈들 또는 일부 등가 구조가 또한 사용될 수 있다). 플래시 퓨즈들(840)에 저장된 결함 맵핑 데이터는 열 중복성 제어 레지스터(842)에 우선 로딩된다. 열 중복성 제어 레지스터(842)는 열 어드레스 레지스터(844)로부터 입력을 갖는다. 이러한 입력은 판독될 다음 열의 열 어드레스가 열 중복성 제어 레지스터(842)로 전송되도록 한다. 열 어드레스는 (플래시 퓨즈들로부터 로딩된) 열 중복성 제어 레지스터(842)의 열 어드레스들과 비교되어 열에 임의의 결함이 있는지 여부를 결정한다. 열 어드레스가 열 중복성 제어 레지스터(842)의 열 어드레스와 동일하지 않다면, 어드레싱 된 열에 결함이 있는 셀이 없으며, 열은 중복된 행(844)을 액세스하지 않고 디폴트(default) 행 어드레스들을 사용하여 어드레싱될 수 있다. 열 어드레스 레지스터(844)로부터의 열 어드레스가 열 중복성 제어 레지스터(842)의 열 어드레스에 일치한다면, 이는 어드레싱된 열의 결함을 포함하는 비-중복된 행 대신에 어드레싱될 중복된 행을 결정하는 행 중복성 제어 레지스터(846)로 시그널링된다. 이러한 열에 대해서 Y-어드레스 디코드 회로(848)에 제공되는 행 어드레스들은 결함이 있는 셀을 포함하는 비-중복된 행이 아니라 중복된 행을 나타낸다. 그러므로 중복된 행들은 열을 기초로 하여 액세스되는 반면, 종래 기술에서는 액세스는 열 어드레스에 독립적이다. 여기서, 열 및 행 어드레스들 둘 다는 기록된 결함 위치가 일치해야만 하는 반면, 종래 기술에서는, 행 어드레스만이 일치할 필요가 있다. 이러한 열을 기초로 하는 맵핑 방식은 오직 교체 방식으로서 행해질 수 있거나 도6에 도시된 바와 같은 행 교체 방식에 관하여 행해질 수 있다. 이러한 방식들은 결함이 있는 셀들 또는 결함이 있는 행들의 수가 소정의 수 이상인 전체 블록들의 교체와 같이, 메모리 어레이의 일부를 교체하기 위해 다른 방식들과 결합될 수 있다.
설명된 교체 방식을 수행하기 위해 필요로 되는 하드웨어는 메모리 어레이로서 동일한 칩상에 형성된 주변 회로에 포함될 수 있다. 행 중복성 방식들을 수행하는데 사용되는 하드웨어의 예들은 발명의 명칭이 "Flexible and area effecient column redundancy for flash memories"인 미국 특허 제 6,560,146호 및 미국 특허 공보 제 2005/0141387A1호에서 제공되는데, 이들은 본원에 참조의 방법으로 완전히 통합된다. 특허 출원 공보 제 2005/0141387A1호에서 보여지는 회로들은 열 어드레스를 수신하고 리맵핑된 셀들을 갖는 열들의 저장된 어드레스들과 열 어드레스를 비교하는 회로 소자를 부가함으로써 메모리 시스템(841)의 방식과 유사한 타겟 재지정 메모리 셀 중복성 방식을 수행하도록 적응될 수 있다.
도9는 본 발명에 따른 메모리 시스템(960)의 다른 예를 도시한다. 외부 메모리 시스템 제어기(962)가 플래시 메모리 장치(964)에 연결된 것으로 도시된다. 이는 도3에 도시된 예와 유사하다. 여기서, 외부 메모리 시스템 제어기(962)는 외부 플래시 메모리 버스(966)에 의해 플래시 메모리 장치(964)에 연결된다. 전형적으로, 외부 메모리 시스템 제어기(962) 및 플래시 메모리 장치(964)는 개별 칩 상에 형성된다. 외부 메모리 시스템 제어기(962)는 중앙 처리 장치(CPU) 또는 마이크로프로세서(968) 및 랜덤 액세스 메모리(RAM)일 수 있는 제어기 메모리(970)를 포함한다. 결함 맵핑 데이터는 외부 메모리 시스템 제어기(962)가 턴온될 때, 제어기 메모리(970)로 로딩될 수 있다. 대안적으로, 비휘발성 RAM은 결함 맵핑 데이터를 유지하는데 사용될 수 있다. 메모리 시스템(960)에서, 제어기 메모리(970)는 플래시 퓨즈들(970)로부터 결함 맵핑 데이터와 로딩된다. 대안적으로, 결함 맵핑 데이터는 임의의 다른 적절한 위치에 저장될 수 있다. 외부 메모리 시스템 제어기(962)는 액세스되고 있는 데이터의 물리적 어드레스들과 결함들의 위치를 비교한다. 액세스 되는 데이터의 열 및 행 어드레스 및 결함 위치가 일치할 때, 외부 메모리 시스템 제어기(962)는 액세스 명령을 플래시 메모리 장치(964)로 송신하여 결함이 있는 셀을 갖는 행 대신 중복된 행들 중 하나(972)를 나타낸다. 상태 머신(974)은 그 후에 행 중복성 제어 레지스터(976)가 결함이 있는 셀을 갖는 행 대신 Y-어드레스 디코드 회로(978)에 중복된 행을 나타내도록 한다. 그러므로 도8의 메모리 시스템(841)의 전용 하드웨어에 의해 수행되는 기능들이 도9의 외부 메모리 시스템 제어기(962)에 의해 수행된다. 이러한 예는 외부 메모리 시스템 제어기가 이미 대부분의 메모리 시스템에 제공되어 메모리 시스템을 관리함에 따라 하드웨어 변화가 필요로되지 않기 때문에 구현이 용이하다는 이점을 갖는다. 그러나 이러한 방법은 더 느리고 외부 메모리 시스템 제어기(962) 및 외부 플래시 메모리 버스(966) 상에 부가적인 부담을 줄 수 있는데, 이 때문에 이러한 기능들이 메모리 어레이 칩 상의 전용 회로 소자에 의해 수행되는 경우보다 메모리 시스템(960)이 더 느리게 될 수 있다.
상술된 방식들에서, 결함이 있는 셀에 대한 데이터의 비트(또는 비트들)가 (동일한 워드 라인에 연결된) 동일한 열에 있는 중복된 셀로 재배치된다. 여러 메모리 디자인에서, 블록은 하나 이상의 워드 라인을 따라 신장한다. 그러므로 열의 셀들, 또는 열의 그룹의 셀들은 함께 삭제된다. 본 발명의 실시예에서, 블록은 워드 라인에 의해 연결된 비-중복된 셀 및 중복된 셀을 포함하도록 신장한다. 블록의 임의의 결함이 있는 셀들은 동일한 블록 내의 중복된 셀들로 리맵핑된다. 그러므로 비-중복된 셀들이 삭제될 때, 비-중복된 셀들로부터 중복된 행들의 중복된 셀들로 리맵핑된 데이터가 또한 삭제된다. 이는 어떠한 개별적인 데이터 관리 구조들도 중복된 셀들의 데이터가 무용화될 때, 트래킹을 위해 필요로 되지 않는다는 것을 의미한다. 비-중복된 셀들 및 중복된 셀들 둘 다 함께 삭제되기 때문에, 이들은 삭제된 상태로 리턴되어 임의의 개별 작동 없이 새로운 데이터를 수신할 준비가 된다.
본 발명의 여러 양상이 특정한 실시예에 관하여 설명되었을지라도, 본 발명은 첨부된 청구항의 전체 범위 내에서 보호되도록 권리가 부여되었다는 것이 인식될 것이다.

Claims (23)

  1. 비휘발성 메모리 어레이에 있어서,
    결함이 있는 셀 및 결함이 없는 셀들을 포함하는 메모리 셀들의 제1 행;
    상기 메모리 어레이에서 다른 곳으로부터 재배치된 데이터만을 포함하는 중복된 행인 메모리 셀들의 제2 행; 을 포함하며
    상기 결함이 있는 셀이 상기 제2 행의 중복된 셀에 개별적으로 맵핑되어 상기 결함이 있는 셀에 저장될 데이터가 상기 중복된 셀, 상기 결함이 있는 셀 및 동일한 열의 상기 중복된 셀에 저장되는데, 상기 제2 행은 상기 제1 행의 결함이 없는 셀들로부터 맵핑된 데이터를 포함하지 않는, 비휘발성 메모리 어레이.
  2. 제 1항에 있어서, 결함이 있다고 여겨지며 데이터를 저장하지 않는 제3 행을 더 포함하며, 상기 제3 행에 대한 모든 데이터는 중복된 행인 제4 행에 저장되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  3. 제 2항에 있어서, 상기 제3 행은 임계수를 초과하는 다수의 결함이 있는 셀들을 갖기 때문에 결함이 있다고 여겨지는 것을 특징으로 하는 비휘발성 메모리 어레이.
  4. 제 1항에 있어서, 상기 결함이 있는 셀 및 상기 중복된 셀은 동일한 블록에 있으며 개별적으로 삭제가능하지 않은 것을 특징으로 하는 비휘발성 메모리 어레이.
  5. 제 4항에 있어서, 상기 결함이 있는 셀을 상기 중복된 셀로 맵핑하는 것은 상기 메모리 어레이의 다른 블록에 기록되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  6. 제 1항에 있어서, 상기 제2 행은 상기 제1 행과 다른 행들에서 결함이 있는 셀들로부터 맵핑된 부가적인 데이터를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  7. 제 1항에 있어서, 상기 결함이 있는 셀을 상기 중복된 셀로 맵핑하는 것이 상기 비휘발성 메모리 어레이 외부에 기록되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  8. 제 1항에 있어서, 상기 결함이 있는 셀을 상기 중복된 셀로 맵핑하는 것은 퓨즈 또는 안티퓨즈를 사용하여 영구적으로 기록되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  9. 제 1항에 있어서, 상기 메모리 어레이가 NAND 구조를 갖는 것을 특징으로 하 는 비휘발성 메모리 어레이.
  10. 제 1항에 있어서, 상기 제1 또는 제2 행의 개별적인 셀이 2비트 이상의 데이터를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  11. 제 1항에 있어서, 상기 결함이 있는 셀로 액세스가 시도될 때, 상기 중복된 셀이 대신 액세스되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  12. 제 11항에 있어서, 상기 결함이 있는 셀로의 액세스가 시도될 때, 상기 결함이 있는 셀의 열 및 행 둘 다는 상기 결함이 있는 셀이 결함이 있다는 것을 결정하기 위해 결함 맵에 비교되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  13. 제 12항에 있어서, 상기 열 및 행은 상기 메모리 어레이에 연결된 전용 상태 머신에 의해 상기 결함 맵과 비교되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  14. 제 12항에 있어서, 상기 열 및 행은 다른 메모리 관리 기능들을 또한 수행하는 제어기에 의해 상기 결함 맵과 비교되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  15. 새로운 메모리 칩을 위한 개시 절차 동안 중복된 셀들의 하나 이상의 중복된 행들 및 하나 이상의 결함이 있는 셀들을 갖는 비휘발성 메모리 어레이를 테스트하여 정정하는 방법에 있어서,
    상기 메모리 어레이에서 하나 이상의 결함이 있는 셀을 검출하는 단계; 및
    결함이 없는 제1 행의 셀들에 상기 중복된 행의 임의의 다른 교체 셀들을 할당하지 않고, 상기 제1 행의 결함이 있는 셀을 교체하기 위해서 상기 중복된 행의 교체 셀을 개별적으로 할당하는 단계를 포함하는데, 상기 결함이 있는 셀 및 상기 교체 셀은 워드 라인에 의해 연결되는, 방법.
  16. 제 15항에 있어서, 제2 행의 결함이 있는 셀들의 수를 임계수와 비교하고 상기 제2 행을 교체하기 위해 전체 부가적인 중복된 행을 할당함으로써 상기 제2 행이 결함이 있다는 것을 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제 15항에 있어서, 퓨즈 또는 안티퓨즈의 영구적인 변화를 야기함으로써 상기 교체 셀의 할당을 기록하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제 15항에 있어서, 비휘발성 메모리에서 상기 교체 셀의 할당을 기록하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. NAND 셀들의 스트링이 두 개의 선택 게이트들 사이에 직렬로 연결되는, 비휘 발성 NAND 유형 플래시 메모리 어레이에서 메모리 셀들의 스트링을 교체하는 방법에 있어서,
    제1 행의 메모리 셀들의 제1 스트링이 결함이 있는 스트링이라는 것을 결정하는 단계; 및
    상기 제1 행의 다른 스트링들을 중복된 행으로 맵핑하지 않고 상기 메모리 셀들의 제1 스트링들을 상기 중복된 행의 메모리 셀들의 제2 스트링으로 맵핑하는 단계를 포함하는, 방법.
  20. 제 19항에 있어서, 상기 메모리 셀들의 제1 스트링은 적어도 하나의 결함이 있는 셀을 포함하기 때문에 결함이 있는 스트링이라 결정되는 것을 특징으로 하는 는 방법.
  21. 제 19항에 있어서, 상기 메모리 셀들의 제1 스트링은 결함이 있는 셀들만을 포함하기 때문에 결함이 있는 스트링이라 결정되는 것을 특징으로 하는 방법.
  22. 제 19항에 있어서, 상기 제1 스트링 및 상기 제2 스트링은 둘 다 동일한 블록에 있는 것을 특징으로 하는 방법.
  23. 제 19항에 있어서, 상기 제1 스트링 및 상기 제2 스트링이 공통 워드 라인들을 공유하는 것을 특징으로 하는 방법.
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