KR20080074024A - 인덕터 장치 - Google Patents

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Abstract

기판의 제1층 상의 제1 도전성 패턴, 상기 기판의 제2층 상의 제2 도전성 패턴, 및 적어도 하나의 홀이 상기 제1 유전체 층 및 상기 제2 유전체 층 사이에 커플되는 것을 통한 상기 제1층 및 상기 제2층 사이의 구역을 포함하는 인덕터 장치로서, 상기 구역에서의 상기 제1 도전성 패턴 또는 상기 제2 도전성 패턴 중 적어도 하나에 의해 유도된 자계가 상기 제1 도전성 층 및 상기 제2 도전성 층 사이의 다른 구역에서의 상기 제1 도전성 패턴 또는 상기 제2 도전성 패턴 중 적어도 하나에 의해 유도된 것보다 더 강한 인덕터 장치.
인덕터, 도전성 층, 도전성 코일, 도전성 경로, 도정성 패턴, 홀

Description

인덕터 장치{INDUCTOR DEVICES}
본 발명은 일반적으로 인덕터 장치에 관한 것으로서, 보다 자세하게는, 향상된 성능계수를 가진 임베디드식 인덕터 구조에 관한 것이다.
인덕터는 공명기, 필터, 임피던스 변압기 등과 같은 회로들에 폭넓게 사용되어 왔다. 종래의 인덕터는 표면실장기술(surface mounting technique, SMT) 또는 기타 복잡한 공정들을 이용하여 회로 기판상에 장착되며, 상기 회로 기판상에 바람직하지않게 넓은 영역을 차지하거나 또는 바람직하지 않은 높이를 나타낼 수 있다. 크기를 줄이기 위하여, 임베디드식 인턱터를 개발시켜 왔다. 도 1a 및 1b는 선행기술의 임베디드식 나선형 인덕터(embeded spiral-type inductor) 도면이다. 도 1a는 선행기술의 나선형 인덕터(10)의 상면도이다. 도 1a를 참조하면, 상기 나선형 인덕터(10)는 다층 기판(11)상에 형성되며 상기 다층 기판(11)의 다른 층에 형성된 도전성 경로(conductive path)(14)를 통하여 포트(1A)에서 포트(1B)로 세장하는 도전성 코일(13)을 포함한다. 도 1b는 도 1a에 도시된 라인(A1)에 따른 상기 나선형 인덕터(10)의 단면도이다. 도 1b에 도시된 바와 같이, 상기 나선형 인덕터(10)의 도전성 코일(13)은 상기 다층 기판(11)의 한 층(111)에 형성되며, 상기 도전성 경 로(14)는 도전성 바이어스(V11 및 V12)를 통하여 상기 층(111)에 전기적으로 접속되는, 한 층(112)에 형성된다.
인덕터의 성능계수(quality factor, Q-factor)는 주로 통신 성능을 결정할 수 있다. 예를 들면, 낮은 성능계수를 가진 인덕터는 필터의 통과대역에서 상당한 삽입손실(insertion loss)을 발생시킬 수 있고, 상기 필터의 대역폭을 증가시킬 수 있으며, 이는 시스템에 보다 쉽게 잡음이 생기게 한다. 게다가, 낮은 성능계수를 갖는 인덕터는 공명기에서의 원치 않는 위상 잡음을 발생시킬 수 있으며, 이는 통신 시스템의 품질을 저하시킬 수 있다.
많은 인덕터 구조들이 향상된 성능 계수를 공급하기 위해 제안되어 왔다. 상기 인덕터 구조의 예들이 하기와 같은 종래 기법들에서 발견될 수 있다. Kamimura의 "Multilayered wiring board having printed inductor"로 명칭된 미국 특허 제 5,373,112호는 인쇄형 인덕터를 가지는 다층 배선 기판(multilayered wiring board)으로서, 그들 사이에 삽입된 유전체 층(dielectric layer)을 통하여 접지층(grounding layer) 또는 전원 공급층(electric power supply layer) 상에 형성되며, 이때 제거 부분은 상기 인쇄형 인덕터 바로 아래와 이웃 영역에 위치되는 상기 접지층 또는 전원 공급층에서만 형성되고, 상기 유전체 층에서는 제거 부분이 없는, 다층 배선 기판을 개시했다. Mostov와 Letzion의 "Suspended printed inductor and LC-type filter constructed therefrom"로 명칭된 미국 특허 제 6,175,727호 및 Mostov와 Letzion의 "LC filter with suspended printed inductor and compensating interdigital capacitor"로 명칭된 미국 특허 제 6,448,873호는 인덕 터의 성능계수(Q-factor)를 증가시키기 위하여 절전대기-구조의 인쇄형 인덕터(suspened-structured printed inductors)를 발표했다. Kosemura 등의 "High-frequency module device"로 명칭된 미국 특허 제 6,800,936호는 상기 인덕터의 성능계수(Q-factor)를 증가시키기 위하여 기생 효과(parasitic effect)를 감소시키도록 빌트-업(built-up) 다층 기판상에 형성된 인덕터 아래의 금속 도전성 부분을 에칭함으로써 제거된다. 하지만, 상기 언급된 종래 기술 구조들 또는 공정들은 특정 어플리케이션들에서 복잡해질 수 있다. 그러므로, 특정 구성들 하의 향상된 성능계수(Q-factor) 및 반도체 공정 또는 PCB 공정으로 쉽게 제작할 수 있는 구조를 갖는 인덕터에 대한 필요가 요구될 수 있다.
본 발명의 예들은 적어도 하나의 기판층을 가지는 기판, 상기 적어도 하나의 기판층 중 하나에 형성되고, 두 개의 터미널을 가지며 상기 두 개의 터미널 사이에 다수의 접속 스파이럴(connected spirals)을 가지는, 도전성 코일(conductive coil) 및 상기 하나의 기판층의 표면상의 영역(area)으로서, 홀이 상기 표면을 통하여 제공되는 곳으로, 상기 도전성 코일의 상기 접속 스파이럴 중 적어도 하나에 의해 둘러싸여 있는, 영역을 포함하는 인덕터 장치를 포함할 수 있다.
본 발명의 일부 예들은 또한 적어도 하나의 기판층을 가지는 기판, 상기 기판층 도처로 세장하고 상기 기판층의 표면 주위를 와인딩하며, 두 개의 터미널을 가지며 다수의 도전성 와인딩을 포함하는, 도전성 경로 및 상기 기판층의 표면상의 영역으로서, 적어도 하나의 홀이 상기 표면을 통해 제공되는 곳으로, 상기 다수의 도전성 와인딩 중 적어도 하나에 의해 실질적으로 둘러싸여 있는, 영역을 포함하는 인덕터 장치를 포함할 수 있다.
본 발명의 예들은 기판의 제1층의 제1 도전성 패턴, 상기 기판의 제2층의 제2 도전성 패턴, 및 상기 제1층 및 상기 제2층 사이의 지역(region)으로서, 이곳을 통하여 상기 제1 유전체 층 및 상기 제2 유전체 층 사이에 적어도 하나의 홀이 커플되는, 지역을 포함하는 인덕터 장치를 더 포함할 수 있으며, 이때 상기 지역에서의 상기 제1 도전성 패턴 또는 상기 제2 도전성 패턴 중 적어도 하나에 의해 유도된 자계(magnetic field)는 상기 제1 도전성 층 및 상기 제2 도전성 층 사이의 다른 지역에서의 상기 제1 도전성 패턴 또는 상기 제2 도전성 패턴 중 적어도 하나에 의해 유도된 것보다 더 강하다.
본 발명의 예들은 제1 도전성 코일, 제2 도전성 코일, 및 적어도 하나의 홀이 제공되는 지역을 포함하는 인덕터 장치를 더 포함할 수 있으며, 이때 상기 지역에서의 상기 제1 도전성 코일 또는 상기 제2 도전성 코일 중 적어도 하나에 의해 유도된 자계는 다른 지역에서의 상기 제1 도전성 코일 또는 상기 제2 도전성 코일 중 적어도 하나에 의해 유도된 것보다 더 강하다.
본 발명에 따른 향상된 성능계수를 가진 인덕터를 제공으로 시스템에 잡음을 증가시키는 삽입손실을 작게 함으로써 통신 시스템의 품질을 향상시키는 효과가 있다.
본 발명의 추가적인 특징들 및 이점들은 하기의 기술에서 다소 설명될 것이며, 상기 기술로부터 명백해지거나, 본 발명의 실행에 의해 습득될 것이다. 본 발명의 특징들 및 이점들은 첨부된 청구항들에서 상세히 지적한 구성요소 및 조합에 의해 이해 및 달성될 것이다.
전술한 일반적인 설명 및 하기의 상세한 설명 모두는 본 발명을 제한하는 것이 아니라, 단지 대표적이고 예시적인 것임을 이해하게 될 것이다.
참조번호는 수반하는 도면들에 도시된 발명의 본 실시예들에 상세히 기재될 것이다. 가능한 한 언제나 동일한 참조번호들은 상기 도면들에 걸쳐 동일하거나 유사한 부분들을 일컫도록 사용될 것이다.
도 2a, 2b 및 2c는 본 발명의 실시예에 따른 임베디드식 나선형 인덕터(embedded sprial-type inductor)의 도면이다. 도 2a는 본 발명의 실시예에 따른 나선형 인덕터(20)의 상면도이다. 도 2a를 참조하면, 다층 기판(21)상에 형성된 상기 나선형 인덕터(20)는 도전성 경로(conductive path)(24)를 통하여 포트(1B)에서 포트(2B)로 세장하는 도전성 코일(conductive coil)(23)을 포함할 수 있다. 일 실시예에서, 상기 도전성 코일(23)은 상기 포트들(1B 및 2B) 사이에 다수의 접속 스파이럴(connected spirals)을 포함할 수 있다. 본 실시예에서, 상기 도전성 코일(23) 및 상기 포트들(1B 및 2B)은 상기 다층 기판(21)의 상면(top surface)에 형성될 수 있다. 다른 실시예들에서, 도 2c에 도시된 실시예와 같은, 상기 도전성 코일(23) 및 상기 포트들(1B 및 2B)은 상기 다층 기판(21)의 매개층(intermediate layer)에서 형성될 수 있다. 상기 나선형 인덕터(20)의 상기 도전성 경로(24)는 상 기 다층 기판(21)의 다른 층에서의 상면 아래에 형성될 수 있다. 상기 도전성 코일(23)은 상기 다층 기판(21)상의 영역(area)에서 홀(hole)(29)을 에워 쌀 수 있다. 상기 홀(29)은 비아홀(via hole), 리세스드 홀(recessed hole) 및 스루우 홀(through hole) 중 하나를 포함할 수 있다. 일 실시예에서, 상기 홀(29)은 상기 도전성 코일(23)에 의해 유도된 자계 또는 자력이 상대적으로 강할 수 있는 상기 다층 기판(21) 내에서의 구역(zone) 상의 또는 구역 내의 영역에서 제공될 수 있다. 본 발명에 속하는 기술분야에서 통상의 지식을 가진 자들은 도전성 경로의 패턴이 홀이 위치될 수 있는 층의 영역을 결정할 수 있음을 이해할 것이다. 상기 코일 구조(23)의 예로서, 상기 코일(23)의 중심 영역 또는 눈(eye)은 상기 층의 다른 영역들에서보다 더 강한 자계를 나타낼 수 있다. 일 실시예에서, 상기 접속 스파이럴은 실질적으로 직사각형, 사각형, 원형 및 타원형 형태 중 적어도 하나의 형태를 포함하는 여러 가지의 형태를 가질 수 있다.
도 2b는 본 발명의 실시예에 따른 나선형 인덕터(20-1)의 단면도이다. 도 2b를 참조하면, 상기 나선형 인덕터(20-1)는 도 2a에 도시된 라인(A2)을 따라 절단된 상기 나선형 인덕터(20)와 유사할 수 있다. 도 2b에 도시된 바와 같이, 상기 나선형 인덕터(20-1)의 상기 도전성 코일(23)은 상기 다층 기판(21)의 층(211)에 형성될 수 있으며, 상기 도전성 경로(24)는 층(212)에 형성될 수 있다. 상기 도전성 경로(24)는 바이어스(V21 및V22)를 통하여 상기 코일(23)에 전기적으로 접속될 수 있다. 상기 홀(29)은 상기 도전성 코일(23)에 의해 유도된 자력이 상대적으로 강할 수 있는 영역에서 상기 다층 기판(21)을 관통할 수 있다.
도 2c는 본 발명의 또 다른 실시예에 따른 나선형 인덕터(20-2)의 단면도이다. 도 2c를 참조하면, 상기 나선형 인덕터(20-2)는 상기 도전성 코일(23)과 상기 도전성 경로(24)가 매개층들(213 및 214) 각각에 형성된다는 점을 제외하면 도 2b에 도시된 상기 나선형 인덕터(20-1)와 유사할 수 있다. 점선으로 된 원들(dotted circles)은 상기 나선형 인덕터(20-2)의 상기 도전성 코일(23)에 의해 유도된 자계의 자력선들(magnetic lines)을 나타낸다. 상기 도전성 코일(23)은 도 2c에 도시된 바와 같은 원형, 또는 다른 실시예들에서의 직사각형, 다각형 및 타원형 형태 중 하나를 가질 수 있다. 가상 실험에서, 기판으로의 또는 기판 내의 홀은 그러한 홀이 없는 나선형 인덕터에 비해 나선형 인덕터의 성능계수(Q-factor)를 향상시키는 것을 도울 수 있다.
상기 인덕터들(20, 20-1 및 20-2)은 인쇄형 인덕터(printed inductor)를 포함할 수 있다. 상기 다층 기판(21)은 인쇄회로기판(PCB), 세라믹 기판 및 집적회로기판 중 하나를 포함할 수 있으며, 유전체 층의 스택(stack)을 더 포함할 수 있다. 게다가, 상기 다층 기판(21)은 상기 인덕터의 견고성(robustness)을 향상시키기 위해 상대적으로 낮은 유전체 손실의 재료들을 포함할 수 있다. 상기 재료들은, 예를 들면, 0.03 보다 작거나 또는 심지어 0.01보다 작은 유전체 손실 탄젠트(dielectric loss tangent)를 가질 수 있다. 상기 기판(21)은 Arlon Inc.(미국, 캘리포니아)로부터 둘 모두 상용화될 수 있는 Arlon 25, Arlon AR600 라미네이트 기판들, GIL Technologies(미국, 테네시)로부터 상용화될 수 있는 GML1000 기판, Isola USA Corporation(미국, 애리조나)으로부터 상용화될 수 있는 Gigaver210 기 판 중 하나를 포함할 수 있다. 게다가, 본 발명에 따른 실시예에서, 상기 홀(29)은 층 내로 제공되는 영역이 상기 층의 다른 영역들에서의 것보다 더 작은 유전체 손실 탄젠트를 가질 수 있다.
다른 실시예에서, 상기 홀(20)은 인덕턴스(inductance)를 증가시키기 위해 상대적으로 높은 투자율(透磁率)(permeability)의 재료로 충전될 수 있다. 또 다른 실시예에서, 상기 홀(29)의 측벽 표면은 상대적으로 높은 투자율의 재료로 판금 또는 코팅될 수 있다. 또 다른 실시예에서, 상기 홀(29)은 판금 및 코딩된 후 인덕턴스를 더 증가시키기 위한 재료 또는 상대적으로 높은 투자율의 재료로 충전될 수 있다. 상기 재료들은, 예를 들면, 1.1 보다 큰 투자율을 가지며 철(Fe), 코발트(Co), 및 니켈(Ni) 중 하나로부터 선택될 수 있다. 또 다른 실시예에서, 상기 홀(29)은 상기 기판 견고성을 향상시키기 위해 구리로 충전될 수도 있다. 더욱이, 상기 나선형 인덕터들(20, 20-1 및 20-2)의 홀(29)은 실질적으로 원형, 삼각형, 직사각형, 다각형, 타원형 또는 기타 적당한 형태 중 적어도 하나를 가지는 단면 형태를 포함할 수 있다.
도 3a, 3b 및 3c는 본 발명의 실시예에 따른 임베디드식 민더형 인덕터(embedded meander-type inductor)의 도면이다. 도 3a는 본 발명의 실시예에 따른 민더형 인덕터(30)의 상면도이다. 도 3a를 참조하면, 다층 기판(31) 상에 형성될 수 있는 상기 민더형 인덕터(30)는 다수의 와인딩(세지 않음)을 포함하는 패턴으로 포트(1C)에서 포트(2C)로 구불구불하게(meanderingly) 또는 휘어져서(windingly) 세장하는 민더형 도전성 경로(33)를 포함할 수 있다. 다수의 홀 들(39-1, 39-2 및 39-3)은 상기 민더형 도전성 경로(33)의 다수의 와인딩(windings)에 의해 규정된 영역들에서 제공될 수 있다. 특히, 각각의 홀들(39-1, 39-2)은 자계가 상기 층의 다른 영역들보다 더 강할 수 있는 층의 영역에서 제공될 수 있다.
도 3b는 본 발명의 실시예에 따른 민더형 인덕터(30-1)의 단면도이다. 도 3b를 참조하면, 상기 민더형 인덕터(30-1)는 도 3a에 도시된 라인(A3)을 따라 절단된 상기 민더형 인덕터(30)와 유사할 수 있다. 상기 민더형 인덕터(30-1)의 민더형 도전성 경로(33)는 상기 다층 기판(31)의 층(311)에 형성될 수 있다. 점선으로 된 원들은 상기 민더형 인덕터(30-1)의 도전성 경로(33)에 의해 유도된 자계의 자력선을 나타낸다. 상기 홀들(39-1, 39-2 및 39-3)은 상기 도전성 경로(33)에 의해 유도된 자계가 상대적으로 강할 수 있는 영역들에서 상기 다층 기판(31)을 관통할 수 있다. 본 발명에 따른 일 실시예에서, 상기 홀들(39-1, 39-2 및 39-3)이 제공되는 영역들은 상기 층의 다른 영역들에서의 것보다 더 작은 유전체 손실 탄젠트를 가질 수 있다.
도 3c는 본 발명의 또 다른 실시예에 따른 민더형 인덕터(30-2)의 단면도이다. 도 3c를 참조하면, 상기 민더형 인덕터(30-2)는 상기 민더형 인덕터(30-2)의 상기 도전성 경로(33)가 상기 다층 기판(31)의 매개층(312)에 임베딩될 수 있다는 점을 제외하면 도 3b에 도시된 상기 민더형 인덕터(30-1)와 유사할 수 있다.
도 4a 및 4b는 본 발명의 실시예에 따른 헬리컬 인덕터(40)의 도면이다. 도 4a는 본 발명의 실시예에 따른 상기 헬리컬 인덕터(40)의 사시도이다. 도 4a를 참 조하면, 상기 헬리컬 인덕터(40)는 제1층, 제2층 및 제3층을 포함하는 다층 기판(세지 않음)상에 형성될 수 있다. 상기 헬리컬 인덕터(40)는 상기 제1층에 형성된 제1 도전성 패턴(43-1), 상기 제2층에 형성된 제2 도전성 패턴(43-2), 상기 제3층에 형성된 제3 도전성 패턴(43-3), 포트(1D) 및 포트(2D)를 포함할 수 있다. 상기 제1 도전성 패턴(43-1)은 제1 바이어스(V41)에 의해 상기 제 2 도전성 패턴(43-2)에 전기적으로 접속될 수 있으며, 상기 제2 도전성 패턴(43-2)은 제2 바이어스(V42)에 의해 상기 제3 도전성 패턴(43-3)에 전기적으로 접속될 수 있다. 상기 세 개의 층들(1,2 및 3)과 소통하는 홀(49)은 상기 세 개의 도전성 패턴들(43-1, 43-2 및 43-3)에 의해 규정된 구역(zone)에 제공될 수 있다. 일 실시예에서, 각각의 제1, 제2 및 제3 도전성 패턴들(43-1,43-2 및 43-3)은 원형, 직사각형, 다각형 및 타원형 형태 중 하나를 포함할 수 있다. 또 다른 실시예에서, 상기 홀(49)이 제공되는 구역은 상기 다층 기판에서의 다른 구역들에서의 것보다 더 작은 유전체 손실 탄젠트를 가질 수 있다.
도 4b는 도 4a에 도시된 상기 헬리컬 인덕터(40)의 단면도이다. 도 4b를 참조하면, 상기 헬리컬 인덕터(40)의 상기 제1 도전성 패턴(43-1), 상기 제2 도전성 패턴(43-2) 및 상기 제3 도전성 패턴(43-3)은 다층 기판의 제1층(1), 제2층(2) 및 제3층(3) 각각의 표면에 각각 형성될 수 있다. 점선으로 된 원들은 상기 헬리컬 인덕터(40)의 상기 도전성 패턴들(43-1, 43-2 및 43-3)에 의해 유도된 자계의 자력선을 나타낸다.
도 5a 및 5b는 본 발명의 실시예에 일치하는 각각의 인덕터의 개략도이다. 도 5a는 민더형 인덕터(50)의 개략도이다. 도 5a를 참조하면, 상기 민더형 인덕터(50)는 적어도 하나의 홀(59-1)이 상기 홀들(39-1, 39-2 및 39-3)에 추가하여 제공될 수 있으며, 이는 자계가 상대적으로 강할 수 있는 최적의 영역들에서 제공된다는 점을 제외하면 도 3a에 도시된 상기 민더형 인덕터(30)와 유사할 수 있다. 각각의 상기 적어도 하나의 홀(59-1)은 또한 그것이 상기 최적의 지역들이 아닌 영역에서 제공됨에도 불구하고 상기 성능계수(Q-factor)를 향상시키는 것을 돕는다.
도 5b는 나선형 인덕터(51)의 개략도이다. 도 5b를 참조하면, 상기 나선형 인덕터(51)는 적어도 하나의 홀(59-2)이 상기 홀(29)에 추가하여 제공될 수 있으며, 이는 자계가 상대적으로 강할 수 있는 최적의 영역에서 제공된다는 점을 제외하면 도 2a에 도시된 상기 나선형 인덕터(20)와 유사할 수 있다. 각각의 상기 적어도 하나의 홀(59-2)은 또한 그것이 상기 최적의 영역들이 아닌 영역에서 제공됨에도 불구하고 상기 성능계수를 향상시키는 것을 돕는다. 게다가, 상기 코일(23)은 몇 회(rounds) 또는 몇 번(turns)를 포함할 수 있으며, 적어도 하나의 홀(59-3)은 상기 회 또는 번 간의 영역들에서 제공될 수도 있다.
도 6a 및 6b는 본 발명의 또 다른 실시예에 일치하는 각각의 인덕터의 개략도이다. 도 6a는 민더형 인덕터(60)의 개략도이다. 도 6a를 참조하면, 상기 민더형 인덕터(60)는 적어도 하나의 슬롯과 유사한 홀 또는 슬롯 홀(69-1)이 상기 홀들(39-1)에 추가하여 제공될 수 있다는 점을 제외하면 도 3a에 도시된 상기 민더형 인덕터(30)와 유사할 수 있다. 상기 적어도 하나의 슬롯 홀(69-1)은 자계가 상대적으로 강할 수 있는 최적의 영역들에서 제공될 수 있다.
도 6b는 민더형 인덕터(61)의 개략도이다. 도 6b를 참조하면, 상기 민더형 인덕터(61)는 적어도 하나의 슬롯 홀(69-2)이 상기 적어도 하나의 슬롯 홀(69-1)에 추가하여 제공될 수 있다는 점을 제외하면 도 6a에 도시된 상기 민더형 인덕터(60)와 유사할 수 있다. 상기 적어도 하나의 슬롯 홀(69-2)은 상기 최적의 영역들이 아닌 영역들에서 제공될 수도 있다. 게다가, 다른 실시예에서, 상기 적어도 하나의 슬롯 홀(69-1)을 접속할 수 있는, 적어도 하나의 슬롯 홀(69-3)이 제공될 수 있다.
도 7a 및 7b는 본 발명의 또 다른 실시예와 일치하는 각각의 인덕터의 개략도이다. 도 7a는 나선형 인덕터(70)의 개략도이다. 도 7a를 참조하면, 상기 나선형 인덕터(70)는 유도된 자계가 상대적으로 강할 수 있는 최적의 영역에서 제공될 수 있는, 적어도 하나의 슬롯 홀(79-1)을 제외하면 도 2a에 도시된 상기 나선형 인덕터(20)와 유사할 수 있다.
도 7b는 나선형 인덕터(71)의 개략도이다. 도 7b를 참조하면, 상기 나선형 인덕터(71)는 코일 구조를 형성하기 위해 상기 적어도 하나의 홀(79-1)에 접속할 수 있는, 적어도 하나의 슬롯 홀(79-2)을 제외하면 도 2a에 도시된 상기 나선형 인덕터(20)와 유사할 수 있다.
도 8a, 8b 및 8c는 본 발명의 또 다른 실시예와 일치하는 각각의 인덕터의 개략도이다. 도 8a는 다층이거나 라미네이트 층일 수 있는, 기판의 층(85)에 형성된 인덕터(81)의 개략도이다. 도 8a를 참조하면, 상기 인덕터(81)는 제1 코일(81-1) 및 제2 코일(81-2)을 포함할 수 있다. 홀(89)은 상기 제1 코일(81-1) 또는 상기 제2 코일(81-2)에 의해 유도된 자계가 상대적으로 강할 수 있는, 상기 층(85)의 영 역에서 제공될 수 있다. 상기 홀(89)은 상기 기판을 통해 형성된 스루우 홀, 상기 기판 내로 형성된 리세스드 홀, 또는 상기 기판에 임베딩된 비아홀을 포함할 수 있다. 게다가, 상기 홀(89)은 슬롯과 유사한, 원형, 삼각형, 직사각형, 다각형 및 타원형 형태 중 적어도 하나를 가지는 단면 형태를 포함할 수 있다. 상기 제1 코일(81-1)은 상기 제2 코일(81-2)이 변압기의 1차 와인딩의 역할을 할 수 있는 반면, 반대로, 상기 제2 코일(81-2)은 상기 변압기의 2차 와인딩의 역할을 할 수 있다. 본 실시예에서, 상기 제1 코일(81-1)의 적어도 일부와 상기 제2 코일(81-2)의 적어도 일부는 서로 인터리빙될(be interleaved) 수 있다.
도 8b는 인덕터(82)의 개략도이다. 도 8b를 참조하면, 상기 인덕터(82)는 제3 코일(82-1) 및 제4 코일(82-2)을 제외하면 도 8a에 도시된 상기 인덕터(81)와 유사할 수 있다. 상기 제3 코일(82-1)이 변압기의 1차 와인딩의 역할을 할 수 있는 반면, 반대로, 상기 제4 코일(82-2)은 상기 변압기의 2차 와인딩의 역할을 할 수 있다. 본 실시예에서, 상기 제4 코일(82-2)의 적어도 일부는 상기 제3 코일(82-1)의 적어도 일부에 의해 둘러싸일 수 있다.
도 8c는 인덕터(83)의 개략도이다. 도 8c를 참조하면, 상기 인덕터(83)는 상기 층(85)에 형성된 제5 코일(83-1)과 상기 기판의 다른 층(도시하지 않음)에 형성된 제6 코일(83-2)을 포함할 수 있다. 상기 제5 코일(83-1)이 변압기의 1차 와인딩의 역할을 할 수 있는 반면, 반대로, 상기 제6 코일(83-2)은 상기 변압기의 2차 와인딩의 역할을 할 수 있다.
본 발명의 대표적인 예들을 설명함에 있어서, 상기 명세서는 단계들의 특정 시퀀스로서 본 발명의 방법 및/또는 공정을 나타낼 수 있었다. 하지만 상기 방법 또는 공정은 여기에 설명된 단계들의 특정 시퀀스로 제한되어서는 안 된다. 본 발명에 속하는 기술분야에서 통상의 지식을 가진 자로서, 단계들의 다른 시퀀스들이 가능할 수 있음을 이해할 것이다. 따라서, 본 명세서에 기재된 상기 단계들의 특정 순서는 청구항들에 대한 제한으로서 해석해서는 안 된다. 추가로, 본 발명의 방법 및/또는 공정에 관한 청구항들은 기재된 순서로 그 단계들의 수행으로 제한되어서는 안 되며, 본 발명의 기술분야에서 통상의 지식을 가진 자는 상기 시퀀스들이 본 발명의 정신 및 범위 내에서 변경될 수 있으며 또한 존재할 수 있음을 쉽게 이해할 것이다.
본 발명의 기술분야에서 통상의 지식을 가진 자는 그 발명의 개념을 벗어나지 않고 상기 설명된 예들이 변경될 수 있음을 알 수 있을 것이다. 따라서 본 발명은 개시된 특정 예들로 제한되는 것은 아니나, 수반된 청구항들에 의해 규정됨으로써 본 발명의 정신 및 범위 내에서 변형들을 포함하고자 한다는 점을 이해할 수 있을 것이다.
도 1a는 종래기술에서의 나선형(spiral-type) 인덕터의 상면도.
도 1b는 도 1a에 도시된 라인 A1에 따른 상기 나선형 인덕터의 단면도.
도 2a는 본 발명의 실시예에 따른 나선형 인덕터의 상면도.
도 2b는 본 발명의 실시예에 따른 나선형 인덕터의 단면도.
도 2c는 본 발명의 또 다른 실시예에 따른 나선형 인덕터의 단면도.
도 3a는 본 발명의 실시예에 따른 민더형(meander-type) 인덕터의 상면도.
도 3b는 본 발명의 실시예에 따른 민더형 인덕터의 단면도.
도 3c는 본 발명의 또 다른 실시예에 따른 민더형 인덕터(30-2)의 단면도.
도 4a는 본 발명의 실시예에 따른 헬리컬(helical) 인덕터의 사시도.
도 4b는 도 4a에 도시된 상기 헬리컬 인덕터의 단면도.
도 5a 및 5b는 본 발명의 실시예에 일치하는 각 인덕터의 개략도.
도 6a 및 6b는 본 발명의 또 다른 실시예에 일치하는 각 인덕터의 개략도.
도 7a 및 7b는 본 발명의 또 다른 실시예에 일치하는 각 인덕터의 개략도.
도 8a, 8b 및 8c는 본 발명의 또 다른 예에 일치하는 각 인덕터의 개략도.

Claims (33)

  1. 적어도 하나의 기판층을 가지는 기판;
    상기 적어도 하나의 기판층 중 하나에 형성되고, 두 개의 터미널을 가지며 상기 두 개의 터미널 사이에 다수의 접속 스파이럴을 가지는, 도전성 코일; 및
    상기 하나의 기판층의 표면상의 영역(area)으로서, 홀이 상기 표면을 통하여 제공되는 곳으로, 상기 도전성 코일의 상기 접속 스파이럴 중 적어도 하나에 의해 둘러싸여 있는, 영역을 포함하는 인덕터 장치.
  2. 제 1 항에 있어서, 상기 홀은 슬롯과 유사한, 원형, 삼각형, 직사각형, 다각형 및 타원형 형태 중 적어도 하나를 가지는 단면 형태를 갖는 인덕터 장치.
  3. 제 1 항에 있어서, 상기 영역에서의 유전체 손실 탄젠트는 상기 층의 표면상의 다른 영역들에서의 것보다 작은 인덕터 장치.
  4. 제 1 항에 있어서, 상기 홀은 대략 1.1 보다 큰 비투자율(relative permeability)을 가지는 재료로 충전되는 인덕터 장치.
  5. 제 1 항에 있어서, 상기 홀은 대략 1.1 보다 큰 비투자율을 가지는 재료로 판금되는 인덕터 장치.
  6. 제 1 항에 있어서, 상기 홀은 대략 1.1 보다 큰 비투자율을 가지는 재료로 코팅되는 인덕터 장치.
  7. 제 1 항에 있어서, 다른 홀이 제공되는 상기 층의 표면상의 다른 영역들을 더 포함하며, 상기 다른 영역은 상기 도전성 코일로부터 이격되는, 인덕터 장치.
  8. 제 1 항에 있어서, 형태상 상기 홀은 스루우 홀(through hole), 비아홀(via hole) 및 리세스드 홀(recessed hole) 중 하나를 포함하는 인덕터 장치.
  9. 제 1 항에 있어서, 상기 접속 스파이럴은 실질적으로 직사각형, 사각형, 원형 및 타원형 형태 중 적어도 하나의 형태를 포함하는 인덕터 장치.
  10. 적어도 하나의 기판층을 가지는 기판;
    상기 기판층 도처로 세장하고 상기 기판층의 표면 주위를 와인딩하며, 두 개의 터미널을 가지며 다수의 도전성 와인딩을 포함하는, 도전성 경로; 및
    상기 기판층의 표면상의 영역으로서, 적어도 하나의 홀이 상기 표면을 통해 제공되는 곳으로, 상기 다수의 도전성 와인딩 중 적어도 하나에 의해 실질적으로 둘러싸여 있는, 영역을 포함하는 인덕터 장치.
  11. 제 10 항에 있어서, 상기 영역에서의 유전체 손실 탄젠트는 상기 층의 표면상의 다른 영역들에서의 것보다 작은 인덕터 장치.
  12. 제 10 항에 있어서, 상기 적어도 하나의 홀은 실질적으로 슬롯과 유사한, 원형, 삼각형, 직사각형, 다각형 및 타원형 형태 중 적어도 하나를 가지는 단면 형태를 가지는 인덕터 장치.
  13. 제 10 항에 있어서, 상기 적어도 하나의 홀 중 하나는 대략 1.1 보다 큰 비투자율을 가지는 재료로 제공되는 인덕터 장치.
  14. 제 10 항에 있어서, 다른 홀이 제공되는 상기 층의 표면상의 다른 영역을 더 포함하며, 상기 다른 영역은 상기 다수의 도전성 와인딩으로부터 이격되는, 인덕터 장치.
  15. 제 10 항에 있어서, 형태상 상기 적어도 하나의 홀은 스루우 홀, 비아홀 및 리세스드 홀 중 하나를 포함하는 인덕터 장치.
  16. 기판의 제1층의 제1 도전성 패턴;
    상기 기판의 제2층의 제2 도전성 패턴; 및
    상기 제1층 및 상기 제2층 사이의 지역(region)으로서, 이곳을 통하여 상기 제1층 및 상기 제2층 사이에 적어도 하나의 홀이 커플되는, 지역을 포함하며, 상기 지역에서의 상기 제1층 및 상기 제2층 사이의 다른 지역에서의 상기 제1 도전성 패턴 또는 상기 제2 도전성 패턴 중 적어도 하나에 의해 유도된 자계보다 강한 인덕터 장치.
  17. 제 16 항에 있어서, 상기 지역에서의 유전체 손실 탄젠트는 상기 다른 지역에서의 것보다 더 작은 인덕터 장치.
  18. 제 16 항에 있어서, 상기 적어도 하나의 홀은 실질적으로 슬롯과 유사한, 원형, 삼각형, 직사각형, 다각형 및 타원형 형태 중 적어도 하나를 가지는 단면 형태를 가지는 인덕터 장치.
  19. 제 16 항에 있어서, 상기 적어도 하나의 홀 중 하나는 대략 1.1 보다 큰 비투자율을 가지는 재료로 제공되는 인덕터 장치.
  20. 제 16 항에 있어서, 적어도 하나의 홀은 상기 다른 지역으로 제공되는 인덕터 장치.
  21. 제 16 항에 있어서, 형태상 상기 적어도 하나의 홀은 스루우 홀, 비아홀 및 리세스드 홀 중 하나를 포함하는 인덕터 장치.
  22. 제1 도전성 코일;
    제2 도전성 코일; 및
    적어도 하나의 홀이 제공되는 지역을 포함하며, 상기 지역에서의 상기 제1 도전성 코일 또는 상기 제2 도전성 코일 중 적어도 하나에 의해 유도된 자계는 다른 지역에서의 상기 제1 도전성 코일 또는 상기 제2 도전성 코일 중 적어도 하나에 의해 유도된 것보다 더 강한 인덕터 장치.
  23. 제 22 항에 있어서, 상기 제1 도전성 코일 및 상기 제2 도전성 코일은 기판의 층에 형성되는 인덕터 장치.
  24. 제 23 항에 있어서, 상기 지역은 상기 층의 표면상에 위치되는 인덕터 장치.
  25. 제 23 항에 있어서, 상기 제1 도전성 코일의 적어도 일부 및 상기 제2 도전성 코일의 적어도 일부는 서로 인터리빙되는 인덕터 장치.
  26. 제 23 항에 있어서, 상기 제1 도전성 코일의 적어도 일부는 실질적으로 상기 제2 도전성 코일의 적어도 일부에 의해 둘러싸이는 인덕터 장치.
  27. 제 22 항에 있어서, 상기 적어도 하나의 홀은 실질적으로 슬롯과 유사한, 원 형, 삼각형, 직사각형, 다각형 및 타원형 형태 중 적어도 하나를 가지는 단면 형태를 가지는 인덕터 장치.
  28. 제 22 항에 있어서, 상기 적어도 하나의 홀 중 하나는 대략 1.1 보다 큰 비투자율을 가지는 재료로 제공되는 인덕터 장치.
  29. 제 28 항에 있어서, 상기 재료는 철(ferrum), 코발트(cobalt) 또는 니켈(nickel) 중 적어도 하나를 포함하는 인덕터 장치.
  30. 제 22 항에 있어서, 상기 제1 도전성 코일은 기판의 제1층에 형성되고, 상기 제2 도전성 코일은 상기 기판의 제2층에 형성되는 인덕터 장치.
  31. 제 30 항에 있어서, 상기 지역은 상기 제1층 및 상기 제2층 사이에 위치되는 인덕터 장치.
  32. 제 30 항에 있어서, 상기 제1층 및 상기 제2층은 상기 적어도 하나의 홀을 통하여 서로 소통하는 인덕터 장치.
  33. 제 22 항에 있어서, 상기 지역에서의 유전체 손실 탄젠트는 상기 다른 지역에서의 것보다 더 작은 인덕터 장치.
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