JP4464127B2 - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法 Download PDFInfo
- Publication number
- JP4464127B2 JP4464127B2 JP2003425951A JP2003425951A JP4464127B2 JP 4464127 B2 JP4464127 B2 JP 4464127B2 JP 2003425951 A JP2003425951 A JP 2003425951A JP 2003425951 A JP2003425951 A JP 2003425951A JP 4464127 B2 JP4464127 B2 JP 4464127B2
- Authority
- JP
- Japan
- Prior art keywords
- inductor
- layer
- ferromagnetic material
- substrate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000003302 ferromagnetic material Substances 0.000 claims description 79
- 239000000758 substrate Substances 0.000 claims description 53
- 230000005294 ferromagnetic effect Effects 0.000 claims description 42
- 239000010949 copper Substances 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 16
- 239000011159 matrix material Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims 2
- 229910052759 nickel Inorganic materials 0.000 claims 1
- 230000005291 magnetic effect Effects 0.000 description 19
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 12
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 8
- 239000010408 film Substances 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000010030 laminating Methods 0.000 description 4
- 230000005415 magnetization Effects 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 230000002500 effect on skin Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
- H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
- H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
- H01F41/041—Printed circuit coils
- H01F41/046—Printed circuit coils structurally combined with ferromagnetic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Coils Or Transformers For Communication (AREA)
- Semiconductor Integrated Circuits (AREA)
- Manufacturing Cores, Coils, And Magnets (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明はインダクタを備えた半導体集積回路及びその製造方法に関する。
図９は従来の半導体集積回路を示す平面図であり、図１０は図９に示すＥ−Ｅ線による断面図である。図９及び図１０に示すように、この従来の半導体集積回路においては、半導体基板（図示せず）上に多層配線層１０１が設けられており、この多層配線層１０１の最上層１０２に、スパイラルインダクタであるインダクタ１０３が設けられている。即ち、多層配線層１０１中に設けられたＳｉＯ２からなる絶縁層１０４上に、１本の配線が渦巻状に配置されたインダクタ１０３が設けられており、このインダクタ１０３を覆うようにＳｉＯ２からなる絶縁層１０５が設けられている。そして、絶縁層１０５上にはポリイミドからなる絶縁層１０６が設けられている。なお、図９においては、絶縁層１０５及び１０６は図示を省略されている。
そして、インダクタ１０３を構成する配線は、銅又はアルミニウムからなる配線本体層１０７の上面及び下面に、ＴｉＷ層１０８が被覆されて形成されている。このように、インダクタ１０３を多層配線層１０１の最上層１０２に設ける理由は、インダクタ１０３と半導体基板との間の寄生容量を可及的に少なくすると共に、インダクタ１０３の配線の厚さを可及的に厚くして直列抵抗を下げ、インダクタ１０３のＱ値を向上させるためである。
しかしながら、この従来の半導体集積回路においては、以下に示す問題点がある。インダクタ１０３を多層配線層１０１の最上層１０２に配置しても、最上層１０２の厚さは最大で１０μｍ程度であるため、インダクタ１０３の厚さは数μｍが上限である。このため、インダクタンスの損失が大きく、Ｑ値が５乃至１０程度と低い。また、例えば１０ｎＨのインダクタンスを得るためには、インダクタ１０３の大きさを、一辺の長さが２００乃至３００μｍの正方形のスパイラル（渦巻）とする必要があり、インダクタ１０３の占有面積が極めて大きくなる。これにより、半導体集積回路の微細化が阻害されていた。
そこで、特許文献１（実開平３−２８７５８号公報）には、インダクタの上層に強磁性体層を設ける技術が開示されている。特許文献１において、この強磁性体層は、配線がなす渦巻の内部に相当する領域の直上域に設けられている。また、特許文献２（実開平４−６３６５３号公報）には、インダクタの上方又は下方に、強磁性体層を設ける技術が開示されている。特許文献２においては、基板の表面に垂直な方向から見て、強磁性体層はインダクタを覆うように設けられている。更に、特許文献３（特開昭６１−１６１７４７号公報）にも、インダクタの上方に強磁性体層を設ける技術が開示されている。特許文献３には、強磁性体層を設けることにより、インダクタのインダクタンスが増大すると記載されている。
しかしながら、上述の従来の技術には以下に示すような問題点がある。特許文献１乃至３に記載されている半導体集積回路においても、インダクタのインダクタンス及びＱ値の大きさが不十分であり、所定のインダクタンスを得るためには大きな面積のインダクタを必要とする。この結果、半導体集積回路の微細化を十分に図ることができない。
本発明はかかる問題点に鑑みてなされたものであって、インダクタのインダクタンス及びＱ値が高く、小型化が可能な半導体集積回路及びその製造方法を提供することを目的とする。
本発明に係る半導体集積回路は、基板上に設けられたインダクタと、前記基板の表面に垂直な方向から見て前記インダクタの内部に相当する領域に設けられた強磁性体と、前記インダクタの内部に相当する領域における前記強磁性体の下方に設けられた第１の金属層と、前記強磁性体の上面及び側面を覆うように設けられた第２の金属層と、を有し、前記強磁性体における前記基板の表面に垂直な方向の長さが、前記強磁性体における前記基板の表面に平行な方向の長さ以上であることを特徴とする。
本発明においては、強磁性体がインダクタの磁芯として作用する。このとき、強磁性体における基板の表面に垂直な方向の長さ、即ち強磁性体の高さが、強磁性体における基板の表面に平行な方向の長さ、即ち強磁性体の幅以上であるため、強磁性体が、インダクタが形成する磁界の方向、即ち、基板の表面に垂直な方向に磁化しやすくなる。この結果、インダクタのインダクタンス及びＱ値を向上させることができる。これにより、インダクタの占有面積を低減し、半導体集積回路の小型化を図ることができる。
また、前記強磁性体における前記基板の表面に垂直な方向の長さが、前記強磁性体における前記基板の表面に平行な方向の長さの２倍以上であることが好ましい。これにより、強磁性体を、インダクタが形成する磁界の方向により安定して磁化させることができる。
更に、前記強磁性体が複数個設けられていることが好ましい。これにより、各強磁性体の幅（基板の表面に平行な方向の長さ）が低減するため、強磁性体の高さ（基板の表面に垂直な方向の長さ）を過度に大きくすることなく、強磁性体の高さを強磁性体の幅よりも大きくすることができる。
更にまた、前記複数個の強磁性体がマトリクス状に配列されていることが好ましい。これにより、限られた領域内に、より多数の強磁性体を配置することができる。
更にまた、前記第２の金属層の上面が前記インダクタの上面よりも高い位置にあることが好ましい。これにより、表皮効果によりインダクタの上面にも電流が流れ、抵抗値が低減する。この結果、インダクタのＱ値が向上する。
本発明に係る半導体集積回路の製造方法は、基板上に第１の金属層を形成する工程と、この第１の金属層上に選択的に前記基板の表面に垂直な方向の長さが前記基板の表面に平行な方向の長さ以上である強磁性体を形成する工程と、この強磁性体を覆うように第２の金属層を形成する工程と、前記第１及び第２の金属層を選択的に除去してパターニングし、前記第１の金属層、前記強磁性体及び前記第２の金属層が積層された積層体を形成すると共にこの積層体と同層でありこの積層体を囲むように配置されたインダクタを形成する工程と、を有することを特徴とする。
本発明に係る他の半導体集積回路の製造方法は、基板上にインダクタを形成する工程と、前記基板上におけるこの基板の表面に垂直な方向から見て前記インダクタの内部に第１の金属層を形成する工程と、この第１の金属層上に前記基板の表面に垂直な方向の長さが前記基板の表面に平行な方向の長さ以上である強磁性体を形成する工程と、この強磁性体を覆うように第２の金属層を形成する工程と、前記第１及び第２の金属層を選択的に除去してパターニングし、前記第１の金属層、前記強磁性体及び前記第２の金属層が積層された積層体を形成する工程と、を有することを特徴とする。
本発明によれば、強磁性体がインダクタの磁芯として作用すると共に、強磁性体における基板の表面に垂直な方向の長さが、強磁性体における基板の表面に平行な方向の長さ以上であるため、強磁性体が、インダクタが形成する磁界の方向に磁化しやすくなり、インダクタのインダクタンス及びＱ値を向上させることができる。この結果、インダクタの占有面積を低減し、半導体集積回路の小型化を図ることができる。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る半導体集積回路を示す平面図であり、図２は図１に示すＡ−Ａ線による断面図であり、図３は図１に示すＢ−Ｂ線による断面図である。
図１乃至図３に示すように、本実施形態の半導体集積回路においては、例えばシリコンからなる半導体基板５０上に多層配線層１が設けられている。多層配線層１は複数の層が積層されて形成されており、この多層配線層１の最上層である絶縁層２上に、スパイラルインダクタであるインダクタ３が設けられている。インダクタ３は１本の配線３ａがスパイラル状（渦巻状）に配置されて形成されている。絶縁層２の膜厚は例えば１．５μｍであり、半導体基板５０の表面に垂直な方向から見て（以下、平面視で、という）、インダクタ３の外形は例えば一辺の長さが１００μｍの正方形であり、内形は例えば一辺の長さが４０乃至６０μｍの正方形であり、配線３ａの幅は例えば５乃至１０μｍであり、インダクタ３の巻き数は例えば３である。また、絶縁層２の下方には絶縁層４が設けられている。絶縁層２及び４は例えばＳｉＯ２により形成されている。
また、絶縁層２におけるインダクタ３から離れた領域には配線５が埋め込まれており、絶縁層２における配線５の直上域に相当する部分には、ビア６が形成されている。配線３ａの一端は、インダクタ３の外側からこのビア６まで引き出され、ビア６を介して配線５に接続されている。更に、絶縁層２におけるインダクタ３内の領域にはビア７が形成されており、配線３ａの他端はこのビア７を介して、インダクタ３よりも下層に配置された配線８に接続されている。即ち、配線５、ビア６、配線３ａ、ビア７及び配線８がこの順に直列に接続されている。
配線３ａ、５及び８は、下層側から順に、ＴｉＷ層９、Ｃｕ層１０、Ｃｕ層１１及びＴｉＷ層１２が積層されて形成されている。ＴｉＷ層９及び１２の膜厚は例えば０．０５乃至０．１μｍであり、Ｃｕ層１０及び１１の膜厚は例えば０．２乃至０．４μｍであり、配線３ａ、５及び８の膜厚は例えば０．５乃至１．０μｍである。そして、Ｃｕ層１０及び１１は配線本体層１７を形成している。ＴｉＷ層９及び１２は配線本体層１７のバリアメタルであり、Ｃｕ層１０及び１１を形成するＣｕが半導体集積回路内の他の領域に拡散することを防止するものである。また、ＴｉＷ層９にはＣｕ層とＳｉＯ２からなる絶縁層２との間の密着性を向上させる作用がある。
更に、絶縁層２上におけるインダクタ３の内部領域、即ち、配線３ａがなす渦巻の内部（以下、内部領域１３という）には、積層体１４が設けられている。内部領域１３は例えば一辺の長さが４０乃至６０μｍの矩形の領域であり、平面視で、積層体１４の形状は、例えば一辺の長さが３０乃至５０μｍの正方形である。積層体１４の下面及び配線３ａの下面は同一平面上にあり、絶縁層２の上面に接している。この積層体１４においては、下層側から順に、ＴｉＷ層９及びＣｕ層１０が設けられている。
そして、Ｃｕ層１０上には、複数の強磁性体１５が設けられている。強磁性体１５は強磁性体材料、例えばＮｉからなり、Ｃｕ層１０上に平面視でマトリクス状に配列されている。各強磁性体１５において、半導体基板５０の表面に垂直な方向の長さ（以下、高さという）は、強磁性体１５における半導体基板５０の表面に平行な方向の長さ（以下、幅という）以上となっており、例えば、強磁性体１５の高さは幅の２倍以上となっている。換言すれば、図２に示すような半導体基板５０の表面に垂直な断面において、強磁性体１５のアスペクト比、即ち、幅に対する高さの比は、１以上であり、例えば２以上となっている。強磁性体１５の高さは例えば３乃至５μｍであり、幅は例えば１乃至３μｍであり、相互に隣り合う強磁性体１５間の距離は例えば１乃至３μｍである。また、強磁性体１５の形状は、例えば半導体基板５０の表面に垂直な方向（以下、高さ方向という）に延びる円柱形又は角が丸まった四角柱形である。なお、図１においては、便宜上、強磁性体１５は１２個しか図示されていないが、強磁性体１５の数は１２個に限定されない。
また、Ｃｕ層１０の上面における強磁性体１５に覆われていない領域並びに強磁性体１５の上面及び側面を覆うようにＣｕ層１１が設けられており、Ｃｕ層１１を覆うように、ＴｉＷ層１２が設けられている。強磁性体１５の下面は配線層３ａの上面よりも低くなっており、強磁性体１５の上面は配線層３ａの下面よりも高くなっている。従って、強磁性体１５の下部は配線層３ａの上部と同層となっている。また、強磁性体１５の上面は配線層３ａの上面よりも高くなっており、従って、積層体１４の上面は配線層３ａの上面よりも高くなっている。更に、インダクタ３及び積層体１４を覆うように、例えばポリイミドからなる絶縁層１６が設けられている。なお、図１においては、絶縁層１６は図示を省略されている。半導体基板５０の表面には、トランジスタ等の素子が形成されていてもよい。
次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。図１乃至図３に示すように、配線５及び８を介して配線３ａに交流電流が流されると、スパイラル状に巻回された配線３ａがインダクタ３として作用し、交流電流にインダクタンスが付加される。このとき、強磁性体１５が、インダクタ３が形成する磁界の方向、即ち、高さ方向に磁化されて、磁芯として作用する。
本実施形態においては、配線３ａを渦巻状に配置することにより、スパイラルインダクタであるインダクタ３が形成されている。そして、このインダクタ３の内部領域１３に設けられた強磁性体１５が、インダクタ３の磁芯として作用し、インダクタ３のインダクタンス及びＱ値を向上させることができる。また、強磁性体１５の高さが幅以上となっているため、強磁性体１５が、インダクタ３が形成する磁界の方向、即ち、高さ方向に磁化される。これにより、インダクタ３のインダクタンス及びＱ値がより一層向上する。
図４（ａ）及び（ｂ）は強磁性体の形状が磁化方向に及ぼす影響を示す図であり、（ａ）は高さが幅よりも小さい強磁性体を示し、（ｂ）は高さが幅よりも大きい強磁性体を示す。強磁性体の磁化方向は、その形状に依存する。これを磁化の形状異方性という。図４（ａ）に示すように、強磁性体５１の形状が薄膜状であり、その高さ（膜厚）ｂが幅ａよりも小さい場合は、薄膜の面方向５２に磁気モーメントが揃いやすい。従って、強磁性体５１はその面方向５２には磁化されやすいが、高さ方向（厚さ方向）には磁化されにくい。これに対して、図４（ｂ）に示すように、強磁性体５３の形状が柱状であり、その高さｂが幅ａ以上である場合、即ち、アスペクト比が１以上である場合は、強磁性体５３は幅方向に磁化されにくく、高さ方向５４に磁化されやすくなる。
インダクタ３が形成する磁界（磁束）の方向は、インダクタ３の内部領域１３ではほぼ高さ方向となる。そして、本実施形態においては、強磁性体１５をインダクタ３の内部領域に配置し、且つ、その高さを幅よりも大きくしているため、強磁性体１５に印加される磁界の方向と、強磁性体１５が磁化されやすい方向とが一致する。この結果、インダクタ３が磁界を形成することにより、強磁性体１５はこの磁界の方向、即ち、高さ方向に磁化されやすくなり、インダクタ３のインダクタンス及びＱ値が向上する。なお、強磁性体１５の高さが幅以上であれば、即ち、アスペクト比が１以上であれば、上述の効果が得られるが、強磁性体１５の高さが幅の２倍以上であれば、即ち、アスペクト比が２以上であれば、強磁性体１５の磁気モーメントの方向が安定し、上述の効果をより確実に得ることができる。
また、本実施形態においては、１つのインダクタ３に対して複数の強磁性体１５を設けているため、強磁性体１５の高さを、通常の半導体装置の製造プロセス上の限界を超えて過度に高くすることなく、強磁性体１５の幅以上とすることができる。更に、強磁性体１５間に一定の間隔を設け、強磁性体１５同士を離間させることにより、強磁性体１５間において磁気的な相互作用が生じることを防止できる。更にまた、本実施形態においては、複数の強磁性体１５がマトリクス状に配列されているため、強磁性体１５同士を所定の距離だけ離間させたまま、一定の領域内に多数の強磁性体１５を配置することができる。本実施形態においては、上述の如く、強磁性体１５の磁気モーメントを高さ方向に向けさせることができるため、強磁性体材料の機能を十分に発揮させることができる。
更に、強磁性体１５の下部は配線層３ａの上部と同層となっているため、インダクタ３のインダクタンス及びＱ値をより一層向上させることができる。更にまた、積層体１４の下面が配線３ａの下面と同一平面にあり、積層体１４の上面が配線層３ａの上面よりも高くなっているため、積層体１４の上面及び下面と配線３ａとの間に寄生容量が発生せず、インダクタ３のインダクタンス及びＱ値をより一層向上させることができる。実際に実験した結果、図１に示す本実施形態に係る半導体集積回路は、図９に示す従来の半導体集積回路と比較して、Ｑ値が約２倍以上になった。
上述の如く、インダクタ３のインダクタンス及びＱ値を向上させることにより、インダクタ３を従来よりも小型化することができる。また、インダクタ３を小型化することにより、配線３ａの長さが短くなり、配線３ａの直列抵抗が低下し、インダクタ３のＱ値がより一層向上する。そして、配線３ａの直列抵抗が低下し、インダクタ３のＱ値が向上するため、配線３ａの厚さを従来よりも低減することができる。これにより、配線３ａを、厚膜配線プロセスではなく標準プロセスにより形成することができるため、厚膜配線プロセスに伴う条件出し等が不要になると共に、配線３ａを微細化することができる。この結果、インダクタ３をより一層小型化することができる。これにより、半導体集積回路におけるインダクタの占有面積を低減し、半導体集積回路を小型化することができる。
また、本実施形態においては、インダクタ３の内部に強磁性体１５が設けられているため、インダクタ３の特性が主として強磁性体１５の影響を受けるようになる。この結果、インダクタ３の特性が周囲の環境の影響、即ち、配線の有無及びこれらの配線までの距離等の影響を受けにくくなり、インダクタンス及びＱ値等の特性が安定化する。
更に、図９及び図１０に示す従来の半導体集積回路においては、インダクタの上方には導電部材が配置されていない。一方、インダクタの下方には導電性の半導体基板が配置されている。このため、表皮効果により、インダクタの下面のみに電流が集中し、見かけ上の電気抵抗値が増大する。これに対して、本実施形態においては、積層体１４の上部がインダクタ３の上面よりも高い位置にあるため、インダクタ３の上面にも電流が流れるようになり、配線３ａを流れる電流が均一化される。これにより、従来よりもインダクタ３の電気抵抗値が低減し、Ｑ値が向上する。
更にまた、本実施形態においては、強磁性体１５をＣｕ層９及び１０により被覆している。このため、強磁性体１５を形成するＮｉが半導体集積回路内の他の領域に拡散することがなく、また、半導体集積回路の製造工程において、製造装置を汚染することがない。
なお、本実施形態においては、渦巻状の配線の巻き数が３である例を示したが、本発明はこれに限定されず、４以上又は２以下であってもよく、１以下であってもよい。また、渦巻の形状は正方形に限定されず、例えば、正方形以外の多角形又は円形であってもよい。更に、上述の各部の寸法は一例であり、本発明はこれに限定されない。更にまた、強磁性体１５はＮｉ以外の強磁性体材料、例えばＣｏ又はＦｅにより形成されていてもよく、配線はＣｕ以外の導電性材料、例えばＡｌにより形成されていてもよい。更にまた、絶縁膜２はＳｉＯＮにより形成されていてもよい。更にまた、積層体１４におけるＴｉＷ層９及びＣｕ層１０は、平面視で、強磁性体１５と同じ形状にパターニングされていてもよい。
次に、本発明の第２の実施形態について説明する。図５は本実施形態に係る半導体集積回路を示す平面図であり、図６は図５に示すＣ−Ｃ線による断面図である。図５及び図６に示すように、本実施形態においては、絶縁層２内にインダクタ３が設けられており、絶縁層２上に積層体１４が設けられている。即ち、多層配線層１上に積層体１４が配置されており、多層配線層１の最上層である絶縁層２内にインダクタ３が形成されている。インダクタ３の下面は絶縁層２の下面と同一平面にある。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
本実施形態においては、積層体１４の下面がインダクタ３の上面よりも高い位置にあるため、前述の第１の実施形態と比較して、前述の表皮効果により配線３ａの上面に電流を流す効果が大きい。これにより、配線３ａ内の電流分布をより一層均一化して、配線３ａの抵抗をより低減することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
次に、本発明の第３の実施形態について説明する。本実施形態は、前述の第１の実施形態に係る半導体集積回路の製造方法である。図７（ａ）乃至（ｅ）は本実施形態に係る半導体集積回路の製造方法をその工程順に示す断面図であり、図２の一部に相当する部分を示す。先ず、図７（ａ）に示すように、半導体基板５０（図２参照）上に多層配線層１（図２参照）を形成する。このとき、多層配線層１の最上層をなす絶縁層２の内部に、配線５（図３参照）及び配線８（図１参照）を埋め込み、絶縁層２における配線５及び８の直上域に、エッチングにより夫々ビア６及び７（図１参照）を形成する。このとき、配線５及び８が、夫々ビア６及び７を形成する際のエッチングストッパ層となる。そして、絶縁膜２上の全面に、スパッタリング法によりＴｉＷ層９を形成する。次に、電気めっき法により、ＴｉＷ層９上にＣｕ層１０を形成する。
次に、図７（ｂ）に示すように、Ｃｕ層１０上にレジスト１８を形成し、このレジスト１８における後の工程において強磁性体１５を形成する予定の領域に、複数の開口部１８ａを形成する。開口部１８ａは、正方形状の開口部が形成されたマスクを使用して露光し、その後現像することにより形成するが、実際に形成される開口部１８ａの形状は、角が丸まった正方形又は円形になる。開口部１８ａの幅は例えば１乃至３μｍとし、相互間に例えば１乃至３μｍの間隔をあけてマトリクス状に形成する。開口部１８ａにおいてはＣｕ層１０が露出している。
次に、図７（ｃ）に示すように、レジスト１８をマスクとして、Ｎｉの電気めっきを行い、Ｃｕ層１０上における開口部１８ａに相当する領域にＮｉからなる強磁性体１５を形成する。このとき、各強磁性体１５の形状は角が丸まった四角柱形又は円柱形となり、複数の強磁性体１５が平面視でマトリクス状に配列される。
次に、図７（ｄ）に示すように、レジスト１８を除去し、Ｃｕ層１０及び強磁性体１５上にＣｕ層１１を形成する。そして、Ｃｕ層１１を覆うように、ＴｉＷ層１２を形成する。
次に、図７（ｅ）に示すように、ＴｉＷ層１２上にレジスト（図示せず）を形成し、このレジストをマスクとして、ＴｉＷ層９、Ｃｕ層１０、Ｃｕ層１１及びＴｉＷ層１２をウエットエッチングし、選択的に除去してパターニングする。Ｃｕ層１０及び１１のウエットエッチングは硫酸と過酸化水素との混合液である硫酸過水を使用すればよく、ＴｉＷ層９及び１２のウエットエッチングは過酸化水素水により行うことができる。
これにより、図１乃至図３に示すように、平面視で正方形状となる積層体１４と、この積層体１４の周囲に渦巻状に配置され、ビア６及び７により夫々配線５及び８に接続された配線３ａとを形成する。積層体１４はＴｉＷ層９、Ｃｕ層１０、強磁性体１５、Ｃｕ層１１及びＴｉＷ層１２が積層されて構成されており、配線３ａはＴｉＷ層９、Ｃｕ層１０、Ｃｕ層１１及びＴｉＷ層１２が積層されて構成されている。そして、絶縁層２上の全面に、積層体１４及び配線３ａを埋め込むように、ポリイミドからなる絶縁層１６を形成する。これにより、前述の第２の実施形態に係る半導体集積回路を製造することができる。
次に、本発明の第４の実施形態について説明する。本実施形態は、前述の第２の実施形態に係る半導体集積回路の製造方法である。図８（ａ）乃至（ｅ）は本実施形態に係る半導体集積回路の製造方法をその工程順に示す断面図であり、図６の一部に相当する部分を示す。
先ず、図６に示すように、半導体基板５０上に多層配線層１を形成する。このとき、多層配線層１の最上層をなす絶縁層２の内部に、通常の方法によりインダクタ３を形成する。
次に、図８（ａ）乃至（ｄ）に示すように、絶縁膜２上の全面に、ＴｉＷ層９、Ｃｕ層１０、強磁性体１５、Ｃｕ層１１及びＴｉＷ層１２をこの順に形成する。図８（ａ）乃至（ｄ）に示す工程は、前述の第３の実施形態における図７（ａ）乃至（ｄ）に示す工程と同じ工程である。
次に、図８（ｅ）に示すように、ＴｉＷ層１２上にレジスト（図示せず）を形成し、このレジストをマスクとして、ＴｉＷ層９、Ｃｕ層１０、Ｃｕ層１１及びＴｉＷ層１２をウエットエッチングし、選択的に除去してパターニングする。Ｃｕ層１０及び１１のウエットエッチングは硫酸と過酸化水素との混合液である硫酸過水を使用すればよく、ＴｉＷ層９及び１２のウエットエッチングは過酸化水素水により行うことができる。
これにより、平面視でインダクタ３の内部に相当する領域に、正方形状となる積層体１４を形成する。積層体１４はＴｉＷ層９、Ｃｕ層１０、強磁性体１５、Ｃｕ層１１及びＴｉＷ層１２が積層されて構成されている。そして、絶縁層２上の全面に、積層体１４を埋め込むように、ポリイミドからなる絶縁層１６を形成する。これにより、前述の第２の実施形態に係る半導体集積回路を製造することができる。
なお、上述の第１乃至第４の実施形態に示すように、強磁性体１５の形状は例えば柱状であるが、本発明はこれに限定されず、高さが幅よりも大きい形状であればよい。
本発明は、インダクタを備えた半導体集積回路及びその製造方法に適用することができる。
１；多層配線層
２、４；絶縁層
３；インダクタ
３ａ、５、８；配線
６、７；ビア
９、１２；ＴｉＷ層
１０、１１；Ｃｕ層
１３；内部領域
１４；積層体
１５；強磁性体
１６；絶縁層
１７；配線本体層
１８；レジスト
１８ａ；開口部
５０；半導体基板
５１、５３；強磁性体
５２；面方向
５４；高さ方向
１０１；多層配線層
１０２；最上層
１０３；インダクタ
１０４、１０５、１０６；絶縁層
１０７；配線本体層
１０８；ＴｉＷ層
ａ；幅
ｂ；高さ
２、４；絶縁層
３；インダクタ
３ａ、５、８；配線
６、７；ビア
９、１２；ＴｉＷ層
１０、１１；Ｃｕ層
１３；内部領域
１４；積層体
１５；強磁性体
１６；絶縁層
１７；配線本体層
１８；レジスト
１８ａ；開口部
５０；半導体基板
５１、５３；強磁性体
５２；面方向
５４；高さ方向
１０１；多層配線層
１０２；最上層
１０３；インダクタ
１０４、１０５、１０６；絶縁層
１０７；配線本体層
１０８；ＴｉＷ層
ａ；幅
ｂ；高さ
Claims (14)
- 基板上に設けられたインダクタと、前記基板の表面に垂直な方向から見て前記インダクタの内部に相当する領域に設けられた強磁性体と、前記インダクタの内部に相当する領域における前記強磁性体の下方に設けられた第１の金属層と、前記強磁性体の上面及び側面を覆うように設けられた第２の金属層と、を有し、前記強磁性体における前記基板の表面に垂直な方向の長さが、前記強磁性体における前記基板の表面に平行な方向の長さ以上であることを特徴とする半導体集積回路。
- 前記強磁性体における前記基板の表面に垂直な方向の長さが、前記強磁性体における前記基板の表面に平行な方向の長さの２倍以上であることを特徴とする請求項１に記載の半導体集積回路。
- 前記強磁性体が複数個設けられていることを特徴とする請求項１又は２に記載の半導体集積回路。
- 前記複数個の強磁性体がマトリクス状に配列されていることを特徴とする請求項３に記載の半導体集積回路。
- 前記基板上に多層配線層が設けられており、前記強磁性体が前記多層配線層上に形成されており、前記インダクタが前記多層配線層の最上層に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
- 前記基板上に多層配線層が設けられており、前記強磁性体及び前記インダクタが前記多層配線層上に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
- 前記第２の金属層の上面が前記インダクタの上面よりも高い位置にあることを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路。
- 前記インダクタが前記第１の金属層に前記第２の金属層が積層されたものであることを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路。
- 前記インダクタ、前記第１の金属層及び前記第２の金属層が銅又はアルミニウムにより形成されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路。
- 前記強磁性体がニッケルにより形成されていることを特徴とする請求項１乃至９のいずれか１項に記載の半導体集積回路。
- 前記インダクタがスパイラルインダクタであることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体集積回路。
- 基板上に第１の金属層を形成する工程と、この第１の金属層上に選択的に前記基板の表面に垂直な方向の長さが前記基板の表面に平行な方向の長さ以上である強磁性体を形成する工程と、この強磁性体を覆うように第２の金属層を形成する工程と、前記第１及び第２の金属層を選択的に除去してパターニングし、前記第１の金属層、前記強磁性体及び前記第２の金属層が積層された積層体を形成すると共にこの積層体と同層でありこの積層体を囲むように配置されたインダクタを形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
- 基板上にインダクタを形成する工程と、前記基板上におけるこの基板の表面に垂直な方向から見て前記インダクタの内部に相当する領域に第１の金属層を形成する工程と、この第１の金属層上に前記基板の表面に垂直な方向の長さが前記基板の表面に平行な方向の長さ以上である強磁性体を形成する工程と、この強磁性体を覆うように第２の金属層を形成する工程と、前記第１及び第２の金属層を選択的に除去してパターニングし、前記第１の金属層、前記強磁性体及び前記第２の金属層が積層された積層体を形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
- 前記強磁性体を形成する工程において、前記強磁性体における前記基板の表面に垂直な方向の長さを、前記強磁性体における前記基板の表面に平行な方向の長さの２倍以上とすることを特徴とする請求項１２又は１３に記載の半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003425951A JP4464127B2 (ja) | 2003-12-22 | 2003-12-22 | 半導体集積回路及びその製造方法 |
| US11/017,074 US7414506B2 (en) | 2003-12-22 | 2004-12-21 | Semiconductor integrated circuit and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003425951A JP4464127B2 (ja) | 2003-12-22 | 2003-12-22 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005183846A JP2005183846A (ja) | 2005-07-07 |
| JP4464127B2 true JP4464127B2 (ja) | 2010-05-19 |
Family
ID=34675442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003425951A Expired - Fee Related JP4464127B2 (ja) | 2003-12-22 | 2003-12-22 | 半導体集積回路及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7414506B2 (ja) |
| JP (1) | JP4464127B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7917178B2 (en) * | 2005-03-22 | 2011-03-29 | Sony Ericsson Mobile Communications Ab | Wireless communications device with voice-to-text conversion |
| US7875955B1 (en) * | 2006-03-09 | 2011-01-25 | National Semiconductor Corporation | On-chip power inductor |
| US20080186123A1 (en) * | 2007-02-07 | 2008-08-07 | Industrial Technology Research Institute | Inductor devices |
| US9269485B2 (en) * | 2007-11-29 | 2016-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of creating spiral inductor having high Q value |
| US20090140383A1 (en) * | 2007-11-29 | 2009-06-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of creating spiral inductor having high q value |
| JP5113025B2 (ja) * | 2008-11-21 | 2013-01-09 | 新光電気工業株式会社 | コイル構造体及びその製造方法 |
| US9190201B2 (en) * | 2009-03-04 | 2015-11-17 | Qualcomm Incorporated | Magnetic film enhanced inductor |
| US8717136B2 (en) | 2012-01-10 | 2014-05-06 | International Business Machines Corporation | Inductor with laminated yoke |
| US9064628B2 (en) | 2012-05-22 | 2015-06-23 | International Business Machines Corporation | Inductor with stacked conductors |
| US8963671B2 (en) | 2012-08-31 | 2015-02-24 | Advanced Semiconductor Engineering, Inc. | Semiconductor transformer device and method for manufacturing the same |
| US10312007B2 (en) * | 2012-12-11 | 2019-06-04 | Intel Corporation | Inductor formed in substrate |
| KR102504067B1 (ko) * | 2017-12-07 | 2023-02-27 | 삼성전기주식회사 | 박막형 코일 부품 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719877B2 (ja) | 1985-01-10 | 1995-03-06 | 松下電子工業株式会社 | 半導体集積回路 |
| JPH0328758U (ja) | 1989-07-28 | 1991-03-22 | ||
| JPH0463653U (ja) | 1990-10-12 | 1992-05-29 | ||
| JP3197022B2 (ja) * | 1991-05-13 | 2001-08-13 | ティーディーケイ株式会社 | ノイズサプレッサ用積層セラミック部品 |
| JPH0513235A (ja) * | 1991-07-03 | 1993-01-22 | Sumitomo Electric Ind Ltd | インダクタンス素子 |
| JPH0513234A (ja) * | 1991-07-03 | 1993-01-22 | Sumitomo Electric Ind Ltd | インダクタンス素子 |
| CA2072277A1 (en) * | 1991-07-03 | 1993-01-04 | Nobuo Shiga | Inductance element |
| US5312674A (en) * | 1992-07-31 | 1994-05-17 | Hughes Aircraft Company | Low-temperature-cofired-ceramic (LTCC) tape structures including cofired ferromagnetic elements, drop-in components and multi-layer transformer |
| US5852866A (en) * | 1996-04-04 | 1998-12-29 | Robert Bosch Gmbh | Process for producing microcoils and microtransformers |
| US5945902A (en) * | 1997-09-22 | 1999-08-31 | Zefv Lipkes | Core and coil structure and method of making the same |
| US6198374B1 (en) * | 1999-04-01 | 2001-03-06 | Midcom, Inc. | Multi-layer transformer apparatus and method |
| JP2002043520A (ja) * | 2000-07-19 | 2002-02-08 | Sony Corp | 半導体装置及びその製造方法 |
| JP2003158017A (ja) * | 2001-11-21 | 2003-05-30 | Jhc Osaka:Kk | トランス |
| JP3745316B2 (ja) * | 2002-06-24 | 2006-02-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路及びその製造方法 |
| JP4191506B2 (ja) * | 2003-02-21 | 2008-12-03 | Ｔｄｋ株式会社 | 高密度インダクタおよびその製造方法 |
| US7262680B2 (en) * | 2004-02-27 | 2007-08-28 | Illinois Institute Of Technology | Compact inductor with stacked via magnetic cores for integrated circuits |
-
2003
- 2003-12-22 JP JP2003425951A patent/JP4464127B2/ja not_active Expired - Fee Related
-
2004
- 2004-12-21 US US11/017,074 patent/US7414506B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7414506B2 (en) | 2008-08-19 |
| JP2005183846A (ja) | 2005-07-07 |
| US20050134419A1 (en) | 2005-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6935343B2 (ja) | インダクタ部品およびその製造方法 | |
| JP3745316B2 (ja) | 半導体集積回路及びその製造方法 | |
| US10614943B2 (en) | Multilayer seed pattern inductor and manufacturing method thereof | |
| US10566130B2 (en) | Coil component and method of manufacturing same | |
| JP4464127B2 (ja) | 半導体集積回路及びその製造方法 | |
| CN106992056B (zh) | 线圈部件 | |
| CN112349482A (zh) | 电感部件和电感部件内置基板 | |
| KR20100069604A (ko) | 인덕터 모듈 및 회로 모듈 | |
| JP7334558B2 (ja) | インダクタ部品 | |
| CN112786280B (zh) | 电感器阵列部件 | |
| CN112466597B (zh) | 电感器部件 | |
| JP6838635B2 (ja) | コイル部品 | |
| US7676922B1 (en) | Method of forming a saucer-shaped half-loop MEMS inductor with very low resistance | |
| US20230071379A1 (en) | Coil component and manufacturing method therefor | |
| US20210233701A1 (en) | Inductor component | |
| KR102198529B1 (ko) | 칩 전자부품 및 그 제조방법 | |
| JP2007019333A (ja) | 半導体装置及びその製造方法 | |
| JP2007281230A (ja) | 半導体装置およびその製造方法 | |
| JP2008210828A (ja) | 半導体装置およびその製造方法 | |
| US20240128014A1 (en) | Inductor component | |
| TWI830566B (zh) | 整合有電感線路結構之封裝載板及其製造方法 | |
| JP2006351687A (ja) | 半導体装置 | |
| JP2021077897A (ja) | インダクタ部品およびその製造方法 | |
| CN117894568A (zh) | 电感器部件 | |
| CN117894553A (zh) | 电感器部件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061110 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070112 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080612 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091029 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100126 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100218 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140226 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |