KR20080060447A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에서는 반도체 소자의 제조방법에 관해 개시된다.
본 발명에 따른 반도체 소자의 제조방법은 캐패시터 영역과 트랜지스터 영역으로 정의된 실리콘 기판의 캐패시터 영역에 소자 격리막을 형성하는 단계; 상기 소자 격리막상에 하부전극 및 유전체막을 형성하는 단계; 상기 하부전극의 양측면에 절연막 측벽을 형성하는 단계; 상기 유전체막상에 상부전극을 형성함과 동시에 상기 실리콘 기판의 트랜지스터 영역에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 실리콘 기판에 소오스/드레인 불순물 영역을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
PIP 캐패시터, 하부 전극, 게이트 전극, 절연막 측벽
Description
도 1은 종래 기술에 따른 PIP 캐패시터 및 로직 회로를 갖는 반도체 소자를 나타내는 단면도.
도 2a 내지 도 2f는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도.
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도.
본 발명에서는 반도체 소자의 제조방법에 관해 개시된다.
현재 실리콘 반도체 기술은 정보 처리를 주 기능으로 하는 CPU(Central Processing Unit)로 대표되는 로직 기술과 정보 저장을 목적으로 하는 메모리(memory) 기술을 동시에 구현하는 방법이 다양하게 개발되고 있다. 더 나아가 로직 기술과 메모리 기술의 통합뿐만 아니라, 아날로그, RF 기술 등이 통합되고 있다.
이러한 반도체 집적회로(IC)에서는 트랜지스터, 캐패시터, 저항 등의 다양한 소자가 단일 칩 상에 집적되어 있으며, 이들 소자들을 효과적으로 구현하는 방법이 다양하게 개발되어 왔다. 로직 회로(예컨대 CMOS 로직)에서 사용되는 아날로그 캐패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal) 형태가 주로 사용된다.
이 중에서도 PIP 캐패시터는 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며 하부 전극(bottom electrode)과 상부 전극(top electrode)이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리실리콘으로 제조되기 때문에 별도의 공정없이 게이트 전극 제조 공정시 PIP 캐패시터의 전극을 함께 제조하는 특징을 갖는다.
도 1은 종래 기술에 따른 PIP 캐패시터 및 로직 회로를 갖는 반도체 소자를 나타내는 단면도이다. 도면에서 'A' 영역은 저항 영역을 나타내며, 'B' 영역은 캐패시터 영역을 나타내며, 'C' 영역은 로직 트랜지스터 영역을 나타낸다.
도 1에 도시한 바와 같이, 실리콘 기판(1)에는 활성영역을 정의하는 소자 격리막(3)이 형성되어 있다.
그리고 상기 실리콘 기판(1) 상의 'A' 영역에는 저항(7)이 형성되어 있으며, 'B' 영역에는 하부전극(9), 유전체막(13), 상부전극(15)으로 구성된 PIP 캐패시터가 형성되어 있으며, 'C' 영역에는 게이트 절연막(5)을 개재한 게이트 전극(11)과 게이트 전극(11)에 인접한 활성영역에 형성된 소오스 및 드레인 영역(10)으로 구성된 모스 트랜지스터가 형성되어 있다.
그리고 상기 실리콘 기판(1)에 형성된 저항, PIP 캐패시터 및 트랜지스터의 상부에는 제 1 층간 절연막(17) 및 제 2 층간 절연막(19)이 덮여지며 이들 층간 절연막(17,19)을 관통하여 실리콘 기판(1)에 형성된 소자와 연결되는 콘택 플러그(21,23,25)들과, 상기 콘택 플러그(21,23,25)들을 연결하는 금속배선(27)들이 형성되어 있다.
상술한 구조의 반도체 소자에서 PIP 캐패시터는 하부전극과 상부전극 사이에 개재된 유전체막의 면적에 의하여 캐패시터의 용량이 결정된다.
도 2a 내지 도 2f는 종래기술에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(31)의 소정영역에 활성영역의 정의하는 소자 격리막(32)을 형성한다.
여기서, 상기 소자 격리막(32)은 상부에 PIP 캐패시터가 형성되어야 하므로 충분히 너비가 넓어야 한다.
이어서, 상기 소자 격리막(32)을 포함한 실리콘 기판(31)의 전면에 하부전극용 제 1 폴리 실리콘막(33)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 폴리 실리콘막(33)상에 캐패시터의 유전체로서 보통 산화막/질화막/산화막의 구조를 갖는 ONO막(34)을 형성한다.
도 2c에 도시한 바와 같이, 상기 ONN막(34)을 포함한 실리콘 기판(31)의 전면에 상부전극용 제 2 폴리 실리콘막(35)을 형성한다.
도 2d에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 제 2 폴리 실리콘막(35)과 ONO막(34)을 선택적으로 제거하여 상부전극(35a)을 형성한다.
도 2e에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 상부전극(35a)과 대응되고 상기 상부전극(35a)보다 넓은 폭을 갖도록 상기 제 1 폴리 실리콘막(33)을 선택적으로 제거하여 하부전극(33a)을 형성한다.
이때 상기 제 1 폴리 실리콘막(33)을 선택적으로 식각할 때 상기 실리콘 기판(31)의 활성영역에는 게이트 전극(34b)이 형성된다.
도 2f에 도시한 바와 같이, 상기 실리콘 기판(31)의 활성영역에 형성된 게이트 전극(34b) 양측의 실리콘 기판(31)에 소오스/드레인 불순물 이온을 주입하여 표면내에 소오스/드레인 불순물 영역(36)을 형성한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
즉, 하부 전극 및 게이트 전극용 제 1 폴리 실리콘막을 형성하고, 그 위에 ONO막과 상부전극용 제 2 폴리 실리콘막을 형성한 후 제 2 폴리 실리콘막을 선택적으로 제거하여 상부전극을 형성하고 계속해서 제 1 폴리 실리콘막을 선택적으로 제거하여 하부전극 및 게이트 전극을 형성함으로써 트랜지스터의 문턱전압이 다운(down)됨과 동시에, 오프 전류(off current)가 증가하며 폴리 레지스터(poly resistor)의 저항을 증가한다.
즉, PIP 공정을 진행하는 도중에 게이트 전극을 형성하기 위해 폴리 실리콘에 데미지가 발생하고, PIP 써멀 버드겟(thermal budget)에 의해 데이터(data)가 쉬프트(shift)된다.
본 발명은 주변 구성요소(component)의 파라메타(parameter)에 의한 게이트 전극의 데미지를 방지하여 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 캐패시터 영역과 트랜지스터 영역으로 정의된 실리콘 기판의 캐패시터 영역에 소자 격리막을 형성하는 단계; 상기 소자 격리막상에 하부전극 및 유전체막을 형성하는 단계; 상기 하부전극의 양측면에 절연막 측벽을 형성하는 단계; 상기 유전체막상에 상부전극을 형성함과 동시에 상기 실리콘 기판의 트랜지스터 영역에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 실리콘 기판에 소오스/드레인 불순물 영역을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 3a에 도시한 바와 같이, 트랜지스터 영역과 캐패시터 영역으로 구분된 실리콘 기판(101)상의 소정영역에 소자간의 절연을 위한 소자 격리막(102)을 형성한다.
여기서, 상기 소자 격리막(102)은 상부에 PIP 캐패시터가 형성되어야 하므로 충분히 너비가 넓어야 하고, 깊이 또한 다음 공정에 의해 식각되므로 소자간의 절 연을 위해 식각되어질 깊이를 감안하여 깊게 형성하는 것이 바람직하다.
이어서, 상기 소자 격리막(102)을 포함한 실리콘 기판(101)의 전면에 하부전극용 제 1 폴리 실리콘막(103)을 형성한다.
도 3b에 도시한 바와 같이, 상기 제 1 폴리 실리콘막(103)상에 캐패시터의 유전체로서 보통 산화막/질화막/산화막의 구조를 갖는 ONO막(104)을 형성한다.
여기서, 상기 유전체막으로 ONO막(104)을 설명하고 있지만, 필요에 따라서는 전이원소와 희토류원소의 산화물 및 BaTiO3, PbTiO3 및 SrTiO3 등과 같은 강유전체 그룹을 사용할 수도 있다.
도 3c에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 ONO막(104) 및 제 1 폴리 실리콘막(103)을 선택적으로 제거하여 상기 소자 격리막(102) 상부의 일정영역에 하부전극(103a)을 형성한다.
이어서, 상기 하부전극(103a)을 포함한 실리콘 기판(101)의 전면에 절연막을 형성하고, 상기 절연막의 전면에 에치백 공정을 실시하여 상기 하부전극(103a)의 양측면에 절연막 측벽(105)을 형성한다.
여기서, 상기 절연막은 캡 산화막과 질화막이 적층되어 이루어져 있고, 이에 한정하지 않고 산화막 또는 질화막의 단일층 그리고 이들의 적층으로 이루어질 수도 있다.
도 3d에 도시한 바와 같이, 상기 실리콘 기판(101)의 트랜지스터 영역에 n형 또는 p형 불순물 이온을 선택적으로 주입하여 웰 영역(106)을 형성한다.
이어서, 상기 하부전극(103a)을 포함한 실리콘 기판(101)의 전면에 상부전극 용 제 2 폴리 실리콘막을 형성한다.
그리고 포토 및 식각 공정을 통해 상기 제 2 폴리 실리콘막을 선택적으로 제거하여 상부전극(107)을 형성한다.
이때 상기 상부전극(107)은 상기 하부전극(103a)과 대응되면서 더 좁은 폭을 갖고 형성되며, 상기 제 2 폴리 실리콘막을 선택적으로 식각할 때 상기 실리콘 기판(101)의 트랜지스터 영역에는 게이트 전극(107a)이 형성된다.
여기서, 상기 상부전극(107), ONO막(105), 하부전극(103a)으로 이루어진 PIP 캐패시터를 형성한다.
도 3e에 도시한 바와 같이, 상기 게이트 전극(107a)을 마스크로 이용하여 상기 실리콘 기판(101)의 트랜지스터 영역에 소오스/드레인 불순물 영역(108)을 형성하고, 각종 배선 공정을 실시하여 트랜지스터를 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.
이상의 설명에서와 같이 본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, PIP 공정 중 하부전극을 형성한 후 상부전극용 폴리 실리콘막을 이용하여 게이트 전극을 형성하기 때문에 기존 구조와 같은 게이트 전극을 형성하기 위 한 데미지나 PIP 써멀 버드갯에 의한 영향을 방지할 수 있다.
둘째, 하부전극의 측면에 절연막 측벽이 형성되기 때문에 추후 세정 공정이나 게이트 전극용 폴리 실리콘막의 형성 공정에 의해 토폴로지(topology)가 망가질 위험을 줄일 수 있다.
Claims (5)
- 캐패시터 영역과 트랜지스터 영역으로 정의된 실리콘 기판의 캐패시터 영역에 소자 격리막을 형성하는 단계;상기 소자 격리막상에 하부전극 및 유전체막을 형성하는 단계;상기 하부전극의 양측면에 절연막 측벽을 형성하는 단계;상기 유전체막상에 상부전극을 형성함과 동시에 상기 실리콘 기판의 트랜지스터 영역에 게이트 전극을 형성하는 단계; 및상기 게이트 전극 양측의 실리콘 기판에 소오스/드레인 불순물 영역을 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 유전체막은 ONO막, 전이원소와 희토류원소의 산화물, BaTiO3, PbTiO3 및 SrTiO3 중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 절연막 측벽을 형성하고 상기 실리콘 기판의 트랜지스터 영역에 도전형 불순물 이온을 주입하여 웰 영역을 형성하는 단계를 더 포함하여 형성함을 특징으 로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 절연막 측벽은 캡 산화막과 질화막을 상기 하부전극을 포함한 실리콘 기판의 전면에 형성하고, 전면에 에치백 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 상부전극은 상기 하부전극보다 좁은 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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