KR20080045111A - 유기 ｆｅｔ를 조립하기 위한 방법 - Google Patents
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Abstract
유기 전계 트랜지스터를 조립함에 있어서, 둘 이상의 두께의 유전체가 형성된다. 제 1 두께의 층은 장치의 요망 임계치를 조정하기 위한 트랜지스터의 활성 구역에서 형성된다. 제 2 두께의 층은 트랜지스터의 필드 구역(field region)에 증착되어, 상기 트랜지스터를 전기적으로 고립시키고, 누설 전류 및 용량을 감소시킨다. 제 1 두께의 층보다 두껍고, 제 2 두께의 층보다 얇은 제 3 유전성 두께 층이 사용되어, 제 2 임계 전압을 갖는 트랜지스터를 형성할 수 있다. 상기 다수의 유전성 두께의 층은, 그라비어 인쇄를 이용할 때의 그라비어 롤의 다수의 셀 크기에 의해, 또는 플렉소그래피 인쇄에서 아닐록스 롤의 다수의 셀 크기에 의해, 또는 잉크제트 인쇄에서의 다수의 노즐 크기 및 챔버 압력에 의해, 또는 단일 두께 유전체 층의 연속적인 인쇄에 의해 생성될 수 있다. 상기 방법은, 탑 게이트와, 바텀 게이트 탑 컨택트와, 바텀 게이트 바텀 컨택트 유기 트랜지스터 구조물에서 사용될 수 있다.
Description
본 발명은 2005년 8월 16일자 US 출원 제11/204,725호로부터 우선권을 주장하고 있으며, 상기 출원은 본원에서 참조로서 인용된다.
본 발명은 유기 트랜지스터(organic transistor)에 관한 것이며, 더욱 세부적으로는 둘 이상의 두께의 유전체 층을 갖는 유기 FET를 조립하는 방법에 관한 것이다.
디스플레이, 전자 바코드 및 센서 등의 여러 응용분야에 있어서, 유기 전계 트랜지스터(oFET)가 제안되었다. 저비용 공정과, 대영역 회로(large-area circuit)와, 화학적인 활성 본질(chemically active nature)이 다양한 응용분야에서 oFET를 중요하게 만드는 가장 큰 원동력이다. 이들 목적들 중 다수는 플렉소그래피(flexography)와 그라비어 인쇄(gravure printing) 등의 인쇄 기법을 이용하는 조립 방법에 따른다.
유기 MOS 트랜지스터는 실리콘 금속-옥사이드-반도체 트랜지스터와, 공정에서 유사하다. 구조에 있어서 가장 큰 차이점은, 통상의 무기 실리콘 MOS 장치에서 장치의 반도체로서 실리콘 층이 사용되는 것에 대비되어, 유기 MOS 트랜지스터에서는 반도성 유기 폴리머 막의 박층이 사용된다는 것이다.
도 1을 참조하면, 탑-게이트 바텀 컨택트(top-gate bottom contact) 유기 MOS 트랜지스터(100)의 단면도가 도시되어 있다. 절연 기판(112) 상에 금속 구역(metallic region, 122)이 증착되어, 유기 MOS 장치(100)의 게이트(122)를 형성한다. 게이트 구역(122)의 상부에 얇은 유전성 구역(120)이 위치하여, 상기 게이트 구역이 나머지 층으로부터 전기적으로 고립(isolate)되어, MOS 게이트 절연체로서 기능할 수 있다. 게이트 구역(122) 위에 위치하는 유전성 구역(120) 상에 금속성 전도체(118, 116)가 형성되어, 게이트 물질(122)과 겹쳐지는 전도체(116, 118) 사이에 갭(124)이 존재한다. 상기 갭(124)은 트랜지스터(100)의 채널 구역이라고 한다. 유전성 구역(120)과 금속성 전도체(116, 118)의 일부분, 또는 전체 상에 유기 반도성 물질(114)의 박막이 증착된다. 게이트(122)와 소스(118) 사이에 적용된 전압이 반도체 구역(124)과 유전체(120)의 경계의 인접부에 위치하는 갭 구역(124)에서의 유기 반도성 막(114)의 저항값을 변경한다. 이것이 “전계 효과(field effect)”라고 정의되는 것이다. 소스(118)와 드레인(116) 사이에 또 다른 전압이 적용될 때, 드레인과 소스 사이에서, 게이트-투-소스(gate-to-source)와 드레인-투-소스(drain-to-source) 전압 모두에 따라 좌우되는 값을 갖는 전류가 흐른다.
완전한 회로를 제공하기 위해, 게이트 금속과 소스/드레인 금속 사이에서 전기 연결을 확립하는 것이 필수이다. 이는, 소스/드레인이 증착되기 전에, 유전체를 관통하는 오프닝(opening)을 패턴처리함으로써 달성된다. 이에 따라, 소스/드레인 금속 구역을 게이트 금속 구역과 연결하는 오프닝이 도출된다.
도 2에서 도시된 바와 같이, 또한 유기 트랜지스터(200)는 탑-게이트 탑 컨 택트 구조물로서 구축될 수 있다. 기판(212) 상으로 전도체 층(222)이 증착되고 패턴처리된다. 상기 전도체 층(222) 상으로 유전 층(220)이 증착된다. 유전 층(220)의 상부로 반도체 물질의 박막(214)이 증착된다. 유기 반도체(214)의 상부로 전도성 막이 증착되고 패턴처리되어, 전도성 소스 및 드레인 구역(216, 218)이 형성되고, 이에 따라서, 아래 위치하는 게이트 금속 층(222)과 겹치는 갭(224)이 존재하게 된다. 상기 갭(224)을 트랜지스터(200)의 채널 구역이라고 한다. 전계 효과를 통해, 게이트 전도체(222)와 소스(218) 사이에 적용되는 전압이, 반도체 구역(214)과 유전체(220)의 경계의 인접부에 위치하는 갭 구역(224)에서의 유기 반도체(214)의 저항값을 변화시킨다. 소스(218)와 드레인(216) 사이에 또 다른 전압이 적용될 때, 게이트-투-소스와 드레인-투-소스 전압 모두에 따라 좌우되는 값을 갖는 전류가 드레인과 소스 사이에서 흐른다.
또한, 완전한 공정에서, 게이트 금속과 소스/드레인 금속 사이의 연결은, 소스/드레인이 증착되기 전에, 유전체 및 유기 반도체를 관통하는 오프닝을 패턴처리함으로써, 이뤄진다. 이는 소스/드레인 금속 구역을 게이트 금속 구역과 연결하는 오프닝을 도출한다.
유기 트랜지스터(300)는 또한, 도 3에서 도시된 바와 같이 탑 게이트 구조물로서 구축될 수 있다. 절연성 기판(312) 상에서 전도성 막이 증착되고 패턴처리되어 전도성 구역(318, 316)이 형성될 수 있다. 이들 전도성 구역 중 하나가 소스(318)로서 알려져 있고, 나머지 하나가 드레인(316)으로서 알려져 있다. 소스(318)와 드레인(316) 사이의 갭(324)이 트랜지스터(300)의 채널 구역으로서 알려 져 있다. 이들 전도성 구역의 상부로 얇은 유기 반도체 층이 증착되어, 갭(324)의 전체와, 전도성 구역 소스(318) 및 드레인(316)의 일부분, 또는 전체가 덮여질 수 있다. 반도체 층(320)의 상부로 유전 층(320)이 증착된다. 전도성 층(322)이 증착되고 패턴처리되어, 아래 위치하는 갭(324)에서, 그리고 소스(318) 및 드레인(316)의 일부분, 또는 전체가 덮일 수 있다. 전계 효과에 의해, 전압이 게이트(320)와 소스(318) 사이에 적용됨에 따라서, 반도체와 유전체(320)의 경계의 인접부에 위치하는 갭(324)의 내부에서의 유기 반도체의 저항이 감소될 수 있다. 소스(318)와 드레인(316) 사이에 또 다른 전압이 적용될 때, 소스(318)와 드레인(316) 사이에서, 게이트(320)와 소스(318) 사이의 전압에 따라 좌우되는 값을 갖는 전류가 흐른다.
이와 유사하게, 완전한 회로를 생성하기 위해, 게이트 금속과 소스/드레인 금속 사이의 전기 연결을 확립하는 것이 필수적이다. 이는 게이트 물질이 증착되기 전에 유전체를 관통하는 오프닝을 패턴처리함으로써 얻어진다. 이에 따라서, 소스/드레인 구역을 게이트 금속 구역과 연결하는 오프닝이 도출된다.
이들 구조물 모두에서, 게이트 전도체가 채널 구역 갭과 소스 및 드레인의 일부분, 또는 전체에 겹쳐지고, 유기 반도체 및 유전체가 배치되어, 게이트 전도체와 소스/드레인 전도체가 전기적으로 고립되는 한, 모든 층이 패턴처리될 수 있다.
유기 반도체 재료는 종종 폴리머성, 또는 저분자량, 또는 혼성으로서 분류된다. 펜타센(pentacene), 헥시티오펜(hexithiphene), TPD 및 PBD가 저분자량 재료의 예이다. 폴리티오펜(polythiophene), 파라테닐렌 비닐렌(parathenylene vinylene) 및 폴리페닐렌 에틸렌이 폴리머성 반도체의 예이다. 폴리비닐 카르바졸(polyvinyl carbazole)이 혼성 물질의 예이다. 이들 물질은 절연체, 또는 전도체로서 분류되지 않는다. 유기 반도체가 무기 반도체에서의 띠 이론(band theory)과 유사한 용어로 설명될 수 있다. 그러나 유기 반도체에서의 캐리어를 충전하는 실제 역학은 무기 반도체와는 충분하게 다르다. 실리콘 등의 무기 반도체에서, 여러 다른 원자가의 원자를 임자 결정 격자(host crystal lattice)로 유입시킴으로써, 캐리어가 발생되며, 그 양은 전도대(conduction band)로 주입되는 캐리어의 개수로 설명되고, 움직임은 웨이브 벡터 k로서 설명될 수 있다. 유기 반도체에서, 약하게 결합된 전자, 이른바 π전자가 상기 전자를 발생시킨 원자로부터 비편재화(delocalizate)하고, 비교적 먼 거리를 이동하는 탄소 분자의 혼성화(hybridization)에 의해 특정 물질에서 캐리어가 발생된다. 이러한 효과는 공명 분자(conjugated molecule), 또는 벤젠 고리(benzene ring) 구조물로 구성된 물질에서 특히 두드러진다. 비편재화(delocalization) 때문에, 이들 π전자는 전도대에 존재한다고 막연하게 설명될 수 있다. 이 메커니즘은 낮은 전하 이동도(charge mobility)를 야기하며, 측정치가 이러한 캐리어가 반도체를 통과하여 이동할 수 있는 속도를 설명하고, 이에 따라서, 무기 반도체에 비교할 때, 유기 반도체의 상당히 더 낮은 전류 특성이 도출된다.
더 낮은 이동도는 그렇다 치더라도, 캐리어의 화학적 성질이 유기 MOS 트랜지스터와 무기 반도체의 동작 간의 핵심적인 또 다른 차이를 야기한다. 무기 반도체의 통상적인 동작에서, 채널 구역의 저항값이, 반도체에서 소수로서 존재하는 전하의 타입으로 이루어진 전하 캐리어로 구성되는“역전층(inversion layer)”에 의 해 수정된다. 전도를 위해 사용되는 것과 비교되는 반대 타입의 캐리어로 실리콘 벌크가 도핑된다. 예를 들어, p-타입 무기 반도체는 n-타입 반도체에 의해 구축되지만 p-타입 캐리어(또한 홀(hole)이라고 일컬어짐)를 사용하여, 소스와 드레인 사이에서 전류를 전도한다. 그러나 유기 반도체의 통상의 공정 중에, 반도체에서 다수로서 존재하는 타입의 전하로 이뤄진 전하 캐리어로 구성된 “축적층(accumulation layer)”에 의해, 채널 구역의 저항값이 변화된다. 예를 들어, PMOS 유기 트랜지스터가 p-타입 반도체 및 p-캐리어(즉, 홀)를 사용하여, 일반적인 공정으로 전류를 발생시킬 수 있다.
실리콘과 같은 무기 반도체의 공정에서, 트랜지스터는 상기 트랜지스터 사이의 두꺼운 유전체(일반적으로 필드 산화물(field oxide))에 의해 서로 고립된다. 이러한 필드 산화물을 형성하기 위한 한 가지 일반적인 방법은 LOCOS라고 불리우는 공정을 통하는 것이며, 이때 트랜지스터의 채널, 소스 및 드레인 구역이 실리콘 니트라이드로 마스킹되고, 그 후, 고온에서 실리콘을 산소, 또는 증기로 노출시킨다. 상기 노출된 실리콘이 산화되어, 실리콘 다이옥사이드가 형성되는 반면에, 실리콘 니트라이드에 의해 보호되는 실리콘은 그렇지 않다. 이러한 옥사이드를 형성하는 또 다른 방법, 이른바 트렌치 고립 공정(trench isolation process)이 필드 구역에서 실리콘을 식각하는 단계와, 유전체를 증착하는 단계와, 표면을 평탄화(planarizing)하는 단계를 포함한다. 고립부(isolation)를 제공하는 것에 별도로, 필드 산화물은, 상기 필드 산화물 아래에 위치하는 금속 인터커넥트(제 1 금속 층)가 상기 필드 산화물 위에 위치하는 금속 인터커넥트(제 2 금속 층)와 겹칠 때 발생되는 기생 용량(parasitic capacitance)을 감소시킨다. 덧붙이자면, 제 1 금속 층과 제 2 금속 층으로부터 유전체를 통한 누출이 감소된다. 필드 산화물이 두꺼워질수록, 바람직하게도, 기생 용량 및 유전체를 통한 누출이 감소된다. 유기 반도체 공정에서, 트랜지스터 사이에서의 고립(isolation)은, 반도체를 필드 구역에 증착하지 않음으로써, 제공되는 것이 일반적이다. 이러한 공정에서, 유전체의 두께는 트랜지스터의 임계값을 최적화하도록 선택되어, 활성(active) 구역과 필드 구역 모두에서 증착된다. 필드 구역에서는 어떠한 반도체도 존재하지 않기 때문에, 캐리어가 캐리어 채널을 형성하지 않고, 이에 따라서, 바람직한 고립이 제공될 수 있다. 그러나 이러한 해결책은 제 1 금속 층과 제 2 금속 층 사이의 높은 용량뿐 아니라, 유전체를 통한 바람직하지 않은 높은 누출까지 초래할 수 있다.
이러한 종래 기술에서의 또 다른 제약점은, 일부 인쇄 기법을 사용할 때, 반도체 증착의 전적인 부족이 보장될 수 없다는 것이다. 예를 들어, 그라비어 인쇄(gravure printing)에서, 인쇄 롤러 상의 비-이미지 영역이 작은 양의 잉크를 머금도록 섬세하게 설계되어, 상기 비-이미지 영역의 잉크를 벗겨내는 독터 블레이드(doctor blade)에게 윤활 효과를 제공할 수 있다. 과분의 잉크를 제거하는 독터 블레이드가 마모되거나, 소음을 내지 않도록, 상기 비-이미지 영역에서 크로스해치(cross-hatch)가 조각된다. 그라비어가 시각적 인쇄를 위해 사용될 때 이러한 작은 양의 잉크는 중요치 않지만, 이 작은 양의 잉크로부터 초래되는 전기적 속성이 상당한 악영향을 끼칠 수 있다. 이 경우, 반도체 잉크의 얇은 코팅이 기판 상에 증착될 수 있고, 이는 개별 트랜지스터 간의 바람직하지 않는 혼선(cross talk)을 초 래하는 트랜지스터의 필드 구역에서의 전하 캐리어를 생성할 수 있다. 따라서 유기 집적 공정에서 트랜지스터를 고립시키는 실제적인 방법이 요망된다.
본 발명의 하나의 실시예에 따라, 둘 이상의 두께의 유전체가 유기 전계 트랜지스터의 조립에서 형성된다. 제 1 두께의 층은 트랜지스터의 활성 구역에서 형성되고, 이에 따라서, 장치의 요망 임계치를 조정하기 위한 수단이 제공된다. 제 2 두께의 층은 트랜지스터의 필드 구역에서 증착되고, 이에 따라서, 트랜지스터를 전기적으로 고립시키기 위한 수단이 제공된다. 덧붙이자면, 이 제 2 두께의 유전 층은 누설 전류를 감소시키고, 유전체 아래에 위치하는 제 1 금속 층과 상기 유전체 위에 위치하는 제 1 금속 층 사이의 용량을 감소시키는 기능을 수행한다. 본 발명의 또 다른 실시예에서, 제 1 층보다 더 두껍지만, 제 2 층보다는 더 얇은 제 3 층이 사용되어, 제 2 임계 전압을 갖는 트랜지스터를 형성할 수 있다. 이러한 다수의 두께의 유전체는, 그라비어 인쇄를 이용할 때 그라비어 롤의 다수의 셀(cell) 크기에 의해, 또는, 플렉소그래피 인쇄에서 아닐록스 롤의 다수의 셀 크기에 의해, 또는 잉크 제트 인쇄에서 사용될 때 다수의 노즐 크기와 챔버 압력에 의해, 또는 단일 두께의 유전체의 연속적인 층을 인쇄함으로써, 생성될 수 있다. 이 방법은 탑 게이트, 바텀 게이트 탑 컨택트, 바텀 게이트 바텀 컨택트 구조물로 사용될 수 있다.
도 1-3은 공지 기술로서, 절연 기판과, 유기 폴리머 막과, 유전 층과, 전도 성 게이트를 포함하는 무기 MOS 트랜지스터의 단면도이다.
도 4는 탑 게이트 유기 FET 구조물로 응용되는 본 발명의 하나의 실시예이다.
도 5는 여러 다른 유전체 두께를 갖는 다수의 임계 트랜지스터로 적용되는 본 발명의 하나의 실시예이다.
도 6은 이미지 영역에서 다수의 깊이를 갖는 셀을 갖는 그라비어 롤 표면으로 적용되는 본 발명의 하나의 실시예이다.
도 7은 이미지 영역에서 다수의 깊이를 갖는 셀을 갖는 그라비어 롤 표면으로 적용되는 본 발명의 하나의 실시예이며, 이때, 이미지 영역에서의 셀은 롤의 표면보다 더 낮은 표면과 접한다.
도 8은 이미지 영역이 단일 공동으로 형성되는 그라비어 롤 표면으로 적용되는 본 발명의 하나의 실시예를 도시한다.
도 9는 다양한 양의 잉크를 플렉소그래픽 인쇄 플레이트 상으로 생성시키기 위해 서로 다른 셀 깊이를 갖는 아닐록스 롤로 적용되는 본 발명의 하나의 실시예를 도시한다.
도 10은 잉크젯 제어 매개변수를 통해 서로 다른 크기의 액적이 표면으로 떨어지고, 이에 따라서 다양한 두께의 유전 층이 생성되는 잉크젯 노즐로 적용되는 본 발명의 하나의 실시예를 도시한다.
도 11은 유전체의 연속적인 증착으로 적용되고, 이에 따라서, 다양한 두께의 유전체를 기판 상에 형성하는 본 발명의 하나의 실시예를 도시한다.
도 12는 바텀 게이트 탑 컨택트 유기 FET 구조로 적용되는 본 발명의 하나의 실시예를 도시한다.
도 13은 바텀 게이트 바텀 컨택트 유기 FET 구조로 적용되는 본 발명의 하나의 실시예를 도시한다.
도 4를 참조하여, 탑 게이트(top gate) 구조물에 대한 본 발명의 하나의 실시예가 서술된다. 유기 FET를 조립하는 공정은 당해 업계에서 알려진 기법으로 시작된다. 소스 전극(418) 및 드레인 전극(416)이 절연 기판(412) 상에 증착된다. 상기 절연 기판은 유리, 또는 실리콘 다이옥사이드를 포함하는 실리콘, 또는 유연성을 띄는 기판(가령, 폴리에스테르, 폴리카보네이트, 폴리올레핀, 폴리이미드, PEN(폴리에틸렌 나프탈레이트), PET, PETG, 폴리카보네이트, 캡톤)을 포함한다. 상기 소스 전극(418) 및 드레인 전극(416)이 패턴처리된 전도체로 형성된다. 상기 패턴처리되는 전도체를 위한 재료로는, 금, 또는 은, 또는 니켈, 또는 구리, 또는 PEDOT과 전도성 폴리티오펜 등의 전도성 폴리머가 있다. 증착 방법으로는 증착(evaporation), 또는 스피닝(spinning), 또는 인쇄(printing)를 포함한다. 패턴처리 방법으로는 레이저 절삭, 화학적 식각 및 건식 식각 등의 제거법과, 인쇄, 잉크 제트법(ink jetting) 및 표면 개질법(surface modification) 등의 부가법이 있다.
그 후, 패턴처리된 소스/드레인 층 상으로 유기 반도체(424)가 증착되는데, 그 재료는 헥시티오펜, 펜타센, TPD 등의 저분자량 재료, 또는 폴리티오펜, 폴리 (파라테닐렌 비닐렌) PPV, MEH-PPV, 시안기-PPV 등의 폴리머성 유기 반도체, 또는 폴리(비닐 카바졸) PVK 등의 혼성 재료를 포함한다.
공지 기술에서는, 유기 반도체(424) 상으로 유전 물질의 단일 두께 층이 증착된다. 이 시스템에서, 금속 인터커넥트가 2개의 트랜지스터를 연결할 때, 상기 인터커넥트 아래에 위치하는 반도체에서 전하 캐리어가 생성될 수 있다. 그 후, 이들 캐리어가 두 개의 캐리어 사이에서 바람직하지 않은 누설 전류를 발생시킨다. 본 발명의 하나의 실시예에서, 상기 유전 물질(420)은 둘 이상의 두께의 층을 갖고 증착된다. 트랜지스터의 활성 구역에서 얇은 유전 층(423)이 증착되고, 소스와 드레인 사이의 영역과 상기 소스 및 드레인의 일부분으로서 형성된다. 얇은 유전체(421, 425)가 필드 구역(field region)이라 일컬어지는 활성 영역이 아닌 모든 구역에서 증착된다. 더 두꺼운 유전체는, 인터커넥트 금속으로 최대 전압이 적용될 때, 상기 인터커넥트 금속의 아래에서 캐리어가 발생되지 않도록, 그리고 이에 따라서 트랜지스터 간의 누설 전류가 크게 감소되도록 충분히 두껍게 만들어진다. 따라서 이 필드 유전체(field dielectric, 421, 425)가 트랜지스터의 활성 구역을 전기적으로 고립시키고, 제 1 금속 층과 제 2 금속 층 사이의 용량(capacitance)을 감소시키는 기능을 수행한다. 상기 필드 유전체는 소스(418), 또는 드레인(416)의 일부분 위로 증착되거나, 또는 도 4의 유전성 섹션(420)으로 나타난 바와 같이, 기판(412) 상에 직접 증착될 수 있다. 대안적으로, 도 4의 유전 섹션(425)으로 나타난 바와 같이, 필드 산화물이 유기 반도체(424) 상에 증착될 수 있다.
활성 구역에서의 얇은 유전체의 수직 크기가 트랜지스터의 임계 전압을 형성 하고, 상기 임계 전압은 게이트와 소스 사이의 전압으로서 정의되며, 상기 임계 전압에서 트랜지스터가 활성 전류를 전도하기 시작한다.
도 5는 트랜지스터(501)가 트랜지스터(503)보다 더 두꺼운 유전체(521)를 갖고, 상기 트랜지스터(501, 503)들은, 상기 트랜지스터(501, 503)를 고립시키는 기능을 수행하는 훨씬 더 두꺼운 유전체를 갖는 구역(502)에 의해 분리되는, 또 다른 실시예를 도시한다. 트랜지스터에서 두꺼운 유전체가 얇은 유전체에서보다 더 높은 임계 전압을 도출한다. 따라서 바람직하게도, 이러한 공정에 의해, 회로 설계에서 서로 다른 임계치를 갖는 트랜지스터를 사용하는 것이 가능해진다.
이 유전체는 인쇄 가능한 재료, 가령 스핀-온-글래스(spin-on-glass) 등의 무기 전구체, 또는 가교결합된 폴리비닐페놀(PVP), 폴리프로필렌, CYTOP, 폴리비닐알콜, 폴리이소부틸렌, PMMA, 폴리에틸렌 테레프탈레이트(PET), 폴리-p-크실릴렌(poly-p-xylylene) 및 CYMM 등의 폴리머-기반의 유전체를 포함하는 재료인 것이 바람직하다. 그라비어(gravure) 인쇄, 또는 플렉소그래픽(flexographic) 인쇄, 또는 잉크 제트(inkjet) 인쇄에 의해 패턴처리가 이뤄질 수 있다. 이들 인쇄 방법 각각에서, 한 번의 단일 인쇄 공정으로 다양한 두께가 얻어질 수 있다.
그라비어 인쇄에서, 증착되는 잉크의 두께는 롤러의 셀 크기에 따라 크게 좌우된다. 그라비어 롤러의 이미지 영역은 셀이라고 일컬어지는 롤러의 작은 오목부로 구성되며, 이들은 특정한 양의 잉크를 머금도록 설계된다. 그 후, 상기 롤러에 기판에 대하여 압력이 가해지며, 이에 따라서 잉크가 기판으로 전사된다. 그라비어 인쇄의 특수한 형태, 이른바 ESA(Electrical Static Assist) 그라비어 인쇄에서, 롤러와 기판의 나머지 측 사이의 전기장이 사용되어, 각각의 셀의 모든 내용물이 기판 상으로 비워지는 것을 촉진할 수 있다. 그 후, 잉크가 기판 상으로 흘러서 연속적인 막이 형성될 수 있다. 다양한 이미지 영역에서의 유전 증착물의 두께는, 두꺼운 유전 증착물을 위한 영역에서는 더 깊은 셀을 형성하고, 더 얇은 유전 증착물을 위한 영역에서는 더 얕은 셀을 형성함으로써 제어된다.
도 6은 앞서 언급된 원리를 도시한다. 구역(601)은, 비-이미지 구역(602)에 의해 분리되어 있는 이미지 영역(603)과 비교되는 상대적으로 깊은 셀을 갖는 이미지 영역이다. 따라서 구역(603) 상으로보다는, 구역(601)에 대응하는 기판으로 더 많은 잉크가 전사되고, 이에 따라서, 구역(601)에서 증착되는 유전체가 더 두꺼워질 수 있다. 셀로부터 증착되는 잉크가 함께 흐를 때, 균일한 이미지 영역이 형성되고, 이에 따라서, 하나의 균일한 이미지 영역을 형성하기 위해 셀들이 연결된다.
도 7은 이미지 영역 내의 셀들이 비-이미지 영역(706)의 표면 레벨보다 더 낮은 표면 레벨(705)과 연결되어 있어서, 상기 이미지 영역내의 셀들이 보다 쉽게 합쳐질 수 있는 또 다른 실시예를 도시한다. 이에 따라서, 더 균일한 층이 임의의 주어진 잉크를 이용하여 생성될 수 있다. 더 작은 셀의 표면 레벨(703)이 비-이미지 영역(706)의 표면 레벨보다 더 낮다.
도 8은 이 원리에 대한 또 다른 실시예를 도시하며, 여기서 이미지 영역은 개별 셀들로 구성된 것이라기보다는 하나의 균일한 영역이다. 이미지 영역의 구역(801)은 비-이미지 영역(802)에 의해 분리되어 있는 이미지 영역(803)보다 더 깊다. 이미지 영역이 공동(cavity) 내에 잉크를 적절하게 보유하기에 충분히 작다는 가정 하에, 이 방법이 효과가 있다.
플렉소그래피에서, 잉크가 인쇄 플레이트로 전사되며, 상기 플레이트에서 이미지가 비-이미지 영역 위로 떠오른다. 전사되는 잉크의 양은, 잉크를 머금기 위한 셀을 갖는 아닐록스 롤(anilox roll)에 따라 좌우된다. 공지 기술에서, 상기 아닐록스 롤은 주어진 밀도와 크기를 갖는 셀로 구성되며, 이에 따라서 인쇄 플레이트의 모든 상승된 표면 상으로 동일한 양의 잉크를 전사할 수 있다. 본원에서 공개된 발명의 하나의 실시예에서, 상기 아닐록스 롤은 두꺼운 유전체를 위한 영역에서는 더 깊은 셀을 갖고, 더 얇은 유전체를 위한 영역에서는 더 얕은 셀을 갖도록 패턴처리되어, 적정한 양의 잉크가 인쇄 플레이트로 전사될 수 있다.
도 9는 앞서 언급된 원리를 도시한다. 도 9에서, 아닐록스 롤(910)의 표면이 인쇄 플레이트(920)의 2개의 상승 표면 상으로 서로 다른 양의 잉크를 전사한다. 더 깊은 셀(911)이 셀(912)보다 더 많은 잉크를 보유하고, 따라서 인쇄 플레이트 표면(921, 922)으로 각각 더 많은 잉크를 전사한다. 그 후, 인쇄 플레이트가 기판 위에서 회전하여, 이들 각각의 양만큼의 잉크를 기판으로 전사한다. 이 공정은 셀(912)보다 셀(911)에 대응하는 기판의 표면 상에 더 두꺼운 유전체 잉크의 층을 증착한다.
잉크 제트(ink jet) 기법에서, 잉크의 양은 잉크제트 노즐의 크기와, 잉크제트 헤드 챔버 내에서 잉크에 가해지는 압력에 의해 제어될 수 있다. 두꺼운 유전체가 요망되는 영역에서는 얇은 유전체가 요망되는 영역에서보다 더 많은 잉크가 증착된다.
도 10은 앞서 언급된 원리를 도시한다. 잉크제트(1001)는 제어 매개변수(1004)에 의해 제어되어, 주어진 크기의 액적(droplet)을 생성한다. 작은 크기의 액적(1002)이 더 큰 크기의 액적(1003)보다 더 얇은 유전 층을 생성한다.
대안적으로, 도 11에서 도시된 바와 같은 다중 인쇄 단계에 의해, 다양한 두께의 유전체가 제공될 수 있다. 얇은 제 1 유전체의 층(1105)이 유전 층을 수용하는 모든 영역에 증착되어, 낮은 임계치의 트랜지스터(1103)를 생성할 수 있다. 제 2 유전체의 층(1106)이 보다 두꺼운 유전층이 요망되는 영역으로 증착되어, 예를 들어, 제 2 임계 전압 레벨을 갖는 트랜지스터(1101)가 생성될 수 있다. 제 3 유전체의 층(1107)이 보다 더 두꺼운 균일한 유전체의 층이 요망되는 영역, 가령, 회로의 필드 구역(field region, 1102)으로 증착될 수 있다. 당해업계 종사자라면 비록 각각 하나의 트랜지스터만 도시되어 있지만, 다수의 트랜지스터, 가령 트랜지스터(1101)와 트랜지스터(1103)를 조립하는 것으로, 도 11의 구조물이 확장될 수 있음을 알 것이다.
도 4를 참조하여, 제 2 층 게이트 금속(422)이 유전체(420)에서 증착된다. 트랜지스터의 활성 영역 위에 위치하는 유전 구역(423)은 표면 상에 웰(well)을 가지며, 상기 웰은 금속 잉크를 상기 영역으로 흐르게 함으로써, 상기 금속 잉크를 더 잘 배치하기 위해 사용될 수 있다. 덧붙이자면, 금속(426)은 또한 인터커넥트를 제공하는 수단으로서 필드 산화물 위에서 패턴처리될 수 있다. 또한 이 금속이 유전체(420)의 구멍, 이른바 비아(via)를 통해 흘러서, 상기 유전체 아래에 위치하는 제 1 금속 층으로 연결될 수 있다. 이러한 구조에 의해, 제 1 금속 층과 제 2 금속 층 사이의 전기적 연결이, 요망 회로에 의해 요구되는 바와 같이 이뤄진다.
도 12의 구조물(1200)은 앞서 언급된 원리의 응용인 바텀 게이트/탑 컨택트 장치를 도시한다. 이 구조물에서, 제 1 금속 층(1222)이 트랜지스터의 게이트로서 사용되고, 절연 기판(1212) 상에 증착된다. 다수의 두께를 갖는 유전체(1220)는 제 1 금속 층의 상부(top)에서 형성된다. 하나 이상의 두께의 얇은 유전체가 트랜지스터의 활성 구역에 증착되며, 이때 상기 활성 영역은 소스의 일부분, 또는 전체, 드레인의 일부분, 또는 전체 및 상기 소스와 드레인 사이의 공간으로 구성된 구역으로서 형성된다. 필드 구역은 최소한 두 번째 두께를 갖는 유전 물질(1220)을 갖는다.
도 12를 참조하면, 유기 반도체(1224)가 증착된다. 필드 산화물의 벽들 사이에서 형성되는 구역이 유기 반도체 용액을 유도하는 기능을 수행한다. 그 후, 제 2 금속 층이 형성되고, 패턴처리되어, 소스(1218)와 드레인(1214)을 형성할 수 있다. 상기 소스 및 드레인은 유기 반도체 상에 전체가 위치할 수 있거나(소스(1218) 참조), 필드 유전체 위로 일부가 위치할 수 있다(드레인(1214) 참조).
도 13의 구조물(1300)은 바텀 게이트/바텀 컨택트 장치로서, 앞서 언급된 원리의 응용이다. 이 구조물에서, 제 1 금속 층(1322)이 트랜지스터의 게이트로서 사용되며, 절연 기판(1312) 상에 증착된다. 다수의 두께를 갖는 유전체(1320)가 상기 제 1 금속 층(1312)의 상부(top)에 형성된다. 하나 이상의 두께의 얇은 유전체가 트랜지스터의 활성 구역에 증착되며, 상기 활성 영역은 소스의 일부분, 또는 전체, 드레인의 일부분, 또는 전체, 그리고 소스와 드레인 사이의 공간으로 구성되는 구 역으로서 형성된다. 필드 구역은 적어도 두 번째의 두께를 갖는 유전체 물질(1320)을 갖는다.
도 13을 참조하면, 제 2 금속 층이 증착되어, 소스(1318)와 드레인(1316)을 형성한다. 필드 유전체 사이의 쓰루(through)가 소스/드레인 도착지의 하나의 에지 상으로 잉크를 유도하기 위해 사용될 수 있다. 레이저 절삭, 식각, 표면 에너지 개질 등의 제거법, 또는 그라비어, 플렉소그래피, 컨택트 인쇄 등의 부가법에 의해, 소스와 드레인 사이의 공간이 제공될 수 있다. 반도체(1324)가 제 2 금속 층의 상부에 증착되고, 반도체 잉크가 필드 유전체 사이의 쓰루에 의해 유도된다.
다양한 유전체의 두께가 사용되어 다양한 임계치를 갖는 트랜지스터를 만들 수 있음을 보였다. 앞서 언급된 트랜지스터를 고립시키기 위해 더 두꺼운 유전체를 사용하는 것이 그 특수한 경우이다. 금속 인터커넥트가 두 개의 트랜지스터(예를 들어, 제 1 트랜지스터의 소스와 제 2 트랜지스터의 드레인) 사이에 위치하는 경우, 기생 트랜지스터(parasitic transistor)가 생성될 수 있으며, 여기서, 인터커넥트가 게이트로서 기능하고, 소스가 제 1 트랜지스터의 소스이며, 드레인이 제 2 트랜지스터의 드레인이다. 인터커넥트에 전압을 적용할 때, 기생 트랜지스터의 “인터커넥트 게이트(interconnect gate)” 아래에서 캐리어가 발생되고, 상기 캐리어에 의해서, 제 1 트랜지스터와 제 2 트랜지스터 사이에서 누설 전류가 생성된다. 제 1 트랜지스터 활성 구역과 제 2 트랜지스터 활성 구역 사이에 증착되는 유전체 층이 충분히 두껍게 만들어지는 경우, 인터커넥트에 최대 동작 전압이 적용될 때조차 기생 트랜지스터가 켜질 것이다. 따라서 이에 따라서 누설 전류의 측면에서의 전기적 고립이 개선된다.
본 발명이 앞선 제공된 기재와 설명된 실시예에서 상세히 설명되었지만, 당해업계 종사자라면 본원 발명의 사상과 범위 내에서, 많은 변형예가 만들어질 수 있음을 인지할 것이다. 따라서 예를 들어 본 발명의 구조물이 최적화된 인쇄 특성을 위한 요망 표면 에너지와 접촉 각도를 얻기 위한 자기조립박막(SAM: self assembled monolayer), 또는 코로나 처리(corona treatment), 또는 그 밖의 다른 표면 처리를 포함할 수 있음이 이해될 수 있을 것이다. 상기 금속 층은 소스/드레인 사이에, 또는 게이트 층과 표면 사이에 또 다른 전도성 층을 포함할 수 있으며, 접착이 더 보강되도록, 인쇄 표면의 습윤 정도가 증가되거나 감소될 수 있다. 금 침적(gold immersion), 또는 티올 공정을 이용하여, 금속 층이 처리되어, 산화를 감소시키고, 금속의 유효 일함수를 증가시키며, 반도체 폴리머와 결정 구조물의 요망 정렬을 촉진시킬 수 있다. 또한, 각각의 증착 단계에서, 또는 전체 공정의 마지막에서 다양한 경화 단계가 포함될 수 있다.
Claims (22)
- 유기 트랜지스터 장치(organic transistor device)의 구조물을 형성하는 방법에 있어서, 상기 방법은절연 기판 층을 형성하는 단계,유기 반도체 층을 형성하는 단계,소스, 드레인 및 게이트 구역을 형성하는 단계, 그리고제 1 두께와 제 2 두께를 갖는 유전체 층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 제 1 임계 전압을 갖는 제 1 유기 트랜지스터에서 제 1 유전체 두께가 사용되고, 제 2 유전체 두께는 상기 제 1 유기 트랜지스터와 상기 유기 트랜지스터 장치 구조물의 추가적인 트랜지스터 사이에서의 누설 전류와 용량을 최소화하도록 사용되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 2 항에 있어서, 제 2 임계 전압을 갖는 제 2 유기 트랜지스터를 형성하기 위해, 상기 유전체 층은 제 1 두께보다 두껍고, 제 2 두께보다는 얇은 제 3 유전체 두께를 갖는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 고립된 탑 게이트(top gate) 유기 FET 구조물을 형성하기 위해, 상기 층들과 구역들이 조합되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 고립된 바텀 게이트 탑 컨택트(bottom gate top contact) 유기 FET 구조물을 형성하기 위해, 상기 층들과 구역들이 조합되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 고립된 바텀 게이트 바텀 컨택트(bottom gate bottom contact) 유기 FET 구조물을 형성하기 위해, 상기 층들과 구역들이 조합되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 상기 유전체 층은, 그라비어 롤(gravure roll)의 이미지 영역 상의 셀(cell)의 깊이가 변화하는 그라비어 인쇄(gravure printing)를 이용하여, 형성되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 상기 유전체 층은, 그라비어 롤(gravure roll)의 이미지 영역 상의 셀(cell)이 비-이미지 영역의 표면 레벨보다 더 낮은 표면과 만나는 그라비어 인쇄(gravure printing)를 이용하여, 형성되는 것을 특징으로 하는 유기 트 랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 상기 유전체 층은, 그라비어 롤(gravure roll)의 이미지 영역 상의 셀(cell)이 단일 동공(cavity)으로 구성된 그라비어 인쇄(gravure printing)를 이용하여, 형성되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 상기 유전체 층은, 아닐록스 롤의 셀의 깊이가 변화하는 플렉소그래피 인쇄(flexography printing)를 이용하여, 형성되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 상기 유전체 층은, 잉크제트 헤드를 제어하는 매개변수가 변화하는 잉크 제트 인쇄를 이용하여, 형성되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 상기 유전체 층은, 두 개의 연속적인 유전체 층을 인쇄함으로써, 형성되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 제 1 항에 있어서, 상기 유전체 층은, 폴리비닐페놀, 또는 폴리프로필렌, 또 는 CYTOP, 또는 폴리비닐알콜, 또는 폴리이소부틸렌, 또는 PMMA, 또는 폴리에틸렌 테레프탈레이트, 또는 폴리-p-크실릴렌(poly-p-xylylene), 또는 CYMM, 또는 스핀-온 글래스(spin-on-glass)의 층을 이용하여, 형성되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물을 형성하는 방법.
- 유기 트랜지스터 장치 구조물에 있어서, 상기 장치 구조물은절연 기판 층,유기 반도체 층,소스, 드레인 및 게이트 구역, 그리고제 1 두께와 제 2 두께를 갖는 유전체 층을 포함하는 것을 특징으로 하는 유기 트랜지스터 장치 구조물.
- 제 14 항에 있어서, 제 1 유전체 두께가 제 1 임계 전압을 갖는 제 1 유기 트랜지스터에서 사용되며, 제 2 유전체 두께가 누설 전류와 용량을 최소화하기 위해 사용되는 것을 특징으로 하는 유기 트랜지스터 장치 구조물.
- 제 15 항에 있어서, 상기 유전체 층은, 제 2 임계 전압을 갖는 제 2 유기 트랜지스터를 형성하기 위한, 제 1 두께보다는 두껍고, 제 2 두께보다는 얇은 제 3 유전체 두께를 갖는 것을 특징으로 하는 유기 트랜지스터 장치 구조물.
- 제 14 항에 있어서, 상기 층들과 구역들은 고립된 탑 게이트(top gate) 유기 FET 구조물을 형성하는 것을 특징으로 하는 유기 트랜지스터 장치 구조물.
- 제 14 항에 있어서, 상기 층들과 구역들은 고립된 바텀 게이트 탑 컨택트(bottom gate top contact) 유기 FET 구조물을 형성하는 것을 특징으로 하는 유기 트랜지스터 장치 구조물.
- 제 14 항에 있어서, 상기 층들과 구역들은 고립된 바텀 게이트 바텀 컨택트(bottom gate bottom contact) 유기 FET 구조물을 형성하는 것을 특징으로 하는 유기 트랜지스터 장치 구조물.
- 제 14 항에 있어서, 상기 유전체 층은 두 개의 유전체 층을 포함하는 것을 특징으로 하는 유기 트랜지스터 장치 구조물.
- 제 14 항에 있어서, 상기 유전체 층은 폴리비닐페놀, 또는 폴리프로필렌, CYTOP, 폴리비닐알콜, 폴리이소부틸렌, PMMA, 폴리에틸렌 테레프탈레이트, 폴리-p-크실릴렌(poly-p-xylylene), 또는 CYMM, 또는 스핀-온 글래스(spin-on-glass)의 층을 포함하는 것을 특징으로 하는 유기 트랜지스터 장치 구조물.
- 유기 트랜지스터 장치 구조물에 있어서, 상기 장치 구조물은제 1 두께를 갖는 유전체 층을 포함하는 유기 트랜지스터, 그리고제 2 두께를 갖는 유전체 층을 포함하는 고립 구역(isolation region)을 포함하는 것을 특징으로 하는 유기 트랜지스터 장치 구조물.
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