KR20080040673A - 반도체 발광 장치에서 성장되는 광자 결정 - Google Patents

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Abstract

광자 결정은 n형 영역과 p형 영역 사이에 배치된 발광 영역을 포함하는 3족 질화물 구조와 같은 반도체 구조 내에 성장된다. 광자 결정은, 반도체 물질과는 다른 굴절율을 갖는 물질에 의해 분리된 반도체 물질의 다수의 영역들일 수 있다. 예를 들어, 광자 결정은, 그 구조 내에 성장되고 마스킹 물질의 영역들이나 공기 갭들에 의해 분리되는 반도체 물질의 포스트들일 수 있다. 광자 결정을 이미 성장해 있는 반도체층 내로 에칭하는 것이 아니라, 광자 결정을 성장시킴으로써, 효율이 저감될 수 있는 에칭에 의해 야기되는 손상을 피하게 되며, 위에 전기적 컨택트들을 형성하기 위한 중단되지 않는 평면을 제공하게 된다.
광자 결정, 전기적 컨택트, 반도체 구조, 발광 영역

Description

반도체 발광 장치에서 성장되는 광자 결정{GROWN PHOTONIC CRYSTALS IN SEMICONDUCTOR LIGHT EMITTING DEVICES}
본 발명은 광자 결정 구조를 포함하는 반도체 발광 장치에 관한 것이다.
발광 다이오드(LED)와 같은 발광 장치는 기술적으로 그리고 경제적으로 유익한 고상(solid state) 광원이다. LED는 고 휘도를 갖는 광을 신뢰성있게 제공할 수 있으며, 이에 따라 과거 수십년 동안 평판 디스플레이, 교통 신호등, 광 통신을 비롯한 많은 응용 분야들에서 주요 역할을 수행해 왔다. LED는 순방향 바이어스된 p-n 접합을 포함한다. 전류에 의해 구동되면, 전자 및 홀(hole)은, 접합 영역 내로 주입되고, 이에 따라 재결합하여 광자들을 방출함으로써 자신들의 에너지를 방출한다. 가시 스펙트럼에서 동작할 수 있는 고 휘도 발광 장치의 제조에 있어서 현재 주목받는 물질 계는, III-V족 반도체를 포함하며, 특히, 3족 질화물 물질이라고도 칭하는, 갈륨, 알루미늄, 인듐, 질소의 이원 합금, 삼원 합금, 사원 합금을 포함한다.
LED의 품질은, 예를 들어, 발광 영역에서 발생하는 광자들 대 발광 장치로부터 추출되는 광자들의 비를 측정하는 LED의 추출 효율을 특징으로 할 수 있다. 이 추출 효율은, 예를 들어, 발광 장치의 p형 영역, n형 영역, 발광 영역들을 형성하 는 고 굴절율 반도체 결정의 벽들에서 다수의 내부 전반사를 겪는 방출 광자들에 의해 제한된다. 그 결과, 방출 광자들 중 상당수는 자유 공간 내로 탈출하지 못하여, 통상 30% 미만인 불량 추출 효율이 발생하게 된다.
LED의 추출 효율을 향상시키고자 다양한 방안들이 제안되었다. 추출 효율은, 예를 들어, 큐빅 형상, 원통 형상, 피라미드 형상, 돔(dome) 형상을 포함한 적합한 형상을 전개하여 방출 광자들이 탈출할 수 있는 공간 각도를 확대시킴으로써 증가될 수 있다. 그러나, 이러한 형상들 중 어떠한 것도 내부 전반사로부터의 손실을 완전히 제거할 수 없다.
추가 손실 원인은 LED와 둘러싸는 매질 사이의 굴절율 불일치에 의해 야기되는 반사이다. 이러한 손실은 반사방지(anti-reflection) 코팅으로 저감될 수 있지만, 완전한 반사 소거는 특정한 광자 에너지 및 특정한 입사각에서만 달성될 수 있다.
J. Joannopoulos 등에게 허여된 "Light Emitting Device Utilizing a Periodic Dielectric Structure"라는 명칭의 미국 특허번호 제5,955,749호는, 문제점에 대하여 추출 효율을 향상시키는 방안을 개시하고 있다. 미국 특허번호 제5,955,749호에 따르면, 광자 결정은 발광 다이오드의 반도체층을 완전히 관통하여 홀들의 격자(lattice)를 형성함으로써 생성된다. 이러한 홀들의 격자는 주기적으로 변조되는 유전 상수를 갖는 매질을 생성하고, 이에 따라 광이 그 매질을 통해 전파되는 방식에 영향을 끼친다. 발광 다이오드의 광자들은, 광자들의 파장 및 에너지 사이의 관계를 설명하는 자신들의 스펙트럼 또는 분산 관계를 특징으로 할 수 있다. 이 관계는, 대역 갭들에 의해 분리되는 에너지 대역들 또는 광자 대역들로 이루어진 광자 대역도로 되도록 플로팅될 수 있다. 이 광자 대역도는 전자 대역도 내로 표현되는 결정 격자 내의 전자들의 스펙트럼과 유사하지만, 광자 대역도는 전자 대역도에 관계가 없다. 광자 결정이 LED 내에 형성되면, 이것은 광이 그러한 구조 내에서 전파되는 방식에 영향을 끼친다. 따라서, 적절한 격자 간격이 선택되면, 다른 경우엔 내부 전반사에 의해 그 구조 내에서 트랩되는 광이 이제는 탈출할 수 있어서, LED의 추출을 증가시키게 된다. 또한, 다른 격자들은 LED 구조 내의 광자 모드 체적을 저감시킬 수 있어서 LED 활성층의 내부 효율 또는 방사율을 증가시킬 수 있다.
미국 특허번호 제 5,955,749호는, 완전하게 기능하는 발광 장치를 형성하는 방식을 교시하지 않으며, GaAs계 결정으로 광자 결정 발광 장치를 형성하는 것을 제안하고 있다. 당해 기술에서는 3족 질화물 광자 결정 발광 장치를 위한 설계 및 이러한 장치를 제조하기 위한 방법이 필요하다.
본 발명의 실시예들에 따르면, 광자 결정은, n형 영역과 p형 영역 사이에 배치된 발광 영역을 포함하는 3족 질화물 구조와 같은 반도체 구조 내에서 성장된다. 이 광자 결정은, 반도체 물질과는 다른 굴절율을 갖는 물질에 의해 분리된, 그 반도체 물질로 된 다수의 영역들일 수 있다. 예를 들어, 광자 결정은, 반도체 구조 내에서 성장되며 마스킹 물질의 영역들이나 공기 갭(air gap)들에 의해 분리되는 반도체 물질의 포스트(post)들일 수 있다. 광자 결정을, 이미 성장되어 있는 반도체층 내로 에칭하는 대신 성장시킴으로써, 효율을 저감시킬 수 있는 에칭에 의해 야기되는 손상을 피하게 되고, 전기적 컨택트가 위에 형성되는 중단되지 않는 평면을 제공하게 된다.
도 1은 3족 질화물 광자 결정 발광 장치의 단면도이다.
도 2는 광자 결정을 형성하는 반도체 포스트들 내에 형성된 발광 영역을 갖는 장치의 단면도이다. 중단되지 않는 평면의 p형 영역이 반도체 포스트들 위에 성장된다.
도 3은 광자 결정을 형성하는 반도체 포스트들 내에 형성된 발광 영역을 갖는 장치의 단면도이다. 반도체 포스트들은 제2 성장 기판 상에 형성된 제2 반도체 구조에 본딩된다.
도 4는 광자 결정을 형성하는 반도체 포스트들 내에 형성된 발광 영역을 갖는 장치의 단면도이다. 반도체 포스트들은 호스트 기판에 본딩된 금속이다.
도 5는 광자 결정을 형성하는 반도체 포스트들 내에 형성된 발광 영역을 갖는 장치의 단면도로서, 여기서 반도체 포스트들은 두꺼운 마스크 층들을 통해 성장된다.
도 6A 내지 도 6C는 도 2 내지 도 4에 도시한 장치를 형성하는 다른 방법을 도시한다.
도 7은, 중단되지 않는, 평면 활성 영역 및 이 활성 영역 후에 형성된 광자 결정을 갖는 장치의 단면도이다.
도 8은, 중단되지 않는, 평면 활성 영역에 의해 분리되는 2개의 광자 결정을 갖는 단면도이다.
도 9는, 중단되지 않는, 평면 활성 영역 및 이 활성 영역 후에 형성된 광자 결정을 갖는 장치의 다른 일실시예의 단면도이다.
도 10은, 중단되지 않는, 평면 활성 영역 및 이 활성 영역 전에 형성된 광자 결정을 갖는 장치의 단면도이다.
도 11은 가변 굴절율을 갖는 물질들의 광자 결정 격자의 일 예의 최상위도이다.
도 12는 박막 장치 내로 처리된 도 2의 장치를 도시한다.
도 13 및 도 14는 준 결정(quasi-crystal)을 형성하는 장치의 2개의 예를 도시한다.
도 1은, "LED Efficiency Using Photonic Crystal Structure"라는 명칭으로 2002년 1월 28일자로 출원한 공개번호 제2003/0141507호의 문헌에 더욱 상세히 설명되어 있으며 본 명세서에 참고로 그 내용이 포함되는 3족 질화물 광자 결정 LED(PXLED; 100)를 도시한다.
도 1의 PXLED(100)에서, n형 영역(108)은, 예를 들어, 사파이어, SiC, 또는 GaN일 수 있는 성장 기판(102) 위에 형성되고, 활성 영역(112)은 n형 영역(108) 위에 형성되며, p형 영역(116)은 활성 영역(112) 위에 형성된다. 이러한 영역들(108, 112, 116)의 각각은 단일층일 수 있으며 또는 동일하거나 다른 조성, 두 께, 도펀트 농도를 갖는 다수의 층일 수 있다. 활성 영역(112)과 p형 영역(116)의 일부가 에칭되어 n형 영역(108)의 일부를 노출시키고 이후 p형 컨택트(120)가 p형 영역(116) 상에 형성되며 n형 컨택트(104)가 n형 영역(108)의 노출된 일부 상에 형성된다. 이 장치는, 도 1에 예시한 바와 같이, 뒤집어질 수 있으며, 컨택트(104, 120)들을 통해 장착대(도시하지 않음)에 접속될 수 있다.
활성 영역(112)은, n형 영역(108)으로부터의 전자들이 p형 영역(116)으로부터의 홀들과 결합하고 이상적으로 에너지를 광자 형태로 방출하는 접합 영역을 포함한다. 활성층(112)은 광자 발생을 최적화하도록 양자 웰(well) 구조를 포함할 수 있다. 예를 들어, 1997년 미국 연합 통신사(AP)에서 발행된 "High Brightness Light Emitting Diodes,"라는 문헌에는 G. B. Stringfellow 및 M. George Craford에 의한 서로 다른 많은 양자 웰 구조들이 개시되어 있다. 도 1의 PXLED(100)의 광자 결정은, LED 내에 홀들의 주기적 구조(122-i)를 형성함으로써 생성된다.
도 1에 도시한 장치에서, 종래의 3족 질화물 구조는, 기판 상에 n형 영역이 먼저 형성되고 이후에 활성 영역과 p형 영역이 형성됨으로써 제조된다. 도 1에 도시한 광자 결정 장치 및 미국 특허번호 제5,955,749호에서 설명하고 있는 장치에는 여러 단점들이 발생할 수 있다. 예를 들어, 도 1의 장치 내의 광자 결정 구조는, p형 영역 내로 건식 에칭을 행하여 주기적 구조를 형성하는 홀들의 어레이를 형성함으로써, 형성될 수 있다. 건식 에칭은 반응성 이온, 유도 결합 플라즈마, 포커싱된 이온 빔, 스퍼터, 전자 사이클로트론(cyclotron) 공명, 또는 화학적 보조 이온 빔(chemically assisted ion beam) 에칭일 수 있다. p형 물질의 건식 에칭은 문제가 될 수 있으며, 그 이유는 에칭이 결정에 손상을 가하여 n형 도너들을 형성하는 질화물 베이컨시(vacancy)들을 야기할 수 있기 때문이다. p형 영역(116)에서는, n형 도너들이 존재하는 경우, 홀들의 농도가 낮아지게 되고, 결정에 심각한 손상이 있다면 p형 영역(116)의 도전형을 n형으로 변경시킬 수 있다. 본 발명의 발명자들은, 건식 에칭에 의해 야기되는 손상이, 에칭된 영역 주변의 국부적인 영역으로 한정되지 않고 결정의 에칭되지 않은 영역들을 통해 수직으로 그리고 측면으로 전달될 수 있어서, p-n 접합을 제거하고 장치를 전기적으로 동작하지 않도록 변경시킬 가능성이 있다는 것을 발견하였다. 미국 특허번호 제5,955,749호에 개시된 장치도, p형 물질을 통한 에칭을 행하며, 이에 따라 본 발명의 발명자들이 관찰한 동일하고도 광범위한 손상을 겪을 수 있다. 또한, 도 1에서와 같이 활성 영역을 통해서 또는 활성 영역에 매우 가깝게 광자 결정을 형성하는 것이 바람직한 모델링을 예시하였지만, 활성 영역 내에서의 양자 웰들을 통한 에칭은 표면 재결합을 생성할 수 있어서, 장치 효율을 잠재적으로 저감시킬 수 있다.
본 발명의 실시예들에 따르면, 광자 결정은, 반도체 발광 장치 내에서 에칭되지 않고 성장된다. 도 11은 광자 결정의 일 예의 최상위도이다. 영역(2)은 서로 다른 굴절율을 갖는 물질의 영역(4)들에 의해 중단되지 않는다. 예를 들어, 도 11의 광자 결정은, 전술한 바와 같이 반도체 물질 내로 에칭된 홀들의 어레이가 아니라, 성장한 반도체 물질로 이루어지며 공기 영역(2)에 의해 둘러싸인 반도체 포스트(4)들의 어레이일 수 있다. 다른 방안으로, 영역(2)은 홀(4)들과 함께 성장한 반도체 영역일 수 있다.
광자 결정 구조는, 반도체 영역들 중 하나의 반도체 영역의 두께가 최소값과 최대값 사이에서 교번하는 주기적 변동을 포함할 수 있다. 일 예로는, 전술한 바와 같이, 반도체 물질로 된 포스트들의 그레이팅(grating; 1차원 격자) 또는 평면 격자(2차원 격자)가 있다. 이 격자는, 포스트들의 직경(d), 가장 가까운 이웃 포스트들의 중심들 사이의 측정 거리인 격자 상수(a), 포스트들의 높이(w), 포스트들 주변에 배치된 유전체의 유전 상수(εh)를 특징으로 한다. 파라미터들(a, d, w, εh)은 대역들의 상태들의 밀도에 영향을 끼치고, 특히, 광자 결정의 스펙트럼의 대역 에지들에서의 상태들의 밀도에 영향을 끼친다. 따라서, 파라미터들(a, d, w, εh)은 장치에 의해 방출되는 방사 패턴에 영향을 끼치며, 이 장치로부터의 추출 효율을 향상시키도록 선택될 수 있다. 다른 방안으로, 적절한 광자 결정 파라미터들이 선택되면, 방출된 광의 방사 패턴이 좁혀져 LED의 방사를 증가시킬 수 있다. 이것은 광이 특정한 각도에서만 유용한 응용 분야에 유익하다. 일실시예에서, 광자 결정 파라미터들은, 장치로부터 나오는 50%보다 많은 방사가, 장치 표면에 법선인 축에 대하여 45도의 각도에 의해 규정된 출력 콘(exit cone)에서 방출되도록 선택된다.
포스트들은 삼각형 격자, 직사각형 격자, 육각형 격자, 벌집형 격자, 또는 기타 잘 알려져 있는 2차원 격자를 형성하도록 배치될 수 있다. 다수의 격자형들은, 장치의 동일한 영역 내에 포함될 수 있고, 또는 준결정(quasi-crystal)을 생성하는 데 이용될 수 있고, 이것은 장치로부터의 광 전파를 더 많이 제어할 수 있게 한다. 도 13 및 도 14는 준결정을 형성하는 홀들의 장치의 2개의 예를 도시한다. 도 13 및 도 14에 도시한 바와 같이, 준결정은 정사각형(131)들과 삼각형(132)들의 반복되는 패턴의 꼭지점들 상에 위치하는 홀들의 패턴이다. 이러한 반복 패턴은 흔히 아르키메데스(Archimedean) 격자 또는 펜로즈 타일(Penrose tile)이라 칭한다. 준결정의 격자 상수는 반복 패턴 내의 삼각형 또는 정사각형의 한 변의 길이이다.
일부 실시예들에서, 서로 다른 격자형들은 장치의 서로 다른 영역들 내에 형성된다. 예를 들어, 전체 방사력(방사 효율)을 최적화하도록 설계된 하나의 광자 결정 구조는 장치의 하나의 영역 내에 형성될 수 있고, 광 추출(추출 효율)을 최적화하도록 설계된 다른 하나의 광자 결정 구조는 그 장치의 다른 하나의 영역 내에 형성될 수 있다.
포스트들은, 다른 단면들도 가능하지만, 흔히 육각형의 단면을 갖는다. 일부 실시예들에서, 격자 간격의 범위는, 약 0.1λ 내지 약 10λ 사이이고, 보다 바람직하게는 약 0.1λ 내지 약 5λ 사이이며, 더욱 바람직하게는 약 0.1λ 내지 약 3λ 사이이고, 더욱 바람직하게는 약 0.1λ 내지 약 1λ 사이이며, 여기서 λ는 장치에서 활성 영역에 의해 방출되는 광의 파장이다. 일부 실시예들에서, 격자 상수(a)는 광자 결정의 대역갭(bandgap) 내에서 또는 대역갭 근처에서 선택된다. 예를 들어, GaN층 내에 형성되고 공기로 채워진 홀들의 삼각 격자에서, 0.35λ 내지 0.55λ 범위의 격자 상수는, 그 범위의 하한에서는 추출을 촉진하는 대역갭 내에 있으며 그 범위의 상한에서는 내부 효율을 촉진하는 대역 에지에 있다. 0.35λ 내 지 0.55λ인 격자 상수의 범위는, 0.36a의 포스트 반경을 가정하고 있다. 일부 실시예들에서, 포스트들은 약 0.1a 내지 약 0.5a 범위의 직경을 가질 수 있고, 여기서 a는 격자 상수이다. 포스트들은 공기로 둘러싸이거나 선택 사항으로 흔히 약 1 내지 약 16 사이의 유전 상수(εh)의 유전체로 둘러싸일 수 있다. 유전체로는, 이하의 예들에서 설명하고 있는 마스크층일 수 있는 실리콘 산화물이 가능하다. 일부 실시예들에서, 포스트들의 높이(w)는 적어도 0.25λ이다. 포스트들의 높이는, 포스트 없이 평면층들 상에 전기적 컨택트들을 형성하기 위한 선호(preference)에 의해 제한되며, 이에 따라 포스트들은 장치의 전체 높이를 연장시킬 수 없다. 발광 영역이 광자 결정에 의해 중단되지 않는 평면층이고 광자 결정이 발광 영역 위에 또는 아래에 위치하는 실시예들에서, 광자 결정은 바람직하게 발광 영역의 3λ 내에서 연장된다.
본 발명의 일부 실시예들에서, 발광 영역은, 광자 결정을 형성하는 성장한 반도체 물질로 된 포스트들 내에 포함된다. 도 2 내지 도 5 및 도 6A 내지 도 6C는 이러한 장치들의 예들을 도시한다. 도 2의 장치에서, n형 영역(22)은 종래엔 예를 들어 사파이어, SiC, 또는 GaN과 같은 임의의 적절한 기판(20) 위에서 성장된다. n형 영역(22)은, 예를 들어, 선택 사항으로 n형 클래딩층 및 n형 컨택트층과 같은 n형 장치층들이 위에 성장되는 고품질의 템플릿을 제공하도록 설계된 버퍼층이나 핵화층(nucleation layer) 등의 준비층과 같이, 서로 다른 두께, 조성, 도펀트 농도를 갖는 다수의 층을 흔히 포함한다. n형 영역(22)은 의도적으로 도핑되지 않은 층들을 포함할 수 있다. 성장 기판(20)이 제거되는 실시예들에서, n형 영역(22)은, 성장 기판(20)의 분리를 용이하게 하거나 성장 기판(20)의 제거 후 에피텍셜층의 박막화를 용이하게 하는 층들을 포함할 수 있다.
평면의 n형 영역(22) 위에는, SiO2와 같은 마스크층(24)이 형성된다. 마스크층(24)은 예를 들어 200nm 미만의 두께를 갖는 얇은 층일 수 있다. 개구부(opening)들은 마스크(24) 내에 형성된다. 광자 결정을 형성할 반도체 물질로 된 포스트들이 개구부들 내에서 성장된다. n형 물질의 포스트(26)들이 먼저 성장되고, 이후에 발광 영역 물질의 포스트(28)들이 성장된다. 본 명세서에서 설명하는 예들에서, 발광 영역은, 예를 들어, 하나의 두꺼운 발광층, 하나의 얇은 발광층, 하나의 얇은 양자 웰, 배리어층들에 의해 분리되는 다수의 얇은 양자 웰, 배리어층들에 의해 분리되는 다수의 두꺼운 발광층을 포함하는 임의의 적절한 발광 영역 구조일 수 있다. 발광 영역(28)의 성장 후에, p형 물질의 포스트(30)들이 성장된다. 포스트들의 크기, 높이, 간격, 구성은 전술한 바와 같이 하나의 광자 결정을 형성하도록 선택될 수 있다.
반도체 포스트들은, 예를 들어, (2005년) Applied Physics Letters 86, 033104 문헌에서 "Controlled growth of GaN nanowires by pulsed metalorganic chemical vapor deposition"이라는 명칭으로 Kipshidze 등에 의해 설명되는 바와 같은 저압 금속 유기 화학 기상 증착에 의해 형성될 수 있으며, 그 문헌의 내용은 본 명세서에서 참고로 포함된다. 성장은, 예를 들어, 캐리어 가스인 N2와 함께, 트 리메틸갈륨(trimethylgallium)과 같은 3족 전구체(precursor) 및 암모니아와 같은 5족 전구체를 이용하여 30Torr인 저압에서 실행될 수 있다. 성장은, 2nm 내지 5nm 두께로 마스크(24)의 개구부들 내에 형성된 니켈과 같은 금속 촉매의 아일랜드들에 의해 핵화된다. 니켈은, 가스 단계로부터 공급된 활성 질화물 및 Ga로 과포화된다. 일단 핵화되면, 반도체와 니켈 사이의 고상-액상 계면에서 반도체 포스트의 성장이 발생한다. 성장은, 성장 가스들 사이의 가스 단계 반응을 피하도록 펄스화될 수 있으며, 예를 들어, 5족 전구체의 펄스가 소정의 시간 동안 리액터(reactor)에 도입되고, 지연이 뒤따르고, 3족 전구체의 펄스가 뒤따른다. 그 결과 포스트들은, 직경이 일정하고 측벽이 매끄러운 상태로 기판 표면에 대하여 수직하게 성장된다.
다른 방안으로, 포스트들은, MRS Internet J. Nitride Semicond. Res. 3, 8 (1998년)의 문헌에서 "Effect of Magnesium and Silicon on the lateral overgrowth of GaN patterned substrates by Metal Organic Vapor Phase Epitaxy"라는 명칭으로 S. Hoffouz 등에 의해 설명되는 바와 같이 성장될 수 있으며, 그 내용은 본 명세서에 참고로 포함된다. S. Hoffouz에 의하면, 성장 기판 표면을 성장 마스크 내의 마이크론미터 크기의 개구부로 패터닝하는 것을 설명하고 있다. 이 마스크는 마스크 상의 성장을 방지한다. 성장은, 마스크 개구부 내에서 시작되고, 측면 과성장(overgrowth) 모드로 위쪽 방향으로 마스크를 덮으며 진행될 수 있고, 또는, 성장 동안 내부에 흐르는 도펀트의 농도 및 유형에 따라 우선적으로 수직으 로 성장될 수 있다. 예를 들어, 원주형 성장이 필요하다면, 성장 동안 SiH4의 고 흐름(high flow)을 이용한다. 측면 과성장이 필요하다면, SiH4 또는 Cp2Mg의 저 흐름을 이용한다.
p형 포스트(30)들이 성장된 후, 이 포스트들 위에 반전된 피라미드들이 형성되도록 성장 조건들을 변경하고, 이 피라미드들은 결국 포스트들 위에 평면층(32)과 포스트들 사이에 스페이스(25)들을 형성하도록 접속된다. 금속 촉매가 사용된다면, 이 금속 촉매는 평면층(32)의 성장 전에 제거된다. 본 명세서에서 참고로 포함된 Hoffouz 등에 의하면, p형 Mg-도핑된 3족 질화물 물질을 위한 측면 과성장 기술을 설명하고 있다. p형 포스트(30)들 및 평면 p형 영역(32)은, 예를 들어, p형 클래딩층과 p형 컨택트층과 같이 서로 다른 두께, 조성, 도펀트 농도의 다수의 층을 포함할 수 있다.
평면 p형 영역(32)의 성장 후에, p 컨택트를 형성하는 하나 이상의 금속층(도시하지 않음)이 p형 영역(32) 상에 증착된다. p 컨택트는, 오믹 컨택트(ohmic contact)층, 반사층, 가드(guard) 금속층과 같은 다수의 층을 포함할 수 있다. 반사층은 흔히 은이나 알루미늄이다. 가드 금속은, 예를 들어, 니켈, 티타늄, 또는 텅스텐을 포함한다. 가드 금속은, 특히, 은 반사층의 경우에 반사 금속층이 이동(migration)하는 것을 방지하도록, 그리고 반도체 구조를 호스트 기판에 본딩하는 데 사용되는 본딩층을 위한 부착층을 제공하도록 선택될 수 있다.
이후, 반도체 구조는, 도 12에 도시한 바와 같이, 호스트 기판에 본딩될 수 있고 박막 장치 내로 처리될 수 있다. 통상적으로 금속인 하나 이상의 본딩층(90)은, 반도체 구조와 호스트 기판(92) 사이에서 열압축 또는 공융 본딩을 위한 유동적(compliant) 물질로서 기능할 수 있다. 적합한 본딩층 금속의 예로는 금과 은이 포함된다. 호스트 기판(92)은 성장 기판의 제거 후에 반도체층들에 기계적 지지를 제공하고, 금속층(90)들을 통해 p형 영역에 전기적 컨택트를 제공한다. 호스트 기판은, 도전성을 갖도록(즉, 약 0.1Ωcm 미만의 도전성을 갖도록) , 열 전도성을 갖도록, 반도체층들의 열 팽창 계수에 일치하는 열 팽창 계수를 갖도록, 강력한 본딩의 형성을 위해 충분히 평평하도록(즉, 약 10nm 미만의 거듭 제곱의 거칠기를 갖도록) 선택된다. 적합한 물질들로는, 예를 들어, Cu, Mo, Cu/Mo, Cu/W와 같은 금속들, Pd, Ge, Ti, Au, Ni, Ag 중 하나 이상을 포함하는, 오믹 컨택트를 갖는 Si 및 오믹 컨택트를 갖는 GaAs와 같은 금속 컨택트(94)들을 갖는 반도체들, 압축된 다이아몬드 및 AlN와 같은 세라믹들이 포함된다.
호스트 기판 및 반도체 구조는 상승된 온도 및 압력에서 함께 프레싱되어 내구성있는 본딩층들 사이에 금속 본드를 형성하게 된다. 일부 실시예들에서, 본딩은, 반도체 구조를 갖는 웨이퍼가 개별적인 장치들로 다이싱되기 전에, 웨이퍼 크기로 행해진다. 다른 방안으로, 본딩은, 반도체 구조를 갖는 웨이퍼가 개별적인 장치들로 다이싱된 후에, 다이 크기로 행해진다. 본딩을 위한 온도 및 압력 범위는, 최종 본드의 세기에 의해 하한값에서, 그리고 호스트 기판과 반도체 구조의 안정성에 의해 상한값에서 제한된다. 예를 들어, 고온 및/또는 고압은, 반도체 구조 내의 에피텍셜층들의 분해, p 컨택트의 박리(delamination), 예를 들어 p 컨택트 내의 확산 배리어의 손상, 또는 반도체층들 내의 구성성분 물질들의 배출(outgassing)을 야기할 수 있다. 적절한 온도 범위는 예를 들어 약 200℃ 내지 약 500℃이다. 적절한 압력 범위는 예를 들어 약 100psi 내지 약 300psi이다.
호스트 기판으로의 본딩 후에, 성장 기판(20)은 성장 기판 물질에 적합한 기술에 의해 제거될 수 있다. 사파이어 성장 기판은 예를 들어 레이저 용융에 의해 제거될 수 있다. 다른 제거 기술들로는 에칭 및 래핑을 포함할 수 있다. 일단 성장 기판이 제거되면, n형 영역(22)은 필요한 두께로 얇게 될 수 있고 또는 성장 기판(20)에 인접하는 저 품질의 준비층들을 제거하도록 얇게 될 수 있다. 이후, n형 컨택트(96)가 n형 영역(22)의 노출된 표면 상에 형성될 수 있다. p형 컨택트가 반사형이기 때문에, 광은 n형 영역(22)의 노출된 표면을 통해 장치로부터 추출된다.
다른 방안으로, 도 2의 장치는, 플립 칩으로 가공될 수 있고, 여기서 성장 기판(20)은 장치 상에 남아 있으며 광은 성장 기판을 통해 그 장치로부터 추출된다. 발광 영역(28)과 p형 영역(30, 32)들의 일부가 제거되어 n형 영역(22, 24)들 중 하나의 영역의 일부를 노출시킨다. n형 컨택트는 n형 영역(22, 24)들 중 하나의 영역의 노출된 일부 상에 형성되고 p형 컨택트는 p형 영역(32)의 나머지 부분 상에 형성된다. 다이는 캐리어에 접속된 플립 칩이고 광은 기판(20)을 통해 장치로부터 추출된다. 광 추출을 더 개선하기 위해, 기판은, 반도체 구조의 기계적 지지를 위해 다이를 언더필링(underfill)한 후 예를 들어 레이저 리프트오프(lift-off), 에칭, 또는 래핑에 의해 기판을 제거함으로써, 제거될 수 있다.
도 3은, 광자 결정을 형성하는 성장된 반도체 물질로 된 포스트들 내에 발광 영역이 포함된 장치의 다른 예를 도시한다. n형 영역(22), n형 포스트(26)들, 발광 영역 포스트(28)들, p형 포스트(30)들은 도 2를 참조하여 전술한 바와 같이 성장된다. 포스트들 위에 평면의 p형 영역(320)을 성장시키는 것이 아니라, 성장은 포스트들의 성장 후에 중단되고, 구조는 제2 성장 기판(42) 상에 성장된 반도체 영역(40)에 본딩된다. 반도체 영역(40)은 예를 들어 p형 영역일 수 있다.
반도체 포스트들의 최상면 및 반도체 영역(40)의 표면은 상승된 온도 및 압력 하에서 함께 본딩된다. 적합한 본딩 온도의 범위는 예를 들어 700℃ 내지 1200℃일 수 있고, 적합한 본딩 압력의 범위는 예를 들어 5psi 내지 1500psi일 수 있다. 이러한 표면들은, 예를 들어, 적어도 2분 동안, 흔히 적어도 30분 동안인 특정한 시간 주기 동안 N2 또는 NH3의 대기에서, 전술한 온도 및 압력에서 함께 프레싱될 수 있다. 이러한 조건들 하에서, 2개의 표면들 사이에 강건한 반도체 본드가 형성된다. 이러한 본드는, 본딩에 후속하여 추가 반도체층들의 성장과 같은 추가 반도체 처리에 필요한 온도를 견딜 수 있다. 반도체 웨이퍼 본딩 외에도, 확산 솔더링 본딩과 같은 다른 본딩 기술들을 이용하여도 된다. 확산 솔더링 본드에서는, Zn 및 Sn과 같은 하나 이상의 금속이 본딩된 계면에 증착되고 저온에서 본딩된다. ZnSn 본드는 예를 들어 900℃를 초과하는 고온에서 안정적이다. 다른 방법에서, 이 표면들은 Al과 같은 금속 박막을 본딩층으로서 이용하여 본딩된다. Al은 2개의 반도체 표면들 내로 합금되어, 고온에서 안정적인 본드를 생성할 수 있다.
본딩 후에, 성장 기판(20) 및 성장 기판(42) 중 어느 하나를 제거하여 반도 체 표면을 노출시킬 수 있다. 컨택트들은, p형 포스트(30)들 상에서 보다는 제거되는 그 어느 하나의 기판에 의해 노출되고 중단되지 않는 평면 상에서 미리 형성되어 있을 수 있다. 성장 기판(42)이 제거된 후, 최종 장치는 도 2를 참조하여 전술한 박막 장치 또는 플립 칩으로 가공될 수 있다.
도 4의 장치는, 도 2를 참조하여 전술한 바와 같이 반도체 포스트들이 호스트 기판(46)에 금속 본딩(44)된다는 점을 제외하고는, 도 3의 장치와 유사하다. 성장 기판(20)은 도 2를 참조하여 전술한 바와 같이 제거될 수 있다.
도 2, 3, 4에 도시한 장치들의 각각에 있어서, 광자 결정을 형성하는 반도체 포스트들은 얇은 마스크층(24) 내의 개구부들을 통해 성장된다. 도 5에 도시한 장치에서, 반도체 포스트들은 두꺼운 마스크층(48) 내의 개구부들을 통해 성장된다. 마스크(48)는 0.25λ보다 큰 두께를 갖는 SiO2일 수 있다. 마스크(480 내의 개구부들은, 개구부 형태로 성장된 반도체 물질이 포스트들의 어레이를 형성하도록 배치될 수 있다. 다른 방안으로, 마스크(48)는, 마스크 자신이 포스트들의 어레이를 형성하고 반도체 물질이 마스크 물질 포스트들 사이의 영역들 내에 채워지도록 형성될 수 있다. 마스크는 성장을 마스킹된 영역들 사이의 영역으로 한정한고, 이에 따라 전구체 가스들을 마스크(48)의 개구부(48)들 내에 강제로 향하게 하는 데 예를 들어 성장 동안 100Torr를 초과하는 고압이 필요할 수 있다는 점을 제외하고는 특별한 성장 기술들이 필요하지 않다. 일단 반도체 포스트들이 마스크(48)의 최상부에 도달하게 되면, p형 영역(50)은 중단되지 않는 평면 시트 내에서 성장된다. 마스크(48)는, 도 5에 도시한 바와 같이 반도체 포스트들 사이의 갭들 내에 남겨질 수 있고, 또는 반도체 포스트들 사이에 공기 갭을 생성하도록 평면 p형 영역(50)의 성장 전에 제거될 수 있다.
도 6A 내지 도 6C는 도 2 내지 도 4에 도시한 장치들을 성장시키는 다른 방법을 도시하며, 여기서 반도체 포스트들은 건식 에칭에 의해 형성된 하나의 템플릿 상에서 성장된다. 도 6A에 도시한 바와 같이, 평면 n형 영역(22)이 기판(20) 위에 성장된다. 마스크층(52)은 n형 영역(22) 위에 형성되고, 이후 n형 영역(22)의 일부가 에칭되어 n형 포스트(54)들을 형성하게 된다. 마스크(52)가 제거되고, 성장이 재개된다. 성장 조건들은, 포스트(54)들 사이의 영역들에 핵화가 발생하지 않고 포스트(54)들 상에서만 성장이 계속되도록 선택된다. 예를 들어, 100Torr 미만의 저압의 성장, 또는 n형 고 도펀트 전구체 흐름의 성장은, 성장을 포스트(54)들의 최상부에 한정할 수 있다. 전술한 바와 같이, 발광 영역 포스트(28)들이 성장되고, 뒤이어 p형 영역 포스트(30)들이 성장된다. 장치는, 도 2에 도시한 바와 같이 중단되지 않는 평면의 p형 영역을 성장시키고, 도 3에 도시한 바와 같이 반도체 포스트들을 반도체 영역에 본딩하거나 도 4에 도시한 바와 같이 반도체 포스트들을 호스트 기판에 금속 본딩함으로써 완성될 수 있다.
도 2 내지 도 5 및 도 6A 내지 도 6C에 도시한 실시예들에서, 발광 영역(28)은, 광자 결정을 형성하는 반도체 포스트들 내에 위치한다. 반도체 포스트들의 성장은 마스킹과 에칭에 의해 달성되기 어려운 깊이에 광자 결정이 형성될 수 있게 한다. 또한, 반도체 포스트들을 성장시킴으로써, 건식 에칭에 의한 광자 결정의 형성에 의해 야기되는 고 표면 재결합(high surface recombination) 및 손상을 피하게 된다. 이러한 손상은 발광 영역에 대해서 특히 문제된다.
본 발명의 일부 실시예들에서, 발광 영역은 광자 결정에 의해 중단되지 않는 평면층이며, 광자 결정을 형성하는 반도체 물질의 성장된 포스트들 전에 그리고/또는 후에 형성된다. 도 7 내지 도 10은 이러한 장치들의 예들을 도시한다. 도 7에 도시한 장치에서, n형 장치(22)는 전술한 바와 같이 기판(20) 위에 성장된다. 중단되지 않는 평면 발광 영역(34)은 n형 영역(22) 위에 성장되고, 뒤이어 얇은 p형 영역(36)이 형성된다. 예를 들어, 전술한 바와 같이, p형 영역(36)은 3λ 미만의 두께를 가질 수 있다. 광자 결정과 발광 영역 사이의 두께가 저감되면, 장치 성능은 개선되는 것으로 예상되며, 이에 따라 p형 영역(36)은 가능한 얇게 성장된다. 이후, 개구부들을 갖는 얇은 마스크층이, 도 2를 참조하여 전술한 바와 같이 n형 영역(22) 상에 형성되는 마스크와 마찬가지로, p형 영역(36) 위에 형성된다. 광자 결정을 형성하는 p형 반도체 포스트들은 마스크(24) 내의 개구부들을 통해 성장된다. p형 포스트(38)들의 성장 후에, 도 7에 도시한 바와 같이 평면 p형 영역(32)이 성장되거나, 도 3에 도시한 바와 같이 반도체 영역이 포스트(38)들에 본딩되거나, 도 4에 도시한 바와 같이 호스트 기판이 포스트(38)들에 금속 본딩될 수 있다.
다른 방안으로, 광자 결정은, 도 10에 도시한 바와 같이 n형 영역 내에서 활성 영역 아래에 위치할 수 있다. 도 10에 도시한 장치에서, 평면 n형 영역(22)은 성장 기판(20) 위에서 성장된다. 광자 결정을 형성하는 n형 포스트(26)들은 마스크(24)내의 개구부들을 통해 성장된다. 중단되지 않는, 평면 n형 영역(80), 발광 영역(82), 및 p형 영역(84)은, n형 포스트(26)들 위에 배치된다. 평면 n형 영역(80), 발광 영역(82), 및 p형 영역(84)은, 포스트(26)들 위에 성장되거나, 별도의 성장 기판 상에서 성장되어 도 3을 참조하여 전술한 바와 같이 n형 포스트(26)들에 본딩될 수 있다.
도 8에 도시한 장치는, 평면 발광 영역의 대향측들 상에 배치된 2개의 광자 결정을 포함한다. 개구부들을 갖는 두꺼운 마스크층(56)은 n형 영역(22) 위에 형성된다. 마스크(56)는, 예를 들어, 적어도 0.25λ의 두께를 가질 수 있다. 제1 광자 결정을 형성하는 n형 포스트(58)들은, 마스크(56)내의 개구부들을 통해 성장된다. n형 물질은 마스크(56) 위에서 계속 성장되어 중단되지 않는 평면 n형 영역(60)을 형성하게 된다. 발광 영역(34)은 n형 영역(60) 위에 성장되고, 뒤이어 얇은 p형 영역(36)이 형성된다. 전술한 바와 같이, n형 영역(60) 및 p형 영역(36)의 각각은 3λ 미만의 두께를 가질 수 있다. 개구부들을 갖는 두꺼운 제2 마스크층(62)은 p형 영역(36) 위에 성장되고, 이후, p형 포스트(64)들이 마스크(62) 내의 개구부들을 통해 성장되며, 뒤이어 중단되지 않는 평면 p형 영역(66)이 마스크(62) 위에 성장된다. 일부 실시예들에서, 도 8에서는 2개의 광자 결정의 반도체 내의 갭들이 정렬된 것으로 도시되어 있다.
도 9에 도시한 장치에서, 광자 결정은 전술한 바와 같이 포스트들로부터 형성되는 것이 아니라 피라미드들로부터 형성된다. 이 피라미드들은, 도 2를 참조하여 전술한 바와 같이 포스트들을 형성하는 성장 기술들과는 달리, 3족 질화물 물질이 종래와 같이 마스크내의 개구부들을 통해 성장될 때, 발생한다. 도 9의 장치에 서, n형 영역(22)은 성장 기판(20) 위에 형성되고, 뒤이어 발광 영역(34)과 얇은 p형 영역(36)이 형성된다. 개구부들을 갖는 마스크층(70)은 p형 영역(36) 위에 증착되고, 이후 p형 물질(72)이 마스크(70) 내의 개구부들에 먼저 성장된 후 마스크 위에 성장되어 피라미드(74)들을 형성하게 된다. 성장은, 피라미드(74)들 사이의 갭(76)들이 채워지기 전에 중단된다. 이후, 흔히 p형이며 별도의 성장 기판 상에서 성장된 반도체 영역(40)이, 피라미드(74)들에 본딩된다. 성장 기판(20) 또는 반도체 영역(40)이 성장되어 있는 성장 기판(도시하지 않음)이 제거된다. 반도에 영역(40) 대신에, 호스트 기판이 피라미드(74)들에 금속 본딩될 수 있다. 또한, 피라미드(74)들 사이의 갭(76)들을 유지하지만 최상부의 중단되지 않는 평면에서 종단되는 층이, 피라미드(74)들 위에 성장될 수 있다.
다른 방안으로, 도 9의 마스크(70)는, 마스크 개구부들 및 피라미드(74)들 내에 성장된 물질(72)이 n형으로 되도록 n형 영역(22) 위에 증착될 수 있다. 중단되지 않는, 평면의 p형 영역, 활성 영역, 선택 사항인 n형 영역은 별도의 성장 기판 상에 성장될 수 있고, 이후 n형 피라미드(74)들에 본딩될 수 있다.
본 발명의 실시예들은 여러 이점들을 제공한다. 광자 결정을 에칭함으로 인해 야기되는 손상을 피하고, 이에 따라, 성장된 광자 결정을 포함하는 장치들은, 에칭된 광자 결정을 갖는 장치들에 비하여 효율을 개선할 수 있다. 또한, 본 발명의 실시예들에서, 평면들은, 활성 영역의 p형측 및 n형측 둘 다 상에서 전기적 컨택트들이 형성되도록 이용가능하다. 따라서, 광자 결정이 형성되는 층에 대하여 컨택트 형성을 요구하는 장치에 비교할 때 컨택트 설계가 간략화된다.
본 발명을 상세히 설명하였으며, 본 명세서에서 설명하는 개념으로부터 벗어나지 않고서 본 명세서에 따라 본 발명에 수정을 행할 수 있다는 것을 당업자라면 인식할 것이다. 예를 들어, 전술한 예들에서의 장치 구조들은 이러한 예에서 설명하고 있는 특정한 성장 기술로 한정되지 않는다. 예를 들어, 도 8에 도시한 2개의 광자 결정을 갖는 장치는, 도 8에 도시한 두꺼운 마스크층들이 아니라 도 2에 도시한 바와 같이 얇은 마스크 층들을 이용하여 성장될 수 있고, 또는 도 8에 도시한 포스트들이 아니라 도 9에 도시한 피라미드들과 함께 성장될 수 있다. 따라서, 본 발명의 범위를 예시하고 설명한 특정 실시예들로 한정하려는 것이 아니다.

Claims (48)

  1. 순방향 바이어싱(forward biased)될 때 파장 λ의 광을 방출하도록 구성되고 n형 영역과 p형 영역 사이에 배치된 발광 영역을 포함하는 반도체 구조물 내에 광자 결정(photonic crystal)을 성장시키는 단계를 포함하는 방법으로서,
    상기 광자 결정은,
    제1 굴절율을 갖는 반도체 물질의 다수의 영역과,
    상기 제1 굴절율과 다른 제2 굴절율을 갖는 물질의 다수의 영역을 포함하고,
    상기 제2 굴절율을 갖는 물질의 다수의 영역은 상기 반도체 물질의 다수의 영역들 사이에 어레이 형태로 배치되고,
    상기 제2 굴절율을 갖는 물질의 각 영역은, 상기 제2 굴절율을 갖는 물질의 가장 가까운 이웃 영역으로부터 5λ 미만에 위치하는 광자 결정 성장 방법.
  2. 제1항에 있어서,
    상기 반도체 구조물은 3족 질화물 구조물인 방법.
  3. 제1항에 있어서,
    상기 제2 굴절율을 갖는 물질은 공기인 방법.
  4. 제1항에 있어서,
    상기 제2 굴절율을 갖는 물질은, 공기, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 중 하나 이상을 포함하는 방법.
  5. 제1항에 있어서,
    상기 광자 결정을 성장시키는 단계는,
    반도체 표면 상에 다수의 개구부를 갖는 마스크를 형성하는 단계와,
    상기 개구부를 통해 반도체 물질을 성장시키는 단계
    를 포함하는 방법.
  6. 제5항에 있어서,
    상기 개구부를 통해 성장된 반도체 물질은 다수의 반도체 포스트(post)를 포함하는 방법.
  7. 제5항에 있어서,
    상기 반도체 물질은 상기 마스크의 두께보다 큰 두께를 갖는 방법.
  8. 제5항에 있어서,
    상기 반도체 물질은 상기 마스크의 두께와 대략 동일한 두께를 갖는 방법.
  9. 제5항에 있어서,
    상기 반도체 물질의 다수의 포스트를 성장시키기 전에, 상기 다수의 개구부 내에 금속 촉매를 제공하는 단계를 더 포함하는 방법.
  10. 제5항에 있어서,
    상기 금속 촉매는 니켈인 방법.
  11. 제5항에 있어서,
    상기 다수의 포스트 위에, 대략 평면이면서 중단되지 않는 최상면을 갖는 반도체층을 성장시키는 단계를 더 포함하는 방법.
  12. 제5항에 있어서,
    상기 반도체 구조물은 제1 반도체 구조물이고,
    제2 반도체 구조물을 상기 다수의 포스트에 본딩하는 더 포함하는 방법.
  13. 제5항에 있어서,
    호스트 기판을, 상기 호스트 기판과 상기 다수의 포스트 사이에 배치된 금속 본딩층에 의해 상기 다수의 포스트에 본딩하는 단계를 더 포함하는 방법.
  14. 제5항에 있어서,
    상기 발광 영역은 상기 다수의 포스트 내에 배치되는 방법.
  15. 제5항에 있어서,
    다수의 포스트를 성장시키기 전에, 상기 반도체 표면의 일부를 에칭하여 광자 결정을 규정하는 단계를 더 포함하는 방법.
  16. 제5항에 있어서,
    상기 발광 영역은 상기 광자 결정에 의해 중단되지 않는 방법.
  17. 제5항에 있어서,
    상기 광자 결정은 상기 n형 영역 내에 형성되는 방법.
  18. 제5항에 있어서,
    상기 광자 결정은 상기 p형 영역 내에 형성되는 방법.
  19. 제5항에 있어서,
    상기 광자 결정은 상기 n형 영역 내에 형성된 제1 광자 결정이고,
    상기 p형 영역 내에 제2 광자 결정을 형성하는 단계를 더 포함하는 방법.
  20. 제5항에 있어서,
    상기 다수의 포스트 중 적어도 하나의 포스트는, 대략 일정한 직경과 대략 곧은 측벽들을 갖고, 성장 기판의 표면에 수직으로 성장되는 방법.
  21. 제1항에 있어서,
    상기 제2 굴절율을 갖는 물질의 다수의 영역은 적어도 ¼λ의 두께를 갖는 방법.
  22. 제1항에 있어서,
    상기 제2 굴절율을 갖는 물질의 다수의 영역은 상기 발광 영역의 3λ 내에 위치하는 방법.
  23. 제1항에 있어서,
    상기 반도체 물질의 다수의 영역, 및 상기 제2 굴절율을 갖는 물질의 다수의 영역은, 0.1λ 내지 3λ 범위의 격자 상수를 갖는 격자 내에 배치되는 방법.
  24. 제1항에 있어서,
    상기 반도체 물질의 다수의 영역, 및 상기 제2 굴절율을 갖는 물질의 다수의 영역은, 0.1λ 내지 1λ 범위의 격자 상수를 갖는 격자 내에 배치되는 방법.
  25. 제1항에 있어서,
    상기 제2 굴절율을 갖는 물질은 공기이며,
    상기 반도체 물질의 다수의 영역, 및 상기 제2 굴절율을 갖는 물질의 다수의 영역은, 0.35λ 내지 0.55λ 범위의 격자 상수를 갖는 격자 내에 배치되는 방법.
  26. 제1항에 있어서,
    상기 반도체 물질의 다수의 영역, 및 상기 제2 굴절율을 갖는 물질의 다수의 영역은, 선형 그레이팅(grating) 내에 배치되는 방법.
  27. 제1항에 있어서,
    상기 반도체 물질의 다수의 영역, 및 상기 제2 굴절율을 갖는 물질의 다수의 영역은 격자 내에 배치되고,
    상기 격자의 적어도 일부분은, 삼각형 격자, 벌집형 격자, 아르키메디스 격자, 준결정 격자 중 하나를 포함하는 방법.
  28. 제27항에 있어서,
    상기 반도체 물질의 다수의 영역 중 하나의 영역의 반경은, 상기 격자 상수 곱하기 0.36인 방법.
  29. 제1항에 있어서,
    상기 발광 영역과 상기 p형 영역의 일부를 에칭하여 상기 n형 영역의 일부분을 노출시키는 단계와,
    상기 p형 영역의 나머지 부분과 상기 n형 영역의 노출된 일부분 상에 전기적 컨택트들을 형성하는 단계와,
    상기 전기적 컨택트들을 캐리어에 부착하는 단계
    를 더 포함하는 방법.
  30. 제29항에 있어서,
    상기 반도체는 성장 기판 상에 성장되고,
    상기 캐리어와 상기 반도체 구조물 사이의 갭을 채우는 단계와,
    상기 성장 기판을 제거하는 단계
    를 더 포함하는 방법.
  31. 제1항에 있어서,
    상기 반도체 구조물은 성장 기판 상에 성장되며,
    상기 반도체 구조물의 표면을 캐리어에 부착하는 단계와,
    상기 성장 기판을 제거하는 단계
    를 더 포함하는 방법.
  32. 파장 λ의 광을 방출하도록 구성되고 n형 영역과 p형 영역 사이에 배치된 발광층을 포함하고, 최상면과 바닥면을 갖는 반도체 구조물와,
    상기 반도체 구조물 내에 배치된 광자 결정
    을 포함하고,
    상기 광자 결정은,
    제1 굴절율을 갖는 반도체 물질의 다수의 영역과,
    상기 제1 굴절율과는 다른 제2 굴절율을 갖는 물질의 다수의 영역
    을 포함하고,
    상기 제2 굴절율을 갖는 물질의 다수의 영역은, 상기 반도체 물질의 다수의 영역 사이에 어레이 형태로 배치되고,
    상기 제2 굴절율을 갖는 물질의 각 영역은, 상기 제2 굴절율을 갖는 물질의 가장 가까운 이웃 영역으로부터 5λ 미만에 위치하며,
    상기 발광층은 상기 광자 결정 내에 배치되고,
    상기 반도체 구조물의 최상면과 바닥면은 상기 광자 결정에 의해 중단되지 않는 장치.
  33. 제32항에 있어서,
    상기 발광층은 3족 질화물층인 장치.
  34. 제32항에 있어서,
    상기 제2 굴절율을 갖는 물질은 공기인 장치.
  35. 제32항에 있어서,
    상기 제2 굴절율을 갖는 물질은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 중 하나를 포함하는 장치.
  36. 제32항에 있어서,
    상기 제2 굴절율을 갖는 물질의 다수의 영역은 적어도 ¼λ의 두께를 갖는 장치.
  37. 제32항에 있어서,
    상기 반도체 물질의 다수의 영역, 및 상기 제2 굴절율을 갖는 물질의 다수의 영역은, 0.1λ 내지 3λ 범위의 격자 상수를 갖는 격자 내에 배치되는 장치.
  38. 제32항에 있어서,
    상기 반도체 구조물의 바닥면 상에 배치된 제1 컨택트와,
    상기 반도체 구조물의 최상면 상에 배치된 제2 컨택트
    를 더 포함하는 장치.
  39. 제32항에 있어서,
    상기 최상면은 대략 평면인 표면을 포함하고,
    상기 발광층의 일부, 및 상기 n형 영역과 p형 영역 중 하나의 영역은, 상기 바닥면이 상기 n형 영역의 노출된 일부분과 상기 p형 영역의 노출된 일부분을 포함 하도록, 상기 바닥면으로부터 제거되고,
    제1 컨택트는 상기 n형 영역의 노출된 일부분 상에 형성되고, 제2 컨택트는 상기 p형 영역의 노출된 일부분 상에 형성되는 장치.
  40. 파장 λ의 광을 방출하도록 구성되고 n형 영역과 p형 영역 사이에 배치된 발광층을 포함하고, 최상면과 바닥면을 갖는 반도체 구조물와,
    상기 p형 영역 내에 배치된 광자 결정
    을 포함하고,
    상기 광자 결정은,
    제1 굴절율을 갖는 반도체 물질의 다수의 영역과,
    상기 제1 굴절율과 다른 제2 굴절율을 갖는 물질의 다수의 영역
    을 포함하고,
    상기 제2 굴절율을 갖는 물질의 다수의 영역은, 상기 반도체 물질의 다수의 영역 사이에 어레이 형태로 배치되고,
    상기 제2 굴절율을 갖는 물질의 각 영역은, 상기 제2 굴절율을 갖는 물질의 가장 가까운 이웃 영역으로부터 5λ 미만에 위치하며,
    상기 반도체 구조물의 최상면과 바닥면은 상기 광자 결정에 의해 중단되지 않는 장치.
  41. 제40항에 있어서,
    상기 광자 결정은 제1 광자 결정이며,
    상기 n형 영역 내에 배치된 제2 광자 결정을 더 포함하는 장치.
  42. 제40항에 있어서,
    상기 발광층은 3족 질화물층인 장치.
  43. 제40항에 있어서,
    상기 제2 굴절율을 갖는 물질은 공기인 장치.
  44. 제40항에 있어서,
    상기 제2 굴절율을 갖는 물질은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 중 하나를 포함하는 장치.
  45. 제40항에 있어서,
    상기 제2 굴절율을 갖는 물질의 다수의 영역은 적어도 ¼λ의 두께를 갖는 장치.
  46. 제40항에 있어서,
    상기 반도체 물질의 다수의 영역, 및 상기 제2 굴절율을 갖는 물질의 다수의 영역은, 0.1λ 내지 3λ 범위의 격자 상수를 갖는 격자 내에 배치되는 장치.
  47. 제40항에 있어서,
    상기 반도체 구조물의 바닥면 상에 배치된 제1 컨택트와,
    상기 반도체 구조물의 최상면 상에 배치된 제2 컨택트
    를 더 포함하는 장치.
  48. 제40항에 있어서,
    상기 최상면은 대략 평면인 표면을 포함하고,
    상기 발광층의 일부, 및 상기 n형 영역과 p형 영역 중 하나의 영역은, 상기 바닥면이 상기 n형 영역의 노출된 일부분과 상기 p형 영역의 노출된 일부분을 포함하도록, 상기 바닥면으로부터 제거되고,
    제1 컨택트는 상기 n형 영역의 노출된 일부분 상에 형성되고, 제2 컨택트는 상기 p형 영역의 노출된 일부분 상에 형성되는 장치.
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