KR20130140048A - 향상된 추출 효율을 가진 발광 디바이스 - Google Patents
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Abstract
본 발명의 실시 형태에서, n-형 영역과 p-형 영역 사이에 배치된 III-질화물 발광층을 포함하는 반도체 구조는 기판 위에 성장된다. 기판은 비-III-질화물 재료이다. 기판은 면내 격자 상수 asubstrate를 갖는다. 반도체 구조 내의 적어도 하나의 III-질화물층은 벌크 격자 상수 alayer를 가지며, 
는 1% 이하이다. 반도체 구조가 성장되는 면에 대향하고 있는 기판의 표면은 텍스처 가공된다.
Description
본 발명은 광 추출 특징부(light extraction features)를 포함하는 III-질화물 발광 디바이스에 관한 것이다.
발광 다이오드(LED), 공진 캐비티 발광 다이오드(RCLED), 수직 캐비티 레이저 다이오드(VCSEL) 및 에지 발광 레이저를 포함하는 반도체 발광 디바이스는 현재 사용할 수 있는 가장 효율적인 광원 중에 하나이다. 현재 가시 스펙트럼에 걸쳐 작동할 수 있는 고휘도 발광 디바이스의 제조에 대한 관심이 있는 재료 시스템은 III-V족 반도체, 특히 III-질화물 재료로도 인용된, 갈륨, 알루미늄, 인듐 및 질소의 이원, 3원 및 4원 합금을 포함한다. 일반적으로, III-질화물 발광 디바이스는, 금속 유기 화학 기상 증착(MOCVD), 분자 빔 에피택시(MBE) 또는 다른 에피택셜 기술에 의해 사파이어, 실리콘 카바이드, III-질화물, 또는 다른 적절한 기판 위에 다른 조성과 도펀트 농도의 반도체층의 스택을 에피택셜 성장시킴으로써 제조된다. 스택은 종종, 기판 위에 형성된 예를 들면, Si로 도핑된 하나 이상의 n-형 층, n-형 층 또는 층들 위에 형성된 활성 영역 내에 있는 하나 이상의 발광층, 및 활성 영역 위에 형성된 예를 들면, Mg로 도핑된 하나 이상의 p-형 층을 포함한다. 전기 접점은 n- 및 p-형 영역 위에 형성된다.
네이티브(native) III-질화물 기판은 일반적으로 고가이고 널리 사용되지 않기 때문에, III-질화물 디바이스는 대개 사파이어 또는 SiC 기판 위에 성장된다. 사파이어와 SiC가 이들 위에 성장된 III-질화물층과는 다른 격자 상수를 갖고 있기 때문에 이들 비-III-질화물 기판은 최적 이하이고, 이는 III-질화물 디바이스 층 내의 변형 및 결정 결함을 일으키는 원인이 되는데, 이는 성능 저하와 안정성 문제를 발생시킬 수 있다. 또한, 광은 III-질화물 재료와 이러한 비-III-질화물 기판 사이의 계면에 형성된 도파관에 의해 III-질화물 구조 내부에 트랩(trapped)될 수 있다.
본 발명의 목적은 광 추출 특징부를 갖는 III-질화물 디바이스를 제공하는 것이다.
본 발명의 실시 형태에서, n-형 영역과 p-형 영역 사이에 배치된 III-질화물 발광층을 포함하는 반도체 구조가 기판 위에 성장된다. 기판은 비-III-질화물 재료이고, 면내 격자 상수 asubstrate를 갖는다. 반도체 구조 내의 최소한 하나의 III-질화물층은 벌크 격자 상수 alayer를 갖고 있으며, 
는 1% 이하이다. 반도체 구조가 성장되는 표면의 반대편에 있는 기판의 표면은 텍스처 가공된다(textured). 텍스처 가공(texturing)은 광 추출을 향상시킬 수 있다.
본 발명의 실시 형태에 따른 방법에서, n-형 영역과 p-형 영역 사이에 배치된 III-질화물 발광층을 포함하는 반도체 구조가 기판 위에 성장된다. 기판은 제거된다. 기판은 면내 격자 상수 asubstrate의 비-III-질화물 재료이다. 반도체 구조 내의 최소한 하나의 III-질화물층은 벌크 격자 상수 alayer를 갖고 있으며, 
는 1% 이하이다. 반도체 구조의 두께는 반도체 구조 내의 유도 광학 모드의 수를 줄일 수 있도록 선택되는데, 이는 광 추출을 향상시킬 수 있다.
본 발명의 실시 형태에 따른 방법에서, 패터닝된 표면의 기판이 제공된다. 패터닝된 표면은 기판의 일부가 제거되어 있는 더 낮은 고도의 적어도 하나의 영역을 포함한다. n-형 영역과 p-형 영역 사이에 배치된 III-질화물 발광층을 포함하는 반도체 구조가 패터닝된 표면 위에 성장되어, 반도체 재료가 더 낮은 고도의 영역 내에 채워지도록 한다. 기판은 더 낮은 고도의 영역 내에 채워지는 반도체 재료가 반도체 구조의 일부로 남아 있도록 제거되는데, 이는 디바이스로부터의 광 추출을 향상시킬 수 있다.
여기에 설명된 디바이스는 스트레인이 더 작을 수 있고, 따라서 종래 성장된 III-질화물 발광 디바이스보다 더 나은 성능을 가질 수 있다. 텍스처 가공하거나 또는 디바이스 내의 유도 광학 모드를 감소시키기 위해 두께를 선택하는 등의 광 추출 특징부가 제공되어, 디바이스로부터의 광 추출을 향상시킨다.
도 1은 텍스처 가공된 기판을 포함하는 플립 칩 III-질화물 디바이스의 일부를 도시한다.
도 2는 텍스처 가공된 기판을 포함하는 수직 전류 주입 III-질화물 디바이스의 일부를 도시한다.
도 3은 기판 상에 형성된 광 추출 특징부를 통해 성장된 III-질화물 디바이스의 일부를 도시한다.
도 4는 추출 효율을 극대화하기 위해 선택된 두께를 갖는 III-질화물 디바이스의 일부를 도시한다.
도 5는 절두형 역피라미드 형상으로 형성된 III-질화물 디바이스를 도시한다.
도 6a 및 6b는 매립된 광 추출 특징부를 포함하는 III-질화물 반도체 구조의 일부를 도시한다.
도 2는 텍스처 가공된 기판을 포함하는 수직 전류 주입 III-질화물 디바이스의 일부를 도시한다.
도 3은 기판 상에 형성된 광 추출 특징부를 통해 성장된 III-질화물 디바이스의 일부를 도시한다.
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도 5는 절두형 역피라미드 형상으로 형성된 III-질화물 디바이스를 도시한다.
도 6a 및 6b는 매립된 광 추출 특징부를 포함하는 III-질화물 반도체 구조의 일부를 도시한다.
III-질화물 LED가 종래대로 성장되는 사파이어 및 SiC 기판은 쉽게 습식 화학 반응에 의해 에칭될 수 없다. 따라서, 텍스처 가공된 광 추출 표면을 형성하기 위해서, 기판은 일반적으로 사파이어의 경우에는 레이저 리프트-오프와 같은 방법에 의해 제거된다. 그 다음, 기판의 제거에 의해 노출된 III-질화물 재료는 텍스처 가공될 수 있다. 기판의 제거는 추가 처리 단계를 필요로 하며, 수율을 감소시킬 수 있다. 예를 들면, 레이저 리프트-오프는 III-질화물 재료를 손상시킬 수 있는데, 이는 제조 수율을 감소시킬 수 있다.
본 발명의 실시 형태에서, 디바이스 내의 적어도 하나의 III-질화물층에 격자 매칭된(또는 거의 그렇게 된) 기판이 제공된다. 일부 실시 형태에서, 기판은 III-질화물 재료와 동일한 육각형 대칭을 갖는다. 기판이 실질적으로 격자 매칭되기 때문에, 기판 위에 성장된 III-질화물 구조는 기존의 디바이스에서보다 스트레인이 작을 수 있다. 또한, 일부 실시 형태에서, 기판은 광 추출 특징부를 형성하기 위해 습식 화학 에칭으로 에칭될 수 있다. 일부 실시 형태에서, 습식 화학 에칭은 III-질화물 구조로부터 기판을 선택적으로 에칭하는데 사용될 수 있다.
다양한 실시 형태에서, 광 추출은 III-질화물 구조의 퇴적 이전에 기판 내에 광 추출 특징부를 에칭하고, III-질화물 구조의 퇴적 이후에 기판 내에 광 추출 특징부를 에칭하며, 얇은(<1 ㎛의 전체 두께) III-질화물 구조를 성장시킨 다음에, 기판을 제거함으로써 향상될 수 있다.
디바이스 내의 III-질화물층은 벌크 격자 상수와 면내 격자 상수에 의해 특징지어질 수 있다. 벌크 격자 상수는 III-질화물층과 동일한 조성의 완화된 재료의 격자 상수이다. 면내 격자 상수는 디바이스 내에 성장된 III-질화물층의 격자 상수이다. 디바이스 내에 성장된 III-질화물층이 스트레인되면, 벌크 격자 상수는 면내 격자 상수와는 다르다. III-질화물 구조가 성장되는 기판은 일부 실시 형태에서는 적어도 하나의 퇴적된 III-질화물층의 벌크 격자 상수의 1 % 내에서, 그리고 일부 실시 형태에서는 적어도 하나의 퇴적된 III-질화물층의 벌크 격자 상수의 0.5 % 내에서 면내 격자 상수를 갖는 비-III-질화물 재료이다. 즉, 일부 실시 형태에서, 
는 1% 이하이고, 일부 실시 형태에서는 0.5% 이하이며, 일부 실시 형태에서는 0.1% 이하이다. 일부 실시 형태에서, 기판은 III-질화물 구조와 유사하거나 동일한 육각 우르짜이트 대칭(hexagonal wurtzite symmetry)을 갖는다. 일부 실시 형태에서, 기판은 III-질화물 구조의 퇴적 시에 겪는 화학적 및 열적 환경에 의한 침범에 실질적으로 영향을 받지 않는다. 일부 실시 형태에서, 기판은 III-질화물 구조의 30% 내에서 열팽창의 면내 계수를 갖고 있다. 일부 실시 형태에서, 기판은 단결정 또는 실질적으로 단결정 재료이다.
일부 실시 형태에서, 기판은 일반 조성 RAO3(MO)n의 재료인데, 여기서 R은 Sc, In, Y 및 란탄 족(원자 번호 57-71)로부터 종종 선택된 3가의 양이온이고; A 또한 Fe(III), Ga 및 Al로부터 종종 선택된 3가의 양이온이며; M은 Mg, Mn, Fe(II), Co, Cu, Zn 및 Cd로부터 종종 선택된 2가의 양이온이며; n은 정수 ≥ 1이다. 일부 실시 형태에서, n ≤ 9이고, 일부 실시 형태에서, n ≤ 3이다. 일부 실시 형태에서, RAMO4 (즉, n=1) 화합물은 YbFe2O4 구조 형태이고, RAO3(MO)n (n ≥ 2) 화합물은 InFeO3(ZnO)n 구조 형태이다.
적절한 기판 재료의 예로는 다음과 같은 재료를 포함한다:
이들 및 관련 기판 재료는, 참고로 본 명세서에 채택되어 있고, 고체 화학 78,98(1989)의 저널에 공개된 "RAO3(MO)n 화합물의 구조적 분류 (R = Sc, In, Y 또는 란탄 족; A = Fe(III), Ga, Cr 또는 Al; M = 2가의 양이온; n = 1-11)"에서 Kimizuka 및 Mohri에 의해 상세히 설명되어 있다.
III-질화물의 구조는 업계에 공지된, 예를 들어, MOCVD, 수소화물 기상 에피택시(hydride vapor phase epitaxy) 또는 MBE를 포함하는 수단 중 임의의 것에 의해 기판 위에 퇴적된다. 0.1 % 내에서의 격자 매칭이 일부 실시 형태에서 바람직하지만, III-질화물 구조와 기판 사이의 완벽한 격자 매칭이 필요 하지는 않는다. 본 발명의 실시 형태를 위해서, 삼원 또는 사원의 AlInGaN 층의 벌크 격자 상수는 베가드의 법칙에 따라 추정될 수 있는데, AlxInyGazN에 대해서는 
로 표현될 수 있고, 여기서 변수 "a"는 각각의 이원 재료의 벌크 격자 상수이며, x + y + z = 1이다. AlN은 3.111 Å의 벌크 격자 상수를 갖고 있고, InN은 3.544 Å의 벌크 격자 상수를 갖고 있으며, GaN은 3.1885 Å의 벌크 격자 상수를 갖는다.
일부 실시 형태에서, III-질화물 구조는 기판의 주요 결정학상의 평면에 대해 "미스컷(miscut)"된 또는 각진(angled) 기판의 표면에 성장된다. 일부 실시 형태에서, III-질화물 구조가 성장되는 기판의 표면은 바잘(basal) (0001) 면으로부터 떨어져서 -10와 +10도 사이에서 배향될 수 있다. 일부 실시 형태에서, (0001) 면으로부터 경사진 -0.15와 +0.15도 사이의 미스컷은 테라스 가장자리에 형성된 결함의 수를 바람직하게 줄일 수 있는 기판 표면 위에 큰 원자 테라스를 발생시킬 수 있다.
비록 하기 예에서, 반도체 디바이스 구조가 청색 또는 UV 광을 방출하는 III-질화물 LED이라고 하더라도, 레이저 다이오드, 높은 전자 이동도 트랜지스터 및 헤테로 접합 바이폴라 트랜지스터 등의 LED 이외의 전자 및 광전자 디바이스가 여기서 기술된 실시 형태에 따라 형성될 수 있다.
예비 문제로서, 도 1-4에 도시된 바와 같은 반도체 구조(22)가 기판(10) 위에 성장된다. 반도체 구조(22)는 n-형 영역(24)과 p-형 영역(28) 사이에 샌드위치된 발광 또는 활성 영역(26)을 포함한다. n-형 영역(24)은 종종 먼저 성장되며, 예를 들어, n-형 또는 의도적으로 도핑하지 않을 수 있는, 버퍼 층 또는 핵 층 등의 준비 층, 및 효율적으로 광을 방출하는 발광 영역에 바람직한 특별한 광학적 또는 전기적 특성을 위해 설계된 n-형 또는 p-형 디바이스 층을 포함하는 다른 조성 및 도펀트 농도의 다중 층을 포함할 수 있다. 발광 또는 활성 영역(26)은 n-형 영역(24) 위에 성장된다. 적당한 발광 영역(26)의 예는 단일의 두껍거나 얇은 발광층, 또는 배리어 층에 의해 분리된 다중의 얇거나 두꺼운 발광층을 포함하는 다중의 양자 우물 발광 영역을 포함한다. p-형 영역(28)은 발광 영역(26) 위에 성장된다. n-형 영역(24)과 같이, p-형 영역(28)은 의도적으로 도핑하지 않은 층, 또는 n-형 층을 포함하는, 다른 조성, 두께 및 도펀트 농도의 다중 층을 포함할 수 있다.
하기 기술된 실시 형태에서, 에칭 또는 텍스처 가공 단계는 예를 들어, 습식 화학 에칭 등의 임의의 적절한 에칭에 의해 수행될 수 있다. 예를 들면, ScMgAlO4은, 본 명세서에 참고로 채택되고, 고체 전자 공학, 42, 467(1998)에 공개된 "ScMgAlO4의 건식 및 습식 에칭"에서 C. D. Brandle 등에 의해 보고된 바와 같이, H3PO4와 H2O2의 수용성 혼합물, H2SO4:H2O2:H2O, 및 HF의 수용성 혼합물에 의해 쉽게 침범당한다. 일부 실시 형태에서, 에칭이나 텍스처 가공은 800 와트의 인가된 전력에서 Cl2와 Ar의 혼합 기체를 사용하는 반응성 이온 에칭에 의해 수행된다.
도 1에 도시된 디바이스에서, III-질화물 구조(22)는 기판(10)의 면(11) 위에 성장된다. 반도체 구조(22)의 총 두께는 일부 실시 형태에서는 2와 100 ㎛ 사이이고, 일부 실시 형태에서는 3과 6 ㎛ 사이이다. III-질화물 구조(22)의 반대편의 기판(10)의 면(12)은 III-질화물 구조(22)로부터의 광의 추출을 향상시키기 위해, 예를 들면 랜덤한 거칠기 공정(roughening)에 의해, 또는 순서대로 또는 랜덤할 수 있는 패터닝에 의해 텍스처 가공된다. 일부 실시 형태에서, 면(12)은 육각형의 피라미드를 형성함으로써 텍스처 가공된다. 피라미드는 일부 실시 형태에서는 폭이 100 nm와 1㎛ 사이인 베이스를 갖고 있고, 일부 실시 형태에서는 100 nm와 1㎛ 사이만큼 떨어진 간격을 가질 수 있다. 피라미드는 습식 에칭하는 동안 자연적으로 형성될 수 있다. 일부 실시 형태에서, 면(12)은 기존의 패터닝에 의해 텍스처 가공된다. 예를 들면, 면(12)은 포스트(posts)의 격자, 또는 홀(holes)의 격자를 형성하기 위해 에칭될 수 있다. 포스트 또는 홀은 삼각형, 사각형, 육각형 또는 아르키메데스의 격자(Archimedean lattice) 등의 임의의 적절한 격자로 배열될 수 있다. 포스트 또는 홀은 일부 실시 형태에서는 폭이 100 nm와 1㎛ 사이일 수 있고, 일부 실시 형태에서는 깊이 또는 높이가 100 nm와 1㎛ 사이일 수 있으며, 일부 실시 형태에서는 100 nm와 1㎛ 사이만큼 떨어진 간격을 가질 수 있다. 일부 실시 형태에서, '랜덤' 패턴의 마스크가 기판 위에 형성된 다음, 기판은 예를 들어, 습식 에칭으로 에칭된다. 랜덤 패턴의 마스크는 예를 들어, 알루미늄과 같은 금속을 산화함으로써 형성될 수 있다. 면(12)은 III-질화물 구조(22)의 성장 이전에 또는 이후에 텍스처 가공될 수 있다. 면(12)은 예를 들어, 연마 등의 기계적 수단에 의해 또는 습식 에칭에 의해 거칠게 될 수 있다. 면(12)은 예를 들어, 종래의 리소그래피 패터닝과 습식 에칭에 의해 패터닝될 수 있다. 기판(10)의 굴절률이 III-질화물 구조(22)의 굴절률에 근접하면, 면(12)을 거칠게 가공하거나 패터닝함으로써 제공된 추출 이득은 기판(10)의 굴절률이 III-질화물 구조(22)의 굴절률보다 훨씬 작은 경우에서보다 크다. GaN은 2.4의 굴절률을 갖고 있다. 따라서, 기판(10)의 굴절률은, 일부 실시 형태에서 적어도 2.0이며, 일부 실시 형태에서는 적어도 2.2이며, 일부 실시 형태에서는 적어도 2.4이다.
III-질화물 구조(22)의 성장 후, 금속 p-접점(30)이 p-형 영역(28) 상에 형성된 다음, 메사 구조(13)가 III-질화물 구조(22) 내로 에칭되어, 금속 n-접점(32)이 형성되는 n-형 영역(24)의 일부를 노출시킨다. n- 및 p-접점(30 및 32) 중 하나 또는 둘 모두는 반사성일 수 있다. 기판(10)의 면(12)을 통해 광이 디바이스로부터 추출되도록, 디바이스는 임의의 적절한 마운트(도 1에 도시안됨) 위에 플립 칩 구성으로 장착될 수 있다.
도 2에 도시된 디바이스에서, III-질화물 구조(22)는 기판(10)의 면(11) 위에 성장된다. 금속 p-접점(34)은 p-형 영역(28) 위에 퇴적된다. III-질화물 구조(22)의 반대편에 있는 기판(10)의 면(12)은, n-형 영역(24)까지 이르도록 기판을 통해 홀을 선택적으로 에칭하기 위해, 표준 포토리소그래피 기술을 사용하고, 예를 들면 HF 또는 임의의 다른 적절한 에칭을 포함하는 용액을 이용하여, 기판을 마스킹함으로써 하나 이상의 비아(14)가 형성되게 패터닝된다. 도 2에는 하나의 비아(14)만이 도시되지만, 많은 비아가 단일 디바이스 위에 형성될 수 있다. 비아(14)는 예를 들어, 일부 실시 형태에서는 폭이 적어도 100 nm일 수 있고, 일부 실시 형태에서는 폭이 100 nm와 5 ㎛ 사이일 수 있다. 인접 비아(14)는 일부 실시 형태에서는 적어도 50 ㎛만큼 이격될 수 있고, 일부 실시 형태에서는 50 ㎛와 500 ㎛ 사이만큼 이격될 수 있으며, 일부 실시 형태에서는 100 ㎛와 300 ㎛ 사이만큼 이격될 수 있다. 디바이스 내에서 전류를 확산시키려면 더 좁은 간격의 더 넓은 비아가 선호되는 반면, 비아에 의해 발생된 섀도우잉(shadowing)에 의한 광 손실을 방지하려면 더 넓은 간격의 더 좁은 비아가 선호된다. 일부 실시 형태에서, 기판(10)은 비아(14)를 형성하기 전에 박막화될 수 있다. 예를 들어, 기판(10)은 일부 실시 형태에서는 박막화 전에 두께가 약 1 mm일 수 있으며, 일부 실시 형태에서는 예를 들어, 100 ㎛와 500 ㎛ 사이에서 기계적으로 자체 지원되는 두께로 박막화될 수 있다.
금속 n-접점(36)은 비아(14)를 형성함으로써 노출된 n-형 영역(24)의 표면(15) 위에 형성된다. 도 2에 도시된 바와 같이, n-접점(36)은 비아(14)의 측벽의 전부 또는 일부 및 기판(10)의 표면(12)의 일부를 커버할 수 있다. 기판 표면(12)은 비아(14)의 형성 이전에 또는 이후에, 도 2에 도시된 바와 같이, 텍스처 가공될 수 있다. 도 2에 도시된 바와 같이, n-접점(36) 하부의 기판 표면(12)의 일부는 텍스처 가공될 수 있거나, 예를 들면 기존의 마스킹 단계에 의해 텍스처 가공되지 않은 상태로 남아 있을 수 있다. 디바이스는 p-접점(34)을 통해 마운트에 장착될 수 있다. n-접점(36)에의 전기 접속은 와이어 본드 등의 임의의 적절한 접속에 의해 이루어질 수 있다. p-접점(34)은 반사성일 수 있다. 광은 기판(10)의 표면(12)를 통해 디바이스로부터 추출된다. 일부 실시 형태에서, 도 2의 디바이스는 웨이퍼 스케일에 따라 p-접점(34)을 통해 마운트에 접속된 다음, 기판(10)은 기계적으로 자체 지원되지 않는 두께로, 예를 들면 일부 실시 형태에서는 50 ㎛ 이하, 일부 실시 형태에서는 20 ㎛ 이하, 및 일부 실시 형태에서는 10 ㎛ 이하로 박막화된다. 비아(14)는 박막화 이전 또는 이후에 형성될 수 있다. 기판(10)의 나머지 얇은 부분이 기계적으로 자체 지원되지 않을 수 있지만, 후속 처리 단계에서 반도체 구조(22)를 보호할 수 있는 기계적 견고성을 제공할 수 있다. 예를 들면, 본드 패드와 본드가 n-접점(36) 위에 형성되는 경우, 기판(10)의 나머지 얇은 부분은 반도체 구조가 손상되지 않도록 보호할 수 있다.
도 3에 도시된 디바이스에서, 반도체 구조(22)가 성장되는 기판(10)의 면(11)은 반도체 구조(22)의 퇴적 전에 패터닝된다. 패턴은 기판이 제거되는 더 낮은 고도의 적어도 하나의 영역, 예를 들면 홀 또는 2개의 포스트 사이의 영역을 포함할 수 있다. 패턴은 표준 포토리소그래피 기술을 사용하여 마스크를 만든 다음에 예를 들어, HF 또는 임의의 다른 적절한 에칭을 포함하는 용액을 이용하여 기판 내에 홀 또는 포스트(38)를 에칭함으로써 생성될 수 있다. 홀 또는 포스트(38)는 일부 실시 형태에서는 폭이 100 nm와 1 ㎛ 사이일 수 있고, 일부 실시 형태에서는 깊이 또는 높이가 100 nm와 1 ㎛ 사이일 수 있다. 반도체 구조(22)는 위에서 설명한 대로 기판(10) 위에 성장된다. 일부 실시 형태에서, 반도체 재료는 홀을 채우고 또는 포스트 사이의 공간을 채운다. 기판(10)과 홀(38)을 채우거나 포스트(38) 사이의 공간을 채우는 반도체 재료 사이의 굴절률의 차이는 디바이스로부터의 광 추출을 향상시킬 수 있는 스캐터링의 원인이 될 수 있다. 일부 실시 형태에서, 홀 또는 포스트(38)는 격자 형태로 배열되어 광자 결정을 형성한다. 기존 디바이스에서, 반도체 재료와 기판 사이의 격자 상수 차이로 인해, n-형 영역은 충분히 높은 품질로 성장할 수 있도록 두껍게 성장되어야 한다. 도 3의 디바이스에서, n-형 영역(24)이 더 밀접하게 기판(10)에 격자 매칭되기 때문에, n-형 영역(24)은 기존 디바이스 내에서보다 더 박막화될 수 있는데, 이는 유리하게도 광자 결정을 발광 영역(26)에 더 가깝게 배치하게 한다. 예를 들어, 기존 디바이스에서, n-형 영역은 적어도 5 ㎛ 두께일 수 있다. 도 3의 디바이스에서, n-형 영역은 두께가 500 nm와 2 ㎛ 사이에 있을 수 있다.
일부 실시 형태에서는, 도 6a 및 6b에 도시된 바와 같이, 광 추출 구조는 디바이스의 반도체층 내에 매립된다. 도 6a 및 6b가 n-형 영역(24) 내에 매립된 광 추출 구조를 도시하지만, 광 추출 구조는 디바이스 내의 임의의 반도체층 내에 매립될 수 있다. 도 6a에 도시된 반도체 구조의 일부에서, n-형 영역(24)의 제1 부분(24a)이 성장된 다음, 패턴(52)은 예를 들어, 패터닝된 마스크를 통해, 예를 들어 부분(24a)을 에칭하거나 부분(24a)을 선택적으로 성장시킴으로써 형성된다. 패턴(52)은 더 낮은 고도의 적어도 하나의 영역, 예를 들어, 홀 또는 2개의 포스트 사이의 영역을 포함할 수 있다. 패턴(52)은 홀 또는 포스트일 수 있는데, 이들은 일부 실시 형태에서는 격자 형태로 배열되어 광자 결정을 형성한다. 패턴(52)이 형성된 후, n-형 영역(24)의 제2 부분(24b)이 패턴 위에 성장된다. 일부 실시 형태에서, 재료(24a 및 24b)는 서로 다른 굴절율을 갖고, 반도체 재료(24b)는 홀을 채우거나 포스트들 사이의 공간을 채운다. 제1 부분(24a)과 제2 부분(24b) 간의 굴절률 차이는 디바이스로부터의 광 추출을 향상시킬 수 있는 스캐터링의 원인이 될 수 있다. 예를 들어, ScMgAlO4 기판 위에 성장된 디바이스에서, 제1 부분(24a)은 In0 .14Ga0 .86N 및 In0 .3Al0 .7N 중 하나가 될 수 있으며, 제2 부분(24b)은 In0 .14Ga0 .86N 및 In0 .3Al0 .7N 중 다른 하나가 될 수 있다. 패턴(52)의 특징부는 일부 실시 형태에서 50과 1000 ㎚ 사이의 폭과 깊이를 가질 수 있다. 일부 실시 형태에서, 제2 재료(24b)는 보이드(voids)가 패턴(52) 내에 형성되도록 성장되는데, 이는 디바이스로부터의 광 추출을 향상시킬 수 있는 스캐터링을 일으킬 수 있다. 도 6b)에 도시된 반도체 구조 일부에서, n-형 영역의 제1 부분이 성장되고, 다른 굴절률을 갖는 재료의 영역(54)이 n-형 영역의 제1 부분 위에 형성된 다음, n-형 영역의 제2 부분은 다른 굴절률을 갖는 재료의 영역(54) 위에 성장된다. 다른 굴절률을 갖는 재료의 영역(54)은 예를 들어, 실리콘 산화물, 실리콘 질화물, SiO2, Si3N4, 또는 공기일 수 있다.
도 3에 도시된 디바이스는 도 1에 도시된 플립 칩 구성, 또는 도 2에 도시된 수직 전류 주입 구성 중 어느 한 구성으로 처리될 수 있다. 일부 실시 형태에서, 디바이스로부터 광이 추출되는 기판(10)의 표면(12)은 또한 도 1 및 2를 참조하여 전술한 바와 같이, 텍스처 가공될 수 있다. 기판(10)의 면(11과 12) 둘 다를 텍스처 가공하는 것은 도 1 및 2에 도시된 바와 같이 하나의 표면만을 텍스처 가공하는 것보다 더 큰 광 추출 효율을 야기할 수 있다.
일부 실시 형태에서, 도 3의 기판(10)은 예를 들어, III-질화물 반도체 구조를 침범하지 않고 기판(10)을 제거하는 에칭으로 에칭함으로써 반도체 구조(22)로부터 제거된다. 기판(10)을 에칭 제거함으로써 노출되는 반도체 구조(22)의 표면은 반도체 재료가 기판(10)의 패터닝된 표면(11) 위에서 홀을 채우거나 포스트 사이의 공간을 채울 때, 반도체 구조(22)의 성장 과정에서 형성된 반도체 재료의 패턴을 포함한다.
도 1, 2 및 3에 도시된 디바이스에 적합한 반도체 구조(22)의 한 예에서, n-형의 In0 .12Ga0 .88N의 층(24)은 ScMgAlO4 기판(10) 위에 퇴적된다. In0 .14Ga0 .86N으로 형성된 발광층(26)은 n-형 층(24) 위에 퇴적된다. GaN 및 In0 .12Ga0 .88N으로 형성된 p-형 층 스택(28)은 발광층(26) 위에 퇴적된다. ScMgAlO4 기판(10)은 10분 동안의 H2SO4:H2O의 용액 내에서의 에칭에 의해 랜덤하게 텍스처 가공될 수 있거나, 기존의 리소그래피 단계에 의해 패터닝된 다음, HF로 에칭될 수 있다.
도 1, 2 및 3에서 도시된 디바이스와 같이, 기판(10)은 완성된 디바이스의 일부가 남아 있는 구조에서, 일부 실시 형태에서는 기판(10) 단독 또는 기판(10) 및 반도체 구조(22) 모두가 예를 들어, 광 추출을 향상시킬 수 있도록 성형된다. 도 5는 절두형 역피라미드 모양으로 형성된 디바이스를 도시한다. 도 5에 도시된 바와 같이, 기판(10)의 상단과 측면은 예각을 형성한다. 일부 실시 형태에서, 기판(10)의 상단과 측면은 둔각을 형성할 수 있거나, 곡면에 의해 연결될 수 있다. 디바이스는 예를 들어, 사면 톱 절단(beveled saw cuts), 날카로운 칼날 성형, 연마, 에칭, 또는 후술하는 소정의 기판 제거 방법에 의해 성형될 수 있다. 일부 실시 형태에서, 광이 기판(10)을 통해 디바이스로부터 추출되도록, 도 5의 기판(10)은 투명하고, 디바이스는 플립 칩이다.
도 4에 도시된 디바이스에서, 광 추출 특징부는 구조 내의 유도 광학 모드의 수를 최소화함으로써 추출 효율을 극대화하도록 선택되는, 반도체 구조(22)의 두께이다. 두께는 반도체 재료 및 기판의 굴절률, 및 반도체 내의 방출된 광의 파장에 따라 좌우된다. 디바이스 내의 모든 III-질화물층을 포함하는 반도체 구조(22)의 총 두께는 일부 실시 형태에서는 200 nm와 2 ㎛ 사이이고, 일부 실시 형태에서는 500 nm와 1 ㎛ 사이이다. 도 4에 도시된 디바이스에서, 반도체 구조(22)는 전술한 바와 같이 기판 위에 성장된다. 금속 p-접점(40)은 p-형 영역(28) 위에 퇴적된다. 기판, 반도체 구조(22) 및 p-접점(40)을 포함하는 구조는 예를 들어, 금속-금속 본드 또는 땜납에 의해, p-접점(40)을 통해 마운트(도 4에 도시 안됨)에 부착된다.
기판은 그 다음 임의의 적절한 방법 또는 이들 방법의 조합에 의해 제거된다. 투명 기판은 레이저 리프트 오프(laser lift-off)에 의해 제거될 수 있는데, 이 때 기판 위에 먼저 성장된 III-질화물 재료의 층이 레이저 광을 흡수하고 용융되어, 기판으로부터 반도체 구조(22)를 해제한다. 레이저 리프트-오프는 기판 위에 먼저 성장된 더 좁은 에너지 갭 재료의 선택 층에 의해 촉진될 수 있다. 더 좁은 에너지 갭 층의 조성은 반도체 구조(22)의 나머지보다 입사 레이저 광을 더 흡수하도록 선택될 수 있는데, 이는 필요한 입사 광속을 줄일 수 있고 반도체 구조(22) 전체를 통해 적게 분산된 손상을 생성할 수 있다.
일부 실시 형태에서, 해당 계면의 균열을 장려함으로써 반도체 구조(22)를 기판으로부터 쉽게 제거할 수 있도록 하기 위해 III-질화물 재료와 기판의 계면에 또는 그 인근에 선택적인 약한 영역(zone of weakness)이 제공된다. 약한 영역은 반도체 구조(22)의 전부 또는 일부의 퇴적 이전이나 이후에 H 또는 N 또는 다른 원자 중 하나 이상을 주입함으로써 기판 또는 반도체 구조(22) 내에 제공될 수 있다. 반도체 구조(22)의 약한 영역은 먼저 (특정 성장 온도에서) InN의 더 높은 몰분율로 층을 성장시킨 다음, InN의 더 낮은 몰분율로 층을 성장시킴으로써 제공될 수 있다. 더 높은 InN 베어링 층은 더 높은 그리고 더 낮은 인듐 조성의 영역 내로 위상 다이어그램에 따라 나머지 반도체 구조(22)를 성장시키는 데 사용된 더 높은 성장 온도에서 변형될 수 있다. 가장 높은 인듐 조성 영역은 입사 레이저 광을 더 흡수하고, 공간적으로 변화하는 인듐 조성에 의한 기계적 응력은 반도체 구조 내에 기계적으로 약한 층을 만들 수 있다.
약한 영역은 결정 구조 내에 복수의 마이크론 규모의 결정 결함이나 보이드를 만들기 위해서 충분한 강도와 광자 에너지의 단단히 집중된 펄스형 레이저 빔의 패턴에 웨이퍼를 노출함으로써 반도체 구조/기판 계면에 제공될 수도 있다. 결정 손상의 패턴은 웨이퍼를 가로질러 하나 이상의 레이저 빔을 래스터링(rastering)함으로써, 또는 엑시머 레이저와 같은 단일 고성능 레이저로부터 다수의 스폿을 생성하도록 회절 광학 장치를 사용함으로써 생성될 수 있다. 레이저 빔은 강력하게 짧은 서브 마이크로초 펄스로 수렴될 수 있으며, 매우 국부적인 손상을 만들 수 있다. 이러한 노출은 노출 후에 또 다른 웨이퍼 처리가 수행될 수 있는 충분히 낮은 도우즈(dose)로 성장된 후 에피택시 스택을 통해 발생할 수 있다. 일부 실시 형태에서, 기판은 예를 들어, 웨이퍼 레벨 과정보다는 다이 레벨 과정에서 후속 웨이퍼 처리 후 제거된다. 또한, 노출의 총 전력은 기존의 레이저 리프트-오프에 필요한 것보다 적을 수 있는데, 이로 인해 더 작은 기계적 충격이 발생한다.
약한 영역도 반도체 구조(22)의 퇴적 이전에 (예를 들면, 기판 재료의 리지(ridges)의 직사각형 또는 삼각형 격자를 갖는) 기판의 표면을 패터닝함으로써 반도체 구조/기판 계면에서 제공될 수 있다.
상기 표에서 도시된 기판 재료는 운모 특성을 갖는데, 여기서 결정의 바잘 평면(즉, 기판 배향이 (0001)인 경우 기판의 표면에 평행한 면)은 우선적으로 균열이 있다. 이러한 기판은 반도체 구조/기판 계면의 평면 내에서의 열 유도 응력이 해당 계면의 균열을 일으키기에 충분하게 되도록 기계적인 방법에 의해 제거될 수 있는데, 이 기계적인 방법은 기계적 연마 단계, 기판과 반도체 구조 사이에 회전력의 인가 단계, 기판에 접착제 코팅된 플라스틱 필름을 부착하고 반도체 구조에 제2의 접착제 코팅된 플라스틱 필름을 부착하여, 기판과 반도체 구조를 떨어지게 당기는 단계, 기판과 반도체 구조 사이의 계면을 파쇄하기 위해 날카로운 칼날을 사용하는 단계, 기판과 반도체 구조 사이의 계면을 파쇄하기 위해 소닉 에너지 또는 균질 온도 분포의 펄스를 사용하는 단계, 및 반도체 구조와 기판의 표면 법선에 걸쳐 온도 그래디언트를 적용하는 단계(예를 들어, 높은 온도는 반도체 구조의 한쪽 면에 적용하고, 낮은 온도는 기판의 한쪽 면에 적용)를 포함하나, 이에 한정되지는 않는다.
일부 실시 형태에서, 기판은 습식 화학 에칭에 의해 제거된다. 예를 들면, 고체 전자 공학, 42, 467(1998)에 공개된 "ScMgAlO4의 건식 및 습식 에칭"에서 C. D. Brandle 등에 의해 보고된 바와 같이, H3PO4와 H2O2의 수용성 혼합물, H2SO4:H2O2:H2O, 및 HF의 수용성 혼합물에 의해 쉽게 침범당한다. 일부 실시 형태에서, 성장된 기판(30)의 전부 또는 일부는 800 와트의 인가된 전력에서 Cl2과 Ar의 혼합 기체를 사용하는 반응성 이온 에칭에 의해 제거된다. 일부 실시 형태에서, 최종 제거 단계는 HF를 이용하는 습식 화학 에칭이다. 일부 실시 형태에서, 기판을 제거한 후, 반도체 재료의 표면은 예를 들면, 표면을 평탄화하고 및/또는 에칭에 의한 손상을 제거하도록 처리될 수 있다. 예를 들어, 표면은 연마에 의해 평탄화된 다음 습식 에칭으로 클리닝될 수 있다.
인듐 주석 산화물, 산화 아연, 마그네슘 도핑 산화 아연, 알루미늄 도핑 마그네슘 도핑 산화 아연, 갈륨 도핑 마그네슘 도핑 산화 아연, 알루미늄 도핑 산화 아연, 갈륨 도핑 산화 아연, 또는 루테늄 산화물 등의 도전성 투명 금속 산화물의 층(42)은, 예를 들어, 기판 제거에 의해 노출된 n-형 영역(24)의 표면 위에 퇴적된다. 도전층(42)은 충분한 전류 확산 기능이 있는 n-접점을 형성할 수 있다. 일부 실시 형태에서, 도전층(42)은 전류 확산층의 역할을 하고 별도의 금속 n-접점(44)이 도전층(42) 위에 형성된다. 도전층(42)은 일부 실시 형태에서 두께가 100 nm와 1 ㎛ 사이에 있을 수 있고, 일부 실시 형태에서는 두께가 100 nm와 300 nm 사이에 있을 수 있다. 광은 도전층(42)을 통해 디바이스로부터 추출된다.
도 4에 도시된 디바이스의 한 예에서, n-형 In0 .12Ga0 .88N의 층(24)은 ScMgAlO4 기판 위에 퇴적된다. In0 .14Ga0 .86N으로 형성된 발광층(26)은 n-형 층(24) 위에 퇴적된다. GaN과 In0 .12Ga0 .88N으로 형성된 p-형 층 스택(28)은 발광층(26) 위에 퇴적된다.
상기 설명한 디바이스는 백색 광 또는 다른 색상의 단색 광을 생성하기 위해 형광체, 양자 도트 또는 염료 등의 하나 이상의 파장 변환 재료와 결합될 수 있다. LED에 의해 방출되는 광의 전체 또는 일부만이 파장 변환 재료에 의해 변환될 수 있다. LED에 의해 방출되는 변환되지 않은 광은 그럴 필요는 없지만, 광의 최종 스펙트럼의 일부가 될 수 있다. 일반적인 조합의 예로는 노란색 발광 형광체와 결합된 청색 발광 LED, 녹색 및 적색 발광 형광체와 결합된 청색 발광 LED, 청색과 노란색 발광 형광체와 결합된 UV 발광 LED, 및 청색, 녹색 및 적색 발광 형광체와 결합된 UV 발광 LED를 포함한다. 광의 다른 색상을 방출하는 파장 변환 재료는 디바이스로부터 방출되는 광의 스펙트럼에 맞추도록 추가될 수 있다.
파장 변환 요소는 예를 들어, LED에 접착 또는 본딩되거나 LED로부터 이격되는 사전 형성된 세라믹 형광체 층, 또는 LED 위에 스텐실되고, 화면 인쇄되고, 스프레이되고, 침전되고, 증발되고, 스퍼터링되고, 또는 다르게 디스펜스되거나 퇴적되는 유기 또는 무기 캡슐재 내에 배치된 분말 형광체 또는 양자 도트일 수 있다.
구체적으로 본 발명을 설명하였듯이, 당업자라면 본 개시물이 주어지면 여기에서 설명된 본 발명 개념의 정신을 벗어나지 않는 범위에서 본 발명에 대해 변형이 이루어질 수 있다는 것을 알 수 있다. 따라서, 본 발명의 범위는 도시되고 설명된 특정 실시 형태에 한정되는 것이 아니다.
Claims (20)
- 기판; 및
상기 기판 위에 성장되고, n-형 영역과 p-형 영역 사이에 배치된 III-질화물(III-nitride) 발광층을 포함하는 반도체 구조
를 포함하고,
상기 기판은 비-III-질화물(non-III-nitride) 재료이고;
상기 기판은 면내 격자 상수 asubstrate를 갖고 있으며;
상기 반도체 구조 내의 적어도 하나의 III-질화물층은 벌크 격자 상수 alayer를 갖고 있고;
는 1% 이하이며;
상기 반도체 구조가 성장되는 표면의 반대편에 있는 기판의 표면이 텍스처 가공(textured)되는 디바이스. - 제1항에 있어서, 상기 기판은 ScMgAlO4인 디바이스.
- 제1항에 있어서, 상기 기판은 RAO3(MO)n이고, 여기서 R은 Sc, In, Y 및 란탄 족(lanthanides)으로부터 선택되고; A는 Fe(III), Ga 및 Al로부터 선택되며; M은 Mg, Mn, Fe(II), Co, Cu, Zn 및 Cd로부터 선택되고, n은 정수 ≥ 1인 디바이스.
- 제1항에 있어서, 상기 n-형 영역 위에 배치된 금속 n-접점과 상기 p-형 영역 위에 배치된 금속 p-접점을 더 포함하고, 상기 n-접점 및 상기 p-접점은 둘 다 상기 반도체 구조의 동일 측면 위에 형성되는 디바이스.
- 제1항에 있어서, 상기 n-형 영역 위에 배치된 금속 n-접점과 상기 p-형 영역 위에 배치된 금속 p-접점을 더 포함하고, 상기 n-접점은 상기 기판을 통해 비아를 에칭함으로써 노출된 상기 n-형 영역의 표면 위에 배치되고, 상기 n-접점 및 상기 p-접점은 상기 반도체 구조의 반대 측면들 위에 형성되는 디바이스.
- 제1항에 있어서, 상기 기판은 최소한 2.0의 굴절률을 갖는 디바이스.
- 제1항에 있어서, 상기 반도체 구조가 성장되는 상기 기판의 표면은 텍스처 가공되는 디바이스.
- 제1항에 있어서, 상기 반도체 구조가 성장되는 상기 기판의 표면 위에 형성된 홀들 또는 포스트들의 격자를 더 포함하는 디바이스.
- 제1항에 있어서, 상기 기판은 절두형 역피라미드(truncated inverted pyramid)로 성형되는 디바이스.
- 제1항에 있어서, 상기 반도체 구조가 성장되는 상기 기판의 표면과 상기 반도체 구조 내의 반도체층 중 어느 하나에 형성된 광자 결정(photonic crystal)을 더 포함하는 디바이스.
- 제10항에 있어서, 상기 광자 결정은 상기 III-질화물 발광층의 2 ㎛ 내에 위치하는 디바이스.
- 제1항에 있어서, 상기 반도체 구조가 성장되는 표면의 반대편에 있는 기판의 표면은 육각형 피라미드로 텍스처 가공되는 디바이스.
- 제1항에 있어서, 상기 반도체 구조는 마운트에 부착되고 상기 기판은 50 ㎛ 미만의 두께인 디바이스.
- n-형 영역과 p-형 영역 사이에 배치된 III-질화물 발광층을 포함하는 반도체 구조를 기판 위에 성장시키는 단계; 및
상기 기판을 제거하는 단계
를 포함하고,
상기 기판은 비-III-질화물 재료이고;
상기 기판은 면내 격자 상수 asubstrate를 갖고 있으며;
상기 반도체 구조 내의 적어도 하나의 III-질화물층은 벌크 격자 상수 alayer를 갖고 있고;
는 1% 이하이며;
상기 반도체 구조의 두께는 상기 반도체 구조 내의 유도 광학 모드(guided optical mode)의 수를 감소시키도록 선택되는 방법. - 제14항에 있어서, 상기 기판을 제거한 후, 상기 반도체 구조의 노출된 표면 위에 도전성 재료를 퇴적하는(depositing) 단계를 더 포함하는 방법.
- 제15항에 있어서, 상기 도전성 재료는 투명 산화물인 방법.
- 제14항에 있어서, 상기 반도체 구조의 두께는 200 nm와 2 ㎛ 사이에 있는 방법.
- 패터닝된 표면을 갖는 기판을 제공하는 단계 - 상기 패터닝된 표면은 상기 기판의 일부가 제거되어 있는 더 낮은 고도(elevation)의 적어도 하나의 영역을 포함함 -;
상기 패터닝된 표면 위에 n-형 영역과 p-형 영역 사이에 배치된 III-질화물 발광층을 포함하는 반도체 구조를 성장시키는 단계 - 상기 더 낮은 고도의 영역은 반도체 재료가 채움 -; 및
상기 더 낮은 고도의 영역에 채워진 상기 반도체 재료가 상기 반도체 구조의 일부로 남아 있도록 상기 기판을 제거하는 단계
를 포함하고,
상기 기판은 비-III-질화물 재료이고;
상기 기판은 면내 격자 상수 asubstrate를 갖고 있으며;
상기 반도체 구조 내의 적어도 하나의 III-질화물층은 벌크 격자 상수 alayer를 갖고 있고;
는 1% 이하인 방법.
- 제18항에 있어서, 상기 패터닝된 표면은 상기 기판 표면에 형성된 복수의 포스트를 포함하고, 상기 더 낮은 고도의 적어도 하나의 영역은 2개의 포스트 사이의 영역을 포함하는 방법.
- 제18항에 있어서, 상기 제거하는 단계는 상기 반도체 재료를 침범하지 않고 상기 기판을 제거하는 에칭으로 제거하는 단계를 포함하는 방법.
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