KR20080031410A

KR20080031410A - 정전압 회로 및 정전압 회로의 출력 전압 제어 방법

Info

Publication number: KR20080031410A
Application number: KR1020087003579A
Authority: KR
Inventors: 요시키 다카기
Original assignee: 가부시키가이샤 리코
Priority date: 2006-06-14
Filing date: 2007-05-22
Publication date: 2008-04-08
Also published as: US7821242B2; US20100156367A1; JP2007334573A; WO2007145068A1; CN101341453B; CN101341453A; JP4855841B2; KR101071799B1

Abstract

입력 단자로부터 입력된 입력 전압을 미리 결정된 정전압으로 변환시켜, 이 변환된 전압을 출력 단자로부터 출력하기 위한 정전압 회로는, 제어 신호에 대응하는 전류를 상기 입력 단자로부터 상기 출력 단자로 출력하기 위한 출력 트랜지스터와, 상기 출력 단자로부터 출력되는 전압에 비례하는 비례 전압이 기준 전압과 동일하도록, 상기 출력 트랜지스터의 동작을 제어하기 위한 제어 회로부와, 상기 입력 전압과 상기 출력 트랜지스터의 게이트 전압 간의 전압 차에 따라 상기 출력 트랜지스터가 오프로 전환되는 것을 검출할 때, 상기 출력 단자로부터 의사-부하 전류를 공급하기 위한 의사-부하 전류 제어 회로부를 포함한다는 것이 개시된다.

Description

정전압 회로 및 정전압 회로의 출력 전압 제어 방법{CONSTANT VOLTAGE CIRCUIT AND METHOD OF CONTROLLING OUTPUT VOLTAGE OF CONSTANT VOLTAGE CIRCUIT}

본 발명은, 출력 트랜지스터의 누설 전류에 의하여 야기되는 출력 전압의 증가를 감소시켜 입/출력 특성을 향상시키기 위한 정전압 회로 및 정전압 회로의 출력 전압 제어 방법에 관한 것이다.

도 11은 시리즈 레귤레이터를 사용하는 정전압 회로의 종래 기술의 예를 도시한다. 도 11에 도시된 정전압 회로는, 미리 결정된 기준 전압(Vr)을 생성하여 이 생성된 전압(Vr)을 출력하는 기준 전압 생성 회로(101), 출력 트랜지스터(M101), MOS 트랜지스터(M102 ∼ M106)를 포함하는 오차 증폭 회로(102), 및 출력 전압을 검출하기 위한 저항(R101, R102)(이하, "출력 전압 검출 저항"으로 칭한다)을 포함한다. 오차 증폭 회로(102)는, 출력 전압 검출 저항(R101, R102)으로 분압한 분압 전압(Vfb)과, 기준 전압 생성 회로(101)에 의하여 출력된 기준 전압(Vr) 간의 전압 차를 증폭하고, 이 증폭된 전압을 출력 트랜지스터(M101)의 게이트에 출력하고, 출력 전압(Vo)이 미리 결정된 전압에서 안정화되도록 출력 트랜지스터(M101)를 제어한다.

최근 계속하여, 입력 전압(Vdd)과 출력 전압(Vo) 간의 전압 차(입/출력 전압 차)를 가능한 한 많이 감소시켜 출력 트랜지스터(M101)에서의 전력 소비를 감소시킴으로써, 장치의 전력 소비를 감소시킬 것이 요구되고 있다. 또한, 출력 전압 검출 저항(R101, R102)에 흐르는 전류도 가능한 많이 감소시켜, IC(Integrated Circuit) 내부의 소비 전류를 감소시킬 것이 요구된다. 입력 전압과 출력 전압 간의 차를 감소시키기 위해서는, 출력 트랜지스터(M101)에 대하여 높은 구동 능력을 갖는 트랜지스터가 사용되어야 한다. 또한, 출력 트랜지스터(M101)의 임계 전압은, 출력 트랜지스터(M101)의 게이트 길이(L)를 감소시키고, 또한 출력 트랜지스터(M101)의 게이트의 폭(W)을 증가시킴으로써 감소된다.

종래 기술의 일 예시적인 경우에서, 저 공급 전압으로 동작할 때, 전류 흐름이 낮거나 제로일 때에도, 출력 전압을 안정화할 수 있는 정전압 회로가 있다(예컨대, 일본 특허 제3643043호 참조). 도 12는 이러한 정전압 회로를 도시하는 회로도이다. 도 12에 도시된 회로에서 출력 트랜지스터(M111)로부터 미리 결정된 전류를 공급하는 의사 부하 회로(pseudo load circuit)를 추가함으로써, 부하(RL)에 전류가 흐르지 않는 경우에도, 출력 전압(VOUT)이 상승되는 것을 방지할 수 있다.

그러나, 여기서, 짧은 게이트 길이(L)를 갖는 미세 제조된 MOS 트랜지스터 또는 작은 임계 전압을 갖는 MOS 트랜지스터를 사용하는 경우에, 오프 상태에서 누설 전류가 발생할 수도 있다. 또한, 큰 게이트 폭(W)과 게이트 길이(L)를 갖는 큰 MOS 트랜지스터를 사용하는 경우에, 게이트와 소스 간 전압(Vgs)이 제로여도, 수 μA의 누설 전류가 발생할 수도 있다. 도 11에 도시된 회로에서와 같이, 접속된 부하에 전류가 흐르는 경우에서, 이러한 누설 전류가 부하에 흐를 수 있기 때문에, 이러한 누설 전류는 출력 전압에 영향을 미치지 않는다. 그러나, 부하에 흐르는 전류가 0μA 내지 수 μA(즉, 부하 거의 없음)인 상태에서, 외부로 흐를 수 없는 누설 전류는 출력 전압 검출 저항(R101, R102)으로 흐른다. 이 저항(R101, R102)에 일정하게 흐르는 전류보다 이 누설 전류가 작은 경우에 이 누설 전류를 무시할 수 있어도, 큰 누설 전류는 출력 전압(Vo)의 상승을 야기한다. 따라서, 출력 전압 검출 저항(R101, R102)에 흐르는 전류는 출력 트랜지스터(M101)의 누설 전류 이하의 양으로 감소될 수 없어, 전력 소비의 감소가 달성될 수 없다.

도 13은, 도 11에 도시된 정전압 회로가 무부하 상태에 있는 경우에, 출력 트랜지스터(M101)로부터 출력되는 전류(i101)의 온도 특성의 예를 도시한다. 도 13에 도시된 예에서, 입력 전압(Vdd)은 5V이고, 출력 전압은 1V이고, 출력 전압 검출 저항(R101, R102)에 흐르는 전류는 약 0.2μA이다.

도 13은 저온에서 상온(normal temperature)까지의 범위에서 비교적 일정한 전류가 흐르는 것이 도시되어 있으나, 고온 영역에서는 상술된 누설 전류가 발생한다.

도 14는, 도 11의 정전압 회로가 무부하 상태인 경우, 출력 전압(Vo)과 출력 트랜지스터(M101)의 게이트 전압의 온도 특성을 도시한다.

도 14에 도시된 바와 같이, 부하에 흐르는 전류가 0μA이므로, 출력 트랜지스터(M101)의 모든 누설 전류는 출력 전압 검출 저항(R101, R102)으로 흐른다. 출력 트랜지스터(M101)가 오프 상태(차단 상태)로 전환됨으로써 전류를 조절하고자 하지만, 출력 트랜지스터(M101)의 게이트 전압(V101)은 약 75℃에서 입력 전 압(Vdd)(5 V)과 실질적으로 동일하게 된다. 출력 트랜지스터(M101)는 75℃ 이상의 고온 영역에서 출력 전압(Vo)을 제어할 수 없어, 출력 전압(Vo)은 출력 트랜지스터(M101)의 누설 전류에 비례하여 증가한다.

누설 전류를 제어하기 위해서 출력 트랜지스터(M101)의 게이트 길이(L)를 증가시키거나, 또는 출력 트랜지스터(M101)의 임계 전압을 증가시킬 수 있어도, 이러한 방법은 입력 전압과 출력 전압 간의 차를 증가시키게 하여, 출력 트랜지스터(M101)에 의하여 전력 소비가 크게 된다. 또한, 도 12에 도시된 구성으로는, 의사 부하 회로(111)가 항상 동작하고 있기 때문에, 정상 상태 동안 소비 전류가 증가한다는 문제가 있다.

(발명의 개시)

본 발명의 일반적인 목적은, 종래 기술의 한계와 단점에 의하여 야기되는 하나 이상의 문제점을 실질적으로 제거하는 정전압 회로 및 이 정전압 회로의 출력 전압을 제어하는 방법을 제공하는 것이다.

본 발명의 특징 및 이점은 다음의 상세한 설명에서 나타나며, 그 일부는 상세한 설명과 첨부된 도면으로부터 명백할 것이며, 또는 상세한 설명에 제공된 교시에 따른 본 발명의 실행에 의하여 학습될 수도 있다. 본 발명의 다른 특징 및 이점은 물론 목적은, 당업자가 본 발명을 실행할 수 있도록 하기 위한 완전하고 명백하며 간결한 용어로 본 명세서에서 특히 지정된 정전압 회로와 이 정전압 회로의 출력 전압을 제어하는 방법에 의하여 구현되고 달성될 수 있다.

이들 및 다른 이점을 달성하기 위하여, 그리고 여기서 구현되고 광범위하게 설명되는 바와 같은 본 발명의 목적에 따르면, 본 발명의 실시예는, 입력 단자로부터 입력된 입력 전압을 미리 결정된 정전압으로 변환시켜, 이 변환된 전압을 출력 단자로부터 출력하기 위한 정전압 회로를 제공하며, 상기 정전압 회로는, 제어 신호에 대응하는 전류를 입력 단자로부터 출력 단자로 출력하기 위한 출력 트랜지스터; 출력 단자로부터 출력되는 전압에 비례하는 비례 전압이 기준 전압과 동일하도록, 상기 출력 트랜지스터의 동작을 제어하기 위한 제어 회로부; 및 상기 입력 전압과 상기 출력 트랜지스터의 게이트 전압 간의 전압 차에 따라 상기 출력 트랜지스터가 오프로 전환되는 것을 검출할 때, 상기 출력 단자로부터 의사 부하 전류를 공급하기 위한 의사-부하 전류 제어 회로부를 포함한다.

또한, 본 발명의 다른 실시예는 정전압 회로의 출력 전압을 제어하는 방법을 제공하며, 본 방법은, a) 출력 단자로부터 출력된 전압에 비례하는 전압이 미리 결정된 기준 전압과 동일하도록, 입력 제어 신호에 따라 전류를 입력 단자로부터 출력 단자로 출력하는 출력 트랜지스터의 동작을 제어하는 단계; b) 상기 입력 단자로 입력된 전압을 미리 결정된 정전압으로 변환하는 단계; c) 이 변환된 전압을 상기 출력 단자로부터 출력하는 단계; 및 d) 상기 입력 전압과 상기 출력 트랜지스터의 게이트 전압 간의 전압 차에 따라 상기 출력 트랜지스터가 오프로 전환되는 것을 검출할 때에, 상기 출력 단자로부터 의사-부하 전류를 공급하는 단계를 포함한다.

도 1은 본 발명의 제1 실시예에 따른 정전압 회로의 예시적인 구성을 도시하 는 회로도이다.

도 2는 도 1에 도시된 구성의 출력 전압(Vo)의 온도 특성을 설명하는 그래프이다.

도 3은 오버슈트의 경우에 도 1에 도시된 구성의 출력 전압의 파형의 예를 설명하는 그래프이다.

도 4는 오버슈트의 경우에 도 1에 도시된 구성의 출력 전압의 파형의 다른 예를 설명하는 그래프이다.

도 5는 본 발명의 제2 실시예에 따른 정전압 회로의 예시적인 구성을 도시하는 회로도이다.

도 6은 본 발명의 제3 실시예에 따른 정전압 회로의 예시적인 구성을 도시하는 회로도이다.

도 7은 도 6에 도시된 바이어스 전압 생성 회로의 예시적인 구성을 도시하는 회로도이다.

도 8은 본 발명의 제3 실시예에 따른 정전압 회로의 다른 예시적인 구성을 도시하는 회로도이다.

도 9는 도 6에 도시된 바이어스 전압 생성 회로의 다른 예시적인 구성을 도시하는 회로도이다.

도 10은 도 6에 도시된 바이어스 전압 생성 회로의 또다른 예시적인 구성을 도시하는 회로도이다.

도 11은 관련 기술예에 따른 정전압 회로를 도시하는 회로도이다.

도 12는 다른 관련 기술예에 따른 정전압 회로를 도시하는 회로도이다.

도 13은 무부하인 경우에 도 11에 도시된 구성에 따른 출력 트랜지스터에 흐르는 전류의 온도 특성을 설명하는 그래프이다.

도 14는 도 11에 도시된 구성에 따른 출력 전압과 출력 트랜지스터의 게이트 전압의 온도 특성을 설명하는 그래프이다.

본 발명을 도면에 설명된 실시예에 기초하여 상세히 설명한다.

[제1 실시예]

도 1은 본 발명의 제1 실시예에 따른 정전압 회로(1)의 예시적인 구성을 도시하는 회로도이다. 도 1에서, 정전압 회로(1)는 입력 단자(IN)로부터 입력된 입력 전압(Vdd)으로 미리 결정된 정전압을 생성한다. 정전압 회로(1)는 이 생성된 전압을 출력 전압(Vo)으로서 출력 단자(OUT)로부터 부하(10)로 출력한다.

정전압 회로(1)는, 미리 결정된 기준 전압(Vref)을 생성하여 이 생성된 전압을 출력하기 위한 기준 전압 생성 회로(2)와, 오차 증폭 회로(3)와, PMOS 트랜지스터를 포함하는 출력 트랜지스터(M1)와, 출력 전압 검출 저항(R1, R2)과, 출력 트랜지스터(M1)가 오프 상태(차단 상태)로 전환되는 것을 검출할 때, 출력 단자(OUT)로부터 접지 전위(접지 전압)로 의사-부하 전류(iL)를 공급하기 위한 의사-부하 전류 제어 회로(4)를 포함한다. 정전압 회로(1)는 단일 IC에 집적될 수도 있다.

오차 증폭 회로(3)는 NMOS 트랜지스터(M2~M4) 및 PMOS 트랜지스터(M5, M6)를 포함한다. 또한, 의사-부하 전류 제어 회로(4)는, 비교기(11), NMOS 트랜지스 터(M11) 및 정전류원(12)을 포함한다. 본 예에서, 기준 전압 생성 회로(2), 오차 증폭 회로(3) 및 저항(R1, R2)은 제어 회로부로서 기능하고, 의사-부하 전류 제어 회로(4)는 의사-부하 전류 제어 회로부로서 기능하고, 비교기(11)는 전압 비교 회로로서 기능하고, NMOS 트랜지스터(M11)는 스위치로서 기능한다는 것이 주목되어야 한다.

입력 단자(IN)와 출력 단자(OUT) 사이에 출력 트랜지스터(M1)가 접속된다. 출력 트랜지스터(M1)의 서브스트레이트 게이트(또한, "백 게이트(back gate)"로서 칭함)가 출력 트랜지스터(M1)의 소스에 접속된다. 출력 단자(OUT)와 접지 사이에는 저항(R1, R2)이 직렬로 접속된다. 저항(R1)과 저항(R2)과의 접속부로부터 출력 전압(Vo)을 분압함으로써 획득된 분압 전압(Vfb)이 출력된다.

오차 증폭 회로(3)에서, NMOS 트랜지스터(M3) 및 NMOS 트랜지스터(M4)는 차동 쌍으로서 기능하고, 대응하는 소스에 접속된다. NMOS 트랜지스터(M2)는 이 접속부와 접지 사이에 접속된다. NMOS 트랜지스터(M2)는, NMOS 트랜지스터(M2)의 게이트에 기준 전압(Vref)이 입력되는 것인 정전류원으로서 기능한다. 또한, PMOS 트랜지스터(M5, M6)는 전류 미러 회로를 형성한다. PMOS 트랜지스터(M5, M6)는 차동 쌍으로서 기능하는 NMOS 트랜지스터(M3, M4)의 부하로서 기능한다. PMOS 트랜지스터(M5, M6)의 각 소스는 입력 전압(Vdd)에 입력된다. PMOS 트랜지스터(M5)의 게이트와 PMOS 트랜지스터(M6)의 게이트가 접속되고, PMOS 트랜지스터(M6)의 드레인에 접속된다.

PMOS 트랜지스터(M5)의 드레인은 NMOS 트랜지스터(M3)의 드레인에 접속되고, PMOS 트랜지스터(M6)의 드레인은 NMOS 트랜지스터(M4)의 드레인에 접속된다. 오차 증폭 회로(3)의 출력 단자로서 기능하는 NMOS 트랜지스터(M3)의 드레인은 출력 트랜지스터(M1)의 게이트에 접속된다. NMOS 트랜지스터(M3)의 게이트는 오차 증폭 회로(3)의 비반전 입력 단자로서 기능하고, 기준 전압(Vref)이 여기에 입력되게 한다. NMOS 트랜지스터(M4)의 게이트는 오차 증폭 회로(3)의 반전 입력 단자로서 기능하고, 분압 전압(Vfb)이 여기에 입력되게 한다. NMOS 트랜지스터(M2 ~ M4)의 각 서브스트레이트 게이트는 접지에 접속된다. PMOS 트랜지스터(M5, M6)의 각 서브스트레이트 게이트는 입력 전압(Vdd)에 접속된다.

다음, 의사-부하 전류 제어 회로(4)에서, 출력 단자(OUT)와 접지 사이에 NMOS 트랜지스터(M11) 및 정전류원(12)이 직렬로 접속된다. NMOS 트랜지스터(M11)의 게이트는 비교기(11)의 출력 단자에 접속된다. 비교기(11)의 비반전 입력 단자는 출력 트랜지스터(M1)의 게이트에 접속된다. 비교기(11)의 반전 입력 단자에는 입력 전압(Vdd)이 입력된다.

상기 구성으로, 오차 증폭 회로(3)는, 분압 전압(Vfb)이 기준 전압(Vref)과 실질적으로 동일하게 되도록 출력 트랜지스터(M1)의 동작을 제어하고, 출력 트랜지스터(M1)로부터 부하(10)에 출력되는 출력 전류(io)를 제어한다. 출력 트랜지스터(M1)가 입력 전압과 출력 전압 간의 차를 감소시킴으로써 전력 소비를 감소시키므로, 출력 트랜지스터(M1)는 짧은 게이트 길이(L) 또는 작은 임계 전압을 갖도록 구성된다. 이러한 구성은 온도가 높은 경우에, 누설 전류를 흐르게 한다.

의사-부하 전류 제어 회로(4)에서, 예컨대, 차동 쌍으로서 기능하는 트랜지 스터 중 적어도 하나에 오프셋이 제공되어, 비교기(11)는 그 입력 단자 중 적어도 하나에 오프셋이 제공되어 있다. 반전 입력 단자와 비반전 입력 단자 간의 전압 차가 미리 결정된 값 이하일 때에, 비교기(11)는 그 출력 단자로부터 하이 레벨 신호를 출력한다. 이 오프셋은, 실행되는 프로세스의 변동과 같은 요인의 영향을 고려하여, 상술된 방식으로 비교기(11)가 일관성있게 동작하도록 하는 값으로 설정된다.

다음에, 부하(10)에 흐르는 전류(이하 "전류 io"라고도 칭함)가 증가하여, 이 부하 전류(io)와, 저항(R1, R2)의 직렬 회로에 흐르는 전류(이하, "전류 ia"라고도 칭함)를 가산함으로써 획득된 전류가 출력 트랜지스터(M1)의 누설 전류 이상으로 되는 경우를 설명한다.

이 경우, 오차 증폭 회로(3)는 출력 트랜지스터(M1)의 게이트 전압을 감소시킴으로써 게이트/소스 전압을 증가시킨다. 따라서, 비교기(11)의 출력 단자는 로우 레벨이 된다. 따라서, NMOS 트랜지스터(M11)는 오프 상태(차단 상태)가 되고, 의사-부하 전류 제어 회로(4)는 동작을 정지하고, 출력 단자(OUT)와 접지 간의 의사-부하로서 기능하는 정전류원(12)은 접속되지 않게 되어, 의사-부하 전류(iL)가 흐르는 것을 방지한다.

다음에, 부하(10)에 흐르는 전류(io)가 0 ~ 수 μA로 감소되어, 전류(io)와 전류(ia)를 가산함으로써 획득된 전류가 출력 트랜지스터(M1)의 누설 전류보다 작아지는 경우를 설명한다.

이 경우, 누설 전류는 출력 전압 검출 저항(R1, R2)으로 흐름으로써 출력 전 압(Vo)을 증가시키도록 동작한다. 그러나, 오차 증폭 회로(3)는, 출력 트랜지스터(M1)의 게이트 전압을 입력 전압(Vdd)과 실질적으로 동일한 전압까지 증가시킴으로써 출력 전압(Vo)을 감소시키도록 동작한다. 따라서, 비교기(11)의 출력 단자는 하이 레벨이 된다. 따라서, NMOS 트랜지스터(M11)는 온 상태(도통 상태)로 되고, 출력 단자(OUT)와 접지 전압 간의 의사-부하로서 기능하는 정전류원(12)이 접속된다. 그 결과, 출력 트랜지스터(M1)의 누설 전류는 출력 전압 검출 저항(R1, R2)에 흐르는 대신, NMOS 트랜지스터(M11) 및 정전류원(12)을 통해 접지로 흐른다. 이로써, 출력 트랜지스터(M1)의 누설 전류에 의해 출력 전압(Vo)이 상승되는 것이 방지될 수 있다.

여기서, 본 발명의 제1 실시예에 따른 상술된 정전압 회로는, 출력 트랜지스터(M1)가 오프 상태(차단 상태)로 동작될 때, 의사-부하 전류(iL)가 출력 단자(OUT)로부터 접지 전압으로 흐르도록 하는 의사-부하 전류 제어 회로(4)를 가지므로, 출력 전압(Vo)의 증가는 75℃ 이상의 고온 범위에서의 종래 예에 비교하여 상당히 감소될 수 있다(도 1의 정전압 회로(1)의 출력 전압(Vo)의 온도 특성을 도시하는 도 2를 참조하며, 종래 예는 점선으로 나타냄). 또한, 정상 상태에서의 전류 소비의 증가가 감소될 수 있다. 또한, 출력 전압(Vo)은 출력 트랜지스터(M1)의 누설 전류에 의하여 증가되는 것이 방지될 수 있다.

또한, 출력 전압(Vo)이 오버슈트하는(예컨대, 부하 전류(io)가 중 부하로부터 경 부하로 급격히 변하는 부하 과도 응답, 경 부하 시 입력 과도, 또는 전력 온시의 과도로 인한) 종래 경우에서, 이 상승된 출력 전압(Vo)을 저하시키기 위하여 전류를 흐르게 하는 경로가 거의 없다는 사실과, 이러한 경로에 흐르는 전류량이 작다는 사실로 인하여, 출력 전압(Vo)이 안정한 정전압으로 되는 데 상당량의 시간이 요구된다. 한편, 의사-부하 전류 제어 회로(4)를 사용함으로써, 도 3 및 도 4에 도시된 바와 같이, 이 상승된 출력 전압(Vo)은 종래 예(점선으로 나타냄)에 비교하여 더 짧은 시간으로 안정된 미리 결정된 전압으로 저하될 수 있다. 도 3은, 정전압 회로(1)에 입력된 입력 전압(Vdd)이 2.2V이고, 정전압 회로(1)로부터 출력된 정전압이 1.2 V인 경우에서, 부하 전류(io)가 200 mA에서 1μA으로 저하되는 경우를 설명한다는 것이 주목되어야 한다. 또한, 도 4는, 정전압 회로(1)에 입력된 입력 전압(Vdd)이 2.2V이고, 정전압 회로(1)로부터 출력된 정전압이 1.2V일 때, 부하 전류(io)가 200 mA에서 100μA로 감소되는 경우를 도시한다.

[제2 실시예]

본 발명의 제1 실시예에 따른 의사-부하 전류 제어 회로(4)는 비교기를 사용하나, 의사-부하 전류 제어 회로(4)는 비교기가 없는 회로로서 구성될 수도 있고, 그래도 여전히 전류 소비의 감소를 달성할 수 있다. 이러한 구성은 본 발명의 제2 실시예에 따른 후술되는 정전압 회로(1a)에서 사용된다.

도 5는 본 발명의 제2 실시예에 따른 정전압 회로(1a)의 예시적인 구성을 도시하는 회로도이다. 도 5에서, 도 1에서와 동일한 구성 요소는 동일한 도면 부호로 설명되며, 부가적인 설명은 생략한다(즉, 도 1과의 차이점을 후술한다).

도 1과의 차이점 중 하나는, 도 1의 의사-부하 전류 제어 회로(4)의 내부 회로 구성을 변경시킴으로써 전류 소비의 감소가 달성된다는 것이다. 따라서, 본 발 명의 제2 실시예의 의사-부하 전류 제어 회로를 의사-부하 전류 제어 회로(4a)로 칭하고, 본 발명의 제2 실시예의 정전압 회로를 정전압 회로(1a)로 칭한다.

도 5에서, 정전압 회로(1a)는, 입력 단자(IN)로부터 입력된 입력 전압(Vdd)으로 미리 결정된 정전압을 생성한다. 정전압 회로(1a)는 이 생성된 전압을 출력 전압(Vo)으로서 출력 단자(OUT)로부터 부하(10)로 출력한다.

정전압 회로(1a)는, 기준 전압 생성 회로(2)와, 오차 증폭 회로(3)와, 출력 트랜지스터(M1)와, 저항(R1, R2)과, 의사-부하 전류 제어 회로(4a)를 포함한다. 의사-부하 전류 제어 회로(4a)는, 출력 트랜지스터(M1)가 오프 상태(차단 상태)로 전환될 때, 출력 단자(OUT)로부터 접지로 의사-부하 전류(iL)를 공급하기 위한 것이다. 정전압 회로(1a)는 단일 IC에 집적될 수도 있다.

의사-부하 전류 제어 회로(4a)는 PMOS 트랜지스터(M15, M16), 저항(R15) 및 정전류원(15)을 포함한다. 의사-부하 전류 제어 회로(4a)는 의사-부하 전류 제어 회로부로서 기능하고, PMOS 트랜지스터(M15)는 비례 전류 생성 회로로서 기능하고, 저항(R15)은 전류-전압 변환 회로로서 기능하고, PMOS 트랜지스터(M16)는 스위치로서 기능한다는 것이 주목되어야 한다.

의사-부하 전류 제어 회로(4a)에서, 입력 전압(Vdd)과 접지 전압 간에 PMOS 트랜지스터(M15)와 저항(R15)이 직렬로 접속되고, PMOS 트랜지스터(M15)의 게이트는 출력 트랜지스터(M1)의 게이트에 접속된다. 또한, 출력 단자(OUT)와 접지 간에 PMOS 트랜지스터(M16)와 정전류원(15)이 직렬로 접속되고, PMOS 트랜지스터(M16)의 게이트는 PMOS 트랜지스터(M15)와 저항(R15)과의 접속부에 접속되어 있다.

이러한 구성에서, PMOS 트랜지스터(M15)는 출력 트랜지스터(M1)와 동일한 소자이나, 출력 트랜지스터(M1)보다 작은 사이즈(트랜지스터 사이즈)를 갖는다. 출력 트랜지스터(M1)가 온으로 전환되는 경우에, PMOS 트랜지스터(M15)는 출력 트랜지스터(M1)로부터 출력된 전류에 비례한 전류를 출력한다. 그 후, 이 출력 비례 전류는 저항(R15)에 의하여 미리 결정된 전압으로 변환된다. 다음, 변환된 전압은 PMOS 트랜지스터(M16)의 게이트로 입력된다. 따라서, PMOS 트랜지스터(M16)는 오프 상태(차단 상태)로 전환된다.

다음, 출력 트랜지스터(M1)가 오프로 전환(차단 상태)되는 경우, PMOS 트랜지스터(M15)도 오프(차단 상태)로 전환된다. 따라서, PMOS 트랜지스터(M16)의 게이트 전압은 저하한다. 다음, PMOS 트랜지스터(M16)는 온으로 전환되고, 출력 단자(OUT)와 접지 전압 사이의 정전류원(15)과 접속된다. 따라서, 정전류원(15)에 의해서 의사-부하 전류(iL)가 접지에 공급된다. 이 결과, 출력 트랜지스터(M1)의 누설 전류는, 출력 전압 검출 저항(R1, R2)에 흐르는 것 대신, 정전류원(15)을 통해 접지로 흐른다. 따라서, 출력 트랜지스터(M1)의 누설 전류에 의한 출력 전압(Vo)의 상승을 억제할 수 있다.

여기서, 본 발명의 제2 실시예에 따른 상술된 정전압 회로는 전류 소비가 큰 비교기를 사용하지 않지만, 출력 트랜지스터(M1)가 오프 상태(차단 상태)로 전환될 때, 출력 단자(OUT)로부터 접지로 의사-부하 전류(iL)를 흐르게 하는 의사-부하 전류 제어 회로(4a)를 가지므로, 제1 실시예와 동일한 효과를 얻을 수 있을 뿐만 아니라, 의사-부하 전류 제어 회로(4a)의 전류 소비를 더욱 저감시킬 수 있다. 따라 서, 전류 소비의 감소가 달성될 수 있다.

[제3 실시예]

본 발명의 제2 실시예에 따른 PMOS 트랜지스터(M15)의 사이즈(트랜지스터 사이즈)가 작기 때문에, PMOS 트랜지스터(M15)는, 온으로 전환될 때, 수 μA의 전류만 출력할 수 있다. 그러므로, 이 수 μA의 전류만을 사용함으로써 PMOS 트랜지스터(M16)를 오프로 전환시키는 데 충분한 전압이 발생되어야 한다. 이것은 저항(R15)의 저항값이 상당히 클 것을 요구할 수도 있다. 그 결과로서, PMOS 트랜지스터(M16)를 온으로 전환하는 조건은 저항(R15)의 저항값의 변동에 의하여 영향을 받을 수도 있다. 본 발명의 제3 실시예에 따른 후술되는 정전압 회로는, 저항(15)의 저항값에 의하여 영향을 받지 않고 전류 소비를 더욱 감소시킬 수 있는 의사-부하 전류 제어 회로를 갖는다.

도 6은 본 발명의 제3 실시예에 따른 정전압 회로(1b)의 예시적인 구성을 도시하는 회로도이다. 도 6에서, 도 1과 동일한 구성 요소는 동일한 도면 부호로 설명하며, 부가적인 설명은 생략한다(즉, 도 1과의 차이점을 다음에 설명한다).

도 1과의 차이점 중 하나는, 도 1의 의사-부하 전류 제어 회로(4)의 내부 회로 구성을 바꿈으로써 전류 소비의 저감이 달성된다는 것이다. 따라서, 본 발명의 제3 실시예의 의사-부하 전류 제어 회로를 의사-부하 전류 제어 회로(4b)로 칭하고, 본 발명의 제3 실시예의 정전압 회로를 정전압 회로(1b)로 칭한다.

도 6에서, 정전압 회로(1b)는 입력 단자(IN)로부터 입력된 입력 전압(Vdd)으로 미리 결정된 정전압을 생성한다. 정전압 회로(1b)는 이 생성된 전압을 출력 단 자(OUT)로부터 부하(10)로 출력 전압(Vo)으로서 출력한다.

정전압 회로(1b)는 기준 전압 생성 회로(2)와, 오차 증폭 회로(3)와, 출력 트랜지스터(M1)와, 저항(R1, R2)과, 의사-부하 전류 제어 회로(4b)를 포함한다. 의사-부하 전류 제어 회로(4b)는, 출력 트랜지스터(M1)가 오프 상태(차단 상태)로 전환될 때, 출력 단자(OUT)로부터 접지로 의사-부하 전류(iL)를 공급하기 위함이다. 정전압 회로(1b)는 단일 IC에 집적될 수도 있다.

의사-부하 전류 제어 회로(4b)는 바이어스 전압 생성 회로(21)를 포함한다. 바이어스 전압 생성 회로(21)는, NMOS 트랜지스터(M21, M22), PMOS 트랜지스터(M23) 및 입력 전압(Vdd)에 따른 바이어스 전압을 생성하고, PMOS 트랜지스터(M23)의 게이트에 생성된 바이어스 전압을 출력하기 위함이다. 의사-부하 전류 제어 회로(4b)는 의사-부하 전류 제어 회로부로서 기능하고, 바이어스 전압 생성 회로(21)는 제1 전압 생성 회로로서 기능하고, PMOS 트랜지스터(M23)는 제1 트랜지스터로서 기능하고, 바이어스 전압(Vb)은 제1 전압으로서 기능한다는 것이 주목되어야 한다.

의사-부하 전류 제어 회로(4b)에서, NMOS 트랜지스터(M21, M22)는 전류 미러 회로를 형성한다. NMOS 트랜지스터(M21, M22) 각각의 소스는 접지에 연결된다. NMOS 트랜지스터(M21, M22) 각각의 게이트는 NMOS 트랜지스터(M21)의 드레인에 접속된다.

NMOS 트랜지스터(M21)의 드레인은 PMOS 트랜지스터(M23)의 드레인에 접속된다. NMOS 트랜지스터(M22)의 드레인은 출력 단자(OUT)에 접속된다. PMOS 트랜지 스터(M23)의 소스는 출력 트랜지스터(M1)의 게이트에 접속된다. 바이어스 전압(Vb)은 PMOS 트랜지스터(M23)의 게이트에 입력된다. NMOS 트랜지스터(M21, M22)의 각 서브스트레이트 게이트는 접지에 접속된다. PMOS 트랜지스터(M23)의 서브스트레이트 게이트는 PMOS 트랜지스터(M23)의 소스에 접속된다.

이러한 구성에서, 의사-부하 전류 제어 회로(4b)의 바이어스 전압 생성 회로(21)는, 출력 트랜지스터(M1)의 게이트 전압이 출력 트랜지스터(M1)를 오프(차단 상태)로 전환시키기 위한 전압 이상으로 되면, PMOS 트랜지스터(M23)를 온으로 전환하기 위한 바이어스 전압(Vb)을 생성한다. 보다 구체적으로는, 바이어스 전압 생성 회로(21)는, 입력 전압(Vdd)에서 PMOS 트랜지스터(M23)의 임계 전압(Vth)을 감산함으로써 획득된 전압과 동일하거나 약간 작은 바이어스 전압(Vb)을 생성하여, PMOS 트랜지스터(M23)의 게이트에 이 생성된 바이어스 전압을 출력한다.

다음은, 부하(10)에 흐르는 전류(부하 전류)(io)가 증가하여, 이 전류(io)와, 직렬로 접속된 저항(R1, R2)에 흐르는 전류(ia)를 가산함으로써 얻은 전류가 출력 트랜지스터(M1)의 누설 전류 이상으로 되는 경우를 설명한다.

이 경우, 오차 증폭 회로(3)는 출력 트랜지스터(M1)의 게이트 전압을 저하시켜, 게이트와 소스 간의 전압을 증가시키도록 동작한다. 이로써, PMOS 트랜지스터(M23)의 소스 전압이 저하하여, PMOS 트랜지스터(M23)의 게이트와 소스 간의 전압(게이트/소스 전압)이 더 작아진다. 따라서, PMOS 트랜지스터(M23)가 오프(차단 상태)로 전환된다. PMOS 트랜지스터(M23)가 오프로 전환되는 경우, NMOS 트랜지스터(M21, M22)는 모두 오프(차단 상태)로 된다. 따라서, 의사-부하 전류 제어 회 로(4b)는 동작을 정지하고, 출력 단자(OUT)와 접지 전압 간의 의사-부하는 차단된 상태가 된다.

다음은, 부하(10)에 흐르는 전류(io)가 0 ~ 수 μA로 저하하여, 전류(io)와 전류(ia)를 가산함으로써 획득된 전류가 출력 트랜지스터(M1)의 누설 전류 미만이 되는 경우를 설명한다.

이 경우, 누설 전류는 출력 전압 검출 저항(R1, R2)으로 흐름으로써 출력 전압(Vo)을 상승시키도록 동작한다. 그러나, 오차 증폭 회로(3)는 출력 트랜지스터(M1)의 게이트 전압을, 입력 전압(Vdd)과 실질적으로 동일한 전압까지 증가시킴으로써 출력 전압(Vo)을 저하시키도록 동작한다. 이러한 경우, PMOS 트랜지스터(M23)는, 게이트/소스 전압이 미리 결정된 임계 전압 이상으로 될 때 온으로 전환되며, 이로써 PMOS 트랜지스터(M23)의 사이즈 및 게이트/소스 전압에 따라 전류를 흐르게 한다. NMOS 트랜지스터(M21, M22)는 전류를 미러(mirror)하여, 이 전류를 출력 단자(OUT)로부터 접지로 공급한다. 그 결과, 출력 트랜지스터(M1)의 누설 전류는, 출력 전압 검출 저항(R1, R2)으로 흐르는 것 대신에, NMOS 트랜지스터(M22)를 통해 접지로 흐른다. 따라서, 출력 트랜지스터(M1)의 누설 전류에 의한 출력 전압(Vo)의 증가를 방지할 수 있다.

도 7은 도 6에 도시된 바이어스 전압 생성 회로(21)의 예시적인 구성을 도시하는 회로도이다.

도 7에서, 바이어스 전압 생성 회로(21)는 NMOS 트랜지스터(M31, M32), PMOS 트랜지스터(M33, M34) 및 저항(R31)을 포함한다. PMOS 트랜지스터(M33)의 게이트 및 PMOS 트랜지스터(M34)의 게이트가 접속되고, PMOS 트랜지스터(M33, M34)의 접속된 게이트의 접속부는 PMOS 트랜지스터(M34)의 드레인에 접속된다. PMOS 트랜지스터(M33)의 소스는 입력 전압(Vdd)에 접속되고, PMOS 트랜지스터(M34)의 소스는 저항(R31)을 통하여 입력 전압(Vdd)에 접속된다. 따라서, PMOS 트랜지스터(M33, M34)는 전류 미러를 형성한다.

NMOS 트랜지스터(M31)의 게이트와 NMOS 트랜지스터(M32)의 게이트가 접속되고, NMOS 트랜지스터(M31, M32)의 접속된 게이트의 접속부는 NMOS 트랜지스터(M31)의 드레인에 접속된다. 각 NMOS 트랜지스터(M31, M32)의 소스는 접지에 접속된다. 따라서, NMOS 트랜지스터(M31, M32)는 전류 미러를 형성한다. NMOS 트랜지스터(M31)의 드레인은 PMOS 트랜지스터(M33)의 드레인에 접속되고, NMOS 트랜지스터(M32)의 드레인은 PMOS 트랜지스터(M34)의 드레인에 접속된다. PMOS 트랜지스터(M34)와 NMOS 트랜지스터(M32) 간의 접속부는, 바이어스 전압 생성 회로(21)의 출력 단자로서 기능하고, PMOS 트랜지스터(M23)의 게이트에 접속된다.

NMOS 트랜지스터(M31)와 NMOS 트랜지스터(M32)는 실질적으로 동일한 사이즈(트랜지스터 사이즈)를 갖는다. PMOS 트랜지스터(M34)는 큰 트랜지스터 사이즈를 갖는데, 이 PMOS 트랜지스터(M34)는 PMOS 트랜지스터(M33)에 비하여 더 큰 게이트 폭(W) 또는 더 짧은 게이트 길이(L)를 갖도록 구성된다. 예컨대, PMOS 트랜지스터(M33)와 PMOS 트랜지스터(M34) 간의 트랜지스터 사이즈 비를 1:8로 설정함으로써, 각 MOS 트랜지스터(M31 ~ M34)는 포화 영역에서 동작한다.

NMOS 트랜지스터(M31)에 흐르는 전류(i1)와 NMOS 트랜지스터(M32)에 흐르는 전류(i2)는 실질적으로 동일하다. 따라서, PMOS 트랜지스터(M33)의 게이트/소스 전압(Vgs33)과 PMOS 트랜지스터(M34)의 게이트/소스 전압(Vgs34) 간의 관계는 후술하는 식 (1)으로 표현될 수 있다.

Vgs33 = Vgs34 + r31 x i2 (1)

식 (1)에서 "r31"은 저항(R31)의 저항값을 나타낸다는 것이 주목되어야 한다.

따라서, 전류(i2)는, 하기 식 (2)로 표현될 수 있고, 입력 전압(소스 전압)(Vdd)에 의존하지 않는 전류가 된다.

i2 = (Vgs33 - Vgs34)/r31 (2)

또한, (Vgs33 - Vgs34)는 미리 결정된 온도 계수를 가지므로, (Vgs33 - Vgs34)의 이 미리 결정된 온도 계수와 동일한 온도 계수를 갖는 저항(R31)을 사용함으로써 온도에 의존하지 않는 전류(i2)가 획득될 수 있다. 여기서, PMOS 트랜지스터(M33)의 게이트 전압은 바이어스 전압(Vb)이며, PMOS 트랜지스터(M33)의 게이트/소스 전압(Vgs)은 입력 전압(Vdd)과 바이어스 전압(Vb) 간의 전압 차이다. 따라서, PMOS 트랜지스터(M33)의 게이트/소스 전압(Vgs)은 항상, PMOS 트랜지스터(M33)가 미리 결정된 전류를 공급하도록 하는 데 필요한 전압이다. PMOS 트랜지스터(M23)와 PMOS 트랜지스터(M33)를 동일한 소자를 사용함으로써, PMOS 트랜지스터(M23)는, 입력 전압(Vdd), 온도 또는 프로세싱과 같은 요인의 변동에 상관없이 출력 트랜지스터(M1)가 차단 상태로 될 때, 일정한 전류를 항상 공급할 수 있다.

PMOS 트랜지스터(M23)의 사이즈 및 게이트/소스 전압이 너무 큰 것은 권장되 지 않으며, 이는, 이들이 너무 크면, PMOS 트랜지스터(M5)의 전류 공급 능력을 초과하여, PMOS 트랜지스터(M23)로부터 흐르는 전류를 감소시킬 것이며, 따라서 요구되는 효과를 충분히 획득할 수 없기 때문임이 주목되어야 한다. 따라서, PMOS 트랜지스터(M23)가 미소량의 전류(예컨대, 약 0.1μA)만을 공급할 수 있는 사이즈를 가지고, NMOS 트랜지스터들(M21, M22) 간의 사이즈 비를 조정하는 것이 바람직하다.

도 6에서, PMOS 트랜지스터(M23)의 서브스트레이트 게이트가 소스에 접속되어도, 이러한 접속은 요인(예컨대, 프로세싱)의 변동에 따라 온으로 전환된 출력 트랜지스터(M1)에 의하여 전류가 출력될 때, PMOS 트랜지스터(M23)가 온으로 전환되도록 하여, NMOS 트랜지스터(M22)에 의해 출력 단자(OUT)로부터 접지로 의사-부하 전류(iL)를 공급한다. 이것이 발생하는 것을 방지하기 위하여, 도 8에 도시된 바와 같이, PMOS 트랜지스터(M23)의 서브스트레이트 게이트가 입력 전압(Vdd)에 접속될 수도 있다.

도 8에 도시된 구성으로, PMOS 트랜지스터(M23)의 서브스트레이트 게이트에는 소스 전압보다 큰 전압이 인가된다. 이것은 서브스트레이트 바이어스 효과에 의해서 PMOS 트랜지스터(M23)의 임계 전압을 증가시키게 한다. 부하 전류(io)가 증가하여, 직렬로 접속된 저항(R1, R2)에 흐르는 전류(ia)와 부하 전류(io)를 가산함으로써 획득된 전류가 출력 트랜지스터(M1)의 누설 전류 이상으로 되는 경우에, PMOS 트랜지스터의 소스 전압이 저하한다. 또한, PMOS 트랜지스터(M23)의 게이트/소스 전압이 더 작아짐에 따라, 상술된 서브스트레이트 바이어스 효과도 발생한다. 따라서, PMOS 트랜지스터(M23)가 온으로 전환될 수 없고, 의사-부하 전류 제어 회로(4b)는 동작하지 않으므로(비활성), 동작의 조절(제어)과 IC의 전류 소비에 영향을 미치지 않을 것이다.

도 9 및 도 10은 바이어스 전압 생성 회로(21)의 다른 대안적인 예의 구성을 도시하는 회로도이다. 도 7에 도시된 회로 대신에, 도 9 또는 도 10에 도시된 회로가 의사-부하 전류 제어 회로(4b)로서 사용될 수도 있다. 도 9에서, 정전류원으로서 기능하는 디플리션형(depletion type) NMOS 트랜지스터(M36)와 포화-접속된 PMOS 트랜지스터(M35)가 접속되고, PMOS 트랜지스터(M35)의 게이트 전압은 바이어스 전압(Vb)이다.

도 10에서, PMOS 트랜지스터(M37)와 PMOS 트랜지스터(M38)는 밴드 갭 iref 회로에서 전류 미러 회로를 형성하고, PMOS 트랜지스터(M37, M38)의 게이트 전압은 바이어스 전압(Vb)이다.

따라서, 본 발명의 제3 실시예에 따른 상술된 정전압 회로는, 출력 트랜지스터(M1)가 오프 상태(차단 상태)로 전환될 때, 출력 단자(OUT)로부터 접지 전압으로 의사-부하 전류(iL)를 흐르게 하는 의사-부하 전류 제어 회로(4b)를 가지므로, 제2 실시예와 동일한 효과를 달성할 수 있을 뿐만 아니라, 의사-부하 전류 제어 회로(4b)가 보다 정밀하게 동작될 수 있다.

본 발명의 상술된 제1 내지 제3 실시예에서 MOS 트랜지스터가 사용되나, 이 MOS 트랜지스터 대신으로 접합형 전계 효과 트랜지스터(JFET)가 사용될 수도 있고, 또는 이 전계 효과 트랜지스터 대신으로 바이폴라 트랜지스터가 사용될 수도 있다. 그러나, 바이폴라 트랜지스터를 사용하는 경우, 전계 효과 트랜지스터를 사용한 경우보다 전류 소비가 크다. 그러므로, 전류 소비의 저감이 요구되는 경우에는, 바이폴라 트랜지스터를 사용하는 것은 바람직하지 않을 수도 있다.

또한, 본 발명은 이들 실시예에 제한되지 않고, 본 발명의 범위로부터 벗어나지 않고 변경 및 변형이 행해질 수도 있다.

본 출원은 2006년 6월 14일 일본 특허청에 출원된 일본 우선권 출원 제2006-164851호에 기초하며, 그 전체 내용이 여기서 참조용으로 사용되었다.

Claims

입력 단자로부터 입력된 입력 전압을 미리 결정된 정전압으로 변환시켜, 이 변환된 전압을 출력 단자로부터 출력하기 위한 정전압 회로로서,

제어 신호에 대응하는 전류를 상기 입력 단자로부터 상기 출력 단자로 출력하기 위한 출력 트랜지스터;

상기 출력 단자로부터 출력되는 전압에 비례하는 비례 전압이 기준 전압과 동일하도록, 상기 출력 트랜지스터의 동작을 제어하기 위한 제어 회로부; 및

상기 입력 전압과 상기 출력 트랜지스터의 게이트 전압 간의 전압 차에 따라 상기 출력 트랜지스터가 오프로 전환되는 것을 검출할 때, 상기 출력 단자로부터 의사-부하 전류를 공급하기 위한 의사-부하 전류 제어 회로부

를 포함하는 정전압 회로.
제 1 항에 있어서, 상기 의사-부하 전류 제어 회로부는, 상기 출력 트랜지스터가 오프로 전환되는 것을 검출할 때, 상기 출력 단자에 접속되기 위한 전류원을 포함하는 것인 정전압 회로.
제 2 항에 있어서, 상기 의사-부하 전류 제어 회로부는,

상기 입력 전압과 상기 출력 트랜지스터의 게이트 전압을 비교하기 위한 전압 비교 회로; 및

상기 전압 비교 회로로부터 출력된 제어 신호에 따라 상기 전류원을 상기 출력 단자로 접속시키기 위한 스위치

를 더 포함하고,

상기 전압 비교 회로는, 상기 입력 전압과 상기 출력 트랜지스터의 게이트 전압 간의 전압 차가 미리 결정된 값 이하일 때, 상기 스위치가 상기 전류원을 상기 출력 단자에 접속시키도록 지시하는 것인 정전압 회로.
제 3 항에 있어서, 상기 전압 비교 회로는 오프셋 전압이 제공된 입력 단자를 갖는 것인 정전압 회로.
제 2 항에 있어서, 상기 의사-부하 전류 제어 회로부는,

상기 출력 트랜지스터로부터 출력된 전류에 비례한 전류를 생성하여 이 생성된 전류를 출력하기 위한 비례 전류 생성 회로;

상기 비례 전류 생성 회로에 의하여 출력된 상기 생성된 전류를 전압으로 변환시키기 위한 전류-전압 변환 회로; 및

상기 전류-전압 변환 회로에 의하여 변환된 전압에 따라 상기 전류원을 상기 출력 단자에 접속시키기 위한 스위치

를 더 포함하고,

상기 스위치는, 상기 비례 전류 생성 회로로부터 출력된 전류가 미리 결정된 값 이하일 때, 상기 전류원을 상기 출력 단자에 접속시키는 것인 정전압 회로.
제 5 항에 있어서, 상기 비례 전류 생성 회로는 상기 출력 트랜지스터의 게이트로부터 전류를 수신하기 위한 게이트를 갖는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 출력 트랜지스터와 동일한 유형인 것인 정전압 회로.
제 2 항에 있어서, 상기 의사-부하 전류 제어 회로부는,

상기 입력 전압보다 미리 결정된 양만큼 적은 제1 전압을 생성하여 이 생성된 제1 전압을 출력하기 위한 제1 전압 생성 회로;

상기 출력 트랜지스터의 게이트에 접속된 입력단과, 상기 제1 전압 생성 회로로부터 상기 제1 전압을 수신하기 위한 게이트를 가지며, 상기 입력단의 전압과 상기 제1 전압 간의 전압 차에 따라 출력단으로부터 전류를 출력하는 제1 트랜지스터; 및

상기 제1 트랜지스터로부터 출력된 전류에 비례한 전류를 공급하는 전류 미러 회로

를 더 포함하고,

상기 제1 트랜지스터는, 상기 전압 차가 미리 결정된 값 이상일 때, 상기 전압 차에 따라 상기 전류를 출력하는 것인 정전압 회로.
제 7 항에 있어서, 상기 제1 전압 생성 회로에 의하여 생성되어 출력된 상기 제1 전압은, 상기 입력 전압에서 상기 제1 트랜지스터의 임계 전압을 감산함으로써 획득된 전압 이하인 것인 정전압 회로.
제 8 항에 있어서, 상기 제1 트랜지스터는, 상기 출력 트랜지스터의 게이트에 접속된 소스, 상기 제1 전압을 수신하기 위한 게이트, 및 상기 전류 미러 회로의 입력단에 접속된 드레인을 갖는 P 채널형 MOS 트랜지스터를 포함하는 것인 정전압 회로.
제 9 항에 있어서, 상기 제1 트랜지스터는 상기 소스에 접속된 서브스트레이트 게이트를 더 포함하는 것인 정전압 회로.
제 9 항에 있어서, 상기 제1 트랜지스터는 상기 입력 전압에 접속된 서브스트레이트 게이트를 더 포함하는 것인 정전압 회로.
제 1 항에 있어서, 상기 출력 트랜지스터, 상기 제어 회로부 및 상기 의사-부하 전류 제어 회로부는 단일 IC에 집적되는 것인 정전압 회로.
정전압 회로의 출력 전압을 제어하는 방법으로서,

a) 출력 단자로부터 출력된 전압에 비례하는 전압이 미리 결정된 기준 전압과 동일하도록, 입력 제어 신호에 따라 전류를 입력 단자로부터 출력 단자로 출력하는 출력 트랜지스터의 동작을 제어하는 단계;

b) 상기 입력 단자로 입력된 전압을 미리 결정된 정전압으로 변환하는 단계;

c) 이 변환된 전압을 상기 출력 단자로부터 출력하는 단계; 및

d) 상기 입력 전압과 상기 출력 트랜지스터의 게이트 전압 간의 전압 차에 따라 상기 출력 트랜지스터가 오프로 전환되는 것을 검출할 때에, 상기 출력 단자로부터 의사-부하 전류를 공급하는 단계

를 포함하는 정전압 회로의 출력 전압 제어 방법.
제 13 항에 있어서, 상기 단계 d)는, 상기 출력 트랜지스터가 오프로 전환되는 것을 검출할 때, 상기 출력 단자를 전류원에 접속시키는 단계를 포함하는 것인 정전압 회로의 출력 전압 제어 방법.