KR20080012921A - 접합 웨이퍼의 제조방법 및 접합 웨이퍼의 외주연삭장치 - Google Patents
접합 웨이퍼의 제조방법 및 접합 웨이퍼의 외주연삭장치 Download PDFInfo
- Publication number
- KR20080012921A KR20080012921A KR1020077027943A KR20077027943A KR20080012921A KR 20080012921 A KR20080012921 A KR 20080012921A KR 1020077027943 A KR1020077027943 A KR 1020077027943A KR 20077027943 A KR20077027943 A KR 20077027943A KR 20080012921 A KR20080012921 A KR 20080012921A
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- bonded wafer
- bonded
- grinding
- groove
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000000227 grinding Methods 0.000 title claims description 89
- 238000005530 etching Methods 0.000 claims abstract description 43
- 230000002093 peripheral effect Effects 0.000 claims description 66
- 239000002585 base Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 24
- 239000002253 acid Substances 0.000 claims description 4
- 239000003513 alkali Substances 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 224
- 238000005498 polishing Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 241000272525 Anas platyrhynchos Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000010298 pulverizing process Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000010186 staining Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)
- Element Separation (AREA)
- Weting (AREA)
Abstract
본 발명은, 적어도 본드 웨이퍼와 베이스 웨이퍼를 접합시키고, 이 접합한 본드 웨이퍼의 외주부를 연삭한 후 에칭하여 미결합부를 제거하고, 그 후, 상기 본드 웨이퍼를 박막화하는 것에 의해 접합 웨이퍼를 제조하는 방법에 있어서, 상기 외주부의 연삭에서는, 본드 웨이퍼의 외주부를 따라 홈을 형성하도록 연삭하여, 이 홈의 외측에 외연부를 형성하고, 그 후의 에칭에서는, 상기 본드 웨이퍼의 홈부와 함께 상기 외연부를 제거하여, 접합 웨이퍼의 외주부에 베이스 웨이퍼가 노출한 테라스부를 형성하는 것을 특징으로 하는 접합 웨이퍼의 제조방법을 제공한다.
이것에 의해, 접합한 본드 웨이퍼의 외주부를 제거할 때에, 베이스 웨이퍼의 테라스부에 발생하는 딤풀을 보다 저감하는 것이 가능한 접합 웨이퍼의 제조방법을 제공할 수 있다.
접합, 웨이퍼, 외주부, 홈, 에칭, 외연부, 테라스
Description
본 발명은 접합 웨이퍼의 제조방법에 관한 것으로서, 특히, 접합한 본드 웨이퍼의 외주부를 연삭한 후 에칭하여 미결합부(未結合部)를 제거하는 것을 포함하는 접합 웨이퍼의 제조방법에 관한 것이다. 또한, 본 발명은 이러한 접합 웨이퍼의 제조방법에 이용하기 위한 접합 웨이퍼의 외주연삭장치에 관한 것이다.
고성능 디바이스용의 웨이퍼로서, 본드 웨이퍼와 베이스 웨이퍼를 접합한 후, 소자를 제작하는 측의 웨이퍼(본드 웨이퍼)를 박막화한 접합 웨이퍼가 사용되고 있다. 이러한 접합 웨이퍼의 하나로서, SOI 웨이퍼가 알려져 있다. 이것은, 예를 들면, 다음과 같이 하여 제조할 수가 있다.
즉, 경면 연마된 2매의 실리콘 웨이퍼(본드 웨이퍼와 베이스 웨이퍼)를 준비하고, 적어도 한쪽의 웨이퍼에 산화막을 형성시킨다. 그리고, 이들 웨이퍼를 접합한 후, 200~1200℃의 온도에서 열처리하여 결합 강도를 높인다.
그 후, 소자 제작측 웨이퍼(본드 웨이퍼)를 연삭 및 연마하여 소망의 두께까지 박막화하는 것에 의해, SOI(silicon on insulator)층이 형성된 SOI 웨이퍼를 제 조할 수 있다.
또한, 그 밖에도, 접합 웨이퍼를 제조하는 경우, 산화막을 개재시키지 않고 직접 실리콘 웨이퍼끼리를 접합시키는 경우가 있다.
또한, 베이스 웨이퍼로서 석영, 탄화규소, 알루미나 등의 절연성 웨이퍼를 이용하는 경우도 있다.
여기서, 도 4, 5를 참조하여, 접합 전의 경면 웨이퍼의 외주부, 및 접합 후의 본드웨이퍼와 베이스 웨이퍼의 외주부의 상태를 설명한다.
도 4에 나타난 바와 같이, 접합 전의 경면 웨이퍼(40)의 외주부에는, 통상, 면취부(41)이나 두께가 약간 얇아진 연마 다레(42)라고 불리는 부분이 존재한다.
그리고, 이와 같은 경면 웨이퍼(40)를 이용하여, 상기와 같이 접합웨이퍼를 제조하면, 면취부(41)이나 연마 다레(42)에서는 결합되지 않고 미결합부로서 남게 된다.
이 상태를 나타내는 것이 도 5이다. 도 5에는 본드 웨이퍼(51)에 산화막 (53)을 형성하고, 그 후, 베이스 웨이퍼(52)와 접합한 것이 도시되어 있다. 도 5에 도시되어 있는 바와 같이, 경면 웨이퍼의 면취부나 연마 다레의 부분은 접합후에는 미결합부(54)가 된다, 이와 같은 미결합부는 최외주로부터 최대로 3mm정도에 이른다.
이와 같은 미결합부가 잔존한 상태로 연삭 등에 의해 본드 웨이퍼를 박막화 하면, 그 박막화 공정중에 미결합부의 일부가 벗겨지게 된다.
따라서, 박막화된 본드 웨이퍼는 기대가 되는 웨이퍼 (베이스 웨이퍼)보다도 작은 직경이 되거나, 또한, 주변부에는 미소한 요철이 연속적으로 형성되게 된다.
그리고, 이와 같은 접합웨이퍼를 디바이스 공정에 투입하면, 잔류하는 미결합부가 디바이스 공정에서 박리하여, 파티클을 발생시켜, 디바이스 수율을 저하시키게 된다.
이것을 방지하기 위해서는 연마 등에 의해 본드 웨이퍼를 박막화하기 전에, 본드 웨이퍼의 외주부에 잔류하는 미결합부를 미리 제거하는 것이 필요하게 된다.
이와 같이 미결합부를 제거하고, 베이스 웨이퍼를 노출시킨 부분을 테라스부라고 부른다.
도 6에, 본드 웨이퍼의 박막화 전에 형성한 테라스부(55)가 도시되어 있다. 도 6중, 테라스부(55)이외의 부호는, 도 5에서 이용한 것과 같다.
이러한 테라스부를 형성하는 방법으로서는, 일반적으로는, 다음의 두 방법이 있다. 제1로, 본드 웨이퍼의 전면을 평면연삭에 의해 연삭하고, 그 후, 본드 웨이퍼의 연삭면에, 외주부를 수mm 남겨 테이프를 붙인다.
이것에 의해, 본드 웨이퍼의 외주부를 노출시킨 후, 에칭에 의해 본드 웨이퍼의 노출부를 용해제거 하여, 테라스부를 형성한다.
제2의 방법에 대해서는 도 3을 참조하면서 설명한다. 여기에서는, 산화막(33)을 형성한 본드 웨이퍼(31)와 베이스웨이퍼(32)를 접합한 것을 예로 들어 설명한다[도 3(a) 참조].
먼저, 본드 웨이퍼(31)의 외주부 수 mm를 외주연삭에 의해 10∼100㎛ 두께가 될 때까지 감소시킨다[도 3(b) 참조].
그리고, 에칭에 의해 나머지를 제거하여, 테라스부(35)를 형성한다[도 3(c) 참조]. 근년의 자동화, 양산화의 흐름으로부터, 후자의 방법이 주류가 되고 있다(예를 들면, 일본특개 2000-223452호 공보 참조).
게다가, 근년, 테라스부의 품질 요구도 고도화 되고, 보다 평활하고, 제품간에 보다 균일한 품질의 테라스부가 요구되게 되었다.
테라스부를 형성하기 위한, 연삭, 에칭중, 에칭은, 기계가공인 연삭에 비해, 온도, 조성 등의 조건에 의해 얼룩짐을 일으키기 쉽다. 이 때문에, 테라스부의 평활화, 품질의 균일화를 꾀하기 위해서는, 에칭 양은, 극력 적은 것이 좋다. 그래서, 에칭 양을 줄이고, 연삭대(硏削代)를 증가시키는 것으로 테라스부의 품질 요구에 대응하고 있다.
그러나, 에칭 양을 줄이는 대신에, 연삭대를 늘리면, 이번에는 다음과 같은 문제가 발생한다.
즉, 연삭대를 늘리면, 본드 웨이퍼의 외주부가 너무 얇아진다 [도 3(b) 중의 동그라미로 둘러싸여진 부분을 참조].
이와 같이 너무 얇아진 본드 웨이퍼의 외주부는, 기계적인 강도의 문제로부터, 연삭 중에 지석에 말려 들어가 결락, 또는 박리하는 경우가 있다.
더욱이, 이 결락, 박리 편이, 본드 웨이퍼의 하층의 절연막에 손상을 주는 경우, 그 후의 에칭에서, 베이스 웨이퍼에까지 침식을 일으키게 되어, 테라스부에 미소한 파임(딤풀)이 생긴다.
그렇게 되면, 제품이 실용되지 못하게 되어, 제품의 수율이 저하하는 원인이 되고 있다.
또한, 테라스 딤풀은, 디바이스 공정에 있어서, 발진 등의 문제를 일으키고, SOI 웨이퍼로서의 기능을 손상시킬 수도 있다.
연삭대를 증가시켰을 때에, 본드웨이퍼의 외주부가 너무 얇아지는 원인은, 본드웨이퍼의 외주부의 면취부의 형상과 연마 다레에 의한 미결합부이다.
즉, 외주부의 수 100㎛의 범위가, 상기한 바와 같이, 본드 웨이퍼가 베이스 웨이퍼로부터 뜬 상태가 되어 있다.
그 결과, 지석으로 연삭할 때의 진동·충격에 의해, 웨이퍼의 외주부가, 파괴하여, 결락, 또는 박리한다.
이와 같이, 종래, 접합한 본드 웨이퍼의 외주부를 제거하여 테라스부를 형성할 때에, 테라스부에 발생하는 딤풀을 완전하게는 방지하지 못하고, 아직도 개량의 여지가 있다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로, 접합한 본드 웨이퍼의 외주 부를 제거할 때에, 베이스 웨이퍼의 테라스부에 발생하는 딤풀을 보다 저감하는 것이 가능한 접합 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위하여 이루어진 것으로, 적어도, 본드 웨이퍼와 베이스 웨이퍼를 접합하고, 이 접합한 본드 웨이퍼의 외주부를 연삭한 후 에칭하여 미결합부를 제거하고, 그 후, 상기 본드 웨이퍼를 박막화하는 것에 의해 접합 웨이퍼를 제조하는 방법에 있어서, 상기 외주부의 연삭에서는, 본드 웨이퍼의 외주 부를 따라 홈(溝)을 형성하도록 연삭하여, 이 홈의 외측에 외연부를 형성하고, 그 후의 에칭에서는, 상기 본드 웨이퍼의 홈부와 함께 상기 외연부를 제거하여, 접합 웨이퍼의 외주부에 베이스 웨이퍼가 노출한 테라스부를 형성하는 것을 특징으로 하는 접합 웨이퍼의 제조방법을 제공한다.
상기와 같이, 종래, 접합 웨이퍼의 외주부의 연삭에서는, 본드 웨이퍼의 외주부 전체를 박막화하였다. 이 때문에, 박막화 후의 본드 웨이퍼의 외주부는, 결락, 또는 박리가 생기고 쉬웠다.
그러나, 본 발명에서는, 외주부의 연삭 시에, 본드 웨이퍼의 외주부를 따라 홈을 형성 하도록 연삭하고, 그 외측에 형성된 외연부는 충분한 강도를 얻을 수 있는 두께로 남긴다.
그리고, 그 후의 에칭에 의해,홈부와 함께 외연부를 제거한다.
이 때문에, 본드 웨이퍼의 외주부에서는, 결락 또는 박리가 생기기 어려워진다.
따라서, 외주부의 연삭·에칭 시에, 테라스부에 딤풀이 발생하기 어려워진다.
이 때문에, 고품질의 접합 웨이퍼를 높은 수율로 제조할 수 있다.
또한, 본 발명의 접합 웨이퍼의 제조방법에서는, 상기 연삭에 의해 형성되는 본드웨이퍼 홈의 외측의 외연부의 폭을, 본드 웨이퍼의 면취부의 폭 이상 2 mm이하로 하는 것이 바람직하다.
이와 같이, 외연부의 폭을, 본드 웨이퍼의 면취부의 폭 이상 2 mm이하로 하는 것으로, 연마 후의 외연부의 강도를 보다 충분히 유지할 수 있다.
또한, 본 발명의 접합 웨이퍼의 제조방법에서는 상기 연삭에 의해 형성되는 본드 웨이퍼의 홈의 깊이를, 이 홈에서의 본드 웨이퍼의 잔존두께가 5 ㎛이상 80 ㎛이하가 되는 깊이로 하는 것이 바람직하다.
연삭에 의한 본드 웨이퍼의 잔존 두께가 적으면 적을수록, 그 후의 에칭 양을 줄일 수가 있다. 그러나, 종래의 외주연삭에서는, 본드 웨이퍼의 외주부 전체를 박막화하였기 때문에, 본드 웨이퍼의 잔존 두께를 80㎛이하로 하면, 외주부에서 매우 결락 등이 발생하기 쉬웠기 때문에, 잔존 두께를 80㎛이하로 하는 것은 곤란하였다. 그러나, 본 발명에서는, 연삭에 의해 형성되는 것은 홈이며, 그 외측에 형성된 외연부 자체는 충분한 강도를 얻을 수 있는 두께로 남기므로, 홈에서의 잔존 두께를 5 ㎛이상 80 ㎛이하로 하는 것이 가능하다.
또한, 본 발명의 접합 웨이퍼의 제조 방법에서는, 상기 외주부의 에칭을, 산, 또는 알칼리에 의해 실시할 수가 있다.
이러한, 산, 또는 알칼리에 의한 에칭에 의해, 본드 웨이퍼 홈부와 함께 외연부를 제거하여, 접합 웨이퍼의 외주부에 베이스 웨이퍼가 노출된 테라스부를 형성할 수가 있다.
또한, 본 발명의 접합 웨이퍼의 제조방법에서는, 상기 외주부의 연삭에서는, 접합 웨이퍼의 주면과 수직한 회전축을 구비하고, 또한 외경이 상기 홈의 폭 이하인 환봉의 지석을, 회전시키면서, 본드 웨이퍼로 절입하는 것에 의해 연삭할 수가 있다. 이러한 연삭에 이용되는, 소위, 엔드밀 타입의 지석은 좁은 공간에서 움직임이 가능하여, 불연속형상의 홈을 형성할 수도 있다.
이 때문에, 웨이퍼의 오리후라(Orientation Flat)부, 노치부에 관계없이, 웨이퍼의 외주부를 따라 한번에 홈을 형성할 수가 있다. 따라서, 그 후의 에칭에 의해, 외연부를 결락 등이 거의 없는 깨끗한 링 형상으로 탈락시킬 수가 있어 테라스 딤풀의 발생을 보다 저감할 수 있다.
또는, 상기 외주부의 연삭에서는, 접합 웨이퍼의 주면과 평행한 회전축을 구비하고, 또한 폭이 상기 홈의 폭 이하인 원판의 지석을, 회전시키면서, 윗쪽으로부터 본드 웨이퍼에 접촉시키는 것에 의해 연삭할 수가 있다.
이러한 연삭에 이용되는, 소위, 다이셔 타입의 지석은, 가공 속도가 빠르는 등, 가공효율이 좋다. 이 때문에, 보다 단시간에 연삭하는 것이 가능하다.
또는, 상기 외주부의 연삭에서는 적어도 오리후라부, 노치부의 어느 것인가에 대해서는 접합 웨이퍼의 주면과 수직한 회전축을 구비하고, 또한 외경이 상기 홈의 폭 이상인 환봉의 지석을 회전시키면서, 본드 웨이퍼로 절입시키는 것에 의해 연삭하고, 그 외의 부분에 대해서는, 접합 웨이퍼의 주면과 평행한 회전축을 구비하고, 또한 폭이 상기 홈의 폭 이하인 원판의 지석을, 회전시키면서, 윗쪽으로부터 본드 웨이퍼에 접촉시키는 것에 의해 연삭할 수가 있다.
이와 같이, 웨이퍼의 오리후라부, 노치부에 대해서는, 불연속형상에도 대응할 수 있는 엔드밀 타입의 지석, 그 외의 부분, 즉 원호부에 대해서는, 가공효율의 좋은 다이셔 타입의 지석을 이용하는 것으로, 엔드밀 타입의 지석만을 이용했을 때와 비교하여 단시간에 연삭할 수 있다. 게다가, 그 후의 에칭에 의해, 엔드밀 타입의 지석만을 이용했을 경우에 뒤지지 않게 외연부를 깨끗하게 탈락시킬 수가 있다.
이 경우, 상기 환봉의 지석의 외경을, 5 mm이하로 하는 것이 바람직하다.
이와 같이, 환봉의 지석의 외경을, 5 mm이하로 하면, 미세한 가공이 가능해져, 깨끗하게 홈을 형성할 수가 있다.
또한, 본 발명의 접합 웨이퍼의 제조방법에서는, 상기 외주의 연삭 후, 웨이퍼를 수납하는 일 없이, 바로 에칭을 실시하는 것이 바람직하다.
홈을 형성한 것에 의해, 웨이퍼의 외주부는, 파손이 쉬워지게 된다. 이 때문에, 핸들링등으로 기계적인 외력이 가해지면 외주부에서 파손할 우려가 있다. 이것을 피하기 위하여, 상기와 같이, 외주의 연삭 후, 웨이퍼를 수납등 하는 일 없이, 바로 에칭하는 것이 좋다.
또한, 본 발명은, 적어도, 본드 웨이퍼와 베이스 웨이퍼를 접합한 접합 웨이퍼를 흡착유지하는 회전대와 이 접합 웨이퍼의 주면과 수직한 회전축을 구비한 환봉의 지석과 상기 회전대와 상기 지석을 상대적으로 이동할 수 있는 기구를 구비하고, 이 이동기구에 의해, 상기 회전대에 유지된 접합 웨이퍼의 본드 웨이퍼의 외주부를 따라 상기 지석을 상대적으로 이동시켜, 본드 웨이퍼를 연삭하는 것으로, 이 본드 웨이퍼의 외주를 따라 홈을 형성하는 것인 것을 특징으로 하는 접합 웨이퍼의 외주 연삭장치를 제공한다.
이와 같이, 본 발명의 접합 웨이퍼의 외주연삭장치는, 소위, 엔드밀 타입의 지석을 구비한다. 그리고, 이 연삭장치의 이동기구에 의해, 회전대에 유지된 접합 웨이퍼의 본드 웨이퍼의 외주부를 따라 지석을 상대적으로 이동시켜, 본드 웨이퍼를 연삭하는 것으로, 본드 웨이퍼의 외주를 따라 홈을 형성할 수가 있다.
게다가, 상기 접합 웨이퍼의 주면과 평행한 회전축을 구비한 원판의 지석을 구비하는 것인 것이 바람직하다.
외주 연삭장치가, 이와 같이, 엔드밀 타입에 더하여, 다이셔 타입의 지석을 갖는 연삭장치이면, 예를 들면, 오리후라부, 노치부에 대해서는, 엔드밀 타입의 지석을 이용하고, 그 외의 부분에 대해서는, 다이셔 타입의 지석을 이용하는 등, 1개의 외주 연삭장치로, 효율적으로, 다양한 웨이퍼 형상에 맞춘 외주 연삭이 가능하게 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 외주부의 연삭 시에, 본드 웨이퍼의 외주부를 따라 홈을 형성 하도록 연삭하고, 그 외측에 형성된 외연부 자체는 충분한 강도를 얻을 수 있는 두께로 남긴다. 그리고, 그 후에 에칭을 하면, 홈부와 함께 외연부를 제거할 수가 있다. 이 때문에, 본드 웨이퍼의 외주부에서는, 결락 또는 박리가 생기기 어렵다. 따라서, 외주부의 연삭·에칭 시에, 테라스부에 딤풀이 생기기 어렵게 되어, 고품질의 접합 웨이퍼를 고 수율로 제조할 수가 있다.
도 1은 본 발명의 접합 웨이퍼의 외주연삭장치의 일례를 나타내는 모식도이다.
도 2는 본 발명의 방법에 의해 본드 웨이퍼의 외주부를 연삭하는 경우를 나타낸 설명도이다.
도 3은 종래의 방법에 의해 본드 웨이퍼의 외주부를 연삭하는 경우를 나타낸 설명도이다.
도 4는 접합 전의 경면 웨이퍼의 외주부의 상태를 나타내는 모식도이다.
도 5는 접합 후의 본드 웨이퍼와 베이스 웨이퍼의 외주부의 상태를 나타내는 모식도이다.
도 6은 본드 웨이퍼의 박막화 전에 형성한 테라스부를 나타내는 모식도이다.
도 7은 웨이퍼의 형상과 이것의 외주 형상을 따라 형성된 홈 형상의 일례를 나타내는 평면도이다.
도 8은 테라스부의 딤풀의 발생 수를 비교한 그래프이다(실시예 1, 비교예 1).
본 발명자는, 테라스부에 딤풀을 발생시키는 원인이 되고 있는, 외주 연삭 시의 결락, 박리를 저감하는 방법을 개발하기 위하여 예의 검토를 거듭했다.
그 결과, 본 발명자는, 접합한 본드 웨이퍼의 외주부를 연삭할 때에, 본드 웨이퍼의 외주부 전체를 일률적으로 박막화하는 것이 아니라, 본드 웨이퍼를 외주부를 따라 홈을 형성 하도록 연삭하여, 홈의 외측에 외연부를 형성하고, 외연부는, 충분한 강도가 얻어지는 두께로 남기는 것으로, 연삭 중에 본드 웨이퍼의 외주부에서, 결락 또는 박리가 생기기 어려워지게 되고, 이 외연부는, 그 후의 에칭으로 탈 락시킬 수가 있으므로, 결과로서 테라스부에서의 딤풀의 발생을 보다 저감할 수 있는 것에 상도(想到)하여, 본 발명을 완성시켰다.
이하, 도 2를 참조하면서, 본 발명의 접합 웨이퍼의 제조방법에 대하여, 보다 구체적으로 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
먼저, 접합에 의해 SOI 웨이퍼를 제조하기 위한 원료 웨이퍼(실리콘 단결정 웨이퍼:예를 들면 쵸크랄스키법으로 제작한 직경 8인치(200 mm), 방위<100>의 것)인 본드 웨이퍼 (21)및 베이스 웨이퍼(22)를 준비한다.
그리고, 준비된 실리콘 단결정 웨이퍼 중, 본드 웨이퍼(21)에 열처리를 실시하여, 본드 웨이퍼 표면에 산화막(23)을 형성한다.
물론, 본드 웨이퍼(21)이 아니고, 베이스 웨이퍼(22)에 산화막을 형성하도록 하여도 좋고, 양쪽 모두에 산화막을 형성하여도 좋다.
다음에, 이 산화막(23)을 형성한 본드웨이퍼(21)와 베이스 웨이퍼(22)를 청정분위기하에서 접합한다[도 2(a) 참조].
이것에 산화성분위기 하에서 열처리를 가하여, 본드 웨이퍼(21)과 베이스 웨이퍼 (22)를 강고하게 결합시켰다. 열처리 조건으로서는, 예를 들면, 산소 또는 수증기를 포함한 분위기하, 200℃~1200℃의 온도에서 실시하면 좋다.
이렇게 해 결합된 본드 웨이퍼(21)과 베이스 웨이퍼(22)의 외주부에는, 본드 웨이퍼(21)과 베이스 웨이퍼 (22)의 미결합부가 존재하고 있다.
이러한 미결합부는, 디바이스를 제작하는 SOI층으로서 이용할 수가 없는데다가, 후공정에서 박리되어 떨어지는 등, 여러 가지의 문제를 일으키기 때문에 제거 할 필요가 있다. 그래서, 그것을 위한 공정이 이하에서 계속된다.
다음에, 접합한 본드 웨이퍼(21)의 외주부를 연삭한다[도 2(b) 참조].
이 외주부의 연삭에서는, 본드 웨이퍼(21)의 외주부를 따라 홈(24)를 형성하도록 연삭하여, 홈(24)의 외측에 외연부(25)를 형성한다.
이러한 홈(24)는, 예를 들면, 도 1에 나타난 외주연삭장치를 이용하여 형성할 수가 있다.
이 외주연삭장치(10)은, 접합 웨이퍼를 흡착 유지하고, 또한 회전 가능한 회전대 (11)과 접합 웨이퍼의 주면과 수직한 회전축을 구비한 환봉의 지석(12)와 회전대 (11)과 환봉의 지석(12)를 상대적으로 이동할 수 있는 이동기구(13a)를 구비한다. 이동기구(13a)에 의해, 환봉의 지석(12)는, Ⅹ축, Y축, Z 축방향으로 이동 가능하다. 이 중, Ⅹ축, Y축방향의 이동은, 소위, 이송동작이고, Z 축방향의 이동은, 절입동작이다. 물론, 환봉의 지석(12)는,Ⅹ축, Y축 방향의 어느쪽이든 한 방향을 생략하고, Ⅹ축, Y축의 어느 것인가의 한 방향만으로 이동할 수 있도록 하는 것도 가능하다.
또한, 회전대(11)도,Ⅹ축, Y축, Z축방향으로 이동할 수 있도록 해도 좋다.
그리고, 이동기구(13a)에 의해, 상기 회전대(11)에 유지된 접합 웨이퍼의 본드 웨이퍼의 외주부를 따라 상기 지석(12)를 상대적으로 이동시켜, 본드 웨이퍼를 연삭 하는 것으로, 상기한 바와 같이, 본드 웨이퍼의 외주를 따라 홈을 형성할 수가 있다.
이러한 소위 엔드밀 타입의 지석은, 불연속형상의 홈을 형성하는데 적합하 다.
도 7에 나타난 바와 같이, 일반적으로, 웨이퍼(70)은 완전한 원형이 아니고, 오리 후라부(71), 노치부(72)를 갖고 있다.
그러나, 엔드밀 타입의 지석은 좁은 공간에서 움직임이 가능하여, 이러한 웨이퍼의 오리후라부, 노치부에 관계없이, 웨이퍼의 외주부를 따라 한번에 홈(24)를 형성할 수가 있다.
또한, 환봉의 지석의 외경을, 5mm이하로 하는 것이 바람직하다. 이와 같이, 환봉의 지석의 외경을, 5mm이하로 하면, 미세한 가공이 가능하게 되어, 깨끗하게 홈을 형성할 수 있다.
한편, 환봉의 지석을 이용하는 경우, 내구성 등의 관점으로부터, 그 외경을, 1 m m이상으로 하는 것이 바람직하다.
게다가, 이 외주연삭장치(10)은, 접합 웨이퍼의 주면과 평행한 회전축을 구비한 원판의 지석(14)도 함께 구비한다. 이 원판의 지석(14)도, 이동기구 (13b)에 의해,Ⅹ축, Y축, Z축 방향으로 이동 가능하다.
이러한, 소위 다이셔 타입의 지석은, 가공 속도가 빠른 등, 가공효율이 좋다.
이 때문에, 보다 단시간에 연삭하는 것이 가능하다.
또한, 다이셔 타입의 지석을 이용한 연삭에 대하여, 본 발명자가, 일반적으로 말하는 다운 컷과 업 컷의 쌍방에서 비교하여 보았는데, 통상 이용되는 다운 컷에 비해, 업 컷이, 절입 개시, 종료 부에서의 결락의 발생을 보다 저감할 수 있다 는 것을 알 수 있었다.
다만, 다이셔 타입의 지석은 좁은 공간에서 움직임이 어렵다. 이 때문에, 적어도 오리후라부, 노치부의 어느 것인가에 대해서는, 접합 웨이퍼의 주면과 수직인 회전축을 구비하고, 또한 외경이 상기 홈의 폭 이하인 환봉의 지석(엔드밀 타입의 지석)을, 회전시키면서, 본드 웨이퍼에 절입시키는 것에 의해 연삭하고, 그 외의 부분, 즉 원호부에 대해서는, 접합 웨이퍼의 주면과 평행한 회전축을 구비하고, 또한 폭이 상기 홈의 폭 이하인 원판의 지석(다이셔 타입의 지석)을, 회전시키면서, 윗쪽으로부터 본드 웨이퍼에 접촉시키는 것에 의해 연삭 하도록 하면 좋다.
또한, 이 경우, 연삭에 의해 형성되는 본드 웨이퍼의 홈의 외측의 외연부의 폭을, 본드 웨이퍼의 면취부의 폭 이상 2mm이하, 특히, 10∼1000㎛로 하는 것이 바람직하다. 외연부의 폭을, 본드 웨이퍼의 면취부의 폭 이상 2 mm이하로 하는 것으로, 연삭 후의 외연부의 강도를 보다 충분히 유지할 수가 있고, 미결합부를 확실히 제거할 수 있다.
또한, 연삭에 의해 형성하는 본드 웨이퍼 홈의 깊이를, 이 홈에서의 본드 웨이퍼의 잔존 두께가 5㎛이상 80㎛이하가 되는 깊이로 하는 것이 바람직하다.
이것에 의해, 그 후의 에칭의 부담을 충분히 줄일 수가 있다. 홈의 폭으로서는, 0.수mm이상 수mm이하로 하는 것이 바람직하다.
이렇게 하면, 상기 외연부의 폭과 어울려, 확실히 미결합부를 제거할 수 있고, 에칭으로 외연부를 확실히 탈락시킬 수가 있다.
또한, 홈은, 환봉의 지석, 원판의 지석으로, 한 개의 홈을 형성하도록 하여 도 좋고, 또는, 복수 개의 홈을 형성하도록 해도 좋다. 게다가, 한 개의 홈을 형성한다고 해도, 복수 개의 홈을 서로 중복하여 합성 형상으로서 한 개의 홈으로 하도록 해도 좋다.
그리고, 다음에, 에칭하여 미결합부를 제거한다[도 2(c) 참조].
이것은, 산화막에 비해서 실리콘 단결정의 에칭 속도가 현격히 큰 에칭 액에, 접합 웨이퍼를 침적하는 것(딥 방식)에 의해, 간단하게 실시할 수가 있다.
즉, 본드 웨이퍼(21)의 외주부의 홈부는, 연삭에 의해 실리콘이 노출되어 있기 때문에, 에칭 액에 의해 에칭되지만, 접합 웨이퍼의 다른 부분은, 산화막(23)으로 덮여있기 때문에 에칭되지 않는다[베이스 웨이퍼(22)의 표면도 접합 시에 행해지는 결합열처리로 산화막이 형성되어 있다].
그리고, 홈부에서의 에칭이 진행되면, 이윽고, 외연부(25)가 지지부를 잃음과 동시에 탈락한다. 이와 같이 하여, 본드 웨이퍼(21)의 홈부와 함께 외연부(25)를 제거하여, 접합 웨이퍼의 외주부에 베이스 웨이퍼(22)가 노출한 테라스부(27)을 형성한다.
이러한 에칭으로서는, KOH, NaOH등에 의한 이른바 알칼리 에칭을 들 수가 있지만, 물론, 산 에칭을 실시하여도 상관없다.
또한, 상기와 같은 딥 방식이 아니고, 스핀 에칭으로 대표되는 매엽 에칭이라도 상관없다.
또한, 연삭으로 홈을 형성하는 것에 의해, 웨이퍼의 외주부는, 파손하기 쉬워진다. 이 때문에, 핸들링 등에 의한 진동이나 기계적인 외력이 가해지면, 외주 부에서 외연부가 파손될 우려가 있다.
이것을 피하기 위하여, 외주의 연삭 후, 웨이퍼를 수납하는 일 없이, 즉시 에칭을 실시하는 것이 좋다.
즉, 외주의 연삭 후, 용기나 카세트 등에 수납해 반송 등을 하지 않고, 즉시 매엽방식 등의 에칭을 실시하는 것이 좋다.
그리고, 마지막으로, 본드 웨이퍼(21)의 표면을 통상의 방법에 따라, 연삭·연마 등에 의해, 소망 두께까지 박막화 하면, SOI층(26)을 갖는 SOI 웨이퍼(접합 웨이퍼)(20)을 제조할 수가 있다[도 2(d) 참조].
이하, 실시예 및 비교예를 제시하여 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.
(실시예 1)
도 2에 나타난 순서로, 접합 웨이퍼를 제조하였다.
우선, 직경 150mm( 6인치), 두께 625미크론, 도전형 p형, 저항율 4∼6Ω·㎝의 경면 연마된 CZ웨이퍼를 10매 준비하여, 5매를 본드 웨이퍼용, 5매를 베이스 웨이퍼용으로 분류했다.
이 중, 본드 웨이퍼(21)에 열처리를 실시하여, 본드 웨이퍼 표면에 산화막(23)을 형성하였다.
그리고, 이 산화막(23)을 형성한 본드 웨이퍼(21)과 베이스 웨이퍼(22)를 청정분위기하에서 접합하고, 그 후에 산화성분위기 하 1200℃의 결합열처리를 가하여 합계 5매의 접합 웨이퍼를 제작하였다[도 2(a) 참조].
다음에, 본드 웨이퍼(21)의 외주부를 따라 홈(24)를 형성하도록 연삭하여, 홈(24)의 외측에 외연부(25)를 형성한다[도 2(b) 참조].
이 때, 외연부(25)의 폭을, 최외주로부터 500㎛로 하여 본드 웨이퍼(21)의 면취 폭 400㎛를 포함하도록 하였다.
또한, 홈(24)의 깊이를, 이 홈(24)에서의 본드 웨이퍼의 잔존 두께가 30㎛가 되는 깊이로 하였다.
그리고, 도 1에 나타낸 외주연삭장치(10)을 이용하여, 접합 웨이퍼의 오리후라부, 노치부에 대해서는, 외경 5mm의 엔드밀 타입의 지석(12)를, 회전시키면서, 본드 웨이퍼로 절입시키는 것에 의해 연삭하고, 원호부에 대해서는, 0.5 mm 날두께의 다이셔 타입의 지석(14)를, 회전시키면서, 윗쪽으로부터 본드 웨이퍼(21)에 접촉시키고 업 컷의 방법으로 연삭하였다.
그리고, 다음에, NaOH를 이용한 딥 방식에 의해, 웨이퍼의 두께 환산으로 100㎛에 상당하는 에칭대(代)로, 에칭하였다[도 2(c) 참조].
이 에칭의 과정으로, 홈부는 에칭 액에 용해하고, 외연부도 링상으로 탈락 후, 용해 하였다. 또한, 이 때, 용기나 카세트 등에 수납해 반송 등 하지 않고, 즉시 매엽 방식의 에칭을 실시했다.
그리고, 마지막으로, 본드 웨이퍼(21)을 연삭·연마에 의해 박막화하였다[도 2(d) 참조].
이렇게 하여 형성된 SOI 웨이퍼 5매에 대하여, 베이스 웨이퍼의 표면의 테라스부에 존재하는 딤풀의 수를, 광학 현미경으로 카운트했다. 그 결과를 도 8에 나 타냈다. 도 8에도 나타난 바와같이, 본 발명의 방법으로 연삭한 것에서는, 연삭이 원인이라고 생각되는 딤풀은 검출되지 않았다.
(비교예 1)
외주부의 연삭, 에칭을 도 3에 나타낸 방법으로 행한 것을 제외하고는, 실시예 1과 동일하게 접합 웨이퍼를 제조하였다.
즉, 접합한 본드 웨이퍼(31)의 외주부 3 mm를 외주연삭에 의해 80㎛ 두께가 될 때까지 감소시켰다[도 3(b) 참조].
다음에, 에칭에 의해 나머지를 제거하여, 테라스부(35)를 형성하였다[도 3(c) 참조].
이렇게 하여 형성된 SOI 웨이퍼 5매에 대하여, 베이스 웨이퍼의 표면의 테라스부에 존재하는 딤풀의 수를, 실시예 1과 동일하게, 광학 현미경으로 카운트하였다. 그 결과를, 도 8에 나타냈다. 도 8에도 나타난 바와 같이, 종래법인 비교예 1의 방법으로 연삭하는 것에서는, 평균 50개/매의 딤풀이 관찰되었다.
또한, 본 발명은, 상기 실시 형태에 한정되는 것은 아니다. 상기 실시 형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용 효과를 나타내는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.
예를 들면, 상기 실시 형태에서는 2매의 반도체 웨이퍼, 특히 실리콘 웨이퍼를 접합시켜 접합 웨이퍼를 제작하는 경우를 중심으로 설명하였지만, 본 발명은 반도체 웨이퍼와 석영, 탄화규소, 질화규소, 알루미나, 사파이어, 그 외의 세라믹 재 와 같은 절연 웨이퍼를 접합시켜, 접합 웨이퍼를 제작하는 경우에도 주변 미결합부가 발생하므로, 이것을 제거하는데 유효하다.
Claims (11)
- 적어도, 본드 웨이퍼와 베이스 웨이퍼를 접합하고, 이 접합한 본드 웨이퍼의 외주부를 연삭한 후 에칭하여 미결합부를 제거하고, 그 후, 상기 본드 웨이퍼를 박막화하는 것에 의해 접합 웨이퍼를 제조하는 방법에 있어서, 상기 외주부의 연삭에서는, 본드 웨이퍼의 외주부를 따라 홈을 형성하도록 연삭하여, 이 홈의 외측에 외연부를 형성하고, 그 후의 에칭에서는, 상기 본드 웨이퍼의 홈부와 함께 상기 외연 부를 제거하여, 접합 웨이퍼의 외주부에 베이스 웨이퍼가 노출한 테라스부를 형성하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 제1항에 있어서, 상기 연삭에 의해 형성되는 본드 웨이퍼의 홈의 외측의 외연부의 폭을, 본드 웨이퍼의 면취부의 폭 이상 2mm이하로 하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 연삭에 의해 형성하는 본드 웨이퍼 홈의 깊이를, 이 홈에서의 본드 웨이퍼의 잔존 두께가 5㎛이상 80㎛이하가 되는 깊이로 하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 제1항에서 제3항 중의 어느 한 항에 있어서, 상기 외주부의 에칭을, 산, 또는 알칼리에 의해 실시하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 제1항에서 제4항 중의 어느 한 항에 있어서,상기 외주부의 연삭에서는, 접합 웨이퍼의 주면과 수직한 회전축을 구비하고 또한 외경이 상기 홈의 폭 이하인 환봉의 지석을, 회전시키면서, 본드 웨이퍼로 절입하는 것에 의해 연삭하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 제1항에서 제4항 중의 어느 한 항에 있어서,상기 외주부의 연삭에서는, 접합 웨이퍼의 주면과 평행한 회전축을 구비하고, 또한 폭이 상기 홈의 폭 이하인 원판의 지석을, 회전시키면서, 윗쪽으로부터 본드 웨이퍼에 접촉시키는 것에 의해 연삭하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 제1항에서 제4항 중의 어느 한 항에 있어서, 상기 외주부의 연삭에서는, 적어도 오리후라부, 노치부의 어느 것인가에 대해서는, 접합 웨이퍼의 주면과 수직한 회전축을 구비하고 또한 외경이 상기 홈의 폭 이하인 환봉의 지석을, 회전시키면서, 본드 웨이퍼로 절입시키는 것에 의해 연삭하고, 그 외의 부분에 대해서는, 접합 웨이퍼의 주면과 평행한 회전축을 구비하고 또한 폭이 상기 홈의 폭 이하인 원판의 지석을, 회전시키면서, 윗쪽으로부터 본드 웨이퍼에 접촉시키는 것에 의해 연삭하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 제5항 또는 제7항에 있어서, 상기 환봉의 지석의 외경을, 5 mm이하로 하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 제1항에서 제8항 중의 어느 한 항에 있어서, 상기 외주의 연삭 후, 웨이퍼를 수납하는 일 없이, 바로 에칭을 실시하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 적어도, 본드 웨이퍼와 베이스 웨이퍼를 접합한 접합 웨이퍼를 흡착 유지하는 회전대와 이 접합 웨이퍼의 주면과 수직한 회전축을 구비한 환봉의 지석과 상기 회전 대와 상기 지석을 상대적으로 이동할 수 있는 기구를 구비하고, 이 이동기구에 의해, 상기 회전대에 유지된 접합 웨이퍼의 본드 웨이퍼의 외주부를 따라 상기 지석을 상대적으로 이동시켜, 본드 웨이퍼를 연삭하는 것으로, 이 본드 웨이퍼의 외주를 따라 홈을 형성하는 것인 것을 특징으로 하는 접합 웨이퍼의 외주연삭장치.
- 제10항에 있어서, 상기 접합 웨이퍼의 주면과 평행한 회전축을 구비한 원판의 지석을 구비하는 것을 특징으로 하는 접합 웨이퍼의 외주연삭장치.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2005-00160439 | 2005-05-31 | ||
JP2005160439A JP4918229B2 (ja) | 2005-05-31 | 2005-05-31 | 貼り合わせウエーハの製造方法 |
PCT/JP2006/309893 WO2006129485A1 (ja) | 2005-05-31 | 2006-05-18 | 貼り合わせウエーハの製造方法及び貼り合わせウエーハの外周研削装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20080012921A true KR20080012921A (ko) | 2008-02-12 |
KR101203410B1 KR101203410B1 (ko) | 2012-11-21 |
Family
ID=37481415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020077027943A KR101203410B1 (ko) | 2005-05-31 | 2006-05-18 | 접합 웨이퍼의 제조방법 및 접합 웨이퍼의 외주연삭장치 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7727860B2 (ko) |
EP (1) | EP1887613B1 (ko) |
JP (1) | JP4918229B2 (ko) |
KR (1) | KR101203410B1 (ko) |
CN (1) | CN100533660C (ko) |
WO (1) | WO2006129485A1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8466040B2 (en) | 2009-01-30 | 2013-06-18 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2880184B1 (fr) * | 2004-12-28 | 2007-03-30 | Commissariat Energie Atomique | Procede de detourage d'une structure obtenue par assemblage de deux plaques |
FR2899594A1 (fr) | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
KR101428719B1 (ko) * | 2008-05-22 | 2014-08-12 | 삼성전자 주식회사 | 발광 소자 및 발광 장치의 제조 방법, 상기 방법을이용하여 제조한 발광 소자 및 발광 장치 |
FR2935535B1 (fr) * | 2008-09-02 | 2010-12-10 | S O I Tec Silicon On Insulator Tech | Procede de detourage mixte. |
FR2935536B1 (fr) * | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | Procede de detourage progressif |
EP2200077B1 (en) * | 2008-12-22 | 2012-12-05 | Soitec | Method for bonding two substrates |
FR2957190B1 (fr) | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | Procede de realisation d'une structure multicouche avec detourage par effets thermomecaniques. |
FR2957189B1 (fr) | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | Procede de realisation d'une structure multicouche avec detourage post meulage. |
FR2961630B1 (fr) | 2010-06-22 | 2013-03-29 | Soitec Silicon On Insulator Technologies | Appareil de fabrication de dispositifs semi-conducteurs |
US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
FR2964193A1 (fr) | 2010-08-24 | 2012-03-02 | Soitec Silicon On Insulator | Procede de mesure d'une energie d'adhesion, et substrats associes |
US20120129318A1 (en) * | 2010-11-24 | 2012-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Atmospheric pressure plasma etching apparatus and method for manufacturing soi substrate |
FR2969373B1 (fr) * | 2010-12-20 | 2013-07-19 | St Microelectronics Crolles 2 | Procede d'assemblage de deux plaques et dispositif correspondant |
JP2012222310A (ja) * | 2011-04-14 | 2012-11-12 | Disco Abrasive Syst Ltd | ウェーハの加工方法 |
JP5946260B2 (ja) * | 2011-11-08 | 2016-07-06 | 株式会社ディスコ | ウエーハの加工方法 |
US20140127857A1 (en) * | 2012-11-07 | 2014-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Carrier Wafers, Methods of Manufacture Thereof, and Packaging Methods |
US8841201B2 (en) * | 2013-02-20 | 2014-09-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Systems and methods for post-bonding wafer edge seal |
CN104733300B (zh) * | 2013-12-23 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 一种键合晶片的减薄方法 |
JP6501683B2 (ja) * | 2015-09-14 | 2019-04-17 | 株式会社ディスコ | 積層ウェーハの加工方法 |
US10056395B2 (en) | 2016-03-29 | 2018-08-21 | Macronix International Co., Ltd. | Method of improving localized wafer shape changes |
JP6699515B2 (ja) * | 2016-11-07 | 2020-05-27 | 株式会社デンソー | 半導体ウエハおよびその製造方法 |
KR20180090494A (ko) * | 2017-02-03 | 2018-08-13 | 삼성전자주식회사 | 기판 구조체 제조 방법 |
CN109786234B (zh) * | 2017-11-13 | 2021-06-04 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
US10818488B2 (en) * | 2017-11-13 | 2020-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer structure and trimming method thereof |
WO2019124031A1 (ja) * | 2017-12-19 | 2019-06-27 | 東京エレクトロン株式会社 | 基板処理システム、基板処理方法及びコンピュータ記憶媒体 |
JP6879223B2 (ja) * | 2018-01-18 | 2021-06-02 | 株式会社Sumco | 貼り合わせウェーハの製造方法 |
JP7187115B2 (ja) * | 2018-12-04 | 2022-12-12 | 株式会社ディスコ | ウェーハの加工方法 |
WO2020129734A1 (ja) * | 2018-12-21 | 2020-06-25 | 東京エレクトロン株式会社 | 基板処理装置及び基板処理方法 |
JP7103269B2 (ja) * | 2019-02-25 | 2022-07-20 | 株式会社Sumco | 貼り合わせウェーハのテラス加工方法 |
KR20210125726A (ko) * | 2020-04-09 | 2021-10-19 | 삼성전자주식회사 | 웨이퍼 트리밍 장치 |
CN111463138B (zh) * | 2020-04-20 | 2021-05-18 | 长江存储科技有限责任公司 | 半导体器件及其制备方法 |
US11127635B1 (en) | 2020-05-05 | 2021-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Techniques for wafer stack processing |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4827699B1 (ko) * | 1968-06-27 | 1973-08-24 | ||
US3708921A (en) * | 1970-08-17 | 1973-01-09 | Monsanto Co | Apparatus and process for polishing semiconductor or similar materials |
JPS5789551A (en) * | 1980-11-17 | 1982-06-03 | Toshiba Corp | Grinding process for sapphire wafer |
JPS58155157A (ja) * | 1982-03-11 | 1983-09-14 | Toshiba Corp | 硬脆材料におけるチツピング防止加工方法 |
JPH0799295A (ja) | 1993-06-07 | 1995-04-11 | Canon Inc | 半導体基体の作成方法及び半導体基体 |
JP3267199B2 (ja) * | 1996-07-11 | 2002-03-18 | 株式会社デンソー | 半導体装置の製造方法 |
US6291315B1 (en) | 1996-07-11 | 2001-09-18 | Denso Corporation | Method for etching trench in manufacturing semiconductor devices |
JP3352896B2 (ja) * | 1997-01-17 | 2002-12-03 | 信越半導体株式会社 | 貼り合わせ基板の作製方法 |
JP4014738B2 (ja) * | 1998-09-15 | 2007-11-28 | 株式会社東芝 | 半導体ウェーハの製造方法 |
JP3524009B2 (ja) | 1999-01-27 | 2004-04-26 | 信越半導体株式会社 | Soiウェーハおよびその製造方法 |
JP2001121053A (ja) * | 1999-10-26 | 2001-05-08 | Ibiden Co Ltd | 塗布用ロールコータおよびそれを用いたプリント配線板の製造方法 |
US7378332B2 (en) * | 2002-05-20 | 2008-05-27 | Sumitomo Mitsubishi Silicon Corporation | Laminated substrate, method of manufacturing the substrate, and wafer outer periphery pressing jigs used for the method |
EP1533651A4 (en) * | 2003-03-28 | 2007-03-07 | Seiko Epson Corp | SPACE LIGHT MODULATOR, PROJECTOR USING SAME, METHOD FOR MANUFACTURING FINE STRUCTURE ELEMENT USED IN THE MODULATOR, AND FINE STRUCTURE ELEMENT MADE THEREBY |
WO2005027728A2 (en) * | 2003-09-17 | 2005-03-31 | Becton, Dickinson And Company | Method for creating trenches in silicon wafers using a router |
JP2005123263A (ja) * | 2003-10-14 | 2005-05-12 | Shinko Electric Ind Co Ltd | 半導体ウェハの加工方法 |
FR2860842B1 (fr) * | 2003-10-14 | 2007-11-02 | Tracit Technologies | Procede de preparation et d'assemblage de substrats |
-
2005
- 2005-05-31 JP JP2005160439A patent/JP4918229B2/ja active Active
-
2006
- 2006-05-18 WO PCT/JP2006/309893 patent/WO2006129485A1/ja active Application Filing
- 2006-05-18 US US11/920,761 patent/US7727860B2/en active Active
- 2006-05-18 CN CNB2006800189676A patent/CN100533660C/zh active Active
- 2006-05-18 KR KR1020077027943A patent/KR101203410B1/ko active IP Right Grant
- 2006-05-18 EP EP06746581A patent/EP1887613B1/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8466040B2 (en) | 2009-01-30 | 2013-06-18 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
EP1887613A4 (en) | 2011-04-27 |
CN101185156A (zh) | 2008-05-21 |
WO2006129485A1 (ja) | 2006-12-07 |
US7727860B2 (en) | 2010-06-01 |
EP1887613A1 (en) | 2008-02-13 |
KR101203410B1 (ko) | 2012-11-21 |
JP4918229B2 (ja) | 2012-04-18 |
US20090042363A1 (en) | 2009-02-12 |
EP1887613B1 (en) | 2012-06-27 |
JP2006339302A (ja) | 2006-12-14 |
CN100533660C (zh) | 2009-08-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101203410B1 (ko) | 접합 웨이퍼의 제조방법 및 접합 웨이퍼의 외주연삭장치 | |
JP4835069B2 (ja) | シリコンウェーハの製造方法 | |
KR101605384B1 (ko) | 양두 연삭 장치 및 웨이퍼의 제조 방법 | |
WO2005070619A1 (ja) | ウエーハの研削方法及びウエーハ | |
JP7046668B2 (ja) | ウェーハ面取り装置及びウェーハ面取り方法 | |
JP2000031099A (ja) | 半導体ウエーハの製造方法 | |
JP2010263084A (ja) | Soiウェーハの製造方法 | |
JP2006319292A (ja) | 貼合せワークの外周エッジ部の段差加工方法及び装置 | |
JP3904943B2 (ja) | サファイアウエハーの加工方法及び電子装置の製造方法 | |
JP2003273053A (ja) | 平面研削方法 | |
JP6804209B2 (ja) | 面取り装置及び面取り方法 | |
JP2012222310A (ja) | ウェーハの加工方法 | |
JP4224871B2 (ja) | 半導体基板の製造方法 | |
WO2016002707A1 (ja) | 酸化ガリウム基板及びその製造方法 | |
JP7035153B2 (ja) | 面取り装置及び面取り方法 | |
JP6742772B2 (ja) | 面取り装置及び面取り方法 | |
JP4232148B2 (ja) | 貼り合わせ基板の製造方法 | |
JP5860216B2 (ja) | ウエーハの面取り部除去方法 | |
JP4440810B2 (ja) | 貼り合わせウエーハの製造方法 | |
JP7247397B2 (ja) | ウェーハ面取り装置及びウェーハ面取り方法 | |
JP2002043257A (ja) | ワークの研磨方法 | |
EP4191640A1 (en) | Wafer production method and wafer production machine | |
JP2022066282A (ja) | 面取り装置及び面取り方法 | |
KR100831019B1 (ko) | 웨이퍼 연삭휠 및 이 연삭휠을 이용한 웨이퍼 연삭방법 | |
JP4151155B2 (ja) | ノッチ付化合物半導体ウェハの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20151016 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20161019 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20171018 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20181030 Year of fee payment: 7 |