KR20070093908A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20070093908A
KR20070093908A KR1020070025222A KR20070025222A KR20070093908A KR 20070093908 A KR20070093908 A KR 20070093908A KR 1020070025222 A KR1020070025222 A KR 1020070025222A KR 20070025222 A KR20070025222 A KR 20070025222A KR 20070093908 A KR20070093908 A KR 20070093908A
Authority
KR
South Korea
Prior art keywords
layer
type
semiconductor device
metal element
source
Prior art date
Application number
KR1020070025222A
Other languages
English (en)
Other versions
KR100868397B1 (ko
Inventor
요시노리 쯔찌야
마사또 고야마
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20070093908A publication Critical patent/KR20070093908A/ko
Application granted granted Critical
Publication of KR100868397B1 publication Critical patent/KR100868397B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

n형 MISFET에서 소스 및 드레인의 접촉 저항을 감소시키는 것이 가능하다. 반도체 장치는: 서로 분리되도록 p형 반도체 기판에 제공되어 있는 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들 각각은 주성분으로서 4.6eV 이상의 진공 일함수를 갖는 제1 금속 원소를 함유하는 실리사이드층; 및 스칸듐 원소들 및 란탄족 원소의 그룹으로부터 선택된 적어도 하나의 제2 금속 원소를 함유하며 가장 높은 면적 밀도가 1x 1014 cm-2 이상인 분리층을 포함하는 층을 포함하며, 1x 1014 cm-2 이상의 면적 밀도를 갖는 분리층의 각각의 영역은 1nm보다 작은 두께를 가짐 - ; 반도체 기판상의 소스 및 드레인 영역들 사이의 영역에 제공되는 게이트 절연막; 및 게이트 절연막 상에 제공된 게이트 전극을 포함한다.
접촉 저항, n형 MISFET

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도.
도 2는 실리콘 및 실리사이드층 사이의 계면에서 분리된 원소의 면적 밀도 및 쇼트키 장벽 높이의 변화 사이의 관계를 도시하는 도면.
도 3은 제2 실시예에 따른 반도체 장치의 단면도.
도 4는 제3 실시예에 따른 반도체 장치의 단면도.
도 5는 제4 실시예에 따른 반도체 장치의 단면도.
도 6은 제5 실시예에 따른 반도체 장치의 단면도.
도 7은 제6 실시예에 따른 반도체 장치의 단면도.
도 8은 제7 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 9는 제7 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 10은 제7 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 11은 Ni3Si 형성이 Er 이온의 주입 후에 수행되는 경우에 다결정 Si로의 Er 이온 주입 직후의 SIMS 깊이 방향의 Er 분포를 도시하는 도면.
도 12는 제8 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 13은 제8 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 14는 제8 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
1: p형 실리콘 기판 2: 소자 분리 영역
5: 게이트 절연막 6: 게이트 전극
8: 다결정 시리콘층 14: 게이트 측벽
22: 실리콘 질화막 24: 레지스트 패턴
30: n형 MISFET 40: p형 MISFET
본 출원은 인용에 의하여 전체 내용이 본 명세서에 포함되는 2006년 3월 15일자, 일본특허출원 2006-71350에 기초하여 우선권의 권리를 주장한다.
본 발명은 반도체 장치 및 반도체 장치를 제조하는 방법에 관한 것이며, 특히 진보된 정보 처리를 실행하기 위한 실리콘 초집적 회로를 형성하는 CMIS 장치 및 그 CMIS 장치를 제조하는 방법에 관한 것이다.
"실리콘 대규모 집적 회로"는 미래의 매우 정교한 정보 사회를 지원할 기본 기술들 중의 하나이다. 고성능 집적회로를 얻기 위하여, 그런 집적 회로를 구성하는 고성능 CMIS 장치들을 개발할 필요가 있다. 각 장치의 성능은 스케일링 규칙(scaling rule)에 의하여 일반적으로 개선되어 왔다. 그러나, 최근에, 다양한 물리적 제한에 의하여, 미세 장치들에 의하여 높은 성능을 얻고 그런 장치들을 작동시키는 것이 어렵게 되었다. 여기서의 문제점들 중의 하나는 소스 및 드레인 영역들에서 채널 저항과 직렬로 존재하는 기생 저항의 증가이다. 특히, 실리사이드와 실리콘 사이의 계면에서의 접촉 저항의 증가는 심각한 문제가 되어 왔다. 접촉 저항은, 장치 크기가 감소함에 따라 접촉 크기가 작아짐으로써 증가한다. 32-nm 기술 세대 및 그 이후에는, 접촉 저항이 기생 저항의 50%를 차지하는 것으로 생각된다. 기생 저항을 감소시키기 위해서는, 소스 및 드레인으로서 작용하는 확산층에서의 활성 불순물이 고농도를 갖도록 할 필요가 있으며, 쇼트키 장벽 높이(Schottky barrier height)를 더 감소시킬 필요가 있다.
그러나, 불순물들은 고체 용해 한계(solid solubility limit)를 넘어서는 활성화될 수 없다. CMIS 장치가 생산될 경우에, 쇼트키 장벽 높이가 n 형 MISFET 및 p형 MISFET 양자에 대하여 동시에 더 감소될 수는 없다. 그러므로, n형 MISFET 및 p형 MISFET에 대해 상이한 두 가지 형태의 접촉 재료들이 요구된다. 이로 인해 좀 더 복잡한 제조 과정이 유발된다.
SiGe 또는 Ge와 같이, 좁은 밴드 갭을 갖는 반도체로 소스 및 드레인을 형성하는 것에 의하여 쇼트키 장벽 높이를 감소시키려는 시도가 행해졌다(예를 들어, JJAP 28(1989) L544-L546, H. Kanaya et al. 참조). 그런 시도들은 정공들에 대하여는 장벽 높이를 감소시켰지만, 전자들에 대하여는 장벽 높이를 감소시키지 않았다. 결과적으로, 간단한 제조 공정을 통하여 n형 MISFET 및 p형 MISFET 양자에 대하여 동시에 접촉 저항을 감소시키기 위한 기술이 요구되어 왔다.
한편, 실리콘에 대한 도펀트가 될 비금속 원소를 계면에서 분리시킴으로써 쇼트키 장벽 높이를 감소시키는 기술이 공지되어 있다. 그러나, CMISFET의 경우에, n형 MISFET 및 p형 MISFET에 대하여 상이한 원소들을 분리시킬 필요가 있다. 분리하는 동안 실리사이드 형성 속도의 차가 집적화를 어렵게 한다(예를 들어, JP-A 2005-101588(KOKAI) 참조).
상술된 바와 같이, 각 MISFET의 소스 및 드레인이 될 확산층과, 확산층 상에 형성된 실리사이드층 사이의 계면에서의 전기적 저항(접촉 저항)은, 고속으로 장치를 작동시키기 위하여 낮출 필요가 있다. 좁은 밴드갭을 갖는 반도체로 확산층을 형성함으로써 계면 저항(또는 쇼트키 장벽 높이)을 감소시키고자 하는 시도가 행하여졌으나, MISFET의 접촉 저항, 특히, n형 MISFET의 소스 및 드레인의 접촉 저항을 감소시키는 것은 실패하였다.
본 발명은 이러한 상황을 고려하여 행해진 것으로, 그 목적은 n형 MISFET에서의 소스 및 드레인의 접촉 저항을 감소시킬 수 있는 반도체 장치 및 그 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 제1 측면에 따르는 반도체 장치는, p형 반도체 기판; 반도체 기판에서 서로 분리되도록 제공되어 있는 제1 소스 및 드레인 영역들 - 제1 소스 및 드레인 영역들 각각은, n형 확산층; n형 확산층 상에 형성되며 주성분으로서 4.6eV 이상의 진공 일함수(vacuum work function)를 갖는 제1 금속 원소를 함유하는 실리사이드층; 및 스칸듐 원소들(scandium elements) 및 란탄족 원소(lanthanoid)의 그 룹으로부터 선택된 적어도 하나의 제2 금속 원소를 함유하며 가장 높은 면적 밀도가 1x 1014 cm-2 이상인 분리층을 포함하는 층을 포함하며, 1x 1014 cm-2 이상의 면적 밀도를 갖는 분리층의 영역은 1nm보다 작은 두께를 가짐 - ; 반도체 기판상의 제1 소스와 드레인 영역들 사이의 영역상에 제공되는 제1 게이트 절연막; 및 제1 게이트 절연막 상에 제공된 제1 게이트 전극을 포함한다.
본 발명의 제2 측면에 따른 반도체 장치는,
p형 반도체 영역 및 n형 반도체 영역을 갖는 반도체 기판;
n형 MISFET로서,
서로 분리되도록 p형 반도체 영역에 제공되어 있는 제1 소스 및 드레인 영역들 - 상기 제1 소스 및 드레인 영역들 각각은, n형 확산층; n형 확산층 상에 형성되며 주성분으로서 4.6eV 이상의 진공 일함수를 갖는 제1 금속 원소를 함유하는 제1 실리사이드층; 및 스칸듐 원소들 및 란탄족 원소의 그룹으로부터 선택된 적어도 하나의 제2 금속 원소를 함유하며, 가장 높은 면적 밀도가 1x 1014 cm-2 이상인 분리층을 포함하는 층을 포함하며, 1x 1014 cm-2 이상의 면적 밀도를 갖는 그 분리층의 영역은 1nm보다 작은 두께를 가짐 - ;
p형 반도체 영역 상의 제1 소스 및 드레인 영역들 사이의 영역에 제공된 제1 게이트 절연막; 및
제1 게이트 절연막 상에 제공된 제1 게이트 전극
을 포함하는 상기 n형 MISFET; 및
p형 MISFET로서,
서로 분리되도록 n형 반도체 영역에 제공된 제2 소스 및 드레인 영역들 - 상기 제2 소스 및 드레인 영역들 각각은, n형 반도체 영역 내의 p형 확산층; 및 p형 확산층 상에 형성되며 주성분으로서 제1 금속 원소를 함유하는 제2 실리사이드층을 포함함 - ;
n형 반도체 영역 상에 제공된 제2 게이트 절연막; 및
제2 게이트 절연막 상에 제공된 제2 게이트 전극
을 포함하는 상기 p형 MISFET
를 포함한다.
본 발명의 제3 측면에 따르는 반도체 장치는, p형 반도체 기판; 서로 분리되도록 p형 반도체 기판에 제공되어 있는 소스 및 드레인 영역들 - 소스 및 드레인 영역들의 각각은, 주성분으로서 4.6eV 이상의 진공 일함수를 갖는 제1 금속 원소를 함유하는 실리사이드층; 및 스칸듐 원소들 및 란탄족 원소의 그룹으로부터 선택된 적어도 하나의 제2 금속 원소를 함유하며, 가장 높은 면적 밀도가 1x 1014 cm-2 이상인 분리층을 포함하는 층을 포함하며, 1x1014cm-2 이상의 면적 밀도를 갖는 분리층의 각 영역은 1nm보다 작은 두께를 가짐 - ; 반도체 기판상의 소스 및 드레인 영역들 사이의 영역상에 제공되는 게이트 절연막; 및 게이트 절연막 상에 제공된 게이트 전극을 포함한다.
본 발명의 제4 측면에 따르는 반도체 장치를 제조하는 방법은, 스칸듐 원소 들 및 란탄족 원소의 그룹으로부터 선택된 하나의 원소의 이온들을, 반도체 기판상에 형성되어 소스 및 드레인 영역이 되는 불순물 확산 영역으로 주입하는 단계; 및 4.6eV 이상의 진공 일함수를 갖는 금속으로 불순물 확산 영역을 피복하고 불순물 확산 영역에 금속의 실리사이드층을 형성하도록 금속에 대하여 열처리를 수행하면서, 실리사이드층과 불순물 확산 영역 사이의 계면, 또는 실리사이드층과 반도체 기판 사이의 계면에서 선택된 원소를 분리시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 대해 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다. 본 실시예의 반도체 장치는 n형 MISFET(30) 및 p형 MISFET(40)를 포함하는 CMISFET이다. n형 MISFET(30) 및 p형 MISFET(40)가, p형 실리콘 기판(1) 내에 형성된 p형 불순물 영역(p형 웰, 3) 및 n형 불순물 영역(n형 웰, 4)에 각각 형성된다. p형 웰(3) 및 n형 웰(4)은 SiO2로 제조된 소자 분리 영역(2)에 의하여 서로 분리되어 있다.
n형 MISFET(30)에서, SiO2로 제조된 게이트 절연막(5)이 p형 웰(3) 상에 형성되며, 게이트 전극(6)이 게이트 절연막(5) 상에 형성된다. 이 게이트 전극(6)은, 다결정 실리콘층(8), Ni 실리사이드층(181), 및 Er 분리층(201)을 포함하는 적층 구조를 갖는다. 다결정 실리콘층(8)은 게이트 절연막(5) 상에 형성되며, 고농도(1x1019 atoms cm-3 이상)로 첨가된 인과 같은 n형 불순물을 갖는다. Ni 실리사이 드층(181)은 다결정 실리콘층(8) 상에 형성되며 Ni3Si로 제조된다. Er 분리층(201)은 다결정 실리콘층(8) 및 Ni 실리사이드층(181) 사이의 계면에 형성되며, 1 x 1014 atoms cm-2 이상의 면적 밀도로 분리된 Er(에르븀)을 갖는다. 비록 본 실시예에서는 인이 게이트 전극(6)의 다결정 실리콘층(8)에 첨가된 불순물로서 사용되었으나, 비소가 대신 사용될 수도 있다. 다결정 실리콘에서의 불순물 농도는, 게이트 전극(6)의 일함수가 3.75 eV 내지 4.35 eV 가 되도록 조정된다. 따라서, 고속 작동이 실행될 수 있다.
게이트 전극(6)의 양측면의 p형 웰(3)의 부분에, n+형 확산층들(10)이 형성된다. 또한, Ni3Si로 제조되고 접촉 전극으로 기능하는 Ni 실리사이드층(182)이 각 n+형 확산층들(10) 상에 형성된다. 또한, Er 분리층(202)은 각각의 n+형 확산층(10)과 각각의 Ni 실리사이드층(182) 사이의 계면에 형성되며, 1 x 1014 atoms cm-2 이상의 면적 밀도로 분리된 Er(에르븀)을 갖는다. n+형 확산층(10), Er 분리층(202), 및 Ni 실리사이드층(182)이 소스 및 드레인을 형성한다.
n+형 확산층들(10) 상의 Ni 실리사이드층(182) 및 게이트 전극(6)은 게이트 전극(6)의 양측면에 제공된 절연 부재로 형성된 게이트 측벽들(14)에 의하여 서로 전기적으로 절연된다. Er 분리층(201) 및 Er 분리층(202)은 1 x 1014 atoms cm-2 이 상의 최대 면적 밀도를 가지며, 1 x 1014 atoms cm-2 이상의 면적 밀도를 갖는 각 영역의 두께는 1 nm 보다 작다.
한편, p형 MISFET(40)에서, SiO2로 제조된 게이트 절연막(5)이 n형 웰(4) 상에 형성되며, 게이트 전극(7)이 게이트 절연막(5) 상에 형성된다. 이 게이트 전극(7)은, 다결정 실리콘층(9) 및 Ni 실리사이드층(183)을 포함하는 적층 구조를 갖는다. 다결정 실리콘층(9)은 게이트 절연막(5) 상에 형성되며, 고농도(1x1019 atoms cm-3 이상)로 첨가된 붕소와 같은 p형 불순물을 갖는다. Ni 실리사이드층(183)은 다결정 실리콘층(9) 상에 형성되며 Ni3Si로 제조된다. 다결정 실리콘에서의 불순물 농도는, 게이트 전극(7)의 일함수가 4.87 eV 내지 5.47 eV가 되도록 조정된다. 따라서, 고속 동작이 실행될 수 있다.
게이트 전극(7)의 양측면의 n형 웰(4)의 부분들에, p+형 확산층들(12)이 형성된다. 또한, Ni3Si로 제조되고 접촉 전극으로 기능하는 Ni 실리사이드층(184)이 각각의 p+형 확산층(12) 상에 형성된다. p+형 확산층(12), 및 Ni3Si로 제조된 Ni 실리사이드층들(184)이 소스 및 드레인을 형성한다. p+형 확산층들(12) 상의 Ni 실리사이드층들(184) 및 게이트 전극(7)은 게이트 전극(7)의 양측면에 제공된 절연 부재들로 형성된 게이트 측벽들(14)에 의하여 서로 전기적으로 분리된다.
본 실시예에서, 소스와 드레인 사이의 게이트 전극 및 게이트 절연막으로 형 성된 각각의 게이트 구조의 길이(게이트 길이)는 바람직하게는, 30nm 이하이다.
본 실시예에서, n형 MISFET(30) 및 p형 MISFET(40)는 서로 상보적으로 동작하여, CMISFET를 형성한다.
본 실시예에서, Ni3Si로 제조된 실리사이드층들(182 및 184)은 확산층들(10 및 12)상에 형성된다. 실리사이드로서 일반적으로 사용되는 NiSi(Ni:Si=1:1의 성분의 Ni 실리사이드 상)의 진공 일함수는 4.6eV이며, 페르미 레벨은 Si의 미드갭(midgap)과 동일하다. 따라서, 실리사이드층들(182 및 184)은, 전자들 또는 정공들에 대하여 0.6eV의 동일한 쇼트키 장벽 높이를 갖는다. 여기서, 진공 일함수는 금속의 페르미 레벨과 진공 레벨 사이의 에너지 차이며, 자외선 광전자 분광법(ultraviolet photoelectron spectroscopy)에 의하여 측정된다.
p형 MISFET(40)에 대하여, 소스 및 드레인의 실리사이드는, 접촉 저항을 감소시키도록, 4.6eV 보다 큰 진공 일함수를 갖는 것이 바람직하다. Ni의 성분이 증가될 때, Ni 실리사이드의 진공 일함수는, Ni2Si의 경우에 4.8eV로 증가되며, Ni3Si의 경우에 4.9 eV로 증가하여, Ni의 진공 일함수(5.15eV)에 가깝게 된다. 실리사이드와 실리콘(Si) 사이의 계면에서의 쇼트키 장벽 높이가 실리사이드의 진공 일함수와 Si의 전자 친화도(electron affinity) 사이의 차에 의하여 결정된다면, SBH는 실리사이드의 일함수의 변화에 동기하여 변조된다. 그러나 실질적으로는, SBH의 변화는, 금속과 반도체 사이의 계면에서 형성된 MIGS(Metal Induced Gap States) 때문에, 실리사이드의 진공 일함수의 변화보다 작다. 이 관계는, 피닝 계 수(pinning coefficient, S)를 사용하여 일반적으로 △SBH=Sx△Φ로서 표현된다. 여기서, "△SBH"는 SBH의 변화를 나타내며, "△Φ"는 금속의 일함수의 변화를 나타낸다. 실리사이드와 Si 사이의 계면에서의 피닝 계수(S)는 약 0.3으로 공지되어 있다.
본 실시예에서 NiSi로부터 Ni3Si로의 실리사이드 재료의 변화에 의한 일함수에서의 0.3 eV의 증가로 인해, 종래 경우에서와 같이 NiSi가 실리사이드로서 사용되는 경우와 비교하여, 전자에 대하여는 0.1 eV의 SBH의 증가가 발생되고 및 정공에 대하여는 0.1eV의 SBH 감소가 발생될 수 있다. 따라서, p형 MISFET(40)에서, 접촉 저항이, NiSi의 경우의 접촉 저항인, 약 1 x 10-7Ω·㎠으로부터 약 5 x 10-8Ω·㎠으로 감소될 수 있다. 그러므로, 45nm 기술 세대 이후에, p형 MISFET의 고속 동작에 필요한 접촉 저항(계면 저항)을 얻을 수 있다.
본 실시예에서는 Ni 실리사이드가 실리사이드층으로서 사용되었으나, 물론 4.6eV 이상의 진공 일함수를 갖는 또 다른 금속 원소의 실리사이드를 사용하는 것이 효과적이다. 특히, 큰 진공 일함수를 갖는 코발트(Co(5.0V)), 플라티늄(5.6eV), 및 팔라듐(5.1eV)이며, 가장 큰 금속 성분을 갖는 실리사이드인 Co3Si, Pt3Si, 및 Pd5Si가 낮은 온도에서 형성될 수 있다. 따라서, 그런 실리사이드는 현재 제조 과정과 양립될 수 있으며, 더 큰 금속 성분(composition)은, 더 큰 변조 폭을 가지기 때문에 더 바람직하다.
도 2는 Ni 실리사이드 및 실리콘 사이의 계면에서 분리된 스칸듐 또는 란탄 족 원소에 대한 전자의 쇼트키 장벽 높이(SBH)의 의존성을 보여준다. 도 2로부터 알 수 있는 바와 같이, 계면에서의 스칸듐 및 란탄족 원소의 분리 농도가 증가할 수록, 전자에 대한 SBH가 더 작게 되며,, Er 농도가 1 x 1014cm-2 이상일 때 SBH의 감소가 현저하게 된다. 이러한 방식으로, 주성분 금속 원소(본 실시예에서는 Ni)의 진공 일함수보다 작은 진공 일함수를 갖는 원소를 Ni 실리사이드와 실리콘 사이의 계면 근처에 첨가하여 전자에 대한 SBH를 감소시킨다.
상술된 바와 같이, 본 실시예의 n형 MISFET(30)에서, Er 분리층(202)은 확산층(10)과 실리사이드층(182) 사이의 계면에 형성된다. 이러한 구성으로, 전자에 대한 SBH를, Er 분리층(202)의 Er 원소에 의하여 감소시키고, n형 MISFET(30)는 고속으로 동작될 수 있다. 결과적으로, n형 및 p형 MISFET(30 및 40)는 고속으로 동작될 수 있으며, 상보 MISFET가 고속으로 동작될 수 있다.
비록 본 실시예에서는, Er이 계면에서 분리되지만, 스칸듐 또는 란탄족 원소가 도 2에 도시된 바와 같이, 동일한 효과를 얻도록, 계면에서 분리될 수도 있다.
게이트 전극들(6 및 7)은 모두 금속 재료, 금속질화물, 금속탄화물 또는 금속 저머나이드(metal germanide)와 같은 재료로 대체될 수도 있다. 게이트 전극 재료는, 장치의 기술 세대에 요구되는 동작 임계 전압에 따라서 선택되어야 한다.
본 실시예에서, 실리콘 이산화물(silicon dioxide)이 각 게이트 절연막의 재료로서 사용되었으나, 이산화 실리콘보다 더 높은 유전율(permittivity)을 갖는 고 유전율(높은-k) 재료가 사용될 수도 있다. 고유전율 재료의 예들은 Si3N4, Al2O3, Ta2O5, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3, 및 Pr2O3를 포함한다. 실리콘 산화물과 혼합된 금속 이온을 갖는 Zr 실리케이트 또는 Hf 실리케이트와 같은 재료가 사용될 수도 있으며, 그 재료들의 조합이 사용될 수도 있다. 트랜지스터의 각 세대에 요구되는 재료 또는 재료들이 선택되어야만 한다. 이후에 설명될 실시예에서는, 별도로 언급되지 않았다면, 각 게이트 절연막은 실리콘 산화막이거나, 또는 고유전율 절연막으로 대체될 수도 있다.
지금까지 설명된 바와 같이, 본 실시예에 따르면, n형 MISFET 및 p형 MISFET의 확산층과 실리사이드 사이의 계면에서의 계면 저항(접촉 저항)이 감소될 수 있으며, 고속으로 동작될 수 있는 CMISFET가 얻어질 수 있다.
(제2 실시예)
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 본 실시예의 반도체 장치는, 도 1에 도시된 제1 실시예의 n형 MISFET(30)와 동일한 구조에서 n+형 확산층(10)이 빠져 있는 쇼트키 n형 MISFET(30A)이다. 본 실시예에서의 n형 MISFET(30A)는 p형 실리콘 기판(1) 상에 형성된다. 특히, Ni3Si로 제조된 실리사이드층(182)이 p형 실리콘 기판(1)과 접촉하고 있다. 본 실시예에서, Ni3Si로 제조된 실리사이드층(182)은 소스 및 드레인으로서 기능한다. 2 x 1014cm-2 이상의 면적 밀 도로 분리된 Er을 갖는 Er 분리층(202)이 실리사이드층(182)과 p형 실리콘 기판(1) 사이의 계면에 형성된다. 각 Er 분리층(202)의 두께는 1nm보다 작다. 각 게이트 측벽(14a)의 두께는 또한, 도 1에 도시된 n형 MISFET(30)의 각 게이트 측벽(14)보다 작으며, 10nm 이하이다.
본 실시예는 쇼트키 MIS 트랜지스터이다. 쇼트키 MIS 트랜지스터에서의 고속 장치 동작을 얻기 위하여, 소스단에서의 SBH를 감소시킬 필요가 있다. 특히 쇼트키 형태의 트랜지스터에서는, Si측의 불순물 농도가 낮고, SBH 감소는 계면에서의 접촉 저항을 상당히 감소시킬 수 있다. 따라서, 본 실시예의 구조를 가지면, 트랜지스터의 온-전류가 급격히 증가한다.
제1 실시예에서의 p형 MISFET와는 다르게, 쇼트키 p형 MISFET로서 Ni3Si로 제조된 실리사이드층이 n형 웰 상에 직접 형성될 수도 있다. 그런 쇼트키 p형 MISFET에서는, 계면 저항(접촉 저항)이 감소될 수 있다. 그러나, 이러한 경우, 계면에서의 Er 분리층이 존재하지 않는다. 본 실시예의 이 쇼트키 p형 MISFET 및 쇼트키 n형 MISFET가 동일한 실리콘 기판상에 형성되어서 쇼트키 CMISFET를 얻게 된다.
이후에 설명될 실시예에서는, 확산층이 각 구조에 존재하지만, 적절한 경우 쇼트키 구조를 사용할 수도 있다. 가장 적절한 구조가 각 기술 세대에 대하여 사용되어야만 한다.
상술된 바와 같이, 본 실시예에 따르면, 실리사이드와 n형 MISFET의 소스 및 드레인 사이의 접촉 저항이 감소될 수 있다.
(제3 실시예)
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 본 실시예의 반도체 장치는 n+형 확산층들(10)과 Ni3Si로 제조된 실리사이드층들(182) 사이에 0.5 nm 두께의 실리콘 질화막들(22)이 제공되는 것을 제외하면, 도 1에 도시된 제1 실시예의 n형 MISFET(30)와 동일한 구조를 갖는 n형 MISFET(30B)이다. 또한, 본 실시예의 n형 MISFET(30B)는 p형 웰 대신에, p형 실리콘 기판(1)상에 형성된다. 그러나, n형 MISFET(30B)는 p형 실리콘 기판(1) 대신에, p형 웰 상에 형성될 수도 있다. Er 분리층(202)은 실리콘 질화막(22)을 따라 실리사이드층(182) 쪽에 존재한다.
본 실시예에서와 같이, n+형 확산층(10)과 Ni3Si로 제조된 실리사이드층(182) 사이에 계면층으로서 기능하는 실리콘 질화막(22)을 갖는 구조에서, 실리사이드층과 실리콘 사이의 계면에서 통상적으로 발생되는 페르미-레벨 피닝 현상(Fermi-level pinning phenomenon)이, 더 넓은 밴드갭을 갖는 실리콘 질화물로 형성된 계면층(22)에 의하여 감소될 수 있으며, SBH는 전극의 진공 일함수에 따라서 변화한다. 실리콘 질화막(22)이 계면층으로서 사용되면서, SBH에서의 변화의 크기는, 계면층이 형성되지 않은 경우보다 2배 내지 3배 더 크게 된다. 결국, 전자에 대한 SBH는 0.1 eV 내지 0.2 eV의 범위의 값으로 감소되고, 접촉 저항(계면 저항)은, 실리콘 질화막(22)이 제공되지 않은 경우에 발생된 접촉 저항의 1/10 이하로 감소된다.
본 실시예에서, 실리콘 질화막을 계면층으로서 사용하고 있으나, 넓은 밴드갭을 갖는 재료로 제조된 다른 막으로 계면층을 형성함으로써 상술된 바와 같은 동일한 효과가 얻어질 수 있으며, 이것은 SBH에서의 변화의 크기를 더 크게 만든다. 그러나, 각 계면층의 막 두께가 2nm 이상이면, 접촉 저항은 넓은 밴드갭에 의하여 높게 된다. 그러므로, 넓은 밴드갭을 갖는 재료로 제조된 막이 계면층으로서 사용되는 경우, 각 막의 두께는, 접촉 저항을 증가시키지 않도록 밴드갭의 폭에 따라서 작게 되어야만 한다.
또한, p형 MISFET에서, 접촉 저항은, p+형 확산층과 Ni3Si로 제조된 실리사이드층 사이에 실리콘 질화막으로 계면층을 형성함으로써 감소될 수 있다. 그러나, 그러한 경우, Er 분리층은 실리사이드 및 실리콘 질화막 사이에 존재하지 않는다. 본 실시예의 이 p형 MISFET 및 n형 MISFET는 CMISFET를 얻을 수 있도록 동일한 실리콘 기판상에 형성된다.
상술된 바와 같이, 본 실시예에 따르면, 실리사이드와 n형 MISFET의 소스 및 드레인 사이의 계면 저항은 감소될 수 있다.
(제4 실시예)
도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다. 본 실시예 의 반도체 장치는, n형 MISFET(30C) 및 p형 MISFET(40B)를 포함하는 CMISFET이다. n형 MISFET(30C)는 p형 실리콘 기판(1)의 p형 웰(30) 상에 형성되며, 게이트 전극(6)이 게이트 전극(6A)으로 대체되는 것을 제외하면, 도 1에 도시된 제1 실시예의 n형 MISFET(30)와 동일한 구조를 갖는다. 이 게이트 전극(6A)은 2nm이하의 막두께를 갖는 실리콘 이산화물로 제조된 게이트 절연막(5) 상에 형성된 Ni3Si층(181), 및 Ni3Si층(181)과 게이트 절연막(5) 사이에서 분리된 Er 을 갖는 Er 분리층(201)을 포함한다. 이 Er 분리층(201)에서, Er은 2x1014cm-2 이상의 면적 밀도를 가지고 분리된다. Er 분리층(201)의 두께는 1nm 이하이다.
한편, p형 MISFET(40B)는 p형 실리콘 기판(1)의 n형 웰(4) 상에 형성되며, 게이트 전극(7)이 게이트 전극(7A)으로 대체되는 것을 제외하면, 도 1에 도시된 제1 실시예의 p형 MISFET(40)와 동일한 구조를 갖는다. 이 게이트 전극(7A)은 2 nm 이하의 막두께를 갖는 실리콘 이산화물로 제조된 게이트 절연막(5) 상에 형성된 Ni3Si층(183)을 포함한다. 이 게이트 전극(7A)에서는, Er 분리층은 형성되지 않는다. 따라서, 게이트 전극(7A)은 완전하게 실리사이드화된다.
본 실시예에서, 게이트 절연막 및 게이트 전극으로 형성된 각 게이트 구조의 소스 및 드레인 사이의 거리(게이트 길이)는 30nm 이하가 바람직하다.
본 실시예에서, 두 도전형의 트랜지스터의 소스 및 드레인 구조의 실리사이드층은 게이트 전극과 동일하다. 그러므로, 접촉 저항은 제1 실시예에서처럼 감소 될 수 있다.
또한, 본 실시예의 CMISFET의 게이트 전극은, 제1 실시예의 CMISFET의 다결정 실리콘층을 갖는 게이트 전극의 일함수와 동일한 일함수를 갖는 것이 바람직하다. 특히, n형 MISFET에서의 일함수는 Si의 전도대 단부의 4.05eV 가 바람직하며, p형 MISFET에서의 일함수는 Si의 가전자대 단부의 5.17eV가 바람직하다. 그러나, 동작 임계 전압은, 일함수가 각 금지대 단부로부터 ±0.3eV 내에 있기만 하면, 채널에서의 불순물 농도를 조정함으로써 제어될 수 있다. 따라서, 일함수가 n형 MIS 트랜지스터에서 3.75eV 내지 4.35eV의 범위에 있으며, p형 MIS 트랜지스터에서 4.87 eV 내지 5.47eV의 범위에 있는 경우에, 원하는 동작 임계 전압이 얻어질 수 있다. 여기서, "일함수"는 일반적으로, 게이트 전극과 게이트 절연막 사이의 계면에서 유효한 일함수이며, MIS 커패시터의 커패시턴스-전압 특성을 갖는 플랫-밴드 전압을 갖는 게이트 산화막의 두께가 0인 경우에, Si 기판에서의 불순물 농도 및 외삽값(extrapolation value)에 의하여 결정된 값으로 나타낸다. 만일 게이트 절연막이 실리콘 산화막이면, 게이트 전극과 게이트 절연막 사이의 계면에서의 피닝 계수는 1이며, 게이트 전극 재료의 진공 일함수, 또는 트랜지스터의 동작 전압 및 페르미 레벨을 결정하는, 계면에서의 일함수는 동일하게 된다. 본 실시예의 p형 MISFET의 게이트 전극은 Ni3Si이기 때문에, 일함수는 4.9eV이며, 이것은 p형 MISFET에 대하여 요구되는 값이다.
한편, n형 MISFET에서, 게이트 전극과 게이트 절연막 사이의 계면에서의 일 함수는 Er 분리층(202)에 의하여 조절된다. 2x1014cm- 2 의 Er 분리층(202)이 삽입되면, 도 2에 도시된 바와 같이, 0.3의 피닝 계수를 갖는 실리콘과의 계면에서의 SBH의 변화는 0.26eV 이다. 그러나, 게이트 전극의 경우와 같이, 0.26eV의 변화는 1의 피닝 계수를 갖는 실리콘 산화막과의 계면에서의 일함수의 변화이고, 따라서, 여기서 그 조절 효과는 실리콘과의 계면에서의 조절 효과보다 약 3.34배 크다. 결과적으로, 본 실시예에서의 n형 MISFET에서, 0.87 eV(=0.26eV x 3.34)의 감소가 일함수에서 발생되고, 4.03 eV의 일함수가 얻어진다. 실리콘 산화막과는 다르게 1보다 작은 피닝 계수를 갖는 게이트 절연막이 사용되는 경우에, 계면에서의 첨가된 금속 원소의 면적 밀도는, 일함수가 상술된 범위 내에 존재하도록 조정되어야한다.
따라서, 본 실시예의 구조에 의해, 소스 및 드레인의 접촉 저항은 낮게 될 수 있으며, 동시에, 게이트 전극의 일함수가 제어될 수 있다. 본 실시예에서, 게이트 전극은 금속성 특성을 갖는 실리사이드이며, 게이트 전극이 다결정 실리콘으로 제조된 경우에 그 장치의 고성능을 방해하는 게이트 전극의 공핍(depletion)을 제한할 수 있다. 또한, 제조 방법에 대해 이후에 설명되는 바와 같이, 금속 게이트 전극은, 게이트, 및 소스와 드레인이 동일한 구조를 갖기 때문에, 종래의 경우보다 좀 더 용이하게 형성될 수 있다.
상술된 바와 같이, 본 실시예에 따르면, n형 MISFET의 실리사이드와 소스 및 드레인 사이의 계면 저항을 감소시킬 수 있다.
(제5 실시예)
도 6은 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다. 본 실시예의 반도체 장치는, n형 MISFET(30D) 및 p형 MISFET(40C)를 포함하는 CMISFET이다. n형 MISFET(30D)는 p형 실리콘 기판(1)의 p형 웰(3) 상에 형성되며, SiO2로 제조된 게이트 절연막(5)이, 주성분으로서 Hf를 함유하는 고유전율 재료로 제조된 게이트 절연막(5A)으로 대체된다는 것을 제외하면, 도 1에 도시된 제1 실시예의 n형 MISFET(30)와 동일한 구조를 갖는다. p형 MISFET(40C)는 p형 실리콘 기판(1)의 n형 웰(4)에 형성되며, 게이트 절연막(5)이, 주성분으로서 Hf를 함유하는 고유전율 재료로 제조된 게이트 절연막(5A)으로 대체되는 것을 제외하면, 도 5에 도시된 제4 실시예의 p형 MISFET(40B)와 동일한 구조를 갖는다.
주성분으로서 Hf를 함유하는 고유전율 재료가 게이트 절연막으로 사용되는 경우, p형 MISFET의 게이트 절연막 상의 게이트 전극이 제1 실시예에서와 같이 높은 붕소 농도를 갖는 다결정 실리콘으로 제조되면, 트랜지스터의 임계 전압은, 페르미 레벨 피닝 현상에 의하여 더 높게 된다. 이 문제점을 극복하기 위하여, 본 실시예에서는, p형 MISFET의 게이트 절연막 상에 Ni3Si로 게이트 전극을 형성함으로써 원하는 동작 임계 전압이 얻어지며, 이와 동시에, 채널 내에서 더 많은 캐리어를 생성하도록 게이트 전극에서의 공핍이 제한된다. 그러므로, 고속 동작이 가능한 p형 MISFET를 얻을 수 있다.
본 실시예에서, n형 MISFET의 게이트 절연막과의 계면에서의 Er 농도는 5x1014cm-2 이상이 되어야 하는 것이 바람직하다. 여기서, Er 농도는 전극의 주성분인 원소의 1/10이어야 한다. 만일 Er 분리층이 제4 실시예에서와 같이 게이트 절연막과 접촉하게 되면, 게이트 절연막은 Er에 의하여 환원되어서, 장치의 신뢰성이 열화된다. 한편, 본 실시예의 구조에서, 상술된 문제점을 회피하도록, 다결정 실리콘층이 게이트 절연막과 각각의 Er 분리층 사이에 형성된다. 게이트 절연막의 주성분이 Er 산화물보다 생성을 위한 더 큰 네가티브 에너지를 갖는 금속을 포함하는 경우에, Er에 의한 그 환원 반응(reduction reaction)은 발생되지 않으며, 본 실시예의 게이트 구조를 사용할 필요가 없다. 그런 문제점은 이 소스 및 드레인에서 발생되지 않으며, SBH는, 도 2에 도시된 바와 같이 계면에서의 Er 농도가 증가함에 따라 더 작게 된다. 따라서, 기생 저항은 감소되며, 장치 성능은 더욱 개선된다.
상술된 바와 같이, 본 실시예의 n형 MISFET의 소스 및 드레인과 실리사이드 사이의 계면 저항은 또한 제1 실시예에서와 같이 감소될 수 있다.
(제6 실시예)
도 7은 본 발명의 제6 실시예에 따른 반도체 장치의 단면도이다. 본 실시예의 반도체 장치는, n형 MISFET(30E) 및 p형 MISFET(40D)를 포함하는 CMISFET이다. n형 MISFET(30E)는 p형 실리콘 기판(1)의 p형 웰(3)에 형성되며, 막두께 0.5nm의 실리콘 질화막(22)이 실리사이드층(182)와 n+형 확산층(10) 사이의 계면에 계면층으 로서 제공되는 것을 제외하면, 도 6에 도시된 제5 실시예의 n형 MISFET(30D)와 동일한 구조를 갖는다. Er 분리층(202)은 실리콘 질화막(22)을 따라 Ni3Si층(182) 쪽에 배치된다. p형 MISFET(40D)는 p형 실리콘 기판(1)의 n형 웰(4)에 형성되며, 막두께 0.5nm의 실리콘 질화막(22)이 실리사이드층(184)과 p+형 확산층(12) 사이의 계면에 계면층으로서 제공되는 것을 제외하면, 도 6에 도시된 제5 실시예의 p형 MISFET(40C)와 동일한 구조를 갖는다. 본 실시예에서의 소스 및 드레인의 확산층과 Ni3Si층 사이의 계면에서의 실리콘 질화막(22)의 배치는 도 4에 도시된 제3 실시예에서의 배치와 동일하다. 이 배치의 효과는, SBH가 전극의 진공 일함수에 따라서 변화할 수 있기 때문에, 제3 실시예에서와 동일하다. 결과적으로 접촉 저항(계면 저항)은 감소될 수 있으며, 고속 동작을 실행할 수 있는 상보 MISFET를 얻을 수 있다.
제1 내지 제6 실시예의 각각의 구조체가 벌크 실리콘 기판상에 형성되어 있으나, 이것은 SOI(Silicon-on-Insulator) 기판에 형성될 수도 있다. 그런 경우에, MISFET는 완전 공핍된 트랜지스터이다. 상술된 실시예는 또한 Fin FET와 같은 3차원 장치에 적용될 수도 있다. 상술된 임의의 실시예들의 게이트 전극 구조 및 소스/드레인 구조는 또한 Ge 기판 또는 GOI(Ge-on-Insulator) 기판상에 형성될 수도 있다. 그런 경우에, NiSi층 대신에, NiGe 층이 Ni와 Ge 사이의 고체상 반응을 통하여 형성될 수도 있다.
제1 내지 제6 실시예에서는 Si가 채널 영역에 사용되었으나, Si보다 더 큰 이동도를 갖는 인공적으로 변형된(plastically deformed) 실리콘을 사용할 수도 있다.
(제7 실시예)
이제 도 8 내지 10을 참조하여, 본 발명의 제7 실시예에 따른 반도체 장치의 제조방법이 설명된다. 도 8 내지 10은 본 실시예에 따른 반도체 장치를 제조하는 과정을 보여주는 단면도이다. 본 실시예의 방법에 의하여 제조될 반도체 장치는 도 1에 도시된 제1 실시예의 반도체 장치와 동일하다.
먼저, 도 8에 도시된 바와 같이, 소자 분리 영역(2)이 p형 실리콘 기판(1)에 형성된다. 이 소자 분리 영역(2)은 국소 산화 기술(local oxidation technique) 또는 얕은 트렌치 기술(shallow trench Technology)에 의하여 형성될 수 있다. 이와 달리, 소자 분리 영역(2)은 메사(mesa) 형태를 가질 수도 있다. 그 후, 이온 주입이 실행되어서, p형 불순물 영역(p형 웰, 3) 및 n형 불순물 영역(n형 웰, 4)을 형성한다.
그 후, 게이트 절연막이 되는 실리콘 열산화막(5)이 실리콘 기판(1)의 표면에 형성된다. 고유전율 재료가 게이트 절연막으로 사용되는 경우에, 실리콘 열산화막 대신에, MOCVD 또는 ALD 에 의하여 형성된 금속산화물, 또는 거기에 첨가된 Si 또는 N을 갖는 금속 산화물이 사용될 수도 있다(도 8 참조).
그 후, 게이트 전극이 되는 다결정 실리콘층이 LPCVD(Low-Pressure Chemical Vapor Deposition)에 의하여 증착된다. 리소그래피기술에 의하여 패터닝이 실행되 며, 건식에칭에 의하여 다결정 실리콘층이 패터닝된다. 결과적으로 다결정 실리콘층(8 및 9)이 형성된다(도 8 참조).
그 후, 비소 및 붕소 이온이 주입되어서 n형 MISFET 및 p형 MISFET의 확산층(10 및 12)를 형성한다(도 8 참조). 특히, 비소는 다결정 실리콘층(8)으로 주입되고 붕소는 다결정층(9)으로 주입된다. 소스 및 드레인은 선택적 에피택셜 성장을 통한 높아진(elevated) 소스/드레인 구조를 갖게 되어, 장치 특성으로서 쇼트-채널링 효과를 제한할 수 있다. 높아진 소스/드레인 구조의 형성시, 불순물이 또한 도입될 수도 있다.
그 후, 소스 및 드레인으로부터 게이트 전극을 절연하기 위한 측벽(14)이 형성된다. 그 후, n형 MIS 트랜지스터 형성 영역만 리소그래피법에 의하여 노출되고, p형 MISFET 형성 영역은 레지스트 패턴(24) 또는 하드 마스크로 커버된다. 그 후, Er 이온을 주입한다(도 8 참조). 주입 에너지는 10 keV 내지 50 keV 이어야 하며, 도즈량은 1 x 1015 atoms cm-2 내지 1 x 1016 atoms cm-2이어야 한다.
레지스트 패턴(24) 또는 하드 마스크를 제거한 후, Ni는 스퍼터링법에 의하여 피착되어서 막두께 10nm의 Ni층(18)을 형성한다(도 9 참조). 그 후, 300℃에서 열처리가 수행되어 Ni3Si층(181,182,183 및 184)이 자체 정렬(self-aligning) 방식으로 확산층(10 및 12) 및 게이트 전극(8 및 9) 상에 형성된다. 이 때, 이온 주입을 통하여 n형 MIS 트랜지스터로 이미 도입된 Er은, "스노우플로(snowplow) 효과"에 의하여 Ni3Si와 실리콘 사이의 계면에서 분리된다. 도 11은 그 분리를 설명한다. 도 11은 SIMS 깊이 방향으로의 Er 분포를 나타내며, Er 도즈량은 5x1014cm- 2 이다. 고농도 도즈량을 가지면, 피크 농도는 더 높게 되며, 불순물 분포는 변하지 않는다. 도 11에 도시된 예의 경우에서의 주입 에너지는 50 keV 이다. 가속 전압이 낮게 되면, Er 분포는 가파르게 되며, Er 이온은 Si 표면에 더 가까운 영역으로 분포된다. 스노우플로 효과에 의하여, 피크점은 Ni3Si와의 계면으로 이동되며, 반면 Er 피크 농도는 도 11에서 볼 수 있는 바와 같이 열처리 이전과 동일하게 유지된다. 열처리 이후에, Er 프로파일은 그 가파름을 유지한다.
그 후, 측벽(14) 및 소자 분리 영역(2) 상의 미반응 Ni는 산성용액으로 선택적으로 제거되어, 도 10에 도시된 MISFET를 생성한다.
상술된 바와 같이, 본 실시예에 따르면, n형 MISFET 및 p형 MISFET의 실리사이드층과 확산층 사이의 계면 저항은 가장 간단한 가능한 과정을 통하여 더 낮아질 수 있다.
본 실시예의 제조 방법에 의하여 제조된 반도체 장치가 도 1에 도시된 제1 실시예의 반도체 장치와 동일한 구조를 가지기 때문에, 제1 실시예와 동일한 효과가 본 실시예에서 얻을 수 있다.
(제8 실시예)
이제 도 12 내지 14를 참조하여, 본 발명의 제8 실시예에 따른 반도체 장치의 제조방법이 설명된다. 도 12 내지 14는 본 실시예의 제조 방법에 의한 절차들 을 도시하는 단면도이다. 본 실시예의 방법에 의하여 제조되는 반도체 장치는 도 5에 도시된 제4 실시예의 반도체 장치와 동일하다.
먼저, 도 12에 도시된 바와 같이, 소자 분리 영역(2), 게이트 전극(8 및 9), 소스 및 드레인(10 및 12), 및 절연 측벽(14)이 형성된다. 이들 구성요소의 형성은 도 8에 도시된 제7 실시예의 제조 방법과 동일한 절차들을 통하여 수행된다. 이 때, 게이트 전극의 다결정 실리콘층(8 및 9)의 높이는 확산층(10 및 12) 상의 Ni3Si 층의 형성시의 실리콘 소비량(깊이)과 동일하다. 그런 높이로, 다결정 실리콘층(8 및 9)은 완전하게 실리사이드화된다. 게이트 절연막(5A)은 예를 들어 주성분으로서 Hf를 함유하는 고유전율 재료로 제조된다.
그 후, n형 MISFET 형성 영역만이 리소그래피 기술에 의하여 노출되며, p형 MISFET 형성 영역은 레지스트 패턴(24) 또는 하드 마스크로 커버된다. 그 후, Er 이온이 주입된다(도 12 참조). 주입 에너지는 50kev 이어야 하며, 도즈량은 1 x1015 atoms cm-2 내지 1 x1016 atoms cm- 2 이어야 한다. 레지스트 패턴(24) 또는 하드 마스크를 제거한 후, Ni가 스퍼터링 기술에 의하여 피착되어 막두께 10nm의 Ni 막을 형성한다(도 13 참조). 그 후, 300℃에서 열처리가 수행되어 Ni3Si층(181, 182, 183 및 184)이 확산층(10 및 12) 및 다결정 실리콘막(8 및 9) 상에 자체 정렬 방식으로 형성된다. 이 때, 이온 주입을 통하여 n형 MIS 트랜지스터로 이미 도입된 Er이, "스노우플로 효과"에 의하여 Ni3Si층과 실리콘 사이의 계면에서 분리된다. 따라서, Er 분리층(202)이 형성된다. 다결정 실리콘막(8 및 9)이, 게이트 절연막과의 계면 이전에 존재하는 모든 Ni와 반응하여 Ni3Si층(181 및 183)을 형성한다.
그 후, 측벽(14) 및 소자 분리 영역(2) 상의 미반응 Ni는, 황산(sulfuric acid) 및 과산화수소(hydrogen peroxide)(1:1) 용액으로 선택적으로 제거되어 도 14에 도시된 반도체 장치를 생성한다. "스노우플로 효과"는 이 경우에 동일한 효과를 가지며, Er 분리층(201)은 n형 MISFET에서의 게이트 절연막(5A)과 게이트 전극의 Ni3Si층(181) 사이의 계면에 형성된다.
상술된 바와 같이, 본 실시예에 따르면 n형 MISFET 및 p형 MISFET의 확산층과 실리사이드층 사이의 계면 저항은, 가장 간단한 가능한 과정을 통하여 더 낮게 될 수 있다.
본 실시예의 제조 방법에 의하여 제조된 반도체 장치는 도 5에 도시된 제4 실시예의 반도체 장치와 동일한 구조를 갖기 때문에, 제4 실시예와 동일한 효과를 얻을 수 있다.
본 발명의 범위로부터 벗어나지 않고, 상술된 실시예에 다양한 변형 및 변화가 행해질 수도 있다.
지금까지 설명된 바와 같이, 본 발명의 상술된 실시예의 각각에서, n형 MISFET 및 p형 MISFET에서의 확산층 상의 실리사이드층의 금속 주성분은 동일하고, n형 MISFET에서만 주성분 금속보다 작은 진공 일함수를 갖는 금속 원소가 계면에서 분리된다. 이러한 구조에 따라, 계면 저항이 n형 MISFET 및 p형 MISFET 양자에서 감소될 수 있다. 결과적으로 고속으로 동작할 수 있는 상보 MISFET가 제조될 수 있다. 또한, 제조 과정에서의 복잡성이 발생되지 않고 최소화된다.
부가적인 장점 및 변형은 당업자에게는 자명할 것이다. 따라서, 더 넓은 측면에서의 본 발명은 여기서 설명되고 도시된 상세한 설명 및 대표적인 실시예에 제한되지 않는다. 따라서, 첨부된 청구범위 및 그들의 균등물에 의하여 정의된 본 발명의 일반적 개념의 취지 또는 범위로부터 벗어나지 않고, 다양한 변형들이 이루어질 수 있다.

Claims (20)

  1. 반도체 장치로서,
    p형 반도체 기판;
    상기 반도체 기판상에서 분리되어 제공된 제1 소스 및 드레인 영역들 - 상기 제1 소스 및 드레인 영역들 각각은, n형 확산층; 상기 n형 확산층 상에 형성되며 주성분으로서 4.6eV 이상의 진공 일함수를 갖는 제1 금속 원소를 함유하는 실리사이드층; 및 스칸듐 원소들 및 란탄족 원소의 그룹으로부터 선택된 적어도 하나의 제2 금속 원소를 함유하며 가장 높은 면적 밀도가 1x 1014 cm-2 이상인 분리층을 포함하는 층을 포함하며, 1x 1014 cm-2 이상의 면적 밀도를 갖는 상기 분리층의 영역은 1nm보다 작은 두께를 가짐 - ;
    상기 반도체 기판의 상기 제1 소스 및 드레인 영역들 사이의 영역상에 제공되는 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상에 제공된 제1 게이트 전극
    을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 실리사이드층은, 상기 제1 금속 원소로서, Ni, Co, Pt, 및 Pd 중 적어도 하나를 함유하는 반도체 장치.
  3. 제2항에 있어서, 상기 실리사이드층의 성분(composition)은 가장 큰 금속 성분을 갖는 실리사이드인 반도체 장치.
  4. 제1항에 있어서, 상기 제1 게이트 전극은, 주성분으로서 상기 제1 금속 원소를 갖는 상기 실리사이드층과, 상기 제2 금속 원소를 함유하는 층을 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 n형 확산층과 상기 제2 금속 원소를 함유하는 층 사이에 제공된 절연막을 더 포함하는 반도체 장치.
  6. 제1항에 있어서, 상기 제2 금속 원소는 에르븀인 반도체 장치.
  7. p형 반도체 영역 및 n형 반도체 영역을 갖는 반도체 기판;
    n형 MISFET로서,
    상기 p형 반도체 영역에서 분리되어 제공된 제1 소스 및 드레인 영역들 - 상기 제1 소스 및 드레인 영역들 각각은, n형 확산층; 상기 n형 확산층 상에 형성되며 주성분으로서 4.6eV 이상의 진공 일함수를 갖는 주성분으로서 제1 금속 원소를 함유하는 제1 실리사이드층; 및 스칸듐 원소들 및 란탄족 원소의 그룹으로부터 선택된 적어도 하나의 제2 금속 원소를 함유하며, 가장 높은 면적 밀도가 1x 1014 cm-2 이상인 분리층을 포함하는 층을 포함하며, 1x 1014 cm-2 이상의 면적 밀도를 갖는 상기 분리층의 영역은 1nm보다 작은 두께를 가짐 - ;
    상기 p형 반도체 영역 상의 상기 제1 소스 및 드레인 영역들 사이의 영역에 제공된 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상에 제공된 제1 게이트 전극
    을 포함하는 상기 n형 MISFET; 및
    p형 MISFET로서,
    서로 분리되도록 상기 n형 반도체 영역에 제공된 제2 소스 및 드레인 영역들 - 상기 제2 소스 및 드레인 영역들 각각은, 상기 n형 반도체 영역 내의 p형 확산층; 및 상기 p형 확산층 상에 형성되며 주성분으로서 상기 제1 금속 원소를 함유하는 제2 실리사이드층을 포함함 - ;
    상기 n형 반도체 영역 상에 제공된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 제공된 제2 게이트 전극
    을 포함하는 상기 p형 MISFET
    를 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 실리사이드층은, 상기 제1 금속 원소로서, Ni, Co, Pt 및 Pd 중 적어도 하나를 함유하는 반도체 장치.
  9. 제8항에 있어서, 상기 실리사이드층의 성분은 가장 큰 금속 성분을 갖는 실리사이드인 반도체 장치.
  10. 제7항에 있어서, 상기 제1 게이트 전극은, 주성분으로서 상기 제1 금속 원소를 갖는 실리사이드층과, 상기 제2 금속 원소를 함유하는 층을 포함하는 반도체 장치.
  11. 제7항에 있어서, 상기 제2 게이트 전극은, 주성분으로서 상기 제1 금속 원소를 갖는 실리사이드층을 포함하는 반도체 장치.
  12. 제7항에 있어서, 상기 n형 확산층과, 상기 제2 금속 원소를 함유하는 층 사이에 제공된 절연막을 더 포함하는 반도체 장치.
  13. 제7항에 있어서, 상기 제2 금속 원소는 에르븀인 반도체 장치.
  14. p형 반도체 기판;
    p형 반도체 기판에서 분리되어 제공된 소스 및 드레인 영역들 - 상기 소스 및 드레인 영역들 각각은, 주성분으로서 4.6eV 이상의 진공 일함수를 갖는 제1 금속 원소를 함유하는 실리사이드층; 및 스칸듐 원소들 및 란탄족 원소의 그룹으로부터 선택된 적어도 하나의 제2 금속 원소를 함유하며, 가장 높은 면적 밀도가 1x 1014 cm-2 이상인 분리층을 포함하는 층을 포함하며, 1x1014cm-2 이상의 면적 밀도를 갖는 상기 분리층의 각 영역은 1nm보다 작은 두께를 가짐 - ;
    상기 반도체 기판상의 상기 소스 및 드레인 영역들 사이의 영역상에 제공되는 게이트 절연막; 및
    상기 게이트 절연막 상에 제공된 게이트 전극을 포함하는 반도체 장치.
  15. 제14항에 있어서, 상기 실리사이드층은, 상기 제1 금속 원소로서, Ni, Co, Pt, 및 Pd 중 적어도 하나를 함유하는 반도체 장치.
  16. 제15항에 있어서, 상기 실리사이드층의 성분은 가장 큰 금속 성분을 갖는 실리사이드인 반도체 장치.
  17. 제14항에 있어서, 상기 제1 게이트 전극은, 주성분으로서 상기 제1 금속 원소를 갖는 상기 실리사이드층과, 상기 제2 금속 원소를 함유하는 층을 포함하는 반도체 장치.
  18. 제14항에 있어서, 상기 제2 금속 원소는 에르븀인 반도체 장치.
  19. 스칸듐 원소들 및 란탄족 원소의 그룹으로부터 선택된 하나의 원소의 이온들 을, 반도체 기판상에 형성되어 소스 및 드레인 영역이 되는 불순물 확산 영역으로 주입하는 단계; 및
    4.6eV 이상의 진공 일함수를 갖는 금속으로 상기 불순물 확산 영역을 커버하고 상기 불순물 확산 영역에 상기 금속의 실리사이드층을 형성하도록 상기 금속에 대하여 열처리를 수행하면서, 상기 실리사이드층과 상기 불순물 확산 영역 사이의 계면, 또는 상기 실리사이드층과 상기 반도체 기판 사이의 계면에서 상기 선택된 원소를 분리시키는 단계
    를 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 선택된 원소는 에르븀인 반도체 장치의 제조 방법.
KR1020070025222A 2006-03-15 2007-03-14 반도체 장치 및 그 제조 방법 KR100868397B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006071350A JP4864498B2 (ja) 2006-03-15 2006-03-15 半導体装置およびその製造方法
JPJP-P-2006-00071350 2006-03-15

Publications (2)

Publication Number Publication Date
KR20070093908A true KR20070093908A (ko) 2007-09-19
KR100868397B1 KR100868397B1 (ko) 2008-11-11

Family

ID=38516913

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070025222A KR100868397B1 (ko) 2006-03-15 2007-03-14 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US7569891B2 (ko)
JP (1) JP4864498B2 (ko)
KR (1) KR100868397B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043880B2 (en) 2011-04-22 2018-08-07 Asm International N.V. Metal silicide, metal germanide, methods for making the same
KR20200001169A (ko) * 2018-06-27 2020-01-06 삼성전자주식회사 반도체 장치
US10553440B2 (en) 2008-12-19 2020-02-04 Asm International N.V. Methods for depositing nickel films and for making nickel silicide and nickel germanide

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008071814A (ja) * 2006-09-12 2008-03-27 Fujitsu Ltd 半導体装置及びその製造方法
JP4960125B2 (ja) * 2007-03-22 2012-06-27 株式会社東芝 半導体装置およびその製造方法
US20080272435A1 (en) * 2007-05-02 2008-11-06 Chien-Ting Lin Semiconductor device and method of forming the same
JP5221112B2 (ja) * 2007-11-29 2013-06-26 株式会社東芝 半導体装置の製造方法および半導体装置
JP5547877B2 (ja) * 2008-05-23 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20090294871A1 (en) * 2008-05-30 2009-12-03 Advanced Micro Devices, Inc. Semiconductor devices having rare earth metal silicide contact layers and methods for fabricating the same
US9054194B2 (en) 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
TWI397154B (zh) * 2010-01-21 2013-05-21 Great Power Semiconductor Corp 具有蕭特基二極體之溝槽式功率半導體結構及其製造方法
CN103972089B (zh) * 2013-01-28 2018-09-18 中国科学院微电子研究所 半导体器件及其制造方法
KR20140121617A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10763328B2 (en) * 2018-10-04 2020-09-01 Globalfoundries Inc. Epitaxial semiconductor material grown with enhanced local isotropy
WO2021021381A1 (en) * 2019-08-01 2021-02-04 Applied Materials, Inc. Arsenic diffusion profile engineering for transistors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261588A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体装置
JP4492783B2 (ja) * 2001-09-12 2010-06-30 日本電気株式会社 半導体装置及びその製造方法
JP2004140262A (ja) * 2002-10-18 2004-05-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2004247460A (ja) * 2003-02-13 2004-09-02 Renesas Technology Corp 半導体装置
JP4439358B2 (ja) 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
JP2005093907A (ja) * 2003-09-19 2005-04-07 Sharp Corp 半導体装置およびその製造方法
BE1015721A3 (nl) * 2003-10-17 2005-07-05 Imec Inter Uni Micro Electr Werkwijze voor het reduceren van de contactweerstand van de aansluitgebieden van een halfgeleiderinrichting.
JP4515077B2 (ja) * 2003-11-13 2010-07-28 富士通株式会社 半導体装置の製造方法
JP4473710B2 (ja) * 2003-12-05 2010-06-02 株式会社東芝 半導体装置
JP2006060045A (ja) * 2004-08-20 2006-03-02 Toshiba Corp 半導体装置
JP2006196646A (ja) * 2005-01-13 2006-07-27 Renesas Technology Corp 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10553440B2 (en) 2008-12-19 2020-02-04 Asm International N.V. Methods for depositing nickel films and for making nickel silicide and nickel germanide
US10043880B2 (en) 2011-04-22 2018-08-07 Asm International N.V. Metal silicide, metal germanide, methods for making the same
KR20180114536A (ko) * 2011-04-22 2018-10-18 에이에스엠 인터내셔널 엔.브이. 금속 실리사이드, 금속 저머나이드, 이들의 제조 방법 및 니켈 박막 퇴적
KR20200001169A (ko) * 2018-06-27 2020-01-06 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US20070215956A1 (en) 2007-09-20
JP4864498B2 (ja) 2012-02-01
KR100868397B1 (ko) 2008-11-11
US7569891B2 (en) 2009-08-04
JP2007250781A (ja) 2007-09-27

Similar Documents

Publication Publication Date Title
KR100868397B1 (ko) 반도체 장치 및 그 제조 방법
US7229873B2 (en) Process for manufacturing dual work function metal gates in a microelectronics device
TWI234283B (en) Novel field effect transistor and method of fabrication
KR100911743B1 (ko) 반도체 디바이스 및 이의 제조 방법
JP5669954B2 (ja) 高Ｋ／金属ゲートＭＯＳＦＥＴを有するＶｔ調整及び短チャネル制御のための構造体及び方法。
CN101421839B (zh) 使用金属/金属氮化物双层结构作为自对准强按比例缩放cmos器件中的栅电极
US7528024B2 (en) Dual work function metal gate integration in semiconductor devices
US7863126B2 (en) Fabrication of a CMOS structure with a high-k dielectric layer oxidizing an aluminum layer in PFET region
JP5199104B2 (ja) 二重の閾値電圧制御手段を有する低閾値電圧の半導体デバイス
KR101237153B1 (ko) 반도체 장치 및 그 제조 방법
US20050205896A1 (en) Transistor with dopant-bearing metal in source and drain
US20060208320A1 (en) MIS-type semiconductor device
JP4939960B2 (ja) 半導体装置およびその製造方法
JP5569173B2 (ja) 半導体装置の製造方法及び半導体装置
US9082877B2 (en) Complementary metal oxide semiconductor (CMOS) device having gate structures connected by a metal gate conductor
WO2009093295A1 (ja) 半導体装置及びその製造方法
KR20110107852A (ko) 로직 트랜지스터들과 집적된 프로그램가능 하이-케이/금속 게이트 메모리 트랜지스터들을 위한 스페이서 및 게이트 유전체 구조 및 그 구조를 형성하는 방법
JP2009290200A (ja) 二重仕事関数半導体デバイスおよびその製造方法
JP2008124393A (ja) 半導体装置の製造方法
KR101539416B1 (ko) 증착 비균일성을 감소시킴으로써 채널 반도체 합금을 포함하는 트랜지스터에서의 임계 전압 변화의 감소
WO2011057492A1 (zh) 一种半导体器件及其制造方法
JP2007251066A (ja) 半導体装置の製造方法
JP2007201063A (ja) 半導体装置及びその製造方法
EP1784857B1 (en) Cmos semiconductor device
JP4401358B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121023

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131018

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee