KR20200001169A - 반도체 장치 - Google Patents

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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 및 제2 영역을 갖는 기판, 제1 영역 상에 배치되며, 제1 도전층을 포함하는 제1 게이트 전극층, 및 제2 영역 상에 배치되며, 제1 도전층, 제1 도전층 상에 배치되는 제2 도전층, 및 제2 도전층 상에 배치되는 배리어 금속층을 포함하는 제2 게이트 전극층을 포함하고, 제1 게이트 전극층의 상면은 제2 게이트 전극층의 상면보다 낮은 높이 레벨에 위치한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 반도체 장치 내의 트랜지스터들의 크기 축소(scaling down)가 점점 가속화되고 있어, 축소된 크기를 가지면서도 다양한 동작 전압을 제공할 수 있는 트랜지스터들을 형성하기 위한 방법들이 연구되고 있다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역 상에 배치되며, 제1 도전층을 포함하는 제1 게이트 전극층, 및 상기 제2 영역 상에 배치되며, 상기 제1 도전층, 상기 제1 도전층 상에 배치되는 제2 도전층, 및 상기 제2 도전층 상에 배치되는 배리어 금속층을 포함하는 제2 게이트 전극층을 포함하고, 상기 제1 게이트 전극층의 상면은 상기 제2 게이트 전극층의 상면보다 낮은 높이 레벨에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역 상에 배치되며, 제1 도전층을 포함하는 제1 게이트 전극층, 및 상기 제2 영역 상에 배치되며, 상기 제1 도전층 및 상기 제1 도전층 상에 배치되며 상기 제1 도전층보다 작은 일함수를 가지는 제2 도전층을 포함하는 제2 게이트 전극층을 포함하고, 상기 제1 게이트 전극층에서 상기 제1 도전층은 일정한 폭을 가지며, 상기 제2 게이트 전극층에서 상기 제2 도전층은 상부의 폭이 하부의 폭보다 큰 형상을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 동일한 도전형의 불순물을 갖는 제1 및 제2 영역을 갖는 반도체 기판, 상기 제1 영역 상에 배치되며, 제1 도전층을 포함하는 제1 게이트 전극층, 및 상기 제2 영역 상에 배치되며, 상기 제1 도전층 및 상기 제1 도전층 상에 배치되는 제2 도전층을 포함하는 제2 게이트 전극층을 포함하고, 상기 제2 게이트 전극층은 상기 제1 게이트 전극층보다 두꺼운 두께를 가지며, 상기 제1 게이트 전극층을 포함하는 제1 트랜지스터는 상기 제2 게이트 전극층을 포함하는 제2 트랜지스터와 동작 전압이 다를 수 있다.
트랜지스터들의 게이트 전극층의 구조를 다양화함으로써 다양한 동작 전압을 제공하여, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a는 도 1의 반도체 장치를 각각 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', 및 Ⅴ-Ⅴ'를 따라서 절단한 단면도이다.
도 2b는 도 1의 반도체 장치를 각각 절단선 A-A', B-B', C-C', D-D', 및 E-E'를 따라서 절단한 단면도이다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도들이다.
도 4 및 도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 9a 내지 도 9l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다. 도 2a는 도 1의 반도체 장치를 각각 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', 및 Ⅴ-Ⅴ'를 따라서 절단한 단면도이다. 도 2b는 도 1의 반도체 장치를 각각 절단선 A-A', B-B', C-C', D-D', 및 E-E'를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 도 1 내지 도 2b에서는 반도체 장치의 주요 구성요소만을 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 제1 내지 제5 영역들(R1, R2, R3, R4, R5)을 갖는 기판(101), 활성 핀들(105), 소스/드레인 영역들(150), 인터페이스층들(112), 제1 및 제2 게이트 유전층들(114, 115), 게이트 스페이서층들(116), 및 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)을 포함할 수 있다. 반도체 장치(100)는, 소자 분리층들(107), 게이트 캡핑층(140) 및 층간 절연층(190)을 더 포함할 수 있다.
반도체 장치(100)는 활성 핀들(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은, 서로 교차하는 활성 핀들(105)과 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)을 중심으로 배치되는 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)을 포함할 수 있다. 예를 들어, 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)은 모두 p형 모스 전계 효과 트랜지스터들(MOSFET)일 수 있다. 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)은 서로 다른 문턱 전압(threshold voltage) 하에 구동되는 트랜지스터들일 수 있으며, 반도체 장치(100) 내에서 동일하거나 다른 회로를 구성할 수 있다.
기판(101)은 서로 다른 제1 내지 제5 영역들(R1, R2, R3, R4, R5)을 가질 수 있으며, 제1 내지 제5 영역들(R1, R2, R3, R4, R5)은 각각 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)이 배치되는 영역일 수 있다. 제1 내지 제5 영역들(R1, R2, R3, R4, R5)은 반도체 장치(100) 내에서 이격되어 배치되거나, 인접하게 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자 분리층들(107)은 도 2b에 도시된 것과 같이, 기판(101)에서 활성 핀들(105)을 정의할 수 있다. 소자 분리층들(107)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자 분리층들(107)은 인접하는 활성 핀들(105)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 실시예들에 따라, 소자 분리층들(107)은 활성 핀들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있으며, 소자 분리층들(107)의 상면 및 하면의 형상은 도시된 것에 한정되지는 않는다. 소자 분리층들(107)은 절연 물질로 이루어질 수 있다. 소자 분리층들(107)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 핀들(105)은 기판(101) 내에서 소자 분리층들(107)에 의해 정의되며, 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 소자 분리층들(107)의 사이에서 기판(101)으로부터 돌출되어 연장되는 라인 또는 바 형상을 가질 수 있다. 도 1에서는 제1 내지 제5 영역들(R1, R2, R3, R4, R5) 각각에 y 방향에서 이격되어 배치되는 한 쌍의 활성 핀들(105)이 도시되었으나, 활성 핀들(105)의 배치 형태 및 개수는 이에 한정되지는 않는다. 예를 들어, 제1 내지 제5 영역들(R1, R2, R3, R4, R5) 각각에 하나 또는 세 개 이상의 활성 핀들(105)이 배치될 수 있다.
활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 활성 핀들(105)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 양측에서 일부 리세스될 수 있으며, 리세스된 활성 핀들(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다. 따라서, 도 2b에 도시된 것과 같이, 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 하부에서 활성 핀들(105)은 상대적으로 높은 높이를 가질 수 있다. 예시적인 실시예들에서, 활성 핀들(105)은 불순물들을 포함할 수 있다.
소스/드레인 영역들(150)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 양측에서, 활성 핀들(105) 상에 배치될 수 있다. 소스/드레인 영역들(150)은 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(150)은 상면이 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태를 가질 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 소스/드레인 영역들(150)은 두 개 이상의 활성 핀들(105) 상에서 서로 연결되거나 또는 합쳐져서(merged) 하나의 소스/드레인 영역(150)을 이룰 수도 있다.
소스/드레인 영역들(150)은 에피택셜층으로 이루어질 수 있으며 불순물을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(150)은 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 소스/드레인 영역들(150)이 실리콘 게르마늄(SiGe)을 포함하는 경우, 실리콘(Si)으로 이루어진 활성 핀들(105)의 일 영역인 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)의 채널 영역에 응력을 가하여 정공의 이동도(mobility)를 향상시킬 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
인터페이스층들(112) 및 제1 및 제2 게이트 유전층들(114, 115)은 활성 핀들(105)과 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 사이에 배치될 수 있다. 제1 게이트 유전층들(114)은 제1, 제2, 제4, 및 제5 영역들(R1, R2, R3, R4, R5)에 배치될 수 있으며, 제2 게이트 유전층(115)은 제3 영역(R3)에 배치될 수 있다. 제1 및 제2 게이트 유전층들(114, 115)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 하면 및 양 측면들을 덮도록 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 및 제2 게이트 유전층들(114, 115)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 하면 상에만 형성될 수도 있다.
인터페이스층들(112)은 유전 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화막물 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 제1 및 제2 게이트 유전층들(114, 115)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 제1 게이트 유전층(114)과 제2 게이트 유전층(115)은 서로 다른 물질을 포함할 수 있다. 제2 게이트 유전층(115)은 제1 게이트 유전층(114)과 동일한 물질로 이루어지면서, 트랜지스터의 문턱 전압을 높이는 역할을 하는 원소를 더 포함할 수 있으며, 예를 들어, 란탄(La), 가돌리늄(Gd), 루테늄(Lu), 이트륨(Y), 및 스칸듐(Sc)과 같은 희토류 원소를 더 포함할 수 있다. 상기 원소들은 예를 들어, 전기 쌍극자(dipole)를 형성함으로써 문턱 전압을 높일 수 있다.
게이트 스페이서층들(116)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(116)은 소스/드레인 영역들(150)과 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)을 절연시킬 수 있다. 게이트 스페이서층들(116)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(116)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)은 활성 핀들(105)의 상부에서 활성 핀들(105)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)과 교차되는 활성 핀들(105)에는 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)의 채널 영역이 형성될 수 있다. 제1 게이트 전극층(GE1)은 제1 영역(R1)에 배치되고, 제2 게이트 전극층(GE2)은 제2 및 제3 영역들(R2, R3)에 배치되고, 제3 게이트 전극층(GE3)은 제4 영역(R4)에 배치되고, 제4 게이트 전극층(GE4)은 제5 영역(R5)에 배치될 수 있다. 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)은 제1 내지 제5 영역들(R1, R2, R3, R4, R5)에서 각각 채널 방향, 즉 x 방향을 따라, 제1 내지 제5 길이(L1, L2, L3, L4, L5)를 가질 수 있다. 제1 내지 제5 길이(L1, L2, L3, L4, L5)는 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)의 채널 길이와 동일하거나 이에 대응될 수 있다. 제1 내지 제4 길이(L1, L2, L3, L4)는 실질적으로 서로 동일하거나 유사할 수 있으며, 제5 길이(L5)보다 작을 수 있다. 예를 들어, 제1 내지 제4 길이(L1, L2, L3, L4)는 50 nm 이하의 범위를 갖고, 제5 길이(L5)는 50 nm 내지 300 nm의 범위를 가질 수 있다.
제1 게이트 전극층(GE1)은 제1 예비 도전층(120P) 및 제1 도전층(120a)을 포함하고, 제2 게이트 전극층(GE2)은 제1 도전층(120b), 제2 도전층(132), 및 배리어 금속층(134)을 포함하고, 제3 게이트 전극층(GE3)은 제1 도전층(120c), 제2 도전층(132), 배리어 금속층(134)을 포함하고, 제4 게이트 전극층(GE4)은 제1 예비 도전층(120P), 제1 도전층(120d), 제2 도전층(132), 배리어 금속층(134), 및 상부 금속층(136)을 포함할 수 있다. 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)을 이루는 각 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
제1 게이트 전극층(GE1)의 상면은 활성 핀(105)의 상면으로부터 제1 높이(H1)에 위치할 수 있다. 제2 내지 제4 게이트 전극층들(GE2, GE3, GE4)의 상면은 활성 핀(105)의 상면으로부터 제2 내지 제4 높이(H2, H3, H4)에 위치할 수 있다. 제2 및 제3 높이(H2, H3)는 제1 높이(H1)보다 클 수 있다. 제4 높이(H4)도 제1 높이(H1)보다 클 수 있으나, 이에 한정되지는 않는다. 즉, 제1 게이트 전극층(GE1)의 상면은 제2 내지 제4 게이트 전극층들(GE2, GE3, GE4)의 상면보다 낮은 높이 레벨에 위치할 수 있다. 이에 따라, 제1 게이트 전극층(GE1)의 두께는 제2 내지 제4 게이트 전극층들(GE2, GE3, GE4)의 두께보다 작을 수 있다. 제2 및 제3 높이(H2, H3)는 실질적으로 동일할 수 있으며, 제4 높이(H4)는 제2 및 제3 높이(H2, H3)와 동일하거나 유사할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 예시적인 실시예들에서, 제4 높이(H4)는 제2 및 제3 높이(H2, H3)보다 작을 수도 있다.
제1 도전층들(120a, 120b, 120c, 120d)은 제1 일함수를 가질 수 있으며, 예를 들어 금속 원소를 함유하는 층일 수 있다. 제1 도전층들(120a, 120b, 120c, 120d)은 동일한 물질로 이루어지면서, 서로 다른 두께를 갖는 층일 수 있다. 제1 도전층들(120a, 120b, 120c, 120d)은 제2 도전층(132)보다 일함수가 큰 물질을 포함할 수 있다. 예를 들어, 제1 도전층들(120a, 120b, 120c, 120d)은 TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 제1 예비 도전층(120P)은 제1 도전층(120a, 120b, 120c, 120d)과 동일한 물질로 이루어질 수 있으나, 열처리되어 결정성 및 물성이 다소 상이할 수 있으며, 이에 따라 제1 도전층들(120a, 120d)과의 계면이 구분될 수 있다.
제1 게이트 전극층(GE1)에서 제1 도전층(120a)은 제1 예비 도전층(120P) 상에 배치되며, 제1 게이트 유전층(114)과 게이트 캡핑층(140)에 의해 정의되는 공간을 제1 예비 도전층(120P)과 함께 완전히 채울 수 있다. 제1 도전층(120a)은 평평한 상면을 가질 수 있으며, 상기 상면은 게이트 캡핑층(140)과 접할 수 있다.
제2 및 제3 게이트 전극층(GE2, GE3)에서 제1 도전층(120b)은 각각 제1 및 제2 게이트 유전층(114, 115) 상에 배치되며, U자 또는 이와 유사한 형상으로 배치되어, 제1 및 제2 게이트 유전층(114, 115)과 게이트 캡핑층(140)에 의해 정의되는 공간을 완전히 채우지 않을 수 있다. 제1 도전층(120b)은 상부에서 소정 깊이로 하부에서보다 얇은 두께를 갖는 영역을 포함할 수 있다. 상기 두께는 제1 및 제2 게이트 유전층(114, 115)의 측면으로부터의 두께를 의미할 수 있다. 제1 도전층(120b)은 굴곡진 상면을 가질 수 있으며, 도시된 것과 같이 오목한 영역을 갖는 상면을 가질 수 있다.
제3 게이트 전극층(GE3)에서 제1 도전층(120c)은 제1 게이트 유전층(114) 상에 배치되며, U자 또는 이와 유사한 형상으로 배치되어, 제1 게이트 유전층(114)과 게이트 캡핑층(140)에 의해 정의되는 공간을 완전히 채우지 않을 수 있다. 제1 도전층(120c)은 상부에서 소정 깊이로 하부에서보다 얇은 두께를 갖는 영역을 포함할 수 있다. 특히, 제1 도전층(120c)은 이와 같이 얇은 두께를 갖는 영역 하부의 상대적으로 두꺼운 두께를 갖는 영역에서, 제2 및 제3 게이트 전극층(GE2, GE3)의 제1 도전층(120b)보다 얇은 두께를 가질 수 있다. 제1 도전층(120c)은 굴곡진 상면을 가질 수 있으며, 오목한 영역을 갖는 상면을 가질 수 있다.
제4 게이트 전극층(GE4)에서 제1 도전층(120d)은 제1 예비 도전층(120P) 상에 컨포멀(conformal)하게 배치될 수 있으며, 제1 게이트 유전층(114)과 게이트 캡핑층(140)에 의해 정의되는 공간을 완전히 채우지 않을 수 있다. 제1 도전층(120d)은 제2 및 제3 게이트 전극층(GE2, GE3)의 제1 도전층들(120b, 120c)보다 두꺼운 두께를 가질 수 있다. 제1 도전층(120d)은 단차가 형성된 상면을 가질 수 있으며, 오목한 영역을 갖는 상면을 가질 수 있다.
제2 도전층(132)은 상기 제1 일함수보다 작은 제2 일함수를 가질 수 있으며, 예를 들어 금속 원소를 함유하는 층일 수 있다. 예를 들어, 제2 도전층(132)은 알루미늄(Al)을 포함하는 합금, Al을 포함하는 도전성 금속 탄화물, Al을 포함하는 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있으며, TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다.
제2 및 제3 게이트 전극층(GE2, GE3)에서 제2 도전층(132)은 제1 도전층들(120b, 120c) 상에 배치될 수 있으며, 오목한 영역을 갖는 굴곡진 상면을 가질 수 있다. 제2 도전층(132)은 제1 도전층들(120b, 120c)을 따라 컨포멀하게 형성될 수 있으며, 상대적으로 좁은 공간을 갖는 제2 게이트 전극층(GE2)의 제1 도전층(120b)의 하부에서는 제1 도전층(120b) 사이의 공간을 채우는 형태를 가질 수 있다. 따라서, 제2 및 제3 게이트 전극층(GE2, GE3)에서 제2 도전층(132)은 U자, Y자, 또는 이와 유사한 형상을 가질 수 있다. 제2 도전층(132)은 상부의 폭이 하부의 폭보다 큰 형상을 가질 수 있다. 여기에서, 폭은 x 방향을 따라 일단에서 타단까지의 길이를 의미하며, 제2 도전층(132)의 상부 영역에서는 배리어 금속층(134)을 사이에 둔 양단 사이의 길이를 의미한다.
제4 게이트 전극층(GE4)에서 제2 도전층(132)은 제1 도전층(120d) 상에 컨포멀하게 배치될 수 있으며, 제1 도전층(120d) 사이의 공간을 완전히 채우지 않을 수 있다.
배리어 금속층(134)은 제2 도전층(132)과 다른 물질을 포함할 수 있으며, 예를 들어, TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 상부 금속층(136)은 배리어 금속층(134)과 다른 물질을 포함할 수 있으며, 예를 들어, TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 다만, 배리어 금속층(134) 및 상부 금속층(136)은 반드시 금속 물질로 이루어져야하는 것은 아니며, 실시예들에 따라, 폴리실리콘과 같은 반도체 물질로 이루어질 수도 있다.
제2 및 제3 게이트 전극층(GE2, GE3)에서 배리어 금속층(134)은 제2 도전층(132) 상에 배치될 수 있으며, 제2 도전층(132) 사이의 오목한 영역을 완전히 채울 수 있다. 배리어 금속층(134)은 게이트 캡핑층(140)과의 접하는 평평한 상면을 가질 수 있다. 제2 및 제3 게이트 전극층(GE2, GE3)에서 배리어 금속층(134)은 상부보다 하부에서 좁은 폭을 가질 수 있다. 특히, 제3 게이트 전극층(GE3)에서 배리어 금속층(134)은 하부에서 얇고 길게 연장되는 돌출부를 가질 수 있다. 다만, 제2 및 제3 게이트 전극층(GE2, GE3)에서 배리어 금속층(134)의 구체적인 형상은, 제2 및 제3 게이트 전극층들(GE2, GE3)의 제2 내지 제4 길이(L2, L3, L4), 제1 및 제2 도전층(120b, 120c, 132)의 두께 등에 따라 변경될 수 있다.
제4 게이트 전극층(GE4)에서 배리어 금속층(134)은 제2 도전층(132) 사이의 공간을 거의 또는 완전히 채울 수 있다. 상부 금속층(136)은 제4 게이트 전극층(GE4)에서 적어도 배리어 금속층(134) 상에 배치될 수 있으며, 제2 도전층(132) 및 제1 도전층(120d)의 상부로 연장될 수도 있다. 상부 금속층(136)은 일정하지 않은 두께를 가질 수 있으나, 이에 한정되지는 않는다.
제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)은 모두 동일한 도전형의 MOSFET이면서 서로 다른 문턱 전압을 가질 수 있으며, 이에 따라 서로 다른 동작 전압을 가질 수 있다. 예를 들어, 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)은 모두 p형 MOSFET일 수 있다. 제1 트랜지스터(10)는 가장 작은 문턱 전압 및 동작 전압을 가질 수 있으며, 제2 트랜지스터(20)는 제1 트랜지스터(10)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 또한, 제3 트랜지스터(30)는 제2 트랜지스터(20)보다 큰 문턱 전압 및 동작 전압을 가질 수 있으며, 제4 트랜지스터(40)는 제3 트랜지스터(30)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 제5 트랜지스터(50)는 제4 트랜지스터(40)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 본 명세서에서, 문턱 전압 및 동작 전압의 크기는 절대값으로 비교될 수 있다. 이와 같은 제1, 제2, 및 제4 트랜지스터들(10, 20, 40) 사이에서의 문턱 전압 및 동작 전압의 차이는 제1 내지 제3 게이트 전극층들(GE1, GE2, GE3)의 구조의 차이에 의한 것일 수 있다. 또한, 제2 및 제3 트랜지스터들(20, 30) 사이에서의 문턱 전압 및 동작 전압의 차이는 제1 게이트 유전층(114)과 제2 게이트 유전층(115)의 차이에 의한 것일 수 있다.
제1 도전층(120a, 120b, 120c)이 TiN으로 이루어지고, 제2 도전층(132)이 TiAlC로 이루어진 일 실시예에서, 제1 트랜지스터(10)의 구조를 갖는 경우, 제2 트랜지스터(20)의 구조를 갖는 경우에 비하여 문턱 전압이 약 47 mV 감소하였다. 또한, 제1 게이트 전극층(GE1)과 제2 게이트 유전층(115)을 포함하는 트랜지스터 구조를 갖는 경우, 제3 트랜지스터(30)의 구조를 갖는 경우에 비하여 문턱 전압이 약 60 mV 감소하였다. 이로부터, 제2 도전층(132)이 없는 제1 게이트 전극층(GE1)을 갖는 경우, p형 MOSFET의 문턱 전압이 감소함을 알 수 있다.
예시적인 실시예들에서, 반도체 장치(100)는 제2 게이트 유전층(115)과 제3 게이트 전극층(GE3)을 가지는 제6 트랜지스터 및/또는 제2 게이트 유전층(115)과 제4 게이트 전극층(GE4)을 가지는 제7 트랜지스터를 더 포함할 수 있다. 이 경우, 상기 제6 트랜지스터는 제4 트랜지스터(40)보다 큰 문턱 전압 및 동작 전압을 가질 수 있고, 상기 제7 트랜지스터는 제5 트랜지스터(50)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 상대적으로 채널 길이가 긴 트랜지스터의 경우에도, 제1 내지 제4 트랜지스터들(10, 20, 30, 40)과 유사하게 제1 및 제2 게이트 유전층(114, 115) 및 제1 및 제2 도전층들(120a, 120b, 120c, 120d, 132)의 상대적인 비율 조절을 통해 서로 다른 문턱 전압 및 동작 전압을 갖는 4개 이상의 트랜지스터들이 제공될 수 있다.
또한, 예시적인 실시예들에서, 반도체 장치(100)는 제2 내지 제5 트랜지스터들(20, 30, 40, 50) 중 적어도 하나를 포함하지 않을 수도 있다. 예를 들어, 반도체 장치(100)는 제1 및 제2 트랜지스터들(10, 20)만을 포함하거나, 제1 및 제4 트랜지스터들(10, 40)만을 포함할 수도 있다. 이와 같이 반도체 장치(100) 내에 포함되는 트랜지스터들의 종류는 반도체 장치(100)에서 요구되는 동작 전압의 범위들에 따라 다양하게 선택될 수 있을 것이다.
게이트 캡핑층(140)은 제1 내지 제5 게이트 전극층들(GE1, GE2, GE3, GE4, GE5) 상에서, 게이트 스페이서층들(116) 사이의 영역을 채우도록 배치될 수 있다. 게이트 캡핑층(140)은 제1 게이트 전극층(GE1) 상에서 제1 두께(T1)를 갖고, 제2 내지 제4 게이트 전극층들(GE2, GE3, GE4) 상에서 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 가질 수 있다. 다만, 실시예들에 따라, 게이트 캡핑층(140)의 두께는 다양하게 변경될 수 있다.
층간 절연층(190)은 소자 분리층들(107), 소스/드레인 영역들(150), 및 제1 내지 제5 게이트 전극층들(GE1, GE2, GE3, GE4, GE5)의 상면을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도들이다. 도 3a 내지 도 3c에서는, 도 2a의 'A' 영역에 대응하는 영역을 도시한다.
도 3a를 참조하면, 도 2a의 제2 게이트 전극층(GE2)을 확대하여 도시한다. 제2 게이트 전극층(GE2)은 제1 게이트 유전층(114)과 동일한 높이에 상면을 가질 수 있다.
제2 게이트 전극층(GE2)에서, 제2 도전층(132)은 상부 영역에서 제1 폭(W1)을 가지고, 하부 영역에서 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 배리어 금속층(134)은 제2 도전층(132)의 상부에서 제2 도전층(132)으로 둘러싸이도록 배치될 수 있다. 배리어 금속층(134)도 상부에서의 폭이 하부에서의 폭보다 클 수 있다. 배리어 금속층(134)은 제2 도전층(132)이 상대적으로 큰 폭을 갖는 영역에만 배치될 수 있으며, 하부로 연장되지 않을 수 있다.
도 3b를 참조하면, 제2 게이트 전극층(GE2a)은 제1 게이트 유전층(114a)의 상면보다 높은 레벨에 위치하는 상면을 가질 수있다. 제2 게이트 전극층(GE2a)의 제1 도전층(120b)은 제2 게이트 전극층(GE2a)의 가장자리 영역에서 제1 게이트 유전층(114a)의 상면을 덮을 수 있다. 이에 따라, 제2 도전층(132) 및 배리어 금속층(134)의 프로파일도 대응되게 변경될 수 있다.
이와 같이 축소된 제1 게이트 유전층(114a)의 높이는, 하기에 도 9h를 참조하여 설명하는 공정 중에, 제1 게이트 유전층(114a)의 일부가 제1 및 제2 층들(122, 124)과 함께 식각되어 형성될 수 있다.
도 3c를 참조하면, 제2 게이트 전극층(GE2b)은, 도 3a 및 도 3b에서와 달리, 평평하지 않은 상면을 가질 수 있다. 제2 게이트 전극층(GE2b)은 곡면으로 이루어진 상면을 가질 수 있으며, 중앙으로 갈수록 게이트 캡핑층(140)이 두꺼워지는 형태의 오목한 상면을 가질 수 있다.
이와 같은 제2 게이트 전극층(GE2b)의 상면의 형상은, 하기에 도 9l을 참조하여 설명하는 공정 중에, 영역에 따라 식각제의 흐름이 달라 식각률이 달라짐으로써 발생할 수 있다.
도 3a 내지 도 3c를 참조하여 상술한 것과 같이, 제2 게이트 전극층(GE2)을 이루는 각 층들의 형상 및 주변층들의 형상은 실시예들에서 다양하게 변경될 수 있다. 이와 유사하게, 도 2a를 참조하여 상술한 다른 게이트 전극층들(GE1, GE3, GE4)에서도, 게이트 전극층들(GE1, GE3, GE4)을 이루는 각 층들의 형상 및 주변층들과의 상대적인 배치 관계들은 실시예들에서 다양하게 변경될 수 있을 것이다.
도 4 및 도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 4를 참조하면, 반도체 장치(100a)에서, 기판(101)은 제1 내지 제5 영역들(R1, R2, R3, R4, R5a)을 가질 수 있다. 반도체 장치(100a)는 제1 내지 제5 영역들(R1, R2, R3, R4, R5a)에 배치되며, 제1 내지 제3 게이트 전극층들(GE1, GE2, GE3)을 포함하는 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50a)을 포함할 수 있다.
제1 내지 제4 트랜지스터들(10, 20, 30, 40)은 각각 도 2a의 제1 내지 제4 트랜지스터들(10, 20, 30, 40)과 동일할 수 있다. 따라서, 반도체 장치(100a)는 도 2a의 반도체 장치(100)와 비교하여, 도 2a의 제5 트랜지스터(50) 대신 제5 트랜지스터(50a)를 포함하는 것으로 이해될 수 있다. 다만, 실시예들에 따라, 반도체 장치(100a)도 도 2a의 제5 트랜지스터(50)를 더 포함할 수 있을 것이다.
제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50a)은 모두 p형 MOSFET일 수 있다. 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50a)은 서로 다른 문턱 전압을 가질 수 있으며, 이에 따라 서로 다른 동작 전압을 가질 수 있다. 제5 트랜지스터(50a)는 제4 트랜지스터(40)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 따라서, 제1 트랜지스터(10)에서 제5 트랜지스터(50a)로 가면서 문턱 전압 및 동작 전압이 증가될 수 있다.
제5 트랜지스터(50a)는 제4 트랜지스터(40)와 동일한 게이트 전극층(GE3)을 가질 수 있다. 다만, 제5 트랜지스터(50a)는 제4 트랜지스터(40)와 달리 제2 게이트 유전층(115)을 가질 수 있다. 이에 의해, 제5 트랜지스터(50a)는 제4 트랜지스터(40)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다.
도 5를 참조하면, 반도체 장치(100b)에서, 기판(101)은 제1 내지 제5 영역들(R1, R2b, R3b, R4, R5)을 가질 수 있다. 반도체 장치(100b)는 제1 내지 제5 영역들(R1, R2b, R3b, R4, R5)에 배치되며, 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)을 포함하는 제1 내지 제5 트랜지스터들(10, 20b, 30b, 40, 50)을 포함할 수 있다.
제1, 제4, 및 제5 트랜지스터들(10, 40, 50)은 각각 도 2a의 제1, 제4, 및 제5 트랜지스터들(10, 40, 50)과 동일할 수 있으며, 제3 트랜지스터(30b)는 도 2a의 제2 트랜지스터(20)와 동일할 수 있다. 따라서, 반도체 장치(100b)는 도 2a의 반도체 장치(100)와 비교하여, 도 2a의 제3 트랜지스터(30) 대신 제2 트랜지스터(20b)를 포함하는 것으로 이해될 수 있다. 실시예들에 따라, 반도체 장치(100b)도 도 4의 제5 트랜지스터(50a)를 더 포함할 수 있을 것이다.
제1 내지 제5 트랜지스터들(10, 20b, 30b, 40, 50)은 모두 p형 MOSFET일 수 있다. 제1 내지 제5 트랜지스터들(10, 20b, 30b, 40, 50)은 서로 다른 문턱 전압을 가질 수 있으며, 이에 따라 서로 다른 동작 전압을 가질 수 있다. 제1 트랜지스터(10)는 가장 작은 문턱 전압 및 동작 전압을 가질 수 있으며, 제2 트랜지스터(20b)는 제1 트랜지스터(10)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 또한, 제3 트랜지스터(30b)는 제2 트랜지스터(20b)보다 큰 문턱 전압 및 동작 전압을 가질 수 있으며, 제4 트랜지스터(40)는 제3 트랜지스터(30b)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 제5 트랜지스터(50)는 제4 트랜지스터(40)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다.
제2 트랜지스터(20b)는 제1 트랜지스터(10)와 동일한 게이트 전극층(GE1)을 가질 수 있다. 다만, 제2 트랜지스터(20b)는 제1 트랜지스터(10)와 달리 제2 게이트 유전층(115)을 가질 수 있다. 이에 의해, 제2 트랜지스터(20b)는 제1 트랜지스터(10)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6을 참조하면, 반도체 장치(100c)는 도 2a의 반도체 장치(100)와 달리, 게이트 캡핑층(140)을 포함하지 않을 수 있다. 이에 따라, 제1 내지 제5 트랜지스터들(10c, 20c, 30c, 40c, 50c)에서 제1 내지 제4 게이트 전극층들(GE1c, GE2c, GE3c, GE4c)은 도 2a의 반도체 장치(100)에서보다 상대적으로 두꺼운 두께를 가질 수 있다.
제2 및 제3 게이트 전극층들(GE2c, GE3c)에서 배리어 금속층들(134)은 중심에서 상하로 길게 배치될 수 있다. 제4 게이트 전극층(GE4c)에서 상부 금속층(136)은 중심에서 배리어 금속층(134) 사이를 채우는 형태로 배치될 수 있다. 이와 같이 실시예들에서, 게이트 캡핑층(140)은 다양한 두께로 배치될 수 있으며, 생략될 수도 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 7을 참조하면, 반도체 장치(100d)는 제6 내지 제9 영역들(R6, R7, R8, R9)을 갖는 기판(101), 활성 핀들(105), 소스/드레인 영역들(150), 인터페이스층들(112), 제1 및 제2 게이트 유전층들(114, 115), 게이트 스페이서층들(116), 및 제5 및 제6 게이트 전극층들(GE5, GE6)을 포함할 수 있다. 반도체 장치(100d)는, 소자 분리층들(107), 게이트 캡핑층(140) 및 층간 절연층(190)을 더 포함할 수 있다.
반도체 장치(100d)는 서로 교차하는 활성 핀들(105)과 제5 및 제6 게이트 전극층들(GE5, GE6)을 중심으로 배치되는 제6 내지 제9 트랜지스터들(60, 70, 80, 90)을 포함할 수 있다. 예를 들어, 제6 내지 제9 트랜지스터들(60, 70, 80, 90)은 모두 n형 MOSFET일 수 있다. 제6 내지 제9 트랜지스터들(60, 70, 80, 90)은 서로 다른 문턱 전압 하에 구동되는 트랜지스터들일 수 있다. 예시적인 실시예들에서, 도 1 내지 도 6을 참조하여 상술한 반도체 장치들(100, 100a, 100b, 100c)은 반도체 장치(100d)를 더 포함하거나, 반도체 장치(100d)의 제6 내지 제9 트랜지스터들(60, 70, 80, 90) 중 적어도 하나를 더 포함할 수 있다.
제6 트랜지스터(60)는 제2 게이트 유전층(115) 및 제5 게이트 전극층(GE5)을 포함하고, 제7 트랜지스터(70)는 제1 게이트 유전층(114) 및 제5 게이트 전극층(GE5)을 포함할 수 있다. 제8 트랜지스터(80)는 제2 게이트 유전층(115) 및 제6 게이트 전극층(GE6)을 포함하고, 제9 트랜지스터(90)는 제1 게이트 유전층(114) 및 제6 게이트 전극층(GE6)을 포함할 수 있다. 제5 및 제6 게이트 전극층들(GE5, GE6)은 채널 방향, 즉 x 방향을 따라, 실질적으로 동일한 폭을 가질 수 있다. 상기 폭은 도 1의 제1 내지 제4 길이(L1, L2, L3, L4)와 실질적으로 동일하거나 유사할 수 있다. 제5 및 제6 게이트 전극층들(GE5, GE6)의 상면은 평평할 수 있으며, 서로 실질적으로 동일한 높이에 위치할 수 있다.
제5 게이트 전극층(GE5)은 제1 도전층(120e), 제2 도전층(132), 배리어 금속층(134)을 포함하고, 제6 게이트 전극층(GE6)은 제1 도전층(120f), 제2 도전층(132), 배리어 금속층(134)을 포함할 수 있다. 제5 및 제6 게이트 전극층들(GE5, GE6)에서, 제1 도전층들(120e, 120f)의 두께는 서로 다를 수 있으며, 제5 게이트 전극층(GE5)에서의 제1 도전층(120e)의 두께가 제6 게이트 전극층(GE6)에서의 제1 도전층(120f)의 두께보다 얇을 수 있다. 제6 게이트 전극층(GE6)에서의 제1 도전층(120f)의 두께는 도 2a의 제3 게이트 전극층(GE3)의 제1 도전층(120c)의 두께보다 얇을 수 있다. 이에 따라, 제5 및 제6 게이트 전극층들(GE5, GE6)에서 배리어 금속층들(134)의 두께도 서로 다를 수 있다. 또한, 실시예들에 따라, 제5 게이트 전극층(GE5)은 배리어 금속층(134) 상의 상부 금속층(136)(도 2a 참조)을 더 포함할 수도 있다.
제6 내지 제9 트랜지스터들(60, 70, 80, 90)은 서로 다른 문턱 전압을 가질 수 있으며, 이에 따라 서로 다른 동작 전압을 가질 수 있다. 제6 트랜지스터(60)는 가장 작은 문턱 전압 및 동작 전압을 가질 수 있으며, 제7 트랜지스터(70)는 제6 트랜지스터(60)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 또한, 제8 트랜지스터(80)는 제7 트랜지스터(70)보다 큰 문턱 전압 및 동작 전압을 가질 수 있으며, 제9 트랜지스터(90)는 제8 트랜지스터(80)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 이와 같은 제6 내지 제9 트랜지스터들(60, 70, 80, 90)사이에서의 문턱 전압 및 동작 전압의 차이는, 제5 및 제6 게이트 전극층들(GE5, GE6)의 구조의 차이 및 제1 및 제2 게이트 유전층들(114, 115)에 의한 것일 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 9a 내지 도 9l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 8 및 도 9a를 참조하면, 제1 내지 제5 영역들(R1, R2, R3, R4, R5)을 갖는 기판(101)을 패터닝하여 활성 핀들(105), 희생 게이트 구조물(180), 및 소스/드레인 영역들(150)을 형성할 수 있다(S110). 또한, 본 단계에서, 게이트 스페이서층들(116) 및 층간 절연층(190)도 형성할 수 있다.
제1 내지 제5 영역들(R1, R2, R3, R4, R5)은 PMOS 트랜지스터 영역일 수 있으며, 기판(101)은 도전 영역, 예를 들어 불순물이 도핑된 웰 구조들을 포함할 수 있다. 활성 핀들(105)은 소자 분리층들(107)(도 2b 참조)을 형성함으로써 정의될 수 있으며, 기판(101)으로부터 돌출된 형상을 가질 수 있다. 활성 핀들(105)은 불순물 영역들을 포함할 수 있으며, 예를 들어, n형 불순물 영역들을 포함할 수 있다.
희생 게이트 구조물(180)은 후속 공정을 통해 도 2a와 같이 인터페이스층들(112), 제1 및 제2 게이트 유전층들(114, 115), 및 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)이 배치되는 영역에 형성될 수 있다. 희생 게이트 구조물(180)은 희생 게이트 절연층(182), 희생 게이트 전극층(185), 및 희생 게이트 캡핑층(186)을 포함할 수 있다. 희생 게이트 절연층(182) 및 희생 게이트 캡핑층(186)은 절연층일 수 있으며, 희생 게이트 전극층(185)은 도전층일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 희생 게이트 절연층(182)은 실리콘 산화물을 포함할 수 있으며, 희생 게이트 전극층(185)은 폴리 실리콘을 포함할 수 있고, 희생 게이트 캡핑층(186)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
게이트 스페이서층들(116)은 희생 게이트 구조물(180)의 양 측벽에 형성도리 수 있다. 게이트 스페이서층들(116)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
소스/드레인 영역들(150)은 게이트 스페이서층들(116)의 양측에서 활성 핀들(105)의 일부를 제거한 후 리세스된 활성 핀들(105) 상에 형성할 수 있다. 소스/드레인 영역들(150)은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 형성할 수 있다. 소스/드레인 영역들(150)은 불순물들이 도핑된 반도체 물질, 예를 들어, Si, SiGe, 또는 SiC을 포함할 수 있다. 특히, 소스/드레인 영역들(150)은 p형 불순물들을 포함할 수 있다. 불순물들은 소스/드레인 영역들(150)의 형성 중에 인-시추(in-situ)로 도핑되거나, 성장 후에 별도로 주입될 수 있다. 소스/드레인 영역들(150)은 성장 과정에서 결정학적으로 안정적인 면을 따라 성장되어 도시되지 않은 방향을 따른 단면이 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있으나, 이에 한정되지는 않는다.
층간 절연층(190)은 희생 게이트 구조물(180) 및 소스/드레인 영역들(150)을 덮도록 절연 물질을 증착한 후, 평탄화 공정을 통해 희생 게이트 구조물(180)의 상면이 노출되도록 함으로써 형성될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 8 및 도 9b를 참조하면, 희생 게이트 구조물(180)을 제거할 수 있으며, 이에 의해 개구부(OP)가 형성될 수 있다(S120).
희생 게이트 구조물(180)은 하부의 소자 분리층(107) 및 활성 핀들(105)에 대하여 선택적으로 제거되어, 소자 분리층(107), 활성 핀들(105), 및 게이트 스페이서층들(116)을 노출시키는 개구부(OP)가 형성될 수 있다. 희생 게이트 구조물(180)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
도 8 및 도 9c를 참조하면, 개구부(OP) 내에 인터페이스층(112) 및 제1 및 제2 게이트 유전층들(114, 115)을 형성할 수 있다(S130).
인터페이스층(112) 및 제1 및 제2 게이트 유전층들(114, 115)은 제1 내지 제5 영역들(R1, R2, R3, R4, R5)에서 실질적으로 동일한 두께로 형성될 수 있다. 인터페이스층(112)은 개구부(OP)의 저면으로 노출되는 활성 핀들(105)의 상면 상에 형성될 수 있다. 실시예들에 따라, 인터페이스층(112)은 활성 핀들(105)의 일부를 산화시켜 형성할 수도 있다.
제1 및 제2 게이트 유전층들(114, 115)은 개구부(OP)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 제1 게이트 유전층(114)의 형성 공정과 제2 게이트 유전층(115)의 형성 공정은 별도로 수행될 수 있다. 제1 및 제2 게이트 유전층들(114, 115)은 원자층 증착(Atomic Layer Deposition, ALD), 화학 기상 증착(Chemical Vapor Deposition, CVD), 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정을 이용하여 형성할 수 있다. 제1 및 제2 게이트 유전층들(114, 115)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 제2 게이트 유전층(115)은 제1 게이트 유전층(114)에 포함되지 않은 원소를 더 포함하도록 형성될 수 있다. 예를 들어, 제1 게이트 유전층(114)은 하프늄 산화물(HfO2)을 포함하고, 제2 게이트 유전층(115)은 란탄 하프늄 산화물(LaHfxOy)을 포함할 수 있다.
도 8 및 도 9d를 참조하면, 개구부(OP) 내에 예비 제1 도전층(120P) 및 열처리용 희생층(SL)을 형성한 후, 열처리 공정을 수행할 수 있다(S140).
예비 제1 도전층(120P)은 후속에서 형성되는 제1 도전층(120a, 120b, 120c, 120d)과 동일한 물질일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 예비 제1 도전층(120P)은 TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 열처리용 희생층(SL)은 예를 들어, 폴리실리콘일 수 있다.
예비 제1 도전층(120P) 및 열처리용 희생층(SL)을 형성하고 열처리 공정을 수행함으로써 인터페이스층(112)의 재성장을 방지할 수 있으며, 열처리 공정에 의해 제1 및 제2 게이트 유전층들(114, 115) 내의 공공(vacancy)을 제거할 수 있다.
도 8 및 도 9e를 참조하면, 열처리용 희생층(SL)을 제거한 후, 제2 내지 제4 영역들(R2, R3, R4)에서 예비 제1 도전층(120P)을 제거할 수 있다(S150).
열처리용 희생층(SL)은 예를 들어, 습식 식각 공정에 의해 예비 제1 도전층(120P)에 대하여 선택적으로 제거될 수 있다. 예비 제1 도전층(120P)은 제1 및 제5 영역들(R1, R5) 상에 별도의 마스크층을 형성한 후, 제2 내지 제4 영역들(R2, R3, R4)에서만 제거될 수 있다. 따라서, 제1 및 제5 영역들(R1, R5)에는 예비 제1 도전층(120P)이 잔존할 수 있다.
도 8 및 도 9f를 참조하면, 제1 내지 제3, 및 제5 영역들(R1, R2, R3, R5)에 제1 도전층들(120a, 120b, 120d)의 제1 층(122)을 형성할 수 있다(S160).
제1 층(122)은 후속 공정을 통해 제1 도전층들(120a, 120b, 120d)의 일부를 이루는 층일 수 있다. 하기에 도 9g 내지 도 9i를 참조하여 설명되는 제2 및 제3 층들(124, 126)을 포함하여, 제1 내지 제3 층들(122, 124, 126)은 모두 동일한 물질일 수 있다. 제1 도전층들(120a, 120b, 120c, 120d)은 최종적으로 제1 내지 제3 층들(122, 124, 126) 중 적어도 하나의 층으로 이루어질 수 있다.
제1 층(122)은 제1 내지 제5 영역들(R1, R2, R3, R4, R5) 전체에 형성된 후, 제4 영역(R4)에서만 제거될 수 있다. 제1 및 제5 영역들(R1, R5)에서 제1 층(122)은 예비 제1 도전층(120P) 상에 컨포멀하게 형성될 수 있다. 제1 층(122)은 예비 제1 도전층(120P)과도 동일 물질일 수 있다. 다만, 이 경우에도, 예비 제1 도전층(120P)은 열처리를 받은 층이므로, 결정성 등이 상이하여 제1 층(122)과 예비 제1 도전층(120P) 사이의 계면이 구분될 수 있다. 제2 영역(R2)에서 제1 층(122)은 제1 게이트 유전층(114) 상에 컨포멀하게 형성될 수 있으며, 제3 영역(R3)에서 제1 층(122)은 제2 게이트 유전층(115) 상에 컨포멀하게 형성될 수 있다.
도 8 및 도 9g를 참조하면, 제1 내지 제5 영역들(R1, R2, R3, R4, R5)에 제1 도전층들(120a, 120b, 120c, 120d)의 제2 층(124)을 형성할 수 있다(S170).
제2 층(124)은 후속 공정을 통해 제1 도전층들(120a, 120b, 120c, 120d)의 일부를 이루는 층일 수 있다. 제2 층(124)은 제1 내지 제5 영역들(R1, R2, R3, R4, R5) 전체에 형성될 수 있다. 제2 층(124)의 두께는 제1 층(122)의 두께와 동일하거나 다를 수 있으며, 도시된 두께에 한정되지 않고 실시예들에서 다양하게 변경될 수 있다.
제1 내지 제3, 및 제5 영역들(R1, R2, R3, R5)에서 제2 층(124)은 제1 층(122) 상에 컨포멀하게 형성될 수 있다. 제2 층(124)은 제1 층(122)과 동일 물질일 수 있으며, 계면이 구분되지 않을 수 있다. 제4 영역(R4)에서 제2 층(124)은 제1 게이트 유전층(114) 상에 컨포멀하게 형성될 수 있다.
도 8 및 도 9h를 참조하면, 제2 내지 제4 영역들(R2, R3, R4)에서 제1 및 제2 층들(122, 124)을 일부 제거할 수 있다(S180).
먼저, 제2 층(124) 상에 개구부(OP)의 하부를 소정 높이로 채우는 코팅층(CL)을 형성할 수 있다. 코팅층(CL)은 카본계 물질을 포함할 수 있으며, 예를 들어, ACL(amorphous carbon layer) 또는 C-SOH(Carbon based spin-on hardmask) 막으로 이루어질 수 있다.
다음으로, 제1 및 제5 영역들(R1, R5) 상에 마스크층(ML)을 형성하고, 제2 내지 제4 영역들(R2, R3, R4)에서 코팅층(CL) 상부의 제1 및 제2 층들(122, 124)을 제1 깊이(D1)로 제거할 수 있다. 제1 깊이(D1)는 개구부(OP)의 전체 깊이의 약 20 % 내지 70 %의 범위일 수 있다. 코팅층(CL)에 의해 덮인 하부의 제1 및 제2 층들(122, 124)은 제거되지 않을 수 있다. 제2 및 제3 영역들(R2, R3)에서는 제1 및 제2 층들(122, 124)이 제거될 수 있으며, 제4 영역(R4)에서는 제2 층(124)이 제거될 수 있다. 이에 의해, 제2 내지 제4 영역들(R2, R3, R4)에서는 후속에 형성되는 층들의 갭필(gap-fill)을 위한 공간이 확보될 수 있다.
제1 및 제2 층들(122, 124)의 제거 공정 중에, 제1 및 제2 게이트 유전층들(114, 115)은 제거되지 않고 잔존할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 본 단계에서 코팅층(CL) 상부의 제1 및 제2 게이트 유전층들(114, 115)도 함께 제거될 수 있다. 이 경우, 도 3b를 참조하여 상술한 것과 같이 후속 공정을 통해 제1 및 제2 게이트 유전층들(114, 115)의 상면이 제1 도전층들(120b, 120c)으로 덮이는 구조가 형성될 수 있다.
제1 및 제2 층들(122, 124)의 제거 공정 후에 코팅층(CL) 및 마스크층(ML)은 제거될 수 있다. 코팅층(CL) 및 마스크층(ML)은 예를 들어, 에싱(ashing) 또는 스트립(strip) 공정에 의하여 제거될 수 있다.
도 8 및 도 9i를 참조하면, 제1 내지 제5 영역들(R1, R2, R3, R4, R5)에 제1 도전층들(120a, 120b, 120c, 120d)의 제3 층(126)을 형성할 수 있다(S190).
제3 층(126)은 후속 공정을 통해 제1 도전층들(120a, 120b, 120c, 120d)의 일부를 이루는 층일 수 있다. 제3 층(126)은 제1 내지 제5 영역들(R1, R2, R3, R4, R5) 전체에 형성될 수 있다. 제3 층(126)의 두께는 제2 층(124)의 두께와 동일하거나 다를 수 있으며, 도시된 두께에 한정되지 않고 실시예들에서 다양하게 변경될 수 있다.
제3 층(126)은 제2 층(124)과 동일 물질일 수 있으며, 계면이 구분되지 않을 수 있다. 제1 영역(R1)에서 제3 층(126)은 제2 층(124) 사이를 완전히 채울 수 있다. 즉, 제1 영역(R1)에서 제3 층(126)은 개구부(OP)를 완전히 채울 수 있다. 제2 내지 제4 영역들(R2, R3, R4)에서 제3 층(126)은 제1 및 제2 게이트 유전층들(114, 115) 및 제2 층(124) 상에 컨포멀하게 형성될 수 있다. 제2 내지 제4 영역들(R2, R3, R4)에서 제3 층(126)은 상대적으로 낮은 높이를 갖는 제1 및 제2 층들(122, 124)을 따라 형성되면서 이에 따른 굴곡을 가질 수 있다. 제5 영역(R5)에서 제3 층(126)은 제2 층(124) 상에 컨포멀하게 형성될 수 있다
제3 층(126)을 형성함으로써, 제1 내지 제5 영역들(R1, R2, R3, R4, R5)에 제1 내지 제3 층들(122, 124, 126) 중 적어도 하나의 층을 포함하는 제1 도전층들(120a, 120b, 120c, 120d)이 형성될 수 있다. 제1 영역(R1)의 제1 도전층(120a)은 제1 내지 제3 층들(122, 124, 126)을 포함하고, 제2 및 제3 영역들(R2, R3)의 제1 도전층(120b)은 제1 내지 제3 층들(122, 124, 126)을 포함하고, 제4 영역(R4)의 제1 도전층(120c)은 제2 및 제3 층들(124, 126)을 포함하고, 제5 영역(R5)의 제1 도전층(120d)은 제1 내지 제3 층들(122, 124, 126)을 포함할 수 있다.
도 8 및 도 9j를 참조하면, 제1 도전층들(120a, 120b, 120c, 120d) 상에 제2 도전층(132), 배리어 금속층(134), 및 상부 금속층(136)을 순차적으로 형성할 수 있다(S200).
제2 도전층(132)은 제1 도전층들(120a, 120b, 120c, 120d)보다 작은 일함수를 갖는 물질로 형성될 수 있다. 예를 들어, 제2 도전층(132)은 TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다. 배리어 금속층(134)은 제2 도전층(132)과 상이한 물질로 이루어질 수 있으며, 예를 들어, TiN, TaN, 또는 이들의 조합을 포함할 수 있다. 상부 금속층(136)은 배리어 금속층(134)과 상이한 물질로 이루어질 수 있으며, 예를 들어, W, 또는 WCN을 포함할 수 있다.
제1 영역(R1)에서 제2 도전층(132), 배리어 금속층(134), 및 상부 금속층(136)은 개구부(OP)의 상부에 적층될 수 있다. 제2 내지 제4 영역들(R2, R3, R4)에서 제2 도전층(132) 및 배리어 금속층(134)은 개구부(OP) 내에 형성될 수 있으며, 상부 금속층(136)은 개구부(OP)의 상부에 적층될 수 있다. 제5 영역(R5)에서 제2 도전층(132), 배리어 금속층(134), 및 상부 금속층(136)은 개구부(OP) 내에 형성될 수 있다.
도 9k를 참조하면, 층간 절연층(190) 상에서 제1 도전층들(120a, 120b, 120c, 120d), 제2 도전층(132), 배리어 금속층(134), 및 상부 금속층(136)을 제거할 수 있다.
제1 도전층들(120a, 120b, 120c, 120d), 제2 도전층(132), 배리어 금속층(134), 및 상부 금속층(136)의 제거 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 이용할 수 있다. 본 단계에 의해, 제1 도전층들(120a, 120b, 120c, 120d), 제2 도전층(132), 배리어 금속층(134), 및 상부 금속층(136)은 개구부(OP) 내에만 잔존할 수 있다.
도 8 및 도 9l을 참조하면, 제1 및 제2 게이트 유전층들(114, 115), 제1 도전층들(120a, 120b, 120c, 120d), 제2 도전층(132), 배리어 금속층(134), 및 상부 금속층(136)의 일부를 제거할 수 있다(S210).
제1 및 제2 게이트 유전층들(114, 115), 제1 도전층들(120a, 120b, 120c, 120d), 제2 도전층(132), 배리어 금속층(134), 및 상부 금속층(136)은 층간 절연층(190)의 상면으로부터 제2 및 제3 깊이(D2, D3)만큼 제거될 수 있다. 본 단계에 의해, 제1 내지 제5 영역들(R1, R2, R3, R4, R5)에 최종적으로 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)이 형성될 수 있다.
제2 및 제3 깊이(D2, D3)는 도 9h의 제1 깊이(D1)보다 작을 수 있으나 이에 한정되지는 않는다. 제1 영역(R1)의 제2 깊이(D2)는 제2 내지 제5 영역들(R2, R3, R4, R5)의 제3 깊이(D3)보다 클 수 있다. 제1 영역(R1)의 경우, 개구부(OP) 내에 제1 도전층(120a) 및 예비 제1 도전층(120P)만 존재하므로, 개구부(OP) 내에 제2 도전층(132) 및 배리어 금속층(134)이 있는 제2 내지 제5 영역들(R2, R3, R4, R5)에서와 특정 식각 조건에서 식각률이 다를 수 있다. 이에 따라, 제1 도전층(120a) 및 예비 제1 도전층(120P)은 상대적으로 큰 제2 깊이(D2)로 리세스될 수 있다.
다음으로, 도 2a과 함께 도 8을 참조하면, 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4) 상에 개구부(OP)를 채우는 게이트 캡핑층(140)을 형성할 수 있다(S220). 이에 의해, 최종적으로 제1 내지 제5 트랜지스터들(10, 20, 30, 40, 50)이 형성될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 10을 참조하면, 본 실시예에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(1020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(1050)는 필요한 동작에 따라 메모리(1040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(1040)는 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(1050)와 통신하는 경우, 프로세서(1050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(1040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어한다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있다. 또한, 프로세서(1050)는 앞서 설명한 바와 같이 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다. 프로세서(1050) 및 메모리(1040) 중 적어도 하나는 도 1 내지 도 7을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 11을 참조하면, 시스템(2000)은 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)를 포함할 수 있다. 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(2100)는 프로그램을 실행하고, 시스템(2000)을 제어하는 역할을 할 수 있다. 제어기(2100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(2200)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(2300)는 제어기(2100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(2100)에서 처리된 데이터를 저장할 수 있다.
인터페이스(2400)는 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)는 버스(2500)를 통하여 서로 통신할 수 있다.
제어기(2100) 또는 메모리(2300) 중 적어도 하나는 도 1 내지 도 7을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100a, 100b, 100c, 100d: 반도체 장치
101: 기판 105: 활성 핀
107: 소자 분리층 112: 인터페이스층
114: 제1 게이트 유전층 115; 제2 게이트 유전층
116: 게이트 스페이서층 120: 제1 도전층
122: 제1 층 124: 제2 층
126: 제3 층 132: 제2 도전층
134: 배리어 금속층 136: 상부 금속층
140: 게이트 캡핑층 150: 소스/드레인 영역
180: 희생 게이트 구조물 182: 희생 게이트 절연층
185: 희생 게이트 전극층 186: 희생 게이트 캡핑층
190: 층간 절연층

Claims (20)

  1. 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역 상에 배치되며, 제1 도전층을 포함하는 제1 게이트 전극층; 및
    상기 제2 영역 상에 배치되며, 상기 제1 도전층, 상기 제1 도전층 상에 배치되는 제2 도전층, 및 상기 제2 도전층 상에 배치되는 배리어 금속층을 포함하는 제2 게이트 전극층을 포함하고,
    상기 제1 게이트 전극층의 상면은 상기 제2 게이트 전극층의 상면보다 낮은 높이 레벨에 위치하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 전극층은 상기 제2 게이트 전극층보다 작은 두께를 갖는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 게이트 전극층의 폭은 상기 제1 게이트 전극층의 폭과 동일하거나 작은 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 게이트 전극층에서, 상기 제1 도전층은 평평한 상면을 갖고, 상기 제2 게이트 전극층에서, 상기 제1 도전층은 굴곡진 상면을 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 게이트 전극층에서, 상기 제2 도전층은 상부의 폭이 하부의 폭보다 큰 형상을 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 도전층은 상기 제2 도전층보다 일함수가 큰 물질을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 및 제2 게이트 전극층의 상면 상에 배치되는 게이트 캡핑층을 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 게이트 캡핑층은 상기 제1 게이트 전극층 상에서의 두께가 상기 제2 게이트 전극층 상에서의 두께보다 두꺼운 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 게이트 전극층을 포함하는 제1 트랜지스터 및 상기 제2 게이트 전극층을 포함하는 제2 트랜지스터는 p형 MOSFET이고,
    상기 제1 트랜지스터의 동작 전압은 상기 제2 트랜지스터의 동작 전압보다 낮은 반도체 장치.
  10. 제1 항에 있어서,
    상기 기판은 제3 영역을 더 가지고,
    상기 제3 영역에 배치되고, 상기 제1 도전층, 상기 제1 도전층 상에 배치되는 제2 도전층, 및 상기 제2 도전층 상에 배치되는 배리어 금속층을 포함하는 제3 게이트 전극층을 더 포함하고,
    상기 제2 게이트 전극층의 상기 제1 도전층의 두께는 상기 제3 게이트 전극층의 상기 제1 도전층의 두께와 다른 반도체 장치.
  11. 제1 항에 있어서,
    상기 기판은 제3 영역을 더 가지고,
    상기 제3 영역 상에 배치되며, 상기 제1 도전층, 상기 제1 도전층 상에 배치되는 제2 도전층, 및 상기 제2 도전층 상에 배치되는 배리어 금속층을 포함하는 제3 게이트 전극층; 및
    상기 제1 내지 제3 게이트 전극층 각각과 상기 기판 사이에 배치되는 제1 내지 제3 게이트 유전층들을 더 포함하고,
    상기 제1 게이트 유전층과 상기 제2 게이트 유전층은 동일 물질로 이루어지고, 상기 제3 게이트 유전층은 상기 제1 및 제2 게이트 유전층과 다른 물질을 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제2 게이트 전극층을 포함하는 제2 트랜지스터 및 상기 제3 게이트 전극층을 포함하는 제3 트랜지스터는 p형 MOSFET이고,
    상기 제2 트랜지스터의 동작 전압은 상기 제3 트랜지스터의 동작 전압보다 낮은 반도체 장치.
  13. 제1 항에 있어서,
    상기 기판은 제3 영역을 더 가지고,
    상기 제3 영역 상에 배치되며, 상기 제1 도전층, 상기 제1 도전층 상에 배치되는 제2 도전층, 상기 제2 도전층 상에 배치되는 배리어 금속층, 및 상기 배리어 금속층 상에 배치되는 상부 금속층을 포함하는 제3 게이트 전극층을 더 포함하고,
    상기 제3 게이트 전극층의 폭은 상기 제1 게이트 전극층의 폭보다 큰 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 내지 제3 게이트 전극층 각각을 포함하는 제1 내지 제3 트랜지스터들은 p형 MOSFET인 반도체 장치.
  15. 제1 항에 있어서,
    상기 기판은 제3 영역을 더 가지고,
    상기 제3 영역 상에 배치되며, 상기 제2 도전층 및 상기 제2 도전층 상에 배치되는 배리어 금속층을 포함하는 제3 게이트 전극층을 더 포함하고,
    상기 제1 및 제2 게이트 전극층 각각을 포함하는 제1 및 제2 트랜지스터들은 p형 MOSFET이고, 상기 제3 게이트 전극층을 포함하는 제3 트랜지스터는 n형 MOSFET인 반도체 장치.
  16. 제1 항에 있어서,
    상기 제1 게이트 전극층에서, 상기 제1 도전층은 동일한 물질로 이루어지며 서로 다른 결정성을 갖는 두 개의 층을 포함하는 반도체 장치.
  17. 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역 상에 배치되며, 제1 도전층을 포함하는 제1 게이트 전극층; 및
    상기 제2 영역 상에 배치되며, 상기 제1 도전층 및 상기 제1 도전층 상에 배치되며 상기 제1 도전층보다 작은 일함수를 가지는 제2 도전층을 포함하는 제2 게이트 전극층을 포함하고,
    상기 제1 게이트 전극층에서 상기 제1 도전층은 일정한 폭을 가지며, 상기 제2 게이트 전극층에서 상기 제2 도전층은 상부의 폭이 하부의 폭보다 큰 형상을 갖는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 게이트 전극층은 상기 제1 도전층으로 이루어지는 반도체 장치.
  19. 제17 항에 있어서,
    상기 제2 게이트 전극층은, 상기 제2 도전층 상에 배치되는 배리어 금속층 및 상기 배리어 금속층 상에 배치되는 상부 금속층을 더 포함하고,
    상기 제2 게이트 전극층은 상기 제1 게이트 전극층보다 큰 폭을 갖는 반도체 장치.
  20. 동일한 도전형의 불순물을 갖는 제1 및 제2 영역을 갖는 반도체 기판;
    상기 제1 영역 상에 배치되며, 제1 도전층을 포함하는 제1 게이트 전극층; 및
    상기 제2 영역 상에 배치되며, 상기 제1 도전층 및 상기 제1 도전층 상에 배치되는 제2 도전층을 포함하는 제2 게이트 전극층을 포함하고,
    상기 제2 게이트 전극층은 상기 제1 게이트 전극층보다 두꺼운 두께를 가지며, 상기 제1 게이트 전극층을 포함하는 제1 트랜지스터는 상기 제2 게이트 전극층을 포함하는 제2 트랜지스터와 동작 전압이 다른 반도체 장치.
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