KR20070091661A - 플라즈마 처리 장치용 실리콘 및 실리콘 카바이드 전극의표면으로부터 블랙 실리콘 및 블랙 실리콘 카바이드를제거하는 방법 - Google Patents
플라즈마 처리 장치용 실리콘 및 실리콘 카바이드 전극의표면으로부터 블랙 실리콘 및 블랙 실리콘 카바이드를제거하는 방법 Download PDFInfo
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Abstract
플라즈마 처리 챔버의 상부 전극의 플라즈마 노출 표면으로부터 블랙 실리콘 또는 블랙 실리콘 카바이드를 제거하는 방법이 제공된다. 상기 방법은 플루오르 함유 가스를 함유하는 가스 조성물을 이용하여 플라즈마를 형성하는 단계, 및 플라즈마를 이용하여 상기 표면으로부터 블랙 실리콘 또는 블랙 실리콘 카바이드를 제거하는 단계를 포함한다. 상기 방법은 또한 상부 전극 이외에 챔버 내의 컴포넌트의 표면으로부터 블랙 실리콘 또는 블랙 실리콘 카바이드를 제거할 수 있다.
플라즈마 처리 챔버, 블랙 실리콘, 플라즈마 노출 표면
Description
배경
집적 회로와 같은 반도체 기반 제품의 제작 동안, 에칭 및/또는 증착 단계가 반도체 기판상에 재료의 층을 형성하거나 기판상의 재료의 층을 제거하는데 사용된다. 종래의 에칭 절차는 프로세스 가스를 플라즈마 상태로 에너자이징하여 반도체 기판상의 재료를 플라즈마 에칭한다.
플라즈마 처리 챔버의 노출된 내부 표면은 그들 내에서 실시 (run) 되는 플라즈마 프로세스의 결과에 따라 변형될 수 있다. 그러한 표면 변형은 플라즈마 방전에 의해 발생되는 에너지성 이온, 광자 및 다양한 중성 원자 및 분자의 플럭스로 인해서뿐만 아니라, 챔버에서의 반도체 기판의 처리에 수반되는 다양한 반응으로부터 발생할 수 있다.
개요
평행판 플라즈마 처리 장치의 상부 전극의 표면으로부터 블랙 실리콘 및 블랙 실리콘 카바이드를 제거하는 방법이 제공된다.
플라즈마 처리 챔버의 전극의 표면으로부터 블랙 실리콘 또는 블랙 실리콘 카바이드를 제거하는 방법의 바람직한 실시형태가 제공되며, 이는 플루오르 함유 가스 조성물을, 하부 전극 및 상부 전극을 포함하는 플라즈마 처리 챔버에 공급하는 단계를 포함한다. 상부 전극은, (i) 실리콘으로 제조되고 표면상에 블랙 실리콘을 갖는 플라즈마 노출 표면을 포함하거나, 또는 (ii) 실리콘 카바이드로 제조되고 표면상에 블랙 실리콘 카바이드를 갖는 플라즈마 노출 표면을 포함한다. 여기에 설명된 것처럼, "블랙 실리콘" 및 "블랙 실리콘 카바이드" 는 처리 챔버에서의 기판의 플라즈마 에칭 처리 동안, 전극의 플라즈마 노출 표면의 형태적 변형으로부터 발생할 수 있는 형성물이다. 가스 조성물은 에너자이징되어 플라즈마를 생성하며 블랙 실리콘 또는 블랙 실리콘 카바이드의 적어도 일부는 상부 전극의 플라즈마 노출 표면으로부터 에칭된다.
또 다른 바람직한 실시형태에서, 표면상에 블랙 실리콘 또는 블랙 실리콘 카바이드를 갖는 플라즈마 노출 표면을 포함하는, 전극 이외의 플라즈마 처리 장치의 하나 이상의 컴포넌트는 플라즈마 노출 표면으로부터 블랙 실리콘 또는 블랙 실리콘 카바이드의 적어도 일부를 에칭하기 위해 플라즈마 세정을 실시할 수 있다.
바람직한 실시형태에서, 가스 조성물은 산소 함유 가스 및/또는 불활성 가스를 더 포함한다. O2 의 플로우 레이트에 대한 플루오르 함유 가스의 플로우 레이트의 비율을 포함한 처리 조건은 플라즈마 노출 표면의 등방성 에칭을 달성하도록 변경될 수 있다.
바람직한 실시형태에서, 상부 전극의 온도는 블랙 실리콘 또는 블랙 실리콘 카바이드의 더 높은 레이트의 제거를 제공하는데 효과적인 온도로 제어될 수 있다.
도면의 간단한 설명
도 1 은 표면상에 블랙 실리콘을 갖는 실리콘 표면을 나타내는 주사 전자 현미경 (SEM) 을 이용하여 찍은 현미경 사진이다.
도 2 는 표면상에 블랙 실리콘을 갖는 실리콘 전극의 플라즈마 노출 표면을 나타내는 도면이다.
도 3 은 여기에 설명된 세정 방법의 실시형태를 수행하기에 적절한 일 예시적인 용량성 커플링 플라즈마 처리 장치를 나타내는 도면이다.
도 4 는 플라즈마 세정을 위해 사용된 세정 가스 조성물의 플루오르 농도에 대한 사전 세정 블랙 실리콘 피쳐와 사후 세정 블랙 실리콘 피쳐와의 사이의 높이 차이를 나타내는 도면이다.
도 5 는 개시점, 각각 25, 50, 75, 및 100 매의 웨이퍼를 에칭한 후, 및 이어서 여기에 설명된 본 발명의 실시형태에 따른 플라즈마 처리 챔버의 상부 전극을 세정한 후의, 실리콘 산화물 에칭 레이트 및 에칭 레이트 균일도를 나타내는 도면이다.
바람직한 실시형태의 상세한 설명
평행판 플라즈마 처리 챔버는 상부 전극 및 하부 전극을 포함한다. 상부 전극은, 통상, 반도체 기판이 지지되는 기판 지지대를 향하는 저부 표면을 갖는다. 이들 유형의 플라즈마 처리 챔버는 반도체 기판상에 제공되는 유전체 재료와 같은 다양한 재료를 플라즈마 에칭하도록 동작될 수 있다. 플라즈마 에칭 프로세 스 동안, 에칭 가스는 플라즈마 처리 챔버에 공급되고, 전력을 전극들 중 하나 이상에 공급함으로써 에너자이징되어 플라즈마를 생성한다. 처리 조건은 원하는 피쳐가 반도체 기판의 재료에 에칭되도록 선택된다.
평행판 플라즈마 처리 챔버는 예를 들어, 실리콘 또는 실리콘 카바이드로 구성되는 상부 전극을 포함할 수 있다. 상부 전극은, 가스를 챔버 내에 분배하기 위한 가스 주입 홀을 포함하는 샤워헤드 전극을 포함할 수 있다. 상부 전극은 원-피스 전극 (예를 들어, 가스 주입 홀을 갖는 디스크 형상의 샤워헤드 전극), 또는 멀티-피스 전극 (예를 들어, 가스 주입 홀을 갖지 않는 연속 링 또는 분할 링 (segmented ring) 과 같은, 외부 전극 링에 의해 둘러싸인 내부 디스크 형상의 샤워헤드 전극) 일 수 있다.
상부 전극의 플라즈마 노출 저부 표면은 플라즈마 방전에 의해 발생되는 에너지성 이온, 광자 및 다양한 중성 원자 및 분자의 플럭스에 의해, 그리고 반도체 기판의 처리 시에 발생하는 다양한 반응에 의해 형태적으로 변형될 수 있는 것으로 결정되었다. 상부 전극의 저부 표면의 "형태적 변경" 은, 저부 표면의 폭에 걸친 (예를 들어, 샤워헤드 전극의 둥근 저부 표면 및/또는 옵션의 외부 전극 링에 걸친) 재료의 비균일한 제거에 의해 야기되는 표면 지형의 변경을 특징으로 한다. 그러한 저부 표면으로부터의 재료의 비균일한 제거는 상이한 지형을 갖는 상이한 표면 영역을 초래한다. 형태적으로 변형된 표면은, 변형되지 않은 표면 영역과 비교해 마이크로 조도를 갖는 영역을 특징으로 한다.
형상이 니들형, 로드형, 또는 원뿔 형일 수 있는 피쳐의 존재를 특징으로 하 는 실리콘 상부 전극 표면의 형태적 변형은, 전극을 포함하는 플라즈마 처리 챔버에서 사용되는 소정의 플라즈마 에칭 프로세스 및 프로세스 조건으로부터 발생한다는 것을 알았다. 도 1 은 이들 피쳐를 포함한 형태적으로 변형된 실리콘 표면의 SEM 현미경 사진을 나타낸 것이다. 도시된 것처럼, 니들형 피쳐는 밀접하게 스페이싱된다. 그 피쳐는 통상 약 10nm 내지 약 1mm 의 길이, 및 약 10nm 내지 약 1000nm (1㎛) 의 폭을 가질 수 있다. 또한, 도 1 에 도시된 니들형 피쳐의 길이는 에칭 시간에 대하여 지수함수적으로 증가하는 것으로 결정되었으며, 여기서 실제 시간 의존성은 처리 챔버에서 사용되는 에칭 프로세스 조건에 의존한다. 도 2 는 상부 전극의 실리콘 외부 전극 링의 플라즈마 노출 저부 표면 상에의 블랙 실리콘 형성을 나타낸 것이다.
도 1 에 도시된 것과 유사한 피쳐는 챔버 내에서, 로우-k 유전체 재료와 같은 유전체 재료의 플라즈마 에칭 동안 플라즈마 노출 실리콘 상부 전극 표면상에 형성하도록 결정되어 있다. 이들 피쳐의 형성에 보다 바람직한 것으로 알려져 있는 예시적인 프로세스 조건은, 높은 N2, 낮은 O2 및 낮은 CF 플로우 레이트를 포함하고 플라즈마를 발생시키는데 사용되는 RF 전력 레벨을 조정한다. 상부 전극의 형태적으로 변형된 표면은 하나 이상의 변형된 표면 영역들, 예를 들어, 외부 전극 링 상의 하나 이상의 변형된 영역 및/또는 샤워헤드 전극 상의 하나 이상의 변형된 영역을 포함할 수 있다.
도 1 및 도 2 에 도시되어 있는 변형된 표면 형태는 보통 "블랙 실리콘" 으 로 지칭된다. "블랙 실리콘" 은, 플라즈마 처리 동작 동안 플라즈마 노출 실리콘 표면이 그 표면상에 형성되는 재료 증착물에 의해 마이크로 마스킹되는 결과로서 플라즈마 노출 실리콘 표면상에 형성될 수 있다. 마이크로 마스킹은 약 100nm 내지 약 100 마이크론의 스케일일 수 있다.
임의의 특정 원리에 한정되길 원하지 않지만, 실리콘 상부 전극의 플라즈마 노출 저부 표면상에의 블랙 실리콘 형성은 플라즈마 처리 동작 동안 전극 상에의 비인접한 폴리머 증착의 결과로서 발생한다고 믿고 있다. 예를 들어, 비인접한 폴리머 증착물은 반도체 기판상의, 로우-k 유전체 재료 층과 같은 유전체 재료를 에칭하는 메인 에칭 단계 동안 실리콘 상부 전극의 저부 표면상에 형성될 수 있다. 폴리머 증착물은 기저 실리콘 표면을 에칭으로부터 보호하는 3 차원, 아일랜드형 형성물을 형성한다. 일단 니들형 피쳐가 형성되면, 예를 들어, 폴리머 증착물이 니들 팁 상에 우선적으로 형성되어, 후속 기판의 에칭 동안 마이크로 마스킹 메커니즘 및 블랙 실리콘 전파 (propagation) 를 가속화시킨다. 마이크로 마스킹된 표면 영역(들) 의 비균일한, 이방성 (즉, 상부 전극의 미세한 저부 표면에 수직인 방향에서의) 에칭은 도 1 에 도시된 형상을 갖는 피쳐와 같이, 저부 표면상에 밀접하게 스페이싱된 피쳐의 형성을 초래한다. 이들 피쳐는 실리콘 표면의 변형된 영역으로부터 빛을 반사하지 못하게 하여 그들 영역으로 하여금 블랙 외관을 갖게 할 수 있다.
플라즈마 노출 실리콘 표면 상에의 블랙 실리콘의 형성 이외에, 변형된 표면 영역에 블랙 외관을 부여하는 유사한 니들형, 로드형 또는 로드형 피쳐의 형성물이 또한 실리콘 카바이드 전극의 플라즈마 노출 표면상에 형성될 수 있다. 그러한 실리콘 카바이드 표면의 변형된 영역은 이하 "블랙 실리콘 카바이드" 로 지칭된다.
블랙 실리콘 및 블랙 실리콘 카바이드 각각이 변형된 표면의 플라즈마 노출 표면 영역을 증가시키기 때문에, 평행판 (예를 들어, 용량성 커플링) 플라즈마 처리 챔버의 상부 전극의 플라즈마 노출 표면(들) 상에 블랙 실리콘이나 블랙 실리콘 카바이드 중 하나가 형성되는 것이 바람직하지 않다. 블랙 실리콘 또는 블랙 실리콘 카바이드 형성의 정도가 "과도해질" (즉, 변형된 표면 영역(들) 의 면적(들) 및/또는 피쳐의 치수가 소정의 레벨에 도달할) 때, 블랙 실리콘 또는 블랙 실리콘 카바이드는 에칭 플라즈마 특성의 변동을 야기하여 프로세스 시프트를 초래할 수 있다. 결과적으로, 플라즈마 에칭 레이트는 웨이퍼 간, 및/또는 처리 챔버 내에서의 일 배치의 웨이퍼 중 단일의 웨이퍼 처리 동안에는 웨이퍼 표면에 걸쳐 시프트할 수 있다. 예를 들어, 반도체 기판의 에칭 레이트가 블랙 실리콘이 존재하는 전극의 영역에 더 가까운 반도체 기판의 표면 영역에서 상당히 더 낮아질 (예를 들어, 약 10% 내지 약 20% 더 느려질) 수 있다는 것을 알았다. 또한, 웨이퍼 표면에 걸친 에칭 균일도가 블랙 실리콘 또는 블랙 실리콘 카바이드의 과도한 형성에 의해 상당히 저하될 수 있다.
평행판, 예를 들어, 용량성 커플링 플라즈마 처리 챔버의 실리콘 또는 실리콘 카바이드 상부 전극의 플라즈마 노출 저부 표면의 형태적 변경으로부터 발생할 수 있는 상기 기술된 문제점에서 보면, 블랙 실리콘 또는 블랙 실리콘 카바이드의 정도가 과도해져 프로세스 시프트를 야기하기 전에 그러한 전극의 플라즈마 노출 표면으로부터 애즈-형성된 (as-formed) 블랙 실리콘 또는 애즈-형성된 블랙 실리콘 카바이드를 제거하는 것이 바람직하다. 즉, 블랙 실리콘 또는 블랙 실리콘 카바이드의 레벨이 과도한 레벨에 도달하도록 허용되지 않는 것이 바람직하다.
실리콘 또는 실리콘 카바이드 상부 전극, 예를 들어, 샤워헤드 전극, 또는 내부 샤워헤드 전극 및 외부 링을 포함한 상부 전극을 세정하는 방법이 제공된다. 그 방법은 플라즈마 처리 챔버 내에서 인시츄 (in-situ) 로 수행된다. 상부 전극은 원-피스 또는 멀티-피스 구조를 가질 수 있다. 상부 전극은 처리 챔버 내에서 반도체 기판, 예를 들어 실리콘 웨이퍼의 플라즈마 처리 동안 사용된, 이전에-사용된 전극이다. 상기 사용된 전극은 적어도 플라즈마 노출 저부 표면상에 블랙 실리콘 또는 블랙 실리콘 카바이드를 갖는다. 블랙 실리콘은 샤워헤드 전극의 저부 표면 및/또는 2-피스 상부 전극용 외부 링의 저부 표면상에 존재할 수 있다.
일단 그러한 블랙 실리콘 또는 블랙 실리콘 카바이드 형성물이 실리콘 또는 실리콘 카바이드 상부 전극 상에서 과도해지면, 세정 프로세스는, 처리 챔버에서 후속 처리되는 제조 기판 (웨이퍼) 의 에칭 레이트 및 에칭 균일도를 원하는 값, 예를 들어, 제조 사양으로 회복시키는 것에 의해 그 형성물을 만족스럽게 제거할 수 없을 수도 있는 것으로 결정되었다.
바람직한 실시형태에서, 사용된 전극이 적어도 그들 각각의 저부 표면상에 블랙 실리콘 또는 블랙 실리콘 카바이드를 가지면, 이들 형성물을 제거하여 전극의 저부 표면 상태를 복구하기 위해 플라즈마 세정된다. 블랙 실리콘 또는 블랙 실리콘 카바이드는 플라즈마 처리 챔버 내에서의 반도체 기판의 플라즈마 에칭 동안 상부 전극 상에 형성된다. 실리콘 또는 실리콘 카바이드 상부 전극은, 상부 전극을 이용한 제조 웨이퍼의 플라즈마 에칭 동안 바람직하지 않은 프로세스 시프트를 야기할 수 있는 플라즈마 노출 표면 상에의 블랙 실리콘 또는 블랙 실리콘 카바이드 형성의 레벨에 도달하기 전에 플라즈마 세정되는 것이 바람직하다.
더 상세하게는, 상기 방법의 바람직한 실시형태는 용량성 커플링 플라즈마 처리 챔버의 실리콘 또는 실리콘 카바이드 상부 전극의 플라즈마 노출 저부 표면을 플라즈마 세정하는 단계를 포함한다. 상부 전극의 플라즈마 노출 저부 표면은 선택된 시간 간격, 예를 들어, 매시간, 매일, 또는 매주 마다; 또는 특정 개수의 제조 웨이퍼가 상부 전극을 이용하면서 챔버내에서 처리된 후, 예를 들면, 각 제조 웨이퍼, 또는 특정 개수, 예를 들면, 2 에서 약 1000 매의 웨이퍼까지의 웨이퍼가 챔버내에서 처리된 후에 세정될 수 있다. 또한, 플라즈마 세정은 선택된 플라즈마 온 타임 (RF 시간) 이 도달된 이후 수행될 수 있다. 수행될 때마다 플라즈마 세정 프로세스의 기간 및 실행 빈도는 반도체 기판 에칭 프로세스 동안 블랙 실리콘 또는 블랙 실리콘 카바이드의 형성 레이트에 의존하여 선택될 수 있다.
세정 방법은 상부 전극으로부터 선택된 양의 블랙 실리콘 또는 블랙 실리콘 카바이드를 제거하도록 수행될 수 있다. 예를 들어, 일 실시형태에서, 상부 전극의 표면상의 전체의 블랙 실리콘 또는 블랙 실리콘 카바이드의 형성물이 플라즈마 세정에 의해 실질적으로 제거될 수 있다.
또 다른 바람직한 실시형태에서, 블랙 실리콘 또는 블랙 실리콘 카바이드의 일부는, 전극 표면상의 나머지 블랙 실리콘 또는 블랙 실리콘 카바이드의 정도가 애즈-세정된 (as-cleaned) 상부 전극을 이용한 챔버 내에서의 제조 웨이퍼 상의 유전체 (예를 들어, 로우-k) 층과 같은 층들의 플라즈마 에칭 동안 바람직하지 않은 프로세스 시프트를 야기할 수 있는 레벨보다 낮도록 제거될 수 있다. 제거되는 블랙 실리콘 또는 블랙 실리콘 카바이드의 일부는 블랙 실리콘의 수직 피쳐 길이 (즉, 피쳐 길이, 또는 전극의 미세한 저부 표면 또는 또 다른 실리콘 또는 실리콘 카바이드 컴포넌트의 표면에 수직인 방향에서의 높이) 의 50% 를 초과하는 메이져 포션 (major portion) 인 것이 바람직하며, 블랙 실리콘 카바이드 형성물은, 수직 피쳐 길이의 예를 들어, 적어도 약 60%, 70%, 80%, 90%, 95%, 또는 심지어 100% 제거된다.
예를 들어, 전극 표면으로부터 제거된 블랙 실리콘 또는 블랙 실리콘 카바이드의 추정된 양 (즉, 평균 피쳐 길이에서의 추정된 변경량) 에 기초하여, 그리고 전극을 이용한 처리 챔버에서의 웨이퍼의 에칭 동안 표면 상에의 블랙 실리콘 또는 블랙 실리콘 카바이드의 형성의 추정된 레이트에 기초하여, 바람직하지 않은 프로세스 시프트가 발생할 때까지 애즈-세정된 상부 전극을 이용한 챔버에서 처리될 수 있는 웨이퍼의 개수가 추정될 수 있다.
세정 방법은 처리 챔버에 위치지정된 더미 웨이퍼로 수행되는 것이 바람직하다. 예를 들어, 베어 실리콘 웨이퍼, 또는 실리콘 산화물 또는 포토레지스트 재료의 막과 같은 막으로 커버된 웨이퍼가 세정 방법 동안 기판 지지대 상에 배치될 수 있다.
세정 방법은, 블랙 실리콘 또는 블랙 실리콘 카바이드가 형성된 상부 전극의 저부 표면의 형태적으로 변형된 영역의 적어도 일부를 제거한다. 상세하게는, 상기 세정은 전극에 블랙 실리콘 또는 블랙 실리콘 카바이드 외관을 부여하는 피쳐의 길이의 적어도 일부를 제거하는데 효과적이다. 에칭 방법은 또한, 플라즈마 처리 동작 동안 플라즈마 처리 챔버에 존재하는 화학 반응체와 저부 표면의 상호작용에 의해, 플라즈마 방전에 의해 발생되는 에너지성 이온, 광자 및 중성 원자 및 분자의 플럭스로부터 발생하는 상부 전극의 저부 표면의 다른 형태적으로 변형된 영역을 제거할 수 있다. 표면상의 폴리머 증착물이 또한 제거될 수 있다.
바람직한 실시형태에서, 실리콘 또는 실리콘 카바이드 상부 전극의 플라즈마 노출 저부 표면은 적절한 플루오르 함유 가스 조성물을 플라즈마 상태로 에너자이징함으로써 에칭된다. 바람직하게는, 가스 조성물은, 하나 이상의 플루오로카본, 하이드로플루오로카본, 또는 이들의 혼합물을 포함한다. 예를 들어, 가스 조성물은, CHXF4 -X (예를 들어, CF4, CHF3, CH2F2, 또는 CH3F), C2HXF6 -X (예를 들어, C2F6 또는 C2H2F4), C2HXF4 -X (예를 들어, C2F4), C3F6, C3F8, C4F6, C4F8, C5F8, NF3, 또는 이들의 혼합물을 포함할 수 있다. 바람직하게는, 가스 조성물은 CF4 또는 NF3 을 포함한다.
세정 가스 조성물은 바람직하게는 하나 이상의 부가적인 가스를 함유한다. 부가적인 가스는 바람직하게는 O2 이다. 다른 실시형태에서, 부가적인 가스는 하나 이상의 희가스 (예를 들어, 헬륨, 아르곤, 또는 네온) 일 수 있다. 바람 직한 실시형태에서, 가스 조성물은 CF4 와 O2, CF4 와 희가스 (예를 들어, 아르곤), NF3 와 O2, 또는 NF3 와 희가스를 함유한다. 그러한 가스 조성물에 있어서, 플루오르 함유 가스는, 마이너 포션 (minor portion; 즉, 총 가스 조성물 플로우의 50% 미만), 동일 포션, 또는 메이져 포션 (즉, 총 가스 조성물 플로우의 50% 초과) 을 포함한, 총 가스 조성물의 임의의 적절한 포션을 구성할 수 있다. 일반적으로, 가스 조성물내에서의 플루오르 함유 가스의 포션을 증가시키는 것은 약 50% 의 플루오로카본 농도까지 가스 조성물의 플루오르 농도를 증가시킨다.
세정 가스 조성물의 플루오르 농도를 증가시키는 것은, 상부 전극의 플라즈마 노출 저부 표면으로부터의 블랙 실리콘의 제거 효율을 증가시킨다. 세정 가스 조성물의 플루오르 농도는 또한 세정 가스 조성물의 총 플로우를 증가시킴으로써 증가될 수 있다. 예를 들어, 소정의 챔버 압력에서, 플루오르 농도는 CF4 (또는 NF3) 와 O2 의 플로우 레이트를 125sccm CF4 : 125sccm 02 로부터, 예를 들어, 500sccm CF4 : 500sccm O2 또는 1000sccm CF4 : 1000sccm O2 로 변경시킴으로써 증가될 수 있다. 플루오르 함유 가스 대 O2 또는 다른 가스의 다른 플로우 비율이 사용될 수 있다. 플루오르 농도는 또한 챔버 압력을 증가시킴으로써 증가될 수 있다.
블랙 실리콘 (또는 블랙 실리콘 카바이드) 의 높은 에칭 레이트를 야기할 수 있는 처리 조건은 블랙 실리콘 제거에 대하여 반드시 최적의 결과를 제공하지는 않 는다. 즉, 높은 실리콘 에칭 레이트는 이방성 에칭 조건 (즉, 컴포넌트, 예를 들어, 상부 전극의 미세한 표면에 대해 수직인 방향으로의 에칭) 하에서 달성될 수 있다. 그러나, 이방성 에칭은, 전극의 저부 표면의 폭에 걸친 블랙 실리콘 피쳐 (또는 블랙 실리콘 카바이드 피쳐) 의 에칭에 대해 최적은 아니다. 오히려, 블랙 실리콘 (또는 블랙 실리콘 카바이드) 에칭 효율은, 에칭이 등방성이고 에칭 레이트가 바람직하게 적절히 높은 경우에 달성된다. 에칭 효율은 플라즈마 내의 플루오르 프리 래디컬 (fluorine free radical) 의 농도를 증가시킴으로써 달성될 수 있는 것으로 결정되었다.
세정 가스 조성물 내의 다른 가스(들) 에 대한 플루오르 함유 가스의 플로우 비율은, 실리콘 또는 실리콘 카바이드의 등방성 에칭을 달성하기 위해 플라즈마 내의 충분히 높은 농도의 플루오르 프리 래디컬을 제공하도록, 그리고 또한 바람직하게는 적절히 높은 에칭 레이트를 제공하도록 바람직하게 선택된다. 예를 들어, CF4/O2 세정 가스 조성물의 경우, CF4 : O2 의 플로우 비율은 바람직하게는 약 1:10 내지 약 5:1 이며, 더 바람직하게는 약 1:5 내지 약 2:1 이다. NF3/O2 세정 가스 조성물의 경우, NF3 : O2 의 플로우 비율은 바람직하게는 약 1:10 내지 약 5:1 이고, 더 바람직하게는 약 1:5 내지 약 2:1 이다. 세정 가스 조성물의 총 플로우의 증가는 에칭에 이용가능한 미반응 반응물 (unreacted reagent) 의 양을 증가시킨다. CF4/O2 플로우 비율 또는 NF3/O2 플로우 비율은, F 의 증가된 양이 원자 상태에서 이용가능할 때 최적화된다. NF3/O2 플로우 비율 또는 NF3/Ar 플로우 비율은, 원자 상태의 F 가 F2 를 형성하기 위해 F-F 재결합을 한정하도록 희석될 때 최적화된다. 약 500nm 의 길이를 갖는 블랙 실리콘 피쳐는 통상 약 5 분의 플라즈마 세정 시에 실질적으로 제거될 수 있는 것으로 결정되었다. 실리콘은 통상 인 시츄 플라즈마 지원 세정 방법에 의해 분당 약 50nm 내지 약 300nm 의 레이트로 에칭될 수 있다.
세정 가스 조성물의 총 플로우는 통상 약 250sccm 내지 약 2000sccm 의 범위일 수 있다. 챔버 압력은 통상 세정 프로세스 동안 약 20mT 내지 약 1000mT 의 범위일 수 있다. 챔버 압력은, 처리 챔버 내의 옵션의 플라즈마 한정 링 어셈블리의 위치를 조절함으로써 조정될 수 있다. 이용될 수 있는 예시적인 한정 링 어셈블리는 공동 양도된 미국특허 번호 5,534,751; 5,998,932 및 6,527,911 에서 설명되며, 이들 각각은 여기에 완전히 참조로 포함된다. 챔버 압력은 또한 밸브, 예를 들어, 장치의 터보 분자 펌프와 같은 펌프에 밀접하여 위치된 스로틀 밸브의 위치를 제어함으로써 조정될 수 있다.
상부 전극은, 세정 프로세스 동안, 바람직하게는 약 20℃ 내지 약 200℃ 의 온도로, 더 바람직하게는 약 100℃ 내지 약 200℃ 의 상승된 온도로 존재한다. 이 범위 내에서 전극 온도를 증가시키는 것은 플라즈마 노출 저부 표면상의 블랙 실리콘의 피쳐의 평균 길이의 감소 크기에 의하여 전극의 세정 효율을 증가시킬 수 있는 것으로 결정되었다. 상부 전극 온도는, 가열 및 냉각 능력을 갖는 샤워헤 드 전극 어셈블리를 포함하는 플라즈마 처리 챔버의 실시형태에서 제어될 수 있다. 다른 실시형태에서는, 이온 충격에 의해 야기되는 전극으로부터의 열이 열 싱크, 예를 들어, 전극 어셈블리에 제공되는, 하나 이상의 금속판 및/또는 온도 제어 장착 판에 의해 제거될 수 있다.
상부 전극 세정 프로세스는, 세정 후의 플라즈마 노출 저부 표면상의 임의의 나머지 형태적으로 변형된 영역(들) 이 바람직하게는 애즈-세정된 상부 전극을 이용한 챔버 내에서의 제조 웨이퍼의 플라즈마 에칭 동안 바람직하지 않은 프로세스 시프트를 야기할 수 있는 블랙 실리콘 또는 블랙 실리콘 카바이드의 레벨보다 낮도록, 상부 전극의 전체의 플라즈마 노출 저부 표면으로부터 충분한 두께를 제거하기 위해 충분한 길이의 시간 동안 수행된다.
세정 방법은 플라즈마 처리 챔버의 에칭 레이트 성능에 있어서 시프트를 도입할 수도 있다. 이것이 발생할 때, 상부 전극을 세정한 후 에칭 레이트 및 에칭 균일도 성능의 복구를 강화하기 위해, 플라즈마 처리 챔버는 전극이 세정된 이후 옵션으로 플라즈마 컨디셔닝될 수 있다. 이용되는 프로세스 조건에 따라, 플라즈마 컨디셔닝은 세정 단계가 수행된 이후 상부 전극으로부터 나머지 블랙 실리콘 또는 블랙 실리콘 카바이드를 제거할 수 있다. 예를 들어, 플라즈마 챔버 컨디셔닝 단계는 플루오르 함유 가스, 산소, 및 아르곤과 같은 희가스를 함유하는 가스 조성물로부터 플라즈마를 발생시킬 수 있다. 플루오르 함유 가스는 예를 들어, C4F8 일 수 있으며, 산소 함유 가스는 바람직하게는 O2 일 수 있다. 다음 의 예시적인 대략의 프로세스 조건, 즉, 100mT 의 챔버 압력/하부 전극에 인가되는 27MHz 에서의 2000W 및 2MHz 에서의 3000W/20sccm C4F8/20sccm O2/250sccm 아르곤/120s 플라즈마 컨디셔닝이 컨디셔닝 단계를 수행하기 위해 사용될 수 있다.
일 실시형태에서, 옵션의 웨이퍼리스 오토 세정 프로세스 (waferless auto clean process) 는, 각 제조 웨이퍼가 플라즈마 처리 챔버에서 에칭된 후, 또는 2 매 이상 (예를 들어, 2, 5, 또는 10) 제조 웨이퍼가 에칭된 후에 수행될 수 있다. 웨이퍼리스 오토 세정 프로세스는 챔버의 플라즈마 노출 내부 표면으로부터 다양한 증착 재료를 제거하기에 효과적인 산소 플라즈마를 발생시킨다. 산소 플라즈마는, 플라즈마 처리 챔버 내에 제조 웨이퍼 (즉, 반도체 기반 제품을 생산하도록 처리되는 웨이퍼) 를 존재하지 않게 한 채, O2 를 함유하는 가스 조성물을 에너자이징함으로써 형성되는 것이 바람직하다.
또 다른 바람직한 실시형태에서, 실리콘 또는 실리콘 카바이드로 제조되고 표면상에, 블랙 실리콘 또는 블랙 실리콘 카바이드를 각각 갖는 플라즈마 노출 표면을 포함하는 전극 이외의 플라즈마 처리 장치의 하나 이상의 컴포넌트는 플라즈마 노출 표면으로부터 블랙 실리콘 또는 블랙 실리콘 카바이드의 적어도 일부를 제거하도록 플라즈마 세정을 실시할 수 있다. 예를 들어, 상기 컴포넌트는 반도체 기판을 지지하는 기판 지지용 실리콘 또는 실리콘 카바이드의 하나 이상의 에지/포커스 링일 수 있다.
도 3 은 여기에 설명된 방법의 바람직한 실시형태를 실시하도록 사용될 수 있는 예시적인 플라즈마 처리 장치 (100) 를 나타낸 것이다. 플라즈마 처리 장치 (100) 는 중간 밀도 플라즈마를 발생시킬 수 있는 용량성 커플링 플라즈마 처리 챔버 (102) 를 포함한다. 플라즈마 처리 챔버 (102) 는 챔버 벽 (103) 을 포함한다. 챔버 벽 (103) 은 옵션으로, 플라즈마 스프레이된 세라믹 재료와 같은 적절한 내마모성 재료로 코팅될 수 있다. 전기 경로를 접지에 제공하도록, 챔버 벽 (103) 은 알루미늄등으로 제조될 수 있으며, 이는 전기적으로 접지된다. 플라즈마 처리 챔버 (102) 는 챔버 벽 (103) 에 제공되는 웨이퍼 이송 슬롯 (118) 을 포함하여, 플라즈마 처리 챔버 (102) 의 내외부로 반도체 기판을 이송한다.
플라즈마 처리 챔버 (102) 는 저부 표면 (108) 을 갖는 상부 전극 (104) 을 포함한다. 저부 표면 (108) 은 바람직하게는, 예를 들어, 여기에 완전히 참조로 포함되는 공동 양도된 미국특허 번호 6,391,787 에서 설명되는 것처럼, 옵션의 단계로 인해 평탄하다. 상부 전극 (104) 은 단일 피스 전극 또는 멀티 피스 전극일 수 있다. 예를 들어, 상부 전극 (104) 은 샤워헤드 전극 판을 포함한 단일 피스 구조를 가질 수 있고, 또는 샤워헤드 전극 판 및 외부 전극 링을 포함할 수 있다. 상기 후자의 실시형태에서는, 샤워헤드 전극 판 및 외부 전극 링 모두가 엘라스토머 재료와 같은 본딩 재료에 의해 본딩되는 그래파이트의 판에 의해 옵션으로 백킹 (back) 될 수 있다. 상부 전극 (104) 은 예를 들어, 200mm 웨이퍼 또는 300mm 웨이퍼를 처리하도록 사이징될 수 있다. (멀티 피스 구조의 외부 전극 링을 포함하는) 상부 전극은 실리콘 (예를 들어, 단결정질 실리콘, 다결정질 실리콘 또는 비결정질 실리콘) 또는 실리콘 카바이드로 제조될 수 있다. 상 기 장치 (100) 는 프로세스 가스를 상부 전극 (104) 에 공급하는 가스 소스 (미도시) 를 포함한다. 상부 전극 (104) 은 매칭 네트워크를 통해 RF 전력 소스 (106) 에 의해 전력공급되는 것이 바람직하다. 또 다른 실시형태에서, 상부 전극 (104) 은 이하에 설명되는 것처럼, 플라즈마 처리 챔버 (102) 의 저부 전극에 의해 공급되는 전력을 리턴 경로에 제공하기 위해 접지될 수 있다.
도 3 에 도시된 장치 (100) 의 실시형태에서, 프로세스 가스는, 상부 전극 (104) 과 반도체 기판 (10), 예를 들면, 기판 지지대 (111) 상에 지지되는 반도체 웨이퍼와의 사이에 전개되는 플라즈마 영역에서 플라즈마 처리 챔버 (102) 에 공급된다. 기판 지지대 (111) 는 바람직하게는, 정전 클램핑력에 의해 기판 지지대 상에 반도체 기판 (10) 을 고정시키는 정전척 (114) 을 포함한다. 정전척 (114) 은 저부 전극으로서의 역할을 하고 바람직하게는 (통상 매칭 네트워크를 통해) RF 전력 소스 (116) 에 의해 바이어싱된다. 정전척 (114) 의 상부 표면 (115) 은 바람직하게는 반도체 기판 (10) 과 대체로 동일한 직경을 갖는다.
진공 펌프 (미도시) 는 플라즈마 처리 챔버 (102) 내부에 원하는 진공 압력을 유지하기 위해 채택된다. 가스는 펌프에 의해 일반적으로 화살표 (110) 로 표시된 방향으로 배출된다.
이용될 수 있는 예시적인 평행판 플라즈마 반응기는 듀얼 주파수 플라즈마 에칭 반응기 (예를 들어, 여기에 참조로서 완전히 포함되는 공동 양도된 미국특허 번호 6,090,304 호 참조) 이다. 그러한 반응기에서, 에칭 가스는 가스 공급장치로부터 샤워헤드 전극으로 공급될 수 있고 플라즈마는 RF 에너지를 2 개의 RF 소 스로부터 샤워헤드 전극 및/또는 저부 전극으로 공급함으로써 반응기에서 발생될 수 있으며, 또는 샤워헤드 전극은 전기적으로 접지될 수 있으며 2 개의 상이한 주파수에서의 RF 에너지는 저부 전극으로 공급될 수 있다.
실시예
1
상이한 위치에서 실리콘 상부 전극 각각의 저부 표면에 전기적 및 열적으로 본딩되는 (100) 실리콘의 쿠폰 (coupon) 을 갖는 4 개의 실리콘 상부 전극은 웨이퍼의 플라즈마 에칭을 위해 사용되었다. 쿠폰 및 전극의 저부 표면은 그들 위에 블랙 실리콘 형성물을 갖는다. 그 후, 사용된 전극은 평행판 플라즈마 세정 챔버에서 플라즈마 세정되었다. 플라즈마 세정 동안 더미 웨이퍼가 기판 지지대 상에 배치되었다.
전극을 플라즈마 세정하는데 사용되었던 프로세스 조건이 표 1 에 나타나 있다. 각 전극의 경우, 플라즈마 세정 프로세스는 CF4 와 O2 를 함유하고 200sccm 의 CF4 플로우 레이트를 갖는 가스 조성물, 60 초의 세정 시간, 및 약 20℃ 의 전극 온도를 사용하였다. 챔버 압력, 인가된 하부 전극 전력과 주파수 레벨, O2 플로우 레이트, 및/또는 CF4 : 02 플로우 레이트 비율은 세정 프로세스 동안 변화되었다.
실리콘 쿠폰의 경우, 사전 세정 블랙 실리콘 평균 피쳐 길이는 각 전극에 대해 동일 추정된 값을 갖는 것으로 가정되었다. 이 동일 추정된 길이는, 블랙 실리콘이 쿠폰 상 및 전극 상에 형성되는 대체로 동일한 플라즈마 에칭 조건에 영 향을 받은 전극들 각각에 기초하였다. 각 전극의 경우, 사후 세정 블랙 실리콘 피쳐 길이는 주사 전자 현미경 (SEM) 을 이용하여 관련 쿠폰을 분석함으로써 결정되었다. 표 1 에 나타낸 것처럼, 1:2 의 CF4/O2 플로우 비율을 이용하여 세정된 샘플 번호 1 의 경우에, 사전 세정 평균 블랙 실리콘 피쳐 길이와 사후 세정 평균 블랙 실리콘 피쳐 길이와의 사이의 가장 큰 차이가 발견되었다.
표 1
실시예
2
실시예 2 에서는, 상이한 위치에서 실리콘 상부 전극들 각각의 저부 표면에 전기적 및 열적으로 본딩되는 (100) 실리콘의 쿠폰을 갖는 5 개의 실리콘 상부 전극이 웨이퍼의 플라즈마 에칭을 위해 사용되었다. 쿠폰 및 전극의 저부 표면은 그들 상에 블랙 실리콘을 갖는다. 그 후, 사용된 전극은 평행판 플라즈마 처리 챔버에서 플라즈마 세정되었다. 세정 프로세스 동안 더미 웨이퍼가 기판 지지대 상에 배치되었다.
전극을 플라즈마 세정하는데 사용된 처리 조건이 표 2 에 나타나 있다. 각 전극의 경우, 플라즈마 세정 프로세스는, 200sccm 의 CF4 플로우 레이트를 갖는 CF4 와 O2 의 세정 가스 조성물, 5 분의 세정 시간, 및 약 20℃ 의 전극 온도를 이용하였다. 챔버 압력, 하부 전극에 인가되는 전력과 주파수 레벨, 및/또는 CF4 : O2 플로우 레이트 비율은 전극을 세정하는 동안 변화되었다.
실리콘 쿠폰의 경우, 사전 세정 블랙 실리콘 평균 피쳐 길이는 실시예 1 에 대하여 상기 설명된 것처럼, 전극들 각각에 대해 동일 추정된 값을 갖는 것으로 가정되었다. SEM 에 의한 전극 샘플 번호 6 과 7 에 제공되는 쿠폰의 경우 사후 세정 블랙 실리콘 피쳐 길이가 결정되었다. 샘플 번호 5, 8, 및 9 에서는 블랙 실리콘이 관찰되지 않았다. 샘플 번호 5 의 경우, 더 평탄한 애즈 세정된 쿠폰 프로파일을 갖는 이런 샘플에 기초하여, 등방성 에칭 및 블랙 실리콘 에칭 레이트의 가장 바람직한 조합이 제공되는, 1:2 의 CF4/O2 플로우 비율을 포함한 프로세스 조건이 사용된 것으로 결정되었다.
표 2
실시예
3
실시예 3 에서는, 4 개의 실리콘 상부 전극이 웨이퍼의 플라즈마 에칭을 위해 사용되었고 그 후 전극으로부터의 블랙 실리콘의 제거 효율에 대한 세정 가스의 플루오르 농도의 영향을 결정하기 위해 평행판 플라즈마 처리 챔버에서 플라즈마 세정되었다. 전극 각각은 상이한 위치에서 저부 표면에 전기적 및 열적으로 본딩되는 (100) 실리콘 쿠폰을 갖는다. 쿠폰 및 전극의 저부 표면은 그들 상에 블랙 실리콘 형성물을 갖는다. 세정 프로세스 동안 더미 웨이퍼가 기판 지지대 상에 배치되었다.
전극을 플라즈마 세정하는데 사용된 프로세스 조건이 표 3 에 나타나 있다. 각 전극에 대해 동일 세정 시간 및 전극 온도가 사용되었다. 상이한 챔버 압력, 인가된 저부 전극 전력과 주파수 레벨, CF4 플로우 레이트, O2 플로우 레이 트, 및/또는 CF4 : O2 플로우 비율이 사용되었다. 샘플 번호 10 과 12 의 경우, 세정 가스 조성물은 액티메트리 (actimetry) 의 방법을 이용하여 광학 방출로부터 플루오르 농도의 결정을 허용하기 위해 아르곤을 함유하였다.
실시예 3 에 대한 테스트 결과가 표 3 에 주어졌다. 나타낸 것처럼, 1:2 의 CF4 : O2 플로우 비율을 이용하여 세정된 샘플 번호 12 경우에, 사전 세정 평균 블랙 실리콘 피쳐 길이와 사후 세정 평균 블랙 실리콘 피쳐 길이와의 사이의 가장 큰 차이가 달성되었다.
사전 세정 블랙 실리콘 피쳐와 사후 세정 블랙 실리콘 피쳐와의 사이의 길이 차이 대 세정 가스 조성물의 플루오르 농도가 도 4 에 나타나 있다.
표 3
실시예
4
실시예 4 에서는, 웨이퍼의 플라즈마 에칭을 위해 사용된 3 개의 상이한 실리콘 상부 전극이 상이한 상부 전극 온도를 제외하고는 동일 프로세스 조건을 이용하여 평행판 플라즈마 처리 챔버에서 플라즈마 세정되었다. 전극들 각각의 경우, (100) 실리콘의 쿠폰은 상이한 위치에서 저부 표면에 전기적 및 열적으로 본딩되었다. 쿠폰 및 전극의 저부 표면은 그들 상에 블랙 실리콘 형성물을 갖는다.
3 개의 전극은 다음의 프로세스 조건, 즉, 600mT 의 챔버 압력/2500 와트 및 27MHz 의 하부 전극 제 1 전력 레벨 및 제 1 주파수/1000 와트 및 2MHz 의 하부 전 극 제 2 전력 레벨 및 제 2 주파수/200sccm 의 CF4 플로우/400sccm 의 O2 플로우/60sec 의 세정 시간을 이용하여 플라즈마 세정되었다. 전극 온도는, 세정 동안 각각의 전극에 대해 약 20℃, 약 80℃, 및 약 105℃ 이었다. 20℃, 80℃, 및 105℃ 의 온도의 경우, 블랙 실리콘 평균 피쳐 길이는 각각 약 100nm, 약 105nm, 및 약 140nm 만큼 감소되었다. 이들 결과는, 전극 세정 효율이 전극 온도를 적어도 약 100℃ 까지 증가시킴으로써 향상될 수 있다는 것을 증명한다.
실시예
5
실시예 5 에서는, 각각이 로우-k 실리콘 산화물 층을 포함하는 100 매의 웨이퍼가 실리콘 상부 전극을 이용하여 평행판 플라즈마 처리 챔버에서 에칭 단계를 실시하였다. 100 매의 웨이퍼가 처리된 후, 실리콘 상부 전극은 다음의 프로세스 조건, 즉, 600mT 의 챔버 압력/2500 와트 및 27MHz 의 하부 전극 제 1 전력 레벨 및 제 1 주파수/1000 와트 및 2MHz 의 하부 전극 제 2 전력 레벨 및 제 2 주파수/200sccm 의 CF4 플로우/400sccm 의 O2 플로우/15 분의 세정 시간을 이용하여 세정되었다. 도 5 에 도시된 것처럼, 실리콘 산화물 에칭 레이트 및 에칭 레이트 % 균일도 (3 시그마) 는 개시점, 각각 25, 50, 75, 및 100 매의 웨이퍼가 에칭된 후, 및 100 매의 웨이퍼 모두의 에칭에 후속하는 상부 전극의 세정 후에 결정되었다. 테스트 결과는, 상부 전극 저부 표면 조건 및 실리콘 산화물 에칭 레이트 양자가 여기에 설명된 방법의 실시형태에 따라 상부 전극을 세정함으로써 복구될 수 있다는 것을 증명한다.
실시예
6
실시예 6 에서, 약 500nm 의 평균 피쳐 길이를 갖는 블랙 실리콘을 포함한 제 1 실리콘 상부 전극은 다음의 조건, 즉, 200mT 의 챔버 압력/2500 와트 및 27MHz 의 하부 전극 제 1 전력 레벨 및 제 1 주파수/1000 와트 및 2MHz 의 하부 전극 제 2 전력 레벨 및 제 2 주파수/200sccm 의 CF4 플로우/400sccm 의 O2 플로우/20℃ 의 전극 온도/30 초의 세정 시간을 이용하여 플라즈마 세정되었다. 사후 세정 블랙 실리콘 평균 피쳐 길이는 약 460nm 이었다. 약 430nm 의 평균 피쳐 길이를 갖는 블랙 실리콘을 포함한 제 2 실리콘 상부 전극은 다음의 프로세스 조건, 즉, 200mT 의 챔버 압력/2500 와트 및 27MHz 의 하부 전극 제 1 전력 레벨 및 제 1 주파수/1000 와트 및 2MHz 의 하부 전극 제 2 전력 레벨 및 제 2 주파수/200sccm 의 NF3 플로우/400sccm 의 O2 플로우/30 초의 세정 시간을 이용하여 플라즈마 세정되었다. 사후 세정 평균 피쳐 길이는 약 360nm 이었다. 이들 테스트 결과는, CF4/O2 및 NF3/O2 가스 혼합물이 모두 블랙 실리콘을 제거하는데 효과적이며, 여기서 NF3/O2 가스 혼합물이 훨신 더 효과적이다.
앞에서 말한 것은 본 발명의 동작의 원리, 바람직한 실시형태 및 모드를 설명하고 있다. 그러나, 본 발명은 논의된 특정 실시형태로 한정되는 것처럼 해석되어서는 안 된다. 따라서, 상기 설명된 실시형태는 제한보다 오히려 설명으로서 간주될 것이며, 다음의 청구항에 의해 한정된 것처럼 본 발명의 범위로부터 벗어남없이 당업자에 의해 실시형태에 있어서 변형이 행해질 수도 있음을 알 것이 다.
Claims (20)
- 플라즈마 처리 챔버의 사용된 전극의 표면으로부터 블랙 실리콘 또는 블랙 실리콘 카바이드를 제거하는 방법으로서,플루오르 함유 가스 조성물을, 하부 전극 및 상부 전극을 포함하는 플라즈마 처리 챔버에 공급하는 단계로서, 상기 상부 전극은 (i) 실리콘으로 제조되고 상기 표면상에 블랙 실리콘을 갖는 플라즈마 노출 표면을 포함하고, 또는 (ii) 실리콘 카바이드로 제조되고 상기 표면상에 블랙 실리콘 카바이드를 갖는 플라즈마 노출 표면을 포함하는, 상기 공급 단계;상기 가스 조성물을 에너자이징하여 플라즈마를 생성하는 단계; 및상기 상부 전극의 상기 플라즈마 노출 표면으로부터 상기 블랙 실리콘 또는 블랙 실리콘 카바이드의 적어도 일부를 에칭하는 단계를 포함하는, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 1 항에 있어서,상기 상부 전극은 각각이 단결정 실리콘, 다결정질 실리콘 또는 비결정질 실리콘으로 제조되는 분할된 외부 전극 링 및 샤워헤드 전극을 포함하는, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 1 항에 있어서,상기 플루오르 함유 가스는 CF4, CHF3, CH2F2, CH3F, C2F6, C2H2F4, C2F4, C3F6, C3F8, C4F6, C4F8, C5F8, NF3, 또는 이들의 혼합물로 구성된 그룹으로부터 선택되는, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 1 항에 있어서,상기 가스 조성물은 본질적으로, CF4 와 O2 로 구성되거나 NF3 와 O2 로 구성되는, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 1 항에 있어서,상기 가스 조성물은 본질적으로, CF4 와 O2 로 구성되고, CF4 의 플로우 레이트 대 O2 의 플로우 레이트의 비율은 약 1:10 내지 약 5:1 이고; 또는상기 가스 조성물은 본질적으로, NF3 와 O2 로 구성되고, NF3 의 플로우 레이트 대 O2 의 플로우 레이트의 비율은 약 1:10 내지 약 5:1 인, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 5 항에 있어서,CF4 의 플로우 레이트 대 O2 의 플로우 레이트의 비율, 또는 NF3 의 플로우 레이트 대 O2 의 플로우 레이트의 비율은 약 1:5 내지 약 2:1 인, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 6 항에 있어서,상기 가스 조성물의 총 플로우는 약 250sccm 내지 약 2000sccm 이고, 상기 플라즈마 처리 챔버는 약 20mTorr 내지 약 1000mTorr 의 압력으로 존재하는, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 1 항에 있어서,상기 가스 조성물은 상기 상부 전극을 접지시키면서, 2 개의 상이한 주파수의 2 개의 상이한 전력 레벨을 상기 하부 전극에 공급함으로써 에너자이징되는, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 1 항에 있어서,상기 상부 전극의 상기 플라즈마 노출 표면은 등방성 에칭되는, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 1 항에 있어서,상기 상부 전극의 온도는 에칭 동안 약 50℃ 내지 약 200℃ 인, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 1 항에 있어서,상기 플라즈마 처리 챔버에서 로우-k 유전체 층을 포함한 복수의 반도체 기판을 플라즈마 에칭하는 단계를 더 포함하며,상기 블랙 실리콘 또는 블랙 실리콘 카바이드는 상기 로우-k 유전체 층의 플라즈마 에칭 동안 상기 상부 전극의 상기 플라즈마 노출 표면상에 형성되는, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 1 항에 있어서,상기 에칭하는 단계는 상기 상부 전극의 상기 플라즈마 노출 표면으로부터 약 50nm 내지 약 500nm 의 깊이를 제거하는, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 제 1 항에 있어서,상기 플라즈마 처리 챔버에서, 상기 상부 전극 이외에, 실리콘 컴포넌트로부터 블랙 실리콘을 에칭하거나, 실리콘 카바이드 컴포넌트로부터 블랙 실리콘 카바이드를 제거하는 단계를 더 포함하는, 블랙 실리콘 또는 블랙 실리콘 카바이드 제거 방법.
- 용량성 커플링 플라즈마 처리 챔버의 사용된 전극의 표면으로부터 블랙 실리콘을 제거하는 방법으로서,약 1:10 내지 약 5:1 의 (i) CF4 의 플로우 레이트 대 O2 의 플로우 레이트의 비율, 또는 (ii) NF3 의 플로우 레이트 대 02 의 플로우 레이트의 비율로, CF4 와 O2 또는 NF3 와 O2 를 포함한 가스 조성물을 플라즈마 처리 챔버에 공급하는 단계로서, 상기 플라즈마 처리 챔버는 하부 전극, 및 상기 표면상에 블랙 실리콘을 갖는 플라즈마 노출 표면을 가지는, 실리콘으로 제조된 상부전극을 포함하는, 상기 가스 조성물 공급 단계;상기 가스 조성물을 에너자이징하여 플라즈마를 생성하는 단계; 및상기 상부 전극의 플라즈마 노출 표면으로부터 상기 블랙 실리콘의 적어도 일부를 등방성 에칭하는 단계를 포함하는, 블랙 실리콘 제거 방법.
- 제 14 항에 있어서,상기 상부 전극의 상기 플라즈마 노출 표면으로부터 약 50nm 내지 약 500nm 의 깊이를 제거하는 단계를 포함하는, 블랙 실리콘 제거 방법.
- 제 14 항에 있어서,상기 상부 전극은 각각이 단결정 실리콘, 다결정질 실리콘 또는 비결정질 실리콘으로 제조되는 외부 전극 링 및 샤워헤드 전극을 포함하는, 블랙 실리콘 제거 방법.
- 제 14 항에 있어서,상기 상부 전극의 온도는 에칭 단계 동안 약 50℃ 내지 약 200℃ 인, 블랙 실리콘 제거 방법.
- 제 14 항에 있어서,CF4 의 플로우 레이트 대 O2 의 플로우 레이트의 비율, 또는 NF3 의 플로우 레이트 대 O2 의 플로우 레이트의 비율은 약 1:5 내지 약 2:1 인, 블랙 실리콘 제거 방법.
- 제 18 항에 있어서,상기 가스 조성물의 총 플로우는 약 250sccm 내지 약 2000sccm 이고, 상기 플라즈마 처리 챔버는 약 20mTorr 내지 약 1000mTorr 의 압력으로 존재하는, 블랙 실리콘 제거 방법.
- 제 14 항에 있어서,상기 가스 조성물은 상기 상부 전극을 접지시키면서, 2 개의 상이한 주파수의 2 개의 상이한 전력 레벨을 상기 하부 전극에 공급함으로써 에너자이징되는, 블 랙 실리콘 제거 방법.
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