KR20070088336A - 반도체 벌크 저항소자 - Google Patents

반도체 벌크 저항소자 Download PDF

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KR20070088336A
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스스무 무라카미
다케오 노나카
신지 나이토
미노루 나카무라
히로시 호조지
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 원하는 저항값을 제어성 좋고 용이하게 얻어져, 저항값의 온도의존성 및 전압과 전류의 리니얼리티를 개선할 수 있는 기술을 제공하는 것이다.
이를 위하여 본 발명에서는 하나의 주면(제 1 주면)을 가지고, 벌크 저항으로서 작용하는 반도체 저항층[n형 반도체영역(2)]의 제 1 주면에 반도체 저항층과 반대 도전형의 가이드링층[p+형 반도체영역(3)]을 형성시키고, 가이드링층을 관통하여 반도체 저항층과 상기 도전형으로, 반도체 저항층 및 가이드링층보다 고불순물 농도의 콘택트층[n++ 형 반도체영역(4)]을 형성시켜, 콘택트층의 상부 및 반도체 저항층의 하부에 전극과 오믹접속하는 반도체 저항층과 상기 도전형으로, 콘택트층과 동등 이상의 고불순물 농도의 반도체영역[n++형 반도체 영역(5) 및 n++형 반도체영역(1)]을 각각 인접시킨다.

Description

반도체 벌크 저항소자{SEMICONDUCTOR BULK RESISTOR ELEMENT}
도 1은 본 발명의 실시형태 1인 반도체 벌크 저항소자가 구비하는 반도체칩을 나타내는 것으로, (a)는 상면에서 본 일부 파단 평면도, (b)는 (a)에 나타낸 반도체 칩의 A-A'선의 단면도,
도 2는 본 발명의 실시형태 1인 반도체 벌크 저항소자가 구비하는 반도체 칩의 동작을 설명하기 위한 단면도,
도 3(a)∼도 3(e)는 도 1에 나타낸 반도체 벌크 저항소자가 구비하는 반도체 칩을 제조하기 위한 주된 공정 후의 단면도,
도 4는 본 발명의 실시형태 2인 반도체 벌크 저항소자가 구비하는 반도체 칩을 나타내는 것으로, (a)는 상면에서 본 일부 파단 평면도, (b)는 (a)에 나타낸 반도체 칩의 B-B'선의 단면도,
도 5(a)∼도 5(e)는 도 4에 나타낸 반도체 벌크 저항소자가 구비하는 반도체 칩을 제조하기 위한 주된 공정후의 단면도,
도 6은 본 발명의 실시형태 3인 반도체 벌크 저항소자가 구비하는 반도체 칩의 단면도로서, (a)는 반도체 칩(102), (b)는 반도체 칩(103), (c)는 반도체 칩(104), (d)는 반도체 칩(105)을 나타내는 도,
도 7은 본 발명의 실시형태 4인 반도체 칩을 몰드수지로 밀봉한 반도체 벌크 저항소자의 개관(槪觀)을 나타내는 일부 파단 사시도,
도 8은 본 발명의 실시형태 5인 반도체 벌크 저항소자를 가지는 다이오드 모듈의 일부 파단 평면도,
도 9는 도 8에서 나타낸 다이오드 모듈의 주요부 단면도이다.
※ 도면의 주요부분에 대한 부호의 설명
1 : n++형 반도체영역(제 1 반도체영역)
2 : n형 반도체영역(제 2 반도체영역)
3 : p+형 반도체영역(제 3 반도체영역)
4 : n++형 반도체영역(제 4 반도체영역)
4a : n++형 반도체영역(제 6 반도체영역)
5 : n++형 반도체영역(제 5 반도체영역)
6 : 제 2 전극 7 : 제 1 전극
8 : 제 1 패시베이션막 8a, 8b, 8c : 산화막
9 : 제 2 패시베이션막 10 : 오목부영역
11a : 제 1 리드전극 11b : 제 2 리드전극
12 : 땜납 13 : 와이어
14a, 14b, 14c : 몰드수지 15 : 리드전극
20, 21, 22 : 전자의 흐름
100, 101, 102, 103, 104, 105 : 반도체 칩
110 : 반도체 벌크 저항소자 120 : 커패시터
130 : 다이오드 140 : 인덕터
200 : 다이오드 모듈
본 발명은 반도체의 벌크를 이용한 저항소자 및 반도체 벌크 저항소자를 가지는 모듈에 적용함으로써 특별히 유효하게 되는 기술에 관한 것으로, 예를 들면 반도체 벌크 저항소자를 가지는 다이오드 모듈에 적용함으로써 유효하게 되는 기술에 관한 것이다.
반도체 벌크를 이용한 저항체로서, 다이오드, 바이폴라 트랜지스터, MOS 트랜지스터, 사이리스터 등의 능동소자와 병렬로 형성된 저항이 알려져 있다. 예를 들면 일본국 특개평6-342878호 공보(특허문헌 1)에 기재된 반도체장치에서는, 웨이퍼 프로세스단계에서의 확산 저항의 측정값이 스크라이빙 후의 측정값에 근접하도록, 이면 전극이 형성된 n형 반도체 기판의 표면측에 칩 분할단을 따라 주회하는 평면 폐쇄 루프형상의 p형 불순물 도입영역이 형성되고, 그 중앙부에는 비도입영역이 있어, 이들 p형 불순물 도입영역과 그 중앙부의 불순물 비도입영역의 표면에 표면 전극(제 1 주면 전극)을 도전 접촉시켜, 이면의 n형 반도체 기판에 이면 전극을 형성하는 구성으로 되어 있다. 불순물 도입영역이 평면 폐쇄 루프형상이고, 그 루프 내에 둘러싸인 반도체 기판의 중앙부의 표면이 세로형 확산 저항영역의 한쪽의 전극 접촉영역으로 되어 있기 때문에, 세로형 확산 저항영역이 칩 분할단으로 치우 쳐 형성되지 않고, 기판 두께방향에 대하여 좌우 대칭형으로 칩 분할단까지는 도달하지 않는다고 간주할 수 있는 세로형 확산 저항영역이 형성된다고 되어 있다.
또, 일본국 특개소56-94653호 공보(특허문헌 2)에 기재된 저항장치에서는 난도전성의 박막을 도전체 사이의 접촉부에 개재시킴으로써, 점유면적이 거의 없는 저항장치를 제공할 수 있다고 되어 있다.
[특허문헌 1]
일본국 특개평6-342878호 공보
[특허문헌 2]
일본국 특개소56-94653호 공보
상기 종래기술의 전자에서는, 전극과 반도체와의 접촉저항의 저감이나 평면 폐쇄 루프형상의 불순물 도입영역의 핀치효과에 의한 저항값의 변화에 대한 배려가 이루어져 있지 않기 때문에, 2개의 전극 사이에 전압을 인가하였을 때의 저항값은, 전압값의 변화나 전극의 극성의 변화에 의하여 저항값이 변화되는 문제가 있다.
본 발명자들이 검토한 바에 의하면, 상기 종래기술에서는 예를 들면 상기 표면 전극 바로 밑에서 평면 폐쇄 루프형상의 p형 반도체영역에 끼워진 n형 반도체영역은, 전압 강하가 발생하는 영역이 되기 때문에 p형 반도체영역과 n형 반도체영역으로 이루어지는 pn 접합으로부터 연장되는 공핍층이 n형 반도체영역의 중성영역인 전류통로를 좁히게 되기(핀치효과) 때문에, 전류값이 증대하면, 저항값이 높아지는 현상이 발생할 가능성이 있다.
또, 후자에서는 저항값을 결정하는 각 요소의 제어에 대한 배려가 이루어져 있지 않기 때문에 원하는 저항값을 제어성 좋고 용이하게 얻을 수 없다는 문제가 있다.
따라서, 본 발명의 목적은 원하는 저항값을 제어성 좋고 용이하게 얻어져, 전압과 전류의 리니어티를 개선할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부도면으로부터 분명하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
즉, 본 발명은 하나의 주면(제 1 주면)을 가지고, 벌크 저항으로서 작용하는 반도체 저항층(제 2 반도체영역)의 상기 제 1 주면에 상기 반도체 저항층과 반대 도전형의 가이드링층(제 3 반도체영역)을 형성시키고, 이 가이드링층을 관통하여 상기 반도체 저항층과 상기 도전형으로, 상기 반도체 저항층 및 상기 가이드링층보다 고불순물 농도의 콘택트층(제 4 반도체영역)을 형성시키고, 이 콘택트층의 상부 및 상기 반도체 저항층의 하부에 전극과 오믹접속하는 상기 반도체 저항층과 상기 도전형으로 상기 콘택트층과 동등 이상의 고불순물 농도의 반도체영역(제 5 반도체영역 및 제 1 반도체영역)을 각각 인접시키는 것을 특징으로 한다.
이하의 실시형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할하여 설명하나, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계 한 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충설명 등의 관계에 있다. 또 이하의 실시형태에서 요소의 수 등(갯수, 수치, 양, 범위 등을 포함한다)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 좋다. 마찬가지로 이하의 실시형태에서 구성요소 등의 형상, 위치관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사하는 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 동일하다. 또 본 실시형태를 설명하기 위한 전 도면에서 동일기능을 가지는 것은 동일한 부호를 붙이도록 하고, 그 반복 설명은 가능한 한 생략하도록하고 있다. 이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다.
(실시형태 1)
도 1은 본 발명의 실시형태 1인 반도체 벌크 저항소자가 구비하는 반도체 칩(100)으로, (a)는 상면에서 본 일부 파단 평면도, (b)는 (a)에 나타낸 반도체 칩(100)의 A-A'선에서의 단면도이다.
도 1에서 서로 반대측에 위치하는 제 1 주면 및 제 2 주면을 가지는 반도체 칩(100)은, 제 2 주면을 가지고 고농도(제 1 불순물 농도)로 n형(제 1 도전형)의 n++형 반도체영역(1)(제 1 반도체영역)과 n++형 반도체영역(1) 위에 에피텍셜법에 의하여 형성되고, 제 1 주면을 가지고 n++형 반도체영역(1)보다 낮은 제 2 불순물 농도로 n형의 n형 반도체영역(2)(제 2 반도체영역)과, n형 반도체영역(2)의 제 1 주면으로부터 제 2 주면을 향하여 선택적으로 형성되고, n형 반도체영역(2)보다 높은 제 3 불순물 농도로 p형(제 2 도전형)의 p+형 반도체영역(3)(제 3 반도체영역)과, p+형 반도체영역(3)의 제 1 주면으로부터 제 2 주면을 향하여 p+형 반도체영역(3)을 관통하여 n형 반도체영역(2)에 인접하도록 선택적으로 형성되고, n형 반도체영역(2) 및 p+형 반도체영역(3)보다 높은 제 3 불순물 농도로 n형의 n++형 반도체영역(4)(제 4 반도체영역)과, p+형 반도체영역(3)의 제 1 주면으로부터 제 2 주면을 향하여 선택적으로 형성되고, p+형 반도체영역(3)보다 높고 n++형 반도체영역(4)과 동등 또는 더욱 높은 제 5 불순물 농도로 n형의 n++형 반도체영역(5)(제 5 반도체영역)을 가진다.
또한 반도체 칩(100)은, 제 1 주면상의 모든 곳에서, n형 반도체영역(2)과 n++형 반도체영역(5) 사이에 p+형 반도체영역(3)이 존재하도록 형성되어 있다.
또, 반도체 칩(100)은, 제 2 주면에서 n++형 반도체영역(1)에 오믹접속된 상태로 형성된 제 2 전극(6)과, 제 1 주면에서 n++형 반도체영역(5)에 오믹접속된 상태로 형성된 제 1 전극(7)을 가진다.
또, 반도체칩(100)은 열산화 SiO2막이나 포스포실리케이트 유리(phospho silicate glass) 등으로 형성된 제 1 패시베이션막(8)과, 이 제 1 패시베이션막(8)과 제 1 전극(7) 위에 형성된 플라즈마 CVD 법으로 형성되는 질화규소(P-SiN) 등의 제 2 패시베이션막(9)을 가지고 있고, 제 1 전극(7)의 일부가, 반도체 칩(100)의 중앙부에서 노출하고 있다.
다음에 본 실시형태 1에 의한 반도체 칩(100)을 구비한 반도체 벌크 저항소자의 특징에 대하여 도 2를 참조하여 설명한다. 도 2는 본 실시형태에 의한 반도체 칩(100)을 구비한 반도체 벌크 저항소자에서의 캐리어인 전자의 흐름을 나타내는 도면이다.
제 1 전극(7)이 마이너스, 제 2 전극(6)이 플러스가 되는 전압이 인가되면, 전자는 도 2에서 부호 20으로 나타낸 화살표의 방향으로 흐르면 근사할 수 있다. 이 경우, 전자는 n++형 반도체영역(5), n++형 반도체영역(4), n형 반도체영역(2), n++형 반도체영역(1)의 경로에서 흐른다. 이 전류경로에서 저항체로서 동작하는 것은 n형 반도체영역(2)이고, 다른 n++형 반도체영역(5), n++형 반도체영역(4), n++형 반도체영역(1)은 저저항이기 때문에 저항체로서 동작하지 않는다. 즉, 이들 고불순물 농도영역에서는, 전압강하가 거의 없어 각 불순물 농도영역 내에서의 전위는 같다고 간주할 수 있고, 저항체로서 동작하는 영역인 n형 반도체영역(2)에서 전압강하가 발생한다.
따라서, 본 실시형태 1에 의한 반도체 칩(100)을 구비한 반도체 벌크 저항소자에서는, 상기와 같은 구조를 채용하였기 때문에 p+형 반도체영역(3)에 끼워진 부분은 전압강하가 발생하지 않는 영역이 되어, 전압인가에 따르는 핀치효과에 의한 저항값의 변화를 억제할 수 있다.
그런데 도체의 저항값은 전류의 진행방향의 거리에 비례하고, 단면적에 반비례하나, 반도체의 저항값에서도 동일한 것을 말할 수 있다. 즉, 본 실시형태 1의 경우, 콘택트층으로서 동작하는 n++형 반도체영역(4)과 n형 반도체영역(2)의 접합 면(제 2 접합면)의 면적[n++형 반도체영역(4)의 접합 면적]을 크게 하면 저항값은 낮아지고, 전자의 흐름(20)의 길이를 길게 하면 저항값은 높아진다.
따라서, 본 실시형태 1에 의한 반도체 칩(100)을 구비한 반도체 벌크 저항소자에서는 상기와 같은 구조를 채용하였기 때문에, n형 반도체영역(2)의 불순물 농도, n++형 반도체영역(4)의 접합면적 및 전자의 흐름(20)의 길이 등을 제어함으로써 원하는 저항값을 가지는 반도체 벌크 저항소자를 용이하게 얻을 수 있다.
그리고 본 실시형태 1에 의하면, 제 1 전극(7)과 오믹접속시키는 n++형 반도체영역(5)과 콘택트층으로서 동작하는 n++형 반도체영역(4)을 별개로 형성함으로써, n++형 반도체영역(5)의 제 1 주면에서 본 평면적의 제약을 받는 일 없이, n++형 반도체영역(4)의 접합면적을 제어하는 것이 가능하여, 비교적 높은 저항값을 가지는 반도체 벌크 저항소자를 용이하게 얻을 수 있다.
또, p+형 반도체영역(3)은, 제 1 전극(7)과 오믹접속시키기 위한 n++형 반도체영역(5)으로부터 흐르는 전자가 제 1 패시베이션막(8)과 n 형 반도체영역(2)과의 계면을 가로방향으로 흐르는 것을 방지하기 위한 가이드링층으로서의 역할을 한다. 따라서 제 1 주면상의 모든 부분에서, n 형 반도체영역(2)과 n++형 반도체영역(5)의 사이에 이 가이드링층이 되는 p+형 반도체영역(3)이 존재하도록 설치함으로써 전자전류를 정확하고 정밀도 좋게 제 1 전극과 제 2 전극 사이를 흘릴 수 있다.
또한 n++형 반도체영역(1)은 제 2 전극(6)에, n++형 반도체영역(5)은 제 1 전극(7)에 각각 오믹접속하고 있기 때문에, 전자전류를 정확하고 정밀도 좋게 제 1 전극과 제 2 전극 사이를 흘릴 수 있다.
도 3은 도 1 및 도 2에 나타낸 본 발명의 실시형태 1인 반도체 벌크 저항소자가 구비하는 반도체 칩(100)을 제조하기 위한 주된 공정마다의 단면도이고, 이하, 도 3을 참조하여 본 발명의 실시형태 1인 반도체 칩(100)의 제조방법을 설명한다.
(a) 고불순물 농도의 예를 들면 인, 안티몬, 비소를 불순물로 한 1 × 1018∼1×1020cm-3의 n++형 반도체영역(1)의 위에 에피텍셜법에 의하여 형성된 1×1014∼1×1018 cm-3의 n형 반도체영역(2)이 형성되어 있다. 이 n형 반도체영역(2) 위에 산화막(8a)을 형성하여, 통상의 포토 에칭에 의하여 일부의 산화막(8a)을 제거하고, 선택적으로 n++형 반도체영역(4)을 1 × 1018∼1×1020cm-3의 인을 불순물로서 열확산 또는 이온주입에 의하여 형성한다.
(b) 다음에, (a)에서 형성된 산화막(8a)을 일단 제거하고, 새롭게 산화막(8b)을 형성하고 나서 통상의 포토 에칭에 의하여 산화막(8b)에 콘택트창을 형성한다. 이 산화막(8b)에 콘택트창을 형성한 부분에, 선택적으로 p+형 반도체영역(3)을 1×1017∼1×1019 cm-3의 보론(boron)을 불순물로서 열확산 또는 이온주입에 의하여 형성한다.
여기서, 열확산에 의하여 불순물을 도핑하는 경우, 각 공정의 순서를 본 실시형태 1과 같이 함으로서 열처리시간을 단축할 수 있다.
즉, n++형 반도체영역(4)을 p+형 반도체영역(3)보다 먼저 형성하여 두면, 각 불순물의 확산 계수의 차이에 의하여 열처리시간에 상관없이 n++형 반도체영역(4)이 p+형 반도체영역(3)을 확실하게 관통하도록 형성시킬 수 있다. 그런데 p+형 반도체영역(3)을 n++형 반도체영역(4)보다 먼저 형성한 경우, 각 불순물의 확산 계수의 차이에 대응한 일정한 열처리시간을 경과하지 않으면, n++형 반도체영역(4)이 P+형 반도체영역(3)을 관통하도록 형성시킬 수 없다.
(c) 다음에, (b)에서 형성된 산화막(8b)을 일단 제거하고, 새롭게 산화막(8c)을 형성하고 나서 통상의 포토 에칭에 의하여 산화막(8c)에 콘택트창을 형성한다. 이 산화막(8c)에 콘택트창을 부분에 선택적으로 n++형 반도체영역(5)을 1×1018∼1×1020 cm-3의 인을 불순물로서 열확산 또는 이온주입에 의하여 형성한다.
(d) 상기 공정에서 형성된 산화막(8c)을 일단 제거하고, 새롭게 산화막을 열산화법 또는 CVD 법에 의하여 형성하거나, 또는 산화막(8c)을 남긴 상태에서 산화막 위에 다시 포스포실리케이트 유리(PSG)막을 형성한 제 1 패시베이션막(8)을 형성한 후, 포토 에칭에 의하여 제 1 패시베이션막(8)의 콘택트창을 형성하여, 표면에 알루미늄 또는 실리콘함유 알루미늄을 증착하고, 통상의 포토 에칭에 의하여 제 1 전극(7)을 형성한다. 그후, 표면에 플라즈마질화실리콘막인 제 2 패시베이션막(9)을 형성하고, 통상의 포토 에칭에 의하여 패터닝하여 제 1 전극(7)의 일부를 노출시킨다.
이때, 도 1(a)에 나타낸 바와 같이 제 1 전극(7)의 노출부를 제 1 주면에서 보아 반도체 칩(100)의 중앙부에 위치시키면, 와이어 본딩 등의 전극 인출이 용이 하게 되어, 반도체 벌크 저항소자로서 완성시킬 때에, 전극과 와이어의 위치 어긋남에 의한 불량을 격감시킬 수 있다.
(e) 제일 마지막으로 이면에 금 또는 금-안티몬 전극을 증착하고, 증착후 300∼450℃에서 열처리하여 제 2 전극(6)을 형성하고, 반도체 칩(100)이 완성된다.
(실시형태 2)
도 4는 본 발명의 실시형태 2인 반도체 벌크 저항소자가 구비하는 반도체 칩(101)이고, (a)는 상면에서 본 일부 파단 평면도, (b)는 (a)에 나타낸 반도체 칩(100)의 B-B'선에서의 단면도이다. 도 4에서 도 1과 동일한 부호의 설명은 생략한다.
도 1에 나타내는 반도체 칩(100)에서는, p+형 반도체영역(3)의 제 1 주면으로부터 제 2 주면을 향하여 p+형 반도체영역(3)을 관통하도록 선택적으로 형성된 n++형 반도체영역(4)을 형성하였으나, 도 4에 나타내는 반도체 칩(101)에서는 n++형 반도체영역(4)은 존재하지 않고, p+형 반도체영역(3)의 제 1 주면으로부터 제 2 주면을 향하여 설치된 오목부영역(10)과, 오목부영역(10)이 노출된 내면과 p+형 반도체영역(3)의 일부를 포함하고, 제 1 주면으로부터 제 2 주면을 향하여 선택적으로 형성된, p+형 반도체영역(3) 및 n 형 반도체영역(2)보다 높은 제 6 불순물 농도로 n형의 n++형 반도체영역(4a)(제 6 반도체영역)이 p+형 반도체영역(3)과 n형 반도체영역(2)에 접하도록 형성되어 있는 곳이, 도 1에 나타낸 실시형태 1과 다르다.
또, 도 1(b)에서는, 제 1 전극(7)에 오믹접속하는 n++형 반도체영역(5)을 형 성하였으나, 도 4(b)에는 n++형 반도체영역(5)은 존재하지 않고, n++형 반도체영역(4a)이 제 1 전극(7)과 오믹접속하고 있는 곳도, 도 1에 나타낸 실시형태 1과는 다르다.
즉, 본 실시형태 2에서는 n++형 반도체영역(4a)이 콘택트층으로서의 기능[실시형태 1에서의 n++형 반도체영역(4)의 기능]과, 제 1 전극(7)과 오믹접속시키기 위한 기능[실시형태 1에서의 n++형 반도체영역(5)의 기능]의 양쪽의 기능을 가지고 있다.
따라서 본 실시형태 2에 의한 반도체 칩(101)을 구비한 반도체 벌크 저항소자에서는, 상기와 같은 구조를 채용하였기 때문에, 실시형태 1과 비교하여 공정을 하나[n++형 반도체영역(5)을 형성시키는 공정] 생략하여도 실시형태 1과 동일한 특징을 가지는 반도체 벌크 저항소자로 할 수 있다.
또한, 반도체칩(101)은, 제 1 주면상의 모든 장소에서, n형 반도체영역(2)과 n++형 반도체영역(4a)의 사이에 p+형 반도체영역(3)이 존재하도록 형성되어 있다.
도 5는 도 4에 나타낸 본 발명의 실시형태 2인 반도체 벌크 저항소자가 구비하는 반도체 칩(101)을 제조하기 위한 주된 공정마다의 단면도이고, 이하 도 5를 참조하여 본 발명의 실시형태 2인 반도체 칩(101)의 제조방법을 설명한다.
(a) 고불순물 농도의 예를 들면 인, 안티몬, 비소를 불순물로 한 1 × 1018∼1 × 1020 cm-3의 n++형 반도체영역(1) 위에 에피텍셜법에 의하여 형성된 1 × 1014 ∼1 × 1018 cm-3의 n형 반도체영역(2)이 형성되어 있다. 이 n형 반도체영역(2) 위에 산화막(8a)를 형성하고, 통상의 포토 에칭에 의하여 일부의 산화막(8a)를 제거하고, 선택적으로 p+형 반도체영역(3)을 1 × 1017∼1 ×1019 cm-3의 보론을 불순물로서 열확산 또는 이온주입에 의하여 형성한다.
(b) 다음에, (a)에서 형성된 산화막(8a)을 일단 제거하고, 새롭게 산화막(8b)을 형성하고 나서 통상의 포토 에칭에 의하여 산화막(8b)에 콘택트창을 형성한다. 이 산화막(8b)에 콘택트창을 형성한 부분에서 드라이에칭 또는 KOH나 NaOH를 사용한 알칼리에칭에 의하여 p+형 반도체영역(3)이 제거되어 n형 반도체영역(2)이 노출되도록 오목부영역(10)을 형성한다.
오목부영역(10)의 형상을 알칼리 에칭으로 얻기 위해서는, n형 반도체영역 (2)의 면방위를 <-100> 면으로 하고, 도시 생략하고 있으나, 산화막(8b)을 에칭한 형상[제 1 주면에서 본 오목부영역(10)의 형상]을 사각형으로 하여 두고, KOH 또는 NaOH를 함유하는 알칼리 에칭을 함으로써, 도 5(b)에 나타낸 바와 같은 오목부영역(10)의 측면이 수직하게 에칭된 형상을 얻을 수 있다. 예를 들면 NaOH 또는 KOH의 농도가 5 wt%에서 65 wt%로 하고, 온도가 25℃에서 115℃로 한 알칼리수용액을 사용하여 알칼리 에치하면, 측면이 (111)면에서 단면이 수직하게 에칭된 형상을 얻을 수 있다.
오목부영역(10)의 형상을 드라이에칭으로 얻는 경우에는, 도 4(a)에서 나타낸 바와 같이 산화막(8b)을 에칭한 형상[제 1 주면에서 본 오목부영역(10)의 형상] 을 원형으로 할 수도 있다. 또, 오목부영역(10)의 형상을 드라이에칭에 의하여 얻는 경우, 제 1 주면으로부터 n++반도체영역(1) 방향을 향하는 오목부영역(10)의 길이[오목부영역(10)의 깊이]의 제어가, 알칼리 에칭에 의한 경우와 비교하여 용이하기 때문에, 전자의 흐름(20)의 길이를 용이하게 제어하는 것이 가능해진다.
(c) 다음에, (b)에서 형성된 산화막(8b)을 일단 제거하고, 새롭게 산화막(8c)을 형성하고 나서 통상의 포토 에칭에 의하여 산화막(8c)에 콘택트창을 형성한다. 이 산화막(8c)에 콘택트창을 형성한 부분에, 선택적으로 n++형 반도체영역(4a)을 1 × 1018∼1 × 1020 cm-3의 인을 불순물로서 열확산 또는 이온주입에 의하여 형성한다.
본 실시형태 2에 의하면, p+형 반도체영역(3)을 형성한 후에, 에칭에 의하여 오목부영역(10)을 설치하고, 그후 오목부영역(10)의 바닥면과 측면의 전부 및 p+형 반도체영역(3)의 일부를 포함하는 영역에 n++형 반도체영역(4a)을 형성시키기 때문에, n++형 반도체영역(4a)이 p+형 반도체영역(3)을 확실하게 관통하여 n형 반도체영역(2)과 접하도록 형성시킬 수 있다.
(d) 상기한 공정에서 형성된 산화막(8c)을 일단 제거하고, 새롭게 산화막을 열산화법 또는 CVD법에 의하여 형성하거나, 또는 산화막(8c)을 남긴 상태에서 산화막 위에 다시 포스포실리케이트 유리(PSG)막을 형성한 제 1 패시베이션막(8)을 형성한 후, 포토 에칭에 의하여 제 1 패시베이션막(8)의 콘택트창을 형성하여, 표면에 알루미늄 또는 실리콘함유 알루미늄을 증착하고, 통상의 포토 에칭에 의하여 제 1 전극(7)을 형성한다. 그후, 표면에 플라즈마 질화 실리콘막인 제 2 패시베이션막(9)을 형성하고, 통상의 포토 에칭에 의하여 패터닝하여 제 1 전극(7)의 일부를 노출시킨다.
(e) 제일 마지막으로, 이면에 금 또는 금-안티몬 전극을 증착하고, 증착후 300∼450℃에서 열처리하여 제 2 전극(6)을 형성하여, 반도체칩(101)이 완성된다.
(실시형태 3)
도 6은 본 발명의 실시형태 3인 반도체 벌크 저항소자가 구비하는 반도체 칩(102, 103, 104, 105)을 나타내는 도면이고, (a)는 반도체 칩(102), (b)는 반도체칩(103), (c)는 반도체 칩(104), (d)는 반도체 칩(105)을 나타낸다. 도 6에서 도 1과 동일한 부호의 설명은 생략한다. 또한 도 6에서는 본 실시형태 3의 반도체 벌크 저항소자의 동작을 설명하기 위하여 도 2와 마찬가지로 캐리어인 전자의 흐름(21, 22, 23, 24)도 나타낸다. 이하, 실시형태 3인 반도체 벌크 저항소자의 특징을 도 6을 참조하여 설명한다.
(a)에서는 도 2에 나타낸 반도체 칩(100)의 n++형 반도체영역(4)을 삭제하고 있다. 따라서 (a)에서 제 1 전극(7)이 마이너스, 제 2 전극(6)이 플러스가 되는 전압이 인가되면, 전자는 도면 중에서 부호 21로 나타낸 화살표의 방향으로 흐르면 근사할 수 있다. 이 경우, 전자는 n++형 반도체영역(5), n형 반도체영역(2), n++형 반도체영역(1)의 경로에서 흐른다. 이 전류경로에서 저항체로서 동작하는 것은 n형 반도체영역(2)이고, 다른 n++형 반도체영역(5), n++형 반도체영역(1)은 저저항 이기 때문에 저항체로서 동작하지 않는다. (a)에서 저항체로서 동작하는 영역인 n형 반도체영역(2)에서 전압 강하가 발생한다.
여기서도, 고리형상(예를 들면 도너츠형상)으로 형성된 p+형 반도체영역(3)은, 제 1 전극(7)과 오믹접속시키기 위한 n++형 반도체영역(5)으로부터 흐르는 전자가 제 1 패시베이션막(8)과 n형 반도체(2)와의 계면을 가로방향으로 흐르는 것을 방지하기 위한 가이드링층으로서의 역할을 한다.
(a)에서, 저항체로서 동작하는 n형 반도체영역(2) 중, n++형 반도체영역(5) 바로 밑에서, 이 가이드링층이 되는 p+형 반도체영역(3)에 끼워진 부분은 전압 강하가 발생하는 영역이 되기 때문에 p+형 반도체영역(3)과 n형 반도체영역(2)으로 이루어지는 pn 접합으로부터 연장되는 공핍층이 n형 반도체영역(2)의 중성영역인 전류통로를 좁히는(핀치효과) 경우가 있어, 전류값이 증대하면 저항값은 실시형태 1 또는 2와 비교하여 변화되기 쉬워질(높아질) 가능성이 있다.
그러나, 제 1 주면상의 모든 부분에서 n형 반도체영역(2)과 n++형 반도체영역(5)의 사이에 이 가이드링 층이 되는 p+형 반도체영역(3)이 존재하도록 고리형상으로 설치하고 있기 때문에, 전자전류를 정확하고 정밀도 좋게 제 1 전극과 제 2 전극 사이를 흘릴 수 있다. 또 n++형 반도체영역(1)은 제 2 전극(6)에, n++형 반도체영역(5)은 제 1 전극(7)에 각각 오믹접속하고 있기 때문에, 전자전류를 정확하고 정밀도 좋게 제 1 전극과 제 2 전극 사이를 흘릴 수 있다.
(b)는 (a)에서 나타낸 반도체 칩(102)의 변형예인 반도체칩(103)을 나타낸다. (b)에서 나타내는 반도체 칩(103)은 (a)에서 나타낸 반도체 칩(102)의 n++형 반도체영역(5)이 p+형 반도체영역(3)을 관통하도록 형성시킨 것을 특징으로 한다.
따라서, (b)에서 제 1 전극(7)이 마이너스, 제 2 전극(6)이 플러스가 되는 전압이 인가되면, 전자는 도면 중에서 부호 22로 나타낸 화살표의 방향으로 흐르면 근사할 수 있고, 전자는 (a)와 마찬가지로 n++형 반도체영역(5), n형 반도체영역(2), n++형 반도체영역(1)의 경로로 흐른다. 이 전류경로에서 저항체로서 동작하는 것은 n형 반도체영역(2)이고, 다른 n++형 반도체영역(5), n++형 반도체영역(1)은 저저항이기 때문에 저항체로서 동작하지 않는다. (b)에서 저항체로서 동작하는 영역인 n형 반도체영역(2)에서 전압 강하가 발생한다.
이 때문에 (b)에서는 (a)에서 나타낸 반도체 칩(102)의 n++형 반도체영역(5)이 p+형 반도체영역(3)을 관통하도록 형성시킨 것에 의하여, 핀치효과의 영향을 억제하는 것이 가능해진다. 따라서 실시형태 1 또는 2와 비교하여도 전류값의 증대에 의한 저항값의 변화의 정도는 동일한 정도가 된다. 또 가이드링층이 되는 p+ 반도체영역(3)을 설치하고, 제 1 전극(7) 및 제 2 전극(6)은 오믹접속되어 있기 때문에, 전자전류를 정확하고 정밀도 좋게 제 1 전극과 제 2 전극 사이를 흘릴 수 있다.
여기서, (b)에서 나타낸 반도체 칩(103)을 실시형태 1 또는 2에서 나타낸 반도체 칩(100 또는 101)과 비교하면, n++ 반도체영역(5)이 제 1 전극(7)과 오믹접속시키는 기능과 콘택트층으로서 동작하는 기능을 겸하기 때문에, 제조공정이 하나 적어도 된다는 효과가 있으나, n++형 반도체영역(5)의 제 1 주면에서 본 평면적의 제약을 받게 되어, 얻어지는 저항값은 작아진다. 따라서 원하는 저항값이 비교적 작은 경우에는 유효한 실시형태라 할 수 있다.
(c)는 (a)에서 나타낸 반도체 칩(102)의 변형예인 반도체 칩(104)을 나타낸다. (c)에서는 (a)와 달리 가이드링 층이 되는 p+형 반도체영역(3)은 콘택트층의 n++형 반도체영역(5)과 n형 반도체영역(2)을 거쳐 격리하여 형성되어 있다. 이와 같이 격리되어 있어도 전자는 도면 중에서 부호 23의 화살표로 나타낸 바와 같이 n++형 반도체영역(5), n형 반도체영역(2), n++형 반도체영역(1)의 경로로 흐른다. 이 전류경로에서도 (a)에 나타낸 것과 마찬가지로 저항체로서 동작하는 것은 n형 반도체영역(2)이고, 다른 n++형 반도체영역(5), n++형 반도체영역(1)은 저저항이기 때문에 저항체로서 동작하지 않는다. (c)에서도 저항체로서 동작하는 영역인 n형 반도체영역(2)에서 전압 강하가 발생한다.
여기서도 (a)에서 설명한 바와 같이 전류가 흐르면 p+형 반도체영역(3)과 n형 반도체영역(2)으로 이루어지는 pn 접합으로부터 연장되는 공핍층이 n형 반도체영역(2)의 중성영역인 전류통로를 좁히는(핀치효과) 경우가 있어, 전류값이 증대하면 저항값은 실시형태 1 또는 2와 비교하여 변화되기 쉬워질(높아질) 가능성이 있다.
그러나, 가이드링층이 되는 p+ 반도체영역(3)을 설치하고, 제 1 전극(7) 및 제 2 전극(6)은 오믹접속되어 있기 때문에, 전자전류를 정확하고 정밀도 좋게 제 1 전극과 제 2 전극 사이를 흘힐 수 있다.
(d)는 (c)에서 나타낸 반도체 칩(104)의 변형예인 반도체 칩(105)을 나타낸 다. (d)에서 나타내는 반도체 칩(105)은 (c)에서 나타낸 반도체칩(104)의 p+형 반도체영역(3)과 n형 반도체영역(2)으로 이루어지는 접합면과 제 1 주면과의 거리가 n++형 반도체영역(5)과 n형 반도체영역(2)으로 이루어지는 접합면과 제 1 주면과의 거리와 동등 또는 짧아지도록 한 것을 특징으로 한다.
따라서 (d)에서 제 1 전극(7)이 마이너스, 제 2 전극(6)이 플러스가 되는 전압이 인가되면, 전자는 도면 중에서 부호 24로 나타낸 화살표의 방향으로 흐르면 근사할 수 있고, 전자는 (a)와 마찬가지로 n++형 반도체영역(5), n형 반도체영역(2), n++형 반도체영역(1)의 경로로 흐른다. 이 전류경로에서 저항체로서 동작하는 것은 n형 반도체영역(2)이고, 다른 n++형 반도체영역(5), n++형 반도체영역(1)은 저저항이기 때문에 저항체로서 동작하지 않는다. (d)에서 저항체로서 동작하는 영역인 n형 반도체영역(2)에서 전압 강하가 발생한다.
이 때문에 (d)에서는 (c)에서 나타낸 반도체 칩(104)의 p+형 반도체영역(3)과 n형 반도체영역(2)으로 이루어지는 접합면과 제 1 주면과의 거리가 n++형 반도체영역(5)과 n형 반도체영역(2)으로 이루어지는 접합면과 제 1 주면과의 거리와 동등 또는 짧아지도록 함으로써, 핀치효과의 영향을 억제하는 것이 가능해진다. 따라서 실시형태 1 또는 2와 비교하여도 전류값의 증대에 의한 저항값의 변화의 정도는 동일한 정도가 된다. 또 가이드링층이 되는 p+ 반도체영역(3)을 설치하고, 제 1 전극(7) 및 제 2 전극(6)은 오믹접속되어 있기 때문에, 전자전류를 정확하고 정밀도 좋게 제 1 전극과 제 2 전극 사이를 흘릴 수 있다.
여기서, (d)에서 나타낸 반도체 칩(105)을 실시형태 1 또는 2에서 나타낸 반 도체 칩(100 또는 101)과 비교하면, n++ 반도체영역(5)이, 제 1 전극(7)과 오믹접속시키는 기능과 콘택트층으로서 동작하는 기능을 겸하기 때문에, 제조공정이 하나 적어도 된다는 효과가 있으나, n++형 반도체영역(5)의 제 1 주면에서 본 평면적의 제약을 받게 되어 얻어지는 저항값은 작아진다. 따라서 원하는 저항값이 비교적 작은 경우에는 유효한 실시형태라 할 수 있다.
(실시형태 4)
도 7은 본 발명의 실시형태 4인 반도체 칩을 몰드수지로 밀봉한 반도체 벌크 저항소자(110)의 개관도를 나타낸다. 도 7에서 100, 101, 102, 103, 104, 105는 실시형태 1∼3에서 설명한 반도체 칩으로, 반도체 칩의 제 2 주면의 제 2 전극(6)에 땜납(12)을 거쳐 제 2 리드전극(11b)에 접속되고, 와이어 본딩에 의하여 와이어(13)가 반도체 칩의 제 1 주면의 제 1 전극(7)과 제 1 리드전극(11a)과 접속하고 있다. 또한 제 1 리드전극(11a), 제 2 리드전극(11b)의 일부를 제외하고, 전체를 몰드수지(14a)로 밀봉하여 면실장형의 반도체 벌크 저항소자(110)가 완성된다.
본 실시형태에 의하면, 예를 들면 체적이 1 mm3 이하의 소형 패키지에 반도체 벌크 저항소자를 조립할 수 있기 때문에, 부품의 소형화, 경량화를 도모할 수 있다.
또한 이상 설명하여 온 실시형태 1∼ 실시형태 3에서, 설명의 형편상 100, 101, 102, 103, 104, 105를 반도체 칩으로 설명하고, 이것을 몰드수지로 밀봉한 것을 반도체 벌크 저항소자(110)로서 실시형태 4에서 설명하였으나, 반도체 칩(100, 101, 102, 103, 104, 105) 자체를 반도체 벌크 저항소자로 하여도 되는 것은 물론이다.
(실시형태 5)
도 8 및 도 9는, 본 발명의 실시형태 5인 다이오드 모듈(200)을 나타낸다. 도 8은 도 7에서 설명한 면실장형의 반도체 벌크 저항소자(110) 이외에, 도 7과 동일한 패키지를 가지는 커패시터(120), 인덕터(140) 등의 수동부품과 다이오드(130)를, 하나의 다이오드 모듈(200)로서 조립한 예를 나타낸다. 도 9는 도 8에 나타낸 모듈의 일 단면을 나타낸다. 도 8에서 15는 모듈로서 사용하는 경우의 리드전극이고, 이 리드전극(15)은 예를 들면 도 7에서 나타낸 면실장형의 반도체 벌크 저항소자(110)의 제 1 리드전극(11a), 제 2 리드전극(11b)과 땜납(12)을 거쳐 접속되어 있다. 다른 수동부품인 커패시터(120) 및 인덕터(140), 다이오드(130)에 대해서도 마찬가지로 부품의 리드전극과 모듈의 리드전극(15)을 접속함으로써, 다이오드 모듈(200)을 완성시킬 수 있다.
이들 커패시터, 인덕터, 다이오드 등의 수동부품은 모두 최근의 모바일 기기의 보급에 따라 수동부품의 모듈화가 진행되고 있다. 상기한 바와 같이 실시형태 4에서 설명한 반도체 벌크 저항소자(110)는, 소형화에 적합하고, 수동부품인 커패시터나 인덕터, 또는 다이오드 등을 도입한 모듈[예를 들면, 본 실시형태 5에 나타내는 다이오드 모듈(200)]을 구성하는 데 적합하다.
이상, 본 발명자에 의하여 이루어진 발명을 실시형태에 의거하여 구체적으로 설명하였으나, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 일탈 하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면 본 발명에서는 설명을 쉽게 하기 위하여 각 반도체영역의 도전형을 특정하였으나, 반도체의 도전형을 바꾸어도 효과를 손상하는 일은 없고, 본 발명의 특징과 장점은 유감없이 발휘된다. 예를 들면 도 1에서, 1을 고불순물 농도의 p++형 반도체영역(제 1 반도체영역), 2를 이 p++형 반도체영역(1)의 위에 에피텍셜법에 의하여 형성된 p형 반도체영역(제 2 반도체영역), 3을 이 p형 반도체영역(2) 위에 선택적으로 형성된 n+형 반도체영역(제 3 반도체영역), 4를 이 n+형 반도체영역(3)의 표면의 중앙부에서 n+형 반도체영역(3)을 관통하도록 선택적으로 형성된 p++형 반도체영역(제 4 반도체영역), 5를 n+형 반도체영역(3)의 표면에서 선택적으로 형성된 p++형 반도체영역으로 하고, p++형 반도체영역(5)이 p++형 반도체영역(4) 및 n+형 반도체영역(4)에 접하여 형성된다고 하여도 좋다.
본 발명은 반도체를 이용한 소형이고 경량인 저항소자이기 때문에, 통신분야 등에서 사용되는 반도체 벌크 저항소자나, 다른 다이오드나 커패시터 등을 탑재한 초소형 모듈 등에 이용 가능하다.
본원에서 개시되는 발명 중, 대표적인 것에 의하여 얻어지는 효과를 간단하게 설명하면 이하와 같다.
즉, 본 발명에 의하면 반도체 벌크 저항소자를 구성하는 고불순물 농도의 콘택트층을, 가이드링층을 관통하여 반도체 저항층과 인접시킴으로써 전압인가에 따르는 핀치효과에 의한 저항값의 변화를 억제할 수 있다.
또, 본 발명에 의하면 전류통로가 되는 영역이 일정해지기 때문에, 고정밀도로 안정된 저항값을 가지는 저항소자를 용이하게 제어성 좋게 얻을 수 있다는 효과가 있다.
또, 본 발명에 의하면 반도체 저항층을 전극과 오믹접촉하는 고불순물 농도 반도체영역에 접속시킴으로써, 전극과 반도체영역과의 접촉저항을 저감시킬 수 있다.

Claims (9)

  1. 서로 반대측에 위치하는 제 1 주면 및 제 2 주면을 가지는 반도체 칩을 구비하고,
    상기 반도체 칩은,
    상기 제 2 주면을 가지고 제 1 불순물 농도로 제 1 도전형의 제 1 반도체영역과,
    상기 제 1 반도체영역 위에 형성되고, 상기 제 1 주면을 가지고 상기 제 1불순물 농도보다 낮은 제 2 불순물 농도로 상기 제 1 도전형의 제 2 반도체영역과,
    상기 제 2 반도체영역의 상기 제 1 주면으로부터 상기 제 2 주면을 향하여 선택적으로 형성되고, 상기 제 2 불순물 농도보다 높은 제 3 불순물 농도를 가지는 제 2 도전형의 제 3 반도체영역과,
    상기 제 3 반도체영역의 상기 제 1 주면으로부터 상기 제 2 주면을 향하여 제 3 반도체영역을 관통하여 상기 제 2 반도체영역과 인접하도록 선택적으로 형성되고, 상기 제 2 불순물 농도 및 상기 제 3 불순물 농도보다 높은 제 4 불순물 농도를 가지는 제 1 도전형의 제 4 반도체영역과,
    상기 제 3 반도체영역의 상기 제 1 주면으로부터 상기 제 2 주면을 향하여 상기 제 3 반도체영역과 상기 제 4 반도체영역에 인접하도록 선택적으로 형성되고, 상기 제 3 불순물 농도보다 높고, 상기 제 4 불순물 농도와 동등 또는 높은 제 5 불순물 농도를 가지는 상기 제 1 도전형의 제 5 반도체영역과,
    상기 제 1 주면에서 상기 제 5 반도체영역에 오믹접속된 상태로 형성된 제1 전극과,
    상기 제 2 주면에서 상기 제 1 반도체영역에 오믹접속된 상태로 형성된 제2 전극을 가지는 것을 특징으로 하는 반도체 벌크 저항소자.
  2. 제 1항에 있어서,
    상기 제 3 반도체영역과 상기 제 2 반도체영역으로 이루어지는 제 1 접합면과 제 1 주면의 거리가, 상기 제 4 반도체영역과 상기 제 2 반도체영역으로 이루어지는 제 2 접합면과 제 1 주면의 거리보다 짧은 것을 특징으로 하는 반도체 벌크 저항소자.
  3. 제 2항에 있어서,
    상기 제 1 주면 위의 상기 제 2 반도체영역과 상기 제 5 반도체영역의 사이에, 상기 제 3 반도체영역이 존재하는 것을 특징으로 하는 반도체 벌크 저항소자.
  4. 서로 반대측에 위치하는 제 1 주면 및 제 2 주면을 가지는 반도체 칩을 구비하고,
    상기 반도체 칩은,
    상기 제 2 주면을 가지고 제 1 불순물 농도로 제 1 도전형의 제 1 반도체영 역과,
    상기 제 1 반도체영역 위에 형성되어, 상기 제 1 주면을 가지고 제 1 불순물 농도보다 낮은 제 2 불순물 농도로 상기 제 1 도전형의 제 2 반도체영역과,
    상기 제 2 반도체영역의 상기 제 1 주면으로부터 상기 제 2 주면을 향하여 선택적으로 형성되고, 상기 제 2 불순물 농도보다 높은 제 3 불순물 농도를 가지는 제 2 도전형의 제 3 반도체영역과,
    상기 제 3 반도체영역의 상기 제 1 주면에 설치된 오목부와,
    상기 오목부의 내면을 포함하여 상기 제 3 반도체영역의 상기 제 1 주면으로부터 상기 제 2 주면을 향하여 상기 제 3 반도체영역과 상기 제 2 반도체영역에 접하도록 선택적으로 형성되고, 상기 제 3 불순물 농도 및 제 2 불순물 농도보다 높은 상기 제 1 도전형의 제 6 불순물 농도를 가지는 제 6 반도체영역과,
    상기 제 1 주면에서 상기 제 6 반도체영역에 오믹접속된 상태로 형성된 제1 전극과,
    상기 제 2 주면에서 상기 제 1 반도체영역에 오믹접속된 상태로 형성된 제2 전극을 가지는 것을 특징으로 하는 반도체 벌크 저항소자.
  5. 제 4항에 있어서,
    상기 제 3 반도체영역과 상기 제 2 반도체영역으로 이루어지는 제 1 접합면과 제 1 주면과의 거리가, 상기 제 6 반도체영역과 상기 제 2 반도체영역으로 이루어지는 제 2 접합면과 제 1 주면의 거리보다 짧은 것을 특징으로 하는 반도체 벌크 저항소자.
  6. 제 4항에 있어서,
    상기 제 1 주면 상의 상기 제 2 반도체영역과 상기 제 6 반도체영역의 사이에, 상기 제 3 반도체영역이 존재하는 것을 특징으로 하는 반도체 벌크 저항소자.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    제 1 전극은 제 1 주면에서 보아 상기 반도체 칩의 중앙부에 위치하고 있는 것을 특징으로 하는 반도체 벌크 저항소자.
  8. 서로 반대측에 위치하는 제 1 주면 및 제 2 주면을 가지는 반도체 칩을 구비하고,
    상기 반도체 칩은,
    상기 제 2 주면을 가지고 제 1 불순물 농도로 제 1 도전형의 제 1 반도체영역과,
    상기 제 1 반도체영역 위에 형성되어, 상기 제 1 주면을 가지고 제 1 불순물 농도보다 낮은 제 2 불순물 농도로 상기 제 1 도전형의 제 2 반도체영역과,
    상기 제 2 반도체영역의 상기 제 1 주면으로부터 상기 제 2 주면을 향하여 선택적으로 또한 고리형상으로 형성된 상기 제 2 불순물 농도보다 높은 제 3 불순 물 농도를 가지는 제 2 도전형의 제 3 반도체영역과,
    상기 제 3 반도체영역의 상기 제 1 주면으로부터 상기 제 2 주면을 향하여 상기 제 3 반도체영역과 상기 제 2 반도체영역에 인접하도록 선택적으로 형성되고, 상기 제 2 불순물 농도 및 상기 제 3 불순물 농도보다 높은 제 5 불순물 농도를 가지는 상기 제 1 도전형의 제 5 반도체영역과 상기 제 1 주면에서 상기 제 5 반도체영역에 오믹접속된 상태로 형성된 제 1 전극과,
    상기 제 2 주면에서 상기 제 1 반도체영역에 오믹접속된 상태로 형성된 제2 전극을 가지는 것을 특징으로 하는 반도체 벌크 저항소자.
  9. 서로 반대측에 위치하는 제 1 주면 및 제 2 주면을 가지는 반도체 칩을 구비하고,
    상기 반도체 칩은,
    상기 제 2 주면을 가지고, 제 1 불순물 농도로 제 1 도전형의 제 1 반도체영역과,
    상기 제 1 반도체영역 위에 형성되고, 상기 제 1 주면을 가지고 제 1 불순물 농도보다 낮은 제 2 불순물 농도로 상기 제 1 도전형의 제 2 반도체영역과,
    상기 제 2 반도체영역의 상기 제 1 주면으로부터 상기 제 2 주면을 향하여 선택적으로 또한 고리형상으로 형성된 상기 제 2 불순물 농도보다 높은 제 3 불순물 농도를 가지는 제 2 도전형의 제 3 반도체영역과,
    상기 제 1 주면으로부터 상기 제 2 주면을 향하여 상기 제 3 반도체영역과 격리되고, 상기 제 2 반도체영역에 인접하도록 선택적으로 형성된 상기 제 2 불순물 농도 및 상기 제 3 불순물 농도보다 높은 제 5 불순물 농도를 가지는 상기 제 1 도전형의 제 5 반도체영역과,
    상기 제 1 주면에서 상기 제 5 반도체영역에 오믹접속된 상태로 형성된 제1 전극과,
    상기 제 2 주면에서 상기 제 1 반도체영역에 오믹접속된 상태로 형성된 제2 전극을 가지는 것을 특징으로 하는 반도체 벌크 저항소자.
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